CN103825461B - 具有对栅极电压的紧密控制的驱动电路 - Google Patents

Abstract

本发明涉及具有对栅极电压的紧密控制的驱动电路。一种驱动电路包括驱动输出级和运算放大器。该驱动输出级具有高电平电压输入和低电平电压输入，并可操作用于响应于施加于该驱动输出级的栅极电压来生成输出电压。该运算放大器可操作用于调节施加于所述驱动输出级的栅极电压，以使得所述输出电压与输入到所述运算放大器的控制信号相对应。连接到所述驱动输出级的高电平电压输入的第一供给电压比所述控制信号的最大值更高，且连接到所述驱动输出级的低电平电压输入的第二供给电压比所述控制信号的最小值更低。

Description

具有对栅极电压的紧密控制的驱动电路

技术领域

本申请涉及用于电压控制功率半导体的驱动电路，并且更具体地涉及具有紧密栅极电压控制的驱动电路。

背景技术

驱动输出级电路通常由彼此隔离的初级侧电路和次级侧电路构成。初级侧通常接地。隔离的次级侧需要隔离电源。在次级侧内，来自初级侧的命令通常被视为具有恰当形状（至少具有恰当的电压电平）以控制功率半导体。为了驱动诸如MOSFET（金属氧化物半导体场效应晶体管）、IGBT（绝缘栅双极型晶体管）、JFET（结型场效应晶体管）或HEMT（高电子迁移率晶体管）之类的功率晶体管的栅极，驱动输出级传统地包括用于放大进入驱动输出级电路的输入信号或在驱动输出级电路内生成的信号的输出级。驱动输出级电路的驱动输出级典型地包括处于推挽式配置的射极跟随器（emitter follower）级。被施加于驱动输出级的驱动输出级电路内生成的信号或输入信号具有随时间变化的期望电压幅值和形状，意图将该期望电压幅值和形状施加于功率半导体的栅极。驱动输出级应该仅放大电流，并应该保持电压形状或电平。驱动输出级典型地由一个供给电压（例如15V）或两个供给电压（例如+15V，-5V）供电。输入信号的高和低电平通常分别等于正和负供给电压。在n沟道MOSFET或n沟道IGBT的情况下，在接通状态中，驱动输出级的正供给电压理想地被切换到功率晶体管的栅极而没有电压降。在关断状态中，驱动输出级的负供给电压理想地同样被切换到功率晶体管栅极而没有电压将。在p沟道MOSFET的情况下，根据这些器件的控制特性来使极性倒置。对于常开型功率晶体管，“接通”和“关断”状态的电压电平可以分别是0V和-15V或者器件所需的无论什么负电压（例如-5V、-20V）。

如果驱动输出级包括射极跟随器电路，则将存在与射极跟随器的基极-发射极二极管的正向电压相对应的电压降。对于达林顿（Darlington）配置，根据达林顿级的数目，电压降可以是两倍或三倍大。当峰值电流流入或流出功率半导体的栅极且通过驱动输出级时，这样的电压降尤其活跃。这样的电流出现在过渡（例如接通和关断）期间以及在功率半导体的负载端子处的电压变化期间或者在功率半导体的负载端子处的电压变化的情况下（即，功率半导体处的漏极或集电极电压过渡）。这样的漏极或集电极电压过渡可以由功率器件外部的原因（诸如在功率半导体的导通模式中发生的负载的短路）引起。另一示例通过因对功率倒置器内的半桥电路的相位输出处的负载电流进行反转而引起的二极管电流换相等等出现。除非被减轻，驱动电路的输出级中的这些电压降导致某些短路状况下或来自续流二极管的电流换相下功率半导体的更高开关损耗或不可靠操作。尽管存在固有电压降问题，射极跟随器电路的优点是输入信号上的极好响应时间。

因此期望保持极好响应时间但防止驱动输出级的输入和输出之间的电压降的驱动输出级。

发明内容

根据驱动电路的一个实施例，该驱动电路包括具有高电平电压输入和低电平电压输入的驱动输出级。该驱动输出级可操作用于响应于施加于该驱动输出级的栅极电压来生成输出电压。该驱动电路还包括运算放大器，其可操作用于调节施加于所述驱动输出级的栅极电压，以使得输出电压与输入到所述运算放大器的控制信号相对应。连接到所述驱动输出级的高电平电压输入的第一供给电压比所述控制信号的最大值更高，且连接到所述驱动输出级的低电平电压输入的第二供给电压比所述控制信号的最小值更低。

根据电路的一个实施例，该电路包括功率半导体器件以及具有高电平电压输入和低电平电压输入的驱动输出级。所述驱动输出级可操作用于利用由所述驱动输出级响应于施加于所述驱动输出级的栅极电压而输出的电压来驱动所述功率半导体器件。该电路还包括运算放大器，其可操作用于调节施加于所述驱动输出级的栅极电压，以使得由所述驱动输出级输出的电压与输入到所述运算放大器的控制信号相对应。连接到所述驱动输出级的高电平电压输入的第一供给电压比所述控制信号的最大值更高，且连接到所述驱动输出级的低电平电压输入的第二供给电压比所述控制信号的最小值更低。

根据操作驱动电路的方法的一个实施例，该方法包括：切换驱动输出级，以使得所述驱动输出级响应于施加于所述驱动输出级的栅极电压而生成输出电压；由运算放大器调节施加于所述驱动输出级的栅极电压，以使得所述输出电压与输入到所述运算放大器的控制信号相对应；将比所述控制信号的最大值更高的第一供给电压连接到所述驱动输出级的高电平电压输入；以及将比所述控制信号的最小值更低的第二供给电压连接到所述驱动输出级的低电平电压输入。

在阅读下面的详细描述后以及在查看附图后，本领域技术人员将认识到附加特征和优点。

附图说明

附图中的组件不必按比例绘制，而是将重点放在说明本发明的原理上。此外，在附图中，相似的附图标记指定对应的部件。在附图中：

图1图示驱动电路的一个实施例；

图2图示驱动电路的另一个实施例；

图3图示驱动电路的又一个实施例；

图4图示驱动电路的再一个实施例。

具体实施方式

这里所描述的实施例描述了一种驱动电路，其包括用于驱动功率半导体器件（诸如MOSFET、IGBT、JFET、HEMT或任何其他电压控制功率半导体器件）的驱动输出级。该驱动输出级具有推挽式配置且生成（大部分通过栅极电阻器）施加于该功率半导体器件的栅极的输出电压（Vout），其优选地足够低以仅抑制栅极处的寄生振荡。驱动输出级具有极好的响应时间并通过参考输入到驱动电路或由驱动电路生成的控制信号调节输出电压来提供对输出电压的紧密控制。取代射极跟随器，可以将被配置为源极跟随器的一个或多个达林顿级或逻辑电平MOSFET用作驱动输出级。仍可以在驱动电路中使用具有推挽式配置的其他驱动输出级。在每种情况下，该驱动输出级都保持极好的响应时间，且驱动电路防止驱动输出级的输出和驱动电路的运算放大器处的输入信号（Vin）之间的电压降。

图1图示驱动电路100的一个实施例，其包括用于通过可选的栅极电阻器R2来驱动功率半导体器件（Z1）的驱动输出级110。驱动电路100还包括运算放大器120和输出电压反馈电路130。驱动输出级110生成输出电压（Vout），其通过可选的栅极电阻器R2来驱动功率半导体器件的栅极。驱动输出级110具有高电平电压输入（V_HL）和低电平电压输入（V_LL）。根据图1中所示的实施例，驱动输出级110是包括被配置为射极跟随器的PNP和NPN双极结型晶体管（Q1、Q2）的推挽式输出驱动器。驱动输出级110的输出被示为通过图1中的电阻器R2连接到功率半导体器件的栅极，并因此将栅极电压（Vg）递送到功率半导体器件的栅极。

施加于驱动输出级110的栅极电压（Vsw）由运算放大器120设置。该运算放大器120设置Vsw以使得输出电压（Vout）与该运算放大器120的正输入（+）处的控制信号（Vin）相对应。当电流流入或流出栅极时，电压降发生在输出级晶体管（Q1、Q2）的基极和输出（Vout）之间。为了抵消或抵偿该电压降，连接到驱动输出级110的高电平电压输入（V_HL）的高电平供给电压（V1）比控制信号Vin的最大值更高，且连接到驱动输出级110的低电平电压输入（V_LL）的低电平供给电压（V2）比Vin的最小值更低。根据该实施例，运算放大器120和驱动输出级110共享相同的高电平和低电平电压供给，其中图1中的V+是运算放大器120的高电平电压输入且V-是运算放大器120的低电平电压输入。在其他实施例中，运算放大器120和驱动输出级110被连接到不同的高电平和低电平电压供给。

在任一情况下，确保到驱动输出级110和运算放大器120的高电平和低电平电压输入（V_HS、V+、V_LS、V-）的供给电压（V1、V2）具有运算放大器120的正输入（+）处的控制信号（Vin）的最大值和最小值之外的裕度会确保由驱动输出级110的射极跟随器（Q1、Q2）引起的任何电压降被补偿。运算放大器是具有短响应时间的高速类型。这样，驱动输出级110保持快速响应时间，且施加于功率半导体器件（Z1）的输出电压（Vout）与控制信号（Vin）相对应，而不会对Vin和Vout之间的电压降敏感。

在一个实施例中，高电平供给电压（V+）比运算放大器120的正输入（+）处的控制信号（Vin）的最大值高至少3V，以及/或者低电平供给电压（V-）比Vin的最小值低至少3V。根据Z1的驱动条件，由驱动输出级110施加于功率半导体器件（Z1）的接通状态栅极电压可以是例如5V、12V、15V等等。同样地，再次根据驱动条件，由驱动输出级110递送到Z1的关断状态栅极电压可以是例如-15V、-10V、-5V、0V等等。对于常开型器件，接通状态电压可以是0V且关断状态电压可以是-10V、-15V、-20V或任何其他适当值。可以适应任何接通/关断状态电压组合，但是优选地，该任何接通/关断状态电压组合被限制到小于+24V且大于-24V。

为了调节输出级110的晶体管Q1/Q2的基极处的控制信号（Vsw）以使得输出电压（Vout）被实现为几乎等于Vin，将运算放大器120的负端子（-）耦合到驱动输出级110的输出。运算放大器120基于驱动输出级110的输出电压（Vout）和Vin之差来调节Vsw，以使得Vout追踪Vin，例如具有与Vin相同（或扩缩）的幅值和形状。控制信号Vin是从PWM（脉冲宽度调制）控制信号导出的电压控制信号。PWM信号可以被驱动电路100修改。PWM控制信号可以是来自初级侧上的控制器的低功率输入信号或由包括在驱动电路100中的次级侧逻辑和/或模拟电路生成的信号。PWM控制信号经由可选的逻辑或模拟电路、运算放大器120和驱动输出级110产生用于功率半导体器件（Z1）的适当高电流栅极驱动信号（Vg）。例如，PWM控制信号具有控制驱动输出级110的切换行为的过渡。驱动输出级110进而提供驱动功率半导体器件的栅极（即，功率MOSFET、IGBT、HEMT或JFET的栅极）所需的输出电流。

在MOSFET功率半导体器件的情况下，驱动输出级110提供驱动MOSFET的栅极电容所需的输出电流。也就是说，驱动输出级110提供足够的驱动电流来迅速地对输入电容充电或放电并在切换过渡中经过米勒（Miller）平坦区域。在dV/dt被施加于功率半导体器件（Z1）的负载端子的情况下，驱动输出级110递送足够的电流来对通往栅极电容的漏极/集电极充电且将栅极电压（Vg）保持在由输入信号Vin限定的值处。一般来说，驱动电路100可以被实施为专用集成电路（IC）、分立的晶体管和/或变压器、或者可以被集成在控制器IC内。

在每种情况下，通过电阻器R1将PWM控制信号转换成运算放大器120的正输入（+）处的电压控制信号（Vin）。运算放大器120将驱动输出级110的输出电压（Vout）与Vin进行比较，且控制驱动输出级110的双极型晶体管Q1和Q2的基极以将Vout调整成在任何时间等于Vin。在该上下文中如这里所使用的术语“等于”（或“相同”）意图覆盖Vout和Vin之间电压和时间响应中的小偏离（例如，<1V，<30ns），以使得Vout不必在所有时间与Vin精确匹配，而是可以稍稍偏离。为了补偿跨越驱动输出级110的晶体管Q1和Q2的电压降，将高电平供给电压（V1）选为高于Vin的最大电压。类似地将低电平供给电压（V2）选为低于Vin的最小电压。运算放大器120被连接到比相应电压输入（V+，V-）处的这些最大和最小电压电平更高或更低的供给电压。这些可以是与对输出级晶体管Q1和Q2供电的那些供给电压相同或不同的供给电压。

运算放大器120的负端子（-）经由输出电压反馈电路130连接到驱动输出级110的输出。在一个实施例中，输出电压反馈电路130是运算放大器120的负端子和驱动输出级110的输出之间的直接连接。在另一实施例中，输出电压反馈电路130是将运算放大器120的负端子连接到驱动输出级110的输出的电阻器。在又一实施例中，输出电压反馈电路130是RC电路，其电阻器将运算放大器120的负端子连接到驱动输出级110的输出且其电容器将运算放大器120的负端子耦合到地。在再一实施例中，输出电压反馈电路130是包括开关的有源电路，该开关可操作用于在某些时间间隔期间禁用从驱动输出级110的输出到运算放大器120的反馈且在其他时间间隔期间启用从驱动输出级输出到运算放大器120的负端子的反馈。这样的有源电路可以由与如图1中所示的驱动输出级110和运算放大器120相同的供给电压（V+，V-）供电，或者由不同的供给电压供电。为了接通和关断输出电压反馈电路130，PWM控制信号还可以被馈送到输出电压反馈电路130中以便参考PWM控制信号以及PWM控制信号的某些相位。在每种情况下，输出电压反馈电路130将驱动输出级110的输出电压（Vout）作为反馈提供给运算放大器120。

输出电压反馈电路130可以包括接口电路，其抑制振荡或者可能甚至包含用于经由PWM控制信号、关于控制功率半导体器件栅极电压（Vg）来修改对于多个最优性能的反馈的逻辑或模拟电路。结合被构建到如这里先前所述的高电平和低电平电压供给（V1、V2）中的裕度的输出电压反馈电路130使驱动电路100能够抵消或抵偿驱动输出级110中的电压降。附加反馈可以被提供给运算放大器120，以便进一步改进驱动电路100的运算鲁棒性。

图2图示类似于图1中所示的实施例的驱动电路100的另一实施例。然而，提供了用于将功率半导体器件（Z1）的漏极/集电极电压（Vd/c）耦合到运算放大器120的正端子（+）的附加反馈电路140。该附加反馈电路140将dV/dt和/或di/dt反馈提供给运算放大器120。从功率晶体管Z1的集电极/漏极通过反馈电路140反馈dV/dt和/或di/dt信息。反馈电路140将电流注入到将PWM控制信号（PWM）耦合到运算放大器120的正输入（+）的电阻器（R1）中。电阻器R1中的电流通过对应地调整驱动输出级110的输出电压（Vout）来引起迫使运算放大器120抵消PWM控制信号中的上升和下降过渡的对应电压。通过以这种方式调整Vout，可以放慢在功率半导体器件Z1处观察的dV/dt和/或di/dt。图2中所示的箭头指示信号流。

根据图2中所示的实施例，由运算放大器120和驱动输出级110的高电平和低电平电压供给（V+、V-）对反馈电路140供电。可替换地，可以使用不同的供给电压。在任一情况下，反馈电路140具有用于参考PWM控制信号的脉冲来接通和关断反馈的有源开关和逻辑电路。出于参考PWM控制信号来接通和关断反馈的这个原因，PWM控制信号还被连接到反馈电路140。反馈电路140可选地连接到输出电压反馈电路130以便参考输出电压反馈电路130进行接通和关断或者参考来自反馈电路140的命令进行接通和关断。

在一个实施例中，dV/dt和di/dt控制和反馈仅在PWM控制信号的上升和下降过渡（即接通和关断过渡）期间有效。在Vout恒定（例如处于15V）时的接通状态期间，反馈电路140被关断。例如，当功率半导体器件Z1未切换时，反馈电路140可以从运算放大器120的正端子（+）断开。由此，当功率半导体器件的栅极电压将要保持固定（例如处于15V）时（例如当负载处的短路导致dV/dt事件时）不发生冲突。这里，dV/dt不被控制，因为那样做会导致功率半导体器件处的栅极电压（Vg）的增加。此外，短路电流限制需求限制预期接通状态电压（例如15V）处的栅极电压。换言之，如果dV/dt控制在该条件下有效，则反馈控制将使栅极电压Vg针对更低dV/dt而上升，但是短路电流也将上升，这不是预期的。在接通阶段期间对短路电流限制给出优先级。

可以通过功率半导体器件（Z1）的集电极/漏极电压（Vd/c）来提供di/dt反馈，因为集电极/漏极电压由于电源电路中的一些寄生电感而受di/dt影响。反馈电路140可以根据芯片（管芯）之间的寄生电感或者根据功率半导体Z1的辅助发射极和/或功率发射极/源极来实施di/dt反馈。

在一个实施例中，反馈电路140包括提供dV/dt反馈的一个或多个电容器和提供表示di/dt反馈的过电压信息的一个或多个齐纳（Zener）二极管。可以在具有附加反馈电路140的情况下或在不具有附加反馈电路140的情况下实施驱动电路100。

图3图示驱动电路100的又一实施例。根据该实施例，通过运算放大器120的负输入（-）和驱动输出级110的输出之间的直接连接来提供驱动输出级反馈电路130，并且附加（dV/dt，di/dt）反馈电路140被省略以便于说明，但是在期望时可以包括该附加反馈电路140。图3中标记为“V3”的信号源与驱动电路100的控制信号（例如图1和图2中示出的PWM控制信号）相对应。与图1和图2不同，图3中示出的驱动输出级110是包括被配置为源极跟随器的逻辑电平p沟道和n沟道MOSFET（Q1/Q2、Q4/Q7、Q5/Q8、Q6/Q9）的推挽式输出驱动器。如这里所使用的术语“逻辑电平”意味着MOSFET的阈值电压处于1V的范围内。晶体管Q1、Q4、Q5和Q6并联，晶体管Q2、Q7、Q8和Q9也并联。由驱动输出级110通过电阻器（R1）来驱动功率晶体管Q3。电阻器R1是可选的且可以被省略。

图4图示驱动电路100的再一实施例。与图3中示出的实施例一样，通过直接连接来提供驱动输出级反馈电路130，且附加（dV/dt，di/dt）反馈电路140被省略，但是在期望时可以包括该附加反馈电路140。标记为“V1”的信号源与驱动电路100的控制信号（例如图1和图2中示出的PWM控制信号）相对应。与图1和图2不同，图4中示出的驱动输出级110包括多个达林顿级110a、110b、110c。第一达林顿级110a包括晶体管Q1和Q12，第二达林顿级包含两对并联的晶体管Q8/Q6和Q2/Q5，且第三达林顿级110c包含四对并联的晶体管Q3/Q13、Q9/Q14、Q10/Q15和Q11/Q4。由驱动输出级110通过电阻器（R1）来驱动功率晶体管Q7。电阻器R1是可选的且可以被省略。

图3和图4中示出的实施例在驱动电路100的驱动输出级110中采用并联晶体管。在一个实施例中，通过并联耦合的多个驱动输出级芯片来实施驱动输出级110，且由输出级110驱动的功率半导体器件类似地包括并联耦合的多个功率晶体管芯片。功率晶体管芯片彼此间隔开并具有在最外面功率晶体管芯片的相对边缘之间延伸的宽度。驱动输出级芯片可以具有类似的宽度方向间隔布置。这样的布置减小了在由驱动电路100的输出级110驱动的功率半导体器件的栅极输入处看到的栅极电路电感。

诸如“第一”、“第二”等等的术语被用来描述各种元件、区域、部分等等且不意图进行限制。遍及该描述，相似的术语指代相似的元件。

如这里所使用的，术语“具有”、“包含”、“包括”、“含有”等等是指示所声明的元件或特征的存在的开放式术语，但不排除附加的元件或特征。冠词“一”、“一个”以及“该”意图包括复数以及单数，除非上下文以其他方式清楚地指示。

考虑到变形和应用的上述范围，应该理解，本发明不受前面的描述限制，也不受附图限制。取而代之，本发明仅由随后的权利要求及其合法等同物限制。

Claims (18)

1.一种驱动电路，包括：

具有高电平电压输入和低电平电压输入的驱动输出级，所述驱动输出级可操作用于响应于施加于该驱动输出级的栅极电压来生成输出电压；

运算放大器，其可操作用于调节施加于所述驱动输出级的栅极电压，以使得所述输出电压与输入到所述运算放大器的控制信号相对应，所述运算放大器具有耦合到所述控制信号的第一端子和耦合到所述驱动输出级的输出的第二端子；

连接到所述驱动输出级的高电平电压输入的第一供给电压，所述第一供给电压比所述控制信号的最大值更高；以及

连接到所述驱动输出级的低电平电压输入的第二供给电压，所述第二供给电压比所述控制信号的最小值更低，

其中所述运算放大器的第二端子通过包括开关的有源电路连接到所述驱动输出级的输出，所述开关可操作用于在特定时间间隔期间禁用从所述驱动输出级的输出到所述运算放大器的第二端子的反馈且在其他时间间隔期间启用所述反馈。

2.根据权利要求1所述的驱动电路，进一步包括将所述驱动输出级的高电平电压输入耦合到所述运算放大器的第一端子的反馈电路，所述反馈电路可操作用于将dV/dt和/或di/dt反馈提供给所述运算放大器。

3.根据权利要求2所述的驱动电路，其中所述反馈电路可操作用于将电流注入到将所述控制信号耦合到所述运算放大器的第一端子的电阻器中，所注入的电流减慢所述控制信号中过渡的速度。

4.根据权利要求2所述的驱动电路，其中所述反馈电路包括：一个或多个电容器，其可操作用于提供dV/dt反馈；和一个或多个齐纳二极管，其可操作用于提供表示di/dt反馈的过电压信息。

5.根据权利要求2所述的驱动电路，其中所述反馈电路是由与所述驱动输出级相同的供给电压供电的有源电路。

6.根据权利要求2所述的驱动电路，其中所述反馈电路包括开关，所述开关可操作用于当输出电压恒定时将所述反馈电路从所述运算放大器的第一端子断开。

7.根据权利要求1所述的驱动电路，其中所述运算放大器具有比所述控制信号的最大值更高的高电平电压输入和比所述控制信号的最小值更低的低电平电压输入。

8.根据权利要求7所述的驱动电路，其中所述运算放大器和所述驱动输出级共享相同的高电平电压供给和相同的低电平电压供给。

9.根据权利要求1所述的驱动电路，其中所述第一供给电压比所述控制信号的最大值高至少3V和/或所述第二供给电压比所述控制信号的最小值低至少3V。

10.根据权利要求1所述的驱动电路，其中所述驱动输出级是包括被配置为射极跟随器的PNP和NPN双极结型晶体管的推挽式输出驱动器。

11.根据权利要求1所述的驱动电路，其中所述驱动输出级是包括被配置为源极跟随器的p沟道和n沟道MOSFET的推挽式输出驱动器。

12.根据权利要求1所述的驱动电路，其中所述驱动输出级包括一个或多个达林顿级。

13.一种电路，包括：

功率半导体器件；

具有高电平电压输入和低电平电压输入的驱动输出级，所述驱动输出级可操作用于响应于施加于所述驱动输出级的栅极电压、利用由所述驱动输出级输出的电压来驱动所述功率半导体器件；

运算放大器，其可操作用于调节施加于所述驱动输出级的栅极电压，以使得由所述驱动输出级输出的电压与输入到所述运算放大器的控制信号相对应，所述运算放大器具有耦合到所述控制信号的第一端子和耦合到所述驱动输出级的输出的第二端子；

连接到所述驱动输出级的高电平电压输入的第一供给电压，所述第一供给电压比所述控制信号的最大值更高；以及

连接到所述驱动输出级的低电平电压输入的第二供给电压，所述第二供给电压比所述控制信号的最小值更低，

其中所述运算放大器的第二端子通过包括开关的有源电路连接到所述驱动输出级的输出，所述开关可操作用于在特定时间间隔期间禁用从所述驱动输出级的输出到所述运算放大器的第二端子的反馈且在其他时间间隔期间启用所述反馈。

14.根据权利要求13所述的电路，进一步包括：

将所述驱动输出级的高电平电压输入和所述功率半导体器件的漏极/集电极电压耦合到所述运算放大器的第一端子的反馈电路，所述反馈电路可操作用于将dV/dt和/或di/dt反馈提供给所述运算放大器。

15.根据权利要求14所述的电路，其中所述反馈电路可操作用于将电流注入到将所述控制信号耦合到所述运算放大器的第一端子的电阻器中，所注入的电流减慢所述控制信号中过渡的速度。

16.一种操作驱动电路的方法，包括：

切换驱动输出级以使得所述驱动输出级响应于施加于所述驱动输出级的栅极电压而生成输出电压；

由运算放大器调节施加于所述驱动输出级的栅极电压以使得所述输出电压与输入到所述运算放大器的控制信号相对应，所述运算放大器具有耦合到所述控制信号的第一端子和耦合到所述驱动输出级的输出的第二端子；

将比所述控制信号的最大值更高的第一供给电压连接到所述驱动输出级的高电平电压输入；

将比所述控制信号的最小值更低的第二供给电压连接到所述驱动输出级的低电平电压输入；以及

通过包括开关的有源电路将所述运算放大器的第二端子连接到所述驱动输出级的输出，所述开关可操作用于在特定时间间隔期间禁用从所述驱动输出级的输出到所述运算放大器的第二端子的反馈且在其他时间间隔期间启用所述反馈。

17.根据权利要求16所述的方法，进一步包括：将所述驱动输出级的高电平电压输入耦合到所述运算放大器的第一端子，以便将dV/dt和/或di/dt反馈提供给所述运算放大器。

18.根据权利要求17所述的方法，其中将dV/dt和/或di/dt反馈提供给所述运算放大器包括：将电流注入到将所述控制信号耦合到所述运算放大器的第一端子的电阻器中，以便减慢所述控制信号中过渡的速度。