CN111884637B - 自举电路和功率芯片 - Google Patents

Abstract

本发明公开了一种自举电路和功率芯片。该自举电路包括自举电容、开关单元、开关控制单元和上拉单元；自举电容的第一极作为自举电路的电压参考端，自举电容的第二极与开关单元的第二端和上拉单元的第一端连接，并作为自举电路的电压输出端，开关单元的第一端作为自举电路的电压输入端，开关单元的控制端与开关控制单元的输出端和上拉单元的第二端连接，开关控制单元的输入端与第一电压输入端连接。自举电路可以提高自举电路的精确度，降低N型晶体管所在的功率芯片的功耗。另外，自举电路中可以避免设置肖特基二极管，从而可以避免将自举电路集成于功率芯片内时增加制作功率芯片的掩膜版，降低了制作功率芯片的成本。

Description

自举电路和功率芯片

技术领域

本发明实施例涉及电源技术领域，尤其涉及一种自举电路和功率芯片。

背景技术

随着科学技术的发展，电源管理芯片的功率和集成化的要求越来越高。由于N型晶体管的电子迁移率比P型晶体管的电子迁移率高2-4倍，在大功率芯片中，可以采用N型晶体管作为功率器件的开关，以实现功率芯片在单位面积内功率较大，成本较低。在采用N型晶体管作为功率芯片高边(high-side)开关时，通常可以通过自举电路提高N型晶体管的栅极驱动电压控制晶体管的通断。图1为现有的一种自举电路的结构示意图。如图1所示，该自举电路包括肖特基二极管SD1和自举电容器Cp1，肖特基二极管SD1的阳极与N型晶体管的栅极驱动电源VCC连接，肖特基二极管SD1的阴极与自举电容器Cp1的第一极连接，并作为自举电路的输出端OUT与N型晶体管的栅极连接，自举电容器Cp1的第二极与功率器件中实现自举的N型晶体管的一个电极S1连接。在工作过程中，当功率器件中实现自举的N型晶体管的一个电极S1的电位为接地电位时，即自举电容器Cp1的第二极的电位为接地电位，N型晶体管的栅极驱动电源VCC通过肖特基二极管SD1给自举电容器Cp1充电，使得自举电容器Cp1的第一极电位(即自举电路的输出端OUT的电位)比自举电容器Cp1的第二极电位高Vcc-V_{sd1_fwd}，其中，Vcc为N型晶体管的栅极驱动电源VCC提供的电压信号，V_{sd1_fwd}为肖特基二极管SD1的正向导通压降，自举电路的输出端控制N型晶体管导通。当功率器件中实现自举的N型晶体管的一个电极S1的电位为高电平时，即自举电容器Cp1的第二极的电位为高电平时，自举电路的输出端OUT的电位由于自举电容器Cp1的自举作用变为Vd+Vcc-V_{sd1_fwd}，其中Vd为功率器件中实现自举的N型晶体管的一个电极S1的高电平电位。此时自举电路的输出端OUT的电位大于N型晶体管的栅极驱动电源VCC的电位，肖特基二极管SD1反向截止阻挡自举电路的输出端OUT的电位倒流至N型晶体管的栅极驱动电源VCC。由于自举电路包括肖特基二极管SD1，将其集成于功率芯片内时会增加工艺的层次，从而增加了制作功率芯片的掩膜版，进而增加了制作功率芯片的成本。而且，肖特基二极管SD1的导通压降比较大，在给自举电容器Cp1充电时，自举电路的输出端OUT的电位小于N型晶体管的栅极驱动电源VCC的电位，降低了N型晶体管的栅极驱动电压，同时使得其驱动的N型晶体管的内阻比较大，增加了功率芯片的功耗。

发明内容

本发明的目的是为了提供一种自举电路和功率芯片，提高自举电路提供给N型晶体管的驱动电压，降低自举电路集成至功率芯片的成本。

本发明实施例提供了如下的技术方案：一种自举电路，包括自举电容、开关单元、开关控制单元和上拉单元；

所述自举电容的第一极作为所述自举电路的电压参考端，所述自举电容的第二极与所述开关单元的第二端和所述上拉单元的第一端连接，并作为所述自举电路的电压输出端，所述开关单元的第一端作为所述自举电路的电压输入端，所述开关单元的控制端与所述开关控制单元的输出端和所述上拉单元的第二端连接，所述开关控制单元的输入端与第一电压输入端连接。

可选地，所述开关单元包括类型相同的第一晶体管和第二晶体管；

所述第一晶体管的第一极作为所述开关单元的第一端，所述第一晶体管的第二极与所述第二晶体管的第二极连接，所述第二晶体管的第一极作为所述开关单元的第二端，所述第一晶体管的栅极和所述第二晶体管的栅极连接，并作为所述开关单元的控制端；其中所述第一晶体管的第二极和所述第二晶体管的第二极的电极极性相同。

可选地，所述开关控制单元包括脉冲宽度调制信号产生单元和第三晶体管；所述上拉单元包括第一电阻；

所述脉冲宽度调制信号产生单元的输出端与所述第三晶体管的栅极连接，所述第三晶体管的第一极作为所述开关控制单元的输入端，所述第三晶体管的第二极作为所述开关控制单元的输出端，所述脉冲宽度调制信号产生单元用于输出脉冲宽度调制信号，控制所述第三晶体管的导通或关断；

所述第一电阻的第一极作为所述上拉单元的第一端，所述第一电阻的第二极作为所述上拉单元的第二端。

可选地，在同一周期内，所述自举电路的电压参考端提供的参考电压的上升沿滞后于所述脉冲宽度调制信号控制所述第三晶体管关断的信号沿，所述脉冲宽度调制信号控制所述第三晶体管导通的信号沿滞后于所述电压参考端提供的参考电压的下降沿。

可选地，所述第一晶体管和所述第二晶体管为P型晶体管，所述第一电压输入端为接地端。

第二方面，本发明实施例还提供了一种功率芯片，包括驱动电路、斩波电路和本发明任意实施例提供的自举电路；

所述驱动电路的输入端与所述自举电路的电压输出端连接，所述驱动电路的输出端与所述斩波电路的控制端连接，所述斩波电路的第一输入端与第二电压输入端连接，所述斩波电路的第二输入端与第三电压输入端连接，所述斩波电路的输出端作为所述功率芯片的输出端。

可选地，所述斩波电路包括第四晶体管、第五晶体管、第一电感和第一电容；

所述第四晶体管的第一极作为所述斩波电路的第一输入端，所述第四晶体管的第二极与所述第五晶体管的第一极和所述第一电感的第一极连接，所述第四晶体管的栅极作为所述斩波电路的第一控制端，所述第五晶体管的栅极作为所述斩波电路的第二控制端，所述第五晶体管的第二极作为所述斩波电路的第二输入端，所述第一电感的第二极与所述第一电容的第一极连接，并作为所述功率芯片的输出端，所述第一电容的第二极与所述第三电压输入端连接。

可选地，所述斩波电路包括第六晶体管、第七晶体管、第二电感和第二电容；

所述第六晶体管的栅极作为所述斩波电路的第一控制端，所述第六晶体管的第一极与所述第二电容的第一极连接，并作为所述功率芯片的输出端，所述第六晶体管的第二极与所述第二电感的第二极和所述第七晶体管的第一极连接，所述第二电感的第一极作为所述斩波电路的第一输入端，所述第七晶体管的栅极作为所述斩波电路的第二控制端，所述第七晶体管的第二极作为所述斩波电路的第二输入端，所述第二电容的第二极与所述第三电压输入端连接。

可选地，所述驱动电路包括控制单元、第一驱动单元和第二驱动单元，所述控制单元的第一输出端与所述第一驱动单元的输入端连接，所述控制单元的第二输出端与所述第二驱动单元的输入端连接，所述第一驱动单元的输出端与所述斩波电路的第一控制端连接，所述第二驱动单元的输出端与所述斩波电路的第二控制端连接。

可选地，所述自举电路中的开关控制单元包括脉冲宽度调制信号产生单元；所述脉冲宽度调制信号产生单元包括延迟子单元和与逻辑子单元；

所述延迟子单元的输入端与所述第二驱动单元的输出端连接，所述延迟子单元的输出端与所述与逻辑子单元的第一输入端连接，所述与逻辑子单元的第二输入端与所述控制单元的第二输出端连接，所述与逻辑子单元的输出端作为所述脉冲宽度调制信号产生单元的输出端。

本发明实施例的技术方案，通过在自举电路中设置开关单元，并通过开关控制单元控制开关单元的导通或关断。由于开关单元的导通压降很低，在开关单元导通时，自举电路的电压输入端提供的栅极驱动电源可以传输至自举电路的电压输出端对自举电容充电，使电压输出端的电位接近于电压输入端提供的栅极驱动电流，从而可以提高自举电路的精确度。当自举电路的电压参考端的电位发生跳变时，自举电容的自举作用可以使得电压输出端的电位进一步提高，从而可以降低自举电路驱动的N型晶体管的内阻，降低了N型晶体管所在的功率芯片的功耗。另外，自举电路中可以避免设置肖特基二极管，从而可以避免将自举电路集成于功率芯片内时增加制作功率芯片的掩膜版，降低了制作功率芯片的成本。

附图说明

附图用来提供对本发明的进一步理解，并且构成说明书的一部分，与本发明的实施例一起用于解释本发明，并不构成对本发明的限制。在附图中：

图1为现有的一种自举电路的结构示意图；

图2为本发明实施例提供的一种自举电路的结构示意图；

图3为本发明实施例提供的另一种自举电路的结构示意图；

图4为本发明实施例提供的另一种自举电路的结构示意图；

图5为本发明实施例提供的一种PWM信号和自举电路的电压参考端提供的参考电压的时序图；

图6为本发明实施例提供的一种功率芯片的结构示意图；

图7为本发明实施例提供的另一种功率芯片的结构示意图；

图8为图7提供的功率芯片对应的一种时序图；

图9为本发明实施例提供的另一种功率芯片的结构示意图；

图10为本发明实施例提供的一种第一驱动单元的结构示意图；

图11为本发明实施例提供的另一种功率芯片的结构示意图；

图12为本发明实施例提供的另一种功率芯片的结构示意图。

具体实施方式

下面结合附图和实施例对本发明作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释本发明，而非对本发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本发明相关的部分而非全部结构。

图2为本发明实施例提供的一种自举电路的结构示意图。如图2所示，该自举电路包括自举电容Cp、开关单元110、开关控制单元120和上拉单元130；自举电容Cp的第一极作为自举电路的电压参考端VREF，自举电容Cp的第二极与开关单元110的第二端和上拉单元130的第一端连接，并作为自举电路的电压输出端VOUT，开关单元110的第一端作为自举电路的电压输入端VIN，开关单元110的控制端与开关控制单元120的输出端和上拉单元130的第二端连接，开关控制单元120的输入端与第一电压输入端V1连接。

具体地，自举电路可以用于包括N型晶体管的功率芯片内，自举电路的电压输入端VIN可以与N型晶体管的栅极驱动电源连接，用于提供N型晶体管的栅极驱动电源。自举电路的电压输出端VOUT可以与N型晶体管的栅极连接，用于控制N型晶体管的导通或关断。自举电路的电压参考端VREF可以与N型晶体管的一个电极连接，用于根据N型晶体管的一个电极电位实现N型晶体管的自举，从而可以使N型晶体管的两个电极电位在相等时截止。当N型晶体管的一个电位为低电平时，开关控制单元120控制开关单元110导通，自举电路的电压输入端VIN提供的栅极驱动电源通过开关单元120传输至自举电路的电压输出端VOUT，自举电路的电压输入端VIN提供的栅极驱动电源对自举电容Cp进行充电，使得自举电容Cp存储Vdd-Vson的电位，其中，Vdd为栅极驱动电源的电位，Vson为开关单元110的导通压降。由于开关单元110的导通压降很低，因此自举电路的电压输出端VOUT的电位近似等于栅极驱动电源的电位，从而提高了自举电路的精确度。当N型晶体管的一个电位为高电平时，开关控制单元120控制开关单元110截止，自举电容Cp的自举作用使得自举电路的电压输出端VOUT的电位上升一个高电平电位，从而使得自举电路的电压输出端VOUT可以容易控制N型晶体管导通，直至N型晶体管的两个电极电位相等时截止，从而实现了N型晶体管的自举效应，进而可以降低N型晶体管的内阻，降低了功率芯片的功耗。另外，本发明实施例提供的自举电路通过开关单元110实现栅极驱动电源能否传输至自举电路的电压输出端VOUT，避免了自举电路中设置肖特基二极管SD1，从而可以避免将自举电路集成于功率芯片内时增加制作功率芯片的掩膜版，降低了制作功率芯片的成本。

图3为本发明实施例提供的另一种自举电路的结构示意图。如图3所示，开关单元110包括类型相同的第一晶体管T1和第二晶体管T2；第一晶体管T1的第一极作为开关单元110的第一端，第一晶体管T1的第二极与第二晶体管T2的第二极连接，第二晶体管T2的第一极作为开关单元110的第二端，第一晶体管T1的栅极和第二晶体管T2的栅极连接，并作为开关单元110的控制端；其中第一晶体管T1的第二极和第二晶体管T2的第二极的电极极性相同。

具体地，第一晶体管T1和第二晶体管T2的导通压降很低，通过在开关单元110中设置第一晶体管T1和第二晶体管T2，可以使得自举电路的电压输出端VOUT的电位近似等于栅极驱动电源的电位，从而可以提高自举电路的准确度。另外，第一晶体管T1的第二极和第二晶体管T2的第二极的电极极性相同，即第一晶体管T1和第二晶体管T2通过背靠背串联，第一晶体管T1的寄生二极管和第二晶体管T2的寄生二极管背靠背连接。当N型晶体管的一个电位为高电平时，自举电路的电压输出端VOUT的电位由Vdd-Vson上升一个高电平电位，其电位大于栅极驱动电源的电位Vdd，此时第一晶体管T1的寄生二极管和第二晶体管T2的寄生二极管背靠背连接可以避免形成从自举电路的电压输出端VOUT向栅极驱动电源传输的电流，防止电流从自举电路的电压输出端VOUT倒流至栅极驱动电源。

示例性地，第一晶体管T1和第二晶体管T2为P型晶体管，第一电压输入端V1为接地端。

具体地，当第一晶体管T1和第二晶体管T2为P型晶体管时，当N型晶体管的一个电位为低电平时，开关控制单元120输出第一电压输入端V1的电位，为低电平，控制第一晶体管T1和第二晶体管T2导通，自举电路的电压输入端VIN提供的栅极驱动电源通过开关单元120传输至自举电路的电压输出端VOUT，自举电路的电压输入端VIN提供的栅极驱动电源对自举电容Cp进行充电。当N型晶体管的一个电位为高电平时，开关控制单元120停止输出第一电压输入端V1的电位，上拉单元130将第一晶体管T1和第二晶体管T2的栅极电位上拉至自举电路的电压输出端VOUT的电位，为高电平，控制第一晶体管T1和第二晶体管T2截止。

图4为本发明实施例提供的另一种自举电路的结构示意图。如图4所示，开关控制单元120包括脉冲宽度调制信号产生单元121和第三晶体管T3；上拉单元130包括第一电阻R1；脉冲宽度调制信号产生单元121的输出端与第三晶体管T3的栅极连接，第三晶体管T3的第一极作为开关控制单元120的输入端，第三晶体管T3的第二极作为开关控制单元120的输出端，脉冲宽度调制信号产生单元121用于输出脉冲宽度调制信号，控制第三晶体管T3的导通或关断；第一电阻R1的第一极作为上拉单元130的第一端，第一电阻R1的第二极作为上拉单元130的第二端。

具体地，脉冲宽度调制信号产生单元121输出脉冲宽度调制(Pulse WidthModulation，PWM)信号，用于控制第三晶体管T3的导通或关断。示例性地，第三晶体管T3可以为N型晶体管。当PWM信号为高电平时，第三晶体管T3导通，第一电压输入端V1提供的接地电位通过第三晶体管T3传输至第三晶体管T3的第二极，控制第一晶体管T1和第二晶体管T2导通，自举电路的电压输入端VIN提供的栅极驱动电源通过开关单元120传输至自举电路的电压输出端VOUT，自举电路的电压输入端VIN提供的栅极驱动电源对自举电容Cp进行充电，使自举电路的电压输出端VOUT的电位为Vdd-Vson。当PWM信号为低电平时，第三晶体管T3关断，第一电压输入端V1提供的接地电位无法通过第三晶体管T3传输至第三晶体管T3的第二极，此时第一电阻R1的上拉作用使得自举电路的电压输出端VOUT的电位与第一晶体管T1和第二晶体管T2的栅极电位相等，即为高电平，控制第一晶体管T1和第二晶体管T2截止，自举电容Cp的自举作用使得自举电路的电压输出端VOUT的电位上升一个高电平电位，从而使得自举电路的电压输出端VOUT可以容易控制N型晶体管导通，直至N型晶体管的两个电极电位相等时截止，从而实现了N型晶体管的自举效应，进而可以降低N型晶体管的内阻，降低了功率芯片的功耗。

在上述各技术方案的基础上，在同一周期内，自举电路的电压参考端VREF提供的参考电压的上升沿滞后于脉冲宽度调制信号控制第三晶体管T3关断的信号沿，脉冲宽度调制信号控制第三晶体管T3导通的信号沿滞后于电压参考端VREF提供的参考电压的下降沿。

具体地，当第三晶体管T3为N型晶体管时，PWM信号控制第三晶体管T3关断的信号沿为下降沿，PWM信号控制第三晶体管T3导通的信号沿为上升沿。当第三晶体管T3为P型晶体管时，PWM信号控制第三晶体管T3关断的信号沿为上升沿，PWM信号控制第三晶体管T3导通的信号沿为下降沿。示例性地，当第三晶体管T3为N型晶体管时，图5为本发明实施例提供的一种PWM信号和自举电路的电压参考端提供的参考电压的时序图。其中，pwm为PWM信号的时序，vref为电压参考端VREF提供的参考电压的时序。如图5所示，在同一周期内，PWM信号的下降沿超前于参考电压的上升沿，即在自举电路的电压参考端VREF的参考电压跳变之前，第三晶体管T3已经截止，第一电阻R1的上拉作用使得自举电路的电压输出端VOUT的电位与第一晶体管T1和第二晶体管T2的栅极电位相等，为高电平。然后电压参考端VREF的参考电压跳变为高电平，使得自举电路的电压输出端VOUT的电位由于自举电容Cp的自举作用上升一个高电平电位，从而可以防止电压输出端VOUT向栅极驱动电源方向倒灌电流，同时可以避免第一晶体管T1和第二晶体管T2的栅源压差过大导致的第一晶体管T1和第二晶体管T2损坏。同理，在同一周期内，PWM信号的上升沿滞后于参考电压的下降沿，即在第三晶体管T3导通之前，参考电压跳变为低电平，第一电阻R1的上拉作用使得自举电路的电压输出端VOUT的电位与第一晶体管T1和第二晶体管T2的栅极电位相等，即第一晶体管T1的栅极和第二晶体管T2的栅极电位下降一个高电平电位。然后PWM信号跳变为高电平，第三晶体管T3导通，控制第一晶体管T1和第二晶体管T2导通，第一晶体管T1的栅极和第二晶体管T2的栅极变为接地电位，为低电平。同样可以防止第一晶体管T1和第二晶体管T2的栅源压差过大导致的第一晶体管T1和第二晶体管T2损坏。

本发明实施例还提供一种功率芯片。图6为本发明实施例提供的一种功率芯片的结构示意图。如图6所示，该功率芯片包括驱动电路100、斩波电路200和本发明任意实施例提供的自举电路300；驱动电路100的输入端与自举电路300的电压输出端连接，驱动电路100的输出端与斩波电路200的控制端连接，斩波电路200的第一输入端与第二电压输入端V2连接，斩波电路200的第二输入端与第三电压输入端V3连接，斩波电路200的输出端作为功率芯片的输出端VOUT1。

具体地，斩波电路200包括N型晶体管，作为功率芯片的开关。自举电路300的电压输出端提供的栅极驱动电源信号通过驱动电路100放大和延迟，输出至斩波电路200的控制端，控制斩波电路200中的N型晶体管导通。由于自举电路300中开关单元的导通压降比较低，并通过自举电容的自举效应使得自举电路300的电压输出端提供的电压很大，可以控制斩波电路200中的N型晶体管导通，直至N型晶体管的两个电极电位相等时截止，实现N型晶体管的自举效应，保证了功率芯片提供的电压的准确性，降低了功率芯片的功耗。同时，自举电路300中无需设置肖特基二极管，从而可以避免将自举电路集成于功率芯片内时增加制作功率芯片的掩膜版，降低了制作功率芯片的成本。

图7为本发明实施例提供的另一种功率芯片的结构示意图。如图7所示，斩波电路200包括第四晶体管T4、第五晶体管T5、第一电感L1和第一电容C1；第四晶体管T4的第一极作为斩波电路200的第一输入端，第四晶体管T4的第二极与第五晶体管T5的第一极和第一电感L1的第一极连接，第四晶体管T4的栅极作为斩波电路200的第一控制端，第五晶体管T5的栅极作为斩波电路200的第二控制端，第五晶体管T5的第二极作为斩波电路200的第二输入端，第一电感L1的第二极与第一电容C1的第一极连接，并作为功率芯片的输出端VOUT1，第一电容C1的第二极与第三电压输入端V3连接。

具体地，图7示例性地示出了斩波电路200为BUCK电路，BUCK电路中的第四晶体管T4和第五晶体管T5均为N型晶体管，自举电路300可以应用于BUCK电路中。自举电路200的电压输出端VOUT通过驱动电路100与第四晶体管T4的栅极连接，用于控制第四晶体管T4的导通或关断。自举电路200的电压参考端VREF与第四晶体管T4的第二极连接，用于根据第四晶体管T4的第二极电位实现第四晶体管T4的自举。第二电压输入端V2提供的第二电压可以为高电平，第三电压输入端V3提供的第三电压可以为低电平，例如为接地电平，即为零。图8为图7提供的功率芯片对应的一种时序图。其中，SW为第四晶体管T4的第二极的电位时序图，VG为自举电路中的开关控制单元输出的信号的时序图，pwm为PWM信号的时序图。其中，以自举电路中的开关单元包括类型均为P型的第一晶体管和第二晶体管，开关控制单元包括脉冲宽度调制信号产生单元和N型的第三晶体管，第一电压输入端V1为接地端为例进行说明。

在功率芯片开始工作之前，对第一电感L1和第一电容C1进行充分放电，使其存储的电能为零。此时第四晶体管T4的第二极的电位为零，即SW为低电平，自举电路的电压参考端为低电平，脉冲宽度调制信号产生单元提供的PWM信号为高电平，控制第三晶体管导通，使第三晶体管输出的电平为低电平，即VG为低电平，控制第一晶体管和第二晶体管导通，自举电路300的电压输入端通过开关单元对自举电容充电，使得自举电路300的电压输出端能够存储一个比较高的电位。

在充电阶段t1，驱动电路100控制第四晶体管T4导通，第五晶体管T5截止，第二电压输入端V2提供的第二电压通过第四晶体管T4进行充电。由于自举电路300通过驱动电路100与第四晶体管T4的栅极连接，当第四晶体管T4的第二极充电至第二电压与第四晶体管T4的阈值电压的差值时，由于第四晶体管T4的第二极电位升高，即SW为高电平，自举电路300中的电压参考端的电位为高电平，脉冲宽度调制信号产生单元提供的PWM信号为低电平，控制第三晶体管截止，使第三晶体管无法输出低电平，此时自举电路中的上拉单元可以将VG拉高，控制第一晶体管和第二晶体管截止，自举电路300中自举电容的自举作用使得自举电路300中的电压输出端的电位升高，即使得第四晶体管T4的栅极电位升高，因此通过自举电路300的自举作用能够保持第四晶体管T4继续导通，直至第四晶体管T4的第二极的电位为第二电压，实现了N型晶体管的自举效应，同时可以降低N型晶体管的内阻，降低了功率芯片的功耗。此时第一电感L1上存储的电位差为第二电压，避免了器件的压降对功率芯片的输出电压的影响，提高了功率芯片输出电压的准确性。

在放电阶段t2，驱动电路100控制第四晶体管T4截止，第五晶体管T5导通，第一电感L1、第一电容C1和第五晶体管T5形成环路，第一电感L1上存储的电能进行放电，实现功率芯片输出电压。通过第一电感L1的放电，第四晶体管T4的第二极的电位降低，即自举电路300的电压参考端的电位变为低电平，自举电路300继续对自举电容进行充电，为下一阶段斩波电路200的充电做准备。

图9为本发明实施例提供的另一种功率芯片的结构示意图。如图9所示，驱动电路100包括控制单元101、第一驱动单元102和第二驱动单元103，控制单元101的第一输出端1011与第一驱动单元102的输入端1021连接，控制单元101的第二输出端1012与第二驱动单元103的输入端1031连接，第一驱动单元102的输出端1022与斩波电路200的第一控制端连接，第二驱动单元103的输出端1032与斩波电路200的第二控制端连接。

具体地，第一驱动单元102与第四晶体管T4的栅极连接，用于对控制单元101的第一输出端1011输出的控制信号进行放大和延迟，然后输出至第四晶体管T4控制其导通或关断。示例性地，图10为本发明实施例提供的一种第一驱动单元的结构示意图。如图10所示，第一驱动单元102的输入端1021与控制单元101的第一输出端1011连接，然后通过延迟器和反相器对控制单元101的第一输出端1011提供的控制信号进行延迟和放大输出至斩波电路200的第一控制端，即第四晶体管T4的栅极。

图11为本发明实施例提供的另一种功率芯片的结构示意图。如图11所示，自举电路300中的开关控制单元120包括脉冲宽度调制信号产生单元121；脉冲宽度调制信号产生单元121包括延迟子单元1211和与逻辑子单元1212；延迟子单元1211的输入端与第二驱动单元103的输出端连接，延迟子单元1211的输出端与与逻辑子单元1212的第一输入端连接，与逻辑子单元1212的第二输入端与控制单元101的第二输出端连接，与逻辑子单元1212的输出端作为脉冲宽度调制信号产生单元121的输出端。

具体地，参考图7、图8、图10和图11，第二驱动单元103与第五晶体管T5的栅极连接，用于对控制单元101的第二输出端输出的控制信号进行放大和延迟，然后输出至第五晶体管T5控制其导通或关断。第五晶体管T5的状态可以控制第四晶体管T4的第二极的电位。当第二驱动单元103提供的信号为高电平时，第五晶体管T5导通，第四晶体管T4的第二极电位为第三电压输入端V3提供的接地电位，为低电平，即SW为低电平。此时通过与逻辑子单元1212对第二驱动单元103提供的信号和控制单元101提供的信号进行与计算，使得PWM信号为高电平，控制第三晶体管导通，使第三晶体管输出的电平为低电平，即VG为低电平，控制第一晶体管和第二晶体管导通，自举电路300的电压输入端通过开关单元对自举电容充电，使得自举电路300的电压输出端能够存储一个比较高的电位。当第二驱动单元103提供的信号为低电平时，第五晶体管T5截止，第四晶体管T4的第二极电位为第二电压输入端V2提供的第二电压，为高电平，即SW为高电平。此时通过与逻辑子单元1212对第二驱动单元103提供的信号和控制单元101提供的信号进行与计算，使得PWM信号为低电平，控制第三晶体管截止，自举电路中的上拉单元可以将VG拉高，控制第一晶体管和第二晶体管截止，自举电路300中自举电容的自举作用使得自举电路300中的电压输出端的电位升高，即使得第四晶体管T4的栅极电位升高，因此通过自举电路300的自举作用能够保持第四晶体管T4继续导通，直至第四晶体管T4的第二极的电位为第二电压，实现了N型晶体管的自举效应，同时可以降低N型晶体管的内阻，降低了功率芯片的功耗。

另外，由于脉冲宽度调制信号产生单元121包括延迟子单元1211，通过延迟子单元1211与逻辑子单元1212的配合，可以在同一周期内，使第二驱动单元103提供的信号的下降沿滞后于PWM信号的下降沿，PWM信号的上升沿滞后于第二驱动单元103提供的信号的上升沿。从而可以在同一周期内，实现自举电路的电压参考端提供的参考电压的上升沿滞后于PWM信号的下降沿，PWM信号的上升沿滞后于举电路的电压参考端提供的参考电压的下降沿，防止自举电路的电压输出端向栅极驱动电源方向倒灌电流，同时可以避免第一晶体管和第二晶体管的栅源压差过大导致的第一晶体管和第二晶体管损坏。

图12为本发明实施例提供的另一种功率芯片的结构示意图。如图12所示，斩波电路200包括第六晶体管T6、第七晶体管T7、第二电感L2和第二电容C2；第六晶体管T6的栅极作为斩波电路200的第一控制端，第六晶体管T6的第一极与第二电容C2的第一极连接，并作为功率芯片的输出端VOUT2，第六晶体管T6的第二极与第二电感L2的第二极和第七晶体管T7的第一极连接，第二电感L2的第一极作为斩波电路200的第一输入端，第七晶体管T7的栅极作为斩波电路200的第二控制端，第七晶体管T7的第二极作为斩波电路200的第二输入端，第二电容C2的第二极与第三电压输入端V3连接。

具体地，图12示例性地示出了斩波电路200还可以为BOOST电路，BOOST电路中的第六晶体管T6和第七晶体管T7均为N型晶体管，自举电路200可以应用于BOOST电路中。自举电路200的电压输出端通过驱动电路100与第六晶体管T6的栅极连接，用于控制第六晶体管T6的导通或关断。自举电路200的电压参考端与第六晶体管T6的第二极连接，用于根据第六晶体管T6的第二极电位实现第六晶体管T6的自举。在第六晶体管T6导通的过程中，自举电路300可以通过自举作用使得第六晶体管T6持续导通，直至第六晶体管T6的第二极电位为第二电压，实现了N型晶体管的自举效应，同时可以降低N型晶体管的内阻，降低了功率芯片的功耗。同时使得第二电感L2上存储的电位差为第二电压，避免了器件的压降对功率芯片的输出电压的影响，提高了功率芯片输出电压的准确性。其具体过程与BUCK电路相同，此处不再赘述。

需要说明的是，本发明实施例仅是示例性地示出了斩波电路200可以为BUCK电路，也可以为BOOST电路。在其他实施例中，斩波电路200还可以包括其他类型的电路，此处不做限定。

注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。

Claims (8)

1.一种自举电路，其特征在于，包括自举电容、开关单元、开关控制单元和上拉单元；

所述自举电容的第一极作为所述自举电路的电压参考端，所述自举电容的第二极与所述开关单元的第二端和所述上拉单元的第一端连接，并作为所述自举电路的电压输出端，所述开关单元的第一端作为所述自举电路的电压输入端，所述开关单元的控制端与所述开关控制单元的输出端和所述上拉单元的第二端连接，所述开关控制单元的输入端与第一电压输入端连接；

所述开关单元包括类型相同的第一晶体管和第二晶体管；

所述第一晶体管的第一极作为所述开关单元的第一端，所述第一晶体管的第二极与所述第二晶体管的第二极连接，所述第二晶体管的第一极作为所述开关单元的第二端，所述第一晶体管的栅极和所述第二晶体管的栅极连接，并作为所述开关单元的控制端；其中所述第一晶体管的第二极和所述第二晶体管的第二极的电极极性相同；

所述开关控制单元包括脉冲宽度调制信号产生单元和第三晶体管；所述上拉单元包括第一电阻；

所述脉冲宽度调制信号产生单元的输出端与所述第三晶体管的栅极连接，所述第三晶体管的第一极作为所述开关控制单元的输入端，所述第三晶体管的第二极作为所述开关控制单元的输出端，所述脉冲宽度调制信号产生单元用于输出脉冲宽度调制信号，控制所述第三晶体管的导通或关断；

所述第一电阻的第一极作为所述上拉单元的第一端，所述第一电阻的第二极作为所述上拉单元的第二端。

2.根据权利要求1所述的自举电路，其特征在于，在同一周期内，所述自举电路的电压参考端提供的参考电压的上升沿滞后于所述脉冲宽度调制信号控制所述第三晶体管关断的信号沿，所述脉冲宽度调制信号控制所述第三晶体管导通的信号沿滞后于所述电压参考端提供的参考电压的下降沿。

3.根据权利要求1所述的自举电路，其特征在于，所述第一晶体管和所述第二晶体管为P型晶体管，所述第一电压输入端为接地端。

4.一种功率芯片，其特征在于，包括驱动电路、斩波电路和权利要求1-3任一项所述的自举电路；

所述驱动电路的输入端与所述自举电路的电压输出端连接，所述驱动电路的输出端与所述斩波电路的控制端连接，所述斩波电路的第一输入端与第二电压输入端连接，所述斩波电路的第二输入端与第三电压输入端连接，所述斩波电路的输出端作为所述功率芯片的输出端。

5.根据权利要求4所述的功率芯片，其特征在于，所述斩波电路包括第四晶体管、第五晶体管、第一电感和第一电容；

所述第四晶体管的第一极作为所述斩波电路的第一输入端，所述第四晶体管的第二极与所述第五晶体管的第一极和所述第一电感的第一极连接，所述第四晶体管的栅极作为所述斩波电路的第一控制端，所述第五晶体管的栅极作为所述斩波电路的第二控制端，所述第五晶体管的第二极作为所述斩波电路的第二输入端，所述第一电感的第二极与所述第一电容的第一极连接，并作为所述功率芯片的输出端，所述第一电容的第二极与所述第三电压输入端连接。

6.根据权利要求4所述的功率芯片，其特征在于，所述斩波电路包括第六晶体管、第七晶体管、第二电感和第二电容；

所述第六晶体管的栅极作为所述斩波电路的第一控制端，所述第六晶体管的第一极与所述第二电容的第一极连接，并作为所述功率芯片的输出端，所述第六晶体管的第二极与所述第二电感的第二极和所述第七晶体管的第一极连接，所述第二电感的第一极作为所述斩波电路的第一输入端，所述第七晶体管的栅极作为所述斩波电路的第二控制端，所述第七晶体管的第二极作为所述斩波电路的第二输入端，所述第二电容的第二极与所述第三电压输入端连接。

7.根据权利要求5或6所述的功率芯片，其特征在于，所述驱动电路包括控制单元、第一驱动单元和第二驱动单元，所述控制单元的第一输出端与所述第一驱动单元的输入端连接，所述控制单元的第二输出端与所述第二驱动单元的输入端连接，所述第一驱动单元的输出端与所述斩波电路的第一控制端连接，所述第二驱动单元的输出端与所述斩波电路的第二控制端连接。

8.根据权利要求7所述的功率芯片，其特征在于，所述自举电路中的开关控制单元包括脉冲宽度调制信号产生单元；所述脉冲宽度调制信号产生单元包括延迟子单元和与逻辑子单元；

所述延迟子单元的输入端与所述第二驱动单元的输出端连接，所述延迟子单元的输出端与所述与逻辑子单元的第一输入端连接，所述与逻辑子单元的第二输入端与所述控制单元的第二输出端连接，所述与逻辑子单元的输出端作为所述脉冲宽度调制信号产生单元的输出端。