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CN103715253B - 化合物半导体器件和其制造方法 - Google Patents

化合物半导体器件和其制造方法 Download PDF

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Abstract

提供一种化合物半导体器件和其制造方法。化合物半导体器件包括：化合物半导体层；以及形成在化合物半导体层上方的栅电极；以及形成在化合物半导体层上的栅电极两侧上的源电极和漏电极，其中源电极在与化合物半导体层的接触表面中具有沿着转移电子的多个底部表面，并且多个底部表面位于距转移电子不同距离处，越接近栅电极的底部表面越远离转移电子。

Description

化合物半导体器件和其制造方法
技术领域
本文中讨论的实施例涉及一种化合物半导体器件和其制造方法。
背景技术
已经考虑到通过利用氮化物半导体的特性，诸如高饱和电子速度和宽带隙，以将氮化物半导体应用于高耐压和高功率半导体器件。例如，作为氮化物半导体的GaN具有3.4eV(电子伏特)的带隙，宽于Si的带隙(1.1eV)和GaAs的带隙(1.4eV)，并且具有高击穿电场强度。这使得GaN非常有望用作用于实现高电压操作和高功率的电源的半导体器件的材料。
已经对作为使用氮化物半导体的半导体器件的场效应晶体管，特别是HEMT(高电子迁移率晶体管)做了许多报道。例如，在基于GaN的HEMT(GaN-HEMT)中，使用GaN作为电子转移层并使用AlGaN作为电子供给层的AlGaN/GaN HEMT已经引起了关注。在AlGaN/GaNHEMT中，在AlGaN中出现由于GaN与AlGaN之间的晶格常数差导致的变形。由于由该变形引起的压电极化和AlGaN的自发极化，获得了高浓度的二维电子气(2DEG)。因此，AlGaN/GaNHEMT预期用作用于电动车辆等的高效率开关元件或高耐压功率器件。
[专利文献1]日本特开2012-134345号专利公报
GaN-HEMT预期具有例如400V或更大的高耐压。当向GaN-HEMT施加上述高压时，通常会关注栅电极的击穿。近年来，已经发现在与氮化物半导体欧姆接触的漏电极中也出现了击穿。漏电极的击穿归因于发生在漏电极端部上的电场集中。因此，通过雪崩效应同时生成电子和空穴，并且电子和空穴进一步持续导致电子和空穴的累积生成，使得电流快速增大，导致漏电极中的击穿。已经证实：当在氮化物半导体中形成有凹部并且漏电极形成在该凹部中时，以及当漏电极形成在没有凹部形成的氮化物半导体上时都会出现漏电极的这种击穿。
发明内容
考虑到上述问题，做出了本实施例，并且本实施例的目的是提供高可靠性的化合物半导体器件，其能够防止同时生成电子和空穴的雪崩效应，以抑制突发击穿并且实现稳定的高耐压以能够提高性能和产量，以及制造该化合物半导体器件的方法。
根据一方面的化合物半导体器件，包括：化合物半导体层；以及形成在化合物半导体层上侧上的电极对，其中，电极对中的一个电极在与化合物半导体层的接触表面中具有沿着转移电子的多个底部表面，并且多个底部表面位于距转移电子不同距离处，越接近电极对中的另一电极的底部表面越远离转移电子。
根据一方面的制造化合物半导体器件的方法，包括：形成化合物半导体层；以及在化合物半导体层上侧上形成电极对，其中，电极对中的一个电极在与化合物半导体层的接触表面中具有沿着转移电子的多个底部表面，并且多个底部表面位于距转移电子不同距离处，越接近电极对中的另一电极的底部表面越远离转移电子。
附图说明
图1A至图1C是按照步骤顺序例示根据制造第一实施例的AlGaN/GaN HEMT的方法的示意性截面图。
图2A至图2C是接着图1A至图1C按照步骤顺序例示制造根据第一实施例的AlGaN/GaN HEMT的方法的示意性截面图。
图3A至图3C是接着图2A至图2C按照步骤顺序例示制造根据第一实施例的AlGaN/GaN HEMT的方法的示意性截面图。
图4是例示通过仿真研究关于根据比较例1的AlGaN/GaN HEMT在施加高操作电压(栅极-漏极电压)时漏电极的电势状态时所得到的结果的特性图。
图5是例示当通过仿真研究关于根据比较例2的AlGaN/GaN HEMT在施加高操作电压(栅极-漏极电压)时漏电极的电势状态时所得到的结果的特性图。
图6是例示当通过仿真研究关于根据第一实施例的AlGaN/GaN HEMT在施加高操作电压(栅极-漏极电压)时漏电极的电势状态时所得到的结果的特性图。
图7A至图7C是例示根据第二实施例制造AlGaN/GaN HEMT的方法的主要步骤的示意性截面图。
图8A至图8C是接着图7A至图7C例示根据第二实施例制造AlGaN/GaN HEMT的方法的主要步骤的示意性截面图。
图9A和图9B是接着图8A至图8C例示根据第二实施例制造AlGaN/GaN HEMT的方法的主要步骤的示意性截面图。
图10A至图10B是接着图9A和图9B例示根据第二实施例制造AlGaN/GaN HEMT的方法的主要步骤的示意性截面图。
图11A至图11C是例示根据第三实施例制造AlGaN/GaN HEMT的方法的主要步骤的示意性截面图。
图12A和图12B是接着图11A至图11C例示根据第三实施例制造AlGaN/GaN HEMT的方法的主要步骤的示意性截面图。
图13是表示当基于与比较例对比来通过仿真研究关于根据第一实施例、第二实施例以及第三实施例的AlGaN/GaN HEMT在夹断状态中漏电压变化的条件下漏电流的变化时所得到的结果的特性图。
图14是例示根据第四实施例的电源电路的示意性结构的连接图。
图15是例示根据第五实施例的高频放大器的示意性结构的连接图。
具体实施方式
(第一实施例)
在本实施例中，作为化合物半导体器件，公开了氮化物半导体的AlGaN/GaN HEMT。
图1A至图3C是按照步骤顺序例示制造根据第一实施例的AlGaN/GaN HEMT的方法的示意性截面图。
首先，如图1A所示，在例如作为生长衬底的Si衬底1上形成化合物半导体堆叠结构2。作为生长衬底，可以使用SiC衬底、蓝宝石衬底、GaAs衬底、GaN衬底等代替Si衬底。衬底的导电性可以是半绝缘的或导电的。
化合物半导体堆叠结构2包括缓冲层2a、电子转移层2b、中间层2c、电子供给层2d以及盖层2e。
在电子转移层2b与电子供给层2d(确切地说，中间层2c)的界面附近生成作为转移电子的二维电子气(2DEG)。该2DEG是基于电子转移层2b的化合物半 导体(此处为GaN)与电子供给层2d的化合物半导体(此处为AlGaN)之间的晶格常数差而生成的。
更详细地，通过例如MOVPE(金属有机物气相磊晶)法在Si衬底1上生长以下化合物半导体。可以使用MBE(分子束磊晶)法等代替MOVPE法。
在Si衬底1上，顺序生长约100nm(纳米)厚度的AlN、约1μm(微米)厚度的i(有意非掺杂)-GaN、约5nm厚度的i-AlGaN、Al组成例如约20％的约30nm厚度的n-AlGaN以及约3nm厚度的n-GaN。由此，形成缓冲层2a、电子转移层2b、中间层2c、电子供给层2d以及盖层2e。作为缓冲层2a，可以使用AlGaN代替AlN，或者可以通过低温生长来生长GaN。
作为AlN的生长条件，使用三甲基铝(TMA)气体和氨(NH3)气体的混合气体作为源气体。作为GaN的生长条件，使用三甲基镓(TMG)气体和NH3气体的混合气体作为源气体。作为AlGaN的生长条件，使用TMA气体、TMG气体以及NH3气体的混合气体作为源气体。取决于待生长的化合物半导体层，适当地设定是否供给作为Al源的TMA气体和作为Ga源的TMG气体，以及它们的流率。作为共用源的NH3气体的流率设定为约100ccm(立方厘米每分钟)至约10LM(升每分钟)。此外，生长压力设定为约50Torr(托)至约300Torr，并且生长温度设定为约1000℃(摄氏度)至约1200℃。
为了生长电子供给层2d的n-AlGaN和盖层2e的n-GaN，例如，以预定流率向源气体添加包含例如Si的SiH4气体作为n型杂质，使得AlGaN和GaN掺杂有Si。Si的掺杂浓度设定为约1×1018/cm3至约1×1020/cm3，例如设定为约5×1018/cm3(立方厘米)。
随后，如图1B中所示，形成元件隔离结构3。
更详细地，首先，在化合物半导体堆叠结构2的表面上涂敷抗蚀剂。通过光刻法处理该抗蚀剂，由此在抗蚀剂中形成露出化合物半导体堆叠结构2的表面与计划元件隔离位置对应的部分的开口。因此，形成具有开口的抗蚀剂掩模。
通过使用该抗蚀剂掩模，对盖层2e、电子供给层2d以及中间层2c的计划元件隔离位置进行干法蚀刻以将其移除，直到露出电子转移层2b的表面为止。因此，形成露出电子转移层2b的表面的计划元件隔离位置的元件隔离凹部2A。作为蚀刻条件，使用惰性气体(诸如Ar)和基于氯的气体(诸如Cl2)作为蚀刻气体。
通过再次使用该抗蚀剂掩模，将例如氩(Ar)注入电子转移层2b的从开口中露出的元件隔离区域。因此，在电子转移层2b中形成元件隔离结构3。元件隔离结构3在化合物半导体堆叠结构2上界定有源区域。
附带提及，对于元件隔离，可以使用例如STI(浅沟槽隔离)法来代替上述注入法。此时，对于化合物半导体堆叠结构2的干法蚀刻，使用例如基于氯的蚀刻气体。
通过使用氧等离子体的灰化或通过使用预定化学溶液的润湿来移除抗蚀剂掩模。
随后，如图1C所示，形成保护绝缘膜4。
更详细地，通过等离子CVD法、溅射法等在化合物半导体堆叠结构2上沉积具有约30nm至约500nm(例如约60nm)厚度的氮化硅(SiN)，以填充元件隔离结构3上的元件隔离凹部2A。因此，形成保护绝缘膜4。
使用SiN作为覆盖化合物半导体堆叠结构2的钝化膜可以减小电流崩塌。
随后，如图2A所示，在保护绝缘膜4中形成用于源电极和漏电极的电极凹进4A1、4A2。
更详细地，首先，在保护绝缘膜4的表面上涂敷抗蚀剂。通过光刻法处理该抗蚀剂，由此在抗蚀剂中形成露出与要形成源电极的区域相对应的部分和与要形成漏电极的区域相对应的部分的开口。因此，形成具有开口的抗蚀剂掩模。
通过使用该抗蚀剂掩模，对保护绝缘膜4的计划电极形成区域进行干法蚀刻以将其移除，直到露出盖层2e的表面为止。因此，在保护绝缘膜4中形成露出在盖层2e的表面中的要形成源电极的区域的电极凹进4A1以及露出在盖层2e的表面中的要形成漏电极的区域的电极凹进4A2。对于干法蚀刻，使用例如基于氟的蚀刻气体，诸如SF6。该干法蚀刻要求对盖层2e的蚀刻损伤尽可能小，而使用基于氟的气体的干法蚀刻只对盖层2e造成小损伤。
通过使用氧等离子体的灰化或者使用预定化学溶液的润湿来移除抗蚀剂掩模。
随后，如图2B所示，形成抗蚀剂掩模11。
更详细地，在整个表面上涂敷抗蚀剂。通过光刻法处理该抗蚀剂，由此在抗蚀剂中形成开口11a和开口11b，其中，从开口11a露出盖层2e表面中用于源电极的电极凹进4A1，以及从开口11b露出盖层2e表面中用于漏电极的电极凹进4A2的一部分。因此，形成具有开口11a、11b的抗蚀剂掩模11。
随后，如图2C所示，在化合物半导体堆叠结构2中形成电极凹进2B1、2B2。
通过使用抗蚀剂掩模11，对盖层2e和电子供给层2d的上层部分进行干法蚀刻以使其移除，使得保留电子供给层2d的下层部分。因此，在化合物半导体堆叠结构2中形成电极凹进2B1和电极凹进2B2，其中，电极凹进2B1露出在电子供给层2d的下层部分中的要形成源电极的区域，并且电极凹进2B2露出在电子供给层2d的下层部分中的要形成漏电极的区域。对于干法蚀刻，使用例如基于氯的蚀刻气体，诸如Cl2。
通过使用氧等离子体的灰化或者通过使用预定化学溶液的润湿来移除抗蚀剂掩模11。
随后，如图3A所示，形成源电极5和漏电极6。
更详细地，在保护绝缘膜4的表面上涂敷抗蚀剂。通过光刻法处理该抗蚀剂，由此在抗蚀剂中形成露出用于源电极的电极凹进4A1、2B1和用于漏电极的电极凹进4A2、2B2的开口。因此，形成具有开口的抗蚀剂掩模。
通过使用该抗蚀剂掩模，通过例如蒸镀法在抗蚀剂掩模上、包括在露出电极凹进4A1、2B1和电极凹进4A2、2B2的开口的内部沉积例如Ti/Al作为电极材料。Ti的厚度为约30nm，并且Al的厚度为约200nm。通过剥离法移除抗蚀剂掩模以及其上沉积的Ti/Al。其后，在约400℃至约1000℃(例如约600℃)的温度下，在例如氮气氛中对Si衬底1进行热处理，使得剩余的Ti/Al与化合物半导体堆叠结构2欧姆接触。有时不必进行热处理，只要获得Ti/Al与电子供给层2d的欧姆接触即可。因此，形成电极材料的一部分填充电极凹进4A1、2B1的源电极5，以及电极材料的一部分填充电极凹进4A2、2B2的漏电极6。
源电极5和漏电极6与电子供给层2d和盖层2e接触，而不与电子转移层2b(中间层2c)接触。
漏电极6在其下表面上具有台阶结构，并且在与化合物半导体堆叠结构2的接触表面中具有多个底部表面，此处为沿着2DEG的转移方向的两个底部表面 6a、6b。多个底部表面位于距2DEG不同距离处，更接近源电极5的底部表面更加远离2DEG。在本实施例中，底部表面6a比底部表面6b更加远离2DEG。
为了获得台阶结构，在本实施例中，漏电极6的下表面的两级台阶结构还填充保护绝缘膜4的电极凹进4A2的内部，并且与保护绝缘膜4的接触侧表面中接近源电极5的接触侧表面6c被接合到底部表面6a。
附带提及，类似于漏电极6，源电极也可以在其下表面上具有台阶结构。
接着，如图3B所示，在保护绝缘膜4中形成用于栅电极的电极凹进4B。
更详细地，首先，在化合物半导体堆叠结构2的表面上涂敷抗蚀剂。通过光刻法处理该抗蚀剂，由此在抗蚀剂中形成露出在保护绝缘膜4的表面中的与待形成栅电极的位置(计划电极形成位置)相对应的部分的开口。因此，形成具有开口的抗蚀剂掩模。
通过使用该抗蚀剂掩模，对保护绝缘膜4的上部约40nm进行干法蚀刻以使其移除，使得在计划电极形成位置处保留保护绝缘膜4的下部约20nm。因此，在保护绝缘膜4中形成用于栅电极的电极凹进4B。
通过使用氧等离子体的灰化或者通过使用预定化学溶液的润湿来移除抗蚀剂掩模。
在本实施例中，在保护绝缘膜4中，保留在电极凹进4B的底部上的约20nm厚度的部分起到栅极绝缘膜的作用。
附带提及，用于栅电极的电极凹进可以形成为露出化合物半导体堆叠结构2的表面的穿透式沟槽，而栅极绝缘膜可以单独形成在保护绝缘膜4上以覆盖表面。在这样的情况下，通过例如ALD(原子层沉积)法沉积约2nm至约200nm膜厚度(例如约10nm膜厚度)的Al2O3，由此形成栅极绝缘膜。对于Al2O3的沉积，可以使用例如等离子CVD法或溅射法等代替ALD法。此外，可以使用Al的氮化物或氧氮化物代替沉积Al2O3。此外，对于栅极绝缘膜的形成，可以沉积Si、Hf、Zr、Ti、Ta以及W的氧化物、氮化物或氧氮化物，或者可以将从这些中适当选择的物质以多层沉积。
随后，如图3C所示，形成栅电极7。
更详细地，首先，形成用于形成栅电极的抗蚀剂掩模。此处使用例如适合于蒸镀法和剥离法的檐式结构的两层抗蚀剂。在保护绝缘膜4上涂敷该抗蚀剂，并且形成露出在保护绝缘膜4中的与电极凹进4B对应的部分的开口。因此，形成具有开口的抗蚀剂掩模。
通过使用该抗蚀剂掩模，通过例如蒸镀法在抗蚀剂掩模上、包括在露出在保护绝缘膜4中的与电极凹进4B对应的部分的开口的内部沉积例如Ni/Au作为电极材料。Ni的厚度为约30nm，并且Au的厚度为约400nm。通过剥离法移除抗蚀剂掩模以及其上沉积的Ni/Au。因此，形成下部中的电极材料填充电极凹进4B的内部并且上部骑在保护绝缘膜4上的栅电极7，使得其沿着栅极长度的横截面为所谓的悬垂形状。在栅电极7中，栅极长度为例如约0.5μm，并且栅极宽度为例如约400μm。
此后，经过多个处理，诸如层间绝缘膜的形成，连接至源电极5、漏电极6以及栅电极7的布线的形成，上保护膜的形成以及露在最上面的表面的连接电极的形成，形成根据本实施例的AlGaN/GaN HEMT。
关于根据本实施例的AlGaN/GaN HEMT，基于与比较例的对比通过仿真研究了漏电极在施加高操作电压(栅极-漏极电压)时的电势状态。结果呈现在图4至图6中。图4对应于比较例1，图5对应于比较例2，图6对应于本实施例的 图3C，并且其均为漏电极和其邻近部分被放大的示意性截面图。具体地，示出了在操作电压被设定为400V时400V和300V的等电位线。
如图4中所示，类似于本实施例，比较例1的AlGaN/GaN HEMT具有Si衬底1、化合物半导体堆叠结构2和保护绝缘膜4等，并且形成有漏电极101(和源电极)以填充形成在保护绝缘膜4中的电极凹进。漏电极101在其下表面上没有台阶结构，并且与盖层2e的表面欧姆接触。
在比较例1中，2DEG的部分中的400V的等电位线与300V的等电位线之间的间隔d1非常窄。这意味着在漏电极101的电极端部101A上出现电场集中。该电场集中导致由于雪崩效应而同时生成电子和空穴，并且电子和空穴进一步持续导致电子和空穴的累积生成，从而快速地增大电流，使得在漏电极101中出现击穿。
如图5所示，类似于本实施例，比较例2的AlGaN/GaN HEMT具有Si衬底1、化合物半导体堆叠结构2和保护绝缘膜4等，并且形成有漏电极102(和源电极)以填充形成在保护绝缘膜4、盖层2e以及电子供给层2d中的电极凹进。漏电极102在其下表面上没有台阶结构，并且与电子供给层2d欧姆接触。
在比较例2中，与比较例1中一样，2DEG的部分中的400V的等电位线与300V的等电位线之间的间隔d2也非常窄。这意味着在漏电极102的电极端部102A上出现电场集中。该电场集中导致由于雪崩效应而同时生成电子和空穴，并且电子和空穴进一步持续导致电子和空穴的累积生成，从而快速地增大电流，使得在漏电极102中出现击穿。
在本实施例中，2DEG的部分中的400V的等电位线与300V的等电位线之间的间隔d3远比图6所示的间隔d1、d2宽。本实施例中的漏电极6在其下表面上具有两级台阶结构，并且底部表面6a比底部表面6b更加远离2DEG。利用该结构，在漏电极6的两个电极端部6A、6B上出现电场集中。因为电场集中是由2DEG的耗尽程度决定的，所以电场集中被分配到两个电极端部6A、6B从而得到缓和。因此，抑制了雪崩效应并且防止了漏电极6的击穿。
如上所述，根据本实施例，实现了高可靠性的AlGaN/GaN HEMT，其防止同时生成电子和空穴的雪崩效应，以抑制突发击穿并且实现稳定的高耐压，以能够提高性能和产量。
(第二实施例)
在本实施例中，与第一实施例一样，公开了AlGaN/GaN HEMT的结构和制造方法，但是漏电极的台阶结构与第一实施例的不同。注意，将用相同的附图标记表示与第一实施例相同的组成构件等，并且将省略其详细描述。
图7A至图7C以及图10A至图10B是例示根据第二实施例的制造AlGaN/GaNHEMT的方法的主要步骤的示意性截面图。
在本实施例中，与第一实施例一样，首先执行图1A至图2A的步骤。此时，在保护绝缘膜4中形成用于源电极和漏电极的电极凹进4A1、4A2。图7A示出了此时的状态。
随后，如图7B所示，形成抗蚀剂掩模21。
更详细地，在整个表面上涂敷抗蚀剂。通过光刻法处理该抗蚀剂，由此在抗蚀剂中形成露出在盖层2e的表面中的用于源电极的电极凹进4A1的开口21a，以及露出在盖层2e的表面中的用于漏电极的电极凹进4A2的一部分的开口21b。因此，形成具有开口21a、21b的抗蚀剂掩模21。
随后，如图7C所示，在化合物半导体堆叠结构2中形成电极凹进2C1、2C2。
通过使用抗蚀剂掩模21，对盖层2e和电子供给层2d的上层部分进行干法蚀刻以使其移除，使得留下电子供给层2d的下层部分。因此，在化合物半导体堆叠结构2中形成电极凹进2C1和电极凹进2C2，电极凹进2C1露出在电子供给层2d的下层部分中的要形成源电极的区域，并且电极凹进2C2露出在电子供给层2d的下层部分中的要形成漏电极的区域。对于干法蚀刻，使用例如基于氯的蚀刻气体，诸如Cl2。
通过使用氧等离子体的灰化或者通过使用预定化学溶液的润湿来移除抗蚀剂掩模21。
随后，如图8A所示，形成抗蚀剂掩模22。
更详细地，在整个表面上涂敷抗蚀剂。通过光刻法处理该抗蚀剂，由此在抗蚀剂中形成露出在盖层2e的表面中的用于漏电极的电极凹进4B2的一部分的开口22a。因此，形成具有开口22a的抗蚀剂掩模22。
随后，如图8B中所示，在化合物半导体堆叠结构2中形成电极凹进2D。
通过使用抗蚀剂掩模22，对电子供给层2d的上层部分进行干法蚀刻以使其移除，使得保留电子供给层2d的下层部分。因此，在化合物半导体堆叠结构2中形成露出在电子供给层2d的下层部分中的要形成漏电极的区域的电极凹进2D。对于干法蚀刻，使用例如基于氯的蚀刻气体，诸如Cl2。
随后，如图8C中所示，在化合物半导体堆叠结构2中形成电极凹进2E。
通过再次使用抗蚀剂掩模22，对电子供给层2d的电极凹进2D进行湿法蚀刻。电极凹进2D的侧表面成为具有预定角度(例如，约45°)的正锥形(forwardtapered)形状，从而形成电极凹进2E。作为用于湿法蚀刻的化学溶液，使用硫酸/双氧水。可选择地，通过使用作为碱性显影溶液的NMDW(由TokyoOhkaKogyoCo.,Ltd制造)等，在电极供给层2d中类似地形成正锥形形状的侧表面。
随后，如图9A中所示，移除抗蚀剂掩模22。
通过使用氧等离子体的灰化或者通过使用预定化学溶液的润湿来移除抗蚀剂掩模22。
因此，在化合物半导体堆叠结构2中形成露出在电子供给层2d的下层部分中的要形成源电极的区域的电极凹进2C1，以及露出在电子供给层2d的下层部分中的要形成漏电极的区域的电极凹进2C2、2E。
随后，如图9B所示，形成源电极23和漏电极24。
更详细地，在保护绝缘膜4的表面上涂敷抗蚀剂。通过光刻法处理该抗蚀剂，由此在抗蚀剂中形成露出用于源电极的电极凹进4A1、2C1以及用于漏电极的电极凹进4A2、2C2和2E的开口。因此，形成具有开口的抗蚀剂掩模。
通过使用该抗蚀剂掩模，通过例如蒸镀法在抗蚀剂掩模上、包括在露出电极凹进4A1、2C1以及电极凹进4A2、2C2和2E的开口的内部沉积例如Ti/Au作为电极材料。Ti的厚度为约30nm，并且Al的厚度为约200nm。通过剥离法移除抗蚀剂掩模以及其上沉积的Ti/Au。此后，在约400℃至约1000℃，例如约600℃的温度下，在例如氮气氛中对Si衬底1进行热处理，使得剩余的Ti/Au与化合物半导体堆叠结构2欧姆接触。有时不必进行热处理，只要获得Ti/Au与电子供给层2d之间的欧姆接触即可。因此，形成电极材料的一部分填充电极凹进4A1和2C1的源电极23，以及电极材料的一部分填充电极凹进4A1、2C2和2E的漏电极24。
源电极23和漏电极24与电子供给层2d和盖层2e接触，而不与电子转移层2b(中间层2c)接触。
漏电极24在其下表面上具有台阶结构，并且在与化合物半导体堆叠结构2的接触表面中具有多个底部表面，此处为沿着2DEG的转移方向的三个底部表面24a、24b和24c。多个底部表面位于距2DEG的不同距离处，更接近源电极23的底部表面更加远离2DEG。在本实施例中，底部表面24a比底部表面24b更加远离2DEG，并且底部表面24b比底部表面24c更加远离2DEG。
在漏电极24中，在与化合物半导体堆叠结构2的接触表面中与底部表面24b、24c接合的侧表面24d为锥形形状，使得侧表面24d的更加远离源电极23的部分更接近2DEG。
为了获得台阶结构，在本实施例中，漏电极24的下表面的三级台阶结构同样填充保护绝缘膜4的电极凹进4A2的内部，并且与保护绝缘膜4的接触侧表面中接近源电极23的接触侧表面24e被接合到底部表面24a。
附带提及，类似于漏电极24，源电极在其下表面上也可以具有台阶结构。
随后，如图10A所示，在保护绝缘膜4中形成用于栅电极的电极凹进4B。
更详细地，首先，在化合物半导体堆叠结构2的表面上涂敷抗蚀剂。通过光刻法处理该抗蚀剂，由此在抗蚀剂中形成露出在保护绝缘膜4的表面中的与要形成栅电极的位置(计划电极形成位置)对应的部分的开口。因此，形成具有开口的抗蚀剂掩模。
通过使用该抗蚀剂掩模，对保护绝缘膜4的上部约40nm进行干法蚀刻以使其移除，使得在计划电极形成位置处保留保护绝缘膜4的下部约20nm。因此，在保护绝缘膜4中形成用于栅电极的电极凹进4B。
通过使用氧等离子体的灰化或者通过使用预定化学溶液的润湿来移除抗蚀剂掩模。
在本实施例中，在保护绝缘膜4中保留在电极凹进4B的底部上的约20nm厚度的部分起到栅极绝缘膜的作用。
附带提及，用于栅电极的电极凹进可以形成为露出化合物半导体堆叠结构2的表面的穿透式沟槽，而栅极绝缘膜可以单独形成在保护绝缘膜4上以覆盖表面。在这样的情况下，通过例如ALD(原子层沉积)法沉积约2nm至约200nm膜厚度(例如约10nm膜厚度)的Al2O3，由此形成栅极绝缘膜。对于Al2O3的沉积，可以使用例如等离子CVD法、溅射法等代替ALD法。此外，可以使用Al的氮化物或氧氮化物代替沉积Al2O3。此外，对于栅极绝缘膜的形成，可以沉积Si、Hf、Zr、Ti、Ta以及W的氧化物、氮化物或氧氮化物，或者可以将从这些中适当选择的一些以多层的方式沉积。
随后，如图10B所示，形成栅电极7。
更详细地，首先，形成用于形成栅电极的抗蚀剂掩模。此处，使用例如适合于蒸镀法和剥离法的檐式结构的两层抗蚀剂。在保护绝缘膜4上涂敷该抗蚀剂，并且形成露出在保护绝缘膜4中的与电极凹进4B对应的部分的开口。因此，形成具有开口的抗蚀剂掩模。
通过使用该抗蚀剂掩模，通过例如蒸镀法在抗蚀剂掩模上、包括在露出在保护绝缘膜4中的与电极凹进4B对应的部分的开口的内部沉积例如Ni/Au作为电极材料。Ni的厚度为约30nm，并且Au的厚度为约400nm。通过剥离法移除抗蚀剂掩模以及其上沉积的Ni/Au。因此，形成下部中的电极材料填充电极凹进4B的内部并且上部骑在保护绝缘膜4上的栅电极7，使得其沿着栅极长度的横截面 为所谓的悬垂形状。在栅电极7中，栅极长度为例如约0.5μm，并且栅极宽度为例如约400μm。
此后，经过多个步骤，诸如层间绝缘膜的形成，连接至源电极23、漏电极24以及栅电极7的布线的形成，上保护膜的形成以及露在最上面的表面的连接电极的形成，形成根据本实施例的AlGaN/GaN HEMT。
在本实施例中，漏电极24在其下表面上具有三级台阶结构，底部表面24a比底部表面24b更加远离2DEG，底部表面24b比底部表面24c更加远离2DEG。利用该结构，在漏电极24的三个电极端部24A、24B和24C上出现电场集中。因为电场集中是由2DEG的耗尽程度决定的，所以电场集中被分配到三个电极端部24A、24B和24C从而得到缓和。此外，侧表面24d为锥形形状，使得侧表面24d的更远离栅电极7的部分变得更加接近2DEG，从而更加缓和电场集中。因此，抑制了雪崩效应并且防止了漏电极24的击穿。
如上所述，根据本实施例，实现了高可靠性的AlGaN/GaN HEMT，其防止同时生成电子和空穴的雪崩效应以抑制突发击穿，并且实现稳定的高耐压以能够提高性能和产量。
(第三实施例)
在本实施例中，与第二实施例一样，公开了AlGaN/GaN HEMT的结构和制造方法，但是栅电极和其下层结构与第二实施例中的不同。注意，将用相同的附图标记表示与第一实施例和第二实施例相同的组成构件等，并且将省略其详细描述。
图11A至图11C以及图12A至图12B是例示根据第三实施例制造AlGaN/GaN HEMT的方法的主要步骤的示意性截面图。
首先，如图11A所示，在例如作为生长衬底的Si衬底1上形成化合物半导体堆叠结构2。作为生长衬底，可以使用SiC衬底、蓝宝石衬底、GaAs衬底、GaN衬底等代替Si衬底。衬底的导电性可以是半绝缘的或导电的。
化合物半导体堆叠结构2包括缓冲层2a、电子转移层2b、中间层2c、电子供给层2d、盖层2e以及p型半导体层2f。
更详细地，通过例如MOVPE法在Si衬底1上生长以下化合物半导体。可以使用MBE法等代替MOVPE法。
在Si衬底1上顺序生长约100nm厚度的AlN、约1μm厚度的i(有意非掺杂)-GaN、约5nm厚度的i-AlGan、Al组成为例如约20％的约30nm厚度的n-AlGaN、约3nm厚度的n-GaN，以及预定厚度的p-GaN。由此，形成缓冲层2a、电子转移层2b、中间层2c、电子供给层2d、盖层2e以及p型半导体层2f。作为缓冲层2a，可以使用AlGaN代替AlN，或者可以通过低温生长来生长GaN。
作为AlN的生长条件，使用三甲基铝(TMA)气体和氨(NH3)气体的混合气体作为源气体。作为GaN的生长条件，使用三甲基镓(TMG)气体和NH3气体的混合气体作为源气体。作为AlGaN的生长条件，使用TMA气体、TMG气体和NH3气体的混合气体作为源气体。取决于要生长的化合物半导体层，适当地设定是否供给作为Al源的TMA气体和作为Ga源的TMG气体，以及其流率。作为共用源的NH3气体的流率设定为约100ccm至约10LM。此外，生长压力设定为约50Torr至约300Torr，并且生长温度设定为约1000℃至约1200℃。
为了生长电子供给层2d的n-AlGaN和盖层2e的n-GaN，例如，以预定流率向源气体添加包含例如Si的SiH4气体作为n型杂质，使得AlGaN和GaN掺杂有 Si。Si的掺杂浓度设定为约1×1018/cm3至约1×1020/cm3，例如设定为约5×1018/cm3。
为了生长p型半导体层2f(p-GaN)，以预定流率向源气体添加包含例如Mg的Cp2Mg气体作为p型杂质，使得GaN掺杂有预定掺杂浓度的Mg。
随后，如图11B所示，对p型半导体层2f进行处理。
更详细地，在p型半导体层2f上涂敷抗蚀剂。通过光刻法处理该抗蚀剂，由此形成打开有(open)要形成栅电极的区域的抗蚀剂掩模。
通过使用该抗蚀剂掩模，对p型半导体层2f进行干法蚀刻，直到露出盖层2e的表面。对于干法蚀刻，例如使用基于氯的蚀刻气体，诸如Cl2。因此，在盖层2e上的要形成栅电极的区域上保留p型半导体层2f。
通过使用氧等离子体的灰化或者通过使用预定化学溶液的润湿来移除抗蚀剂掩模。
在电子转移层2b与电子供给层2d(确切地说，中间层2c)的界面附近除位于p型半导体层2f下方并且与p型半导体层2f对齐的区域外生成作为转移电子的二维电子气(2DEG)。该2DEG是基于电子转移层2b的化合物半导体(此处为GaN)与电子供给层2d的化合物半导体(此处为AlGaN)之间的晶格常数差而生成的。在本实施例中，由于存在p型半导体层2f，所以在p型半导体层2f下方并且与p型半导体层2f对准的区域中的2DEG在电源关断时消失。因此，实现了所谓的常断操作。
接着，与第二实施例一样，通过与第一实施例的图1B相同的步骤形成元件隔离结构3。
随后，如图11C所示，形成保护绝缘膜4。
更详细地，通过等离子CVD法、溅射法等在化合物半导体堆叠结构2上沉积约30nm至约500nm，例如约60nm厚度的SiN，以填充元件隔离结构3上的元件隔离凹部2A并且覆盖p型半导体层2f。因此，形成保护绝缘膜4。
随后，与第二实施例一样，执行与图7A至图9B中相同的步骤。此时，形成电极材料的一部分填充电极凹进4A1和2C1的源电极23，以及电极材料的一部分填充电极凹进4A2、2C2和2E的漏电极24。
随后，如图12A所示，在保护绝缘膜4中形成用于栅电极的电极凹进4C。
更详细地，首先，在保护绝缘膜4的表面上涂敷抗蚀剂。通过光刻法处理该抗蚀剂，由此在抗蚀剂中形成露出在保护绝缘膜4的表面中的与p型半导体层2f对应的部分的开口。因此，形成具有开口的抗蚀剂掩模。
通过使用该抗蚀剂掩模，对保护绝缘膜4进行干法蚀刻，直到露出p型半导体层2f的表面为止。因此，在保护绝缘膜4中形成用于栅电极的电极凹进4C。
通过使用氧等离子体的灰化或者通过使用预定化学溶液的润湿来移除抗蚀剂掩模。
随后，如图12B所示，形成栅电极25。
更详细地，首先，形成用于形成栅电极的抗蚀剂掩模。此处，使用例如适合于蒸镀法和剥离法的檐式结构的两层抗蚀剂。在保护绝缘膜4上涂敷该抗蚀剂，并且形成露出在保护绝缘膜4中的与电极凹进4C对应的部分的开口。因此，形成具有开口的抗蚀剂掩模。
通过使用该抗蚀剂掩模，通过例如蒸镀法在抗蚀剂掩模上、包括在露出在保护绝缘膜4中的与电极凹进4C对应的部分的开口的内部沉积例如Ni/Au作为电极材料。Ni的厚度为约30nm，并且Au的厚度为约400nm。通过剥离法移除抗蚀 剂掩模以及其上沉积的Ni/Au。由此，形成下部中的电极材料填充电极凹进4C的内部以与p型半导体层2f的表面接触并且上部骑在保护绝缘膜4上的栅电极25，使得其沿着栅极长度的横截面为所谓的悬垂形状。在栅电极25中，栅极长度为例如约0.5μm，并且栅极宽度为例如约400μm。
此后，经过多个步骤，诸如层间绝缘膜的形成，连接至源电极23、漏电极24以及栅电极25的布线的形成，上部保护膜的形成以及露在最上面的表面的连接电极的形成，形成根据本实施例的AlGaN/GaN HEMT。
在本实施例中，漏电极24在其下表面上具有三级台阶结构，底部表面24a比底部表面24b更加远离2DEG，底部表面24b比底部表面24c更加远离2DEG。利用该结构，在漏电极24的三个电极端部24A、24B和24C上出现电场集中。因为电场集中是由2DEG的耗尽程度决定的，所以电场集中被分配至三个电极端部24A、24B和24C从而得到缓和。此外，侧表面24b为锥形形状，使得侧表面24b的更远离栅电极25的部分变得更加接近2DEG，从而更加缓和了电场集中。由此，确保抑制了雪崩效应，并且防止了漏电极24的击穿。
如上所述，根据本实施例，实现了高可靠性的AlGaN/GaN HEMT，其防止同时生成电子和空穴的雪崩效应以抑制突发击穿并且实现稳定的耐高压以能够提高性能和产量。
关于根据上述的第一实施例、第二实施例以及第三实施例的AlGaN/GaN HEMT，基于与比较例的对比通过仿真研究了当漏极电压在夹断状态中变化时漏极电流的变化情况。结果在图13中示出。比较例1是图4中的AlGaN/GaN HEMT，并且比较例2是图5中的AlGaN/GaNHEMT。
在比较例1、比较例2中，观察到：电子和空穴同时生成，并且在紧挨漏电极的击穿之前，出现了漏极电压快速减少的突发击穿从而促进漏电极的击穿。另一方面，在第一实施例、第二实施例以及第三实施例中，已经证实：抑制了空穴的生成，并且没有出现突发击穿，能够获得超过600V的稳定的高耐压。
(第四实施例)
在本实施例中，公开了应用选自第一实施例至第三实施例的AlGaN/GaN HEMT中的一种类型的电源电路。
图14是例示根据第四实施例的电源电路的示意性结构的连接图。
根据本实施例的电源电路包括高压一次侧电路31、低压二次侧电路32以及置于一次侧电路31与二次侧电路32之间的变压器33。
一次侧电路31包括AC电源34、所谓的桥式整流电路35以及多个(此处为4个)开关元件36a、36b、36c和36d。此外，桥式整流电路具有开关元件36e。
二次侧电路32包括多个(此处为3个)开关元件37a、37b和37c。
在本实施例中，一次侧电路31的开关元件36a、36b、36c、36d和36e均为选自第一实施例至第三实施例的AlGaN/GaN HEMT的一种类型。另一方面，二次侧电路32的开关元件37a、37b和37c均为使用硅的普通的MIS·FET。
在本实施例中，将高可靠性的AlGaN/GaN HEMT应用于电源电路，该AlGaN/GaNHEMT防止同时生成电子和空穴的雪崩效应以抑制突发击穿并且实现稳定的高耐压以能够提高性能和产量。因此，实现了高可靠性的高功率电源电路。
(第五实施例)
在本实施例中，公开了应用选自第一实施例至第三实施例的AlGaN/GaN HEMT的一种类型的高频放大器。
图15是例示根据第五实施例的高频放大器的示意性结构的连接图。
根据本实施例的高频放大器包括数字预失真电路41、混频器42a、42b以及功率放大器43。
数字预失真电路41对输入信号的非线性失真进行补偿。混频器42a将非线性失真得到补偿的输入信号与AC信号进行混频。功率放大器43对与AC信号混频的输入信号进行放大，并且具有选自第一实施例至第三实施例的AlGaN/GaN HEMT的一种类型。在图15中，通过例如开关的改变，可以通过混频器42b将输出侧信号与AC信号进行混频，并且可以将结果发送至数字预失真电路41。
在本实施例中，将高可靠性的AlGaN/GaN HEMT应用于高频放大器，该AlGaN/GaNHEMT防止同时生成电子和空穴的雪崩效应以抑制突发击穿并且实现稳定的高耐压以能够提高性能和产量。因此，实现了高可靠性的耐高压的高频放大器。
(其它实施例)
在第一实施例至第五实施例中，例示了AlGaN/GaN HEMT作为化合物半导体器件。作为化合物半导体器件，除了AlGaN/GaN HEMT以外，本发明适用于以下HEMT。
——其它HEMT的例子1
在本例子中，公开了InAlN/GaN HEMT作为化合物半导体器件。
InAlN和GaN是其晶格常数能够通过其组成而彼此接近的化合物半导体。在这种情况下，在上述第一实施例至第五实施例中，由i-GaN制成电子转移层、由i-InAlN制成中间层、由n-InAlN制成电子供给层，并且由n-GaN形成盖层。此外，在这样的情况下，几乎不发生压电极化，所以主要通过InAlN的自发极化来生成二维电子气。
根据例子，类似于上述AlGaN/GaN HEMT，实现了高可靠性的耐高压的InAlN/GaNHEMT，其防止同时生成电子和空穴的雪崩效应以抑制突发击穿并且实现稳定的高耐压以能够提高性能和产量。
——其它HEMT的例子2
在本例子中，公开了InAlGaN/GaN HEMT作为化合物半导体器件。
GaN和InAlGaN是如下的化合物半导体：其能够通过其组成来使InAlGaN的晶格常数变得比GaN的晶格常数小。在这种情况下，在上述第一实施例至第五实施例中，由i-GaN制成电子转移层、由i-InAlGaN制成中间层、由n-InAlGaN制成电子供给层以及由n-GaN形成盖层。
根据本例子，类似于上述AlGaN/GaN HEMT，实现了高可靠性的和耐高压的InAlN/GaN HEMT，其防止同时生成电子和空穴的雪崩效应以抑制突发击穿并且实现稳定的高耐压以能够提高性能和产量。
根据上述各种实施例，实现了高可靠性的化合物半导体器件，其防止同时生成电子和空穴的雪崩效应以抑制突发击穿并且实现稳定的高耐压以能够提高性能和产量。

Claims (8)

1.一种化合物半导体器件，包括：
化合物半导体层；以及
形成在所述化合物半导体层上侧上的电极对，
其中，所述电极对为源极和漏极；
所述漏极在与所述化合物半导体层的接触表面中具有沿着转移电子的多个底部表面，并且所述多个底部表面位于距所述转移电子不同距离处，越接近所述源极的所述底部表面越远离所述转移电子；以及
其中，在所述漏极中，与所述接触表面中的所述底部表面中预定的邻近的两个底部表面接合的侧表面为锥形形状，所述侧表面越远离所述源极的部分越接近所述转移电子。
2.根据权利要求1所述的化合物半导体器件，还包括：
覆盖所述化合物半导体层的保护绝缘膜，
其中，在所述漏极中，在与所述保护绝缘膜的接触侧表面中接近所述源极的接触侧表面被接合到所述底部表面。
3.根据权利要求1所述的化合物半导体器件，其中，
所述化合物半导体层具有其中生成所述转移电子的电子转移层和形成在所述电子转移层上方的电子供给层，并且
所述电极对与所述电子供给层接触，而不与所述电子转移层接触。
4.根据权利要求1所述的化合物半导体器件，还包括：
形成在所述化合物半导体层上方、所述电极对之间的栅极；以及
形成在所述化合物半导体层与所述栅极之间的p型半导体层。
5.一种制造化合物半导体器件的方法，包括：
形成化合物半导体层；以及
在所述化合物半导体层上侧上形成电极对，
其中所述电极对为源极和漏极；
所述漏极在与所述化合物半导体层的接触表面中具有沿着转移电子的多个底部表面，并且所述多个底部表面位于距所述转移电子不同距离处，越接近所述源极的所述底部表面越远离所述转移电子；以及
其中，在所述漏极中，与所述接触表面中的所述底部表面中预定的邻近的两个底部表面接合的侧表面为锥形形状，所述侧表面越远离所述源极的部分越接近所述转移电子。
6.根据权利要求5所述的制造化合物半导体器件的方法，还包括：
形成覆盖所述化合物半导体层的保护绝缘膜，
其中，在所述漏极中，在与所述保护绝缘膜的接触侧表面中接近所述源极的接触侧表面被接合到所述底部表面。
7.根据权利要求5所述的制造化合物半导体器件的方法，其中，
所述化合物半导体层具有其中生成所述转移电子的电子转移层和形成在所述电子转移层上方的电子供给层，并且
所述电极对与所述电子供给层接触，而不与所述电子转移层接触。
8.根据权利要求5所述的制造化合物半导体器件的方法，还包括：
形成在所述化合物半导体层上方、所述电极对之间的栅极；以及
形成在所述化合物半导体层与所述栅极之间的p型半导体层。
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6054620B2 (ja) * 2012-03-29 2016-12-27 トランスフォーム・ジャパン株式会社 化合物半導体装置及びその製造方法
US9443737B2 (en) * 2013-04-03 2016-09-13 Texas Instruments Incorporated Method of forming metal contacts in the barrier layer of a group III-N HEMT
JP6198039B2 (ja) * 2013-04-12 2017-09-20 住友電工デバイス・イノベーション株式会社 半導体装置
JP6530210B2 (ja) 2015-03-24 2019-06-12 株式会社東芝 半導体装置及びその製造方法
TWI653683B (zh) 2017-10-30 2019-03-11 世界先進積體電路股份有限公司 半導體結構和高電子遷移率電晶體的製造方法
US10630285B1 (en) 2017-11-21 2020-04-21 Transphorm Technology, Inc. Switching circuits having drain connected ferrite beads
US11121229B2 (en) 2017-12-28 2021-09-14 Vanguard International Semiconductor Corporation Methods of fabricating semiconductor structures and high electron mobility transistors
US10756207B2 (en) 2018-10-12 2020-08-25 Transphorm Technology, Inc. Lateral III-nitride devices including a vertical gate module
WO2020191357A1 (en) 2019-03-21 2020-09-24 Transphorm Technology, Inc. Integrated design for iii-nitride devices
US11749656B2 (en) 2020-06-16 2023-09-05 Transphorm Technology, Inc. Module configurations for integrated III-Nitride devices
US20230299190A1 (en) 2020-08-05 2023-09-21 Transphorm Technology, Inc. Iii-nitride devices including a depleting layer
CN114520263A (zh) * 2020-11-19 2022-05-20 联华电子股份有限公司 半导体装置及半导体装置的制作方法
US11646351B2 (en) 2021-01-12 2023-05-09 Globalfoundries U.S. Inc. Transistor with multi-level self-aligned gate and source/drain terminals and methods

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101162695A (zh) * 2006-10-09 2008-04-16 西安能讯微电子有限公司 氮化镓hemt器件表面钝化及提高器件击穿电压的工艺
CN101312207A (zh) * 2007-05-21 2008-11-26 张乃千 一种增强型氮化镓hemt器件结构

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4077731B2 (ja) * 2003-01-27 2008-04-23 富士通株式会社 化合物半導体装置およびその製造方法
JP2005129696A (ja) * 2003-10-23 2005-05-19 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP4712459B2 (ja) * 2005-07-08 2011-06-29 パナソニック株式会社 トランジスタ及びその動作方法
JP4333652B2 (ja) * 2005-08-17 2009-09-16 沖電気工業株式会社 オーミック電極、オーミック電極の製造方法、電界効果型トランジスタ、電界効果型トランジスタの製造方法、および、半導体装置
JP4755961B2 (ja) * 2006-09-29 2011-08-24 パナソニック株式会社 窒化物半導体装置及びその製造方法
JP2008258299A (ja) * 2007-04-03 2008-10-23 Sumitomo Chemical Co Ltd 電界効果トランジスタ
US7859021B2 (en) * 2007-08-29 2010-12-28 Sanken Electric Co., Ltd. Field-effect semiconductor device
US8519438B2 (en) * 2008-04-23 2013-08-27 Transphorm Inc. Enhancement mode III-N HEMTs
WO2010074275A1 (ja) * 2008-12-26 2010-07-01 日本電気株式会社 ヘテロ接合電界効果トランジスタ、ヘテロ接合電界トランジスタの製造方法、および電子装置
WO2010082272A1 (ja) * 2009-01-16 2010-07-22 日本電気株式会社 半導体装置及びその製造方法
JP5487631B2 (ja) * 2009-02-04 2014-05-07 富士通株式会社 化合物半導体装置及びその製造方法
JP2010225765A (ja) * 2009-03-23 2010-10-07 Panasonic Corp 半導体装置及びその製造方法
JP5625314B2 (ja) * 2009-10-22 2014-11-19 サンケン電気株式会社 半導体装置
CN103026491B (zh) * 2010-07-06 2016-03-02 香港科技大学 常关断型三族氮化物金属-二维电子气隧穿结场效应晶体管
JP5596495B2 (ja) * 2010-10-29 2014-09-24 パナソニック株式会社 半導体装置
JP2012134345A (ja) 2010-12-22 2012-07-12 Toshiba Corp 半導体装置及びその製造方法
US8507920B2 (en) * 2011-07-11 2013-08-13 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure and method of forming the same
JP5903642B2 (ja) * 2011-08-08 2016-04-13 パナソニックＩｐマネジメント株式会社 半導体装置
US8697505B2 (en) * 2011-09-15 2014-04-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming a semiconductor structure
US8928037B2 (en) * 2013-02-28 2015-01-06 Power Integrations, Inc. Heterostructure power transistor with AlSiN passivation layer

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101162695A (zh) * 2006-10-09 2008-04-16 西安能讯微电子有限公司 氮化镓hemt器件表面钝化及提高器件击穿电压的工艺
CN101312207A (zh) * 2007-05-21 2008-11-26 张乃千 一种增强型氮化镓hemt器件结构

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