Nothing Special   »   [go: up one dir, main page]

CN103687275B - 多层板和半导体封装 - Google Patents

多层板和半导体封装 Download PDF

Info

Publication number
CN103687275B
CN103687275B CN201310450973.0A CN201310450973A CN103687275B CN 103687275 B CN103687275 B CN 103687275B CN 201310450973 A CN201310450973 A CN 201310450973A CN 103687275 B CN103687275 B CN 103687275B
Authority
CN
China
Prior art keywords
heat conduction
layer
layer sheet
anisotropic conductive
oxide film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201310450973.0A
Other languages
English (en)
Other versions
CN103687275A (zh
Inventor
山下広祐
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujifilm Corp
Original Assignee
Fujifilm Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujifilm Corp filed Critical Fujifilm Corp
Publication of CN103687275A publication Critical patent/CN103687275A/zh
Application granted granted Critical
Publication of CN103687275B publication Critical patent/CN103687275B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0201—Thermal arrangements, e.g. for cooling, heating or preventing overheating
    • H05K1/0203—Cooling of mounted components
    • H05K1/0204—Cooling of mounted components using means for thermal conduction connection in the thickness direction of the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/142—Metallic substrates having insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H01L23/3677—Wire-like or pin-like cooling fins or heat sinks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/42—Fillings or auxiliary members in containers or encapsulations selected or arranged to facilitate heating or cooling
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06589—Thermal management, e.g. cooling
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H01L23/3733—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon having a heterogeneous or anisotropic structure, e.g. powder or fibres in a matrix, wire mesh, porous structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12044—OLED
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H01L2924/13055—Insulated gate bipolar transistor [IGBT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/146—Mixed devices
    • H01L2924/1461—MEMS

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
  • Cooling Or The Like Of Electrical Apparatus (AREA)
  • Insulated Metal Substrates For Printed Circuits (AREA)

Abstract

本发明提供一种多层板和半导体封装，所述半导体封装具有改善的热耗散性能。多层板包含：各向异性导电部件，其包含绝缘基底，所述绝缘基底为铝基板的阳极氧化膜且其中在厚度方向上形成若干通孔，且还包含多个导电通路，所述导电通路由填充于所述通孔中的导电材料形成且在所述导电通路彼此绝缘的情况下在所述厚度方向上延伸穿过所述绝缘基底；热传导层，其包含热传导部分且配置于所述各向异性导电部件的至少一个表面上；以及热耗散部分，其由导电材料形成且从所述绝缘基底突出。

Description

多层板和半导体封装
技术领域
本发明涉及包含各向异性导电部件(anisotropically-conductive member)的多层板(multi-layered board)以及使用所述多层板的半导体封装。
背景技术
三维安装技术已知是半导体安装技术的趋势。通过采用此技术，甚至使用老一代的设计规则制造的半导体装置也可展现与最新半导体装置相同的性能，且不同类型的半导体装置之间的数据传输速率可提升。
作为三维安装技术的应用实例，IC芯片(半导体装置)和各向异性导电膜(各向异性导电部件)交替叠加在其中的配置在JP2009-164095A的图6中揭示。
发明内容
组成各向异性导电部件的绝缘基底的热导率较低，且具体来说，在例如三维安装类型的具有配置于各向异性导电部件的两个表面上的半导体装置的半导体封装中，从半导体装置产生的热可能被限于半导体封装中。
考虑上文提到的情况制作本发明，且其目的是改善使用各向异性导电部件制造的半导体封装的热耗散性能。
本发明的发明人发现，通过使用特定多层板作为在半导体封装中使用的各向异性导电部件可改善热耗散性能，且因此实现本发明。
也就是说，本发明提供以下配置(1)到(7)。
(1)一种多层板，包括：各向异性导电部件，其包括绝缘基底，所述绝缘基底为铝基板的阳极氧化膜且其中在厚度方向上形成若干通孔，且还包括多个导电通路，所述导电通路由填充于所述通孔中的导电材料形成且在所述导电通路彼此绝缘的情况下在所述厚度方向上延伸穿过所述绝缘基底；热传导层，其包括热传导部分且配置于所述各向异性导电部件的至少一个表面上；以及热耗散部分，其由导电材料形成且从所述绝缘基底突出。
(2)根据(1)的多层板，其中所述热传导层包括所述热传导部分、由导电材料形成的互连部分，以及使所述热传导部分和所述互连部分彼此绝缘的绝缘部分。
(3)根据(2)的多层板，其中所述绝缘部分由树脂形成。
(4)根据(1)到(3)中任一者的多层板，其中从所述阳极氧化膜突出的所述热耗散部分具有35μm或超过35μm的高度。
(5)根据(1)到(4)中任一者的多层板，其中所述热传导部分嵌入在所述阳极氧化膜中。
(6)根据(1)到(5)中任一者的多层板，其中所述热传导层配置于两个或两个以上各向异性导电部件之间。
(7)一种半导体封装，包括根据(1)到(6)中任一者的多层板，以及配置于所述多层板的至少一个表面上的半导体装置。
根据本发明，可改善使用各向异性导电部件制造的半导体封装的热耗散性能。
附图说明
图1A是示意性说明根据第一实施例的多层板的平面图，图1B是其仰视图，且图1C是沿着图1A的线A-A′和图1B的线A-A′截取的横截面图。
图2是示意性说明采用根据第一实施例的多层板的半导体封装的横截面图。
图3A是示意性说明根据第二实施例的半导体封装的平面图，其中省略了半导体装置，且图3B是沿着图3A的线B-B′截取的横截面图。
图4是说明根据第三实施例的半导体封装的示意图。
图5是示意性说明根据第四实施例的半导体封装的横截面图。
图6是示意性说明根据第五实施例的半导体封装的横截面图。
图7是示意性说明根据第六实施例的半导体封装的横截面图。
图8A到8D是示意性说明制造根据第一和第二实施例以及第四到第六实施例的各向异性导电部件的方法的横截面图。
图9A到9F是示意性说明制造根据第三实施例的各向异性导电部件的方法(方法1)的横截面图。
图10A到10G是示意性说明制造根据第三实施例的各向异性导电部件的方法(方法2)的横截面图。
图11A到11F是示意性说明制造根据第三实施例的各向异性导电部件的方法(方法3)的横截面图。
图12A到12G是示意性说明制造根据第三实施例的各向异性导电部件的方法(方法4)的横截面图。
图13A到13E是示意性说明制造根据第三实施例的各向异性导电部件的方法(方法5)的横截面图。
图14A到14D是示意性说明制造根据第三实施例的各向异性导电部件的方法(方法6)的横截面图。
图15A到15D是示意性说明制造根据第三实施例的各向异性导电部件的方法(方法7)的横截面图。
图16A到16E是示意性说明制造根据第三实施例的各向异性导电部件的方法(方法8)的横截面图。
具体实施方式
根据本发明的多层板包括：各向异性导电部件，其具有绝缘基底，所述绝缘基底为铝基板的阳极氧化膜且其中在厚度方向上形成若干通孔，且具有多个导电通路，所述导电通路由填充于所述通孔中的导电材料形成且在所述导电通路彼此绝缘的状态下在厚度方向上延伸穿过所述绝缘基底；热传导层，其具有热传导部分且配置于所述各向异性导电部件的至少一个表面上；以及热耗散部分，其由导电材料形成且从所述绝缘基底突出。
根据本发明的半导体封装包括根据本发明的多层板以及配置于所述多层板的至少一个表面上的半导体装置。
下文中，将描述本发明的实施例。
第一实施例
多层板
图1A是示意性说明根据第一实施例的多层板的平面图，图1B是其仰视图，且图1C是沿着图1A的线A-A′和图1B的线A-A′截取的横截面图。
根据第一实施例的多层板1是这样的多层板，其具有由各向异性导电部件11形成的层以及配置于所述各向异性导电部件11的一个表面上的热传导层21。热耗散部分31一体式地被提供于各向异性导电部件11的一部分中。
各向异性导电部件
各向异性导电部件11具有绝缘基底12以及由导电材料形成的多个导电通路13。导电通路13经提供为在所述导电通路彼此绝缘的状态下在厚度方向上延伸穿过绝缘基底12。导电通路13经配置处于如下状态中：每一导电通路13的一端在绝缘基底12的一个表面处暴露，且每一导电通路13的另一端在绝缘基底12的另一表面处暴露。每一导电通路13在绝缘基底12中存在的至少一部分优选地近似平行于绝缘基底12的厚度方向。
下文将描述绝缘基底和导电通路。
绝缘基底
组成各向异性导电部件的绝缘基底是具有通孔的铝基板的阳极氧化膜。也就是说，绝缘基底是通过对铝基板进行阳极氧化而获得的氧化铝膜。
绝缘基底的厚度优选范围是从1μm到1000μm，更优选范围是从5μm到500μm，且再更优选范围是从10μm到300μm。
绝缘基底中的导电通路之间的宽度优选等于或大于5nm且更优选范围是从10nm到200nm。当绝缘基底中的导电通路之间的宽度位于此范围中时，绝缘基底可令人满意地充当绝缘障壁。
举例来说，在JP2012-089481A的段落[0018]到[0025]中描述的绝缘基底可用作所述绝缘基底。
铝基板的阳极氧化膜
绝缘基底是铝基板的阳极氧化膜，且可通过对铝基板进行阳极氧化且使通过阳极氧化形成的微孔(micropore)经历穿孔(perforation)来制造。此处，将在稍后将描述的制造各向异性导电部件的方法中描述阳极氧化和穿孔步骤。
微孔是指不穿透在对铝基板进行阳极氧化时形成的膜的孔，且通过使微孔经历稍后将描述的穿孔步骤而获得的孔称为通孔。
铝基板
铝基板不受特定限制，且可使用任何已知铝基板。本发明中使用的铝基板以及可采用的对铝基板进行的处理步骤与JP2009-164095A的段落[0039]到[0052]中描述的相同。
导电通路
组成各向异性导电部件的导电通路由导电材料形成。
导电材料的实例包含电阻率等于或小于103Ω·cm的材料，且其具体实例包含例如金(Au)、银(Ag)、铜(Cu)、铝(Al)、镁(Mg)和镍(Ni)等金属，以及例如导电聚合物和碳纳米管等所谓的有机材料。在这些材料中，从电导率的观点来看，金属是优选的。在金属中，铜、金、铝和镍是较优选的，且铜和金是尤其优选的。
每一导电通路具有圆柱形形状，且其直径优选范围是从20nm到400nm，更优选范围是从40nm到200nh，且再更优选范围是从50nm到100nm。当导电通路的直径位于此范围内时，在电信号流动时可获得令人满意的响应。
导电通路存在于如下状态中：其通过绝缘基底而彼此绝缘，且其密度优选等于或大于2,000,000片／mm2(pieces／mm2)，更优选等于或大于10,000,000片／mm2，再更优选等于或大于50,000,000片／mm2，且最优选等于或大于100,000,000片／mm2。
当导电通路的密度位于此范围内时，根据本发明的多层板可用作用于检视的连接器或例如是甚至当前集成度更高级的半导体装置等电子组件的电连接部件。
相邻导电通路的中心之间的距离(下文中也称为“间距(pitch)”)优选范围是从20nm到500nm，更优选范围是从40nm到200nm，且再更优选范围是从50nm到140nm。当间距位于此范围内时，容易保持导电通路的直径与导电通路之间的宽度(绝缘障壁的厚度)之间的平衡。
每一导电通路的中心线的长度与绝缘基底的厚度的比率(长度／厚度)优选范围是从1.0到1.2，且更优选是从1.0到1.05。当每一导电通路的中心线的长度与绝缘基底的厚度的比率位于此范围内时，导电通路可经评估为具有直管(straight tube)结构，且在电信号流动时可保证一对一响应。因此，根据本发明的多层板可合适地用作用于检视的连接器或电子组件的电连接部件。
如上所述，导电通路13经配置处于如下状态中：每一导电通路13的一端在绝缘基底12的一个表面处“暴露”，且每一导电通路13的另一端在绝缘基底12的另一表面处“暴露”。此处，导电通路13可经配置处于如下状态中：每一导电通路13的一端从绝缘基底12的一个表面“突出”，且每一导电通路13的另一端从绝缘基底12的另一表面“突出”。
也就是说，每一导电通路13可具有从绝缘基底12的主表面突出的部分(下文中也称为“突出部分”)以及延伸穿过绝缘基底12的部分(下文中也称为“穿透部分”)。
每一导电通路13的突出部分的高度优选范围是从10mm到100nm，且更优选是从10nm到50nm。当每一导电通路13的突出部分的高度位于此范围内时，与电子组件的电极(垫)部分的可接触性得到改善，进而获得稳定的电阻值。
热耗散部分
从绝缘基底12突出的热耗散部分31配置于各向异性导电部件11的一部分中。热耗散部分31由组成导电通路13的导电材料形成。
热耗散部分31的形状不受特定限制，且其实例包含杆形状和板形状。在这些形状中，可优选地使用杆形状。
各向异性导电部件11的表面面积由于热耗散部分31而增加，进而改善热耗散性能。由于热耗散部分31形成于各向异性导电部件11的一部分中且未经配置为其它部件，因此不必为热耗散部分31保证新空间，因而节省了空间。
如稍后描述，热耗散部分31优选是通过对各向异性导电部件11进行修整处理而形成。在修整处理中，例如通过在制造各向异性导电部件11之后仅部分地移除各向异性导电部件11的表面上的绝缘基底12，来使组成导电通路13的导电材料突出。此时，举例来说，可合适地使用例如磷酸溶液等酸性水溶液或不溶解导电材料的碱性水溶液。
热耗散部分31在位置方面不受特定限制，但优选形成于配置于多层板1上的半导体装置41(见图2)外侧。
从半导体封装的热耗散性能的观点，当在平面图或仰视图中看多层板1时，热耗散部分31的面积与所安装半导体装置41(见图2)面积的比率优选等于或大于10％且更优选等于或大于30％。热耗散部分31的面积的上限不受特定限制，但从半导体封装的紧密度的观点来看优选等于或小于100％。
热耗散部分31的高度(即，从绝缘基底12突出的高度)不受特定限制，只要其大于导电通路13的高度即可，但从保证良好的热耗散性能的观点来看，优选等于或大于10nm，更优选等于或大于1μm，再更优选等于或大于35μm，尤其优选等于或大于40μm，且最优选等于或大于50μm。热耗散部分31的高度在上限方面不受特定限制，但从绝缘基底12的强度的观点来看，优选等于或小于绝缘基底12的厚度的四分之三或者等于或小于100μm。
热传导层
优选的是形成于各向异性导电部件11的一个表面上的热传导层21具有由热传导材料形成的热传导部分22且还具有互连部分23和绝缘部分24。因此，优选的是热传导层21实际具有热传导部分22、互连部分23以及绝缘部分24。
热传导层21的厚度不受特定限制，但从半导体封装的布线微型化、导电可靠性、热导率以及紧密度的观点来看，优选范围是从0.5μm到1000μm，更优选范围是从1μm到500μm，且最优选范围是从5μm到250μm。
热传导部分
热传导部分22的材料不受特定限制，只要其可导热即可，且其具体实例包含碳纳米管、金刚石、类金刚石碳(DLC)、银(Ag)、铜(Cu)、金(Au)、铝(Al)、硅(Si)、镁(Mg)、黄铜、镍(Ni)、铁(Fe)、铂(Pt)和不锈钢。这些材料可单独使用或以其两种或两种以上的组合来使用。在这些材料中，可优选使用Cu，因为Cu便宜且热导率高。
热传导部分22的形状不受特定限制，且其实例包含图案形状、点形状以及实心形状，这些形状应用于除了稍后将描述的互连部分23之外的部分。关于热传导部分22的形状，优选的是热传导部分22不仅形成于与配置于多层板1上的稍后将描述的半导体装置41(见图2)相接触的内侧位置，而且形成于在半导体装置41(见图2)外侧的位置，且如图1A所示，热传导部分22彼此连接为整体，使得热可从在内侧位置的热传导部分22朝向在外侧位置的热传导部分22传导。
从平面内方向上的热导率的观点来看，当在平面图或仰视图中看多层板1时，热传导部分22的面积与半导体装置41(见图2)的面积的比率优选等于或大于10％且更优选等于或大于30％。热传导部分22的面积的上限不受特定限制，但优选等于或小于互连部分23可借以与热传导部分22电绝缘的面积。
互连部分
互连部分23由导电的导电材料形成，且用作外部连接电极。也就是说，互连部分将稍后将描述的半导体装置41(见图2)的布线与导电通路13连接起来。
互连部分23的材料不受特定限制，只要其是导电的材料即可，且其具体实例包含金(Au)、银(Ag)、铜(Cu)、铝(Al)、镁(Mg)和镍(Ni)。这些可单独使用或以其两种或两种以上的组合来使用。
在这些实例中，可优选使用Cu，因为Cu具有低电阻。从改善线接合的便利的观点来看，Au层或Ni／Au层可形成于由Cu形成的互连部分23的表面上。
与热传导部分22相同的材料可用作互连部分23的材料。在此情况下，由于互连部分23和热传导部分22可同时形成，因此可简化制造过程。
其中根据本发明的多层板使用互连部分连接到半导体装置等类似装置的实施例的实例包含借助于C4(受控塌缩芯片连接，Controlled Collapse Chip Connection)凸块、焊料球、Cu柱或类似件的倒装芯片互连以及使用其中布置导电微粒的这一类型的各向异性导电膜(ACF)的互连，但本发明的实施例不限于这些方法。
绝缘部分
绝缘部分24用以使互连部分23与热传导部分22绝缘。绝缘部分24的材料不受特定限制，只要其是具有高绝缘性能的材料即可，且其具体实例包含：空气；例如玻璃和氧化铝等无机绝缘材料；以及例如树脂等有机绝缘材料。这些可单独使用或以其两种或两种以上的组合来使用。在这些材料中，可优选使用树脂，因为树脂便宜且具有高热导率。
热固性树脂可优选用作所述树脂。选自由环氧树脂、改性环氧树脂、硅酮树脂、改性硅酮树脂、丙烯酸酯树脂、聚胺甲酸乙酯树脂以及聚酰亚胺树脂组成的群组的至少一者可优选用作所述热固性树脂，且可较优选地使用环氧树脂、改性环氧树脂、硅酮树脂以及改性硅酮树脂。
另外，具有优良耐热性、优良耐候性以及优良耐光性的树脂可优选用作所述树脂。
为了对树脂给出预定功能，可将选自由填充剂、扩散剂、颜料、荧光材料、反射材料、紫外线吸收剂以及抗氧化剂组成的群组的至少一者混合到树脂中。
粘合剂组分也可用作所述树脂，且其实例包含用于半导体的粘合剂，通常称为填底材料(液体)、NCP(膏类型)或NCF(非导电膜)(膜类型)。也可使用干燥膜抗蚀剂或类似物。
而且，其中布置导电微粒且也针对互连部分描述的这类型的各向异性导电膜(ACF)可用作绝缘部分。
然而，本发明中的绝缘部分的实施例不限于上文。
半导体封装
图2是示意性说明采用根据第一实施例的多层板的半导体封装的横截面图。
半导体封装1a在多层板1的两个表面上具有半导体装置41。此处，半导体装置41不受特定限制，且其实例包含逻辑LSI(例如ASIC、FPGA和ASSP)、微处理器(例如CPU和GPU)、存储器(例如DRAM、HMC(混合存储器立方体)、MRAM(磁性RAM)、PCM(相变存储器)、ReRAM(电阻式RAM)、FeRAM(铁电式RAM)以及快闪存储器(NAND快闪))、LED(例如移动终端的微快闪(micro flash)、交通工具内光源、投影仪光源、LCD背光以及一般照明)、电力装置、模拟IC(例如DC-DC转换器和绝缘栅极双极晶体管(IGBT))、MEMS(例如加速度传感器、压力传感器、振动器以及陀螺仪传感器)、无线装置(例如GPS、FM、NFC、RFEM、MMIC和WLAN)、离散装置、BSI、CIS、相机模块、CMOS、无源装置、GAW滤波器、RF滤波器、RF IPD、APE以及BB。
在半导体封装1a中，更具体来说，一个半导体装置41(41a)的布线(未图示)通过热压缩接合连接到热传导层21的互连部分23，藉此半导体装置41(41a)与热传导层21的热传导部分22接触。
由与热传导部分22相同的材料形成的热传导部分22a类似地形成于多层板1的另一表面上，且由与互连部分23相同的材料形成的互连部分23a类似地形成于其上。另一半导体装置41(41b)的布线(未图示)通过热压缩接合连接到互连部分23a，藉此半导体装置41(41b)与热传导部分22a接触。
也就是说，半导体封装1a是所谓的三维安装型半导体封装，其中半导体装置41配置于多层板1(各向异性导电部件11)的两个表面上。
在半导体封装1a中，在半导体装置41的驱动的情况下在其两个表面上从半导体装置41产生热。
同时，在例如图2中所示的半导体封装1a的此三维安装型半导体封装中，各向异性导电部件及其两个表面上的半导体装置形成多层结构。因此，从半导体装置产生的热可能限于多层结构的内部，例如半导体装置与各向异性导电部件之间的间隙。
此时，如果插入在两个半导体装置之间的各向异性导电部件仅具有本发明的热传导部分22(不具有热耗散部分31)，那么热可经由热传导部分22耗散，但各向异性导电部件经由热传导部分22加热，从而热也限于其内部。
相反，如果插入在两个半导体装置之间的各向异性导电部件仅具有本发明的热耗散部分31(不具有热传导部分22)，那么限于半导体装置与各向异性导电部件之间的间隙中的热不会经由热耗散部分31耗散，而是停留于其中，进而无法称热耗散性能是高的。
然而，在本发明中，由于多层板1具有热传导部分22与热耗散部分31的组合，因此从半导体装置41产生到达多层板1的热经由具有热传导部分22的各向异性导电部件11从热耗散部分31耗散，且因此热容易耗散且并不可能限于其中。
因此，在本发明中，甚至在三维安装中也获得高热耗散性能。
在半导体封装1a中，从半导体装置41产生的热迁移到与半导体装置41接触的热传导部分22(包含“热传导部分22a”，下文同样适用)。由于热传导部分22是由导热的材料形成，因此甚至在热传导部分22中也容易耗散热。
特定来说，在图2所示的半导体封装1a中，各向异性导电部件11的宽度(图2中水平方向上的长度)大于半导体装置41的宽度，且热传导部分22也形成于半导体装置41外侧。形成于半导体装置41外侧的热传导部分22位于并不可能从半导体装置41接收热且因此可能被冷却的位置。由于热传导部分22具有如图1A所示彼此连接为整体的形状，因此从半导体装置41迁移到热传导部分22的热从半导体装置41的内部迁移到其外侧，且处于可能被耗散的状态。
而且，在半导体封装1a中，由于热耗散部分31类似于热传导部分22是配置于半导体装置41外侧，因此经由热传导部分22迁移到半导体装置41的外侧的热尤其可能被耗散。
第二实施例
图3A是示意性说明根据第二实施例的半导体封装的平面图，其中省略了半导体装置，且图3B是沿着图3A的线B-B′截取的横截面图。在第二实施例中，与第一实施例中相同的组成部分是用相同的参考标号来参考，且其描述将不再重复(同样适用于下文)。
在第二实施例中，热传导层21形成于各向异性导电部件11的两侧上。两个表面上的热传导层21中的每一者也形成于半导体装置41之外，且具有其连接为整体的形状。
然而，不同于第一实施例，在多层板1的一个表面上，热传导层21未形成于最外部分中，且各向异性导电部件11暴露。热耗散部分31形成于各向异性导电部件11的暴露部分中。
通过此配置，在根据第二实施例的多层板1的两个表面中，热迁移到半导体装置41的外侧且处于可能被耗散的状态。
第三实施例
图4是示意性说明根据第三实施例的半导体封装的图。在第三实施例中，热传导部分22嵌入于各向异性导电部件11中。
在第一或第二实施例的热传导层21中，微型化与热导率具有折衷关系。也就是说，当配置于各向异性导电部件11的表面上的热传导层21厚度增加时，热传导部分22的厚度也增加。因此，热导率改善，但互连部分23的厚度也增加，这与微型化相悖。另一方面，当热传导层21厚度减小以使互连部分23微型化时，热传导部分22的厚度也减小，且因此热导率相对降低。
然而，如第三实施例中，通过将热传导部分22嵌入于各向异性导电部件11中，可在无任何改变的情况下使互连部分23的厚度保持较小且仅增加热传导部分22的厚度，进而改善热导率。也就是说，可打破微型化与热导率之间的折衷关系。
在第三实施例中，由于嵌入于各向异性导电部件11中的热传导部分22不与半导体装置41接触，因此由与热传导部分22相同的材料形成的热传导部分22a可配置于热传导部分22与半导体装置41之间，如图4所示。
第四实施例
图5是示意性说明根据第四实施例的半导体封装的横截面图。在第四实施例中，热传导层21配置于两个各向异性导电部件11之间。从半导体装置41产生的热流动到插入在这两个各向异性导电部件11之间的热传导层21，且从半导体装置41的外侧耗散。
第五实施例
图6是示意性说明根据第五实施例的半导体封装的横截面图。在第五实施例中，热传导层21配置于两个各向异性导电部件11中的每一者的外表面上。从半导体装置41产生的热流动到较靠近的热传导层21，且从半导体装置41的外侧耗散。
第六实施例
图7是示意性说明根据第六实施例的半导体封装的横截面图。在第六实施例中，三个热传导层21配置于两个各向异性导电部件11之间以及所述两个各向异性导电部件11的外表面上。通过采用此配置，可进一步改善热耗散性能。
本发明不限于上文提到的实施例，且其安装类型的实例包含SoC、SiP、PoP、PiP、CSP和TSV。
更具体来说，除了在简单半导体装置中连接数据信号或电源之外，例如也可使用根据本发明的多层板作为接地零件或热传导零件。
除了在两个或两个以上半导体装置之间连接数据信号或电源之外，也可使用根据本发明的多层板作为接地零件或热传导零件。在此实施例中，根据本发明的多层板可例如在以下实例中用作插入件。
-三维SoC的逻辑装置(例如同质板(其中多个FPGA层堆叠于插入件上)和异质板(其中数字装置、模拟装置、RF装置、MEMS以及存储器堆叠于插入件上))。
-三维SiP(宽I／O)，其中逻辑与存储器经组合(例如其中CPU和DRAM堆叠于插入件上方或上方和下方的板，其中GPU和DRAM堆叠于插入件上方或上方和下方的板，其中ASIC／FPGA和宽I／O存储器堆叠于插入件上方或上方和下方的板，以及其中APE和宽I／O存储器堆叠于插入件上方或上方和下方的板)。
-2.5维异质板，其中SoC与DRAM经组合。
根据本发明的多层板也可用于半导体封装与印刷电路板(未图示)之间的连接。
根据本发明的多层板也可用于两个或两个以上半导体封装之间的连接(PoP)。作为此情况的实施例，根据本发明的多层板经由预定互连零件连接到配置于其两个表面上的两个半导体封装。
另外，根据本发明的多层板的应用不限于上文提到的应用。举例来说，通过将多层板与硅插入件或玻璃插入件接合在一起，可以简化互连过程来制造插入件。
而且，根据本发明的多层板也可用于印刷电路板或柔性板与刚性板之间的连接、柔性板之间的连接、刚性板之间的连接等类似连接。
根据本发明的多层板也可用作检视设备的探头或简单散热器。
采用上述根据本发明的多层板和根据本发明的半导体封装的最终产品不受特定限制，且其实例包含智能TV、移动通信终端、移动电话、智能电话、平板终端、桌面PC、笔记本PC、网络设备(例如路由器和切换仪器)、有线基础结构设备、数码相机、游戏控制台、控制器、数据中心、服务器、HPC、图形卡、网络服务器、存储装置、芯片组、交通工具内设备(例如电子控制单元和驾驶支持系统)、汽车导航系统、PND、照明(例如一般照明、交通工具内照明、LED照明和OLED照明)、电视机、显示器、显示面板(例如液晶面板、有机EL面板和电子纸)、音乐播放器终端、工业设备、工业机器人、检视设备、医疗装置、大型家用电器、航空和航天器设备、可佩带装置以及类似物。
接着，下文将描述制造各向异性导电部件的方法，且随后将描述制造根据本发明的多层板和根据本发明的半导体封装的方法。
制造各向异性导电部件的方法
制造各向异性导电部件的方法不受特定限制，且优选包含以下步骤。
阳极氧化步骤：对铝基板进行阳极氧化的步骤
穿孔步骤：在阳极氧化步骤之后使通过阳极氧化形成的微孔经受穿孔以获得绝缘基底的步骤
填充步骤：在穿孔步骤之后用导电材料填充所获得绝缘基底中的通孔内部以获得各向异性导电部件的填充步骤
下文将详细描述所述步骤的顺序。
制造根据第一、第二和第四到第六实施例的各向异性导电部件的方法
图8A到8D是示意性说明制造根据第一、第二和第四到第六实施例的各向异性导电部件的方法的横截面图。
如图8A到8D所示，各向异性导电部件11可通过具有按如下次序的如下步骤的制造方法来制造：阳极氧化步骤(见图8A和8B)，通过对铝基板7的表面进行阳极氧化形成阳极氧化膜8；穿孔步骤(见图8C)，移除铝基板7且对阳极氧化膜8进行穿孔；以及填充步骤(见图8D)，用金属10填充阳极氧化膜8的通孔9的内部。
制造根据第三实施例的各向异性导电部件的方法(方法1)
图9A到9F是示意性说明制造根据第三实施例的各向异性导电部件的方法(方法1)的横截面图。
如图9A到9F所示，各向异性导电部件11可通过具有按如下次序的如下步骤的制造方法来制造：阳极氧化步骤(见图9A)，通过对铝基板7的表面进行阳极氧化形成阳极氧化膜8；掩模层形成步骤(见图9B)，在阳极氧化膜8的表面上形成具有预定开口图案的掩模层6；阳极氧化步骤(见图9C)，通过对掩模层6的开口部分进行阳极氧化而形成阳极氧化膜8；掩模层移除步骤(见图9D)，移除掩模层6；穿孔步骤(见图9E)，移除铝基板7且对阳极氧化膜8进行穿孔；以及填充步骤(见图9F)，用金属10填充阳极氧化膜8的通孔9的内部。
制造根据第三实施例的各向异性导电部件的方法(方法2)
图10A到10G是示意性说明制造根据第三实施例的各向异性导电部件的方法(方法2)的横截面图。
如图10A到10G所示，各向异性导电部件11可通过具有按如下次序的如下步骤的制造方法来制造：阳极氧化步骤(见图10A)，通过对铝基板7的表面进行阳极氧化形成阳极氧化膜8；掩模层形成步骤(见图10B)，在阳极氧化膜8的表面上形成具有预定开口图案的掩模层6；膜移除步骤(见图10C)，从掩模层6的开口部分移除阳极氧化膜8的一部分；掩模层移除步骤(见图10D)，移除掩模层6；阳极氧化步骤(见图10E)，通过对已移除掩模层6的铝基板7进行第二阳极氧化过程而形成阳极氧化膜8；穿孔步骤(见图10F)，移除铝基板7且对阳极氧化膜8进行穿孔；以及填充步骤(见图10G)，用金属10填充阳极氧化膜8的通孔9的内部。
制造根据第三实施例的各向异性导电部件的方法(方法3)
图11A到11F是示意性说明制造根据第三实施例的各向异性导电部件的方法(方法3)的横截面图。
如图11A到11F所示，各向异性导电部件11可通过具有按如下次序的如下步骤的制造方法来制造：阳极氧化步骤(见图11A)，通过对铝基板7的表面进行阳极氧化形成阳极氧化膜8；掩模层形成步骤(见图11B)，在阳极氧化膜8的表面上形成具有预定开口图案的掩模层6；膜移除步骤(见图11C)，从掩模层6的开口部分移除阳极氧化膜8的一部分；掩模层移除步骤(见图11D)，移除掩模层6；穿孔步骤(见图11E)，移除铝基板7且对阳极氧化膜8进行穿孔；以及填充步骤(见图11F)，用金属10填充阳极氧化膜8的通孔9的内部。
制造根据第三实施例的各向异性导电部件的方法(方法4)
图12A到12G是示意性说明制造根据第三实施例的各向异性导电部件的方法(方法4)的横截面图。
如图12A到12G所示，各向异性导电部件11可通过具有按如下次序的如下步骤的制造方法来制造：凹陷形成步骤(见图12A)，在铝基板7的表面的一部分中形成凹陷5；掩模层形成步骤(见图12B)，在凹陷5中形成掩模层6；阳极氧化步骤(见图12C)，通过对其上已形成掩模层6的铝基板7进行阳极氧化形成阳极氧化膜8；掩模层移除步骤(见图12D)，移除掩模层6；阳极氧化步骤(见图12E)，通过对已移除掩模层6的铝基板7进行第二阳极氧化过程而形成阳极氧化膜8；穿孔步骤(见图12F)，移除铝基板7且对阳极氧化膜8进行穿孔；以及填充步骤(见图12G)，用金属10填充阳极氧化膜8的通孔9的内部。
制造根据第三实施例的各向异性导电部件的方法(方法5)
图13A到13E是示意性说明制造根据第三实施例的各向异性导电部件的方法(方法5)的横截面图。
如图13A到13E所示，各向异性导电部件11可通过具有按如下次序的如下步骤的制造方法来制造：凹陷形成步骤(见图13A)，在铝基板7的表面的一部分中形成凹陷5；阳极氧化步骤(见图13B)，通过对铝基板7进行阳极氧化形成阳极氧化膜8；穿孔步骤(见图13C)，移除铝基板7且对阳极氧化膜8进行穿孔；表面平滑步骤(见图13D)，对阳极氧化膜8进行平滑；以及填充步骤(见图13E)，用金属10填充阳极氧化膜8的通孔9的内部。
制造根据第三实施例的各向异性导电部件的方法(方法6)
图14A到14D是示意性说明制造根据第三实施例的各向异性导电部件的方法(方法6)的横截面图。
如图14A到14D所示，各向异性导电部件11可通过具有按如下次序的如下步骤的制造方法来制造：阳极氧化步骤(见图14A)，通过对铝基板7的表面进行阳极氧化形成阳极氧化膜8；凹部形成步骤(见图14B)，在阳极氧化膜8的深度方向上的一部分中形成凹部4；穿孔步骤(见图14C)，移除铝基板7且对阳极氧化膜8进行穿孔；以及填充步骤(见图14D)，用金属10填充阳极氧化膜8的通孔9的内部。
制造根据第三实施例的各向异性导电部件的方法(方法7)
图15A到15D是示意性说明制造根据第三实施例的各向异性导电部件的方法(方法7)的横截面图。
如图15A到15D所示，各向异性导电部件11可通过具有按如下次序的如下步骤的制造方法来制造：阳极氧化步骤(见图15A)，通过对铝基板7的表面进行阳极氧化形成阳极氧化膜8；穿孔步骤(见图15B)，移除铝基板7且对阳极氧化膜8进行穿孔；凹部形成步骤(见图15C)，在阳极氧化膜8的深度方向上的一部分中形成凹部4；以及填充步骤(见图15D)，用金属10填充阳极氧化膜8的通孔9的内部。
制造根据第三实施例的各向异性导电部件的方法(方法8)
图16A到16E是示意性说明制造根据第三实施例的各向异性导电部件的方法(方法8)的横截面图。
如图16A到16E所示，各向异性导电部件11可通过具有按如下次序的如下步骤的制造方法来制造：阳极氧化步骤(见图16A)，通过对铝基板7的表面进行阳极氧化形成阳极氧化膜8；穿孔步骤(见图16B)，移除铝基板7且对阳极氧化膜8进行穿孔；填充步骤(见图16C)，用金属10填充阳极氧化膜8的通孔9的内部；凹部形成步骤(见图16D)，在阳极氧化膜8的深度方向上的一部分中形成凹部4；以及填充步骤(见图16E)，用金属10填充凹部4。
接着，下文将详细描述在制造各向异性导电部件的方法中包含的步骤。
阳极氧化步骤
已知方法可在阳极氧化步骤中实施的阳极氧化中使用，但由于绝缘基底优选是具有以下特征的铝基板的阳极氧化膜，其中布置通孔以使得由JP2012-089481A的段落[0019]和[0020]中描述的表达式(i)界定的有序度等于或大于50％，因此可优选使用稍后将描述的自排序方法(self-ordering method)。
在JP2012-089481A的段落[0019]和[0020]中，如下界定表达式(i)。
有序度(％)=B／A×100 (i)
在表达式(i)中，A表示测量区中的通孔的总数，且B表示测量区中的特定通孔的数目，其中当画出圆使得该圆以特定通孔的重心为中心且具有与另一通孔的边缘内切的最小半径时，所述圆包含除了所述特定通孔之外的六个通孔的重心。
自排序方法是这样一种方法，它通过使用通过阳极氧化获得的阳极氧化膜中的微孔的规则布置特征且消除可能干扰有序布置的因素来增强有序性。具体来说，在适合于电解溶液的类型的电压下且在延长时间周期(例如，从几小时到远超过10小时)中的低速度下，阳极氧化膜形成于高纯度铝上。
在此方法中，由于微孔的直径(孔直径)取决于电压，因此可通过控制所述电压而在某一程度上获得所要孔直径。
使用自排序方法形成微孔的方法的优选实例包含按如下次序进行阳极氧化处理(A)、膜移除处理(B)以及再阳极氧化处理(C)的方法(自排序方法I)，以及按如下次序进行阳极氧化处理(D)以及阳极氧化膜溶解处理(E)至少一次的方法(自排序方法II)。
作为优选实施例的自排序方法I和自排序方法II中的处理的细节在JP2012-089481A的段落[0074]到[0113]中描述。
掩模层形成步骤
掩模层形成步骤是在图9B、10B和11B中所示实施例中通过阳极氧化步骤形成的阳极氧化膜的表面上形成具有预定开口图案(开口部分)的掩模层的步骤，且是在图12B中所示实施例中在铝基板中形成的凹入部分中形成掩模层的步骤。
掩模层可使用以下方法形成，所述方法涉及在图9B、10B和11B所示实施例中在阳极氧化膜的表面上形成图像记录层、通过曝光或加热将能量施加于图像记录层以使图像记录层显影为预定开口图案。掩模层可使用以下方法形成，所述方法涉及在图12B所示实施例中在形成于铝基板中的凹陷部分中形成图像记录层以及通过曝光或加热将能量施加于图像记录层的整个表面以使图像记录层固化。
此处，用于形成图像记录层的材料不受特定限制，且可使用用于形成光敏层(光致抗蚀剂层)或热敏层的常规已知材料。用于形成图像记录层的材料可在必要时包含例如红外线吸收剂等添加剂。
掩模层移除步骤
掩模层移除步骤是移除掩模层的步骤。
此处，移除掩模层的方法不受特定限制，且例如，可使用涉及通过使用溶液溶解且移除掩模层的方法，所述溶液溶解掩模层但不溶解铝基板和阳极氧化膜。当光敏层或热敏层用作掩模层时，此溶液的实例包含已知的显影溶液。
膜移除步骤
膜移除步骤是移除存在于掩模层的开口下方的阳极氧化膜的步骤，如图10C和11C所示。
此处，移除阳极氧化膜的方法不受特定限制，且例如，可使用通过使用碱性蚀刻水溶液或酸性水溶液来溶解阳极氧化膜的方法。
凹陷形成步骤
凹陷形成步骤是在铝基板的表面的一部分中形成凹陷的步骤，如图12A和13A所示。
此处，形成凹陷的方法不受特定限制，且例如，可使用通过抵靠铝基板按压模具形成凹陷的方法。
凹部形成步骤
凹部形成步骤是在阳极氧化膜的深度方向上的一部分中形成凹部的步骤，如图14B、15C和16D所示。
此处，形成凹部的方法不受特定限制，且例如，可使用通过使用蚀刻处理等以化学方式溶解阳极氧化膜的方法或使用切割器等以机械方式移除阳极氧化膜的方法。
水洗处理
水洗处理优选在上文提到的步骤结束之后进行。纯水、井水、自来水等水可用于水洗。咬合设备可用以防止处理液体被引入到接下来的步骤。
穿孔步骤
穿孔步骤是在阳极氧化步骤之后使通过阳极氧化步骤形成的微孔经受穿孔以获得具有通孔的绝缘基底的步骤。
穿孔步骤的具体实例包含涉及在阳极氧化步骤之后溶解铝基板以移除阳极氧化膜的底部部分的方法以及涉及在阳极氧化步骤之后切割铝基板和铝基板附近的阳极氧化膜的方法。
下文将描述作为较合适实施例的前一个方法。
铝基板的溶解
在阳极氧化步骤之后铝基板的溶解是使用处理液体来进行，所述处理液体并不可能溶解阳极氧化膜(氧化铝)但可能溶解铝。
也就是说，使用具有如下条件的处理液体：铝溶解速度为1μm／min或更大，优选3μm／min或更大，且更优选5μm／min或更大，以及阳极氧化膜溶解速度为0.1nm／min或更小，优选0.05nm／min或更小，且更优选0.01nm／min或更小。
具体来说，使用含有至少一种金属化合物的处理液体实施浸没处理，所述金属化合物具有低于铝的电离趋势，且所述处理液体具有4到8、优选3到9且更优选2到10的pH。
此处理液体的优选实例包含用作基础的酸性或碱性水溶液，其中混合了锰、锌、铬、铁、镉、钴、镍、锡、铅、锑、铋、铜、汞、银、钯、铂或金的化合物(例如，氯铂酸盐)、其氟化物或其氯化物。
在这些当中，酸性水溶液优选用作基础，且氯化物优选混合到酸性水溶液中。
特定来说，从处理宽限度的观点来看，可优选使用其中氯化汞混合到盐酸水溶液中(盐酸／氯化汞)的处理液体以及其中氯化铜混合到盐酸水溶液中(盐酸／氯化铜)的处理液体。
此处理液体的组成不受特定限制，且例如，可使用溴／甲醇混合物、溴／乙醇混合物以及王水等。
另外，处理液体的酸或碱浓度优选范围是从0.01mol／L到10mol／L，且更优选是从0.05mol／L到5mol／L。
而且，此处理液体使用的处理温度优选范围是从-10℃到80℃，且更优选是从0℃到60℃。
铝基板的溶解是通过使已经受阳极氧化步骤的铝基板与处理液体接触来实施。接触方法不受特定限制，且其实例包含浸没方法和喷溅方法。在这些方法中，可优选地使用浸没方法。接触时间优选范围是从10秒到5小时，且更优选是从1分钟到3小时。
阳极氧化膜的底部部分的移除
在溶解铝基板之后阳极氧化膜的底部部分的移除是通过将阳极氧化膜浸没在酸性水溶液或碱性水溶液中来实施的。通过移除阳极氧化膜的底部部分，从微孔形成通孔。
阳极氧化膜的底部优选是通过涉及如下操作的方法移除：先前将阳极氧化膜浸没在pH缓冲溶液中以从孔开口侧用pH缓冲溶液填充从微孔形成的孔，且使与开口相对的表面(即，阳极氧化膜的底部)与酸性水溶液或碱性水溶液接触。
当使用酸性水溶液时，优选使用无机酸的水溶液，例如硫酸、磷酸、硝酸或盐酸，或其混合物。酸性水溶液的浓度优选范围是从1wt％到10wt％。酸性水溶液的温度优选范围是从25℃到40℃。
另一方面，当使用碱性水溶液时，优选使用选自由氢氧化钠、氢氧化钾和氢氧化锂组成的群组的至少一种碱的水溶液。碱性水溶液的浓度优选范围是从0.1wt％到5wt％。碱性水溶液的温度优选范围是从20℃到35℃。
可优选使用的溶液的具体实例包含含有50g／L磷酸的40℃水溶液、含有0.5g／L氢氧化钠的30℃水溶液，以及含有0.5g／L氢氧化钾的30℃水溶液。
在酸性水溶液或碱性水溶液中浸没的时间优选范围是从8分钟到120分钟，更优选是从10分钟到90分钟，且再更优选是从15分钟到60分钟。
当预先将阳极氧化膜浸没在pH缓冲溶液中时，使用适合于上文提到的酸／碱的缓冲溶液。
另一方面，可有利地用以切割铝基板和铝基板附近的阳极氧化膜的后一种方法的实例包含以下方法，所述方法涉及通过用激光束进行切割或其它各种抛光处理以物理方式移除铝基板和阳极氧化膜的底部。
填充步骤
填充步骤是在穿孔步骤之后填充所得绝缘基底中的通孔以获得各向异性导电部件的这样一个步骤。
此处，填充于其中的导电材料组成各向异性导电部件的导电通路，且其类型如上文描述。
电解镀敷方法或无电镀敷方法可用作用金属作为导电材料填充通孔的方法。
电解镀敷优选在电极膜形成处理之后进行，所述处理用以在绝缘基底的一个表面上形成无空穴的电极膜。
形成电极膜的方法不受特定限制，且其优选实例包含金属的无电镀敷以及例如金属等导电材料的直接涂覆。在这些当中，无电镀敷在电极膜的均匀性以及操作容易性方面较优选。当无电镀敷用于电极膜形成处理时，优选地在阳极氧化膜的一个表面上形成镀敷核。更具体来说，优选使用以下方法，其中在绝缘基底的一个表面上提供与无电镀敷将提供的特定金属相同类型的金属或金属化合物或者提供其电离趋势比无电镀敷将提供的特定金属要高的金属或金属化合物。提供此金属或金属化合物的示范性方法包含气相沉积、溅镀和直接涂覆，但本发明不特定限于这些方法。
在如上所述已提供镀敷核之后，通过无电镀敷形成电极膜。从可通过温度和时间控制电极层的厚度的观点来看，浸没是优选的处理方法。
可使用任何常规已知类型的无电镀敷溶液。
含有贵金属的镀敷溶液，例如金镀敷溶液、铜镀敷溶液以及银镀敷溶液，在增加待形成的电极膜的电连续性方面是优选的，且金镀敷溶液在电极的长期稳定性，即防止由于氧化所致的变质方面是较优选的。
在根据本发明的制造方法中，当使用电解镀敷方法填充金属时，优选将停工时间提供为脉冲电解或受控电位电解的时间。停工时间等于或大于10秒且优选地，停工时间范围从30秒到60秒是必要的。
另外，优选的是将超声波应用于电解溶液以促进其搅拌。
而且，电解电压通常等于或低于20V且优选等于或低于10V，但优选的是预先测量所使用电解溶液中的目标金属的沉积电位且在测得电位+1V内实施受控电位电解。当实施受控电位电解时，可优选共同使用循环伏安法。在此情况下，可使用由SolartronAnalytical公司、BAS公司、Hokuto Denko公司、IVIUM Technologies公司或类似公司制造的恒电位仪。
常规已知的镀敷溶液可用于用来以金属填充的镀敷溶液。
具体来说，硫酸铜水溶液通常用以沉积铜，且硫酸铜的浓度优选范围是从1g／L到300g／L且更优选是从100g／L到200g／L。通过将盐酸添加到电解溶液可促进沉积。在此情况下，盐酸的浓度优选范围是从10g／L到20g／L。
当将沉积金时，优选使用四氟金酸盐的硫酸溶液通过AC电解来实施镀敷。
由于在无电镀敷方法中需要长时间来用金属完全填充具有高纵横比的孔，因此优选的是使用电解镀敷方法用金属填充孔。
在第三实施例中，如图9F、10G、11F、12G、13E、14D、15D和16E中所示，在填充步骤中可共同形成嵌入于热传导层中的热传导部分。
密封步骤
在进行填充步骤之后，如果必要，则可进行密封步骤，其密封用金属填充的绝缘基底以便保证99％或更高的密封率。当密封率在此范围内时，可抑制互连件的故障。
将进行的密封处理不受特定限制，且可使用例如沸水处理、热水处理、蒸汽处理、硅酸盐苏打水处理、亚硝酸盐处理以及醋酸铵处理等已知方法。举例来说，在JP56-12518B、JP4-4194A、JP5-202496A、JP5-179482A等类似案中描述的设备和方法可用以进行密封处理。
表面平滑步骤
通过抛光处理(例如，化学机械抛光处理)对顶部表面和底部表面进行平滑的表面平滑步骤优选在填充步骤之后进行。
特定来说，优选的是通过进行CMP(化学机械抛光)处理作为所述化学机械抛光处理，对在用金属填充之后的顶部表面和底部表面进行平滑且移除粘附到表面的额外金属。
在CMP处理中可使用CMP浆料，例如Fujimi公司制造的PNANERLITE-7000、HitachiChemical有限公司制造的GPX HSC800，以及Asahi Glass(Seimi Chemical)有限公司制造的CL-1000。
由于不希望对阳极氧化膜进行抛光，因此不优选使用用于层间电介质膜或障壁金属的浆料。
热耗散部分形成步骤
在本发明中，在各向异性导电部件的任一部分中形成热耗散部分的热耗散部分形成步骤是在填充步骤或表面平滑步骤之后提供。
热耗散部分形成步骤是例如使用修整处理以致使导电通路的导电材料突出，从其中形成有导电通路的各向异性导电部件的表面仅部分地移除作为绝缘基底的阳极氧化膜的步骤。
此处，修整处理是在导电通路的导电材料(例如，金属)未溶解的条件下进行。举例来说，通过使各向异性导电部件与酸性水溶液或碱性水溶液接触来进行修整处理。接触方法不受特定限制，且其实例包含浸没方法和喷溅方法。在这些方法中，可优选地使用浸没方法。
当使用酸性水溶液时，优选使用无机酸的水溶液，例如硫酸、磷酸、硝酸或盐酸，或其混合物。在这些当中，不含有铬酸的水溶液在其高安全度方面可优选使用。酸性水溶液的浓度优选范围是从1wt％到10wt％。酸性水溶液的温度优选范围是从25口℃到60℃。
另一方面，当使用碱性水溶液时，优选使用选自由氢氧化钠、氢氧化钾和氢氧化锂组成的群组的至少一种碱的水溶液。碱性水溶液的浓度优选范围是从0.1wt％到5wt％。碱性水溶液的温度优选范围是从20℃到35℃。
可优选使用的溶液的具体实例包含含有50g／L磷酸的40口℃水溶液、含有0.5g／L氢氧化钠的30℃水溶液，以及含有0.5g／L氢氧化钾的30℃水溶液。
在酸性水溶液或碱性水溶液中浸没的时间优选范围是从8分钟到120分钟，更优选是从10分钟到90分钟，且再更优选是从15分钟到60分钟。
通过此修整处理，热耗散部分31形成于各向异性导电部件11中，如图1A到7所示。
举例来说，涉及使其中应形成热耗散部分31的部分暴露且掩蔽另一部分的方法可用以在各向异性导电部件11的任意部分中形成热耗散部分31。此时，例如，可在修整处理之前形成掩模层以便暴露其中应形成热耗散部分31的部分，且随后可在修整处理之后移除掩模层。掩模层的形成和移除可以与掩模层形成步骤和掩模层移除步骤相同的方式进行。
制造多层板的方法
接着，下文将详细描述制造根据本发明的多层板的方法。
根据本发明的多层板可例如使用包含按如下次序的如下步骤的制造方法来制造：掩模层形成步骤，在各向异性导电部件的至少一个表面上形成掩模层；热传导层形成步骤，形成热传导层；以及掩模层移除步骤，移除掩模层以获得多层板。
下文将具体描述热传导层形成步骤。掩模层形成步骤和掩模层移除步骤可以与制造各向异性导电部件的方法中所述相同的方式来进行。
热传导层形成步骤
热传导层形成步骤优选具有热传导部分形成步骤、互连部分形成步骤，以及绝缘部分形成步骤，稍后将描述这些步骤。
热传导部分形成步骤
热传导部分形成步骤是在各向异性导电部件的至少一个表面上形成热传导部分的步骤。
此处，在各向异性导电部件的至少一个表面上形成热传导部分的方法的实例包含：各种镀敷处理，例如电解镀敷、无电镀敷和位移镀敷；溅镀；以及气相沉积。
在这些当中，从优良热阻的观点来看，层优选仅由金属形成。从厚层的均匀形成和高粘合力的观点来看，层最优选是使用镀敷处理形成。
由于镀敷处理是在不导电材料(各向异性导电部件)上进行，因此优选使用形成所谓晶种层的还原金属层且随后使用还原金属层形成厚金属层的技术。
晶种层优选是使用溅镀处理来形成。也可使用无电镀敷来形成晶种层，且作为用以形成晶种层的镀敷溶液，可优选使用由主要组分(例如，金属盐和还原剂)和辅助组分(例如pH调整剂、缓冲剂、络合剂、促进剂、稳定剂以及改进剂)组成的溶液。市售产品，例如SE-650·666·680、SEK-670·797和SFK-63(JAPAN KANIGEN有限公司制造)和MELPLATE NI-4128、ENPLATE NI-433和ENPLATE M-411(MELTEX公司制造)，可适当地用于镀敷溶液。
当铜用作热传导部分的材料时，可使用含有硫酸、硫酸铜、盐酸、聚乙二醇和表面活性剂作为主要组分且添加有各种其它添加剂的各种电解溶液。
互连部分形成步骤
互连部分形成步骤是在各向异性导电部件的至少一个表面上形成互连部分的步骤。
此处，形成互连部分的方法的实例包含：各种镀敷处理，例如电解镀敷、无电镀敷和位移镀敷；溅镀；以及气相沉积。
在这些当中，从优良热阻的观点来看，层优选仅由金属形成。从厚层的均匀形成和高粘合力的观点来看，层最优选是通过镀敷处理形成。
由于镀敷处理是在不导电材料(各向异性导电部件)上进行，因此优选使用形成所谓晶种层的还原金属层且随后使用还原金属层形成厚金属层的技术。
晶种层优选是使用溅镀处理来形成。也可使用无电镀敷来形成晶种层，且作为用以形成晶种层的镀敷溶液，可优选使用由主要组分(例如，金属盐和还原剂)和辅助组分(例如pH调整剂、缓冲剂、络合剂、促进剂、稳定剂以及改进剂)组成的溶液。市售产品，例如SE-650·666·680、SEK-670·797和SFK-63(JAPAN KANIGEN有限公司制造)和MELPLATE NI-4128、ENPLATE NI-433和ENPLATE NI-411(MELTEX公司制造)，可适当地用于镀敷溶液。
当铜用作互连部分的材料时，可使用含有硫酸、硫酸铜、盐酸、聚乙二醇和表面活性剂作为主要组分且添加有各种其它添加剂的各种电解溶液。
以此方式形成的互连部分是以一图案成形，其使用取决于半导体装置或类似装置的安装设计的已知方法。金属(也包含焊料)可再次提供于将实际安装半导体装置或类似装置的位置中，且可经适当处理以通过热压缩接合、倒装芯片接合、线接合等类似方法来容易地连接。
金属的合适实例包含焊料或金属材料，例如金(Au)、银(Ag)、铜(Cu)、铝(Al)、镁(Mg)和镍(Ni)。从通过加热来安装半导体装置的观点来看，焊接或形成Au或Ag膜且其间插入有Ni的方法在连接可靠性方面来看可优选地使用。
具体来说，在经图案化铜(Cu)互连件上形成金(Au)膜且其间插入有镍(Ni)的方法的实例是进行Ni触击镀敷且随后进行Au镀敷的方法。
此处，进行Ni触击镀敷是为了移除Cu互连件上的表面氧化物层且保证Au层的粘合力。
在Ni触击镀敷中，可使用一般Ni／盐酸混合物溶液，或可使用例如NIPS-100(Hitachi Chemical有限公司制造)的市售产品。
另一方面，进行Au镀敷是为了在进行NI触击镀敷之后改善线接合或焊接的可湿性。
Au镀敷优选使用无电镀敷来进行，且可使用市售处理溶液，例如HGS-5400(Hitachi Chemical有限公司制造)以及MICROFAB Au系列、GALVANOMEISTER GB系列和PRECIOUSFAB IG系列(全部由Tanaka Holdings有限公司制造)。
绝缘部分形成步骤
绝缘部分形成步骤是形成绝缘部分的步骤。
形成绝缘部分的方法不受特定限制，且当上文提到的树脂用于绝缘部分时，其实例包含使用层压机在各向异性导电部件上层压树脂的方法、使用旋涂器用树脂涂覆各向异性导电部件的方法，以及使用倒装芯片接合机在接合各向异性导电部件与半导体装置的同时形成绝缘部分的方法。
制造半导体封装的方法
制造根据本发明的半导体封装的方法包括在根据本发明的多层板的至少一个表面上安装半导体装置的步骤。
当在根据本发明的多层板上安装半导体装置时，通过加热进行安装。在通过包含回流焊接的热压缩接合进行的安装以及通过倒装芯片接合进行的安装中，从均匀且可靠安装的观点来看，达到的最大温度优选范围是从220℃到350℃，更优选是从240℃到320℃，且再更优选是从260℃到300℃。
从与上文相同的观点来看，用于维持达到的最大温度的时间优选范围是从2秒到10分钟，更优选是从5秒到5分钟，且再更优选是从10秒到3分钟。
从对由于铝基板与阳极氧化膜之间的热膨胀系数差所致的在阳极氧化膜中可能产生的裂缝进行抑制的观点来看，在达到最大温度之前，可进行在所要恒定温度下进行热处理历时5秒到10分钟、更优选10秒到5分钟且最优选20秒到3分钟的方法。所要恒定温度优选范围是从80℃到200℃，更优选是从100℃到180℃，且最优选是从120℃到160℃。
从可靠安装的观点来看，通过线接合进行安装时的温度优选范围是从80℃到300℃，更优选是从90℃到250℃，且最优选是从10℃到200℃。加热时间优选范围是从2秒到10分钟，更优选是从5秒到5分钟，且最优选是从10秒到3分钟。
实例
将参考实例具体描述本发明。然而，本发明不限于所述实例。
实例1
各向异性导电部件的制造
铝基板的制造
使用含有0.06wt％的Si、0.30wt％的Fe、0.005wt％的Cu、0.001wt％的Mn、0.001wt％的Mg、0.001wt％的Zn、0.03wt％的Ti(其余是A1和不可避免的杂质)的铝合金来制备熔融金属。熔融金属经受熔融金属处理和过滤，且随后通过直接冷铸工艺铸造为500mm厚、1200mm宽的锭。
随后，用剥皮机对锭进行剥皮，从表面移除平均10mm的材料，随后浸泡且保持在550℃历时约5小时。当温度已下降到400℃时，用热滚轧机将锭滚轧成厚度为2.7mm的板。
另外，在连续退火炉中在500口℃下实施热处理，之后实施冷滚轧以将铝板精加工为1.0mm的厚度，进而获得JIS1050铝基板。
将此铝基板切割为1030mm的宽度且经受下文描述的电抛光处理。
电抛光处理
电抛光处理是使用具有以下组成的电抛光溶液，在25V的电压、65℃的溶液温度以及3.0m／min的溶液流动速率的条件下在铝基板上进行。
碳电极用作阴极，且GP0110-30R(TAKASAGO有限公司制造)用作电源。使用涡流监视器FLM22-10PCW(AS ONE公司制造)测量电解溶液的流动速率。
电抛光溶液的组成
-85％的磷酸(Wako Pure Chemical Industries有限公司制造的试剂)：660mL
-纯水：160mL
-硫酸：150mL
-乙二醇：30mL
阳极氧化
随后，在经受根据JP2007-204802A中描述的程序的电抛光处理的铝基板上进行使用自排序方法的阳极氧化。
首先，在以下条件下用0.50mol／L的草酸的电解溶液使已经历电抛光处理的铝基板经受5小时的初步阳极氧化：电压，40V；溶液温度，16℃；以及溶液流动速率，3.0m／min。
在初步阳极氧化之后，使铝基板经受膜移除处理，其中将其浸没在0.2mol／L铬酐和0.6mol／L磷酸的混合水溶液(溶液温度，50℃)中历时12小时。
接着，在以下条件下用0.50mol／L的草酸的电解溶液使铝基板经受16小时的再阳极氧化：电压，40V；溶液温度，16℃；以及溶液流动速率，3.0m／min。因此获得具有130μm的厚度的阳极氧化膜。
初步阳极氧化和再阳极氧化都是使用不锈钢电极作为阴极且使用GP0110-30R单元(Takasago有限公司)作为电源来实施。使用NeoCool BD36(Yamato Scientific有限公司)作为冷却系统，且使用Pairstirrer PS-100(Tokyo Rikakikai有限公司)作为搅拌兼加温单元。另外，使用涡流监视器FLM22-10PCW(AS ONE公司)测量电解溶液的流动速率。
穿孔处理
接着，通过在氯化汞(升汞)的20wt％水溶液中在20℃下浸没3小时来溶解铝基板。随后，在30℃下将阳极氧化膜浸没在5wt％磷酸中历时30分钟以移除阳极氧化膜的底部，进而制备具有通孔的阳极氧化膜。
通孔具有30nm的平均孔径。通过用FE-SEM(S-4800，Hitachi有限公司制造)以50,000X的放大率拍摄表面图像，在50个点处测量孔径，且计算测量值的平均值，获得平均孔径。
通孔的平均深度是130μm。此处，通过用FIB在通孔的厚度方向上切割所得阳极氧化膜，用FE-SEM(S-4800，Hitachi有限公司制造)以50,000X的放大率拍摄横截面的图像，在10个点处测量通孔深度，且计算测量值的平均值，确定平均深度。
通孔的密度是约100,000,000片／mm2。此处，使用JP2012-089481A的段落[0151]中描述的方法计算密度。
通孔的有序度是92％。此处，用FE-SEM(S-4800，Hitachi有限公司制造)拍摄表面图像(放大率：20,000X)，且如上文提到的表达式(i)，以2μm×2μm的视场测量通孔的有序度。
加热处理
随后，在400℃的温度下将如上获得的阳极氧化膜加热1小时。
电极膜形成
随后，实施处理以用于在已经历上述加热处理的阳极氧化膜的一个表面上形成电极膜。更具体来说，将0.7g／L氯金酸水溶液涂覆到一个表面，在140℃下干燥1分钟，且进一步在500℃下烘焙1小时而形成金的镀敷核。随后，将PRECIOUSFAB ACG2000基础溶液／还原溶液(可从Electroplating Engineers of Japan有限公司购得)用作无电镀敷溶液以在50℃下实施浸没历时1小时，进而形成没有空穴的电极膜。
电解镀敷(用金属填充)
随后，将铜电极放置成紧密接触所形成电极膜的表面，且使用铜电极作为阴极并使用铂作为阳极实施电解镀敷。
在实例1中，使用下文指示的组成的铜镀敷溶液来实施恒定电流电解，进而制备其中通孔填充有铜的各向异性导电部件。
在镀敷溶液中通过循环伏安法检查沉积电位之后，使用Yamamoto-MS有限公司制造的电镀系统以及Hokuto Denko公司制造的电源(HZ-3000)，在以下条件下实施恒定电流电解。
铜镀敷溶液的组成
-硫酸铜：100g／L
-硫酸：50g／L
-盐酸：15g／L
恒定电流电解的条件
-温度：25℃
-电流密度：10A／dm2
抛光处理
随后，使制备的各向异性导电部件的两个表面经受机械抛光，且由此所得的各向异性导电部件具有110μm的厚度。
此处，在机械抛光中使用陶瓷夹(Kemet Japan有限公司)用于样本固持器，且使用ALCOWAX(Nikka Seiko有限公司)作为涂覆于样本固持器的材料。依次使用DP-SuspensionsP-6μm·3μm·1μm·1／4μm(可从Struers购得)以进行研磨。
测量填充有金属的制备的各向异性导电部件的通孔的密封率。更具体来说，用FE-SEM(Hitachi有限公司制造的S-4800)观察制备的各向异性导电部件的两个表面以查看1，000个通孔是否经密封，进而计算两个表面上的密封比率，且由此确定平均值。因此，在实例1中各向异性导电部件的密封率为96％。
用FIB在厚度方向上切割如此制备的各向异性导电部件，用FE-SEM(Hitachi有限公司制造的S-4800)以50,000X的放大率拍摄横截面图像，且检查通孔的内部。因此，揭示了经密封通孔的内部完全填充金属。
修整处理(热耗散部分的形成)
随后，将经受抛光处理的各向异性导电部件掩蔽且浸没在磷酸溶液中以选择性地溶解阳极氧化膜，藉此使充当导电通路的金属圆柱体突出而形成热耗散部分。
与穿孔处理中相同的溶液用作磷酸溶液，且将实例1中的处理时间设定为18分钟。稍后描述的实例2、3、5和6中的处理时间设定为20分钟，且实例4中的处理时间设定为25分钟。
多层板的制造(热传导部分的形成)
掩模层的形成
用光致抗蚀剂(TOYOBO有限公司制造的FC-230G)涂覆各向异性导电部件的表面且经由掩模用UV射线照射，以便对其给出预定开口图案。
随后，使用碱性显影剂通过显影完全移除未照射部分，且以图案形状暴露各向异性导电部件的表面。
在实例1到4中，热传导部分的图案与互连部分的图案同时形成。
热传导部分和互连部分的形成
通过Au溅镀形成晶种层，且随后通过电解铜镀敷形成具有5μm的厚度的热传导部分和互连部分。
掩模层的移除
使用单甲醇胺溶剂从上面形成有掩模层的各向异性导电部件移除掩模层，藉此制造如图1A到1C所示的根据实例1的多层板。
实例2
通过在实例1(处理时间设定为20分钟)中在修整处理之后按如下次序进行热传导部分图案的掩模层的形成、类金刚石碳(DLC)膜的形成以及掩模层的移除，DLC膜形成为热传导层的热传导部分。DLC膜是使用DLC膜形成设备和电离沉积方法形成的。
随后，通过以与实例1中相同的方式仅形成热传导层的互连部分(掩模层的形成、互连部分的形成以及掩模层的移除)，制造如图1A到1C所示的根据实例2的多层板。
实例3
如图3A和3B所示的多层板是以与实例1中相同的方式制造，不同的是热传导层形成于各向异性导电部件的两个表面上。此处，修整处理的处理时间设定为20分钟。
实例4
如图7所示的根据实例4的多层板是以如下方式制造：在根据实例3(修整处理的处理时间设定为25分钟)堆叠多层板时通过使上部和下部互连图案彼此对准，从横向侧注射且渗透由ThreeBond有限公司制造的填底剂ThreeBond2274B，且在85℃的热固条件下固化填底剂历时45分钟。
实例5
通过在实例1中的阳极氧化之后按如下次序进行热传导部分图案的掩模层的形成、借助蚀刻的凹部的形成以及掩模层的移除而形成深度为10μm的凹部，通过以与实例1中相同的方式进行直到热传导层的形成而用金属填充所述凹部，且随后通过以与实例1中相同的方式(掩模层的形成、互连部分的形成以及掩模层的移除)仅形成热传导层的互连部分来制造如图4所示的根据实例5的多层板。此处，修整处理的处理时间设定为20分钟。
实例6
通过在实例1中的修整处理之后按如下次序进行热传导部分图案的掩模层的形成、借助蚀刻的凹部的形成以及掩模层的移除而在深度为10μm的凹部中形成DLC膜，且随后通过以与实例1中相同的方式(掩模层的形成、互连部分的形成以及掩模层的移除)仅形成热传导层的互连部分来制造如图4所示的根据实例6的多层板。此处，修整处理的处理时间设定为20分钟。使用与实例2中相同的方法形成DLC膜。
比较例1
多层板是以与实例1中相同的方式制造，不同的是在热传导层的形成中未形成热传导部分图案且通过修整处理未形成热耗散部分。在比较例1中，表1中的“热传导层”和“热传导部分”的项目用“-”标记。
评估
热耗散部分
热耗散部分的高度的计算
关于在制造的多层板中的每一者中热耗散部分的高度，使用FE-SEM(Hitachi有限公司制造的S-4800)从横截面方向观察包含在平面的四个侧上的四个位置以及其间的五个位置的九个位置，从10个点的平均测量值计算每一位置处的高度，且对九个位置处的高度进行平均化。表1中展示结果。对于其中未形成热耗散部分的比较例1，用“-”标记热耗散部分的高度(同样情况适用于面积)。
热耗散部分的面积的计算
将热耗散部分的面积计算为与配置于多层板上的半导体装置(稍后将描述)的面积的比率。表1中展示结果。
热传导层(热传导部分)
热传导部分的厚度的计算
关于在制造的多层板中的每一者中热传导层的热传导部分的厚度，使用FE-SEM(Hitachi有限公司制造的S-4800)从横截面方向观察包含在平面的四个侧上的四个位置以及其间的五个位置的九个位置，从10个点的平均测量值计算每一位置处的厚度，且对九个位置处的厚度进行平均化。表1中展示结果。对于其中未形成热传导部分的比较例1，用“-”标记平均厚度(同样情况适用于面积)。
热传导部分的面积的计算
将多层板中的热传导层的热传导部分的面积计算为与配置于多层板上的半导体装置的面积的比率。表1中展示结果。
半导体封装的制造
半导体装置(TEG芯片)
首先，将测试元件群组(test element group，TEG)制造为半导体装置。TEG芯片中的电阻性元件经设计以充当热源，且其中的二极管经设计以充当温度传感器。
TEG芯片的安装以及绝缘部分的形成
TEG芯片布置于多层板的顶部和底部上，使得互连图案彼此对准，从包含多层板和TEG芯片的层的横向侧注射且渗透由ThreeBond有限公司制造的填底剂ThreeBond2274B，且在85℃的热固条件下固化填底剂历时45分钟，藉此互连层和TEG芯片彼此连接。
驱动测试
驱动TEG芯片，且在TEG芯片的功率消耗达到500mW时，测量结温度以及封装表面温度。表1中展示结果。
测量TEG芯片的正向二极管电压，且从其温度趋势计算结温度。
表1
从结温度的测量结果可见，在实例中热导率与比较例1相比改善更多。
另外可见，通过形成热耗散部分，结温度降低，且封装表面温度与结温度之间的差减小。这表示从封装表面的热耗散性能改善。

Claims (14)

1.一种多层板，包括：
各向异性导电部件，其包括绝缘基底，所述绝缘基底为铝基板的阳极氧化膜且其中在厚度方向上形成若干通孔，且还包括多个导电通路，所述导电通路由填充于所述通孔中的导电材料形成且在所述导电通路彼此绝缘的情况下在所述厚度方向上延伸穿过所述绝缘基底；
热传导层，其包括热传导部分且配置于所述各向异性导电部件的至少一个表面上；以及
热耗散部分，其由所述导电材料形成且从所述绝缘基底突出，所述热耗散部分形成于所述各向异性导电部件的暴露部分，
当半导体装置配置于所述多层板的至少一个表面，以平面图或底部视图方式观测所述多层板时，所述热耗散部分未被所述半导体装置遮盖，
所述热传导层包括所述热传导部分、由导电材料形成的互连部分，以及使所述热传导部分和所述互连部分彼此绝缘的绝缘部分，且所述导电通路的两端皆具有所述互连部分。
2.根据权利要求1所述的多层板，其中所述绝缘部分由树脂形成。
3.根据权利要求1或2所述的多层板，其中从所述阳极氧化膜突出的所述热耗散部分具有35μm或超过35μm的高度。
4.根据权利要求3所述的多层板，其中所述热传导部分嵌入在所述阳极氧化膜中。
5.根据权利要求4所述的多层板，其中所述热传导层配置于两个或两个以上所述各向异性导电部件之间。
6.根据权利要求1所述的多层板，其中所述热传导部分嵌入在所述阳极氧化膜中。
7.根据权利要求6所述的多层板，其中所述热传导层配置于两个或两个以上所述各向异性导电部件之间。
8.根据权利要求1所述的多层板，其中所述热传导层配置于两个或两个以上所述各向异性导电部件之间。
9.根据权利要求1所述的多层板，其中所述热传导部分嵌入在所述阳极氧化膜中。
10.根据权利要求9所述的多层板，其中所述热传导层配置于两个或两个以上所述各向异性导电部件之间。
11.根据权利要求10所述的多层板，其中从所述阳极氧化膜突出的所述热耗散部分具有35μm或超过35μm的高度。
12.根据权利要求11所述的多层板，其中所述热传导层包括所述热传导部分、由导电材料形成的互连部分，以及使所述热传导部分和所述互连部分彼此绝缘的绝缘部分。
13.根据权利要求1所述的多层板，其中所述热传导层配置于两个或两个以上所述各向异性导电部件之间。
14.一种半导体封装，包括：权利要求1所述的多层板；以及半导体装置，其配置于所述多层板的至少一个表面上。
CN201310450973.0A 2012-09-26 2013-09-25 多层板和半导体封装 Active CN103687275B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2012212545 2012-09-26
JP2012-212545 2012-09-26
JP2013103819A JP5752741B2 (ja) 2012-09-26 2013-05-16 多層基板および半導体パッケージ
JP2013-103819 2013-05-16

Publications (2)

Publication Number Publication Date
CN103687275A CN103687275A (zh) 2014-03-26
CN103687275B true CN103687275B (zh) 2018-04-06

Family

ID=50323165

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201310450973.0A Active CN103687275B (zh) 2012-09-26 2013-09-25 多层板和半导体封装

Country Status (5)

Country Link
US (1) US20140085829A1 (zh)
JP (1) JP5752741B2 (zh)
KR (1) KR101705671B1 (zh)
CN (1) CN103687275B (zh)
TW (1) TWI583281B (zh)

Families Citing this family (53)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014106206A (ja) * 2012-11-29 2014-06-09 Tamagawa Seiki Co Ltd 慣性センサおよびその演算誤差軽減方法
US9601406B2 (en) * 2013-03-01 2017-03-21 Intel Corporation Copper nanorod-based thermal interface material (TIM)
WO2015142321A1 (en) * 2014-03-18 2015-09-24 Hewlett Packard Development Company, L.P. Secure element
EP3140749B1 (en) * 2014-05-08 2021-01-13 Micron Technology, INC. In-memory lightweight coherency
CN104201163B (zh) * 2014-08-12 2017-07-04 上海航天电子通讯设备研究所 一种基于铝阳极氧化技术的高密度转接板及其制造方法
CN104157580B (zh) * 2014-08-12 2017-06-06 上海航天电子通讯设备研究所 基于铝阳极氧化技术的埋置芯片互连封装方法及结构
US9780044B2 (en) * 2015-04-23 2017-10-03 Palo Alto Research Center Incorporated Transient electronic device with ion-exchanged glass treated interposer
DE102015213999A1 (de) * 2015-07-24 2017-01-26 Robert Bosch Gmbh Herstellungsverfahren für eine mikroelektronische Bauelementanordnung und mikroelektronische Bauelementanordnung
US10158051B2 (en) * 2015-08-18 2018-12-18 Jiangsu Cherity Optronics Co., Ltd. Process method for refining photoconverter to bond-package LED and refinement equipment system
ITUB20153344A1 (it) * 2015-09-02 2017-03-02 St Microelectronics Srl Modulo di potenza elettronico con migliorata dissipazione termica e relativo metodo di fabbricazione
DE102015217426A1 (de) * 2015-09-11 2017-03-16 Zf Friedrichshafen Ag Mehrfunktionale Hochstromleiterplatte
US9624094B1 (en) 2015-11-13 2017-04-18 Cypress Semiconductor Corporation Hydrogen barriers in a copper interconnect process
CN105300371B (zh) * 2015-12-02 2019-02-05 北京七维航测科技股份有限公司 抗冲击角速陀螺灌封工艺
US10614231B1 (en) * 2016-09-15 2020-04-07 Riverside Research Institute Integrated out-of-band security for high security embedded systems
US10490588B2 (en) * 2016-09-16 2019-11-26 Semiconductor Components Industries, Llc Methods and apparatus for a thermal equalizer in an image sensor
CN106776014B (zh) * 2016-11-29 2020-08-18 科大讯飞股份有限公司 异构计算中的并行加速方法及系统
US10375845B2 (en) * 2017-01-06 2019-08-06 Microsoft Technology Licensing, Llc Devices with mounted components
JP6717238B2 (ja) * 2017-03-07 2020-07-01 三菱マテリアル株式会社 ヒートシンク付パワーモジュール用基板
TWI621187B (zh) * 2017-03-07 2018-04-11 力成科技股份有限公司 封裝堆疊結構及其製造方法
JP2019057546A (ja) * 2017-09-19 2019-04-11 東芝メモリ株式会社 半導体記憶装置
JP2019071317A (ja) * 2017-10-06 2019-05-09 住友ベークライト株式会社 構造体、放熱部材および発光装置
CN107645892A (zh) * 2017-10-12 2018-01-30 南京旭羽睿材料科技有限公司 一种基于石墨烯的手机散热薄膜
CN107729704A (zh) * 2017-11-27 2018-02-23 中科亿海微电子科技（苏州）有限公司 基于热仿真的三维fpga器件布局优化的方法
KR102420589B1 (ko) 2017-12-04 2022-07-13 삼성전자주식회사 히트 싱크를 가지는 반도체 패키지
US10481651B2 (en) * 2017-12-07 2019-11-19 Toyota Motor Engineering & Manufacturing North America, Inc. Integrated PCU and GPU cooling system
CN108040425B (zh) * 2017-12-14 2019-09-20 广东长盈精密技术有限公司 电子设备及其电路板
KR102536305B1 (ko) * 2018-01-05 2023-05-24 (주)포인트엔지니어링 마이크로 led 구조체 및 이의 제조방법
CN110325017A (zh) * 2018-03-30 2019-10-11 株式会社安川电机 一种伺服控制器
CN108925027B (zh) * 2018-07-16 2020-10-09 惠州市华星光电技术有限公司 散热结构
JP2020057701A (ja) * 2018-10-02 2020-04-09 シャープ株式会社 電子機器
CN109336047B (zh) * 2018-10-08 2020-07-28 东北大学 一种基于mems工艺的多层结构离子源芯片及质谱分析进样系统
WO2020162614A1 (ja) * 2019-02-08 2020-08-13 株式会社村田製作所 モジュール
JP7222564B2 (ja) * 2019-05-31 2023-02-15 ウルトラメモリ株式会社 半導体モジュール及びその製造方法
KR102608888B1 (ko) * 2019-06-04 2023-12-01 (주)포인트엔지니어링 전기접속용 양극산화막 및 광소자 디스플레이 및 광소자 디스플레이 제조 방법
JP2021019144A (ja) * 2019-07-23 2021-02-15 日立造船株式会社 電気デバイスユニット
US11260288B2 (en) 2019-12-31 2022-03-01 Dell Products L.P. Disassemblable information handling system game controller
US11097184B2 (en) * 2019-12-31 2021-08-24 Dell Products L.P. Information handling system controller illumination
US11097185B2 (en) 2019-12-31 2021-08-24 Dell Products L.P. Detachable information handling system game controller management
US11013991B1 (en) 2019-12-31 2021-05-25 Dell Products L.P. Information handling system controller adaptive haptic feedback
US11338197B2 (en) 2019-12-31 2022-05-24 Dell Products L.P. Information handling system controller distributable hardware and logic management
US11331567B2 (en) 2019-12-31 2022-05-17 Dell Products L.P. Information handling system and game controller trigger
US11013987B1 (en) 2019-12-31 2021-05-25 Dell Products L.P. Information handling system controller scalable interface
US11260291B2 (en) 2019-12-31 2022-03-01 Dell Products L.P. Information handling system and detachable game controller
KR20220014680A (ko) * 2020-07-29 2022-02-07 (주)포인트엔지니어링 양극산화막 기판 베이스, 이를 구비하는 양극산화막 기판부, 이를 구비하는 양극산화막 기반 인터포저 및 이를 구비하는 반도체 패키지
CN214176013U (zh) * 2020-12-23 2021-09-10 迪科特测试科技(苏州)有限公司 半导体结构
WO2022181300A1 (ja) * 2021-02-25 2022-09-01 富士フイルム株式会社 構造体及び構造体の製造方法
JP2022142084A (ja) 2021-03-16 2022-09-30 キオクシア株式会社 半導体装置
KR20220138732A (ko) * 2021-04-06 2022-10-13 (주)포인트엔지니어링 양극산화막 기반의 전기 연결용 인터포저 및 그 제조방법, 반도체 패키지 및 그 제조방법, 다단 적층형 반도체 소자 및 그 제조방법 및 디스플레이 및 그 제조방법
US11864281B2 (en) * 2021-07-08 2024-01-02 ERP Power, LLC Multi-channel LED driver with integrated LEDs having a multilayer structure
US11276315B1 (en) * 2021-07-12 2022-03-15 Beta Air, Llc Electric aircraft configured to implement a layered data network and method to implement a layered data network in electric aircraft
KR20230077866A (ko) * 2021-11-26 2023-06-02 (주)포인트엔지니어링 양극산화막 구조체
CN114222419A (zh) * 2021-12-22 2022-03-22 维沃移动通信有限公司 电路板组件和电子设备
KR20230117007A (ko) * 2022-01-28 2023-08-07 (주)포인트엔지니어링 마이크로 범프 및 이의 제조 방법

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101897083A (zh) * 2007-12-10 2010-11-24 富士胶片株式会社 各向异性导电接合组件

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3154713B2 (ja) * 1990-03-16 2001-04-09 株式会社リコー 異方性導電膜およびその製造方法
JPH0495312A (ja) * 1990-07-31 1992-03-27 Ricoh Co Ltd 異方性導電膜
JPH0495311A (ja) * 1990-07-31 1992-03-27 Ricoh Co Ltd 多段式異方性導電膜
US7064432B2 (en) * 2000-07-26 2006-06-20 The Research Foundation Of State University Of New York Method and system for bonding a semiconductor chip onto a carrier using micro-pins
DE102005032489B3 (de) * 2005-07-04 2006-11-16 Schweizer Electronic Ag Leiterplatten-Mehrschichtaufbau mit integriertem elektrischem Bauteil und Herstellungsverfahren
JP2007204802A (ja) 2006-01-31 2007-08-16 Fujifilm Corp 構造体の製造方法
CA2703963C (en) * 2007-10-25 2013-12-03 Nexxus Lighting, Inc. Apparatus and methods for thermal management of electronic devices
US8192054B2 (en) * 2007-11-19 2012-06-05 Nexxus Lighting, Inc. Apparatus and method for thermal dissipation in a light
CN101600323A (zh) * 2009-05-13 2009-12-09 郭世明 高效能纳米线导热膜及其制造方法
JP5318797B2 (ja) * 2010-02-23 2013-10-16 新光電気工業株式会社 実装基板および半導体装置
EP2434592A3 (en) * 2010-09-24 2014-09-24 Fujifilm Corporation Anisotropically conductive member
JP2013004576A (ja) * 2011-06-13 2013-01-07 Shinko Electric Ind Co Ltd 半導体装置

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101897083A (zh) * 2007-12-10 2010-11-24 富士胶片株式会社 各向异性导电接合组件

Also Published As

Publication number Publication date
TWI583281B (zh) 2017-05-11
JP5752741B2 (ja) 2015-07-22
TW201414392A (zh) 2014-04-01
US20140085829A1 (en) 2014-03-27
JP2014082447A (ja) 2014-05-08
KR101705671B1 (ko) 2017-02-22
CN103687275A (zh) 2014-03-26
KR20140040668A (ko) 2014-04-03

Similar Documents

Publication Publication Date Title
CN103687275B (zh) 多层板和半导体封装
CN101897083B (zh) 各向异性导电接合组件
TWI573205B (zh) 金屬凸塊結構
US9681546B2 (en) Wiring substrate and semiconductor device
TW201248802A (en) Vias in porous substrates
JP2016051834A (ja) プリント配線基板およびその製造方法
CN101288350A (zh) 多层印刷线路板及其制造方法
CN105990157B (zh) 封装结构及其制作方法
TW200405486A (en) Method for producing wiring substrate
JP6818707B2 (ja) 金属膜、構造体、複合材料、構造体の製造方法、および複合材料の製造方法
US10283484B2 (en) Low cost substrates
JP6887396B2 (ja) 異方導電性部材の製造方法
TW202041722A (zh) 陽極氧化處理方法及各向異性導電性構件的製造方法
JP2017163027A (ja) 配線基板、半導体装置及び配線基板の製造方法
TWI294760B (zh)
CN105830213B (zh) 包括凸块区域中的改善型通孔焊盘放置的基板
US10790225B1 (en) Chip package structure and chip package method including bare chips with capacitor polar plate
TW201908541A (zh) 金屬填充微細構造體的製造方法
JP2019149448A (ja) 異方導電性部材、異方導電性部材の製造方法、接合体および電子デバイス
JP2015156424A (ja) 印刷回路基板、半導体装置、およびそれらの製造方法
CN109037080A (zh) 一种集成ipd封装结构及其制造方法
TWI581697B (zh) Method for manufacturing heat dissipation structure of ceramic substrate
US8378230B2 (en) Printed wiring board and method for manufacturing the same
TW201141337A (en) Method for producing a printed circuit board, in particular a multilayer printed circuit board
JP2008124260A (ja) 多層配線基板及びその製造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant