CN103021867A - 沟槽型金属-氧化物-半导体势垒肖特基器件的形成方法 - Google Patents
沟槽型金属-氧化物-半导体势垒肖特基器件的形成方法 Download PDFInfo
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- 230000004888 barrier function Effects 0.000 title claims abstract description 133
- 239000004065 semiconductor Substances 0.000 title claims abstract description 86
- 238000000034 method Methods 0.000 title claims abstract description 43
- 238000005530 etching Methods 0.000 claims abstract description 65
- 239000000463 material Substances 0.000 claims description 51
- 230000015572 biosynthetic process Effects 0.000 claims description 41
- 229910052751 metal Inorganic materials 0.000 claims description 36
- 239000002184 metal Substances 0.000 claims description 36
- 229920002120 photoresistant polymer Polymers 0.000 claims description 33
- 239000000758 substrate Substances 0.000 claims description 19
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical group O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 14
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 10
- 229920005591 polysilicon Polymers 0.000 claims description 10
- 239000000377 silicon dioxide Substances 0.000 claims description 7
- 229910052710 silicon Inorganic materials 0.000 claims description 6
- 239000010703 silicon Substances 0.000 claims description 6
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 claims description 4
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 3
- UGACIEPFGXRWCH-UHFFFAOYSA-N [Si].[Ti] Chemical compound [Si].[Ti] UGACIEPFGXRWCH-UHFFFAOYSA-N 0.000 claims description 3
- 239000004411 aluminium Substances 0.000 claims description 3
- 229910052782 aluminium Inorganic materials 0.000 claims description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 3
- 239000011521 glass Substances 0.000 claims description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical group N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 3
- -1 silicon-oxygen nitride Chemical class 0.000 claims description 3
- MAKDTFFYCIMFQP-UHFFFAOYSA-N titanium tungsten Chemical group [Ti].[W] MAKDTFFYCIMFQP-UHFFFAOYSA-N 0.000 claims description 3
- JRBRVDCKNXZZGH-UHFFFAOYSA-N alumane;copper Chemical compound [AlH3].[Cu] JRBRVDCKNXZZGH-UHFFFAOYSA-N 0.000 claims description 2
- 238000001514 detection method Methods 0.000 abstract description 3
- 239000010410 layer Substances 0.000 description 161
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 238000004519 manufacturing process Methods 0.000 description 4
- 235000012239 silicon dioxide Nutrition 0.000 description 3
- 238000000137 annealing Methods 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- IYYIVELXUANFED-UHFFFAOYSA-N bromo(trimethyl)silane Chemical compound C[Si](C)(C)Br IYYIVELXUANFED-UHFFFAOYSA-N 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 238000005036 potential barrier Methods 0.000 description 1
Images
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-
- H01L29/8725—
-
- H01L29/66143—
Landscapes
- Electrodes Of Semiconductors (AREA)
Abstract
本发明公开了一种沟槽型金属-氧化物-半导体势垒肖特基器件的形成方法，该方法中肖特基势垒接触开口是利用第一刻蚀及第二刻蚀两个步骤形成，且在第一刻蚀步骤中阻挡层作为刻蚀终点检测结构，因此可以实现第一刻蚀刻蚀终点的精确控制；另外，不需要测量介电层的厚度并根据测量厚度的不同来利用不同的刻蚀时间进行第一刻蚀，使得肖特基势垒接触开口的形成方法更为简单。由于第一刻蚀可以准确地停止在阻挡层上，故在第一刻蚀步骤之后的第二刻蚀步骤中仅通过控制第二刻蚀工艺参数即可确定肖特基势垒接触开口进入半导体区的部分的深度，使得肖特基势垒接触开口进入半导体区的部分的深度能更精确地控制，进而提高了器件的性能的稳定性。
Description
技术领域
本发明属于半导体功率器件（Power Device）领域，特别是涉及一种沟槽型金属-氧化物-半导体势垒肖特基器件（Trench MOS Barrier Schottky，简称TMBS）的形成方法。
背景技术
随着半导体技术的不断发展，功率器件作为一种新型器件，被广泛地应用于磁盘驱动、汽车电子等领域。功率器件需要能够承受较大的电压、电流以及功率负载。而现有MOS晶体管等器件无法满足上述需求，因此，为了满足应用的需要，各种功率器件成为关注的焦点。
为了提高功率器件的交频特性，目前较为普遍的一种方法是在沟槽晶体管内集成肖特基势垒。
下面结合图1至图5对现有一种沟槽型金属-氧化物-半导体势垒肖特基器件的形成方法作简单介绍：
如图1所示，提供N+型半导体衬底1，半导体衬底1包括沟槽晶体管区域1a及肖特基势垒区域1b，半导体衬底1上形成有N-型外延层2，外延层2表面形成有P型阱区3，外延层2的除阱区3以外的部分为外延层2a，沟槽晶体管区域1a的外延层2上形成有第一沟槽4，肖特基势垒区域1b的外延层2上形成有第二沟槽5，第一沟槽4及第二沟槽5的开口设置在外延层2表面S、底部位于阱区3下方的外延层2a内，第一沟槽4的侧壁和底部覆盖有二氧化硅层7，第一沟槽4内填充有多晶硅层6，第二沟槽5的侧壁和底部覆盖有二氧化硅层9，第二沟槽5内填充有多晶硅层8，第一沟槽4两侧的阱区3内形成有N+型源极区10，且源极区10形成在阱区3的表面。其中，第一沟槽4内填充的多晶硅层6作为沟槽晶体管的栅极，多晶硅层6与第一沟槽4之间的二氧化硅层7作为沟槽晶体管的栅介质层，源极区10作为沟槽晶体管的源极，N+型半导体衬底1作为沟槽晶体管的漏极。
如图2所示，在外延层2表面S上形成氧化层11、位于氧化层11上方的中间介电层(inter layer dielectric)12及位于介电层12上方的图形化光刻胶层13，其中，介电层12的厚度为h1，图形化光刻胶层13内形成有开口（未标识），该开口暴露出部分沟槽晶体管区域1a的介电层12。以图形化光刻胶层13为掩模进行刻蚀，以形成暴露出源极区10及阱区3的沟槽晶体管接触开口14。
结合图2及图3所示，去除图形化光刻胶层13，在介电层12及沟槽晶体管接触开口14上形成图形化光刻胶层15，图形化光刻胶层15内形成有开口（未标识），该开口暴露出部分肖特基势垒区域1b的介电层12，以图形化光刻胶层15为掩模进行第一刻蚀，以在介电层12内形成开口16，开口16暴露出剩余的介电层12，第一刻蚀之后位于开口16下方的剩余介电层12的厚度为h2。
结合图3及图4所示，继续以图形化光刻胶层15为掩模进行第二刻蚀，以形成肖特基势垒接触开口17，肖特基势垒接触开口17的底部延伸至外延层2表面S下方，从而暴露出外延层2a及多晶硅层8，其中，肖特基势垒接触开口17进入外延层2的部分的深度为h3，换言之，肖特基势垒接触开口17底部与外延层2表面S之间的距离为h3。
结合图4及图5所示，去除图形化光刻胶层15，在介电层12、沟槽晶体管接触开口14及肖特基势垒接触开口17上形成第一金属层BL，然后在第一金属层BL上形成第二金属层M，第一金属层BL和第二金属层M共同构成金属层18，金属层18与沟槽晶体管接触开口14下方的源极区10及阱区3接触；金属层18与肖特基势垒接触开口17下方的外延层2a接触，从而构成肖特基势垒，其中，金属层18作为肖特基势垒的阳极，肖特基势垒区域1b的外延层2a作为肖特基势垒的阴极。
如图2所示，在形成介电层12时，由于多种因素的影响（如机台沉积速度的正常波动、介电层在晶片内沉积速率的正常差异），介电层12的实际厚度h1通常并非为精确的设定值，而是在一定偏差范围内波动。例如，介电层12的设定厚度h1为
时，介电层12的实际厚度会在
范围内波动，换言之，介电层12的实际厚度h1为
由于介电层12的实际厚度会在一定范围内波动，如图3所示，故在利用相同的刻蚀条件来进行第一刻蚀以形成开口16时，开口16下方的剩余介电层12的厚度h2也会一定范围内波动；另外，在实际制作过程中由于多种因素的影响第一刻蚀的工艺条件会存在偏差（例如机台刻蚀速率的正常波动），故开口16下方的剩余介电层12的厚度h2会一定范围内波动。由于剩余介电层12的厚度h2会在一定范围内波动，如图4所示，故在利用相同的刻蚀条件来进行第二刻蚀以形成肖特基势垒接触开口17时，肖特基势垒接触开口17进入外延层2的部分的深度h3也会在一定范围内波动。
而肖特基势垒接触开口17进入外延层2的部分的深度h3直接影响沟槽型金属-氧化物-半导体势垒肖特基器件的性能：当肖特基势垒接触开口17进入外延层2的部分的深度h3偏小时，在第二刻蚀以形成肖特基势垒接触开口17之后，多晶硅层8和外延层2a上方的氧化层11可能会有残留，导致形成在肖特基势垒接触开口17上方的金属层18（参照图5所示）不能与多晶硅层8和外延层2a完全接触，无法形成沟槽型MOS肖特基势垒器件结构；当肖特基势垒接触开口17进入外延层2的部分的深度h3偏大时，器件无法利用金属-氧化物-半导体结构产生耗尽层完全夹断导电通道，会导致较大的的源-漏漏电电流。
为了使得肖特基势垒接触开口17进入外延层2的部分的深度h3能得到较准确的控制，现有一种解决方法是：如图3所示，在对介电层12进行第一刻蚀以形成开口16之前，首先测量介电层12的实际厚度h1，若介电层12的实际厚度h1为时，利用第一刻蚀工艺条件来进行第一刻蚀；若介电层12的实际厚度h1为
时，利用第二刻蚀工艺条件来进行第一刻蚀；若介电层12的实际厚度h1为
时，利用第三刻蚀工艺条件来进行第一刻蚀，所述第一刻蚀工艺条件、第二刻蚀工艺条件、第三刻蚀工艺条件中刻蚀时间互不相同，以使在三种情况下第一刻蚀之后剩余介电层12的实际厚度h2能控制在较小的范围，进而使肖特基势垒接触开口17进入外延层2的部分的深度h3也能控制在较小范围。
但是在实际制作过程中发现，上述方法所实现的效果非常有限。例如，当介电层12的实际厚度h1为
开口16下方的剩余介电层12的设定厚度h2为
时，利用上述方法所形成剩余介电层12的实际厚度h2会在
范围内波动，换言之，剩余介电层12的实际厚度h2为
使得肖特基势垒接触开口17进入外延层2的部分的厚度h3依然在较大范围内波动。
更多的关于沟槽型金属-氧化物-半导体势垒肖特基器件的形成方法可参照于2009年6月10日公开、公开号为CN101454882A的中国专利。
发明内容
本发明要解决的技术问题是在形成沟槽型金属-氧化物-半导体势垒肖特基器件时，如何准确控制肖特基势垒接触开口进入外延层的部分的深度，进而提高器件的性能。
为了解决上述问题，本发明提供了一种沟槽型金属-氧化物-半导体势垒肖特基器件的形成方法，其包括：
提供半导体衬底，其上方设置有半导体区，所述半导体衬底包括沟槽晶体管区域及肖特基势垒区域，其中，沟槽晶体管区域的半导体区内形成有沟槽晶体管，肖特基势垒区域的半导体区内形成有被栅极材料层填充的第一沟槽；
在所述半导体区上形成阻挡层及位于所述阻挡层上方的介电层；
在所述介电层上形成图形化光刻胶层，肖特基势垒区域的部分介电层未被所述图形化光刻胶层覆盖，以所述图形化光刻胶层为掩模对所述介电层进行第一刻蚀以形成暴露出所述阻挡层的开口；
以所述图形化光刻胶层为掩模进行第二刻蚀，以形成暴露出所述栅极材料层及半导体区的肖特基势垒接触开口；
去除所述图形化光刻胶层之后，在所述介电层及肖特基势垒接触开口上形成金属层，所述肖特基势垒接触开口下方的半导体区与所述金属层接触，以形成肖特基势垒。
可选地，所述阻挡层的材料为氮化硅或硅氧氮化物，所述介电层的材料为利用TEOS形成的氧化硅或掺硼磷硅玻璃。
可选地，所述肖特基势垒接触开口进入所述半导体区的部分的深度为
可选地，所述栅极材料层的材料为多晶硅。
可选地，所述金属层包括第一金属层及位于其上方的第二金属层，所述第一金属层的材料为钛钨合金和/或钛硅化合物，所述第二金属层的材料为铝或铝铜合金。
可选地，沟槽晶体管区域的半导体区内形成有沟槽晶体管及肖特基势垒区域的半导体区内形成有被栅极材料层填充的第一沟槽的形成方法包括：
在所述半导体区内形成所述第一沟槽及第二沟槽，所述第二沟槽设置在沟槽晶体管区域的半导体区内；
在所述第一沟槽及第二沟槽内形成所述栅极材料层；
在所述沟槽晶体管区域的半导体区表面形成阱区，所述第二沟槽的底部设置在所述阱区下方的半导体区内，所述半导体区的掺杂类型为第一掺杂，所述阱区的掺杂类型为第二掺杂；
在所述第二沟槽两侧的阱区内形成第一掺杂类型的源极区，所述源极区设置在所述阱区的表面。
可选地，在所述介电层上形成图形化光刻胶层之前，对所述介电层及阻挡层进行刻蚀以形成沟槽晶体管接触开口，所述沟槽晶体管接触开口暴露出所述源极区及阱区，所述金属层与所述沟槽晶体管接触开口下方的源极区及阱区接触。
可选地，所述半导体区的掺杂类型为N型，所述阱区的掺杂类型为P型，所述源极区的掺杂类型为N型。
可选地，所述半导体区为外延层，其材料为硅。
与现有技术相比，本发明的技术方案具有以下优点：
在本发明的一个技术方案中，肖特基势垒接触开口是利用第一刻蚀及第二刻蚀两个步骤形成，且在第一刻蚀步骤中阻挡层作为刻蚀终点阻挡结构，因此可以实现第一刻蚀刻蚀终点的精确控制；另外，不需要测量介电层的厚度并根据测量厚度的不同来利用不同的刻蚀时间进行第一刻蚀，使得肖特基势垒接触开口的形成方法更为简单。由于第一刻蚀可以准确地停止在阻挡层上，故在第一刻蚀步骤之后的第二刻蚀步骤中仅通过控制第二刻蚀工艺参数即可确定肖特基势垒接触开口进入半导体区的部分的深度，使得肖特基势垒接触开口进入半导体区的部分的深度能更精确地控制，进而提高了器件的性能的稳定性。
附图说明
图1至图5是现有一种沟槽型金属-氧化物-半导体势垒肖特基器件在各个制作阶段的剖视图；
图6至图12是本发明的一个实施例中沟槽型金属-氧化物-半导体势垒肖特基器件在各个制作阶段的剖视图。
具体实施方式
下面结合附图，通过具体实施例，对本发明的技术方案进行清楚、完整的描述，显然，所描述的实施例仅仅是本发明的可实施方式的一部分，而不是其全部。根据这些实施例，本领域的普通技术人员在无需创造性劳动的前提下可获得的所有其它实施方式，都属于本发明的保护范围。
如图6所示，提供第一掺杂类型的半导体衬底100，半导体衬底100包括沟槽晶体管区域101及肖特基势垒区域102。半导体衬底100的材料可以是单晶硅，也可以是硅、锗、砷化镓或硅锗化合物，还可以是绝缘体上硅（SOI，Silicon On Insulator）衬底，在一个实施例中，半导体衬底100为N+型硅衬底。半导体衬底100上形成有第一掺杂类型的半导体区110，在一个实施例中，半导体区110为N-型外延层，其材料为硅。外延层110与半导体衬底100具有相同的晶格结构，只是纯度更高，晶格缺陷更少。
如图8所示，沟槽晶体管区域101的半导体区110内形成有沟槽晶体管，肖特基势垒区域102的半导体区110内形成有被栅极材料层填充的第一沟槽。在一个实施例中，沟槽晶体管区域101的半导体区110内形成有沟槽晶体管，肖特基势垒区域102的半导体区110内形成有被栅极材料层填充的第一沟槽的形成方法包括如下步骤：
如图7所示，在半导体区110内形成第一沟槽131及第二沟槽132，其中，第一沟槽131设置在肖特基势垒区域102的半导体区110内，第二沟槽132设置在沟槽晶体管区域101的半导体区110内。在一个实施例中，第一沟槽131及第二沟槽132的形成方法包括：在半导体区110上形成图形化光刻胶层（未图示），以所述图形化光刻胶层为掩模对外延层110进行刻蚀。本领域技术人员可以根据具体要求来确定具体的刻蚀深度，需说明的是，沟槽型金属-氧化物-半导体势垒肖特基器件中第一沟槽131及第二沟槽132的数量不应仅局限于附图。
如图8所示，在第一沟槽131内形成绝缘层141及栅极材料层151，绝缘层141位于第一沟槽131与栅极材料层151之间，在第二沟槽132内形成绝缘层142及栅极材料层152，绝缘层142位于第二沟槽132与栅极材料层152之间。在一个实施例中，绝缘层141及绝缘层142的材料为氧化硅，栅极材料层151及栅极材料层152的材料为多晶硅。在一个实施例中，填充在第一沟槽131内的绝缘层141与栅极材料层151、填充在第二沟槽132内的绝缘层142与栅极材料层152的形成方法包括：在半导体区110、第一沟槽131及第二沟槽132上形成绝缘层（未图示）及位于绝缘层上方的栅极材料层（未图示），所述绝缘层覆盖在第一沟槽131及第二沟槽132的侧壁和底部上，所述栅极材料层将第一沟槽131及第二沟槽132填满；利用化学机械研磨（CMP）工艺去除多余的栅极材料层。其中，填充在第二沟槽132内的栅极材料层152作为沟槽晶体管的栅极，填充在第二沟槽132内的绝缘层142作为沟槽晶体管的栅介质层。
继续参照图8所示，在沟槽晶体管区域101的半导体区110表面形成第二掺杂类型的阱区111，在一个实施例中，阱区111的掺杂类型为P型，其形成方法包括：对沟槽晶体管区域101的半导体区110进行离子注入，从而在沟槽晶体管区域101的半导体区110形成阱区111，半导体区110的除阱区111以外的部分为半导体区112。本领域技术人员可以根据需要对半导体衬底100、半导体区110和阱区111的掺杂浓度进行选定。其中，第二沟槽132的底部设置在阱区111下方的半导体区112内。在本实施例中，由于第一沟槽131与第二沟槽132同时形成时，故第一沟槽131的底部也设置在阱区111下方的半导体区112内。
继续参照图8所示，在第一沟槽131两侧的阱区111内形成第一掺杂类型的源极区113，源极区113设置在阱区111的表面。在一个实施例中，源极区113的掺杂类型为N+型，其形成方法为离子注入。源极区113作为沟槽晶体管的源极，半导体衬底100作为沟槽晶体管的漏极，阱区111的除源极区113以外的部分作为沟槽晶体管的沟道区。
需说明的是，沟槽晶体管及填充有栅极材料层151的第一沟槽131的形成方法并不局限于上述实施例，也可以其它现有沟槽型金属-氧化物-半导体势垒肖特基器件的形成方法来形成上述沟槽晶体管及填充有栅极材料层151的第一沟槽131。
可选地，在形成源极区113之后进行退火处理，以推进源极区113离子的再分布并且修复离子注入过程中对晶格结构造成的损伤。在退火处理之后，如图9所示，会在半导体区110表面上形成氧化层160。
继续参照图9所示，在氧化层160上形成阻挡层170及位于阻挡层170上方的介电层180。然后在介电层180上形成图形化光刻胶层190，沟槽晶体管区域101的部分介电层180未被图形化光刻胶层190覆盖，以图形化光刻胶层190为掩模对介电层180、阻挡层170和氧化层160进行刻蚀，以形成暴露出源极区113及阱区111的沟槽晶体管接触开口181。
如图10所示，去除图9所示的图形化光刻胶层190之后，在介电层180上形成图形化光刻胶层200，肖特基势垒区域102的部分介电层180未被图形化光刻胶层200覆盖，图形化光刻胶层200将沟槽晶体管接触开口181覆盖住。以图形化光刻胶层200为掩模对介电层180进行第一刻蚀，以形成暴露出阻挡层170的开口182，开口182用于定义肖特基势垒接触开口的位置。在一个实施例中，阻挡层170的材料为氮化硅或硅氧氮化物，介电层180的材料为利用TEOS（正硅酸乙酯）形成的氧化硅或掺硼磷硅玻璃（BPSG），在这种条件下能够选择一种刻蚀方法，在该刻蚀方法中阻挡层170与介电层180的刻蚀选择比远小于1。由于阻挡层170与介电层180的刻蚀选择比小于1，故在第一刻蚀步骤中可以将阻挡层170作为刻蚀终点检测结构，即在露出阻挡层170时停止第一刻蚀。当然，阻挡层170及介电层180的材料并不局限于上述实施例，阻挡层170及介电层180也可利用其它材料制成，只要阻挡层170及介电层180的材料使得能够选择这样一种刻蚀方法来形成开口182即可：在该刻蚀方法中阻挡层170与介电层180的刻蚀选择比小于1。
如图11所示，以图形化光刻胶层200为掩模进行第二刻蚀，以形成肖特基势垒接触开口183，肖特基势垒接触开口183暴露出栅极材料层151及半导体区112。在一个实施例中，第二刻蚀为干法刻蚀，且所采用的刻蚀气体对阻挡层170、氧化层160、栅极材料层151及半导体区110的刻蚀速率相等，这样可以使得所形成肖特基势垒接触开口183的底部较为平整。在一个实施例中，肖特基势垒接触开口183进入半导体区110的部分的深度h为
以使沟槽型金属-氧化物-半导体势垒肖特基器件具有较佳的性能。
对照图3至图5所示，现有沟槽型金属-氧化物-半导体势垒肖特基器件的形成方法中，肖特基势垒接触开口17是利用第一刻蚀及第二刻蚀两个步骤形成，且第一刻蚀停止在介电层12内（如图3所示），由于介电层12的实际厚度h1会在较大的范围内波动，在进行第一刻蚀之前会首先测量介电层12的实际厚度h1，然后根据介电层12的实际厚度h1来选择不同的工艺参数，以使剩余介电层12的实际厚度h2能在较小的范围内波动，进而使得肖特基势垒接触开口17进入外延层2的部分的深度h3能在较小范围内波动。
而在本发明中，肖特基势垒接触开口183是利用第一刻蚀及第二刻蚀两个步骤形成，且在第一刻蚀步骤中阻挡层170作为刻蚀终点检测结构，因此可以实现第一刻蚀刻蚀终点的精确控制；另外，不需要测量介电层180的厚度并根据测量厚度的不同来利用不同的刻蚀时间进行第一刻蚀，使得肖特基势垒接触开口183的形成方法更为简单。由于第一刻蚀可以准确地停止在阻挡层170上，故在第一刻蚀步骤之后的第二刻蚀步骤中仅通过控制第二刻蚀工艺参数即可确定肖特基势垒接触开口183进入半导体区110的部分的深度h，使得肖特基势垒接触开口183进入半导体区110的部分的深度h能够精确控制。
如图12所示，去除图11所示的图形化光刻胶层200之后，在介电层180、肖特基势垒接触开口183及沟槽晶体管接触开口181上形成金属层210，肖特基势垒接触开口183下方的半导体区112与金属层210接触，以形成肖特基势垒，其中，金属层210作为肖特基势垒的阳极，半导体区112作为肖特基势垒的阴极。另外，金属层210与源极区113及阱区111接触。在一个实施例中，金属层210包括第一金属层211及位于第一金属层211上方的第二金属层212，其中，第一金属层211的材料为钛钨合金和/或钛硅化合物，第二金属层212的材料为铝或铜铝合金。
在其它实施例中，可根据沟槽型金属-氧化物-半导体势垒肖特基器件的需要将半导体衬底100、半导体区110、阱区111及源极区113调整为相反的掺杂类型。
上述通过实施例的说明，应能使本领域专业技术人员更好地理解本发明，并能够再现和使用本发明。本领域的专业技术人员根据本文中所述的原理可以在不脱离本发明的实质和范围的情况下对上述实施例作各种变更和修改是显而易见的。因此，本发明不应被理解为限制于本文所示的上述实施例，其保护范围应由所附的权利要求书来界定。
Claims (9)
1.一种沟槽型金属-氧化物-半导体势垒肖特基器件的形成方法，其特征在于，包括：
提供半导体衬底，其上方设置有半导体区，所述半导体衬底包括沟槽晶体管区域及肖特基势垒区域，其中，沟槽晶体管区域的半导体区内形成有沟槽晶体管，肖特基势垒区域的半导体区内形成有被栅极材料层填充的第一沟槽；
在所述半导体区上形成阻挡层及位于所述阻挡层上方的介电层；
在所述介电层上形成图形化光刻胶层，肖特基势垒区域的部分介电层未被所述图形化光刻胶层覆盖，以所述图形化光刻胶层为掩模对所述介电层进行第一刻蚀以形成暴露出所述阻挡层的开口；
以所述图形化光刻胶层为掩模进行第二刻蚀，以形成暴露出所述栅极材料层及半导体区的肖特基势垒接触开口；
去除所述图形化光刻胶层之后，在所述介电层及肖特基势垒接触开口上形成金属层，所述肖特基势垒接触开口下方的半导体区与所述金属层接触，以形成肖特基势垒。
2.根据权利要求1所述的形成方法，其特征在于，所述阻挡层的材料为氮化硅或硅氧氮化物，所述介电层的材料为利用TEOS形成的氧化硅或掺硼磷硅玻璃。
3.根据权利要求1所述的形成方法，其特征在于，所述肖特基势垒接触开口进入所述半导体区的部分的深度为
4.根据权利要求1所述的形成方法，其特征在于，所述栅极材料层的材料为多晶硅。
5.根据权利要求1所述的形成方法，其特征在于，所述金属层包括第一金属层及位于其上方的第二金属层，所述第一金属层的材料为钛钨合金和/或钛硅化合物，所述第二金属层的材料为铝或铝铜合金。
6.根据权利要求1所述的形成方法，其特征在于，沟槽晶体管区域的半导体区内形成有沟槽晶体管及肖特基势垒区域的半导体区内形成有被栅极材料层填充的第一沟槽的形成方法包括：
在所述半导体区内形成所述第一沟槽及第二沟槽，所述第二沟槽设置在沟槽晶体管区域的半导体区内；
在所述第一沟槽及第二沟槽内形成所述栅极材料层；
在所述沟槽晶体管区域的半导体区表面形成阱区，所述第二沟槽的底部设置在所述阱区下方的半导体区内，所述半导体区的掺杂类型为第一掺杂，所述阱区的掺杂类型为第二掺杂；
在所述第二沟槽两侧的阱区内形成第一掺杂类型的源极区，所述源极区设置在所述阱区的表面。
7.根据权利要求6所述的形成方法，其特征在于，在所述介电层上形成图形化光刻胶层之前，对所述介电层及阻挡层进行刻蚀以形成沟槽晶体管接触开口，所述沟槽晶体管接触开口暴露出所述源极区及阱区，所述金属层与所述沟槽晶体管接触开口下方的源极区及阱区接触。
8.根据权利要求6所述的形成方法，其特征在于，所述半导体区的掺杂类型为N型，所述阱区的掺杂类型为P型，所述源极区的掺杂类型为N型。
9.根据权利要求1所述的形成方法，其特征在于，所述半导体区为外延层，其材料为硅。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201210564065.XA CN103021867B (zh) | 2012-12-21 | 2012-12-21 | 沟槽型金属-氧化物-半导体势垒肖特基器件的形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201210564065.XA CN103021867B (zh) | 2012-12-21 | 2012-12-21 | 沟槽型金属-氧化物-半导体势垒肖特基器件的形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN103021867A true CN103021867A (zh) | 2013-04-03 |
| CN103021867B CN103021867B (zh) | 2016-11-16 |
Family
ID=47970330
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201210564065.XA Active CN103021867B (zh) | 2012-12-21 | 2012-12-21 | 沟槽型金属-氧化物-半导体势垒肖特基器件的形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN103021867B (zh) |
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| Publication number | Publication date |
|---|---|
| CN103021867B (zh) | 2016-11-16 |
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| PB01 | Publication | ||
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