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CN102832113B - 导电接头的制造方法 - Google Patents

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Abstract

一种导电接头的制造方法，包括：提供半导体基板，其具有位于第一区内的栅结构与一对第一导电区，及位于第二区的一对第二导电区与隔离组件及位于其上的第一介电层及第二介电层；在第一区内的半导体基板上形成第三介电层及第四介电层；在第二区内的第二介电层上形成具有第一开口的图案化掩模层；蚀刻第一区内的第三介电层与第四介电层及第二区内由图案化掩模层的第一开口所露出的第三介电层与第四介电层；在第一导电区上形成第一导电半导体层，及在隔离结构的顶面上及第二导电区的部分顶面上形成第二导电半导体层；在半导体基板上形成第五介电层；在第二区内的第五介电层内形成第三开口；以及在第三开口内形成导电层。

Description

导电接头的制造方法
技术领域
本发明涉及一种半导体结构的制造方法，且特别涉及具有较低接触电阻值(reduced contact resistance)的一种导电接头的制造方法。
背景技术
近年来，随着半导体装置尺寸越来越小，组件的集成度也越来越高。因此，半导体装置内的导电接头的尺寸也更为缩减了。
因此，形成位于半导体基板内的导电区与位于层间绝缘层上的导线层之间的该层间绝缘层内的导电接头的制造方法为当今半导体制作中众多重要技术之一。而随着集成电路装置内组件集成度的增加，形成在此层间绝缘层内的导电接头的接触电阻值也随着导电接头的尺寸缩减而增加。
因此，需要发展出具有较低接触电阻值的一种导电接头的制造方法，以用于尺寸更为缩减的半导体装置。
发明内容
依据一实施例，本发明提供了一种导电接头的制造方法，包括：
提供半导体基板，其上定义有第一区与第二区，在该半导体基板的第一区上形成有栅结构，并在该半导体基板的第一区内形成有一对第一导电区，以及在该半导体基板上的第二区内形成有一对第二导电区与隔离组件，在该半导体基板上的第二区上形成有第一介电层及第二介电层，其中该对第一导电区在该栅结构的对称侧形成于该半导体基板内，而该隔离组件隔离了该对第二导电区；在该半导体基板上的第一区上共形地且依序地形成第三介电层及第四介电层；在该第二区上的该第二介电层上形成具有第一开口的图案化掩模层，其中该第一开口大体位于该隔离组件上；执行蚀刻步骤，回蚀刻该第一区上的该第三介电层与该第四介电层，以及该第二区上由该图案化掩模层的该第一开口所露出的该第一介电层与该第二介电层，进而在该第一区上的该栅结构的对称侧壁上形成复合间隔物及在该第二区上的该第一介电层与该第二介电层内形成第二开口，其中形成于该第一介电层与该第二介电层内的该第二开口露出了该隔离组件的顶面及部分露出该对第二导电区的顶面；移除该图案化掩模层；执行外延步骤，在该对第一导电区上形成第一导电半导体层，在该隔离结构的该顶面上及由该第二开口所部分露出的该对第二导电区的该顶面上形成第二导电半导体层；在该半导体基板上的第一与第二区上坦覆地形成第五介电层；在该第二区上的该第五介电层内形成第三开口，露出该第二导电半导体层的顶面；以及在该第三开口内形成导电层，覆盖该第二导电半导体层且填满该第三开口。
为使本发明的上述目的、特征及优点能更明显易懂，下文特举较佳实施例，并配合附图作详细说明。
附图说明
图1-6为一系列示意图，显示了依据本发明的一实施例的一种导电接头的制造方法；以及
图7-12为一系列剖面图，显示了依据本发明的另一实施例的一种导电接头的制造方法。
主要组件符号说明
100、200～半导体基板；
102、202～隔离组件；
104、204～导电区；
106、108、206、208～介电层；
110、210～栅介电层；
112、212～栅电极；
114、214～掩模层；
116、216～导电区；
118、120、218、220～介电层；
118a、120a、218a、220a～经图案化的介电层；
122～蚀刻步骤；
124～复合间隔物；
126～外延步骤；
128～导电半导体层；
130～沉积步骤；
132～介电层；
134～蚀刻步骤；
136～开口；
138～导电接头；
218、220～介电层；
222～图案化掩模层；
224～开口；
226～蚀刻步骤；
228～复合间隔物；
230～开口；
232～外延步骤；
234、236～导电半导体层；
238～沉积步骤；
240～介电层；
242～蚀刻步骤；
244～开口；
246～导电层；
G～栅结构；
A、B～区域；
W～宽度/直径；
H～深度。
具体实施方式
图1-6为一系列示意图，显示了依据本发明的一实施例的一种导电接头的制造方法，其中图1-5显示了一系列示意剖面图，而图6则显示了示意俯视图。在此，本实施例的方法为本案发明人所知悉的方法，在此作为比较例，以论述本案发明人所发现的问题而非用以限制本发明。
请参照图1，首先提供半导体基板100，例如P型硅基板。如图1所示，在半导体基板100上定义有两个不同区域A与B，以设置不同组件(图中未显示)。在一实施例中，区域A可作为用于设置记忆装置(图中未显示)的记忆胞的数组区(array region)，而区域B可作为用于设置记忆装置(图中未显示)的外围电路的外围区(periphery region)。在区域A内半导体基板100内则形成有数个导电区104及隔离组件102，而在区域A内半导体基板100上则依序形成两个介电层106与108。位于区域B内的半导体基板100之上与之内则形成有栅结构G及两导电区116，这些导电区116为邻近栅结构G的对称侧。在一实施例中，区域A内的隔离组件102为浅沟槽隔离(STI)组件，但并不限于此。此隔离组件102隔离了这些导电区104。在一实施例中，这些导电区104例如为N型掺杂区，其都做为如动态随机存取记忆装置(DRAM device)的记忆装置内记忆胞的晶体管的源极区或漏极区。介电层106可包括氧化硅且具有约为1000-2000埃的厚度，而介电层108可包括氮化硅且具有约为100-500埃的厚度。栅结构G可包括依序形成于半导体基板100上的栅介电层110、栅电极112及掩模层114，而形成于区域B的半导体基板100内的这些导电区116则例如为N型掺杂区，以用作源极/漏极区。在一实施例中，栅介电层110可包括氧化硅或高介电常数介电材料(high-k dielectrics)，栅电极112可包括经掺杂多晶硅(dopedpolysilicon)、金属或其组合，而掩模层114可包括氮化硅。
请参照图2，在半导体基板100上依序形成具有厚度约为50-200埃的介电层118以及厚度约为100-300埃的另一介电层120，这些介电层118与120共形地覆盖区域B内的栅结构G以及区域A内的介电层108的顶面。在一实施例中，介电层118可包括氮化硅，而介电层120可包括氧化硅。接着，执行如干蚀刻的蚀刻步骤122，以回蚀刻介电层120与118，进而在区域B内栅结构G的对称侧壁上形成复合间隔物124，并完全移除区域A内的介电层120与118，如图3所示。
请参照图3，每一复合间隔物124包括经图案化的介电层118a与120a，且部分覆盖了邻近栅结构G的导电区116。接着，执行外延步骤126，在区域B内的导电区116上形成导电半导体层128。在外延步骤126中，区域A内半导体基板100的顶面被介电层106与108所覆盖，因此并不会在区域A内的半导体基板100上形成导电半导体层128。外延步骤126例如为化学气相沉积方法，其可于850℃下进行，并采用SiH2Cl2、HCl及H2等反应气体。在外延步骤126中，所形成的导电半导体材料可包括硅且原位地掺杂有如砷(As)、磷(P)或其它元素的导电掺质。形成于邻近栅结构G的导电区126的露出表面上的导电半导体层128可用作隆起型源极/漏极区(raised source/drainregions)，以改善包括此栅结构G的晶体管的组件表现。
请参照图4，接着执行沉积步骤130，例如旋转涂布步骤，以在区域A与B内的半导体基板100上坦覆地形成介电层132。介电层132覆盖了栅结构G、复合间隔物124及导电半导体层128。介电层132可为如聚硅氮烷(polysilazane)的旋转涂布介电材料，以使得在介电层132形成之后具有平坦顶面。
请参照图5，接着执行蚀刻步骤134，以在区域A内形成穿透了介电层132、108与106的开口136。此开口136露出了隔离组件102的顶面及邻近隔离组件102的导电区104的部分顶面。在此，开口136用作接触开口，其具有如1:1-5:1的深宽比(H:W)。接着，在介电层132上沉积如金属或经掺杂多晶硅的导电材料并使其完全填入开口136内，接着利用如化学机械研磨工艺的平坦化工艺(图中未显示)以移除高于介电层132顶面的导电材料部分，进而在开口136内留下导电接头138，其实体且电性地连结导电区104与后续形于介电层132上的如导线的导电组件(图中未显示)。图6显示了如图5所示结构的俯视示意图，而图5所示结构则显示了沿图6内线段5-5剖面示意情形。
然而，如图5-6所示结构中，由于开口136的宽度或直径W的尺寸会随着包括如图5-6所示结构的半导体装置而更为缩减，因此开口136的深宽比会更为增加，进而使得开口136内的导电接头138的导电材料的填入越显困难。因此，所形成的导电接头138内可能会具有孔洞(voids)或裂缝(seams)，进而造成导电区104与后续形成的导电组件(图中未显示)间的断路(open circuit)情形。此外，由于导电接头138仅部分覆盖了其顶面的一部分，故导电区104与导电接头138之间存在有极小的异质接面(hetero-junction)。因此，导电接头138的接触电阻值会随着导电区104与导电接头138之间异质接面的表面区域的缩减而增加。
因此，需要一种较佳的导电接头的制造方法，以解决上述问题。图7-12为一系列示意图，显示了依据本发明的另一实施例的导电接头的制造方法，其中图7-11显示了一系列示意剖面图，而图12则显示了一示意俯视图。
请参照图7，首先提供半导体基板200，例如P型硅基板。如图2所示，在半导体基板200上定义有两不同区域A与B，从而设置不同组件(图中未显示)。在一实施例中，区域A可做为用作设置记忆装置(图中未显示)的记忆胞的数组区(array region)，而区域B可用作设置记忆装置(图中未显示)的外围电路的外围区(periphery region)。在区域A内半导体基板200内则形成有数个导电区204及隔离组件202，而在区域A内半导体基板100上则依序形成有两个介电层206与208。位于区域B内的半导体基板100之上与之内则形成有栅结构G及两个导电区216，这些导电区216邻近栅结构G的对称侧。在一实施例中，区域A内的隔离组件202为浅沟槽隔离(STI)组件，但并不限于此。此隔离组件202隔离了这些导电区204。在一实施例中，这些导电区204例如为N型掺杂区，其皆做为如动态随机存取记忆装置(DRAM device)的记忆装置内记忆胞的晶体管源极区或漏极区。介电层206可包括氧化硅且具有约为1000-2000埃的厚度，而介电层208可包括氮化硅且具有约为100-500埃的厚度。此栅结构G包括依序形成于半导体基板200上的栅介电层210、栅电极212及掩模层214，而形成于区域B的半导体基板200内的这些导电区216则例如为N型掺杂区，以用作源极区或漏极区。在一实施例中，栅介电层210可包括氧化硅或高介电常数介电材料(high-k dielectrics)，栅电极212可包括经掺杂多晶硅(doped polysilicon)、金属或其组合，而掩模层214可包括氮化硅。接着，仅在区域B内半导体基板200上依序形成具有厚度约为50-200埃的介电层218以及厚度约为100-300埃的另一介电层220，以共形地覆盖区域B内的栅结构G。在一实施例中，介电层218可包括氮化硅，而介电层220可包括氧化硅。接着，在区域A内半导体基板200上形成具有开口224形成于其内的图案化掩模层222，而此开口224大体位于隔离组件202上并露出了隔离组件202上的介电层208与206的一部分。
请参照图8，执行如干蚀刻的蚀刻步骤226，以回蚀刻区域B内的介电层220与218以及蚀刻穿透区域A内的介电层208与206，进而在区域B内栅结构G的对称侧壁上形成复合间隔物228，并在区域A内的介电层220与218内形成开口230。此开口230露出了隔离组件202的顶面及邻近隔离组件202的导电区204的部分顶面。如图8所示，每一复合间隔物228都包括经图案化的介电层218a与220a，且其部分覆盖了邻近栅结构G的导电区216。
请参照图9，首先移除区域A内的图案化掩模层222，接着执行外延步骤232，以在区域B内导电区216上形成导电半导体层234，以及在区域A内隔离组件202及导电区204的部分顶面上形成导电半导体层236。外延步骤232例如为化学气相沉积方法，其可于850℃下执行，并采用SiH2Cl2、HCl及H2等反应气体。在外延步骤232中，所形成的导电半导体层234与236半导体材料可包括硅，且原位地掺杂有如砷(As)、磷(P)或其它元素的导电掺质。形成在邻近于栅结构G的导电区216的露出表面上的导电半导体层234具有约100-400埃的厚度且可用作隆起型源极/漏极区(raised source/drain regions)，以改善包括此栅结构的晶体管的组件表现。而形成于隔离组件202及邻近隔离组件202的导电区204的部分顶面上的导电半导体层236则具有约100-400埃的厚度且可做为导电接头一部分，以降低导电接头的接触电阻值。
请参照图10，接着执行沉积步骤238，例如旋转涂布步骤，以在区域A与B内的半导体基板100上坦覆地形成介电层240。介电层240覆盖了栅结构G、复合间隔物228、介电层208及导电半导体层234与236。介电层240可为如聚硅氮烷(polysilazane)旋转涂布介电材料，以使得在形成介电层240后具有平坦顶面。
请参照图11，接着执行蚀刻步骤242，以于区域A内形成穿透了介电层240的开口244。此开口244露出了导电半导体层236的顶面。在此，开口244用作接触开口，其具有如1:1-4:1的深宽比(H:W)，此处开口244的深宽比相较于如图5所示开口136的深宽为较低的。接着，在介电层240上沉积如金属或经掺杂多晶硅的导电材料并使其完全填入开口244内，接着利用如化学机械研磨工艺的平坦化工艺(图中未显示)以移除高于介电层240顶面的导电材料部分，进而在开口244内留下导电层246。导电层246与导电半导体层236的结合作为导电接头，其实体且电性地连结导电区204以及后续形于介电层240上如导线的导电组件(图中未显示)。图12显示了如图11所示结构的俯视示意图，而图11所示结构则显示了沿图12内线段11-11剖面示意情形。
在此，在如图11-12所示结构中，由于区域B内形成导电半导体层234时还同时形成了导电半导体层236，因此可减低开口244的深宽比并确保导电层246的导电材料可完全填入开口244内。这样有利于开口244的宽度或直径W的尺寸随着包括如图11-12所示结构的具有开口244的半导体装置的缩减而减少。因此，导电接头内并不会形成有孔洞或裂缝，而导电区204与后续形成的导电组件(图中未显示)之间也不存在有断路(open circuit)问题。此外，由于导电半导体层236与导电区204之间具有同质接面，而导电层246与导电半导体层236之间具有异质接面，且此异质接面远大于如图5所示的导电接头138与导电区104之间的异质接面，因此随着具有此导电接头的半导体装置的缩减，包括此导电层246及导电半导体层236的导电接头的接触电阻值可更为降低。此外，由于导电接头的导电半导体层236可与区域B内的导电半导体层234同时形成，因此可精确地控制形成于区域A内导电区204及形成于区域B内的导电区216的热预算(thermalbudget)。
虽然本发明已公开上述较佳实施例，但本发明并不限于此，本领域技术人员应该理解，在不脱离本发明的精神和范围的情况下，可对本发明作更动与润饰，因此本发明的保护范围应当以权利要求书界定的范围为准。

Claims (12)

1.一种导电接头的制造方法，其特征在于包括：
提供半导体基板，所述半导体基板上定义有第一区与第二区，在所述半导体基板上的所述第一区上形成有栅结构，在所述半导体基板上的所述第一区内形成有一对第一导电区，以及在所述半导体基板上的所述第二区内形成有一对第二导电区与隔离组件，在所述半导体基板上的所述第二区上形成有第一介电层及第二介电层，其中所述一对第一导电区在所述栅结构的对称侧形成于所述半导体基板内，而所述隔离组件隔离了所述一对第二导电区；
在所述半导体基板上的所述第一区上共形地且依序地形成第三介电层及第四介电层；
在所述第二区上的所述第二介电层上形成具有第一开口的图案化掩模层，其中所述第一开口位于所述隔离组件上；
执行蚀刻步骤，回蚀刻所述第一区上的所述第三介电层与所述第四介电层，以及所述第二区上由所述图案化掩模层的所述第一开口所露出的所述第一介电层与所述第二介电层，进而在所述第一区上的所述栅结构的对称侧壁上形成复合间隔物及在所述第二区上的所述第一介电层与所述第二介电层内形成第二开口，其中形成于所述第一介电层与所述第二介电层内的所述第二开口露出了所述隔离组件的顶面及部分地露出所述一对第二导电区的顶面；
移除所述图案化掩模层；
执行外延步骤，在所述一对第一导电区上形成第一导电半导体层，及在所述隔离结构的所述顶面上以及由所述第二开口所部分露出的所述一对第二导电区的所述顶面上形成第二导电半导体层；
在所述半导体基板上的所述第一区与所述第二区上坦覆地形成第五介电层；
在所述第二区上的所述第五介电层内形成第三开口，露出所述第二导电半导体层的顶面；以及
在所述第三开口内形成导电层，覆盖所述第二导电半导体层且填满所述第三开口。
2.根据权利要求1所述的导电接头的制造方法，其特征在于所述隔离组件为浅沟槽隔离组件。
3.根据权利要求1或2所述的导电接头的制造方法，其特征在于所述半导体基板为P型基板，而所述一对第一导电区与所述一对第二导电区为N型区。
4.根据权利要求1或2所述的导电接头的制造方法，其特征在于所述第三开口具有4:1-1:1的深宽比。
5.根据权利要求1所述的导电接头的制造方法，其特征在于所述外延步骤在约850℃的温度下进行，并采用SiH2Cl2、HCl与H2的反应气体。
6.根据权利要求2所述的导电接头的制造方法，其特征在于所述外延步骤在约850℃的温度下进行，并采用SiH2Cl2、HCl与H2的反应气体。
7.权利要求5所述的导电接头的制造方法，其特征在于所述第一导电半导体层与所述第二导电半导体层在所述外延步骤中原位地掺杂导电掺质。
8.权利要求6所述的导电接头的制造方法，其特征在于所述第一导电半导体层与所述第二导电半导体层在所述外延步骤中原位地掺杂导电掺质。
9.根据权利要求1、2、5或6中任意一项所述的导电接头的制造方法，其特征在于所述第一导电半导体层与所述第二导电半导体层包括掺杂有砷或磷的硅材料。
10.根据权利要求1、2、5或6中任意一项所述的导电接头的制造方法，其特征在于所述导电层包括金属或经掺杂的多晶硅。
11.根据权利要求1所述的导电接头的制造方法，其特征在于所述一对第二导电区都作为晶体管的源极区或漏极区。
12.根据权利要求1所述的导电接头的制造方法，其特征在于所述外延步骤利用化学气相沉积方法执行。
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