CN102722207B - 一种低压差线性稳压器 - Google Patents

Abstract

本发明实施例公开了一种低压差线性稳压器，包括运算放大器、第一MOS管、第一反馈电阻、第二反馈电阻及极点电路，所述运算放大器的反向输入端接基准电压，输出端接所述第一MOS管的栅极，所述第一MOS管的源极接电压输入端，漏极接电压输出端及所述第二反馈电阻，所述第一反馈电阻与第二反馈电阻串联后的公共节点接所述运算放大器的同相输入端，所述第一反馈电阻接地，所述极点电路连接在所述运算放大器及电压输出端之间，用于降低电压输入端到电压输出端的信号通路上的高频增益，提高所述低压差线性稳压器高频时的电源抑制比性能。采用本发明，可在低成本且电路面积及功耗增加较小的前提下，显著提高低压差线性稳压器的电源抑制比性能。

Description

一种低压差线性稳压器

技术领域

本发明涉及集成电路领域，尤其涉及一种低压差线性稳压器。

背景技术

在集成电路中，输入电源上的纹波和噪声往往会给电路的性能带来有害的影响，所以在一些对输入电源纹波或噪声比较敏感的电路中，往往先通过低压差线性稳压器(Low Dropout Regulator，LDO)得到一个纹波或噪声较少的输入电源，然后用此新产生的输入电源再给电路供电，从而确保电路的性能不受影响。但是在实际电路中，输入电源上的纹波或噪声还是会有一部分泄漏到输出电压上，为衡量LDO对输入电源纹波或噪声的抑制能力，引入了电源抑制比(Power Supply Rejection Ratio，PSRR)参数，它的定义为：

$\mathrm{PSRR}=\frac{\mathrm{vout}\_\mathrm{ldo}}{\mathrm{vdd}}---\left(1\right)$

(1)式中，vdd为LDO输入电源上的纹波或噪声的幅度，vout_ldo为LDO输出电压的纹波或噪声的幅度，由(1)式可知，PSRR值越小，电路的PSRR性能越好。在很多LDO应用场合，如射频系统中，系统对LDO的PSRR性能，尤其是高频时的PSRR性能，提出了很高的要求。

现有技术一中，采用增加LDO负反馈环路的带宽，使得环路在高频时还有较高的增益，从而有效抑制输入电源上的高频纹波或噪声。但是，为了增加反馈环路的带宽，LDO的结构将变得复杂，电路的功耗与面积也将显著增加，同时，反馈环路的稳定性补偿也将变得更加困难。现有技术二中，采用在LDO输出端增加滤波电容的方式，借助滤波电容固有的高频滤波特性，抑制电源纹波或噪声。在集成电路中，滤波电容可设置在芯片内或者芯片外，设置在芯片内时，因为滤波电容的值往往比较大，因此将消耗较大的芯片面积，从而增加芯片成本；设置在芯片外时，LDO的输出端必须通过芯片的引脚引到芯片外部，同时滤波电容由外部的独立器件来实现，这都会显著增加系统成本。

发明内容

本发明实施例所要解决的技术问题在于，提供一种低压差线性稳压器。可在低成本且电路面积及功耗增加较小的前提下，显著提高低压差线性稳压器的电源抑制比性能。

为了解决上述技术问题，本发明实施例提供了一种低压差线性稳压器，包括：运算放大器、第一MOS管、第一反馈电阻、第二反馈电阻及极点电路，所述运算放大器的反向输入端接基准电压，输出端接所述第一MOS管的栅极，所述第一MOS管的源极接电压输入端，漏极接电压输出端及所述第二反馈电阻，所述第一反馈电阻与所述第二反馈电阻串联后的公共节点接所述运算放大器的同相输入端，所述第一反馈电阻接地，所述极点电路连接在所述运算放大器及电压输出端之间，用于降低电压输入端到电压输出端的信号通路上的高频增益，提高所述低压差线性稳压器高频时的电源抑制比性能。

其中，所述极点电路包括相位补偿电容及放大器，所述相位补偿电容一端接所述运算放大器，另一端接所述放大器的输出端，所述放大器的输入端接所述低压差线性稳压器的电压输出端。

其中，所述运算放大器包括第二MOS管、第三MOS管、第四MOS管、第五MOS管、第六MOS管、第七MOS管、第八MOS管、第九MOS管、第十MOS管、第十一MOS管及第十二MOS管，所述第二MOS管的栅极接基准电压，源极分别连接到所述第十二MOS管的源极与所述第十一MOS管的漏极，所述第二MOS管的漏极分别连接到所述第九MOS管的源极与所述第十MOS管的漏极，所述第十一MOS管的源极接地，栅极接第一偏置电压，所述第十二MOS管的漏极分别连接到所述第七MOS管的源极与所述第八MOS管的漏极，栅极接所述第一反馈电阻及第二反馈电阻串联后的公共节点，所述第七MOS管的漏极接所述第五MOS管的漏极，栅极接第三偏置电压，所述第八MOS管的源极接电压输入端，栅极分别连接到所述第十MOS管的栅极与所述第七MOS管的漏极，所述第五MOS管的栅极接第二偏置电压，源极接所述第六MOS管的漏极，所述第六MOS管的栅极接第一偏置电压，源极接地，所述第十MOS管的源极接电压输入端，漏极接所述第九MOS管的源极，所述第九MOS管的栅极接第三偏置电压，漏极接所述第三MOS管的漏极，所述第三MOS管的栅极接第二偏置电压，源极接所述第四MOS管的漏极，所述第四MOS管的栅极接第一偏置电压，源极接地，所述第一MOS管的栅极分别连接到所述第三MOS管的漏极与所述第九MOS管的漏极。

其中，所述补偿电容的一端分别连接到所述第三MOS管的源极与所述第四MOS管的漏极。

其中，所述补偿电容的一端分别连接到所述第九MOS管的源极与所述第十MOS管的漏极。

其中，所述第一MOS管、第二MOS管、第三MOS管、第四MOS管、第五MOS管、第六MOS管、第十一MOS管及第十二MOS管均为PMOS管，所述第七MOS管、第八MOS管、第九MOS管及第十MOS管均为NMOS管。

实施本发明实施例，具有如下有益效果：

通过在低压差线性稳压器电路的电压输入端及电压输出端之间的信号通路上，引入一个较低频率的极点，从而减小电压输入端至电压输出端的高频增益，从而提高低压差线性稳压器电源抑制比性能，在电路结构上，只需要将补偿电容与放大器串联即可实现，增加的电路面积及功耗几乎可以忽略，其结构简单，并且在不影响低压差线性稳压器其他性能的基础上，即可显著提高低压差线性稳压器在高频时的电源抑制比性能。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是本发明低压差线性稳压器第一实施例的组成示意图；

图2是本发明低压差线性稳压器第二实施例的组成示意图；

图3是本发明低压差线性稳压器第二实施例的一种电路连接原理图；

图4是本发明低压差线性稳压器第二实施例的另一种电路连接原理图；

图5是本发明低压差线性稳压器第二实施例电路与常规电路PSRR性能对比的仿真结果示意图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

请参照图1，为本发明低压差线性稳压器第一实施例的组成示意图，本实施例中，所述低压差线性稳压器包括运算放大器1、第一MOS管2、第一反馈电阻3、第二反馈电阻4及极点电路5。

所述运算放大器1的反向输入端接基准电压，输出端接所述第一MOS管2的栅极，所述第一MOS管2的源极接电压输入端，漏极接电压输出端及所述第二反馈电阻4，所述第一反馈电阻3与所述第二反馈电阻4串联后的公共节点接所述运算放大器1的同相输入端，所述第一反馈电阻3接地，所述极点电路5连接在所述运算放大器1及电压输出端之间，用于降低电压输入端到电压输出端的信号通路上的高频增益，提高所述低压差线性稳压器高频时的电源抑制比性能。

请参照图2，为本发明低压差线性稳压器第二实施例的组成示意图，图2是对图1所示低压差线性稳压器的具体描述，如图2所示，所述极点电路5包括补偿电容51及放大器52，所述补偿电容51一端接所述运算放大器1，另一端接所述放大器52的输出端，所述放大器52的输入端接所述低压差线性稳压器的电压输出端。

虽然图2示出了所述极点电路5的一种具体结构，但是本发明并不限于此。本领域技术人员应当理解，本发明还可以包括其他任意合适的连接在所述运算放大器及电压输出端之间，用于降低电压输入端到电压输出端的信号通路上的高频增益，提高所述低压差线性稳压器高频时的电源抑制比性能的电路结构。但是，如图2所示的所述极点电路5不仅结构简单，而且不影响电路的其他性能，面积及功耗的增加也很小，且能显著地提高所述低压差线性稳压器高频时的电源抑制比性能。

请参照图3，为本发明低压差线性稳压器第二实施例的一种电路连接原理图，如图所示，所述低压差线性稳压器包括运算放大器A、第一MOS管M1、第一反馈电阻R1、第二反馈电阻R2、补偿电容Cc及放大器Av。

所述运算放大器A包括第二MOS管M2、第三MOS管M3、第四MOS管M4、第五MOS管M5、第六MOS管M6、第七MOS管M7、第八MOS管M8、第九MOS管M9、第十MOS管M10、第十一MOS管M11及第十二MOS管M12，所述第二MOS管M2的栅极接基准电压Vref，源极分别连接到所述第十二MOS管M12的源极与所述第十一MOS管M11的漏极，所述第二MOS管M2的漏极分别连接到所述第九MOS管M9的源极与所述第十MOS管M10的漏极，所述第十一MOS管M11的源极接地，栅极接第一偏置电压vbn1，所述第十二MOS管M12的漏极分别连接到所述第七MOS管M7的源极与所述第八MOS管M8的漏极，栅极接所述第一反馈电阻R1及第二反馈电阻R2串联后的公共节点，所述第七MOS管M7的漏极接所述第五MOS管M5的漏极，栅极接第三偏置电压vbp1，所述第八MOS管M8的源极接电压输入端vdd，栅极分别连接到所述第十MOS管M10的栅极与所述第七MOS管M7的漏极，所述第五MOS管M5的栅极接第二偏置电压vbn2，源极接所述第六MOS管M6的漏极，所述第六MOS管M6的栅极接第一偏置电压vbn1，源极接地，所述第十MOS管M10的源极接电压输入端vdd，漏极接所述第九MOS管M9的源极，所述第九MOS管M9的栅极接第三偏置电压vbp1，漏极接所述第三MOS管M3的漏极，所述第三MOS管M3的栅极接第二偏置电压vbn2，源极接所述第四MOS管M4的漏极，所述第四MOS管M4的栅极接第一偏置电压vbn1，源极接地，所述补偿电容Cc一端分别连接到所述第三MOS管M3的源极与所述第四MOS管M4的漏极，另一端接所述放大器Av的输出端，所述放大器Av的输入端接所述低压差线性稳压器的电压输出端Vout。所述第一MOS管M1的栅极分别连接到所述第三MOS管M3的漏极与所述第九MOS管M9的漏极，源极接电压输入端vdd，漏极接电压输出端Vout及所述第二反馈电阻R2，所述第一反馈电阻R1接地。

具体地，所述第一MOS管M1、第二MOS管M2、第三MOS管M3、第四MOS管M4、第五MOS管M5、第六MOS管M6、第十一MOS管M11及第十二MOS管M12均为PMOS管，所述第七MOS管M7、第八MOS管M8、第九MOS管M9及第十MOS管M10均为NMOS管。所述补偿电容Cc为整个电路提供相位补偿，用于确保电路在各种工作状态下都能稳定的工作，所述放大器Av与所述补偿电容Cc串联，在vdd到Vout的信号通路上引入一个频率较低的极点，从而提高电路的高频PSRR特性。引入的极点频率与所述放大器Av的增益相关，增益越大，极点频率越低。该极点的推导可通过建立电路小信号模型得到，为简化分析，得到更加形象直观的分析结果，假设电源vdd对输出Vout的影响只通过LDO的输出级实现。经过推导及简化可得vdd到Vout的信号传输函数为：

$\frac{\mathrm{Vout}}{\mathrm{vdd}}\≈\frac{G_p(1+\frac{d}{\frac{g_{m3}{G}_p}{C_c{g}_{\mathrm{ds}3}}})}{g_{m1}(1+\frac{s}{\frac{g_{m1}}{C_c{A}_0}})}---\left(2\right)$

(2)式中，gm1、gm3分别为所述第一MOS管M1及第三MOS管M3的跨导，gds3为所述第三MOS管M3源极和漏极两端的电导，C_c为所述补偿电容Cc的电容值，A₀为所述放大器Av的增益，G_p＝1/R_p，R_p为所述第九MOS管M9、第十MOS管M10及第二MOS管M2构成的折叠电流源的输出阻抗，其阻值大小可近似表示为：

R_p＝g_m9r_ds9(r_ds10//r_ds2)    (3)

(3)式中，gm9为所述第九MOS管M9的跨导，rds9、rds10、rds2分别为所述第九MOS管M9、第十MOS管M10及第二MOS管M2各自的源漏极之间的小信号电阻。由(2)式可知，信号通路中引入的极点P＝-gm1/(C_cA₀)，此极点模值与A₀成反比，所以适当增加A₀值可将此极点设置在较低频率，从而提高所述低压差线性稳压器高频时的电源抑制比性能。

请参照图4，为本发明低压差线性稳压器第二实施例的另一种电路连接原理图，如图所示，图4中的电路元件与图3相同，唯一区别在于，所述补偿电容Cc的一端分别连接到所述第九MOS管M9的源极与所述第十MOS管M10的漏极。采用此种连接方式，其电路性能与图3所示电路性能相似，均能够在不影响低压差线性稳压器其他性能的基础上，显著提高低压差线性稳压器在高频时的电源抑制比性能。

请参照图5，为本发明低压差线性稳压器第二实施例电路与常规电路PSRR性能对比的仿真结果示意图。其中，横坐标为频率值，纵坐标为PSRR值。当采用常规电路时，所述放大器不存在，即可以看做放大器增益A₀为1的电路，第二实施例中，采用的所述放大器Av的增益A₀为100，当然，视具体情况的需要，我们也可以选择增益更大的放大器，确保做到电路面积、功耗与PSRR性能的较佳搭配。如图4所示，当频率低于100KHz时，二者的PSRR值基本相同，当频率高于1MHz以后，二者的PSRR值存在较大差异，采用第二实施例中所示的电路，其PSRR值远小于常规电路中的PSRR值，即第二实施例中所示的电路PSRR性能高于常规电路的PSRR性能。

通过上述实施例的描述，本发明具有以下优点：

通过在低压差线性稳压器电路的电压输入端及电压输出端之间的信号通路上，引入一个较低频率的极点，从而减小电压输入端至电压输出端的高频增益，从而提高低压差线性稳压器电源抑制比性能，在电路结构上，只需要将补偿电容与放大器串联即可实现，增加的电路面积及功耗几乎可以忽略，其结构简单，并且在不影响低压差线性稳压器其他性能的基础上，即可显著提高低压差线性稳压器在高频时的电源抑制比性能。

以上所揭露的仅为本发明较佳实施例而已，当然不能以此来限定本发明之权利范围，因此依本发明权利要求所作的等同变化，仍属本发明所涵盖的范围。

Claims (5)

1.一种低压差线性稳压器，包括运算放大器、第一MOS管、第一反馈电阻及第二反馈电阻，所述运算放大器的反向输入端接基准电压，输出端接所述第一MOS管的栅极，所述第一MOS管的源极接电压输入端，漏极接电压输出端及所述第二反馈电阻，所述第一反馈电阻与所述第二反馈电阻串联后的公共节点接所述运算放大器的同相输入端，所述第一反馈电阻接地，其特征在于，所述低压差线性稳压器还包括极点电路，所述极点电路连接在所述运算放大器及电压输出端之间，用于降低电压输入端到电压输出端的信号通路上的高频增益，提高所述低压差线性稳压器高频时的电源抑制比性能；

所述极点电路包括补偿电容及放大器，所述补偿电容一端接所述运算放大器，另一端接所述极点电路中的放大器的输出端，所述极点电路中的放大器的输入端接所述低压差线性稳压器的电压输出端。

2.如权利要求1所述的低压差线性稳压器，其特征在于，所述运算放大器包括第二MOS管、第三MOS管、第四MOS管、第五MOS管、第六MOS管、第七MOS管、第八MOS管、第九MOS管、第十MOS管、第十一MOS管及第十二MOS管，所述第二MOS管的栅极接基准电压，源极分别连接到所述第十二MOS管的源极与所述第十一MOS管的漏极，所述第二MOS管的漏极分别连接到所述第九MOS管的源极与所述第十MOS管的漏极，所述第十一MOS管的源极接地，栅极接第一偏置电压，所述第十二MOS管的漏极分别连接到所述第七MOS管的源极与所述第八MOS管的漏极，栅极接所述第一反馈电阻及第二反馈电阻串联后的公共节点，所述第七MOS管的漏极接所述第五MOS管的漏极，栅极接第三偏置电压，所述第八MOS管的源极接电压输入端，栅极分别连接到所述第十MOS管的栅极与所述第七MOS管的漏极，所述第五MOS管的栅极接第二偏置电压，源极接所述第六MOS管的漏极，所述第六MOS管的栅极接第一偏置电压，源极接地，所述第十MOS管的源极接电压输入端，漏极接所述第九MOS管的源极，所述第九MOS管的栅极接第三偏置电压，漏极接所述第三MOS管的漏极，所述第三MOS管的栅极接第二偏置电压，源极接所述第四MOS管的漏极，所述第四MOS管的栅极接第一偏置电压，源极接地，所述第一MOS管的栅极分别连接到所述第三MOS管的漏极与所述第九MOS管的漏极。

3.如权利要求2所述的低压差线性稳压器，其特征在于，所述补偿电容的一端分别连接到所述第三MOS管的源极与所述第四MOS管的漏极。

4.如权利要求2所述的低压差线性稳压器，其特征在于，所述补偿电容的一端分别连接到所述第九MOS管的源极与所述第十MOS管的漏极。

5.如权利要求2-4任一项所述的低压差线性稳压器，其特征在于，所述第一MOS管、第二MOS管、第三MOS管、第四MOS管、第五MOS管、第六MOS管、第十一MOS管及第十二MOS管均为PMOS管，所述第七MOS管、第八MOS管、第九MOS管及第十MOS管均为NMOS管。