CN102467956A - 时钟控制电路和使用时钟控制电路的半导体存储装置 - Google Patents
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Abstract
本发明涉及一种半导体存储装置的内部时钟频率控制电路，包括：模式寄存器组，被配置为接收模式寄存器组控制信号和输出模式寄存器组信号；延迟单元，被配置为当在模式寄存器组信号被激活后经过了预定周期时产生使能信号；分频命令译码器，被配置为当所述使能信号被激活时，接收同步命令并对同步命令进行译码以产生分频开始信号；以及分频选择单元，被配置为接收具有第一频率的输入时钟，并输出具有第二频率的选择时钟，其中，第二频率的值依赖于分频开始信号的电平而实质上等于第一频率的值或小于第一频率的值。
Description
相关申请的交叉引用
本申请要求2010年11月17日在韩国知识产权局提交的韩国申请No.10-2010-0114410的优先权，其全部内容通过引用合并在本文中。
技术领域
本发明涉及半导体集成电路，更具体而言涉及时钟周期控制电路和包括所述时钟周期控制电路的半导体存储装置。
背景技术
诸如半导体存储装置的半导体装置通常与从外部提供的外部时钟同步地操作。为了半导体存储装置的更加高速的操作，应当增加外部时钟的频率。因此半导体存储装置被设计成与具有高频率的时钟同步地操作。
基本上，半导体存储装置所接收的所有外部信号诸如数据、命令和地址应当与外部时钟同步。与外部时钟同步输入的数据、命令和地址的建立和保持余量可能随着时钟频率的增加而降低。为了半导体存储装置的正确操作，有必要保证这些外部信号的建立和保持余量。
发明内容
因此，需要一种内部时钟频率控制电路和使用所述内部时钟频率控制电路的半导体装置，其能够增加从所述半导体装置的外部输入的命令和地址的建立和保持余量。然而，应当理解的是，本发明的一些方面并不一定克服了这种问题。
在以下的描述中，一些方面和实施例将变得清楚。应当理解的是，这些方面和实施例仅是示例性的，并且从广义上来说，在不具备这些方面和实施例中的一个或更多个特征的情况下也能实施本发明。
在本发明的一个示例性实施例中，一种半导体装置的时钟控制电路包括：模式寄存器组，被配置为接收模式寄存器组控制信号并输出模式寄存器组信号；延迟单元，被配置为当在模式寄存器组信号被激活后经过了预定周期时产生使能信号；分频命令译码器，被配置为当所述使能信号被激活时，接收同步命令并对同步命令进行译码，以产生分频开始信号；以及分频选择单元，被配置为接收具有第一频率的输入时钟，并输出具有第二频率的选择时钟，其中，所述第二频率的值依赖于分频开始信号的电平而实质上等于所述第一频率的值或小于所述第一频率的值。
在本发明的另一个示例性实施例中，一种半导体装置包括：内部时钟频率控制电路，被配置为基于模式寄存器组控制信号和同步命令，来将频率与外部时钟的频率实质上相等的时钟或者频率与外部时钟的频率不同的时钟输出作为选择时钟；数据处理单元，被配置为基于频率与外部时钟的频率实质上相等的时钟，接收输入的外部数据并将输入的外部数据输出作为内部数据；以及命令地址处理单元，被配置为基于所述选择时钟，来接收外部命令和外部地址并将外部命令和外部地址输出作为内部命令和内部地址。
附图说明
合并在本说明书中并构成本说明书的一部分的附图解释根据本发明的各个实施例并且与说明书描述部分一起用来解释本发明的原理。
图1是示意性地说明根据本发明的一个实施例的半导体装置的结构图；
图2是示意性地说明图1所示的延迟单元的结构图；
图3是示意性地说明图1所示的分频选择单元的结构图；以及
图4A和图4B是根据本发明的一个实施例的图1所示的半导体存储装置的时序图。
具体实施方式
现在将详细参考根据本发明的示例性实施例和附图中所图示的实例。只要有可能，在全部附图中将使用相同的附图标记来表示相同或相似的部分。
图1是示意性地说明根据本发明的一个实施例的半导体装置的结构图。参见图1，根据本发明的一个实施例的半导体装置例如半导体存储装置包括时钟缓冲器10、第一时钟控制单元20、第二时钟控制单元30、命令地址处理单元40、数据处理单元50和内部时钟频率控制电路100。
时钟缓冲器10被配置为将外部时钟CLK_ext缓冲，以产生内部时钟CLK_int。
第一时钟控制单元20被配置为接收内部时钟CLK_int，以产生数据处理时钟CLK_data。例如，第一时钟控制单元20可以基于半导体存储装置的操作来将内部时钟CLK_int输出作为数据处理时钟CLK_data或将数据处理时钟CLK_data锁定为特定的电平。更具体而言，当半导体存储装置执行用于接收外部数据的操作时，第一时钟控制单元20将内部时钟CLK_int输出作为数据处理时钟CLK_data。然而，当半导体存储装置不执行用于接收外部数据的操作时，第一时钟控制单元20将数据处理时钟CLK_data锁定为特定的电平。
第二时钟控制单元30被配置为接收选择时钟CLK_sel以产生命令地址处理时钟CLK_comadd。例如，第二时钟控制单元30基于半导体存储装置的操作来将选择时钟CLK_sel输出作为命令地址处理时钟CLK_comadd或者将命令地址处理时钟CLK_comadd锁定为特定的电平。更具体而言，当半导体存储装置执行用于从外部接收命令或地址的操作时，第二时钟控制单元30将选择时钟CLK_sel输出作为命令地址处理时钟CLK_comadd。然而，当半导体存储装置不执行用于从外部接收命令或地址的操作时，第二时钟控制单元30将命令地址处理时钟CLK_comadd锁定为特定的电平。
命令地址处理单元40被配置为基于命令地址处理时钟CLK_comadd来将从外部输入的外部命令和外部地址输出作为内部命令command_int和内部地址address_int。
数据处理单元50被配置为基于数据处理时钟CLK_data来将从外部输入的外部数据DATA输出作为内部数据DATA_int。
内部时钟频率控制电路100被配置为基于模式寄存器组(mode registerset)控制信号MRS_ctrl和同步信号SYNC，来输出频率与外部时钟CLK_ext的频率实质上相同的时钟或者频率与外部时钟CLK_ext的频率不同的时钟，作为选择时钟CLK_sel。
内部时钟频率控制电路100包括模式寄存器组110、延迟单元120、分频命令译码器130和分频选择单元140。
模式寄存器组110被配置为接收模式寄存器组控制信号MRS_ctrl并产生模式寄存器信号MRS_signal。例如，基于模式寄存器组控制信号MRS_ctrl，模式寄存器组(mode register set)110决定半导体存储装置所接收的外部命令和外部地址的脉冲宽度，例如决定外部命令和外部地址的脉冲宽度是对应于外部时钟CLK_ext的半个周期还是预定周期(例如，一个周期)，并相应地激活模式寄存器组信号MRS_signal。
延迟单元120被配置为当在模式寄存器组信号MRS_signal被激活之后经过了数据处理时钟CLK_data的预定数量个周期(例如4个周期)时，将使能信号en_signal激活。例如，在数据处理时钟CLK_data的预定数量个周期之后，延迟单元120将模式寄存器组信号MRS_signal输出作为使能信号en_signal。
图2是示意性地说明图1所示的延迟单元的结构图。参见图2，延迟单元120包括级联耦接的第一触发器FF11至第四触发器FF14。第一触发器FF11至第四触发器FF14中的每个被配置为接收数据处理时钟CLK_data。在第一触发器FF11至第四触发器FF14之中，最前面的触发器即第一触发器FF11被配置为接收模式寄存器组信号MRS_signal，而最后面的触发器即第四触发器FF14被配置为输出使能信号en_signal。由于级联耦接的四个触发器FF11至FF14基于数据处理时钟CLK_data来将模式寄存器组信号MRS_signal移位，因此在数据处理时钟CLK_data的4个周期之后，模式寄存器组信号MRS_signal被输出作为使能信号en_signal。
分频命令译码器130被配置为当使能信号en_signal被激活时，对同步命令SYNC进行译码以产生分频开始信号DIV_start。例如，当使能信号en_signal被激活时，分频命令译码器130被激活以对同步命令SYNC进行译码。如果同步命令SYNC的译码输出表明的是指示对内部时钟CLK_int进行分频的命令，则分频命令译码器130激活分频开始信号DIV_start。同步命令SYNC包括从处在半导体存储装置外部的控制器输出的片选信号CS、列地址选通(CAS)信号、行地址选通(RAS)信号和写入使能(WE)信号。半导体存储装置识别所述外部信号的特定组合作为同步命令SYNC。例如，低电平的片选信号CS、高电平的CAS信号、高电平的RAS信号和高电平的WE信号这样的组合被半导体存储装置识别为同步命令SYNC。
分频选择单元140被配置为基于分频开始信号DIV_start对内部时钟CLK_int进行分频，以将分频时钟输出作为选择时钟CLK_sel或者将内部时钟CLK_int输出作为选择时钟CLK_sel。
图3是示意地说明图1所示的分频选择单元的结构图。参见图3，分频选择单元140包括时钟分频部141和时钟选择部142。
时钟分频部141被配置为对内部时钟CLK_int进行分频(例如2分频)并产生分频时钟CLK_div。
时钟分频部141包括第五触发器FF21和反相器IV21。第五触发器FF21基于内部时钟CLK_int，将输入到其输入端子的信号输出到其输出端子。反相器IV21从第五触发器FF21的输出端子接收信号(即输出信号)并将该信号反相，并将反相信号输出到第五触发器FF21的输入端子作为输入信号。第五触发器FF21的输出信号是分频时钟CLK_div。
时钟选择部142被配置为基于分频开始信号DIV_start来输出内部时钟CLK_int或分频时钟CLK_div作为选择时钟CLK_sel。例如，时钟选择部142在分频开始信号DIV_start被激活时输出分频时钟CLK_div作为选择时钟CLK_sel，而在分频开始信号DIV_start被去激活时输出内部时钟CLK_int作为选择时钟CLK_sel。
下面将参照图1至图3描述根据本发明的实施例的如上述配置的半导体存储装置的操作。
模式寄存器组110是用来储存与半导体存储装置的操作相关的信息的一般电路。模式寄存器组110储存与半导体存储装置是接收具有与外部时钟CLK_ext的半个周期相对应的脉冲宽度的外部命令和外部地址还是接收具有与外部时钟CLK_ext的一个周期相对应的脉冲宽度的外部命令和外部地址有关的信息。
当模式寄存器组控制信号MRS_ctrl被激活并被输入到模式寄存器组110时，模式寄存器组110将模式寄存器组信号MRS_signal激活。
在经过具有与内部时钟CLK_int的频率实质上相等的频率的数据处理时钟CLK_data的四个周期之后，延迟单元120输出激活的模式寄存器组信号MRS_signal作为使能信号en_signal。
当使能信号en_signal被激活时，分频命令译码器130被激活来对同步命令SYNC进行译码。这时，如果同步命令SYNC是指示对内部时钟CLK_int进行分频的命令，则分频命令译码器130激活分频开始信号DIV_start。
分频选择单元140对内部时钟CLK_int进行分频以产生分频时钟CLK_div，并在分频开始信号DIV_start被激活时输出分频时钟CLK_div作为选择时钟CLK_sel，而在分频开始信号DIV_start被去激活时输出内部时钟CLK_int作为选择时钟CLK_sel。
内部时钟CLK_int被输入到第一时钟控制单元20然后作为数据处理时钟CLK_data被输出到数据处理单元50。
数据处理单元50基于数据处理时钟CLK_data来接收从外部输入的外部数据DATA以产生内部数据DATA_int。
选择时钟CLK_sel被输入到第二时钟控制单元30然后作为命令地址处理时钟CLK_comadd被输出到命令地址处理单元40。
命令地址处理单元40基于命令地址处理时钟CLK_comadd，来将外部命令和外部地址输出作为内部命令command_int和内部地址address_int。
根据本发明，基于寄存器组控制信号MRS_ctrl和同步命令SYNC来对内部时钟CLK_int进行分频。分频时钟CLK_div和内部时钟CLK_int中的一个被输出作为选择时钟CLK_sel，并确定选择时钟CLK_sel的输出定时。选择时钟CLK_sel被用作命令地址处理时钟CLK_comadd。
根据本发明，外部命令和外部地址可以基于频率与外部时钟CLK_ext的频率实质上相等的命令地址处理时钟CLK_comadd来被接收，并被输出作为内部命令command_int和内部地址address_int。另外，根据本发明，外部命令和外部地址可以基于频率比外部时钟CLK_ext的频率低的时钟(由对外部时钟CLK_ext进行分频而获得的分频时钟CLK_div所产生的命令地址处理时钟CLK_comadd)来被接收，并被输出作为内部命令command_int和内部地址address_int。
与此同时，根据本发明，外部数据DATA可以基于频率与外部时钟CLK_ext的频率实质上相等的数据处理时钟CLK_data来被接收，并被输出作为内部数据DATA_int。
因此，根据本发明，在接收外部数据的情况下，可以使用频率与外部时钟的频率实质上相等的时钟。在接收外部命令和外部地址的情况下，可以使用频率与外部时钟的频率实质上相等的时钟或者频率比外部时钟的频率低的时钟。
一般的半导体存储装置在外部时钟的上升定时接收从外部输入的外部数据、外部命令和外部地址，并在外部时钟的下降定时输出所述外部数据、所述外部命令和所述外部地址作为内部信号。输入到一般的半导体存储装置的外部数据、外部命令和外部地址的大小与外部时钟的半个周期实质上相等。随着外部时钟的频率增加，外部数据、外部命令和外部地址的大小降低。因此，在一般的半导体存储装置中，随着外部时钟的频率增加，外部数据、外部命令和外部地址的建立和保持余量降低。
图4A和图4B是根据本发明的一个实施例的图1所示的半导体存储装置的时序图。根据本发明，基于频率与外部时钟的频率实质上相等的时钟来接收外部数据，基于频率与外部时钟的频率实质上相等的时钟或者频率比外部时钟的频率低的时钟来接收外部命令和外部地址。因此，根据本发明，可以接收与外部时钟的半个周期相对应的外部数据，可以根据使用本发明半导体存储装置的用户或预先设定的环境来接收比外部时钟的半个周期大的外部命令和外部地址。根据本发明，可以实质地维持与现有技术相似的外部命令和外部地址的建立和保持余量，即图4B所示；并且可以提高外部命令和外部地址的建立和保持余量，如图4A所示。
结果，根据本发明，在实质地维持与现有技术相似的数据输入速度的同时可以提高外部命令和外部地址的建立和保持余量。
虽然上面已经描述了一些实施例，但是本领域技术人员将会理解的是，描述的实施例仅仅是示例性的。因此，本文描述的内部时钟频率控制电路和使用内部时钟频率控制电路的半导体存储装置不应当基于所描述的实施例而受到限制。确切地说，本文描述的内部时钟频率控制电路和使用内部时钟频率控制电路的半导体存储装置应当仅仅根据所附权利要求书并结合上面的描述和附图来限定。
Claims (17)
1.一种半导体装置的时钟控制电路，包括：
模式寄存器组，所述模式寄存器组被配置为接收模式寄存器组控制信号并输出模式寄存器组信号；
延迟单元，所述延迟单元被配置为当在所述模式寄存器组信号被激活后经过了预定周期时产生使能信号；
分频命令译码器，所述分频命令译码器被配置为当所述使能信号被激活时，接收同步命令并对同步命令进行译码，以产生分频开始信号；以及
分频选择单元，所述分频选择单元被配置为接收具有第一频率的输入时钟，并输出具有第二频率的选择时钟，其中，所述第二频率的值依赖于所述分频开始信号的电平而实质上等于所述第一频率的值或小于所述第一频率的值。
2.如权利要求1所述的时钟控制电路，其中，所述模式寄存器组被配置为基于所述模式寄存器组控制信号，决定所述半导体存储装置所接收的外部命令和外部地址的脉冲宽度。
3.如权利要求1所述的时钟控制电路，其中，所述延迟单元被配置为当所述模式寄存器组信号被激活后经过了数据处理时钟的预定周期时，将所述模式寄存器组信号输出作为所述使能信号。
4.如权利要求3所述的时钟控制电路，其中，
所述延迟单元包括级联耦接的多个触发器；以及
所述多个触发器中的每个接收所述数据处理时钟，所述多个触发器中的最前面的触发器接收模式寄存器组信号，而所述多个触发器中的最后面的触发器输出所述使能信号。
5.如权利要求1所述的时钟控制电路，其中，所述分频命令译码器被配置为：当所述使能信号被激活时被激活；对所述同步命令进行译码；并且如果所述同步命令的译码输出表明的是指示对所述输入时钟进行分频的命令，则激活所述分频开始信号。
6.如权利要求1所述的时钟控制电路，还包括：
时钟缓冲器，所述时钟缓冲器被配置为通过将外部时钟缓冲来输出所述输入时钟；以及
时钟控制单元，所述时钟控制单元被配置为接收所述输入时钟并产生数据处理时钟。
7.如权利要求6所述的时钟控制电路，其中，所述分频选择单元包括：
时钟分频部，所述时钟分频部被配置为对所述输入时钟进行分频并产生分频时钟；以及
时钟选择部，所述时钟选择部被配置为基于所述分频开始信号，来输出所述输入时钟或所述分频时钟作为所述选择时钟。
8.一种半导体装置，包括：
内部时钟频率控制电路，所述内部时钟频率控制电路被配置为基于模式寄存器组控制信号和同步命令，来将频率与外部时钟的频率实质上相等的时钟或者频率与外部时钟的频率不同的时钟输出作为选择时钟；
数据处理单元，所述数据处理单元被配置为基于频率与所述外部时钟的频率实质上相等的时钟来接收输入的外部数据并将输入的所述外部数据输出作为内部数据；以及
命令地址处理单元，所述命令地址处理单元被配置为基于所述选择时钟，来接收外部命令和外部地址并将所述外部命令和所述外部地址输出作为内部命令和内部地址。
9.如权利要求8所述的半导体装置，其中，所述内部时钟频率控制电路包括：
时钟缓冲器，所述时钟缓冲器被配置为通过将所述外部时钟缓冲来产生内部时钟；
第一时钟控制单元，所述第一时钟控制单元被配置为接收所述内部时钟并产生输入到所述数据处理单元的数据处理时钟；以及
第二时钟控制单元，所述第二时钟控制单元被配置为接收所述选择时钟并产生输入到所述命令地址处理单元的命令地址处理时钟。
10.如权利要求9所述的半导体装置，其中，所述数据处理单元被配置为基于所述数据处理时钟来将所述外部数据输出作为所述内部数据。
11.如权利要求9所述的半导体装置，其中，所述命令地址处理单元被配置为基于所述命令地址处理时钟来将所述外部命令和所述外部地址输出作为所述内部命令和所述内部地址。
12.如权利要求9所述的半导体装置，其中，所述内部时钟频率控制电路包括：
模式寄存器组，所述模式寄存器组被配置为接收所述模式寄存器组控制信号并输出模式寄存器组信号；
延迟单元，所述延迟单元被配置为当在所述模式寄存器组信号被激活后经过了预定周期时将使能信号激活；
分频命令译码器，所述分频命令译码器被配置为当所述使能信号被激活时，对所述同步命令进行译码并产生分频开始信号；以及
分频选择单元，所述分频选择单元被配置为基于所述分频开始信号，来将通过对所述内部时钟进行分频而获得的时钟输出作为所述选择时钟或将所述内部时钟输出作为所述选择时钟。
13.如权利要求12所述的半导体装置，其中，所述模式寄存器组被配置为基于所述模式寄存器控制信号，来确定所述半导体装置是接收具有与所述外部时钟的半个周期相对应的脉冲宽度的外部命令和外部地址，还是接收具有与所述外部时钟的一个周期相对应的脉冲宽度的外部命令和外部地址。
14.如权利要求12所述的半导体装置，其中，所述延迟单元被配置为在所述数据处理时钟的预定时间段之后将所述模式寄存器组信号输出作为所述使能信号，所述数据处理时钟的频率与所述外部时钟的频率实质上相等。
15.如权利要求14所述的半导体装置，其中，
所述延迟单元包括级联耦接的多个触发器；以及
所述多个触发器的每个接收所述数据处理时钟，所述多个触发器中的最前面的触发器接收所述模式寄存器组信号，而所述多个触发器中的最后面的触发器输出所述使能信号。
16.如权利要求12所述的半导体装置，其中，所述分频命令译码器被配置为：当所述使能信号被激活时被激活；对所述同步命令进行译码；并且如果所述同步命令的译码输出表明的是指示对所述内部时钟进行分频的命令，则激活所述分频开始信号。
17.如权利要求12所述的半导体装置，其中，所述分频选择单元包括：
时钟分频部，所述时钟分频部被配置为对所述内部时钟进行分频并产生分频时钟；以及
时钟选择部，所述时钟选择部被配置为基于所述分频开始信号，来输出所述内部时钟或所述分频时钟作为所述选择时钟。
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