Nothing Special   »   [go: up one dir, main page]

CN102334181A - 晶体管安装体及其制造方法 - Google Patents

晶体管安装体及其制造方法 Download PDF

Info

Publication number
CN102334181A
CN102334181A CN200980157498XA CN200980157498A CN102334181A CN 102334181 A CN102334181 A CN 102334181A CN 200980157498X A CN200980157498X A CN 200980157498XA CN 200980157498 A CN200980157498 A CN 200980157498A CN 102334181 A CN102334181 A CN 102334181A
Authority
CN
China
Prior art keywords
substrate
transistor
semiconductor layer
stress
fixing body
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN200980157498XA
Other languages
English (en)
Inventor
田中健一郎
上田哲三
松尾尚庆
引田正洋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Publication of CN102334181A publication Critical patent/CN102334181A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H01L23/04—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
    • H01L23/053—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having an insulating or insulated base as a mounting for the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/71—Means for bonding not being attached to, or not being formed on, the surface to be connected
    • H01L2224/72—Detachable connecting means consisting of mechanical auxiliary parts connecting the device, e.g. pressure contacts using springs or clips
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/562—Protection against mechanical damage
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/22—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIBVI compounds
    • H01L29/221—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIBVI compounds including two or more compounds, e.g. alloys
    • H01L29/225—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIBVI compounds including two or more compounds, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H01L29/452—Ohmic electrodes on AIII-BV compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/47—Schottky barrier electrodes
    • H01L29/475—Schottky barrier electrodes on AIII-BV compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1203—Rectifying Diode
    • H01L2924/12032—Schottky diode

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Die Bonding (AREA)

Abstract

晶体管安装体的制造方法具备：形成晶体管(100)的步骤(a)；对形成基板(101)进行研磨的步骤(b)；和将对形成基板(101)进行了研磨后的晶体管(100)固定于保持基板(200)的步骤(c)。步骤(a)在形成基板(101)的主面上依次形成第1半导体层以及比该第1半导体层带隙大的第2半导体层。步骤(b)对形成基板(101)的与主面相反侧的面进行研磨。步骤(c)在将形成基板(101)的翘曲变小的方向的应力施加于形成基板(101)的状态下将晶体管(100)固定于保持基板(200)上。

Description

晶体管安装体及其制造方法
技术领域
本发明涉及晶体管安装体及其制造方法，特别涉及使用了氮化物半导体的功率晶体管等的安装体及其制造方法。
背景技术
氮化镓(GaN)等氮化物半导体与硅(Si)以及砷化镓(GaAs)等相比，带隙、绝缘破坏电场以及电子的饱和漂移速度较大。此外，在氮化铝镓(AlGaN)和氮化镓(GaN)的异质构造中，通过自发极化以及压电极化而在异质界面产生二维电子气(2DEG)，能够在不进行杂质的掺杂的情况下得到1×1013cm-2以上的表面载流子浓度(シ一トキャリァ濃度)。将该高浓度的二维电子气作为载气来使用的高电子迁移率晶体管(HEMT)近年受到注目，提出了各种构造的HEMT(例如，参照非专利文献1。)。
非专利文献1：S.Arulkumaran，另外，″Enhancement of breakdownvoltage by AlN buffer layer thickness in AlGaN/GaN high-electron-mobilitytransistors on 4 in.diameter silicon″，APPLIED PHYSICS LETTERS，2005年，86卷，P.123503
在将使用了这种氮化物半导体的HEMT用于开关元件等的情况下，沟道电阻和电流崩塌的特性变得非常重要。若使用沟道电阻较大的HEMT作为开关元件，则热损耗所导致的发热变大，设备的动作变得不稳定。此外，由于发热而沟道电阻进一步增大，最终设备可能被破坏。
电流崩塌是指，在暂时将开关置为断开状态，并再次将其置为接通状态时，在一定时间内电流不流动的现象。若电流崩塌的特性恶劣则高速的开关动作变得困难，在设备的动作中产生非常严重的问题。
本申请发明者们，发现了在安装HEMT时大幅减小沟道电阻的方法。此外，显然通过减小沟道电阻还能够改善电流崩塌的特性。
发明内容
本公开的目的在于，能够使用本申请发明者们所发现的减小HEMT的沟道电阻的方法，来实现大幅减小了沟道电阻的晶体管安装体。
为了达成所述目的，例示的晶体管安装体的制造方法采用在对晶体管施加了应力的状态下将晶体管固定于保持基板上的结构。
具体而言，例示的晶体管安装体的制造方法的特征在于，具备：步骤(a)，形成晶体管，该晶体管具有在形成基板的主面上依次层叠的第1半导体层以及比该第1半导体层带隙大的第2半导体层；步骤(b)，在步骤(a)之后，对形成基板上的与主面相反侧的面进行研磨；和步骤(c)，在步骤(b)之后，在将形成基板的翘曲变小的方向的应力施加于形成基板的状态下，将晶体管固定于保持基板上，形成基板由与第1半导体层以及第2半导体层不同的材料构成。
例示的晶体管安装体的制造方法具备在将形成基板的翘曲变小的方向的应力施加于形成基板的状态下将晶体管固定于保持基板上的步骤。因此，固定于保持基板的晶体管的形成基板的翘曲变小。由此，第1半导体层的变形得到缓和，第1半导体层中的晶格常数接近块状的情况的理论值。因此，能够将第1半导体层和第2半导体层的晶格常数的差保持得较大，并对第2半导体层施加较大的拉伸应力。由于对第2半导体层施加的拉伸应力变大，因此第2半导体层的压电极化变大，二维电子气层的表面载流子浓度变高。其结果，能够实现沟道电阻较低的晶体管安装体。此外，由于沟道电阻变小，因此电流崩塌的特性也提高。
在例示的晶体管安装体的制造方法中，在步骤(c)中，在将应力施加于形成基板之后，在保持应力的状态下粘接形成基板和保持基板即可。
在例示的晶体管安装体的制造方法中，通过使用按压垫按压晶体管来施加应力即可。此外，也可以通过使用应力施加夹具按压晶体管来施加应力。在此情况下，应力施加夹具采用具有隔着晶体管与保持基板对置的按压垫、和将按压垫向保持基板侧按压的按压部的结构即可。
在例示的晶体管安装体的制造方法中，也可以采用如下结构，即步骤(c)包含：在保持基板上形成焊料层的步骤；在焊料层熔融的状态下，将晶体管载置于保持基板上的步骤；在焊料层熔融的状态下，对晶体管进行按压的步骤；和在对晶体管进行了按压的状态下，对焊料层进行固化的步骤。
在例示的晶体管安装体的制造方法中，在步骤(c)中，按照第1半导体层中的c轴的晶格常数的值成为构成第1半导体层的材料中的c轴的晶格常数的理论值的99.9％以上且100.1％以下的方式进行固定即可。
在例示的晶体管安装体的制造方法中，在步骤(c)中，按照形成基板的曲率半径成为12000m以上的方式进行固定即可。
例示的晶体管安装体的制造方法，也可以在步骤(c)之前，还具备步骤(d)，该步骤(d)将对形成基板施加应力的应力施加膜形成于第2半导体层上。此外，也可以在步骤(c)之前，还具备步骤(d)，该步骤(d)将对形成基板施加应力的应力施加膜形成于形成基板的与主面相反侧的面上。
在例示的晶体管安装体的制造方法中，形成基板为硅基板，第1半导体层采用氮化镓即可。
第1晶体管安装体，其特征在于，具备：保持基板；和晶体管，其固定于保持基板上，晶体管具有在形成基板的主面上依次层叠的第1半导体层以及与该第1半导体层相比带隙大的第2半导体层，形成基板由与第1半导体层以及第2半导体层不同的材料构成，第1半导体层中的c轴的晶格常数的值，是构成第1半导体层的材料中的c轴的晶格常数的理论值的99.9％以上且100.1％以下。
第1晶体管安装体中，第1半导体层中的c轴的晶格常数的值为构成第1半导体层的材料中的c轴的晶格常数的理论值的99.9％以上且100.1％以下。因此，能够将第1半导体层和第2半导体层的晶格常数的差保持得较大，能够对第2半导体层施加较大的拉伸应力。因此，第2半导体层的压电极化变大，二维电子气层的表面载流子浓度变高。其结果，能够降低沟道电阻。此外，电流崩塌的特性也提高。
第2晶体管安装体的特征在于，具备：保持基板；和晶体管，其固定于保持基板上，晶体管具有在形成基板的主面上依次层叠的第1半导体层以及与该第1半导体层相比带隙大的第2半导体层，形成基板由与第1半导体层以及第2半导体层不同的材料构成，形成基板的曲率半径是12000m以上。
第2晶体管安装体中，形成基板的曲率半径为12000m以上。因此，能够缓和在第1半导体层上产生的变形。由此，第1半导体层的晶格常数接近块状(bulk)的情况的理论值，能够将第1半导体层和第2半导体层的晶格常数的差保持得较大。因此，第2半导体层的压电极化变大，且二维电子气层的表面载流子浓度变高。其结果，能够降低沟道电阻。此外，电流崩塌的特性也提高。
在第1及第2晶体管安装体中，也可以还具有应力施加夹具，该应力施加夹具对形成基板施加应力。
在第1及第2晶体管安装体中，应力施加夹具采用如下结构即可，即具有：按压垫，其以隔着晶体管的方式与保持基板对置地设置；和弹簧，其设置于保持基板和按压垫之间，将按压垫拉向保持基板侧。此外，应力施加夹具也可以采用如下结构，即具有：按压垫，其以隔着晶体管的方式，与保持基板对置地设置；框体，其固定于保持基板；和弹簧，其设置于框体和按压垫之间，将按压垫向保持基板侧按压。
第1及第2晶体管安装体也可以还具备应力施加膜，该应力施加膜形成于第2半导体层上，向形成基板的翘曲变小的方向施加应力。
第1及第2晶体管安装体也可以还具备应力施加膜，该应力施加膜形成于形成基板的与主面相反侧的面上，向形成基板的翘曲变小的方向施加应力。
在第1及第2晶体管安装体中，形成基板为硅基板，第1半导体层采用氮化镓即可。
根据本公开的晶体管安装体及其制造方法，能够实现大幅降低了沟道电阻的场效应晶体管安装体。
附图说明
图1是表示对晶体管的基板进行研磨的前后的沟道电阻的关系的曲线图。
图2(a)～(d)是表示测定沟道电阻时的晶体管的状态的剖面图。
图3是表示GaN晶体的c轴的晶格常数和沟道电阻之间的关系的曲线图。
图4(a)及(b)表示基于基板的翘曲的GaN层和AlGaN层的状态，(a)是基板的翘曲较大的情况，(b)是基板的翘曲较小的情况。
图5是表示在表面翘曲为凸型的晶体管中，对基板进行研磨的前后的沟道电阻的值的曲线图。
图6是表示对晶体管的基板进行研磨的前后的电流崩塌度的关系的曲线图。
图7是表示GaN层的半峰宽(full width at half maximum)和电流崩塌度之间的关系的曲线图。
图8是表示对晶体管的基板进行研磨的前后的漏电流的关系的曲线图。
图9是表示一个实施方式所涉及的晶体管安装体的剖面图。
图10是按照步骤顺序表示一实施方式所涉及的晶体管安装体的制造方法的剖面图。
图11是按照步骤顺序表示一实施方式所涉及的晶体管安装体的制造方法的剖面图。
图12是表示将第1半导体层的膜厚设为3μm的情况下的基板的曲率半径的分布的曲线图。
图13是表示一实施方式的变形例所涉及的晶体管安装体的一例的剖面图。
图14是表示一实施方式的变形例所涉及的晶体管安装体的一例的剖面图。
图15是表示一实施方式的变形例所涉及的晶体管安装体的一例的剖面图。
图16是表示一实施方式的变形例所涉及的晶体管安装体的一例的剖面图。
图17是表示一实施方式的变形例所涉及的晶体管安装体的一例的剖面图。
图18是表示一实施方式的变形例所涉及的晶体管安装体的一例的剖面图。
图19是表示在一实施方式的变形例所涉及的晶体管安装体中使用的晶体管的一例的剖面图。
具体实施方式
首先，对本申请发明者们所发现的减小高电子迁移率晶体管(HEMT)的沟道电阻的方法的原理进行说明。
本申请发明者们发现，对在厚度为525μm的硅(Si)基板上形成的HEMT测定了沟道电阻后，将基板研磨约200μm并再次测定沟道电阻，则沟道电阻大幅降低。图1表示在对基板进行研磨的前后对HEMT的沟道电阻Rbf进行测定所得到的结果，纵轴是基板的研磨后的测定值，横轴是基板的研磨前的测定值。如图1所示，通过对基板进行研磨，沟道电阻Rbf的值变为约2分之1。沟道电阻Rbf的值通过在对基板、源电极以及栅电极施加了0V的电压，并对漏电极施加了2V的电压的状态下，对源极-漏极间的电阻值进行测定来求出。
本申请发明者们如下这样研究了通过对HEMT的基板进行研磨，而沟道电阻降低的原因。在对芯片(chip)状态的HEMT测定沟道电阻时，将HEMT固定于真空卡盘(chuck)来进行测定。在基板较厚的情况下，即使将HEMT固定于真空卡盘，基板的形状也不会较大地变化。但是，在基板较薄的情况下，固定于真空卡盘时，基板变得平坦。例如，在基板的厚度为525μm的情况下，如图2(a)所示，固定于真空卡盘401前的基板402A的曲率半径R1为1840m。此外，如图2(b)所示，固定于真空卡盘401后的基板402A的曲率半径R2为3325m。另一方面，如图2(c)所示，在研磨了200μm左右的基板402B的情况下，固定于真空卡盘401前的曲率半径R3为716m，比研磨前的基板402A的曲率半径R1更小。但是，如图2(d)所示，在将研磨后的基板402B固定于真空卡盘401的情况下，曲率半径R4成为测定界限、即12000m以上。
像这样，在对基板进行了研磨的情况下，在基板的翘曲较小的状态下进行了沟道电阻的测定。通过对基板进行研磨而曲率半径变小的原因，可以认为是由于，因为基板变薄，所以基板所产生的应力被缓和。另一方面，可以认为，由于基板变薄因此基板变得容易变形，在固定于真空卡盘的情况下，曲率半径变得比对基板进行研磨之前大，平坦性提高。由此，可以认为，沟道电阻的减小并不是因为对基板进行了研磨本身，而是因为通过固定于真空卡盘而基板的曲率半径变大，即基板的翘曲变小。
在Si基板上形成了HEMT的情况下，基板的翘曲变大，曲率半径减小到1000m～2000m左右的原因，可以认为是由于Si和氮化物半导体之间的晶格常数的差异以及热膨胀系数的差异等。像这样，在基板产生了翘曲的状态下，可以认为，在基板上形成的氮化物半导体层也产生翘曲，在氮化物半导体层产生了变形。
图3表示在Si基板上形成的HEMT的GaN层的c轴方向的晶格常数和沟道电阻之间的关系。晶格常数根据通过θ-2θ法测定出的X射线衍射强度而算出。在X射线衍射测定时，由于HEMT被固定于真空卡盘，因此可以认为，基板的曲率半径在没有对基板进行研磨的情况下为3000m左右，在对基板进行了研磨的情况下为12000m以上。如图3所示，在没有对基板进行研磨的情况下为0.5205nm以上的c轴的晶格常数，在对基板进行了研磨的情况下成为0.5180nm左右。块状(bulk)的GaN单晶的c轴的晶格常数的理论值为0.5185nm，在对基板进行了研磨的情况下，与理论值的偏差为0.1％以内。此外，在GaN层的c轴的晶格常数接近理论值的情况下沟道电阻变小。
GaN层的c轴的晶格常数大于理论值，这意味着GaN的晶体在c轴方向上被拉长，发生了变形。由于在c轴方向上被拉长的晶体在a轴方向上缩短，因此a轴的晶格常数小于理论值。因此，如图4(a)所示，GaN层和AlGaN层的a轴的晶格常数之差变小。因此，施加给AlGaN层的拉伸应力变小，不易产生压电极化。其结果，可以认为2DEG的载流子浓度降低，HEMT的沟道电阻上升。在对基板进行研磨后用真空卡盘卡住的情况下，可以认为c轴的晶格常数与理论值大致相等，a轴的晶格常数也与理论值大致相等。因此，如图4(b)所示，GaN层和AlGaN层的a轴的晶格常数的差，与对基板进行研磨之前相比变大。因此，施加给AlGaN层的拉伸应力变大，AlGaN层内的压电极化变大。其结果，可以认为2DEG的载流子浓度上升，HEMT的沟道电阻与对基板进行研磨之前相比变小。
在Si基板上形成氮化物半导体层的情况下，由于氮化物半导体的晶格常数与Si相比较小，因此一般来说形成了氮化物半导体层的表面侧翘曲为凹型。特别是，在生长基板的晶格常数大于在其上生长的半导体材料的晶格常数的情况下，形成了半导体层的表面侧容易翘曲为凹型。在图1中，在测定中使用的HEMT，表面侧全部翘曲为凹型。但是，根据氮化物半导体的晶体生长条件，表面侧也可能翘曲为凸型。例如，若在作为缓冲层使用的AlN层上使AlGaN层生长，并在其上使未掺杂的GaN层生长，则存在表面侧翘曲为凸型的倾向。具体而言，在525μm厚度的Si基板上依次形成厚度为300nm的AlN、厚度为600nm的Al0.5Ga0.5N层以及厚度为400nm的Al0.2Ga0.8N层后，生长了3μm未掺杂的GaN层时，表面侧翘曲为凸型。
图5表示针对表面侧翘曲为凸型的HEMT，测定了对基板进行研磨的前后的沟道电阻所得到的结果。在主面侧翘曲为凸型的HEMT中，若对基板进行研磨后进行测定，则沟道电阻也降低为对基板进行研磨之前的80％～60％。因此，即使在主面侧翘曲为凸型的情况下，通过增大基板的曲率半径、即减小基板的翘曲，并减小在GaN层上产生的变形，显然也能够减小沟道电阻。
在此情况下，将基板的厚度为525μm的HEMT固定于真空卡盘之前的曲率半径为460m，固定于真空卡盘的情况的曲率半径为作为测定界限的12000m以上。另一方面，若将基板研磨200μm，则固定于真空卡盘之前的曲率半径为230m，固定于真空卡盘的情况的曲率半径为12000m以上。在基板的主面侧翘曲为凸型的情况下，与翘曲为凹型的情况相比，容易贴紧真空卡盘在基板上施加较大的力，因此可以认为，即使在基板的厚度较厚的情况下，固定于真空卡盘时的曲率半径也变大。但是，在此情况下，也推测对基板进行研磨使其变薄的情况曲率半径变得更大，基板的翘曲变小。此外，沟道电阻的测定结果也支持该推测。
接下来，说明对电流崩塌进行研究的结果。图6表示针对图1所示的在沟道电阻的测定中使用的HEMT，测定了电流崩塌度所得到的结果。电流崩塌是指，在将HEMT暂时置为断开状态后，再次将其置为接通状态的情况下，在一定时间内电流变得难以流动的现象。以下，将通常的沟道电阻Rbf、和刚刚从断开状态变为接通状态后的沟道电阻Raf的比Raf/Rbf作为电流崩塌度，来评价电流崩塌的大小。将在保持了30秒对源电极、栅电极以及基板施加了0V、并对漏电极施加了200V的状态后，立即将施加于漏电极的电压置为2V时的源极-漏极间的电阻作为Raf。
如图6所示，通过对基板进行研磨，电流崩塌度与对基板进行研磨之前相比小得多，且偏差也变小。图7表示通过使用ω扫描模式进行针对GaN层的(1012)线的X射线衍射而得到的摇摆曲线的半峰宽、和电流崩塌度Raf/Rbf之间的关系。在进行基板的研磨之前，电流崩塌度Raf/Rbf存在较大偏差，且半峰宽越小，则电流崩塌度Raf/Rbf越急剧地恶化。另一方面，进行基板的研磨后，与对基板进行研磨之前相比，电流崩塌度Raf/Rbf得到了很大改善。特别是，在半峰宽的值为800arcsec左右的采样中，电流崩塌度Raf/Rbf改善了7位左右。此外，电流崩塌度的偏差也变小。电流崩塌度优选小于1000，而在对基板进行了研磨的情况下充分满足该值。
为何产生这种现象并不明确。但是，在基板的研磨前后，半峰宽几乎没有发生变化，因此改善了GaN层的晶体性，并由此改善了电流崩塌度的可能性较低。因此，改善了电流崩塌度的理由推测如下。在将HEMT置为断开状态时，在施加了高电场的区域产生电子陷阱(electron trap)，再次将HEMT置为接通状态时俘获到的电子起到与负的栅极电压相同的作用，因此可以认为电流崩塌由于沟道被变狭窄而产生。因此，只要电子陷阱的密度NT充分小于2DEG的电子密度NS，则不易产生电流崩塌。在对基板进行研磨来减小翘曲的情况下，可以认为电子陷阱的密度NT不发生变化，但2DEG的电子密度NS变大。因此，可以认为，电子陷阱的密度NT相对于2DEG的电子密度NS的比NT/NS相对减小，改善了电流崩塌度。
电流崩塌得到改善的另一方面，断开状态下的漏电流可能增大。但是，如图8所示，在基板的研磨前后，漏电流的值几乎看不出差别。
如上所述，使用了在Si基板等异构基板上形成的氮化物半导体的HEMT，通过减小基板的翘曲，能够降低沟道电阻。此外，伴随沟道电阻的降低，电流崩塌也能够得到改善。以下，举出具体例来对能够减小HEMT的基板的翘曲并降低沟道电阻的HEMT的安装方法进行说明。
(一实施方式)
图9表示本实施方式所涉及的晶体管安装体的剖面结构。如图9所示，本实施方式的晶体管安装体，在保持基板200上通过焊料层202固定了使用了氮化物半导体的HEMT100。HEMT100在形成基板101的曲率半径为12000m以上的状态下固定于保持基板上。
HEMT100在Si基板等形成基板101的主面上形成。形成基板101从与主面相反侧的面(背面)侧被研磨，膜厚变薄。在形成基板101的主面上，形成有由氮化铝(AlN)构成的低温缓冲层103。在低温缓冲层103上，形成有氮化物半导体层。氮化物半导体层具有由未掺杂的GaN构成的第1半导体层105、和在第1半导体层105上形成的由未掺杂的AlGaN构成的第2半导体层107。在第2半导体层107上，形成有源电极111、栅电极115以及漏电极113。源电极111以及漏电极113是层叠了例如钛(Ti)和铝(Al)的欧姆电极。栅电极115是层叠了例如白金(Pt)和金(Au)的肖特基电极。
接下来，参照图10对本实施方式所涉及的HEMT100的安装方法进行说明。首先，如图10(a)所示，使用已知的方法来形成HEMT100。
接下来，如图10(b)所示，将HEMT100的形成基板101从与形成了氮化物半导体层的面相反侧的面(背面)侧进行研磨，使其膜厚变薄。形成基板101的研磨量根据形成基板101的翘曲的大小以及研磨前的形成基板的厚度等来决定即可。例如，在厚度为525μm的Si基板的情况下，优选研磨200μm左右。
接下来，如图10(c)所示，使放置于保持基板200上的焊料熔融来作为熔融焊料层202A。接着，将HEMT100载置于熔融焊料层202A上。
接下来，如图11(a)所示，使用按压垫210来对载置于保持基板200上的HEMT100施加应力，减小形成基板101的翘曲。
接着，如图11(b)所示，保持对HEMT100施加了应力的状态进行冷却，将焊料层202固化。
由此，如图11(c)所示，能够在保持着减小了形成基板101的翘曲的状态，将HEMT100固定于保持基板200上。
这样一来，不仅是在形成基板101的表面侧翘曲为凹型的情况，在翘曲为凸型的情况下，也能够在减小了形成基板101的翘曲的状态下，将HEMT100固定于保持基板200上。此外，在使用了焊料以外的其他粘接材料的情况下，也能够通过同样的方法，保持着形成基板101的翘曲小的状态，将HEMT100固定于保持基板200上。虽然说明了使用按压垫210来对HEMT100施加应力的例子，但只要不对HEMT100造成损伤则使用怎样的方法都可以。
使形成基板101的翘曲成为何种程度，只要根据需要的沟道电阻的值或电流崩塌度的值来决定即可。如前所述，只要使安装后的形成基板101的曲率半径成为12000m以上，则能够将沟道电阻的值减小到进行安装前的2分之1左右。此外，电流崩塌度降低7位～8位左右。另一方面，通过减小翘曲，能够使构成第1半导体层105的氮化物半导体的晶格常数接近理论值。通过使构成第1半导体层105的氮化物半导体的晶格常数为理论值的99.9％以上且100.1％以下，能够将沟道电阻的值减小到进行安装前的2分之1左右，并将电流崩塌度降低7位～8位左右。
在将HEMT使用于电力控制等用途的情况下，要求高耐压。为了提高HEMT的耐压，不仅提高源极-漏极间的耐压，而且提高源极-基板间以及漏极-基板间的耐压是很重要的。这是因为，若在源极-漏极间施加较强的电压，则通过导电性的形成基板在源极-漏极间产生击穿。为了提高源极-基板间以及漏极-基板间的耐压，需要加厚第1半导体层105的膜厚。例如，在第1半导体层105为膜厚1μm的GaN的情况下，源极-基板间以及漏极-基板间的耐压成为400V以下。为了使HEMT的耐压成为600V以上，优选使第1半导体层105的膜厚为3μm以上，在需要800V以上的耐压的情况下，优选使第1半导体层105的膜厚为4μm以上。
若为了提高HEMT的耐压而加厚第1半导体层105的膜厚，则施加给形成基板的应力变大，形成基板的翘曲变大，曲率半径超过12000m几乎不可能。因此，为了减小形成基板的翘曲，使曲率半径成为12000m以上，需要从外部施加应力。图12表示使第1半导体层105的膜厚为3μm的情况下的、形成基板的曲率半径的分布。图12(a)表示如图12(c)所示那样形成了氮化物半导体层的表面侧翘曲为凸型的情况的频度。图12(b)表示如图12(d)所示那样形成了氮化物半导体层的表面侧翘曲为凹型的情况的频度。如图12所示，形成基板的表面侧翘曲为凹型的情况比翘曲为凸型的情况多，曲率半径的平均为大约150m。从图12可知，仅通过在Si基板上生长GaN，实现曲率半径超过12000m的小翘曲的HEMT非常困难。
这样，若为了提高HEMT的耐压而加厚第1半导体层105的膜厚，则形成基板的翘曲变大且曲率半径减小。因此，本实施方式所示的对形成基板施加应力，在减小了翘曲的状态下将其固定在保持基板上的方法特别有用。
(一实施方式的变形例)
参照附图对一实施方式的变形例进行说明。图13表示本变形例所涉及的晶体管安装体的剖面结构。在图13中，通过对与图9相同的构成要素附加相同的符号来省略说明。如图13所示，本变形例的晶体管安装体通过应力施加夹具300进行了向形成基板101的应力施加。
应力施加夹具300只要能够对形成基板101施加应力，并能够保持施加的应力即可。例如，具有：按压垫301，其以隔着HEMT100的方式与保持基板200相对地配置；按压部303，其为将按压垫301拉向保持基板200侧的弹簧；和按压支柱305，其配置于按压垫301和HEMT100之间。通过调节连接按压垫301和保持基板200之间的按压部303的弹簧的强度，能够对HEMT100施加最合适的应力。若在被施加了应力而使形成基板101的翘曲变小的状态下，将焊料层202冷却并固化，则能够保持形成基板101的翘曲变小的状态，来将HEMT100固定于保持基板200上。按压部303只要能够对按压垫301施加必要的应力则不限于弹簧，也可以使用其他弹性体。
应力施加夹具300只要能够将HEMT100向保持基板200侧按压即可。因此，也可以不是将按压垫301拉向保持基板200侧，而是如图14所示将按压垫301向保持基板200侧按压的结构。在此情况下，使用具有固定于保持基板200的框体311、和设置于框体311与按压垫301之间的弹簧等弹性体313的按压部即可。此外，也可以取代弹簧等弹性体而使用利用了螺钉等的夹紧机构来对按压垫301进行按压。
另外，应力施加夹具300用于在将HEMT100安装于保持基板200时，对HEMT100施加应力，减小形成基板101的翘曲。因此，也可以在将HEMT100安装于保持基板200之后，将应力施加夹具300取下。在此情况下，应力施加夹具300不需要固定于保持基板200。如图15所示，将框体311固定于载置了保持基板200的平板315即可。此外，也可以上下颠倒地从保持基板200侧进行按压。
在图13～图15中，使用按压支柱305来对HEMT100进行按压，但也可以通过按压垫301直接对HEMT100进行按压。在此情况下，如图16所示，为了保护HEMT100的表面，也可以在第2半导体层107上形成保护膜109。此外，如图17和图18所示，也可以从形成基板101侧进行按压。
在图13～18中，应力施加夹具300使用按压垫301和保持基板200来对HEMT100施加压力。但是，也可以使用按压垫301和与保持基板200不同的按压用基板来对HEMT100施加压力。在此情况下，只要按照每个按压用基板固定于保持基板200上即可。
此外，保护膜109也可以采用对HEMT100施加应力的应力施加膜。这样一来，由于通过应力施加膜对形成基板101施加应力，因此能够不进行按压地降低形成基板101的翘曲。在此情况下，可以不使用应力施加夹具或垫等对HEMT100进行按压地直接固定于保持基板200上。若在形成了应力施加膜的情况下，也同时使用按压，则能够进一步降低形成基板的翘曲。应力施加膜使用由聚甲基丙烯酸甲酯(PMMA)膜等聚合物构成的膜等即可。此外，应力施加膜120也可以取代设置于第2半导体层107上而如图19所示那样设置于形成基板101的背面侧。
在实施方式以及变形例中，说明了形成基板采用Si基板的例子。但是，在本公开中示出的内容，只要是由于与氮化物半导体晶格常数以及热膨胀系数等不同而在对氮化物半导体层进行制膜厚后产生翘曲的基板，则同样成立。因此，在使用了由氮化物半导体以外的材料构成的基板的情况下能够得到同样的效果。因此，也可以取代Si基板而使用蓝宝石基板、碳化硅(SiC)基板或绝缘硅(SOI：silicon-on-insoulator)基板等。
虽然说明了第1半导体层105使用GaN，第2半导体层107使用AlGaN的例子，但只要能够使第2半导体层107的带隙大于第1半导体层105的带隙，则使用怎样组成的氮化物半导体层都可以。例如，可以使用将In、Ga以及Al中的至少一种和N包含于构成元素中的任意组成的氮化物半导体层。此外，不限于2元或3元化合物半导体，也可以为4元以上的化合物半导体。此外，只要是具有具备异质接合界面的氮化物半导体层的HEMT，则电极的结构等也可以适当变更。
并且，在实施方式以及变形例中以使用了氮化物半导体的HEMT为例进行了说明，但显然本公开的内容只要是利用压电效应产生2DEG的系统则同样成立。因此，在实施方式以及变形例中示出的结构，也可以应用于使用氮化物半导体以外的材料的情况。例如，可以应用于第1半导体层105使用ZnO，第2半导体层107使用ZnMgO，利用在ZnO和ZnMgO的界面产生的2DEG的半导体装置。
在实施方式以及变形例中，作为粘接HEMT和保持基板的方法，使用了焊料，但不限于此。例如，若将在Si基板上形成的HEMT的Si基板侧研磨200μm，并载置于由厚度为5mm的Si构成的保持基板上之后，一边用实施方式以及变形例所示的方法进行加压一边在氢环境气体中进行退火处理，则能够在减轻了翘曲的状态下将HEMT粘接于保持基板。
工业实用性
本发明所涉及的晶体管安装体及其制造方法，能够实现大幅降低了沟道电阻的场效应晶体管安装体，特别是作为使用了氮化物半导体的功率晶体管等的场效应晶体管的安装体及其制造方法等很有用。
(符号说明)
100    HEMT
101    形成基板
103    低温缓冲层
105    第1半导体层
107    第2半导体层
109    保护膜
111    源电极
113    漏电极
115    栅电极
120    应力施加膜
200    保持基板
202    焊料层
202A   熔融焊料层
210    按压垫
300    应力施加夹具
301    按压垫
303    按压部
305    按压支柱
311    框体
313    弹性体
315    平板
401    真空卡盘
402A   基板
402B   基板

Claims (19)

1.一种晶体管安装体的制造方法，其具备：
步骤(a)，形成晶体管，所述晶体管具有在形成基板的主面上依次层叠的第1半导体层以及比该第1半导体层带隙大的第2半导体层；
步骤(b)，在所述步骤(a)之后，对所述形成基板上的与所述主面相反侧的面进行研磨；和
步骤(c)，在所述步骤(b)之后，在将所述形成基板的翘曲变小的方向的应力施加于所述形成基板的状态下，将所述晶体管固定于保持基板上；
所述形成基板由与所述第1半导体层以及第2半导体层不同的材料构成。
2.根据权利要求1所述的晶体管安装体的制造方法，其特征在于，
在所述步骤(c)中，在将所述应力施加于所述形成基板之后，在保持所述应力的状态下，粘接所述形成基板和所述保持基板。
3.根据权利要求2所述的晶体管安装体的制造方法，其特征在于，
通过使用按压垫对所述晶体管进行按压来施加所述应力。
4.根据权利要求2所述的晶体管安装体的制造方法，其特征在于，
通过使用应力施加夹具对所述晶体管进行按压来施加所述应力。
5.根据权利要求4所述的晶体管安装体的制造方法，其特征在于，
所述应力施加夹具具有：
按压垫，其隔着所述晶体管与所述保持基板对置；和
按压部，其将所述按压垫向所述保持基板侧按压。
6.根据权利要求1所述的晶体管安装体的制造方法，其特征在于，
所述步骤(c)包含：
在所述保持基板上形成焊料层的步骤；
在所述焊料层熔融的状态下，将所述晶体管载置于所述保持基板上的步骤；
在所述焊料层熔融的状态下，对所述晶体管进行按压的步骤；和
在对所述晶体管进行按压的状态下，将所述焊料层固化的步骤。
7.根据权利要求1所述的晶体管安装体的制造方法，其特征在于，
在所述步骤(c)中，按照所述第1半导体层中的c轴的晶格常数的值，成为构成所述第1半导体层的材料中的c轴的晶格常数的理论值的99.9％以上且100.1％以下的方式进行固定。
8.根据权利要求1所述的晶体管安装体的制造方法，其特征在于，
在所述步骤(c)中，按照所述形成基板的曲率半径成为12000m以上的方式进行固定。
9.根据权利要求1所述的晶体管安装体的制造方法，其特征在于，
在所述步骤(c)之前，还具备步骤(d)，所述步骤(d)将对所述形成基板施加应力的应力施加膜形成于所述第2半导体层上。
10.根据权利要求1所述的晶体管安装体的制造方法，其特征在于，
在所述步骤(c)之前，还具备步骤(d)，所述步骤(d)将对所述形成基板施加应力的应力施加膜形成于所述形成基板的与所述主面相反侧的面上。
11.根据权利要求1所述的晶体管安装体的制造方法，其特征在于，
所述形成基板是硅基板，
所述第1半导体层由氮化镓构成。
12.一种晶体管安装体，其具备：
保持基板；和
晶体管，其固定于所述保持基板上，
所述晶体管具有：在形成基板的主面上依次层叠的第1半导体层以及与该第1半导体层相比带隙大的第2半导体层，
所述形成基板由与所述第1半导体层以及第2半导体层不同的材料构成，
所述第1半导体层中的c轴的晶格常数的值，是构成所述第1半导体层的材料中的c轴的晶格常数的理论值的99.9％以上且100.1％以下。
13.一种晶体管安装体，其具备：
保持基板；和
晶体管，其固定于所述保持基板上，
所述晶体管具有：在形成基板的主面上依次层叠的第1半导体层以及与该第1半导体层相比带隙大的第2半导体层，
所述形成基板由与所述第1半导体层以及第2半导体层不同的材料构成，
所述形成基板的曲率半径是12000m以上。
14.根据权利要求13所述的晶体管安装体，其特征在于，
还具备应力施加夹具，所述应力施加夹具对所述形成基板施加应力。
15.根据权利要求14所述的晶体管安装体，其特征在于，
所述应力施加夹具具有：
按压垫，其以隔着所述晶体管的方式与所述保持基板对置地设置；和
弹簧，其设置于所述保持基板和所述按压垫之间，将所述按压垫拉向所述保持基板侧。
16.根据权利要求14所述的晶体管安装体，其特征在于，
所述应力施加夹具具有：
按压垫，其以隔着所述晶体管的方式与所述保持基板对置地设置；
框体，其固定于所述保持基板；和
弹簧，其设置于所述框体和所述按压垫之间，将所述按压垫向所述保持基板侧按压。
17.根据权利要求13所述的晶体管安装体，其特征在于，
还具备应力施加膜，其形成于所述第2半导体层上，向所述形成基板的翘曲变小的方向施加应力。
18.根据权利要求13所述的晶体管安装体，其特征在于，
还具备应力施加膜，其在所述形成基板的与所述主面相反侧的面上形成，向所述形成基板的翘曲变小的方向施加应力。
19.根据权利要求13所述的晶体管安装体，其特征在于，
所述形成基板是硅基板，
所述第1半导体层由氮化镓构成。
CN200980157498XA 2009-02-26 2009-10-16 晶体管安装体及其制造方法 Pending CN102334181A (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2009043783A JP2010199377A (ja) 2009-02-26 2009-02-26 トランジスタ実装体及びその製造方法
JP2009-043783 2009-02-26
PCT/JP2009/005404 WO2010097859A1 (ja) 2009-02-26 2009-10-16 トランジスタ実装体及びその製造方法

Publications (1)

Publication Number Publication Date
CN102334181A true CN102334181A (zh) 2012-01-25

Family

ID=42665086

Family Applications (1)

Application Number Title Priority Date Filing Date
CN200980157498XA Pending CN102334181A (zh) 2009-02-26 2009-10-16 晶体管安装体及其制造方法

Country Status (4)

Country Link
US (1) US8450146B2 (zh)
JP (1) JP2010199377A (zh)
CN (1) CN102334181A (zh)
WO (1) WO2010097859A1 (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5883331B2 (ja) 2012-01-25 2016-03-15 住友化学株式会社 窒化物半導体エピタキシャルウェハの製造方法及び電界効果型窒化物トランジスタの製造方法
JP6154604B2 (ja) * 2012-12-07 2017-06-28 住友化学株式会社 窒化物半導体エピタキシャルウェハ
KR102163725B1 (ko) * 2013-12-03 2020-10-08 삼성전자주식회사 반도체 소자 및 그 제조방법
JP6559745B2 (ja) 2017-08-23 2019-08-14 株式会社東芝 半導体デバイス検査装置、半導体デバイス検査方法、そのプログラム、半導体装置およびその製造方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07176553A (ja) * 1993-12-17 1995-07-14 Matsushita Electric Ind Co Ltd チップの実装装置および実装方法
JP2713200B2 (ja) * 1995-01-17 1998-02-16 日本電気株式会社 半導体装置およびその製造方法
US6765232B2 (en) * 2001-03-27 2004-07-20 Ricoh Company, Ltd. Semiconductor light-emitting device, surface-emission laser diode, and production apparatus thereof, production method, optical module and optical telecommunication system
JP4146736B2 (ja) * 2003-02-06 2008-09-10 三菱電機株式会社 半導体装置の製造方法
JP2005044959A (ja) * 2003-07-28 2005-02-17 Toshiba Corp 半導体装置
WO2005024955A1 (ja) * 2003-09-05 2005-03-17 Sanken Electric Co., Ltd. 半導体装置
JP2007059595A (ja) * 2005-08-24 2007-03-08 Toshiba Corp 窒化物半導体素子
US7928426B2 (en) * 2007-03-27 2011-04-19 Intel Corporation Forming a non-planar transistor having a quantum well channel

Also Published As

Publication number Publication date
US8450146B2 (en) 2013-05-28
WO2010097859A1 (ja) 2010-09-02
US20110297960A1 (en) 2011-12-08
JP2010199377A (ja) 2010-09-09

Similar Documents

Publication Publication Date Title
KR100778196B1 (ko) 반도체 기판과 전계 효과형 트랜지스터 및 이들의 제조방법
US20070194342A1 (en) GaN SEMICONDUCTOR DEVICE AND PROCESS EMPLOYING GaN ON THIN SAPHIRE LAYER ON POLYCRYSTALLINE SILICON CARBIDE
EP2360719A1 (en) Epitaxial substrate for electronic devices and manufacturing method therefor
US20100301347A1 (en) Wafer bonding technique in nitride semiconductors
EP1965430A3 (en) Sic semiconductor device and method for manufacturing the same
CN102683394A (zh) 一种增强型器件及其制造方法
US20140264361A1 (en) Iii-nitride transistor with engineered substrate
US20140117382A1 (en) Epitaxial Wafer, Method for Fabricating the Wafer, and Semiconductor Device Including the Wafer
JP2013518445A (ja) ノーマリーオフの窒化ガリウムベースの半導体装置
CN102334181A (zh) 晶体管安装体及其制造方法
WO2019118473A1 (en) Methods for transistor epitaxial stack fabrication
WO2018192214A1 (zh) 纳米线GaN高电子迁移率晶体管
CN102224581A (zh) 场效应晶体管
EP2737521B1 (en) Manufacturing of wafers of wide energy gap semiconductor material for the integration of electronic and/or optical and/or optoelectronic devices
TWI572036B (zh) Nitride crystal structure
JPH10107263A (ja) 絶縁ゲート型炭化ケイ素半導体装置
KR20130083198A (ko) 질화물계 반도체 이종접합 반도체 소자
US8304774B2 (en) Transistor and method for fabricating the same
US20110272737A1 (en) Transistor and transistor control system
US20120018704A1 (en) Uniaxial tensile strain in semiconductor devices
JP2009290069A (ja) 半導体装置およびその製造方法
CN212874491U (zh) 一种SiC异质结晶体管外延结构及器件
CN209266411U (zh) 一种高性能晶体管
CN111599855A (zh) 一种SiC异质结晶体管外延结构及器件
KR102527924B1 (ko) 베타 산화갈륨의 분열 특성을 이용한 기계적 박리 방식의 전사 방법

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20120125