CN102315927A

CN102315927A - 一种时钟同步装置及方法

Info

Publication number: CN102315927A
Application number: CN201110182565A
Authority: CN
Inventors: 何宇东
Original assignee: Datang Mobile Communications Equipment Co Ltd
Current assignee: Datang Mobile Communications Equipment Co Ltd
Priority date: 2011-06-30
Filing date: 2011-06-30
Publication date: 2012-01-11

Abstract

本发明公开了一种时钟同步装置及方法，该装置包括依次连接的鉴相器、环路滤波器、压控振荡器、频率合成器和时钟驱动器，其中，时钟驱动器输出的时钟信号经分频器分频后反馈到鉴相器的输入端；鉴相器对分频后的时钟信号和参考时钟信号进行鉴相，将得到的鉴相值输入到环路滤波器；环路滤波器对输入的鉴相值低通滤波后，得到电压信号并输入到压控振荡器，由所述压控振荡器根据输入的电压信号控制振荡产生的时钟信号；频率合成器对振荡产生的时钟信号进行频率合成后，得到设定频率的时钟信号输入到时钟驱动器，由时钟驱动器驱动产生需要的时钟信号。本发明能够准确控制输出时钟的相位，提高了系统时钟性能。

Description

一种时钟同步装置及方法

技术领域

本发明涉及通信领域中的时钟技术，尤其涉及一种时钟同步装置及方法。

背景技术

对于通信网来说，它需要提供多种不同应用的业务，从普通业务到智能增值业务，从语音到数据、图像等综合业务，多种业务的并存使得系统的时钟问题显得越来越重要。

稳定的时钟信号是通信网内各种设备正常工作的基础，如果没有良好的时钟信号，数字信息在传递过程中就不可避免地会出现误码、滑码等现象，从而造成通信质量的下降。根据业务的不同，它的影响程度也不同。例如，对于语音通话来说会听到咔嗒声；传真业务会造成信息不全；数据业务丢包率会增高；图像传送会出现模糊不清等现象。因此为了确保业务质量，时钟同步系统在通信网中是必不可少的。

时钟锁相环技术是时钟同步系统的核心技术，其原理为通过将输出的时钟信号作为反馈信号与时钟参考源产生的时钟信号进行鉴相，根据鉴相结果控制输出的时钟信号，从而使输出的时钟信号的信号与时钟参考源产生的时钟信号的相位一致。

通信设备时钟质量直接关系到数字通信网能否正常工作，因此好的时钟参考源至关重要。通常时钟参考源来自一个高稳定度和高精度的参考时钟源(例如铯钟或铷钟)，或以GPS(Global Positioning System，全球定位系统)作为时钟参考源，在通信设备中也常常通过线路提取参考时钟信号，如：在E1线路信号中、SDH(Synchronous Digital Hierarchy，同步数字系列)线路信号中提取参考时钟信号。由于这些接收的参考时钟信号都经过了较长的传播距离，直接从线路恢复会有抖动或漂移，必须在接收端将这些干扰滤除。

现有的时钟同步装置采用了锁相环技术并对接收的参考时钟信号进行了干扰滤除，如图1所示为目前时钟同步装置的结构，它主要包括鉴相器、环路滤波器、压控振荡器、分频器、频率合成器和时钟驱动器，上述装置实现时钟同步的原理如下：

鉴相器对输入的f0和f1进行鉴相，将得到的模拟鉴相值(即相位差)采用采样频率F进行采样后，将采样得到的数字鉴相值输入到环路滤波器中，其中f0为时钟源输入进来的参考时钟信号，F为压控振荡器输出的时钟信号f的频率，f1为压控振荡器输出的时钟信号f经过分频器N次分频反馈进来的时钟信号，N为大于等于2的正数；

环路滤波器对从鉴相器接收的数字鉴相值进行低通滤波，消除由于参数时钟信号的传输产生抖动和漂移信号对鉴相值的影响，将滤波后的数字鉴相器经数模转换器(DA转换器)转换为模拟电压信号输出到压控振荡器；

压控振荡器根据输入的模拟电压信号控制输出时钟信号的相位值。

可见，鉴相器、环路滤波器、压控振荡器组成相位负反馈系统，从而采用锁相环技术实现f0与f1的相位一致，实现锁相目的。

频率合成器对压控振荡器输出的时钟信号进行频率合成，如进行倍频或进行分频等，得到实际需要的时钟信号，并将得到的时钟信号输入到时钟驱动器中，由时钟驱动器根据输入的时钟信号驱动产生设备需要的多路时钟信号。频率合成器一般也采用锁相环电路，对压控振荡器输出的时钟信号再次进行锁相，得到系统需要的时钟频率。

上述时钟同步装置不能对输出时钟的相位进行保证，因为该装置经过了频率合成器与时钟驱动电路之后，输出的时钟信号都会有相位的变化，且变化值不知道。即便是保证了f0与f1同相位，也没有实际意义。并且两级锁相环是独立的，前一级的抖动会继续传到下一级，从而影响系统的指标。因此上述时钟同步装置所存在的缺点是：最终输出的时钟信号的相位不可控且时钟系统指标不好。

发明内容

本发明的目的在于提供一种能够实现准确时钟信号的时钟同步装置及方法，以提供通信网设备中，同步设备的时钟指标。

本发明提供一种时钟同步装置，包括依次连接的鉴相器、环路滤波器、压控振荡器、频率合成器和时钟驱动器，其中，

所述时钟驱动器输出的时钟信号经分频器分频后反馈到鉴相器的输入端；

所述鉴相器对分频后的时钟信号和参考时钟信号进行鉴相，将得到的鉴相值输入到环路滤波器；

所述环路滤波器对输入的鉴相值低通滤波后，得到电压信号并输入到压控振荡器，由所述压控振荡器根据输入的电压信号控制振荡产生的时钟信号；

所述频率合成器对振荡产生的时钟信号进行频率合成后，得到设定频率的时钟信号输入到时钟驱动器，由时钟驱动器驱动产生需要的时钟信号。

本发明还提供一种基于上述装置进行时钟同步的方法，包括：

将参考时钟信号f0和时钟信号f1送入到鉴相器中，所述f1为时钟驱动器输出的时钟信号经分频器分频后得到的时钟信号；

通过鉴相器对分频后的时钟信号和参考时钟信号进行鉴相，将得到的鉴相值输入到环路滤波器；

通过环路滤波器对输入的鉴相值低通滤波后，得到电压信号并输入到压控振荡器，由所述压控振荡器根据输入的电压信号控制振荡产生的时钟信号；

通过频率合成器对振荡产生的时钟信号进行频率合成后，得到设定频率的时钟信号输入到时钟驱动器，由时钟驱动器驱动产生需要的时钟信号。

利用本发明提供的时钟同步装置及方法具有以下有益效果：

1)能保证时钟同步装置可以稳定可靠地工作，精度高，可以应用在各种需要高精度的同步的场合；

2)结构灵活，可以根据具体需要调整设计，控制成本；

3)控制步骤简洁，这样保证了电路高效且计算量不大，用低成本的处理器就可以实现；

4)很容易控制输出时钟的相位，提高时钟系统性能。

附图说明

图1为现有技术中的时钟同步装置结构图；

图2为本发明实施例提供的时钟同步装置结构图；

图3为本发明实施例中鉴相器的时序结构图；

图4为本发明实施例中时钟同步方法流程图；

图5为本发明实施例中环路滤波器的锁相控制流程图。

具体实施方式

下面结合附图和实施例对本发明提供的时钟同步装置及方法进行更详细地说明。

本发明的目的在于提供一种新的时钟同步装置及方法，消除目前参考源中产生的抖动和漂移，为各类通信系统提供一个高性能的时钟同步系统，当然也可以应用在与锁相有关的其他领域。

本发明实施例提供的时钟同步装置，如图2所示，包括依次连接的鉴相器、环路滤波器、压控振荡器、频率合成器和时钟驱动器，其中，

时钟驱动器输出的时钟信号f经分频器分频后反馈到鉴相器的输入端，根据图2，分频后得到时钟信号f1；

鉴相器对分频后的时钟信号f1和参考时钟信号f0进行鉴相，将得到的鉴相值输入到环路滤波器，利用鉴相器可以得到两路时钟信号的相位差，鉴相器的具体结构可以采用现有电路结构；

环路滤波器对输入的鉴相值低通滤波后，得到电压信号并输入到压控振荡器，由所述压控振荡器根据输入的电压信号控制振荡产生的时钟信号，通过环路滤波器的低通滤波，可以消除参考源输出的参考时钟信号因传输而产生的抖动和漂移，环路滤波器产生的电压信号反映了相位差的大小，从而使压控振荡器对振荡产生的时钟信号进行控制，使最时钟驱动器输出的时钟信号的相位与参考时钟信号的相位一致；

频率合成器对振荡产生的时钟信号进行频率合成后，得到设定频率的时钟信号输入到时钟驱动器，由时钟驱动器驱动产生需要的时钟信号，利用频率合成器可以得到需要的时钟频率，而频率合成器输出的时钟信号通常不能输入到设备中，因此需要时钟驱动器将时钟信号的电流增大或进行一驱多的处理后输出设备需要的时钟信号。

本发明实施例提供的时钟同步装置，由于鉴相器将最终输出的时钟信号与参考时钟信号进行鉴相，因此很容易控制输出时钟的相位，提高了系统时钟性能，避免频率合成器和时钟驱动器的时钟信号的影响，可广泛应用于数字通信领域中需要时钟同步的设备中，能高效地提高业务传输的稳定性和准确性。

通常，鉴相器需要对鉴相后的模拟鉴相值进行采样，并对采样得到的数字鉴相值滤波，根据滤波后的数字鉴相值得到模拟的电压信号，优选地，如图2所示，本实施例中的时钟同步装置还包括：

倍频器，连接在时钟驱动器和鉴相器之间，对时钟驱动器输出的时钟信号f进行倍频后，得到时钟信号nf，并将时钟信号nf输入到鉴相器；

鉴相器采用倍频后的时钟信号nf的频率对得到的鉴相值进行采样；

环路滤波器对采样得到的数字鉴相值低通滤波后，经所述数模转换器转换为模拟的电压信号并输入到压控振荡器。

倍频器用于实现N倍频，N大于等于1，使用时钟信号nf对鉴相值采样，因为该信号频率高，所以采样精度高，又由于该信号由时钟驱动器最终输出的时钟信号作为参考倍频而成，所以在采样的时候，同时也将系统输出的频率变化值量化到鉴相值中。在数学模型上分析，就相当于两个锁相环级连，提高了锁相环系统的抗干扰性。

进一步地，鉴相器根据参考时钟信号的时钟周期T，在每个时钟周期T结束后，输出鉴相中断信号，并输出本次时钟周期T内采样得到的数字鉴相值；环路滤波器收到鉴相中断信号后，再读取鉴相器输出的数字鉴相值进行低通滤波。从而确保在鉴相值稳定后，鉴相器再输出鉴相结果，确保压控振荡器读取的鉴相结果的准确。

本实施例中用于对时钟驱动器输出的时钟信号进行分频的分频器，可以使用FPGA(Field Programmable Gate Array，现场可编程门阵列)或CPLD(Complex Programmable Logic Device，复杂可编程逻辑器件)实现，也可以使用专用芯片实现。分频器用于实现1/N’分频，N’大于等于1。且经分频器分频后得到的时钟信号f1的频率与参考时钟信号f0的频率相同。

本实施例中用于对时钟驱动器输出的时钟信号进行倍频的倍频器，可以使用FPGA或CPLD实现，也可以使用专用芯片实现。倍频器用于实现N倍频，N大于等于1，本实施例中N’和N可以相同也可以不同。

本实施例中用于对两路f0与f1信号进行鉴相并采用nf的采样频率采样，最终将鉴相值量化输出的鉴相器，优选使用可编程器件实现，如FPGA或CPLD。

本实施例中环路滤波器把从鉴相器输入进来的鉴相值进行低通滤波计算，消除抖动和漂移信号，优选使用低成本的处理器实现，如单片机、ARM等处理器，再配合一个数模转换器DA，将数字鉴相值转换成压控振荡器需要的模拟电压信号。

本实施例中压控振荡器将输入的电压信号转换成频率信号，根据系统的指标使用OCXO(Oven Controlled Crystal Oscillator，恒温晶体振荡器)或TCXO(Temperature Compensate X′tal(crystal)Oscillator，温度补偿晶体振荡器)来实现，压控振荡器的晶振指标根据系统的指标需求选择，在通信系统中，如果要求满足三级中，晶振的指标要求日老化率优于1×10E-8。

本实施例中频率合成器采用模拟锁相环电路，并将压控振荡器输出的时钟信号作为锁相环电路的参考时钟信号，具体电路结构与普通的锁相环电路相同，可以使用专用芯片实现，也可以使用分立器件实现。

本实施例中时钟驱动器对输入的时钟信号进行一驱多，可以使用专用时钟驱动芯片实现，也可以用FPGA或CPLD实现。

优选地，本实施例把鉴相器、倍频器、分频器、时钟驱动器可以集成到一个可编程器件中，这样降低系统的成本，优化结构。

本发明实施例中的时钟同步装置与现有时钟同步装置相比，可以使时钟同步系统在不提高现有设计成本的情况下，大幅提高时钟系统的指标。

本发明实施例还提供一种基于上述时钟同步装置的时钟同步方法，如图3所示，包括以下步骤：

步骤S301，将参考时钟信号f0和时钟信号f1送入到鉴相器中，所述f1为时钟驱动器输出的时钟信号f经分频器分频后得到的时钟信号；

其中，f1的频率与f0的频率相同。

步骤S302，通过鉴相器对分频后的时钟信号f1和参考时钟信号f0进行鉴相，将得到的鉴相值输入到环路滤波器；

优选地，通过倍频器对时钟驱动器输出的时钟信号f进行倍频，将倍频后的时钟信号nf输入到所述鉴相器；

鉴相器使用时钟信号nf的频率对f0与f1的相位差进行采样，因为该信号频率高，所以采样精度高，又由于该信号由系统最终输出的时钟作为参考倍频而成，所以在采样的时候，同时也将系统输出的频率变化值量化到鉴相值中。在数学模型上分析，就相当于两个锁相环级连，提高了锁相环系统的抗干扰性。

优选地，鉴相器进行鉴相并通过nf信号进行采样后，根据参考时钟信号f0的时钟周期T，在每个时钟周期T结束后，输出有效的鉴相中断信号，并输出本次时钟周期T内采样得到的数字鉴相值，如图4所示，鉴相器中断信号为低电平时有效。

步骤S303，通过环路滤波器对输入的鉴相值低通滤波后，得到电压信号并输入到压控振荡器；

如图5所示，本实施例中环路滤波器收到有效的鉴相中断信号后，先清中断，即通知鉴相器将有效的鉴相中断信号置位无效，即置位高电平，然后环路滤波器再读取鉴相器输出的数字鉴相值；如果f0比f1的相位超前，则鉴相值x为正，如果f0比f1的相位滞后，则鉴相值x为负，其中x具体为本周期内使用nf采样后的采样值个数；环路滤波器对读取的鉴相值进行低通滤波，以快速删除抖动和漂移，具体采用如下方式进行低通滤波：

y(n)＝k₁x(n)+k₂x(n-1)+k₃x(n-2)+....+k_mx(n-m+1)

其中，y(n)为滤波后的数字鉴相值，k₁～k_m为环路滤波器的滤波系数，m为滤波系数个数，x(n)为本次读取的数字鉴相值，x(n-j)为本次时钟周期之前的前j次读取的数字鉴相值，j为正整数，0≤j≤m-1。

环路滤波器的滤波系数可以根据环路参数的要求进行修改，一般m的值小于12，该环路滤波器算法实现复杂度低，使用一般的处理器就可以实现。

环路滤波器将计算的结果输入到数模转换器DA，由数模转换器将鉴相值转换为电压信号，该电压信号作为压控振荡器的压控值进行保存并输入到压控振荡器。

步骤S304，压控振荡器根据输入的电压信号控制振荡产生的时钟信号；

步骤S305，通过频率合成器对振荡产生的时钟信号进行频率合成后，得到设定频率的时钟信号输入到时钟驱动器；

步骤S306，由时钟驱动器驱动产生需要的时钟信号f，同时，时钟驱动器的输出的两路时钟信号f分别送到分频器和倍频器，倍频器将输入的时钟信号f进行倍频，将倍频后的时钟信号nf送入鉴相器中，与此同时，分频器对输入的时钟信号f进行分频，将分频后的时钟信号f1送入鉴相器中，返回执行步骤S301，由鉴相器对两路f0与f1进行鉴相，如此循环。

本发明实施例提供的时钟同步装置及方法有以下优点：

1)能保证时钟同步系统可以稳定可靠地工作，精度高，可以应用在各种需要高精度的同步的场合；

2)结构灵活，可以根据具体需要调整设计，控制系统成本；

4)采用可编程逻辑器件设计，可以实现多种组合。设计方式灵活多变，适应性强；

5)很容易控制输出时钟的相位，提高系统性能。

显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims

1.一种时钟同步装置，其特征在于，包括依次连接的鉴相器、环路滤波器、压控振荡器、频率合成器和时钟驱动器，其中，

2.如权利要求1所述的装置，其特征在于，还包括：

倍频器，连接在所述时钟驱动器和鉴相器之间，对所述时钟驱动器输出的时钟信号进行倍频后输入到所述鉴相器；

所述鉴相器采用倍频后的时钟信号的频率对得到的鉴相值进行采样；

所述环路滤波器对采样得到的数字鉴相值低通滤波后，经所述数模转换器转换为模拟的电压信号并输入到压控振荡器。

3.如权利要求2所述的装置，其特征在于，

所述鉴相器根据参考时钟信号的时钟周期T，在每个时钟周期T结束后，输出有效的鉴相中断信号，并输出本次时钟周期T内采样得到的数字鉴相值；

所述环路滤波器收到有效的鉴相中断信号后，再读取鉴相器输出的数字鉴相值进行低通滤波。

4.如权利要求2或3所述的装置，其特征在于，

所述鉴相器、倍频器、分频器、时钟驱动器集成到一个可编程器件中。

5.如权利要求1～3任一所述的装置，其特征在于，

所述频率合成器采用锁相环电路，并将压控振荡器输出的时钟信号作为锁相环电路的参考时钟信号。

6.如权利要求1～3任一所述的装置，其特征在于，

所述压控振荡器使用恒温晶体振荡器OCXO或温度补偿晶体振荡器TCXO实现；

所述鉴相器、时钟驱动器、倍频器、分频器使用现场可编程门阵列FPGA或复杂可编程逻辑器件CPLD实现。

7.一种基于权利要求1所述装置进行时钟同步的方法，其特征在于，包括：

8.如权利要求7所述的方法，其特征在于，进一步包括：

通过倍频器对所述时钟驱动器输出的时钟信号进行倍频，将倍频后的时钟信号输入到所述鉴相器；

所述鉴相器进行鉴相后，采用倍频后的时钟信号的频率对得到的鉴相值进行采样；

9.如权利要求7所述的方法，其特征在于，

所述鉴相器进行鉴相后，根据参考时钟信号的时钟周期T，在每个时钟周期T结束后，输出有效的鉴相中断信号，并输出本次时钟周期T内采样得到的数字鉴相值；

10.如权利要求9所述的方法，其特征在于，环路滤波器读取鉴相器输出的数字鉴相值进行低通滤波，具体采用如下方式：

y(n)＝k₁x(n)+k₂x(n-1)+k₃x(n-2)+....+k_mx(n-m+1)

其中，k₁～k_m为环路滤波器的滤波系数，m为滤波系数个数，x(n)为本次读取的数字鉴相值，x(n-j)为前j次读取的数字鉴相值，j为正整数，0≤j≤m-1。