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CN101877339A - 导线架 - Google Patents

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CN101877339A
CN101877339A CN2010101661785A CN201010166178A CN101877339A CN 101877339 A CN101877339 A CN 101877339A CN 2010101661785 A CN2010101661785 A CN 2010101661785A CN 201010166178 A CN201010166178 A CN 201010166178A CN 101877339 A CN101877339 A CN 101877339A
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Abstract

本发明揭露一种导线架，其包括一芯片座与多个接脚，该芯片座的背面具有一凹槽。此凹槽定义一边框环绕一凹陷，且此凹陷管控可熔材料的突出。此外，一封装体包含此导线架。此外，一种制造一导线架的方法，包含图案化一金属薄片以形成芯片座与多个接脚，及形成一凹槽于该芯片座的背面。

Description

导线架
技术领域
本发明是关于一种半导体封装表面粘着技术(SMT)，特别是关于一种具有裸露芯片座表面的表面粘着封装。
背景技术
传统导线架的半导体晶粒封装是将半导体晶粒粘着在一导线架上且与其电性连接。此导线架，其是利用一像是铜的导电金属薄片图案化来形成，通常包含一芯片座，以将晶粒固定于其中，并且有多个接脚，以和晶粒做电性连接。粘着后的晶粒则可以被包覆或成型，且接脚会自此包覆或成型中的一侧或多侧的侧壁伸出(即“有接脚封装”)；或是接脚会终结于此包覆或成型中的一侧或多侧的侧壁(即“无接脚封装”)。
一个包覆的“无接脚封装”通常的形状是薄的长方形平行管状，具有较大的长方形或正方形的上下侧。通常，此芯片座的下表面与接脚会裸露于封装体的底侧(晶粒粘着侧)之外，且接脚的端点表面会裸露于(通常与其平齐)封装体一侧或多侧的侧壁之外。因此一个典型的“无接脚封装”半导体晶粒封装，在封装粘着侧看起来是薄的长方形或正方形块状物，而将晶粒粘着表面裸露于封装体的“底侧”(晶粒粘着侧或底侧)之外且接脚也是裸露于封装体靠近底部边缘的一侧或多侧侧壁之外。一个四边无接脚(QFN)封装具有接脚裸露于封装体靠近底部边缘的所有四边侧壁之外，而一个双边无接脚(DFN)封装则具有接脚裸露于封装体靠近底部边缘的两边侧壁(通常是相对的)之外。
有许多不同的方式可以使用来粘着晶粒于封装中，以及将晶粒与导线架做电性连接。举例而言，通常晶粒可以使用打线或是覆晶连接方式来与导线架电性连接。
在一传统的覆晶封装中，电导球或是凸块或用来将焊垫与晶粒连接，且晶粒是朝下的方式放置，即晶粒是将其主动侧面对导线架。而电导球或是凸块则是与导线架的打线位置对准，则可以建立晶粒与导线架电性连接的方式形成。
在一传统的打线封装中，晶粒是以朝上的方式放置，即将晶粒其主动侧远离导线架。在如此的封装中，使用晶粒粘着剂将晶粒固定在芯片座的晶粒粘着面上，而且以打线方式将晶粒上的焊垫与接脚上的打线位置(及某些情况下芯片座上的打线位置)连接而建立晶粒与导线架的电性连接。
此晶粒在运作时会产生热。在某些情况中，特别是芯片座裸露于封装体背面的结构下，此芯片座可以将晶粒的热带离封装体而传至其下的基板中。举例而言，晶粒可以使用具有热导性(或者选择具有电绝缘)的晶粒粘着剂将晶粒固定在芯片座上，如此热可以自晶粒的背面经过晶粒粘着剂而传至芯片座。
一个平面无接脚封装体可以由安置在一例如是印刷电路板的支撑体上。焊接手指可以裸露于支撑体的封装粘着面上以提供此封装体与支撑体上电路之间的电性连接。在一传统的表面粘着封装中，焊接手指是位于可以将裸露于封装背面的接脚对准的位置。导电性材料，通常是焊锡，可以施加在支撑体的焊接手指上，且此封装由将此封装放置在且与支撑体对准，然后再加热以回焊的方式完成此表面粘着的连接。在封装结构具有裸露的芯片座时，此支撑体上可以具有额外的裸露散热垫与芯片座对准放置；焊锡可以同时施加在散热垫与焊接手指上，以提供自封装至支撑体更佳的热传导。通常导热介层孔会将热自散热垫传送至支撑体的另一面，或是至支撑体的散热层(例如接地层)。
此封装通常会承受热应力，如热循环，且通常会在进行表面粘着至支撑体前进行外观检测和电性测试。无法通过外观检测和电性测试的封装体会被丢弃。
发明内容
本发明提供一种可表面粘着的封装体，其具有一裸露于此封装背面的芯片座，其能于表面粘着前热循环后通过外观检测，且于固定在如印刷电路板的支撑体上之后具有更好的良率及可靠的电性连接。如此可以根据本发明所提供的芯片座的凹陷背面而达成，且可以根据本发明所提供的一位于芯片座裸露背面的凹槽而达成。
导线架传统上是由图案化铜或铜合金薄片而制成。芯片座及接脚的底表面通常会电镀一层薄的金属或金属合金以提供较坚固的焊锡接点。此于芯片座及接脚的裸露背面的电镀材料会于粘着前热循环过程中熔化。此熔化的电镀层容易与杂质结合而造成不正常的突出表面。此与杂质结合的焊锡会在芯片座上突出甚多而妨碍一个或多个封装接脚上的焊锡无法和下方支撑体上的焊接手指产生良好的接点。或是，支撑体上或许在置晶座下方具有未被掩膜到的电路板导线，芯片座上突出的焊锡可能会接触到这些电路板导线而产生短路。即使是在突出的焊锡不会妨碍良好的电性接触或是造成短路的情况下，但是封装体被因此粘着到电路板，此封装体仍会或多会少的因为无法通过外观检测而被判定成异常。
通常，本发明的特征在于一导线架其芯片座与置晶端相对一端(背面)的一部份表面相对于封装的背面具有一凹陷。此导线架也可以具有向上偏移的芯片座，及可以使用一成形档墙以防止封装材料超过芯片座的背面；或是，芯片座的背面可以于封装体包覆之后进行回蚀刻。或者芯片座的背面包括一凹槽以定义环绕一凹陷的一边缘。此电镀材料包覆接脚的底表面及凹陷芯片座的底表面。由此凹陷所定义出空间的体积足够管控电镀材料突出物于此凹陷中，以减少电镀材料于表面粘着至支撑体时与下方的支撑体接触。依据封装体的垂直位移可以被减少或消除，不欲见的芯片座下方电镀材料与下方的支撑体导电路板接触也可以被避免。
本发明的一目的为提供一种导线架，其包括一芯片座与多个接脚，该芯片座的背面相对于封装的背面具有一凹陷。
在某些实施例中，导线架还包括一电镀材料包覆该些接脚的底表面及芯片座的凹陷表面。
在某些实施例中，凹陷定义一凹陷深度，其为介于该导线架厚度的三分之一与二分之一之间。在某些实施例中，此深度至少为表面粘着回焊时此电镀材料所预期突出的高度。在一特定范例中，所预期的突出高度为约75微米，则深度也为约75微米。
本发明的另一目的为提供一种导线架，其包括一芯片座与多个接脚，其中该芯片座的该背面包括一凹槽以定义环绕一凹陷的一边缘。
在某些实施例中，导线架还包括一电镀材料包覆该些接脚的底表面，该边缘的底表面和内表面，该凹陷的表面。
在某些实施例中，凹陷定义一凹陷深度，其为介于该导线架厚度的三分之一与二分之一之间。在某些实施例中，此深度至少为表面粘着回焊时此电镀材料所预期突出的高度。在一特定范例中，所预期的突出高度为约75微米，则深度也为约75微米。
在某些实施例中，芯片座具有至少两个凹槽，在某些实施例中，芯片座具有三个或以上的凹槽，每一均定义出一凹陷具有一凹陷深度，其为介于该导线架厚度的三分之一与二分之一之间。
本发明的又一目的为提供一种半导体封装体具有裸露的芯片座，该芯片座具有一裸露面相对于封装的背面具有一凹陷。在某些实施例中，该芯片座是向上位移的；在另一些实施例中，该芯片座是被回蚀刻的。在某些实施例中，该芯片座具有一凹槽于此裸露面。
在某些实施例中，此封装包含将一晶粒粘着在导线架上，此导线架包含芯片座具有一(或两个以上)凹槽位于置晶端相对一端(背面)。在许多不同的实施例中，此凹槽可以组态为上述的方式。
本发明的再一目的为提供一种制作一半导体导线架封装体的方法，由图案化一金属薄片以形成一芯片座与多个接脚，及于芯片座的背面形成一位移。在某些实施例中，此位移是将芯片座回蚀刻而形成；在其它的实施例中，此位移是将芯片座与接脚的相对位置变形而形成一向上偏移的芯片座。在某些实施例中，此位移是在芯片座的背面形成一凹槽而形成。在某些如此的实施例中，此凹槽是将芯片座的背面部分蚀刻而形成；在另一些如此的实施例中，此凹槽是将芯片座背面的一部分变形而形成。
附图说明
为进一步说明各实施例，本发明乃提供附图说明。所述附图为本发明揭露内容的一部分，其主要是用以说明实施例，并可配合说明书的相关描述来解释实施例的运作原理。配合参考这些内容，本领域具有通常知识者应能理解其它可能的实施方式以及本发明的优点。图中的元件并未按比例绘制。为了方便说明本发明，在本发明的实施例图标中，某些类似的元件并未再重新标号，虽然他们可以在不同的图标中分辨出来，其中：
图1A及图1B显示传统双边无接脚封装的示意图，图1A是上视图而图1B沿着线B-B’的剖面图。
图2A显示将图1B中的传统双边无接脚封装电镀后的示意图；
图2B为将图2A中的封装进行表面粘着前热工艺后的示意图；
图3A为将图2B中的封装表面粘着于一印刷电路板后的剖面示意图；
图3B和图3C则显示将图2B中的传统封装表面粘着失败后的剖面示意图；
图4A及图4B显示根据本发明一实施例的双边无接脚封装的示意图，图4A是上视图而图4B沿着线B-B’的剖面图。
图5A显示根据本发明一实施例将图4B中的双边无接脚封装体电镀于导线架后的示意图；
图5B显示根据本发明一实施例将图5A中的封装进行表面粘着前热工艺后的示意图；
图6A则显示根据本发明一实施例将图5B中的封装体成功的表面粘着后的剖面示意图；
图6B则显示根据本发明一实施例将图5B中的封装体成功的表面粘着后的剖面示意图；
图7和图8显示根据本发明替代实施例的示意图；
图9显示根据本发明替代实施例封装体的剖面示意图；
图10A、图10B和图10C显示根据本发明替代实施例封装体的剖面示意图。
具体实施方式
现在请参阅图标，图1A和图1B为传统双边无接脚(DFN)封装；图2A为已电镀的双边无接脚(DFN)封装，其可以准备测试；图2B为进行后续表面粘着热工艺的双边无接脚(DFN)封装，其可以准备进行表面粘着。图3A为已表面粘着的双边无接脚(DFN)封装，而图3B和图3C则显示两种失效模式，其或许是由将一传统的电镀封装粘着在例如一印刷电路板等支撑体时所导致。
现在请参阅图1A，显示传统双边无接脚(DFN)封装体表面粘着端的一底视图10。此封装体9的底表面定义出此封装的基本外观。芯片座4的底表面及多个接脚如2的底表面，裸露于此封装的底表面。这些接脚是沿着此封装体底表面的两相对侧排列，因此，被称为双边无接脚封装体；在一四边无接脚封装体中(另一种熟知的封装型态)这些接脚则是沿着此封装底表面的所有四侧排列。此外，这些接脚并不会超过封装体的侧边，所以因此也称为无接脚或无接脚封装。图1A所示传统双边无接脚(DFN)封装的内部则显示于图1B，其为沿着图1A B-B’线的剖面图。一晶粒14是被放置于芯片座4的置晶端且由晶粒粘着剂13所固定。此晶粒粘着剂也可以是导热性的，所以晶粒所产生的热可以很快地传导至芯片座4；此外，此晶粒粘着剂也可以是电性绝缘的。连接线如18将晶粒与导线架做电性连接；在此例示中，此晶粒是正向打线的，即打线工具先在焊垫15上形成一球形接点17，然后再将导线连接至接脚2上的接点处，在接脚2上的接点处形成针脚式19接点。于所有的打线接点形成之后，此结构被密封于一封装体9之内，其包覆住晶粒、连接线及此导线架的所有表面，除了芯片座4的底表面5及多个接脚2的底表面7之外。此封装体通常建构为一条线或是阵列形式的导线架，且单独的封装体自此条线或是阵列中被冲切或切断。因为接脚是被切割或是冲切的，这些接脚会裸露出单独封装的侧壁之外。
在一标准封装中，裸露的芯片座的底表面及多个接脚的底表面是会被电镀金属或是合金材料而显示于图2A中的25和29，举例而言，可为锡、锡-铋、锡-铜。标准的电镀厚度是介于300到800微英寸(约为7.62到20.32微米)之间。此电镀层可以增强在导线架与支撑体焊接端的焊接点强度。
于先前所注意到的，在表面粘着前热循环时(举例而言使用一红外线烤箱以升温至约260℃左右)，此熔化的电镀层或许会与不正常的杂质结合，而造成不正常的表面而无法通过外观检测标准(其甚至会在粘着后导致电性失效或是短路)。在电镀厚度为靠近标准封装的下限时(举例而言，约为7到8微米)，在粘着热循环后，此杂质突出物或许会不见或是变得较小而使表面足够平整可以通过外观检测标准。在电镀厚度为较厚时(举例而言，大于9微米)，在粘着热循环后，会造成一外观粗糙(且无法通过外观检测)的表面。
此效应显示于图2B的剖面图中。在芯片座底表面上的电镀材料形成突出物35，其最高具有高度H1。在接脚上的电镀材料形成突出物37，其最高具有高度H2，H2’。在芯片座上的突出物是较在接脚上的突出物为大(投影较高)因为在芯片座上的电镀材料其质量较大的缘故。图2B中所示的封装，或许会无法通过外观检测，假如被粘着在一支撑体时能导致电性失效或是短路。
一个通过测试及外观检测的封装体然后将此封装体安置在此支撑体上，并将接脚与相对应的焊接点手指对准，最后再将其加热以将回焊的方式，来将此封装固定在如印刷电路板的支撑体上。
图3A显示将图2B中的一封装体固定在印刷电路板32的支撑体上的示意图。此支撑体在封装体粘着面上提供有焊接手指34和散热垫33。焊接手指通常会与电路(未示)在支撑体之上及之内电性连接，而散热通孔(未示)会将散热垫与支撑体另一面例如是接地平面(未示)的导热层连接。此处所示的电镀材料突出物较图2B中的为小，且成功地透过焊锡将接脚与焊接手指连接以及将芯片座与散热垫连接，如图中所示(虽然或许没有预期中坚固)。此处芯片座上电镀材料形成突出物，其最高具有高度H3，且当封装体被粘着如图中所示时，此突出物造成于封装背面与支撑体粘着面之间的一站立高度O3。回焊的焊锡36将芯片座4与散热垫33连接，而回焊的焊锡38将接脚2与焊接手指34连接使其良好形成。因为O3之间距是很大，因此可能会造成焊接点使用的寿命减少而比较无法被接受。
于先前所注意到的，可熔化的材料于回焊中结合或许会产生无法接受的结果，如图3B和图3C所示。
请参阅图3B，其显示将图2B中的一传统的封装体由一回焊将其固定在印刷电路板32的支撑体上的示意图。此支撑体具有焊接手指34于对应的封装接脚2之下及电路板导线39于芯片座4之下。与图3A中的例子相同，芯片座上电镀材料形成突出物，其会于封装背面与支撑体粘着面之间的一站立高度O3。如图中所示，接脚2与焊接手指34之间的焊锡38具有一可接受的条件，虽然或许没有预期中坚固。然而，图3A中的向下突出的电镀材料35在芯片座4之下的至少某些电路板导线39其有不想要的接点。如此会导致电性失效或是短路。
请参阅图3C，其显示将图2B中的一传统的封装由一回焊将其固定在如印刷电路板32的支撑体上的示意图。与图3B一样，此支撑体32具有焊接手指34于对应的封装接脚2之下。在此例示中，并没有裸露的电路板导线于支撑体的芯片座4之下。然而，此处芯片座4之下的突出物与支撑体32的表面接触，且因为向下突出的电镀材料具有一较大的突出高度，其会导致于封装背面与支撑体粘着面之间的一站立高度O1。如此焊锡38在至少某些接脚2与焊接手指34之间的不具有良好的电性接触，因而导致此表面粘着的电性失效。
请参阅图4A显示，根据本发明一实施例的双边无接脚(DFN)封装表面粘着端的一底视图40，其中芯片座中的一凹槽以定义一凹陷的芯片座底表面。此封装体9的底表面定义出此封装的基本外观。芯片座24的底表面及多个接脚如22的底表面，裸露于此封装体的底表面。芯片座24底表面(背面)的一凹槽以定义一边缘23及一凹陷表面45。此凹槽具有一宽度W及一长度L，且此边缘23具有一宽度M。
图4A所示边无接脚(DFN)封装的内部则显示于图4B，其为沿着图4AB-B’线的剖面图。一晶粒14是被放置于芯片座24的置晶端且由晶粒粘着剂13所固定。连接线18将晶粒与导线架电性连接；在此例示中，此晶粒是正向打线的，即打线工具先在焊垫15上形成一球形接点17，然后再将导线连接至接脚22上的接点处，在接脚22上的接点处形成针脚式19接点。于所有的打线接点形成之后，此结构被密封于一封装体9之内，其包覆住晶粒、连接线、打线接点及此导线架的所有表面，除了芯片座24的凹陷表面45、边缘23的内表面和底表面、及接脚22的底表面27之外。此凹槽具有一深度D，此凹陷26的体积由此凹槽的深度D、宽度W和长度L所定义。此边缘23可以防止封盖材料于封盖过程中进入凹陷26中。
此凹槽可以利用如部份蚀刻方式来形成。举例而言，当此导线架利用将厚度约为150微米的铜或是铜合金薄片进行图案化来形成时，此导线架的背面必须被保护住，然后进行半蚀刻以形成厚度约为75微米的凹槽。此技术可以在芯片座24的非蚀刻面(置晶端)产生一平坦的表面，在此表面上提供与晶粒良好的附着特性。此封装体通常建构在为一条线或是阵列的导线架，且单独的封装自此条线或是阵列中被冲切或切断。因为接脚是被切割或是冲切的，这些接脚的端点会裸露出在成为单独封装体的侧壁之外。
替代地另外，此凹槽可以利用如“冲压”方式来形成。在此技术中，此凹槽是利用压力来使此芯片座变形而形成，因此一部分的芯片座会位移而形成凹槽。此“冲切”工艺可以利用将薄片切断以形成芯片座和接脚，然后再将芯片座变形，或是薄片可以利用蚀刻方式图案化后，再使用“冲压”方式来使此芯片座变形。一利用“冲压”方式形成具有导线架凹槽的封装可以利用图9的例示来说明。一晶粒14是被放置于此变形的芯片座94的置晶端且由晶粒粘着剂所固定。连接线将晶粒与接脚92电性连接。此凹槽定义一边框93及一凹陷表面95。此凹槽具有一深度D，及此凹陷96的体积由此凹槽的深度D、宽度和长度所定义。一封装体99包覆此晶粒、连接线、打线接点及此导线架的所有表面，除了芯片座94的凹陷表面95、边框的内表面和底表面、及接脚92的底表面97之外。此边框93可以防止封盖材料于封盖过程中进入凹陷96中。利用“冲压”方式形成的凹槽其尺寸是与利用部份蚀刻方式形成的凹槽近似。
请参阅图5A，裸露的接脚及芯片座的底表面是电镀上包含锡、锡-铋、锡-铜等材料；举例而言，电镀的接脚为57，而电镀的芯片座24底表面，包括边框表面为53和凹陷的底表面55。电镀的厚度是满足业界关于特定封装型态的规范；对双边无接脚(DFN)封装而言，一个标准电镀厚度的范例可为介于9到20微米之间。
电镀后的封装体然后进行粘着前热测试，举例而言使用一热循环(举例可为使用红外线回焊炉以升温至约260℃)。如同之前解释过的，会造成电镀层的熔化，且熔化的电镀层或许会与不正常的杂质结合。因为凹陷表面的突出会管控于凹槽之内，并不会严重地延伸出凹陷边框之外，在由边缘方向观察此封装时并不会看到。其结果是，此封装体不太可能会无法通过外观检测。更进一步，因为突出物不会严重地延伸出此封装体的背面之外，当封装体粘着于支撑体时，这些突出物不会与其下的特征产生干扰。因此，封装体接脚与焊接手指之间的产生良好电性接触，而且不会因为裸露于支撑体的芯片座之外而与其它电路接触产生短路。此结果显示于图5B的剖面图例示中。在芯片座凹槽凹陷表面上的电镀材料形成突出物65，其最高具有高度H3。在接脚上的电镀材料形成较小的突出物67，其最高具有高度H2，H2’，而在凹槽边框的突出物63是很小的。凹陷表面上的突出物是较在接脚(或是在边框)上的突出物为大(投影较高)因为在芯片座上的电镀材料其质量较大的缘故。因为此凹陷具有一深度D其大致与凹陷表面上最大的突出物高度H3相当，此凹陷表面上的突出物并不会投影超过此封装体的背面之外，且其在由边缘方向观察此封装时并不会看到。
然后将此封装体与支撑体对准，再进行一回焊工艺以将焊锡回焊于支撑体的焊接手指上，来形成焊接手指与封装接脚之间的电性连接。请参阅图6A显示将图5B中的一封装体由如回焊固定在如印刷电路板62的支撑体上的示意图。此支撑体62具有焊接手指64于对应的封装接脚22之下，但并没有裸露的电路板导线于支撑体的芯片座之下。在此所示的例示中，在凹槽边框的回焊的焊锡63并不会与支撑体62的表面接触。电镀材料突出物65是被凹陷所管控且不会与支撑体62的表面接触。因此(与图3C相较)，此突出物造成于封装背面与支撑体粘着面之间一较小的偏移高度O2，且在焊接手指与接脚之间的焊锡可以形成良好的电性接点。
请参阅图6B，其显示将图5B中的一封装体由一回焊将其固定在如印刷电路板62的支撑体上的示意图。在此例示中，此支撑体62具有焊接手指64于对应的封装接脚22之下及电路板导线39于芯片座24之下。于图6A中的例子相同，在凹槽边框的回焊的焊锡63并不会与支撑体62的表面接触。电镀材料突出物65是被凹陷所管控且不会与芯片座之下的支撑体表面的电路板导线39产生不必要的接触。因此，此突出物造成于封装背面与支撑体表面之间一较小的偏移高度O2，且在焊接手指与接脚之间的焊锡69可以形成良好的电性接点，更重要的是(与图3B相较)，可以避免芯片座与其下的电路产生电性短路的问题。
此芯片座的背面可以提供超过一个以上的凹槽，且这些凹槽可以是各种形状与排列，例如图7和图8所示的例子。图7显示一封装体70的背面，在其中导线架芯片座74具有四个凹槽76、76’、76”、76’”；图8则显示一封装体80的背面，在其中导线架芯片座84具有三个凹槽86、86’、86”。
图10A、图10B、图10C显示不同封装组态内部的剖面图(类似于图4B中所示)，其中芯片座的凹陷与此封装背面的相对关系。此封装体109的底表面定义出此封装的基本外观。接脚的底表面，例如122，裸露于此封装的底表面。在图10A和图10B中，芯片座并未提供凹槽。在图10A中，芯片座是利用回蚀刻以提供凹陷；而在图10B中，芯片座是向上位移。在图10C，芯片座则是如同之前所描述的实施例一般提供凹槽，但是此处的凹槽边框相对于封装的底表面是凹陷的。
请参阅图10A，一晶粒14是被放置于芯片座124的置晶端且由晶粒粘着剂所固定，连接线将晶粒的焊垫与接脚122的打线端电性连接。于所有的打线接点形成之后，此结构被密封于一封装体109之内，其包覆住晶粒、连接线、打线接点及此导线架的所有表面，除了芯片座及接脚的底表面之外。之后，接脚的底表面127被幕罩且裸露的芯片座进行回蚀刻，将芯片座变薄。封装体109的背面119仍大致保持如同蚀刻前一般，所以蚀刻产生的凹陷126是由芯片座124的完成表面125所定义。自封装体表面109至芯片座表面125的凹陷126的深度是由蚀刻的深度来决定，且此凹陷126的体积是由蚀刻的深度及芯片座回蚀刻之后在封装体所产生空间的宽度与长度所定义。于之后的热循环以后，向下凸出的电镀材料165、167或许会出现在裸露的背面如图中所示。
图10B显示封装具有向上位移的芯片座，其一个凹陷的底表面并未被此封装体所包覆。即，于金属薄片被图案化以形成芯片座与接脚之后，此芯片座1024被位移(通常是利用压力)所以此芯片座1024的背面1025与接脚1022的背面1027是位于不同的平面上。(如业界所熟知，连接杆至芯片座相对于接脚，此芯片座向上位移时会某种程度的伸展。)于芯片座被向上位移后，晶粒14是被放置于芯片座1024的置晶端且由晶粒粘着剂所固定，晶粒与接脚1022是电性连接。于所有的打线接点形成之后，一成型档墙被放置在芯片座背面的周围以防止封盖材料于后续封盖过程中进入芯片座的凹陷表面。其结果是，封装体109的背面1019通常是和接脚1022的背面1027在同一平面，且此封盖过程导致由此位移的芯片座1024表面1025所定义的一凹陷1026。自封装体表面1019至芯片座表面1025的凹陷1026的深度是由向上位移的程度来决定，且此凹陷1026的体积是由凹陷的深度及封装体成型档墙以外所产生空间的面积所定义。于之后的热循环以后，向下凸出的电镀材料1065、1067或许会出现在裸露的背面如图中所示。
图10C显示一实施例中芯片座1124的背面相对于封装的底表面为凹陷的(利用例如此例示中所示的蚀刻形成)的剖面图，其中此芯片座的进一步凹陷由凹槽所提供。晶粒14是被放置于芯片座1124的置晶端且由晶粒粘着剂所固定，连接线将晶粒的焊垫与接脚1122的打线端电性连接。于所有的打线接点形成之后，此结构被密封于一封装体109之内，其包覆住晶粒、连接线、打线接点及此导线架的所有表面，除了芯片座及接脚的(底)表面之外。之后，接脚的底表面1127被幕罩且裸露的芯片座进行回蚀刻，将芯片座变薄。此芯片座被进一步蚀刻以在已经凹陷的芯片座背面形成凹槽。封装体109的背面1119仍大致保持如同蚀刻前一般。此凹槽定义一凹陷边框1126及一进一步凹陷的表面1125。此形成凹槽的蚀刻可以至少部分在回蚀刻形成凹陷边框1126之前来进行。
于之后的热循环以后，向下凸出的电镀材料1123、1165、1167或许会出现在裸露的背面如图中所示。
其它的实施例亦是属于本发明申请专利范围的范畴。举例而言，任何具有裸露于封装背面的芯片座的封装型态可以根据本发明提供一凹陷芯片座或是具有凹槽的芯片座，包括举例而言，称为无接脚封装其具有裸露的接脚在一个或三个边缘以及两个或四个边缘皆可，也可以是有接脚封装。

Claims (10)

1.一种导线架，包括：
一芯片座与多个接脚，该芯片座具有一安置芯片表面及一背面，其中该芯片座的该背面包括一凹槽以定义环绕一凹陷的一边框。
2.如权利要求1所述的导线架，还包含一电镀材料于该芯片座的该背面。
3.如权利要求2所述的导线架，其中该电镀材料包含锡、锡-铋或锡-铜。
4.如权利要求1所述的导线架，其中该凹陷定义一深度D，其中该深度D至少为表面粘着回焊时一电镀材料所预期突出的一高度。
5.一种半导体封装体，包含一导线架，该导线架包括：
一芯片座与多个接脚，该芯片座具有一安置芯片表面及一背面，其中该芯片座的该背面包括一凹槽以定义环绕一凹陷的一边框。
6.如权利要求5所述的半导体封装体，还包含一电镀材料于该芯片座的该背面。
7.如权利要求1所述的半导体导线架，其中该芯片座的该安置芯片面是平的，且该芯片座在该凹陷处是比在该边框处为薄。
8.一种制作一导线架的方法，包括：
图案化一金属薄片以形成一芯片座与多个接脚；以及
形成一凹槽于该芯片座的一背面。
9.如权利要求8所述的制作一导线架的方法，其中图案化该金属薄片的步骤包含蚀刻，且形成该凹槽的步骤包含部分蚀刻该芯片座的该背面的一区域。
10.一种半导体封装体，具有由一封装体所定义的一背面，该半导体封装包含一导线架，该导线架包括：
一芯片座与多个接脚，该芯片座具有一安置芯片表面及一背面，其中该芯片座的该背面的一区域相对于该半导体封装体的该背面是凹陷的，且其中该芯片座的该背面至少部分是未被包覆的。
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103378036A (zh) * 2012-04-27 2013-10-30 英飞凌科技股份有限公司 半导体器件及其制造和使用方法
CN103531563A (zh) * 2012-07-06 2014-01-22 景硕科技股份有限公司 芯片承载基板结构
CN106611754A (zh) * 2015-10-22 2017-05-03 义隆电子股份有限公司 电子元件模块、集成电路封装元件及其导线架
CN108010899A (zh) * 2016-10-31 2018-05-08 长华科技股份有限公司 分离式预成形封装导线架及其制作方法
CN110021565A (zh) * 2017-12-14 2019-07-16 英飞凌科技股份有限公司 具有芯片载体的至少部分暴露的内侧壁的包封式无引线封装
TWI725051B (zh) * 2015-10-16 2021-04-21 日商新光電氣工業股份有限公司 引線架及其製造方法、半導體裝置

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8334584B2 (en) * 2009-09-18 2012-12-18 Stats Chippac Ltd. Integrated circuit packaging system with quad flat no-lead package and method of manufacture thereof
JP2011138968A (ja) 2009-12-28 2011-07-14 Senju Metal Ind Co Ltd 面実装部品のはんだ付け方法および面実装部品
US9029991B2 (en) * 2010-11-16 2015-05-12 Conexant Systems, Inc. Semiconductor packages with reduced solder voiding
TW201330332A (zh) * 2012-01-02 2013-07-16 Lextar Electronics Corp 固態發光元件及其固態發光封裝體
US8766102B2 (en) * 2012-10-29 2014-07-01 Kinsus Interconnect Technology Corp. Chip support board structure
US9578744B2 (en) * 2014-12-22 2017-02-21 Stmicroelectronics, Inc. Leadframe package with pre-applied filler material
US9972508B2 (en) * 2015-06-24 2018-05-15 Renesas Electronic Corporation Manufacturing method of semiconductor device
JP6603538B2 (ja) * 2015-10-23 2019-11-06 新光電気工業株式会社 リードフレーム及びその製造方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6642609B1 (en) * 1999-09-01 2003-11-04 Matsushita Electric Industrial Co., Ltd. Leadframe for a semiconductor device having leads with land electrodes
US6777788B1 (en) * 2002-09-10 2004-08-17 National Semiconductor Corporation Method and structure for applying thick solder layer onto die attach pad

Family Cites Families (45)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4380114A (en) * 1979-04-11 1983-04-19 Teccor Electronics, Inc. Method of making a semiconductor switching device
US5150193A (en) 1987-05-27 1992-09-22 Hitachi, Ltd. Resin-encapsulated semiconductor device having a particular mounting structure
US5656550A (en) * 1994-08-24 1997-08-12 Fujitsu Limited Method of producing a semicondutor device having a lead portion with outer connecting terminal
JPH08115989A (ja) * 1994-08-24 1996-05-07 Fujitsu Ltd 半導体装置及びその製造方法
US5892290A (en) * 1995-10-28 1999-04-06 Institute Of Microelectronics Highly reliable and planar ball grid array package
US5847458A (en) * 1996-05-21 1998-12-08 Shinko Electric Industries Co., Ltd. Semiconductor package and device having heads coupled with insulating material
JP3612155B2 (ja) * 1996-11-20 2005-01-19 株式会社日立製作所 半導体装置および半導体装置用のリードフレーム
JPH11312749A (ja) * 1998-02-25 1999-11-09 Fujitsu Ltd 半導体装置及びその製造方法及びリードフレームの製造方法
US6989294B1 (en) * 1998-06-10 2006-01-24 Asat, Ltd. Leadless plastic chip carrier with etch back pad singulation
US6667541B1 (en) * 1998-10-21 2003-12-23 Matsushita Electric Industrial Co., Ltd. Terminal land frame and method for manufacturing the same
TW428295B (en) * 1999-02-24 2001-04-01 Matsushita Electronics Corp Resin-sealing semiconductor device, the manufacturing method and the lead frame thereof
US6188130B1 (en) * 1999-06-14 2001-02-13 Advanced Technology Interconnect Incorporated Exposed heat spreader with seal ring
US6204553B1 (en) * 1999-08-10 2001-03-20 Walsin Advanced Electronics Ltd. Lead frame structure
JP2001156212A (ja) * 1999-09-16 2001-06-08 Nec Corp 樹脂封止型半導体装置及びその製造方法
US6452255B1 (en) * 2000-03-20 2002-09-17 National Semiconductor, Corp. Low inductance leadless package
JP3895570B2 (ja) * 2000-12-28 2007-03-22 株式会社ルネサステクノロジ 半導体装置
US6455355B1 (en) * 2001-04-10 2002-09-24 Siliconware Precision Industries, Co., Ltd. Method of mounting an exposed-pad type of semiconductor device over a printed circuit board
US6559526B2 (en) 2001-04-26 2003-05-06 Macronix International Co., Ltd. Multiple-step inner lead of leadframe
JP4034073B2 (ja) * 2001-05-11 2008-01-16 株式会社ルネサステクノロジ 半導体装置の製造方法
JP4092890B2 (ja) * 2001-05-31 2008-05-28 株式会社日立製作所 マルチチップモジュール
JP2003017646A (ja) * 2001-06-29 2003-01-17 Matsushita Electric Ind Co Ltd 樹脂封止型半導体装置およびその製造方法
JP2003204027A (ja) * 2002-01-09 2003-07-18 Matsushita Electric Ind Co Ltd リードフレーム及びその製造方法、樹脂封止型半導体装置及びその製造方法
SG105544A1 (en) * 2002-04-19 2004-08-27 Micron Technology Inc Ultrathin leadframe bga circuit package
US6812552B2 (en) * 2002-04-29 2004-11-02 Advanced Interconnect Technologies Limited Partially patterned lead frames and methods of making and using the same in semiconductor packaging
US7042071B2 (en) * 2002-10-24 2006-05-09 Matsushita Electric Industrial Co., Ltd. Leadframe, plastic-encapsulated semiconductor device, and method for fabricating the same
US20040166662A1 (en) * 2003-02-21 2004-08-26 Aptos Corporation MEMS wafer level chip scale package
TW200425427A (en) * 2003-05-02 2004-11-16 Siliconware Precision Industries Co Ltd Leadframe-based non-leaded semiconductor package and method of fabricating the same
TWI257693B (en) * 2003-08-25 2006-07-01 Advanced Semiconductor Eng Leadless package
JP2005129900A (ja) * 2003-09-30 2005-05-19 Sanyo Electric Co Ltd 回路装置およびその製造方法
US7288839B2 (en) * 2004-02-27 2007-10-30 International Business Machines Corporation Apparatus and methods for cooling semiconductor integrated circuit package structures
CN1738041A (zh) * 2004-08-17 2006-02-22 自由度半导体公司 Qfn封装及其方法
US7217995B2 (en) 2004-11-12 2007-05-15 Macronix International Co., Ltd. Apparatus for stacking electrical components using insulated and interconnecting via
US7462925B2 (en) 2004-11-12 2008-12-09 Macronix International Co., Ltd. Method and apparatus for stacking electrical components using via to provide interconnection
TWI249209B (en) * 2004-12-22 2006-02-11 Siliconware Precision Industries Co Ltd Semiconductor package with support structure and fabrication method thereof
JP2006318996A (ja) * 2005-05-10 2006-11-24 Matsushita Electric Ind Co Ltd リードフレームおよび樹脂封止型半導体装置
US7400049B2 (en) * 2006-02-16 2008-07-15 Stats Chippac Ltd. Integrated circuit package system with heat sink
US7816186B2 (en) * 2006-03-14 2010-10-19 Unisem (Mauritius) Holdings Limited Method for making QFN package with power and ground rings
TWI311352B (en) * 2006-03-24 2009-06-21 Chipmos Technologies Inc Fabricating process of leadframe-based bga packages and leadless leadframe utilized in the process
TW200810044A (en) * 2006-08-04 2008-02-16 Advanced Semiconductor Eng Non-lead leadframe and package therewith
US7638863B2 (en) * 2006-08-31 2009-12-29 Semiconductor Components Industries, Llc Semiconductor package and method therefor
WO2008057770A2 (en) * 2006-10-27 2008-05-15 Unisem (Mauritius) Holdings Limited Partially patterned lead frames and methods of making and using the same in semiconductor packaging
US7608484B2 (en) * 2006-10-31 2009-10-27 Texas Instruments Incorporated Non-pull back pad package with an additional solder standoff
US7834435B2 (en) * 2006-12-27 2010-11-16 Mediatek Inc. Leadframe with extended pad segments between leads and die pad, and leadframe package using the same
US20090166826A1 (en) * 2007-12-27 2009-07-02 Janducayan Omar A Lead frame die attach paddles with sloped walls and backside grooves suitable for leadless packages
US8174099B2 (en) * 2008-08-13 2012-05-08 Atmel Corporation Leadless package with internally extended package leads

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6642609B1 (en) * 1999-09-01 2003-11-04 Matsushita Electric Industrial Co., Ltd. Leadframe for a semiconductor device having leads with land electrodes
US6777788B1 (en) * 2002-09-10 2004-08-17 National Semiconductor Corporation Method and structure for applying thick solder layer onto die attach pad

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103378036A (zh) * 2012-04-27 2013-10-30 英飞凌科技股份有限公司 半导体器件及其制造和使用方法
CN103531563A (zh) * 2012-07-06 2014-01-22 景硕科技股份有限公司 芯片承载基板结构
CN103531563B (zh) * 2012-07-06 2016-12-21 景硕科技股份有限公司 芯片承载基板结构
TWI725051B (zh) * 2015-10-16 2021-04-21 日商新光電氣工業股份有限公司 引線架及其製造方法、半導體裝置
CN106611754A (zh) * 2015-10-22 2017-05-03 义隆电子股份有限公司 电子元件模块、集成电路封装元件及其导线架
CN108010899A (zh) * 2016-10-31 2018-05-08 长华科技股份有限公司 分离式预成形封装导线架及其制作方法
CN110021565A (zh) * 2017-12-14 2019-07-16 英飞凌科技股份有限公司 具有芯片载体的至少部分暴露的内侧壁的包封式无引线封装
CN110021565B (zh) * 2017-12-14 2023-09-12 英飞凌科技股份有限公司 具有芯片载体的至少部分暴露的内侧壁的包封式无引线封装

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