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JP2001156212A - 樹脂封止型半導体装置及びその製造方法 - Google Patents

樹脂封止型半導体装置及びその製造方法

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Publication number
JP2001156212A
JP2001156212A JP2000184151A JP2000184151A JP2001156212A JP 2001156212 A JP2001156212 A JP 2001156212A JP 2000184151 A JP2000184151 A JP 2000184151A JP 2000184151 A JP2000184151 A JP 2000184151A JP 2001156212 A JP2001156212 A JP 2001156212A
Authority
JP
Japan
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semiconductor device
wiring pattern
resin
semiconductor chip
flat plate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2000184151A
Other languages
English (en)
Inventor
Masahiko Ichise
理彦 市瀬
Tomoko Takizawa
朋子 滝澤
Koichi Honda
広一 本多
Keiichiro Ho
慶一郎 方
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
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Priority to CN00124859A priority patent/CN1289147A/zh
Priority to GB0022745A priority patent/GB2360629B/en
Priority to KR10-2000-0054182A priority patent/KR100383112B1/ko
Priority to SG200005207A priority patent/SG97935A1/en
Priority to GB0202655A priority patent/GB2369245B/en
Priority to TW89118927A priority patent/TW463272B/zh
Priority to US09/664,061 priority patent/US6611063B1/en
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Abstract

(57)【要約】 【課題】 ＢＧＡ型半導体装置のサイズの縮小、及び、
配線パターンの接続性の向上によって、信頼性が高く低
コストの半導体装置を提供する。 【解決手段】 半導体チップ１５を、電解メッキで形成
した配線パターン１４を上面に有する金属箔から成るフ
レーム基板に搭載し、半導体チップ１５をモールド樹脂
１７で封止した後に、下面から金属箔をエッチングして
配線パターンに接続されたランド部１３として形成す
る。接続性が良好な配線パターン１４上に半導体チップ
１５を搭載することで、配線の信頼性を向上し、全体の
厚みを縮小し、且つ、外部端子１８の配置に自由度を与
え、半導体装置のサイズ縮小の要求に応える。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、樹脂封止型半導体
装置及びその製造方法に関し、特に、ボール・グリッド
・アレイ（ＢＧＡ）型の半導体装置に好適な樹脂封止型
半導体装置の構造及びその製造方法に関する。
【０００２】
【従来の技術】半導体装置の小型化のために、近年、Ｂ
ＧＡ型半導体装置が多く用いられている。従来のＢＧＡ
型半導体装置の構造を図１７に示す。半導体チップ３１
は、インタポーザ基板３２上の中心部（内周部）に搭載
され、半導体チップ３１の裏面がインタポーザ基板３２
と接着剤３３によって固定される。インタポーザ基板３
２は、ポリイミド、ガラスエポキシ、あるいはＢＴレジ
ン等の有機性絶縁性材料から成り、その上に銅等の金属
性材料による配線パターン３４が設けられている。接着
剤３３には、熱硬化型のエポキシ系樹脂を主成分とする
ものが使用される。
【０００３】インタポーザ基板の接続パッド３４は、半
導体チップ３１の外周側である、インタポーザ基板の外
縁部に配置される。接続パッド３４の内周側は、半導体
チップ３１とインタポーザ基板とを接続するボンディン
グワイア４０のためのステッチ部３５を構成し、その外
周側は半田ボール形成用のランド部３６を構成する。イ
ンタポーザ基板３２の有機性絶縁材料３７には、ランド
部３６のための開口部が形成されており、この開口部内
のランド部３６の下面に半田ボール３８が形成されてい
る。半田ボール３８は、エンドユーザー側で行われる、
図示しない配線基板への実装のための外部端子として機
能する。
【０００４】半導体チップ３１のインタポーザ基板３２
への搭載は以下のように行われる。まず、インタポーザ
基板３２上に、マルチノズル等により所定の位置に所定
量の接着剤３３が滴下されると、半導体チップ３１がマ
ウントされ、次いで、接着剤３３が加熱硬化処理され
て、インタポーザ基板３２上に半導体チップ３１が固定
される。引き続き、半導体チップ３１のアルミニウム電
極パッド３９と、インタポーザ基板３２上の接続パッド
３４のステッチ部３５とを、金、銅等の金属製ワイヤー
４０を用いたワイヤーボンディング法によって電気的に
接続する。次に、半導体チップ３１の機械的保護及び耐
湿性向上を目的として、インタポーザ基板３２の半導体
チップ３１が固着されている面を、トランスファー封止
法によって、エポキシ系樹脂を主成分とする半導体封止
用モールド樹脂４１によって封止する。
【０００５】更に、インタポーザ基板３２に形成された
接続パッド３４のランド部３６の下面に、半田ボールか
ら成る外部端子３８を取り付ける。この際には、あらか
じめフラックスをランド部３６に塗布した後に、半田ボ
ールをランド部３６上に配置し、加熱リフロー工程を加
えることにより、外部端子３８とする。外部端子３８に
は、例えば、スズ及び鉛を主成分とする半田が使用され
る。
【０００６】上記従来のＢＧＡ型半導体装置では、イン
タポーザ基板が、有機絶縁性材料と、その上に形成され
た銅等の金属性材料による接続パッドとから成る２層構
造で構成されているため、インタポーザ基板を有するＢ
ＧＡ型半導体装置の更なる厚みの縮小に障害となってい
た。
【０００７】特開平２−２４０９４０号公報、１０−１
１６９３５号公報、及び、１１−１９５７３３号公報に
は、上記問題を解決するための方法として、樹脂製のイ
ンタポーザ基板をその裏面から研磨しその厚みを縮小す
る技術が記載されている。
【０００８】
【発明が解決しようとする課題】上記各公報に記載の技
術では、樹脂製のインタポーザ基板を用い、これを研磨
によって除去する構成を採用している。ここで、樹脂製
の基板を用いてその上面に配線パターンを形成する場合
には、配線層の純度が高く形成できる電界メッキ法が採
用し難いという問題がある。ここで、従来から樹脂製の
基板上に電界メッキ法によって配線パターンを形成する
方法として、樹脂製の基板上に電解メッキ用の電極を形
成する方法が知られているが、この場合、基板の外縁部
までこの電極を延長する必要があり、配線パターンの不
要部分にまでメッキ層が形成される不都合がある。
【０００９】また、一般に、従来の半導体装置では、ボ
ンディングワイアが接続されるステッチ部の配置が定ま
ると、それに従って接続パッドのランド部の配置がステ
ッチ部の外周側近傍と定まるため、外部端子の配置に自
由度がなく、これを搭載する電子部品や電子装置の平面
的なサイズの縮小に障害となっていた。
【００１０】特に、近年の電子部品や電子装置のサイズ
縮小に伴って、半導体装置の外部端子のピッチについて
その縮小の要請が強い。この場合、接続パッドのパター
ン自体のピッチ縮小は、フォトリソグラフィ技術の進歩
によってある程度可能となっているものの、半田ボール
の形成には充分なスペースが必要であり、従って、上記
外部端子のピッチ縮小の要請には必ずしも応えることが
出来なかった。
【００１１】本発明は、上記に鑑み、半導体装置の構造
を改良し、特に、厚み及び平面サイズの縮小によってそ
の全体サイズを縮小すること、及び、所望の位置に接続
性の良好な配線パターンを形成することによって、ＢＧ
Ａ型半導体装置を有する電子部品や電子装置の信頼性の
向上、コスト低減及びサイズ縮小を図ることを目的とす
る。
【００１２】
【課題を解決するための手段】上記目的を達成するため
に、本発明の半導体装置は、所定の機能を有する回路が
形成された半導体チップと、該半導体チップのチップ電
極に接続されると共に前記半導体チップを支持し、少な
くとも最上層が電界メッキ層によって形成された配線パ
ターンと、一方の面で前記配線パターンを全体的に覆う
絶縁層と、該絶縁層の他方の面に形成されており、該絶
縁層に形成されたスルーホールを介して前記配線パター
ンに接続された外部電極と、前記半導体チップ及び前記
配線パターンを前記絶縁層の前記一方の面上に封止する
モールド樹脂とを備えることを特徴とする。
【００１３】本発明の半導体装置では、半導体チップの
下面に電界メッキ層として形成され接続性が良好な配線
パターン層及び薄い絶縁層のみが配置される構成によ
り、従来のインタポーザ基板を採用した半導体装置にに
比して、その厚みを低減できると共に、配線パターンの
信頼性が向上し、半導体装置を搭載する電子部品等の品
質の向上、サイズの縮小及びその低価格化が可能であ
る。
【００１４】本発明の好ましい態様の半導体装置では、
複数の前記半導体チップが１つの前記モールド樹脂によ
って封止される。この場合、電子部品等の更なるサイズ
の縮小が可能である。
【００１５】また、上記に代えて、或いは、これに加え
て、前記絶縁層の前記他方の面に別のモールド樹脂を有
し、該別のモールド樹脂は別の半導体チップ又は回路要
素の１つ以上を封止することもでき、同様に電子部品等
の小型化が可能である。
【００１６】更に、前記外部電極が前記半導体チップの
直下に配置されることも本発明の好ましい態様である。
この場合、更に、半導体装置の平面サイズの縮小が可能
である。
【００１７】更に、前記外部電極が前記半導体チップの
外周部に、又は、前記半導体チップの直下及び外周部に
配置されることも好ましい。この場合、外部電極のピッ
チ縮小によって半導体装置のサイズの縮小が可能とな
る。
【００１８】更に、前記配線パターンが、下地金属層及
び及び最上層を成す電界メッキ層を含む２層以上の積層
構造を有することも好ましい。この場合、最上層の電界
メッキ層による良好な接続性を維持しながらも、配線パ
ターン層の材料の自由度が向上する。
【００１９】本発明の半導体装置では、前記配線パター
ンが前記チップ電極とワイアボンディングを介して接続
される構成、或いは、前記配線パターンが前記チップ電
極と金属製のバンプを用いて直接的に接続される構成の
何れを採用してもよい。
【００２０】前記配線パターンが、前記モールド樹脂の
縁部に隣接した位置に配置されないとする構成も採用で
きる。この場合、モールド樹脂の外縁部から侵入する水
分による配線パターンの腐食が防止できる。従来は、イ
ンタポーザ基板として絶縁性樹脂を採用していたので、
配線パターンを電界メッキ層で形成する場合には、イン
タポーザ基板の縁部に電界メッキ用の引出し電極を形成
する必要があり、従って、配線パターンが、モールド樹
脂の縁部付近であって配線パターンが必要でない位置に
まで形成される例が多かった。本発明の半導体装置の好
ましい製造方法では、金属平板上に配線パターンを電界
メッキ法で形成するので、必要な位置にのみ配線パター
ンを形成することができる。電解メッキ層によって形成
された配線パターンは、その純度が高いので、半導体チ
ップとの接続性が良好である。
【００２１】本発明の半導体装置の製造方法は、半導体
チップをモールド樹脂で封止する樹脂封止型半導体装置
の製造方法において、金属平板と該金属平板の上面に形
成された配線パターンとを有するフレームの前記配線パ
ターン上に半導体チップを搭載し、前記半導体チップを
前記フレーム上にモールド樹脂で封止し、次いで前記金
属平板の少なくとも一部を除去し前記配線パターンの少
なくとも一部を露出することを特徴とする。
【００２２】本発明の半導体装置の製造方法では、モー
ルド樹脂による半導体チップの封止後に金属平板を除去
して配線パターンを露出するので、モールド樹脂の封止
前は製造中に必要な半導体装置の剛性が金属平板によっ
て保たれる一方、モールド樹脂によって機械的強度が確
保されたモールド樹脂封止後には金属平板を除去するこ
とによって、完成後の半導体装置全体の厚みの低減が可
能である。
【００２３】本発明の好ましい半導体装置の製造方法で
は、前記配線パターンの少なくとも最上層を電界メッキ
法で形成する。この場合、半導体チップとの接続性が良
好な配線パターンを有する半導体装置が製造できる。
【００２４】また、上記に代えて、前記配線パターン
を、前記平板の上面をエッチングすることによって形成
することもできる。この場合、材料の節約によって半導
体装置のコストが全体的に低減できる。配線パターンを
金属平板と別の金属箔によって形成する場合には、配線
パターンの形成には、リードフレームで従来から利用さ
れているプレス法又はエッチング法が採用できる。
【００２５】また、前記金属平板の除去に際し、該金属
平板の一部を前記配線パターンのランド部として残すこ
とも本発明の好ましい態様である。この場合、工程数の
削減が可能である。
【００２６】更に、モールド樹脂の封止が、前記金属平
板に形成された樹脂注入用の孔を利用して行われること
も好ましい。この場合、半導体チップと金属平板の間の
小さなギャップにまで充分に樹脂が回り込み、気泡の発
生が防止できる。
【００２７】前記金属平板を除去した部分に接着性絶縁
シートを貼付することが好ましい。この場合、絶縁工程
が容易に行われる。
【００２８】前記金属平板の除去は、化学的なエッチン
グ、化学的−機械的な研磨、機械的な研削、又は、機械
的な引き剥がしの何れによって行ってもよい。特に除去
工程の自由度が高い。異なる金属層から成るフレーム基
板について機械的な引き剥がしを採用する場合には、更
に、温度による熱膨張率の差や温度による軟化を利用し
てもよい。
【００２９】
【発明の実施の形態】以下、図面を参照し本発明の実施
形態例に基づいて本発明を更に詳細に説明する。図１
は、本発明の一実施形態例に係るＢＧＡ型半導体装置の
構造を示している。
【００３０】半導体装置は、封止樹脂１７によってトラ
ンスファ封止された半導体チップ１５を有し、半導体チ
ップ１５は、その裏面が絶縁性接着剤２０によって、ダ
イパッドをなす金属箔パターン１４の内周部上に固定さ
れている。半導体チップ１５の各パッド２６は、ボンデ
ィングワイア１６によって、金属箔パターン１４の基板
外周側に配置されるステッチ部に接続されている。金属
箔パターン１４の下側には、金属平板を成す金属箔のパ
ターニングによって形成された、半田形成用のランド部
１３が接続され、ランド部１３の下側には、半田ボール
１８が形成される。半導体装置の底面には、ランド部１
３を囲んで絶縁性樹脂１９が塗布されている。半導体チ
ップ１５を、配線パターン１４によって構造的に支持す
る構成を採用したことにより、厚み方向の縮小が可能で
ある。なお、ランド部１３を形成することなく、配線パ
ターン１４の下面に直接に半田ボール１８を形成するこ
とも出来る。この場合、更に厚み方向の縮小が可能であ
る。
【００３１】半田ボール１８は、配線パターン１４に、
半導体チップ１５直下の配線パターン内周部分と、半導
体チップ１５よりも外側の配線パターン外周部分とに形
成される。配線パターン１４の１つの配線のパターン内
周部分に形成される半田ボール１８は、半導体チップ１
５の外縁部の直下にその縁部が配置され、また、これに
隣接する配線のパターン外周部分に形成される半田ボー
ル１８は、ボンディングワイア１６との接続部を成すス
テッチ部の直下に形成される。このように、配線パター
ン１４の外周部分と内周部分に半田ボール１８を配置す
ることにより、微細な配線パターンにおいても、互いに
干渉することなく半田ボール１８を配置できる。
【００３２】図２は、図１の半導体装置の製造で利用す
る、金属平板及び配線パターンを有するフレーム基板を
製造する方法を順次に示している。まず、同図（ａ）に
示すように金属箔１１を用意し、その表面にレジスト１
２を塗布し、これを配線パターンの逆パターンとなるよ
うにパターニングする（同図（ｂ））。引き続き、配線
パターンに形成されたレジストパターン１２の溝（凹
部）に、メッキ法によって配線パターンを形成する（同
図（ｃ））。次いで、レジスト１２を剥離することによ
り、金属箔１１の表面に形成された配線パターンを有す
るフレーム基板が形成される（同図（ｄ））。
【００３３】図３は、本発明の第２の実施形態例に係る
半導体装置の製造方法におけるフレーム基板の製造工程
を示している。まず、金属平板を成す金属箔１１を用意
し（同図（ａ））、その上に配線のパターンと同形状に
なるようにカバーレジスト１２を形成し、次いで、この
カバーレジスト１２をマスクとして金属箔１１の表面を
エッチングする。カバーレジスト１２を剥離すると、レ
ジスト１２に覆われた金属箔１１の部分がランド状に残
存して配線パターンとなる。これによって、配線パター
ンを有する金属箔１１から成るフレーム基板が形成され
る。パターンの形成には、他にプレスによる方法又は印
刷による方法がある。配線パターンの表面には、最終的
に電解又は無電解による外装メッキが施される。
【００３４】図４及び５は、本発明の実施形態例に係る
製造方法における、フレーム基板上に半導体チップを搭
載する工程を順次に示している。図４（ａ）において、
まず、図２の工程で形成されたフレーム基板を用意し、
底面に絶縁性接着剤２０を塗布した半導体チップ５を、
インタポーザ基板の配線パターン１４上に搭載し、これ
に接着する（同図（ｂ））。引き続き、半導体チップ１
５の金属パッド２６を、ボンディングワイア１６によっ
て、配線パターン１４の外周側のステッチ部に接続する
（同図（ｃ））。次いで、同図（ｄ）に示すように、半
導体封止用モールド樹脂１７によって、半導体チップ１
５を封止する。
【００３５】続いて、図５（ｅ）に示すように、インタ
ポーザ基板の金属箔１１を、化学薬品若しくはプラズマ
を利用したエッチングによってパターニングし、半田ボ
ール形成のためのランド部１３を半導体装置の底部に形
成する。このランド部１３は、金属箔をパターニングし
て形成するので、半導体チップの直下及び外周側の何れ
にも容易に形成できる。このため、外部端子の配置の自
由度が向上する。
【００３６】次いで、金属箔１１のパターニングを行っ
た面に、絶縁性樹脂１９を塗布する。これによって、半
導体装置の底面は、絶縁性樹脂１９及びこれから露出す
るランド部１３のみとなる（図５（ｆ））。更に、ラン
ド部１３上に、半田ボール１８を形成し、半導体装置を
完成させる（図５（ｇ））。 半田ボール１８は、配線
パターンの内周部分及び外周部分に１つおきに配置され
る。また、これに限らず、外部端子を順次に離して配置
することも出来る。これによって、半導体装置の底面全
体が外部端子のためのスペースとして利用でき、半導体
装置を搭載する電子装置の小型化が可能である。絶縁性
樹脂１９の塗布工程と、半田ボール１８の形成工程と
は、その順序を逆にしてもよい。また、半田ボール１８
を形成すること自体は必須ではなく、他の手法でランド
部とこれを搭載する電子装置の端子とを接続することも
出来る。
【００３７】上記実施形態例の半導体装置の製造方法の
変形として、上記金属箔１１のパターニングに代えて、
これを研磨によって全て除去する工程が採用できる。こ
の場合、半田ボール１８は、配線パターン１４の下面に
直接に形成する。
【００３８】図６及び７は、フレーム基板を含む半導体
装置装置の別の製造方法を順次に示している。図６
（ａ）において、金属箔１１を用意し、その上に絶縁性
樹脂２１を一様に塗布する。絶縁性樹脂２１をパターニ
ングして、半田ボール形成用の開口２２を形成する（同
図（ｂ））。開口２２は、例えば、半導体チップの直下
となる内周側に１列、半導体チップの外側となる外周側
に１列、夫々を互い違いに形成する。引き続き、その上
に第２の金属箔２３を貼付する（同図（ｃ））。第２の
金属箔２３をパターニングして、その中央部に半導体チ
ップ搭載用の開口２４を形成すると共に、第２の金属箔
２３を配線パターンに形成する（同図（ｄ））。
【００３９】引き続き、開口２４内に絶縁性接着剤２５
を塗布し、且つ、底部に同じ絶縁性接着剤２５を塗布し
た半導体チップ１５を、開口２４を中心とする位置に搭
載する。接着剤２５が硬化した後に、半導体チップの金
属パッド２６を、ボンディングワイア１６によって、第
２の金属箔から成る配線パターン２３に接続する（図７
（ｅ）。更に、封止用のモールド樹脂１７によって、半
導体チップ１５を封止し（同図（ｆ））、化学薬品によ
るエッチング、プラズマエッチング、又は、研磨材によ
る物理的研磨（機械的−化学的研磨）等を利用して金属
箔１１を除去する。次いで、開口２２から配線パターン
２３の下部に半田ボール１８を形成する（同図
（ｇ））。半田ボール１８は、配線パターン２３の内周
部と外周部とに１つおきに形成される。
【００４０】本実施形態例によると、半田ボール１８を
開口２２内に形成すればよいので、第１の実施例より
も、外部端子搭載部の形成が容易である。また、金属箔
１１を除去した後の除去面への絶縁性樹脂の塗布工程が
不要であるため、製造工程が削減でき、ＢＧＡ型半導体
装置の製造コストを更に低減することが可能となる。な
お、本実施形態例おける外部端子の配置は、単に例示で
あり、種々の修正及び変形が可能である。
【００４１】図８（ａ）〜（ｆ）は、本発明の第３の実
施形態例に係る半導体装置の製造方法を順次に示す工程
図である。Ｃｕから成る金属平板５１の上面をエッチン
グして、配線パターン５２を形成する（同図（ａ））。
配線パターン５２には、半導体チップのための支持体と
してのみ機能するパターン部分も含まれ、このパターン
部分は金属平板５１の中央部に形成される。次いで、金
属平板５１の上面に絶縁性接着剤５３を塗布し、半導体
チップ５４を搭載し接着する（同図（ｂ））。半導体チ
ップ５４のチップ電極５５と配線パターン５２とをボン
ディングワイア５６によって接続する（同図（ｃ）。次
いで、トランスファ注入法を利用し、半導体チップ５４
及びボンディングワイア５６を金属平板５１上にモール
ド樹脂５７によって封止する（同図（ｄ））。引き続
き、金属平板５１を裏面から研磨して、配線パターン５
２の頂部以外の部分を除去する（同図（ｅ））。金属平
板５１を除去した位置の全面に絶縁性シート５８を貼付
し、その裏面に、配線パターン５２とスルーホールを介
して接続された金属バンプ５９を形成する。金属バンプ
５９は、半導体チップ５４の直下近傍及び外周部の夫々
に配置している。
【００４２】上記第３の実施形態例では、配線パターン
５２を金属平板５１上に直接に形成したが、これに代え
て、金属平板５１上に配線パターンと同形状の溝を形成
し、この溝中に電界メッキ法等を利用して金属メッキ層
からなる配線パターンを形成してもよい。その後は、上
記実施形態例と同様の工程によって、金属メッキ層を配
線パターンとする半導体装置を製造する。
【００４３】図９は、本発明の第４の実施形態例に係る
半導体装置の製造方法を示す工程図である。図８と異な
る点は、配線として実際に利用するパターン部分は半導
体チップの外周部分のみとし、金属平板５１の研磨によ
って除去した後の配線パターン５２の厚みを幾分大きく
しておき、これに機械的な強度を持たせる。最終的に配
線パターン５２の形状を機械的に加工して、外部電極と
して利用する。配線パターンの表面には絶縁性被覆６０
を形成する。
【００４４】図１０は、第５の実施形態例に係る半導体
装置の製造方法を示す工程図である。まず、金属平板５
１の上面にエッチングによって配線パターン５２を形成
する（同図（ａ））。配線パターン５２の上に、フェー
スダウン構造を有する半導体チップ５４のチップ電極５
５を乗せて、配線パターン５２とチップ電極５５とを接
続すると共に半導体チップ５４を支持する（同図
（ｂ））。モールド樹脂５７で半導体チップ５４を金属
平板５１上に封止した後に（同図（ｃ））、封止樹脂５
７の上部及び半導体チップ５４の上部不要部分を研削に
よって除去する（同図（ｄ））。次いで、金属平板５１
をその裏面から同様に研削によって除去し（同図
（ｅ））、絶縁性シート５８を貼付した後に金属バンプ
５９を形成する（同図（ｆ））。
【００４５】図１１は、本発明の第６の半導体装置に係
る製造方法を示す工程図である。本図では、図１０の方
法と同様な工程を用いているが、配線パターン５２を、
図９の例と同様に外部電極として形成した点において、
図１０の実施形態例と異なる。
【００４６】図１２は、本発明の第７の実施形態例に係
る半導体装置の製造方法を示す工程図である。図１０の
実施形態例とほぼ同様な構成を有するが、半導体チップ
のチップ電極５５の下部に、配線パターン５２と接続す
るための金属バンプ６１を形成した点において図１０の
実施形態例と異なる。
【００４７】図１３は、本発明の第８の実施形態例に係
る半導体装置の製造方法を示す工程図である。本実施形
態例の方法が、図１１の実施形態例と異なる点は、金属
平板５１の中央部に、配線パターン５２を形成する際に
或いはこれと前後して、樹脂注入用の孔６２を形成して
おき、モールド樹脂をこの孔６２から注入する点であ
る。それ以外は、図１０の実施形態例とほぼ同様であ
る。
【００４８】図１４は、本発明の別の実施形態例の半導
体装置を示す構造図である。本実施形態例の半導体装置
は、共通の金属平板５１上に第１及び第２の半導体チッ
プ５４Ａ、５４Ｂを搭載し、共通のモールド樹脂５７Ａ
によってこれらを封止している。また、第１の半導体チ
ップ５４Ａの配線パターン５２の裏側には、更に第３の
半導体チップ５４Ｃを搭載し、これを別のモールド樹脂
５７Ｂによって封止している。更に、第２の半導体チッ
プ５４Ｂの裏側には、チップコンデンサ６３を配線パタ
ーン５２上に取り付け、同様にモールド樹脂５４Ｃによ
って封止している。
【００４９】上記各実施形態例においては、金属平板５
１のエッチングによって配線パターン５２を金属平板５
１上に直接に形成している。この場合、金属平板５１を
エッチングによって除去する工程を採用すると、オーバ
ーエッチングによって配線パターン５２が除去されるお
それがある。このように金属平板をエッチングによって
除去する場合には、金属平板５１と配線パターン５２と
を別の金属層によって形成し、これによって、金属平板
５１をエッチングするエッチング液によって配線パター
ン５２がエッチングされない構成を採用することが好ま
しい。或いは、金属平板５１と配線パターン５２とを同
じ金属層によって形成する場合には、添加剤の添加等に
よって双方が異なるエッチングレートを有するようにし
てもよい。
【００５０】図１５は、本発明の更に別の実施形態例に
係る半導体装置の構造を示す。本実施形態例では、金属
平板５１を、金属Ｂを下層とする金属Ａ（５１ｂ）及び
金属Ｂ（５１ａ）の２層構造とし、且つ、配線パターン
５２を金属Ｂで形成する。金属Ａと金属Ｂとはエッチン
グ液が相互に異なる。最初に金属平板５の金属Ｂ（５１
ａ）をエッチングした後に、金属Ａ（５１ｂ）をエッチ
ングする。これによって配線パターン５２をエッチング
から保護する。なお、配線パターン５２の下面に更に別
の金属層を追加して剛性を高めてもよい。
【００５１】図１６は、図１５の変形例である。本実施
形態例では金属平板５１を金属Ｃの１層構造とし、配線
パターン５２を金属Ａを下層とする、金属Ａ（５２ａ）
及び金属Ｂ（５２ｂ）の２層構造としている。金属Ａ及
びＢは何れも例えば電界メッキによって形成する。電界
メッキは無電界メッキに比してコストが低い利点があ
り、また、その純度も高いことから接続性に優れる利点
がある。
【００５２】金属平板５１の除去には、化学的エッチン
グによる方法、物理的（機械的−化学的）な研磨による
方法、機械的な研削による方法、機械的な引き剥がしに
よる方法等が挙げられる。機械的な引き剥がしの方法に
は、２つの金属層における温度による膨張率の差や一方
の金属の高温度での軟化を併せて利用することも考えら
れる。
【００５３】上記各実施形態例において、金属箔や金属
平板の素材としては、銅、ニッケル、鉄等が用いられ
る。接着剤及び半導体封止用樹脂には、例えば熱硬化型
のエポキシ系樹脂を主成分とするものが用いられる。外
部端子としてはスズ、鉛等を主成分とする半田ボール等
が用いられる。
【００５４】従来のインタポーザ基板は、有機絶縁性材
料と金属性材料の２層の組み合わせ構造であったため、
インタポーザ基板が大型且つ高価になり易かった。しか
し、上記各実施形態例に係る半導体装置では、フレーム
基板の金属平板を除去する構成により、半導体装置の構
成要素の数が削減でき、且つ、半導体装置の厚み方向の
縮小を可能とする。
【００５５】また、半田ボール（金属バンプ）を配線パ
ターンの内周部及び外周部に１つおきに配置する構成を
採用し、或いは、適当な位置を選んで形成する構成を採
用することにより、微細な配線パターンに対しても容易
に半田ボールが配置可能であり、これを搭載する電子装
置や部品の平面的なサイズの縮小も可能である。
【００５６】以上、本発明をその好適な実施形態例に基
づいて説明したが、本発明の半導体装置は、上記実施形
態例の構成にのみ限定されるものではなく、上記実施形
態例の構成から種々の修正及び変更を施したものも、本
発明の範囲に含まれる。
【００５７】
【発明の効果】以上、説明したように、本発明による
と、半導体装置を搭載したフレーム基板の金属平板を除
去することによって、半導体装置の厚み方向の縮小が可
能であり、また、配線パターンの少なくとも最上層を電
界メッキ層とした構成により、半導体チップとの接続性
が良好になるため、信頼性が高く小型化が可能な半導体
装置が得られる。
【図面の簡単な説明】
【図１】本発明の一実施形態例の半導体装置装置の構造
を示す断面図。
【図２】本発明の半導体装置におけるフレーム基板の製
造方法を示す工程段階毎の断面図。
【図３】本発明の半導体装置におけるフレーム基板の別
の製造方法を示す工程段階毎の断面図。
【図４】本発明の第１の実施形態例に係る、半導体装置
の製造方法を示す工程段階語との断面図。
【図５】図４に続く工程を示す、半導体装置の工程段階
毎の断面図。
【図６】本発明の第２の実施形態例に係る、半導体装置
の製造方法を示す工程段階毎の断面図。
【図７】図６に続く工程を示す、半導体装置の工程段階
毎の断面図。
【図８】本発明の第３の実施形態例に係る、半導体装置
の製造方法を示す工程段階毎の断面図。
【図９】本発明の第４の実施形態例に係る、半導体装置
の製造方法を示す工程段階毎の断面図。
【図１０】本発明の第５の実施形態例に係る、半導体装
置の製造方法を示すの断面図。
【図１１】本発明の第６の実施形態例に係る、半導体装
置の製造方法を示す工程段階毎の断面図。
【図１２】本発明の第７の実施形態例に係る、半導体装
置の製造方法を示す工程段階毎の断面図。
【図１３】本発明の第８の実施形態例に係る、半導体装
置の製造方法を示す工程段階毎の断面図。
【図１４】本発明の別の実施形態例に係る半導体装置の
断面図。
【図１５】本発明の更に別の実施形態例に係る半導体装
置の断面図。
【図１６】本発明の更に別の実施形態例に係る半導体装
置の断面図。
【図１７】従来のインタポーザ基板を有する半導体装置
の断面図。
【符号の説明】
１１ 金属箔 １２ レジスト １３ 半田ボール形成用ランド部 １４ 配線パターン １５ 半導体チップ １６ ボンディングワイア １７ モールド樹脂 １８ 半田ボール １９ 絶縁性樹脂 ２０ 絶縁性接着剤 ２１ 絶縁性樹脂 ２２ 開口 ２３ 金属箔（配線パターン） ２４ 開口 ２５ 絶縁性接着剤 ２６ 金属パッド ５１ 金属平板 ５２ 配線パターン ５３ 絶縁性接着剤 ５４ 半導体チップ ５５ チップ電極 ５６ ボンディングワイア ５７ モールド樹脂 ５８ 絶縁性シート ５９ 金属バンプ ６０ 絶縁性被覆 ６１ 金属バンプ ６２ 樹脂封止用孔 ６３ チップコンデンサ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 本多 広一 東京都港区芝五丁目７番１号 日本電気株 式会社内 (72)発明者 方 慶一郎 東京都港区芝五丁目７番１号 日本電気株 式会社内 Ｆターム(参考） 4M109 AA01 BA04 BA07 CA21 DA10 DB16 FA04 5F044 KK05 KK09 KK19 LL00 RR08 RR18 RR19 5F061 AA01 BA03 BA07 CA21 CB13 EA03

Claims (19)

    【特許請求の範囲】
  1. 【請求項１】 所定の機能を有する回路が形成された半
    導体チップと、該半導体チップのチップ電極に接続され
    ると共に前記半導体チップを支持し、少なくとも最上層
    が電界メッキ層によって形成された配線パターンと、一
    方の面で前記配線パターンを全体的に覆う絶縁層と、該
    絶縁層の他方の面に形成されており、該絶縁層に形成さ
    れたスルーホールを介して前記配線パターンに接続され
    た外部電極と、前記半導体チップ及び前記配線パターン
    を前記絶縁層の前記一方の面上に封止するモールド樹脂
    とを備えることを特徴とする樹脂封止型半導体装置。
  2. 【請求項２】 複数の前記半導体チップが１つの前記モ
    ールド樹脂によって封止される、請求項１に記載の封止
    型半導体装置。
  3. 【請求項３】 前記絶縁層の前記他方の面に別のモール
    ド樹脂を有し、該別のモールド樹脂は別の半導体チップ
    又は回路要素の１つ以上を封止する、請求項１又は２に
    記載の樹脂封止型半導体装置。
  4. 【請求項４】 前記外部電極が前記半導体チップの直下
    に配置される、請求項１〜３の何れかに記載の樹脂封止
    型半導体装置。
  5. 【請求項５】 前記外部電極が前記半導体チップの外周
    部に、又は、前記半導体チップの直下及び外周部に配置
    される、請求項１〜３の何れかに記載の樹脂封止型半導
    体装置。
  6. 【請求項６】 前記配線パターンが、下地金属層及び及
    び最上層を成す電界メッキ層を含む２層以上の積層構造
    を有する、請求項１〜５の何れかに記載の樹脂封止型半
    導体装置。
  7. 【請求項７】 前記配線パターンが前記チップ電極とワ
    イアボンディングを介して接続される、請求項１〜６の
    何れかに記載の樹脂封止型半導体装置。
  8. 【請求項８】 前記配線パターンが前記チップ電極と直
    接的に接続される、請求項１〜６の何れかに記載の樹脂
    封止型半導体装置。
  9. 【請求項９】 前記配線パターンが、前記モールド樹脂
    の縁部に隣接した位置に配置されない、請求項１〜８の
    何れかに記載の樹脂封止型半導体装置。
  10. 【請求項１０】 半導体チップをモールド樹脂で封止す
    る樹脂封止型半導体装置の製造方法において、 金属平板と該金属平板の上面に形成された配線パターン
    とを有するフレーム基板の前記配線パターン上に半導体
    チップを搭載し、 前記半導体チップを前記フレーム上にモールド樹脂で封
    止し、次いで前記金属平板の少なくとも一部を除去し前
    記配線パターンの少なくとも一部を露出することを特徴
    とする樹脂封止型半導体装置の製造方法。
  11. 【請求項１１】 前記配線パターンの少なくとも最上層
    を電界メッキ法で形成する、請求項１０に記載の樹脂封
    止型半導体装置の製造方法。
  12. 【請求項１２】 前記配線パターンは、前記平板の上面
    をエッチングすることによって形成する、請求項１０に
    記載の樹脂封止型半導体装置の製造方法。
  13. 【請求項１３】 前記フレーム基板を、前記金属平板と
    前記配線パターンとを貼り合わせることによって形成す
    る、請求項１０に記載の樹脂封止型半導体装置の製造方
    法。
  14. 【請求項１４】 前記金属平板の除去に際し、該金属平
    板の一部を前記配線パターンのランド部として残す、請
    求項１０〜１２に記載の樹脂封止型半導体装置の製造方
    法。
  15. 【請求項１５】 モールド樹脂の封止が、前記金属平板
    に形成された樹脂注入用の孔を利用して行われる、請求
    項１０〜１４の何れかに記載の樹脂封止型半導体装置の
    製造方法。
  16. 【請求項１６】 前記金属平板を除去した部分に接着性
    絶縁シートを貼付する、請求項１０〜１５の何れかに記
    載の樹脂封止型半導体装置の製造方法。
  17. 【請求項１７】 前記金属平板の除去を、化学的なエッ
    チング、化学的−機械的な研磨、機械的な研削、又は、
    機械的な引き剥がしの何れかによって行う、請求項１０
    〜１６の何れかに記載の樹脂封止型半導体装置の製造方
    法。
  18. 【請求項１８】 機械的な引き剥がしによって金属平板
    を除去する際に、温度による熱膨張率の差又は温度によ
    る軟化を併せて利用する、請求項１７に記載の樹脂封止
    型半導体装置の製造方法。
  19. 【請求項１９】 前記モールド樹脂及び半導体チップの
    頂部付近の一部を研削によって除去する、請求項１０〜
    １８の何れかに記載の樹脂封止型半導体装置の製造方
    法。
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KR10-2000-0054182A KR100383112B1 (ko) 1999-09-16 2000-09-15 수지로 밀봉된 반도체 장치
SG200005207A SG97935A1 (en) 1999-09-16 2000-09-15 Resin-encapsulated semiconductor device
GB0202655A GB2369245B (en) 1999-09-16 2000-09-15 Method for forming a resin-encapsulated semiconductor device
TW89118927A TW463272B (en) 1999-09-16 2000-09-15 Resin-encapsulated semiconductor device
US09/664,061 US6611063B1 (en) 1999-09-16 2000-09-18 Resin-encapsulated semiconductor device

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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007227962A (ja) * 2007-04-20 2007-09-06 Hitachi Chem Co Ltd 半導体搭載基板とそれを用いた半導体パッケージ並びにそれらの製造方法
JP2007227961A (ja) * 2007-04-20 2007-09-06 Hitachi Chem Co Ltd 半導体搭載基板とそれを用いた半導体パッケージ並びにそれらの製造方法
JP2012244160A (ja) * 2011-05-20 2012-12-10 Kyokutoku Kagi Kofun Yugenkoshi パッケージ構造およびその製造方法
JP2014533892A (ja) * 2011-11-30 2014-12-15 ジアンスー チャンジアン エレクトロニクス テクノロジー カンパニーリミテッド 非露出パッドボールグリッドアレイパッケージ構造及びその製造方法

Families Citing this family (49)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040061213A1 (en) * 2002-09-17 2004-04-01 Chippac, Inc. Semiconductor multi-package module having package stacked over die-up flip chip ball grid array package and having wire bond interconnect between stacked packages
US7053476B2 (en) 2002-09-17 2006-05-30 Chippac, Inc. Semiconductor multi-package module having package stacked over die-down flip chip ball grid array package and having wire bond interconnect between stacked packages
US7205647B2 (en) * 2002-09-17 2007-04-17 Chippac, Inc. Semiconductor multi-package module having package stacked over ball grid array package and having wire bond interconnect between stacked packages
US7064426B2 (en) * 2002-09-17 2006-06-20 Chippac, Inc. Semiconductor multi-package module having wire bond interconnect between stacked packages
KR20050074961A (ko) * 2002-10-08 2005-07-19 치팩, 인코포레이티드 역전된 제 2 패키지를 구비한 반도체 적층형 멀티-패키지모듈
US7034387B2 (en) 2003-04-04 2006-04-25 Chippac, Inc. Semiconductor multipackage module including processor and memory package assemblies
JP3891123B2 (ja) * 2003-02-06 2007-03-14 セイコーエプソン株式会社 半導体装置、電子デバイス、電子機器、及び半導体装置の製造方法
JP4110992B2 (ja) * 2003-02-07 2008-07-02 セイコーエプソン株式会社 半導体装置、電子デバイス、電子機器、半導体装置の製造方法および電子デバイスの製造方法
JP2004259886A (ja) * 2003-02-25 2004-09-16 Seiko Epson Corp 半導体装置、電子デバイス、電子機器、半導体装置の製造方法および電子デバイスの製造方法
JP2004281818A (ja) * 2003-03-17 2004-10-07 Seiko Epson Corp 半導体装置、電子デバイス、電子機器、キャリア基板の製造方法、半導体装置の製造方法および電子デバイスの製造方法
JP4069771B2 (ja) * 2003-03-17 2008-04-02 セイコーエプソン株式会社 半導体装置、電子機器および半導体装置の製造方法
JP3680839B2 (ja) * 2003-03-18 2005-08-10 セイコーエプソン株式会社 半導体装置および半導体装置の製造方法
JP2004281920A (ja) * 2003-03-18 2004-10-07 Seiko Epson Corp 半導体装置、電子デバイス、電子機器、半導体装置の製造方法および電子デバイスの製造方法
JP2004281919A (ja) * 2003-03-18 2004-10-07 Seiko Epson Corp 半導体装置、電子デバイス、電子機器、半導体装置の製造方法および電子デバイスの製造方法
JP4096774B2 (ja) * 2003-03-24 2008-06-04 セイコーエプソン株式会社 半導体装置、電子デバイス、電子機器、半導体装置の製造方法及び電子デバイスの製造方法
JP2004349495A (ja) * 2003-03-25 2004-12-09 Seiko Epson Corp 半導体装置、電子デバイス、電子機器および半導体装置の製造方法
JP2005129752A (ja) * 2003-10-24 2005-05-19 Seiko Epson Corp 半導体装置及びその製造方法、回路基板並びに電子機器
JP5197961B2 (ja) * 2003-12-17 2013-05-15 スタッツ・チップパック・インコーポレイテッド マルチチップパッケージモジュールおよびその製造方法
US20050258527A1 (en) 2004-05-24 2005-11-24 Chippac, Inc. Adhesive/spacer island structure for multiple die package
US8552551B2 (en) 2004-05-24 2013-10-08 Chippac, Inc. Adhesive/spacer island structure for stacking over wire bonded die
US20050269692A1 (en) * 2004-05-24 2005-12-08 Chippac, Inc Stacked semiconductor package having adhesive/spacer structure and insulation
US7253511B2 (en) * 2004-07-13 2007-08-07 Chippac, Inc. Semiconductor multipackage module including die and inverted land grid array package stacked over ball grid array package
JP3801188B2 (ja) * 2004-09-06 2006-07-26 セイコーエプソン株式会社 半導体装置および半導体装置の製造方法
US7364945B2 (en) 2005-03-31 2008-04-29 Stats Chippac Ltd. Method of mounting an integrated circuit package in an encapsulant cavity
JP2008535273A (ja) * 2005-03-31 2008-08-28 スタッツ・チップパック・リミテッド 上面および下面に露出した基板表面を有する半導体積層型パッケージアセンブリ
WO2006118720A2 (en) * 2005-03-31 2006-11-09 Stats Chippac Ltd. Semiconductor assembly including chip scale package and second substrate and having exposed substrate surfaces on upper and lower sides
US7298052B2 (en) * 2005-04-22 2007-11-20 Stats Chippac Ltd. Micro chip-scale-package system
US7429786B2 (en) * 2005-04-29 2008-09-30 Stats Chippac Ltd. Semiconductor package including second substrate and having exposed substrate surfaces on upper and lower sides
US7354800B2 (en) * 2005-04-29 2008-04-08 Stats Chippac Ltd. Method of fabricating a stacked integrated circuit package system
US7582960B2 (en) * 2005-05-05 2009-09-01 Stats Chippac Ltd. Multiple chip package module including die stacked over encapsulated package
US7394148B2 (en) * 2005-06-20 2008-07-01 Stats Chippac Ltd. Module having stacked chip scale semiconductor packages
CN100442465C (zh) * 2005-09-15 2008-12-10 南茂科技股份有限公司 不具核心介电层的芯片封装体制程
US7768125B2 (en) 2006-01-04 2010-08-03 Stats Chippac Ltd. Multi-chip package system
US7456088B2 (en) 2006-01-04 2008-11-25 Stats Chippac Ltd. Integrated circuit package system including stacked die
DE102006001767B4 (de) * 2006-01-12 2009-04-30 Infineon Technologies Ag Halbleitermodul mit Halbleiterchips und Verfahren zur Herstellung desselben
US7750482B2 (en) 2006-02-09 2010-07-06 Stats Chippac Ltd. Integrated circuit package system including zero fillet resin
US8704349B2 (en) 2006-02-14 2014-04-22 Stats Chippac Ltd. Integrated circuit package system with exposed interconnects
KR100823224B1 (ko) * 2006-08-02 2008-04-18 주식회사 심텍 마이크로 범프를 형성하는 반도체 패키지 인쇄회로기판 및 그 제조 방법
US7638863B2 (en) * 2006-08-31 2009-12-29 Semiconductor Components Industries, Llc Semiconductor package and method therefor
KR100802393B1 (ko) * 2007-02-15 2008-02-13 삼성전기주식회사 패키지 기판 및 그 제조방법
TWI501371B (zh) * 2009-01-13 2015-09-21 Dainippon Printing Co Ltd A wiring member for a semiconductor device, a composite wiring member for a semiconductor device, and a resin-sealed type semiconductor device
US8133759B2 (en) * 2009-04-28 2012-03-13 Macronix International Co., Ltd. Leadframe
KR101163222B1 (ko) * 2010-09-13 2012-07-06 에스케이하이닉스 주식회사 반도체 패키지 및 그 제조방법
US20130234330A1 (en) * 2012-03-08 2013-09-12 Infineon Technologies Ag Semiconductor Packages and Methods of Formation Thereof
US9324641B2 (en) 2012-03-20 2016-04-26 Stats Chippac Ltd. Integrated circuit packaging system with external interconnect and method of manufacture thereof
CN103681557B (zh) * 2012-09-11 2017-12-22 恩智浦美国有限公司 半导体器件及其组装方法
US20160317068A1 (en) * 2015-04-30 2016-11-03 Verily Life Sciences Llc Electronic devices with encapsulating silicone based adhesive
US10622340B2 (en) * 2016-11-21 2020-04-14 Samsung Electronics Co., Ltd. Semiconductor package
US20200203242A1 (en) * 2018-12-19 2020-06-25 Texas Instruments Incorporated Low cost reliable fan-out fan-in chip scale package

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02151496A (ja) * 1988-12-05 1990-06-11 Matsushita Electric Ind Co Ltd 集積回路装置の製造方法
JPH02240940A (ja) 1989-03-15 1990-09-25 Matsushita Electric Ind Co Ltd 集積回路装置の製造方法
US5592025A (en) * 1992-08-06 1997-01-07 Motorola, Inc. Pad array semiconductor device
EP0582052A1 (en) * 1992-08-06 1994-02-09 Motorola, Inc. Low profile overmolded semiconductor device and method for making the same
EP0751561A4 (en) 1994-03-18 1997-05-07 Hitachi Chemical Co Ltd PROCESS FOR MANUFACTURING SEMICONDUCTOR PACKAGES AND SEMICONDUCTOR PACKAGES
US5637914A (en) * 1994-05-16 1997-06-10 Hitachi, Ltd. Lead frame and semiconductor device encapsulated by resin
JP2833996B2 (ja) * 1994-05-25 1998-12-09 日本電気株式会社 フレキシブルフィルム及びこれを有する半導体装置
JPH08115989A (ja) * 1994-08-24 1996-05-07 Fujitsu Ltd 半導体装置及びその製造方法
JP2546192B2 (ja) * 1994-09-30 1996-10-23 日本電気株式会社 フィルムキャリア半導体装置
JPH08236586A (ja) * 1994-12-29 1996-09-13 Nitto Denko Corp 半導体装置及びその製造方法
JP3225457B2 (ja) * 1995-02-28 2001-11-05 株式会社日立製作所 半導体装置
KR0159987B1 (ko) * 1995-07-05 1998-12-01 아남산업주식회사 솔더볼을 입출력 단자로 사용하는 볼그리드 어레이(bga) 반도체 패캐지의 열 방출구조
JP3176542B2 (ja) * 1995-10-25 2001-06-18 シャープ株式会社 半導体装置及びその製造方法
US5847455A (en) * 1995-11-07 1998-12-08 Vlsi Technology, Inc. Molded leadframe ball grid array
JP3189703B2 (ja) 1996-10-08 2001-07-16 富士通株式会社 半導体装置及びその製造方法
JPH09283925A (ja) 1996-04-16 1997-10-31 Toppan Printing Co Ltd 半導体装置及びその製造方法
US5990545A (en) * 1996-12-02 1999-11-23 3M Innovative Properties Company Chip scale ball grid array for integrated circuit package
JPH10284544A (ja) 1997-04-10 1998-10-23 Hitachi Ltd 半導体装置およびその製造方法
JP3487411B2 (ja) * 1997-10-13 2004-01-19 富士通株式会社 突起電極の形成方法
JP3521758B2 (ja) 1997-10-28 2004-04-19 セイコーエプソン株式会社 半導体装置の製造方法
TW434646B (en) * 1997-11-21 2001-05-16 Rohm Co Ltd Semiconductor device and method for making the same
JP3876953B2 (ja) * 1998-03-27 2007-02-07 セイコーエプソン株式会社 半導体装置及びその製造方法、回路基板並びに電子機器
JP3351355B2 (ja) * 1998-09-29 2002-11-25 株式会社デンソー 電子部品の実装構造
JP2001127246A (ja) * 1999-10-29 2001-05-11 Fujitsu Ltd 半導体装置

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007227962A (ja) * 2007-04-20 2007-09-06 Hitachi Chem Co Ltd 半導体搭載基板とそれを用いた半導体パッケージ並びにそれらの製造方法
JP2007227961A (ja) * 2007-04-20 2007-09-06 Hitachi Chem Co Ltd 半導体搭載基板とそれを用いた半導体パッケージ並びにそれらの製造方法
JP4605176B2 (ja) * 2007-04-20 2011-01-05 日立化成工業株式会社 半導体搭載基板及び半導体パッケージの製造方法並びに半導体パッケージ
JP4605177B2 (ja) * 2007-04-20 2011-01-05 日立化成工業株式会社 半導体搭載基板
JP2012244160A (ja) * 2011-05-20 2012-12-10 Kyokutoku Kagi Kofun Yugenkoshi パッケージ構造およびその製造方法
US8541881B2 (en) 2011-05-20 2013-09-24 Subtron Technology Co., Ltd. Package structure and manufacturing method thereof
US8669142B2 (en) 2011-05-20 2014-03-11 Subtron Technology Co., Ltd. Method of manufacturing package structure
JP2014533892A (ja) * 2011-11-30 2014-12-15 ジアンスー チャンジアン エレクトロニクス テクノロジー カンパニーリミテッド 非露出パッドボールグリッドアレイパッケージ構造及びその製造方法

Also Published As

Publication number Publication date
KR20010030395A (ko) 2001-04-16
GB2360629B (en) 2002-04-24
SG97935A1 (en) 2003-08-20
KR100383112B1 (ko) 2003-05-12
TW463272B (en) 2001-11-11
GB0202655D0 (en) 2002-03-20
GB0022745D0 (en) 2000-11-01
GB2360629A (en) 2001-09-26
US6611063B1 (en) 2003-08-26
GB2369245B (en) 2002-11-20
CN1289147A (zh) 2001-03-28
GB2369245A (en) 2002-05-22

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