CN101814477A - 利用钝化后互连结构形成的硅通孔 - Google Patents

Abstract

本发明公开了利用钝化后互连结构形成硅通孔的集成电路结构，包括：半导体衬底；硅通孔(TSV)，延伸到半导体衬底中；焊盘，形成在半导体衬底上方，并与TSV隔开；以及互连结构，形成在半导体衬底上方，并电连接TSV和焊盘。该互连结构包括形成在焊盘上的上部和与焊盘相邻的下部，并且上部延伸以电连接TSV。

Description

利用钝化后互连结构形成的硅通孔

相关申请的交叉参考

本发明要求于2009年2月24日提交的美国临时申请61/154,979的优先权，其全部内容结合于此作为参考。

技术领域

一个或多个实施例涉及半导体器件的制造，更具体地，涉及硅通孔和钝化后(post passivation)互连结构的制造。

背景技术

半导体工业由于各种电子部件(例如，晶体管、二极管、电阻器、电容器等)的集成密度的连续改进而经历了持续的快速发展。在极大程度上，集成密度的这种改进源自最小部件尺寸的重复减小，使得更多的部件集成到给定的芯片区域内。这些集成改进本质上是二维(2D)的，即被集成部件占用的体积主要在半导体晶片的表面上。尽管光刻的重大改进导致2D集成电路形成的显著改进，但对于可以二维实现的密度来说存在物理限制。一种限制在于对这些部件需要使尺寸最小化。此外，当将更多的器件放在一个芯片中时，需要更复杂的设计。其他限制在于随着器件数量的增加，器件之间互连的数量和长度的显著增加。当互连的数量和长度增加时，电路RC延迟和功耗都会增加。在用于解决上述限制的努力中，通常使用三维集成电路(3DIC)和堆叠管芯。

由此，硅通孔(TSV)用在3DIC和用于连接管芯的堆叠管芯中。在这种情况下，TSV通常用于将管芯上的集成电路连接至管芯的背侧。此外，TSV还用于提供短路接地路径，其用于通过被接地金属膜覆盖的管芯背侧使集成电路接地。集成电路通常包括用于将集成电路连接至其他电路的接触区域。接触结合(contact-bonding，CB)焊盘通常形成在金属层(即，金属的顶层)中，其通过钝化后互连(post passivation interconnect，PPI)结构连接至TSV。然而，传统的PPI工艺提供了对CB的弱粘附力，并引起高接触阻抗。因此，需要改进的结构及其制作方法来克服传统工艺的缺点。

发明内容

一个或多个公开的实施例描述了一种集成电路结构，该结构包括：半导体衬底；硅通孔(TSV)，延伸到半导体衬底中；焊盘，形成在半导体衬底上方，并与TSV隔开；以及互连结构，形成在半导体衬底上方，并电连接TSV和焊盘。该互连结构包括形成在焊盘上的上部和与焊盘相邻的下部，并且上部延伸以电连接TSV。

至少一个实施例描述了一种集成电路结构，该结构包括：半导体衬底；低k介电层，在半导体衬底的上方；金属线，形成在低k介电层中；第一钝化层，形成在低k介电层上并露出金属线的一部分；焊盘，形成在第一钝化层中以及金属线的露出部分上；硅通孔(TSV)，穿过第一钝化层和低k介电层，并延伸到半导体衬底中；以及互连结构，形成在第一钝化层的上方，并电连接TSV和焊盘。该互连结构包括焊盘上的上部和与焊盘相邻的下部，并且上部延伸以电连接TSV。

附图说明

参照附图进行以下的详细描述，其中：

图1至图7是在TSV工艺中形成的钝化后互连(PPI)结构的示例性实施例的截面图。

具体实施方式

本公开总的来说涉及通孔结构的制造，其可以应用于具有钝化后互连(PPI)结构(连接至接触结合(CB)焊盘，用于在堆叠晶片/管芯上形成垂直互连)的硅通孔(TSV)的制造。硅通孔(TSV)还被称为衬底通孔或晶片通孔，如本文所定义的，提供衬底上的一个或多个导电层(例如，金属互连层、包括结合焊盘的接触焊盘)之间的连接，导电层(例如，金属互连层)和半导体层(诸如硅部件)之间的连接，和/或形成在衬底上或连接至衬底的部件之间的其他期望连接。在一些实施例中，由通孔提供的该连接提供了从一个部件到另一部件的电路径。通孔可填充有导电材料、绝缘材料和/或本领域使用的其他材料。此外，通孔可形成在衬底上，该衬底在衬底上的一层或多层(包括介电层、金属层、半导体层和/或本领域已知的其他部件)中包括开口。

这里，图1至图7的截面图示出了在TSV工艺中形成的PPI结构的示例性实施例。

现在，参照图1，示出了晶片100的截面图，其包括半导体衬底10和半导体衬底10上方的互连结构12。半导体衬底10由硅形成，尽管还可以使用其他半导体材料，包括III族、IV族、V族元素和SiGe。可选地，半导体衬底10包括非导电层。包括晶体管、电阻器、电容器和其他已知部件的集成电路形成在半导体衬底10上。

互连结构12包括形成在介电层14(通常为低k介电层14)中的金属线和通孔。互连结构12包括一层一层堆叠的金属化层，金属线形成在金属化层中，且通孔连接金属线。互连结构12互连形成在半导体衬底10的顶面上的集成电路，并将集成电路连接至结合焊盘。例如，金属线12a和通孔12b形成在介电层14(其为具有小于约3.5的介电常数(k值)的低k介电层)中。在一个实施例中，介电层14由具有小于约2.5的k值的超低k介电层形成。在一些实施例中，互连结构12还包括低k介电层14顶部上的上介电层，其中，上介电层包括不具有潮气吸收问题的非低k介电材料。上介电层的k值大于约3.5，更优选地，大于约3.9。在一个实施例中，上介电层包括非掺杂的硅玻璃(USG)层。

图1还示出了接触结合(CB)焊盘18，其用在结合工艺中以将各个芯片中的集成电路连接至外部部件。在第一钝化层16中形成CB焊盘18，以连接至下面的金属线12a。在CB焊盘18的制造中，例如包括第一介电层16a和第二介电层16b的第一钝化层16被沉积在介电层14的顶层上，然后被图样化和蚀刻以形成露出下面的金属线12a的开口。然后，在开口中沉积导电材料并进行图样化以形成CB焊盘18。第一钝化层16可以由诸如氧化硅、氮化硅、聚酰亚胺或它们的组合的介电材料形成。在一个实施例中，第一介电层16a是氧化硅层，第二介电层16b是氮化硅层。在一些实施例中，CB焊盘18的导电材料包括选自铝、钨、银、铜、铝合金、铜合金和它们的组合的金属。

图2和图3示出了TSV开口22的形成，TSV开口延伸到半导体衬底10中。参照图2，在第一钝化层16和CB焊盘18上旋涂光刻胶层20。然后，通过曝光、烘焙、显影和/或本领域已知的其他光刻工艺来图样化光刻胶层20，以在光刻胶层20中提供开口21，露出第一钝化层16的一部分。如图3所示，然后，该方法进行到使用图样化的光刻胶层20作为掩模元件来蚀刻露出的层，以形成穿过第一钝化层16、介电层14和一部分半导体衬底10的TSV开口22。然后，剥离光刻胶层20。在一些实施例中，使用任何适当的蚀刻方法来蚀刻TSV开口22，例如包括等离子体蚀刻、化学湿蚀刻、激光钻孔和/或本领域已知的其他工艺。在一个实施例中，使用反应离子蚀刻(RIE)来蚀刻TSV开口22。在一些实施例中，TSV开口22的深度大约为100μm至300μm。蚀刻工艺可以使得开口具有垂直侧壁轮廓或锥形侧壁轮廓。

图4示出了第二钝化层24的形成。例如包括第一隔离膜24a和第二隔离膜24b的第二钝化层24覆盖形成在第一钝化层16和CB焊盘18上，并且对TSV开口22的侧壁和底部加衬。在一些实施例中，第二钝化层24由诸如氧化硅、氮化硅、聚酰亚胺等的介电材料形成。形成方法包括等离子体增强化学汽相沉积(PECVD)或其他常用CVD方法。在一个实施例中，第一隔离膜24a是氧化硅层，第二隔离膜24b是氮化硅层。

图5和图6示出了第二钝化层24中与CB焊盘18相邻的通孔开口28的形成。参照图5，在先前形成的结构上形成掩模26。在一个实施例中，掩模26包括诸如Ajinimoto增层膜(ABF)的有机材料。ABF膜首先被层压在图5所示的结构上。然后，对层压膜加热和加压以软化其，使得形成平坦的顶面。在所得到的结构中，掩模26具有大于约5μm的厚度，更优选地在约10μm与约100μm之间。然而，掩模26可包括诸如半固化片和涂树脂铜箔(RCC)的其他材料。可选地，掩模26是光刻胶，其可以是正光刻胶或负光刻胶。然后，对掩模26进行图样化以形成开口27，露出在CB焊盘18及其外围区域上方的第二钝化层24的一部分。图样化掩模26覆盖TSV开口22。

如图6所示，该方法进行使用图样化掩模26作为掩模元件来蚀刻第二钝化层24露出的部分以露出CB焊盘18，并在与CB焊盘18相邻的第二钝化层中形成至少一个通孔开口28。在一个实施例中，通孔开口28是环绕CB焊盘18的环状开口，例如具有八角轮廓的环状开口。使用任何适当的蚀刻方法(例如包括等离子体蚀刻、化学湿蚀刻和/或本领域已知的其他工艺)来蚀刻通孔开口28。在一个实施例中，使用反应离子蚀刻(RIE)来蚀刻通孔开口28。在钝化蚀刻工艺之后，然后去除掩模26。如果掩模26是干膜，则可以通过碱性溶液去除。如果掩模26由光刻胶形成，则可通过丙酮、N-甲基吡咯烷酮(NMP)、二甲基亚砜(DMSO)、氨基乙氧基乙醇等去除。结果，露出衬有第二钝化层24的TSV开口22。

接下来，如图7所示，在所得结构上沉积导电材料层30以填充TSV开口22和TSV开口22外的期望区域，从而形成导电插塞32。在整个描述中，导电插塞32被称作硅通孔(TSV)。在一个实施例中，导电材料层30包括铜或铜合金。还可以使用诸如铝、银、金、钛、钽和它们的组合的其他金属。形成方法可包括溅射、印刷、电镀、化学镀和常用的化学汽相沉积(CVD)方法。在TSV开口22填充导电材料层30的时刻，还在CB焊盘18上形成相同的导电材料并填充通孔开口28，形成钝化后互连(PPI)结构34。PPI结构34包括用于覆盖CB焊盘18的上部34a和下部34b。上部34a被称为导电线34a，下部被称为支持体34b。导电线34a形成在CB焊盘18上并连接至下方的支持体34b。导电线34a还延伸以连接TSV 32的顶端。支持体34b形成在第二钝化层24与CB焊盘18相邻的通孔开口28中。因此，PPI结构34覆盖CB焊盘18，以提供好的粘附性并减小其间的接触阻抗。在一个实施例中，支持体34b是环绕CB焊盘18的金属环。可选地，支持体34b包括与CB焊盘18相邻的多个金属柱。在一个实施例中，PPI结构34具有小于约30μm的厚度，例如在约2μm和约25μm之间。然后，图样化导电材料层30以形成如图7所示的所得结构。使用与形成TSV 32相同的工艺形成PPI结构34，将TSV 32互连至CB焊盘18，而CB焊盘18又进一步连接至有源电路。

在形成导电层30的实施例中，还可以由PVD、溅射或化学镀形成铜种层，然后，喷镀铜以填充期望区域。填充工艺在本领域中是已知的，因此这里不再重复。形成方法可包括溅射、印刷、电镀、化学镀和常用的化学汽相沉积(CVD)方法。在形成铜种层和铜层之前，可以覆盖沉积扩散阻挡层，来覆盖露出的部分。扩散阻挡层可包括常用的阻挡材料，诸如钛、氮化钛、钽、氮化钽和它们的组合，并且可使用物理汽相沉积、溅射等形成。

在随后步骤中，可以在先前讨论步骤中形成的结构的顶面上安装玻璃晶片。然后，执行晶片研磨以减薄半导体衬底10的背面直到露出TSV 32。然后，拆下玻璃晶片。在一些实施例中，该方法还包括诸如金属化工艺的工艺步骤以提供互连和/或本领域已知的其他工艺。

在先前的详细描述中，描述了具体实施例。然而，应该明白，在不背离本发明的精神和范围的情况下，可以做出各种修改、结构、工艺和改变。因此，说明书和附图被认为是示例性的，并不用于限制本发明。应该理解，所公开的实施例能够使用各种其他组合和环境，并且能够在这里所表明的概念范围内变化或修改。

Claims (15)

1.一种集成电路结构，包括：

半导体衬底；

硅通孔(TSV)，延伸到所述半导体衬底中；

焊盘，形成在所述半导体衬底上方，并与所述TSV隔开；以及

互连结构，形成在所述半导体衬底上方，并电连接所述TSV和所述焊盘，

其中，所述互连结构包括形成在所述焊盘上的上部和与所述焊盘相邻的下部，并且所述上部延伸以电连接所述TSV。

2.根据权利要求1所述的集成电路结构，其中，所述互连结构的所述下部是环绕所述焊盘的环。

3.根据权利要求1所述的集成电路结构，其中，所述互连结构和所述TSV由相同的导电材料形成，其中，所述互连结构包括铜，所述TSV包括铜。

4.根据权利要求1所述的集成电路结构，其中，所述焊盘包括铝或铝合金。

5.根据权利要求1所述的集成电路结构，还包括钝化层，形成在所述半导体衬底和所述互连结构的所述上部之间，并且环绕所述互连结构的所述下部，所述钝化层延伸到所述半导体衬底中，以对所述TSV的侧壁和底部加衬。

6.根据权利要求5所述的集成电路结构，其中，所述钝化层包括两个隔离层。

7.根据权利要求5所述的集成电路结构，其中，所述钝化层包括氧化硅、氮化硅或它们的组合。

8.一种集成电路结构，包括：

半导体衬底；

低k介电层，在所述半导体衬底的上方；

金属线，形成在所述低k介电层中；

第一钝化层，形成在所述低k介电层上并露出所述金属线的一部分；

焊盘，形成在所述第一钝化层中以及所述金属线的露出部分上；

硅通孔(TSV)，穿过所述第一钝化层和所述低k介电层，并延伸到所述半导体衬底中，其中，所述TSV与所述焊盘间隔开；以及

互连结构，形成在所述第一钝化层的上方，并电连接所述TSV和所述焊盘；

其中，所述互连结构包括所述焊盘上的上部和与所述焊盘相邻的下部，并且所述上部延伸以电连接所述TSV。

9.根据权利要求8所述的集成电路结构，其中，所述互连结构的所述下部是环绕所述焊盘的环。

10.根据权利要求8所述的集成电路结构，其中，所述互连结构和所述TSV由相同的导电材料形成，其中，所述互连结构包括铜，所述TSV包括铜。

11.根据权利要求8所述的集成电路结构，其中，所述焊盘包括铝、铜、铝合金或铜合金中的至少一种。

12.根据权利要求8所述的集成电路结构，还包括第二钝化层，形成在所述第一钝化层和所述互连结构的所述上部之间，并且环绕所述互连结构的所述下部。

13.根据权利要求12所述的集成电路结构，其中，所述第二钝化层延伸，以对所述TSV的侧壁和底部加衬。

14.根据权利要求12所述的集成电路结构，其中，所述第二钝化层包括氧化硅、氮化硅或它们的组合中的至少一种。

15.根据权利要求8所述的集成电路结构，其中，所述第一钝化层包括氧化硅、氮化硅或它们的组合中的至少一种。

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