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CN101803196B - 抖动抑制电路和抖动抑制方法 - Google Patents

抖动抑制电路和抖动抑制方法 Download PDF

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CN101803196B CN200880106221XA CN200880106221A CN101803196B CN 101803196 B CN101803196 B CN 101803196B CN 200880106221X A CN200880106221X A CN 200880106221XA CN 200880106221 A CN200880106221 A CN 200880106221A CN 101803196 B CN101803196 B CN 101803196B
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Abstract

一种抖动抑制电路和抖动抑制方法，其可以同时满足缩短捕捉时间和高的抖动抑制特性。在使用数字锁相环(2)的抖动抑制电路(1，2)中，可以通过输入时钟和输出时钟(7)之间的相位差来确定环路是否处于同步状态，并根据确定的结果来改变环路滤波器(9)的特性，由此实现高的抖动抑制效果和缩短捕捉时间。

Description

抖动抑制电路和抖动抑制方法
技术领域
本发明涉及一种抖动抑制电路和一种抖动抑制方法。
背景技术
在数字传输网络中，使用脉冲插入方法来复用异步信号。在脉冲插入方法中，在接收端需要解插入处理。由于执行过解插入处理的信号具有较大的抖动，所以需要抑制这种抖动。
传统上，作为解插入抖动的抑制方式，如在专利文献1中所公开的那样，已经系统地陈述了使用存储器和数字锁相环(DPLL)的方法。在该方法中，可以通过将输入数据一次写入存储器，并使用具有较少抖动的输出时钟从存储器中读出该数据，然后将其输出来抑制包括在输入时钟和输入数据中的抖动。通过DPLL来维持所述输入时钟和所述输出时钟之间的频率同步，使得不会发生由于存储器的溢出和下溢而导致数据不连续。
通常，在PLL(锁相环)中，为了实现短的捕捉时间(pull-in time)，需要扩大环路的带宽。另一方面，为了抑制输入信号的抖动分量，环路带宽需要变窄以便输出时钟不会跟随输入时钟的抖动。环路的带宽主要是由环路滤波器的带宽决定的。
因此，在传统抖动抑制电路中，为了实现较高的抖动抑制效果，需要使环路滤波器的带宽变窄，因而，存在捕捉时间变长的问题。
另外，在PLL中，如在专利文献2中公开的那样，出于缩短捕捉时间以及提高同步时的稳定性的目的，建议了一种用于检测输入信号和输出信号之间的相位差是否小于预定值，并根据检测的结果改变环路滤波器的参数的方式。
由于PLL通常用于使得输出信号锁相到输入信号，因此，在输入信号和输出信号处于同步状态的时候，他们之间的相位误差较小。因此，根据相位误差是否不小于预定值来改变参数的方式在缩短同步时的捕捉时间和提高同步时的稳定性方面是有效的。
此外，作为相关技术，引用了例如专利文献3-7
[专利文献1]日本专利申请最早公开No.1992-246939
[专利文献2]日本专利申请最早公开No.1997-200049
[专利文献3]日本专利申请最早公开No.2000-031953
[专利文献4]日本专利申请最早公开No.2003-023353
[专利文献5]日本专利申请最早公开No.2007-036366
[专利文献6]日本专利申请最早公开No.1993-327782
[专利文献7]日本专利申请最早公开No.1994-053821
发明内容
[发明所要解决的问题]
然而，在抖动抑制电路的PLL中，输入时钟具有较大的抖动分量，并从而需要输出时钟不跟随抖动分量。因此，即使在同步状态下，也可能存在输入时钟和输出时钟之间的相位差短暂性地变为较大值的情况。因此，在应用上述这样的方法时，由于其将实际上处于同步状态的时刻误判为处于异步状态，从而产生不必要的参数改变，并降低抖动抑制特性。因此，存在难以满足缩短捕捉时间和高的抖动抑制特性的问题。
因此，本发明的目的在于提供一种抖动抑制电路和抖动抑制方法，其可以同时满足缩短捕捉时间和高的抖动抑制特性。
解决问题的方式
在使用数字锁相环的抖动抑制电路中，本发明的第一电路特征在于，通过根据输入时钟和输出时钟之间的相位差确定环路是否处于同步状态，然后根据确定的结果来改变环路滤波器的特性来实现缩短捕捉时间和抑制抖动。
除了上面提到的构成之外，本发明的第二电路特征在于其包括：执行输入数据重定时的时钟转换部分；以及用于通过根据确定环路是否处于同步状态而改变环路滤波器的特性来抑制时钟转换部分的输出数据和输出时钟的抖动的数字锁相环。
除了上面提到的构成之外，本发明的第三电路特征在于，所述时钟转换部分包括：执行输入数据的串-并转换的串/并转换电路；用于改变来自串/并转换电路的并行数据的定时的触发器电路；和对来自触发器电路的数据执行并-串转换的并/串转换电路，其中所述数字锁相环包括：相位比较器，其比较时钟转换部分的输入时钟和输出时钟之间的相位差；数控振荡器，其将时钟信号提供给触发器电路以及并/串转换电路；插入在相位比较器和数控振荡器之间的环路滤波器；和参数选择电路，其根据相位比较器的输出来选择和改变环路滤波器的参数。
除了上面提到的构成之外，本发明的第四电路特征在于，上述相位比较器包括：输入侧上升沿检测电路，其检测通过分割输入时钟所产生的输入侧相位比较信号的上升沿；输出侧上升沿检测电路，其检测通过分割输出信号所产生的输出侧相位比较信号的上升沿；计数器，其通过使用采样时钟对从输入侧相位比较信号的上升沿到输出侧相位比较信号的上升沿的周期计数来检测相位差。
在使用数字锁相环的抖动抑制方法中，本发明的第一方法的特征在于，通过根据输入时钟和输出时钟之间的相位差来确定环路是否处于同步状态，然后根据确定的结果来改变环路滤波器的特性来实现缩短捕捉时间和抑制抖动。
除了上述构成之外，本发明的第二方法特征在于，通过由时钟转换部分对输入数据进行重定时，并通过根据数字锁相环中环路是否处于同步状态的确定结果改变环路滤波器的特性，从而来抑制所述时钟转换部分的输出数据和输出时钟的抖动。
[本发明的效果]
根据本发明，在使用数字锁相环的抖动抑制电路中，可以通过利用输入时钟和输出时钟之间的相位差确定环路是否处于同步状态并然后根据确定结果改变环路滤波器的特性，从而来满足缩短捕捉时间和高的抖动抑制效果。
附图说明
图1是显示根据本发明的抖动抑制电路的例子的框图；
图2是显示用于图1所示的抖动抑制电路的串/并转换电路4的例子的框图；
图3是显示用于图1所示的抖动抑制电路的相位比较器7的例子的框图；
图4是显示用于图1所示的抖动抑制电路的参数选择电路8的例子的框图；
图5是显示用于图1所示的抖动抑制电路的环路滤波器9的例子的框图；
图6是显示用于图1所示的抖动抑制电路的数控振荡器13的例子的框图；
图7是显示用于图1所示的抖动抑制电路的并/串转换电路14的例子的框图；
图8是图1所示的抖动抑制电路的定时图的例子；
图9是用于图1所示的抖动抑制电路的输入侧定时信号产生电路5和输出侧定时信号产生电路11的定时图的例子；
图10是用于图1所示的抖动抑制电路的相位比较器7的定时图的例子；
图11是用于图1所示的抖动抑制电路的参数选择电路8的定时图的例子；
图12是图6所示的数控振荡器13的定时图的例子；
图13是根据本发明的抖动抑制电路的另一例子的框图；
图14是用于图1所示的抖动抑制电路的环路滤波器9的修改。
符号解释
1 时钟转换部分
2 数字锁相环(DPLL)
3 振荡器
4 串/并转换电路
5 输入侧定时信号产生电路
6 输入侧分割器
7 相位比较器
8 参数选择电路
9 环路滤波器
10 D触发器
11 输出侧定时信号产生电路
12 输出侧分割器
13 数控振荡器
14 并/串转换电路
具体实施方式
根据本发明的抖动抑制电路一个实施例是在使用数字锁相环的抖动抑制电路中，其特征在于通过根据输入时钟和输出时钟之间的相位差确定环路是否处于同步状态，然后根据确定的结果来改变环路滤波器的特性，来缩短捕捉时间和抑制抖动。
根据上述构成，通过使用输入时钟和输出时钟之间的相位差确定环路是否处于同步状态并根据确定结果改变环路滤波器的特性来满足缩短捕捉时间和抖动抑制。由于不需要昂贵的压控振荡器和其他模拟部件，并且可以容易地实现集成，因此可以降低成本。此外，通过使用DPLL，可以在不受老化改变和温度改变影响的情况下实现不变的抖动抑制特性。
根据本发明的抖动抑制电路的另一实施例的特征在于，其包括：执行输入数据重定时的时钟转换部分；用于通过根据确定环路是否处于同步状态而改变环路滤波器的特性来抑制时钟转换部分的输出数据和输出时钟的抖动的数字锁相环。
根据上述构成，通过使用输入时钟和输出时钟之间的相位差确定环路是否处于同步状态并根据确定结果改变环路滤波器的特性来满足缩短捕捉时间和抖动抑制。由于不需要昂贵的压控振荡器和其他模拟部件，并且可以容易地实现集成，因此可以降低成本。此外，通过使用DPLL，可以在不受老化改变和温度改变影响的情况下实现不变的抖动抑制特性。
除了上述构成之外，根据本发明的抖动抑制电路的再一实施例特征在于，所述时钟转换部分包括：执行输入数据的串-并转换的串/并转换电路；用于改变来自串/并转换电路的并行数据的定时的触发器电路；和对来自触发器电路的数据执行并-串转换的并/串转换电路，并且所述数字锁相环包括：相位比较器，其比较时钟转换部分的输入时钟和输出时钟之间的相位差；数控振荡器，其将时钟信号提供给触发器电路和并/串转换电路；插入在相位比较器和数控振荡器之间的环路滤波器；以及参数选择电路，其根据相位比较器的输出来选择和改变环路滤波器的参数。
根据上述构成，通过使用输入时钟和输出时钟之间的相位差确定环路是否处于同步状态并根据确定结果改变环路滤波器的特性来满足缩短捕捉时间和抖动抑制。由于不需要昂贵的压控振荡器和其他模拟部件，并且可以容易地实现集成，因此可以降低成本。此外，通过使用DPLL，可以在不受老化改变和温度改变影响的情况下实现不变的抖动抑制特性。
除了上述构成之外，根据本发明的抖动抑制电路的其他实施例特征在于：所述相位比较器包括：输入侧上升沿检测电路，其检测通过分割输入时钟产生的输入侧相位比较信号的上升沿；输出侧上升沿检测电路，其检测通过分割输出信号产生的输出侧相位比较信号的上升沿；计数器，其通过使用采样时钟来对从输入侧相位比较信号的上升沿到输出侧相位比较信号的上升沿的周期计数来检测相位差。
根据上述构成，通过使用输入时钟和输出时钟之间的相位差确定环路是否处于同步状态并根据确定结果改变环路滤波器的特性来满足缩短捕捉时间和抖动抑制。由于不需要昂贵的压控振荡器和其他模拟部件，并且可以容易地实现集成，因此可以降低成本。此外，通过使用DPLL，可以在不受老化改变和温度改变影响的情况下实现不变的抖动抑制特性。
在使用数字锁相环的抖动抑制方法中，根据本发明的抖动抑制方法的实施例特征在于通过根据输入时钟和输出时钟之间的相位差确定环路是否处于同步状态，然后根据确定的结果来改变环路滤波器的特性来实现缩短捕捉时间和抑制抖动。
根据上述构成，通过使用输入时钟和输出时钟之间的相位差确定环路是否处于同步状态并根据确定结果改变环路滤波器的特性来满足缩短捕捉时间和抖动抑制。由于不需要昂贵的压控振荡器和其他模拟部件，并且可以容易地实现集成，因此可以降低成本。此外，通过使用DPLL，可以在不受老化改变和温度改变影响的情况下实现不变的抖动抑制特性。
除了上述构成之外，根据本发明抖动抑制方法的另一实施例特征在于，由时钟转换部分对输入数据进行重定时，并根据数字锁相环中环路是否处于同步状态的确定结果改变环路滤波器的特性来抑制所述时钟转换部分的输出数据和输出时钟的抖动。
进一步，上述这些实施例指示了本发明的优选示例，但并不局限于此，在不脱离本发明要点的范围内可以做出各种修改实现。
下面将使用例子详细描述本发明。
[例1]
(例子的结构)
图1是显示根据本发明的抖动抑制电路的例子的框图。
图1中所示的抖动抑制电路在整体上分离时包括时钟转换部分1和数字锁相环(DPLL)2。
时钟转换部分1包括串/并转换电路4、输入侧定时信号产生电路5、输出侧定时信号产生电路11、D触发器10和并/串转换电路14。DPLL 2包括输入侧频率分割器6、输出侧频率分割器12、相位比较器7、参数选择电路8、环路滤波器9和数控振荡器13。下面将描述时钟转换部分1和DPLL 2的每个部件。
首先，“时钟转换”意味着“改变执行数据重定时的触发器的工作时钟”。在图1中，虽然直到串/并转换电路4之前，内部D触发器10是由输入时钟操作的，但是在D触发器10，其是由输出时钟操作的。因此，在D触发器10处，意味着工作时钟从输入时钟转换到输出时钟。虽然D触发器10的输出数据被最终从并/串转换电路14输出到外部，但是在并/串转换电路14中的触发器也使用输出时钟工作。
串/并转换电路4基于由输入侧定时信号产生电路5输入的定时信号将输入数据转换成并行数据。
输入侧频率分割器6分割输入时钟，并将其输出输出到输入侧定时信号产生电路5和相位比较器7。
在输入侧定时信号产生电路5中，基于由输入侧频率分割器6输入的分割时钟来产生用于执行串-并转换的定时信号，然后提供给串/并转换电路4。
相位比较器7检测输入侧相位比较信号和输出侧相位比较信号之间的相位差，并将相位误差信息输出到参数选择电路8和环路滤波器9。
参数选择电路8获得所输入相位误差信息的绝对值，并将其与预先设置的相位误差门限值进行比较。如果比较结果持续不小于相位误差门限值预定的正向保护步计(forward protection stage count)数次数，那么就确定环路处于异步状态，并将对应于宽带宽的参数α1和β1输出到环路滤波器9。
在此，“持续预定正向保护步计数次数”对应于图4的计数器83和比较器85。虽然“正向保护”是在确定从同步状态转换到异步状态时的保护操作，但是由于操作本身与反向保护的操作相同，所以将省略其描述。
同样，当比较结果持续小于相位误差门限值反向保护步计数次数时，输出对应于窄的带宽的参数α2和β2。
环路滤波器9使用由参数选择电路8提供的系数α和β来均分相位误差信息并输出相位控制值。数控制振荡器13根据由环路滤波器9提供的相位控制值来控制输出时钟的相位。输出侧频率分割器12分割输出时钟并将分割的时钟输出到输出侧定时信号产生电路11和相位比较器7。
在输出侧定时信号产生电路11中，由D触发器10产生用于包括串/并转换电路4输出的定时信号。在并/串转换电路14中，D触发器10输出的并行数据被转换回串行数据，并然后输出到外部。
图2是示出了用于图1所示的抖动抑制电路的串/并转换电路4的例子的框图。
如图2所示，通过其中D触发器40-42串联连接的移位寄存器和基于定时信号锁存移位寄存器的输出并具有使能端的D触发器43-46的组合来实现串/并转换电路4。串/并转换比是由输入时钟的抖动量和所需抑制量确定的。当输入时钟的抖动较大时，为了保留足够的定时余量，转换比需要设置的较大。图2显示了其中每4比特的输入数据转换成4比特并行数据的例子。
图3是显示用于图1所示抖动抑制电路的相位比较器7的例子的框图。
在图3中，上升沿检测电路70和上升沿检测电路71分别检测输入侧相位比较信号和输出侧相位比较信号的上升沿，以产生脉冲，并然后将其输出给计数器72。在计数器72中，由上升沿检测电路70和上升沿检测电路71输出的脉冲被分别用作计数开始信号和计数停止信号。计数停止信号被输出到参数选择电路8来作为D触发器73执行重定时之后的同步确定定时信号。在计数开始信号被输入之后，计数器72使用采样时钟进行计数，直到输入计数停止信号为止，并在输入计数停止信号时输出该计数值。
采样时钟是由振荡器3输出的时钟，并且其具有比输入/输出时钟足够高的频率。加法器74从计数器72的输出中减去预先设置的相位偏移值，并将结果输出到参数选择电路8和环路滤波器9来作为相位误差信息。该相位偏移值是用于描述在环路处于同步状态时在输入侧和输出侧之间的相位差的值。通常，设置相位偏移值以便在转换成并行数据的数据被转换成输出时钟时仅有数据的中心可以被考虑。因此，最大化了输入时钟抖动的余量。
图4是显示用于图1所示抖动抑制电路的参数选择电路8例子的框图。
在图4中，绝对值转换器80将从相位比较器7输入的相位误差信息转换成绝对值。
比较器81比较该相位误差绝对值和预先设置的相位误差门限值(图4中的2)，并通过反转门82将比较结果输出到计数器83以及计数器84。
在计数器83中，累加是通过采样时钟基于从相位比较器7输入的同步确定定时信号来执行的。当反转门82的输出是“1”的时候，计数值被清除。
比较器85比较计数器83的计数值和预定的正向保护步计数(图4中的3)并将结果输入到设置/重新设置触发器(S/R触发器)87的设置端中。同样地，计数器84通过采样时钟基于同步确定定时信号来执行累加。
当比较器81的输出是“1”时，计数值被清除。在比较器86中，比较计数值和预定的反向保护步计数(图4中为2)，并将比较结果输入到S/R触发器87的重设端中。在S/R触发器87中，根据由比较器85和比较器86的输入来产生参数选择信号，并将其输出到选择器88。
在选择器88中，基于由S/R触发器87提供的参数选择信号来选择对应于宽带宽的系数α1和β1或者对应于窄带宽的系数α2和β2，并将它们输出到环路滤波器9中。
图5是显示用于图1所示的抖动抑制电路的环路滤波器9的例子的框图。
在图5中，通过乘法器90和乘法器91将相位误差信息分别与由参数选择电路8提供的系数α和β相乘。加法器92将D触发器93的输出和相位误差信息与系数α的相乘结果相加。D触发器93通过保持加法器92的输出来对乘法器91的输出进行累加。加法器94将乘法器90的输出和加法器92的输出相加，并将结果输出到数控振荡器13来作为相位控制值。
图6是显示用于图1所示的抖动抑制电路的数控振荡器13的例子的框图。
在图6中，加法器130将输入的相位控制值、预先设置的频率偏移值和D触发器132的输出相加，并将结果输出到模8运算单元131。在模8运算单元131中，当由加法器130输入的值不小于8时，将从输入值中减去8之后的余数输出。比较器133比较模8运算单元131的输出值和预先设置的门限值，并在其小于门限值时输出“0”，并在不小于门限值时输出“1”。D触发器134对比较器133的输出进行重定时，并将其提供给D触发器10、并/串转换电路14、输出侧定时信号产生电路11和输出侧频率分割器12来作为工作时钟。另外，其还被输出到外部来作为输出时钟。
图7是显示用于图1所示的抖动抑制电路的并/串转换电路14的例子的框图。
在图7中，选择信号产生电路140基于由输出侧定时信号产生电路11输入的定时信号来产生选择信号。选择器141基于由选择信号产生电路140输入的选择信号从四个输入并行数据中选择要输出的数据，并将其输出到D触发器142。在D触发器142中，通过输出时钟对从选择器141输入的数据执行重定时，并将其输出到外部。
(例子操作的描述)
将利用图1来描述本发明例子的操作。
将输入数据与输入时钟同步地输入。假设，虽然输入时钟包括抖动分量，但是其通常具有固定的频率。
在通过将输入数据转换成并行数据来延长持续时间以获得用于吸收抖动的定时余量的同时，时钟转换部分1对具有较小抖动的输出时钟进行转换。在此之后，并行数据被转换回原始串行数据，并将其输出。下面将利用图8的定时图来描述时钟转换部分1的详细操作。
图8是图1所示的抖动抑制电路的定时图的例子。
输入数据被输入到串/并转换电路4，并被持续地存储在包括D触发器40-42的移位寄存器中。当在输入侧由输入侧定时信号产生电路5提供来的定时信号为“1”的时候，输入数据和D触发器40-42的每个输出在输入时钟的上升沿被输入到具有使能端的D触发器43-46，并转换成并行数据。
当在输出侧由输出侧定时信号产生电路11输入的定时信号是“1”时，D触发器10在输出时钟的上升沿对由串/并转换电路4输出的并行数据执行重定时并将其转换成输出时钟。
在D触发器10中被转换成输出时钟的并行数据在并/串转换电路14中被转换回到原始串行数据。
如图8所示，选择信号产生电路140是从0到3进行计数的计数器，并且在输出侧定时信号是“1”的时候，在输出时钟的上升沿初始化计数值到0。在选择器141中，选择对应于选择信号产生电路140的输出值的输入数据以进行输出。利用输出时钟由D触发器142对选择器输出执行重定时，并将其输出到外部电路。
图9中显示了用于图1所示的抖动抑制电路的输入侧定时信号产生电路5和输出侧定时信号产生电路11的定时图的例子。
在输入侧定时信号产生电路5和输出侧定时信号产生电路11中，当1/2频率分割时钟是“1”并且此时1/4频率分割时钟是“0”的时候，在时钟的上升沿处输出被置为“1”。此外，输入侧频率分割器6和输出侧频率分割器11输出1/4频率分割时钟到相位比较器7来分别作为输入侧和输出侧的相位比较信号。在同步状态下，DPLL 2控制输出时钟的相位使得在输入侧和输出侧的相位比较信号之间的相位差变成180度。因此，在输入侧和输出侧的定时信号之间的相位差也变为180度，从而在D触发器10中，可以使时钟转换的定时余量最大化。
下面，将描述DPLL 2的操作。
在DPLL 2中，输入时钟和输出时钟被分别分割以产生相位比较信号，并对它们执行相位比较。进一步，均分相位比较结果并产生相位控制值，并利用该相位控制值来控制输出时钟的相位，使得在输入和输出侧的相位比较信号之间的相位差变为180度。因此，其是一种其中在时钟转换部分1中时钟被在确切地在定时余量内得以转换的结构。下面将利用附图来描述DPLL 2的详细操作。
由输入侧频率分割器6和输出侧频率分割器12产生的1/4频率分割时钟被输入到相位比较器7来作为输入侧和输出侧的相位比较信号。在相位比较器7中，检测在他们之间的相位误差，然后将其提供给参数选择电路8和环路滤波器9来作为相位误差信息。
图10显示了用于图1所示的抖动抑制电路的相位比较器7的定时图的例子。
在上升沿检测电路70和上升沿检测电路71中，通过使用由振荡器3输入的采样时钟在输入侧和输出侧中采样相位比较信号来检测上升沿。当检测到沿时，产生脉冲“1”，并输出到计数器52。在计数器52中，当从上升沿检测电路50输入脉冲时，开始计数，并在从上升沿检测电路51输入脉冲时，暂停计数，并将计数值初始化为0。将输入脉冲时的计数值输出。
在加法器53中，将所述计数值和相位偏移值相加，并将结果输出到参数选择电路8和环路滤波器9来作为最终的相位误差信息。相位偏移值是用于描述在环路处于同步状态时在输入侧和输出侧之间的相位差的值。在DPLL 2中，当相位误差被控制为零时，可以通过改变相位偏移值来设定在同步状态下的相位差。
在图3所示的情况下，相位比较信号的循环是32个采样时钟。因此，当相位偏移值被设定为16时，在输入侧和输出侧之间的相位差为180度的时间点(半个循环)处可以获得同步。进一步，D触发器73对计数停止信号进行重定时并将其输出到参数选择电路8来作为同步确定定时信号。
如图10所示，同步确定定时信号在相位误差信息的头部将是“1”。因此，在参数选择电路8中，到相位误差信息用于同步确定的时间减到最小。
在参数选择电路8中，根据输入的相位误差信息来进行环路的同步确定，并根据结果改变要输出到环路滤波器9的参数。
图11显示了用于图1所示的抖动抑制电路的参数选择电路8的定时图的例子。
下面将利用图4和图11来描述参数选择电路8的操作。
绝对值转换器80将输入的相位误差信息转换成绝对值，并将其输出到比较器81。当相位误差绝对值不小于2时，比较器81输出“1”，而当其小于“2”时，输出“0”。当由相位比较器7输入的同步确定定时信号为“1”时，计数器83在采样时钟的上升沿处进行计数。此时，当反转门82的输出为“1”的时候，即，相位误差信息小于“2”的时候，清除计数值。
当计数器83的输出不小于3时，比较器85输出“1”，并在其小于3时，输出“0”。同样，当同步确定定时信号是“1”时，计数器84在采样时钟的上升沿处进行计数。此外，与计数器83相反，在比较器81的输出为“1”时，清除计数值，即，相位误差信息不小于3。
当计数器84的输出不小于2时，比较器86输出“1”，并当其小于2时，输出“0”。当比较器85的输出是“1”时，S/R触发器87输出“1”，并当比较器86的输出为“1”时，输出“0”。当S/R触发器87的输出为“1”时，选择器88将对应于环路滤波器9的宽带宽的参数α1和β1输出到环路滤波器9。进一步，当S/R触发器87的输出为“0”时，输出对应于窄带宽的参数α2和β2。
如上所述，在参数选择电路8中，当相位误差信息持续地不小于相位误差门限值持续达到预定的正向保护步计数次数时，确定环路处于异步状态，并且为了减少捕捉时间，输出用于扩展环路滤波器9的带宽的参数α1和β1。相反，当相位误差信息持续地小于相位误差门限值达到预定的反向保护步计数次数时，确定环路处于同步状态，并且为了增强抖动抑制特性，输出用于使得环路滤波器9的带宽变窄的参数α2和β2。
环路滤波器9是如图5所示的数字低通滤波器。如在公式1中表示的那样，其频率特性由α和β决定。为了根据公式(1)扩展带宽，应当使得α和β的值变大。
H(jω)＝β+α/(1-exp-jω)...(1)
所输入的相位误差信息被环路滤波器9均化，并且其被最终输出到数控振荡器13来作为相位控制值。
下面将基于图6和图12来描述数控振荡器13的操作。
图12是图6所示的数控振荡器13的定时图的例子。
加法器130将由环路滤波器9输入的相位控制值、预先设定的频率偏移值和D触发器132的输出相加，并将结果输出到模8运算单元131。D触发器132保持一个时钟之前的模8运算单元的输出。在同步的状态下，由于相位控制值约为0，所以加法器130的输出在每隔一个时钟就增加1(频率偏移值)。
在模8运算单元131中，当加法器输出增加到8(模运算单元的设定值)时，将从加法器输出中减去8的余数输出到D触发器132和比较器133。
通过重复上述操作，模8运算单元的输出重复数值0-7。
在比较器133中，比较模8运算单元的输出和预先设定的门限值(图6中的4)，并当其不小于门限值时，输出“1”，并当其小于门限值时，输出“0”。该门限值设定了模计算1/2的数值。因此，在比较器133的输出中，“1”和“0”的比例变的平均。在执行比较器133的输出的重定时之后，D触发器134将其输出给D触发器10、输出侧定时信号产生电路11、输出侧频率分割器12、并/串转换电路14和外部来作为输出时钟。
如图10所示，当在输入侧相位比较信号和输出侧相位比较信号之间的相位差小于180度时，相位控制值将为负值。如图12所示，在数控振荡器13中，当输入负的相位控制值时，控制其使得可以延迟输出时钟的相位。相反，当相位差大于180度时，相位控制值将为正值，并且控制其使得实现输出时钟的相位超前。如此，DPLL 2执行控制，使得在输入侧相位比较信号和输出侧相位比较信号之间的相位差可以总是保持在180度。
[例2]
图13显示了根据本发明的抖动抑制电路的另一例子的框图。
在图13中，在参数选择电路8中，环路滤波器9的输出被用作同步确定的相位误差信息。如在图1所示抖动抑制电路中那样，与相位比较器7的输出用于同步确定的情况相比，虽然不能执行快速参数变化，但是由于使用了平均的相位误差信息，所以可以执行更正确的同步确定。
图14显示了用于图1所示的抖动抑制电路的环路滤波器9的修改例子。
像图5所示的情况那样，它是具有低通特性的数字滤波器，并且其频率特性以公式(2)表达。根据公式(2)，可以发现，也是通过使用图14的结构，可以通过改变α和β的值来设置带宽。
H(jω)＝β/(1-α·exp-jω)...(2)
即，根据本发明，在使用数字锁相环(DPLL)的抖动抑制电路中，通过根据输入时钟和输出时钟之间的相位差确定环路是否处于同步状态，然后根据确定的结果来改变环路滤波器的特性，来满足缩短捕捉时间和高的抑制抖动的效果。
在图1中，相位比较器7检测输入侧相位比较信号和输出侧相位比较信号之间的相位误差，并将相位误差信息输出到参数选择电路8和环路滤波器9。参数选择电路8将所输入相位误差信息的绝对值和预先设定的相位误差门限值进行比较。当相位误差信息持续地不小于相位误差门限值达预定的正向保护步计数次数时，确定环路处于异步状态，并输出使得环路滤波器9的带宽变宽的参数α1和β1。
另外，当其持续地小于相位误差门限值达预定的反向保护步计数次数时，确定环路处于同步状态，并输出使得带宽变窄的系数α2和β2的值。
在此，对应于“预定的反向保护步计数次数的持续”的部分是图4的计数器84和比较器86。“反向保护”是用于提高当进行同步确定时的确定(对从异步状态转变到同步状态的确定)的可靠性。当参考图4描述时，在比较器81中，虽然通过所输入的相位误差信息是否小于相位误差门限值来执行暂时的同步确定，但是该相位差误差信息并不是绝对可以相信的信息(即，无论是否处于异步状态，可以存在相位误差信息小于相位误差门限值的情况，并且也可以存在相位误差信息大于相位误差门限值的情况)。因此，在计数器84中，对相位误差信息持续小于相位误差门限值的次数进行计数。然后，在比较器86中，比较计数值和预定的保护步计数值(例如3次)，并且在其不小于保护步计数时，第一次确定其处于异步状态。
如此，当已经判断回路处于异步状态时，通过使环路滤波器9的带宽变宽，以及当确定回路处于同步状态时，使环路滤波器9的带宽变窄，来缩短捕捉时间以提高抖动抑制效果。
进一步，上述实施例指示了本发明的优选实施例的例子，并且并不局限于此，在不脱离本发明要点的范围内，可以进行各种修改实现。例如，在上面提到例子中，虽然已经利用图3所示相位比较器进行了描述，但是本发明并不局限于此，并且可以使用EOR(异逻辑求和)类型的相位比较器。
(效果描述)
如上所述，本发明具有下面所指出的效果。
第一个效果在于：在使用DPLL的抖动抑制电路中，通过根据输入时钟和输出时钟之间的相位差确定环路是否处于同步状态，然后根据确定的结果来改变环路滤波器的特性可以满足缩短捕捉时间和高的抖动抑制效果。
第二个效果在于：通过使用DPLL，不需要昂贵的压控振荡器和其他模拟部件，因而可以容易地实现集成，从而节省成本。
第三个效果在于：通过使用DPLL，在不受老化变化和温度变化影响的情况下可以实现固定的抖动抑制特性。
本申请基于并要求2007年9月12日提交的日本专利申请No.2007-236563的优先权利益，其公开在此整体包含作为引用。
[工业实用性]
本发明可以用于使用DPLL的数字通信装置和数字设备，因此其具有工业实用性。

Claims (3)

1.一种使用数字锁相环的抖动抑制电路，其中，通过根据输入时钟和输出时钟之间的相位差确定环路是否处于同步状态，并根据确定的结果来改变环路滤波器的特性，来实现缩短捕捉时间和抑制抖动，
所述抖动抑制电路，包括：
时钟转换部分，通过该时钟转换部分执行输入数据重定时；以及
数字锁相环，该数字锁相环通过根据所述环路是否处于同步状态的确定结果改变所述环路滤波器的特性，来抑制所述时钟转换部分的输出数据和输出时钟的抖动；其中，
所述时钟转换部分包括：执行输入数据的串-并转换的串/并转换电路；改变来自所述串/并转换电路的并行数据的定时的触发器电路；和对来自所述触发器电路的数据执行并-串转换的并/串转换电路，并且其中
所述数字锁相环包括：相位比较器，该相位比较器比较所述时钟转换部分的输入时钟和输出时钟之间的相位差；数控振荡器，该数控振荡器将输出时钟提供给所述触发器电路和所述并/串转换电路；环路滤波器，其插入在所述相位比较器和所述数控振荡器之间；以及参数选择电路，该参数选择电路根据所述相位比较器的输出，选择和改变所述环路滤波器的参数。
2.根据权利要求1所述的抖动抑制电路，其中，
所述相位比较器包括：输入侧上升沿检测电路，该输入侧上升沿检测电路检测通过分割所述输入时钟而产生的输入侧相位比较信号的上升沿；输出侧上升沿检测电路，该输出侧上升沿检测电路检测通过分割所述输出时钟而产生的输出侧相位比较信号的上升沿；计数器，该计数器通过使用采样时钟来对从所述输入侧相位比较信号的上升沿到所述输出侧相位比较信号的上升沿的周期，从而检测相位差。
3.一种使用数字锁相环的抖动抑制方法，其中通过根据输入时钟和输出时钟之间的相位差来确定环路是否处于同步状态，并根据确定结果来改变环路滤波器的特性，从而实现缩短捕捉时间和抑制抖动，其中，
通过由时钟转换部分对输入数据执行重定时，并通过根据在数字锁相环中所述环路是否处于同步状态的确定结果来改变环路滤波器的特性，来抑制所述时钟转换部分的输出数据和输出时钟的抖动；
所述时钟转换部分包括：执行输入数据的串-并转换的串/并转换电路；改变来自所述串/并转换电路的并行数据的定时的触发器电路；和对来自所述触发器电路的数据执行并-串转换的并/串转换电路，并且其中
所述数字锁相环包括：相位比较器，该相位比较器比较所述时钟转换部分的输入时钟和输出时钟之间的相位差；数控振荡器，该数控振荡器将时钟信号提供给所述触发器电路和所述并/串转换电路；环路滤波器，其插入在所述相位比较器和所述数控振荡器之间；以及参数选择电路，该参数选择电路根据所述相位比较器的输出，选择和改变所述环路滤波器的参数。
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5256535B2 (ja) * 2009-07-13 2013-08-07 ルネサスエレクトロニクス株式会社 位相同期ループ回路
CN101984716B (zh) * 2010-10-18 2013-08-21 新邮通信设备有限公司 一种输出基站主时钟的方法和装置
EP2445138B1 (fr) * 2010-10-22 2015-07-15 The Swatch Group Research and Development Ltd. Unité de traitement de données, et récepteur de signaux comprenant l'unité de traitement de données
CN103493377B (zh) * 2011-06-01 2017-04-26 华为技术有限公司 锁相环中的杂散抑制
US9257998B2 (en) * 2013-10-10 2016-02-09 Taiwan Semiconductor Manufacturing Co., Ltd. Phase locked loop
US9312838B2 (en) * 2013-12-16 2016-04-12 Alcatel Lucent Apparatus and method for transferring multiple asynchronous clock signals over a single conductor
US8970276B1 (en) * 2013-12-17 2015-03-03 Analog Devices, Inc. Clock signal synchronization
JP6289110B2 (ja) * 2014-01-17 2018-03-07 三菱電機株式会社 集積回路
US9348358B2 (en) * 2014-04-18 2016-05-24 Fujitsu Limited Clock multiplication and distribution
CN104901657A (zh) * 2015-05-22 2015-09-09 浙江大学 一种全数字去抖动电路及方法
JP6653964B2 (ja) 2016-04-01 2020-02-26 日本電波工業株式会社 発振回路
CN109150488B (zh) * 2018-08-01 2020-12-15 清华大学 基于双边沿检测的低复杂度定时同步处理方法及装置
KR20220094480A (ko) * 2020-12-29 2022-07-06 에스케이하이닉스 주식회사 I/o 인터페이스 회로의 옵션 설정을 위한 반도체 장치

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0248863A (ja) * 1988-08-10 1990-02-19 Nec Corp ディジタルビデオ信号処理回路
JPH04246939A (ja) 1991-02-01 1992-09-02 Nec Corp スタッフジッタ抑圧回路
US5166642A (en) * 1992-02-18 1992-11-24 Motorola, Inc. Multiple accumulator fractional N synthesis with series recombination
JPH05327782A (ja) 1992-05-26 1993-12-10 Nec Corp 速度変換回路
JPH0653821A (ja) 1992-07-30 1994-02-25 Mitsubishi Electric Corp ディジタルｐｌｌ回路
JPH0730415A (ja) * 1993-07-12 1995-01-31 Oki Electric Ind Co Ltd Ｐｌｌ回路
US5497126A (en) 1993-11-09 1996-03-05 Motorola, Inc. Phase synchronization circuit and method therefor for a phase locked loop
JPH09200049A (ja) 1996-01-23 1997-07-31 Kawasaki Steel Corp Ｐｌｌ回路
US5909149A (en) * 1997-08-29 1999-06-01 Lucent Technologies, Inc. Multiband phase locked loop using a switched voltage controlled oscillator
JP2000031953A (ja) 1998-07-16 2000-01-28 Mitsubishi Electric Corp ディジタル位相同期回路及びクロック再生回路
US6650721B1 (en) * 1999-08-05 2003-11-18 Agere Systems Inc. Phase locked loop with numerically controlled oscillator divider in feedback loop
WO2002051060A2 (en) * 2000-12-20 2002-06-27 Primarion, Inc. Pll/dll dual loop data synchronization utilizing a granular fifo fill level indicator
US6538518B1 (en) * 2000-12-26 2003-03-25 Juniper Networks, Inc. Multi-loop phase lock loop for controlling jitter in a high frequency redundant system
JP2003023353A (ja) 2001-07-09 2003-01-24 Matsushita Electric Ind Co Ltd Ｐｌｌ回路
JP3986358B2 (ja) * 2001-08-10 2007-10-03 シャープ株式会社 シリアル・パラレル変換装置、及び半導体装置
US7042972B2 (en) * 2003-04-09 2006-05-09 Qualcomm Inc Compact, low-power low-jitter digital phase-locked loop
RU2267860C2 (ru) * 2003-09-01 2006-01-10 Корпорация "Самсунг Электроникс" Синтезатор частот с переменными усилением и полосой пропускания кольца фазовой автоподстройки
US7304498B2 (en) * 2005-07-20 2007-12-04 Altera Corporation Clock circuitry for programmable logic devices
JP2007036366A (ja) 2005-07-22 2007-02-08 Toshiba Corp シリアル通信回路
JP4517974B2 (ja) * 2005-08-05 2010-08-04 株式会社日立製作所 半導体装置
JP4865369B2 (ja) 2006-03-07 2012-02-01 株式会社平和 遊技機
US7656323B2 (en) * 2007-05-31 2010-02-02 Altera Corporation Apparatus for all-digital serializer-de-serializer and associated methods

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