Nothing Special   »   [go: up one dir, main page]

CN100502000C - 半导体装置 - Google Patents

半导体装置 Download PDF

Info

Publication number
CN100502000C
CN100502000C CNB2006100902913A CN200610090291A CN100502000C CN 100502000 C CN100502000 C CN 100502000C CN B2006100902913 A CNB2006100902913 A CN B2006100902913A CN 200610090291 A CN200610090291 A CN 200610090291A CN 100502000 C CN100502000 C CN 100502000C
Authority
CN
China
Prior art keywords
conductive layer
semiconductor device
prohibited area
electronic pads
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CNB2006100902913A
Other languages
English (en)
Other versions
CN1901193A (zh
Inventor
汤泽健
田垣昌利
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Epson Corp
Original Assignee
Seiko Epson Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Seiko Epson Corp filed Critical Seiko Epson Corp
Publication of CN1901193A publication Critical patent/CN1901193A/zh
Application granted granted Critical
Publication of CN100502000C publication Critical patent/CN100502000C/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/0212—Auxiliary members for bonding areas, e.g. spacers
    • H01L2224/02122—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
    • H01L2224/02163—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body on the bonding area
    • H01L2224/02165—Reinforcing structures
    • H01L2224/02166—Collar structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05075—Plural internal layers
    • H01L2224/0508—Plural internal layers being stacked
    • H01L2224/05085—Plural internal layers being stacked with additional elements, e.g. vias arrays, interposed between the stacked layers
    • H01L2224/05089—Disposition of the additional element
    • H01L2224/05093—Disposition of the additional element of a plurality of vias
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05075—Plural internal layers
    • H01L2224/0508—Plural internal layers being stacked
    • H01L2224/05085—Plural internal layers being stacked with additional elements, e.g. vias arrays, interposed between the stacked layers
    • H01L2224/05089—Disposition of the additional element
    • H01L2224/05093—Disposition of the additional element of a plurality of vias
    • H01L2224/05095—Disposition of the additional element of a plurality of vias at the periphery of the internal layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05644—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05655—Nickel [Ni] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01014—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01015—Phosphorus [P]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01022—Titanium [Ti]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01028—Nickel [Ni]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01032—Germanium [Ge]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19043—Component type being a resistor

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本发明提供了一种可以在焊盘的下方设置半导体元件的可靠性高的半导体装置。该半导体装置包括：半导体层(10)，具有元件形成区域(10A、10B)；第一导电层，设置于半导体层(10)的上方，具有第一宽度；第二导电层，与第一导电层连接，具有小于第一宽度的第二宽度；层间绝缘层(50)、(60)，设置于半导体层(10)的上方；电极垫(62)，设置于层间绝缘层(50)、(60)的上方，俯视观察时，该电极垫(62)与元件形成区域(10A)重叠；元件禁止区域(12)，在半导体层(10)上，设为位于从电极垫(62)的至少一个端部的垂直下方向外侧的规定范围内。其中，在元件禁止区域(12)中，未配置连接第一导电层和第二导电层的连接部。

Description

半导体装置
技术领域
本发明涉及一种半导体装置。
背景技术
现有技术中，当在焊盘的下方配置MIS晶体管等半导体元件时，则会由于焊接时的应力等原因而损坏MIS晶体管等半导体元件的特性，因此，在俯视观察时，半导体芯片上的焊盘形成部和形成半导体元件的区域是分开设置的。但是，随着近年来的半导体芯片的精细化以及高集成化，迫切希望能在焊盘的下方也配置半导体元件。在日本特开2002-319587号公报中公开了此类技术的一个实例。
专利文献1：日本特开2002-319587号公报
发明内容
本发明的目的在于提供可以在焊盘的下方设置半导体元件的可靠性高的半导体装置。
(1)根据本发明的半导体装置，包括：半导体层，具有元件形成区域；导电层，设置于所述半导体层的上方；层间绝缘层，设置于上述半导体层的上方；电极垫，设置于上述层间绝缘层的上方，俯视观察时，上述电极垫与上述元件形成区域重叠；其中，上述半导体层具有设为位于从上述电极垫的至少一个端部的垂直下方向外侧的规定范围的元件禁止区域，上述导电层包括：具有第一宽度的第一导电层；以及与上述第一导电层连接、具有小于上述第一宽度的第二宽度的第二导电层，且上述第一导电层和上述第二导电层形成在同一层上，其中，在上述元件禁止区域中，未配置连接上述第一导电层和上述第二导电层的连接部。
根据本发明的半导体装置，由于形成电极垫，所以，在位于从电极垫的至少一个端部的垂直下方向外侧的规定范围内，容易作用压力并容易产生应力。因此，在该规定范围内配置的层间绝缘层上容易产生龟裂，例如在该规定范围的半导体层上设置有MIS晶体管等元件时，会成为使MIS晶体管特性劣化的原因之一。于是，在本发明涉及的半导体装置中，将该规定区域作为元件禁止区域，从而可以避免上述问题。此外，在本发明中，即使在电极垫的下方设置元件也不会出现问题时，通过配置元件，可以提高元件的集成度，提供实现了精细化和提高了可靠性的半导体装置。而且，根据本发明，在元件禁止区域中未配置连接上述第一导电层和上述第二导电层的连接部，从而不会出现在该导电层上产生龟裂等问题。
此外，在本发明中，所谓元件形成区域是指形成MIS晶体管、二极管、电阻等各种元件的区域。而且，在本发明中，所谓在规定的A层(下面称为“A层”)的上方设置规定的B层(下面称为“B层”)，是指在A层上直接设置B层，以及在A层上隔着其它层设置B层。
本发明涉及的半导体装置还可以采取下述方式。
(2)根据本发明，上述电极垫可以是具有短边和长边的长方形，上述元件禁止区域可以是位于从上述电极垫的上述短边的垂直下方向外侧的规定区域。
(3)根据本发明，可以将上述元件禁止区域以包围元件的周围的方式设置。
(4)根据本发明，上述元件禁止区域可以是从上述电极垫的上述端部的垂直下方向外侧具有1.0μm至2.5μm距离的范围。
(5)根据本发明，还可以包括钝化层，其位于上述电极垫的上方，具有使该电极垫的至少一部分露出的开口；上述元件禁止区域是从上述电极垫的上述端部的垂直下方向外侧具有相当于上述钝化层膜厚距离的区域。
(6)根据本发明，还可以包括设置于上述开口的凸起。
(7)根据本发明的半导体装置，包括：半导体层，具有元件形成区域；导电层，设置于所述半导体层的上方；层间绝缘层，设置于上述半导体层的上方；电极垫，设置于上述层间绝缘层的上方；钝化层，位于上述电极垫的上方，具有使上述电极垫的至少一部分露出的开口；凸起，设置于上述开口上，俯视观察时，与上述元件形成区域重叠；其中，上述半导体层具有被设为位于从上述凸起的至少一个端部的垂直下方向外侧和内侧的规定范围的元件禁止区域，上述导电层包括：具有第一宽度的第一导电层；以及与上述第一导电层连接、具有小于上述第一宽度的第二宽度的第二导电层，且上述第一导电层和上述第二导电层形成在同一层上，其中，在上述元件禁止区域中，未配置连接上述第一导电层和上述第二导电层的连接部。
根据本发明的半导体装置，由于在电极垫上形成凸起，所以，在位于从凸起的至少一个端部的垂直下方向外侧和内侧的规定范围内，容易作用压力并容易产生应力。因此，在配置于该规定范围内的层间绝缘层上容易产生龟裂，例如在该规定范围的半导体层上设置有MIS晶体管等元件时，会成为使MIS晶体管的特性劣化的原因之一。于是，在本发明涉及的半导体装置中，将该规定区域作为元件禁止区域，可以避免上述问题。而且，在本发明中，即使在电极垫的下方设置元件也不会出现问题时，通过配置元件，提高元件的集成度，可以提供提高了精细化和可靠性的半导体装置。而且，根据本发明，在元件禁止区域中未配置连接上述第一导电层和上述第二导电层的连接部，从而不会出现在该导电层上产生龟裂等问题。
(8)根据本发明，上述凸起可以是具有短边和长边的长方形，上述元件禁止区域可以是位于从上述凸起的上述短边的垂直下方向外侧及内侧的规定区域。
(9)根据本发明，可以将上述元件禁止区域以包围元件的周围的方式设置。
(10)根据本发明，上述元件禁止区域可以是从上述凸起的上述端部的垂直下方，向外侧具有2.0μm至3.0μm距离、且向内侧具有2.0μm至3.0μm的距离的区域。
(11)根据本发明，可以在上述元件形成区域中形成晶体管。
(12)根据本发明，上述元件禁止区域可以是低电压驱动晶体管的元件禁止区域。
(13)根据本发明，可以在上述元件禁止区域上设置高耐压晶体管。
(14)根据本发明，上述第二导电层连接于上述第一导电层的形状可以是T字状或L字状。
(15)根据本发明，上述第一导电层和上述第二导电层可以是多晶硅层。
附图说明
图1是第一实施例涉及的半导体装置的说明图；
图2是第一实施例涉及的半导体装置的说明图；
图3是第二实施例涉及的半导体装置的说明图；
图4是第二实施例涉及的半导体装置的说明图；
图5是第三实施例涉及的半导体装置的说明图；
图6(A)、(B)是第一至第三实施例的变形例涉及的半导体装置的说明图；
图7是变形例涉及的半导体装置的说明图；以及
图8(A)、(B)示出在元件禁止区域上未设置导电层的例图。
具体实施方式
1.第一实施例
图1示出本实施例涉及的半导体装置的模式剖面图，图2模式地示出在本实施例涉及的半导体装置中的电极垫的形状和元件禁止区域关系的俯视图。此外，图1的剖面是沿图2的X-X线的剖面。
如图1所示，本实施例涉及的半导体装置包括半导体层10。所谓半导体层10是指设置在单晶硅基板、绝缘层上的半导体层(SOI：Silicon on Insulator，绝缘体上硅结构)，半导体层可以使用硅层、锗层和硅锗层等基板。
在半导体层10中设置有元件分离绝缘层20。元件分离绝缘层20可以通过STI法(浅沟槽隔离法)、LOCOS法(硅的局部氧化法)和半埋入式LOCOS法形成。此外，图1中示出通过STI法形成的元件分离绝缘层20。元件形成区域10A将在后面进行说明，其为设置于电极垫下方的区域。元件禁止区域12是图2中的灰色区域，是从电极垫的端部的垂直下方、向外侧的规定范围的半导体层10。关于该区域也将在后面进行说明。而且，在本实施例涉及的半导体装置中，还在元件禁止区域12的外侧设置有元件形成区域10B。
在元件形成区域10A中，设置有低电压驱动的MIS(MetalInsulator Semiconductor：金属绝缘体半导体)晶体管30。而且，与元件形成区域10A相同，在元件形成区域10B中，也设置有MIS晶体管40。MIS晶体管30包括栅极绝缘层32、设置于栅极绝缘层32上的栅电极34、设置于半导体层10中的杂质区36。其中，杂质区36构成源极区或漏极区。MIS晶体管40与MIS晶体管30具有相同的构造，包括栅极绝缘层42、栅电极44以及杂质区46，是在补偿(offset)区域上未设置绝缘层的低电压驱动的晶体管。
在MIS晶体管30、40的上方依次设置有以覆盖MIS晶体管30、40的方式设置的层间绝缘层50和层间绝缘层60。层间绝缘层50和层间绝缘层60可以使用公知的一般材料。在层间绝缘层50上设置有具有规定图案的配线层52，配线层52和MIS晶体管30的杂质区36通过接触层54进行电连接。
在层间绝缘层60上设置有电极垫62。电极垫62可以通过接触层64与配线层52进行电连接。电极垫62可以由铝或铜等金属形成。
如图1所示，本实施例涉及的半导体装置还包括钝化层70。在钝化层70上形成有使电极垫62的至少一部分露出的开口72。如图1和图2所示，开口72也可以形成为只使电极垫62的中央区域露出。即，钝化层70可以形成为覆盖电极垫62的边缘部的结构。钝化层可以由例如SiO2、SiN、聚酰亚胺树脂等形成。此外，在本发明实施例涉及的半导体装置中，所谓的电极垫是指包括设置有开口72的区域，并且此区域宽度大于配线部。
在本发明实施例涉及的半导体装置中，至少在开口72上中设置有凸起80。即，在电极垫62的露出面上设置有凸起80。在本发明实施例涉及的半导体装置中，图示了凸起80形成至钝化层70上的情况。凸起80可以由一层或多层形成，可以由金、镍或者铜等金属形成。此外，凸起80的外形没有特别的限定，矩形(包括正方形以及长方形)，或者圆形都可以。并且，凸起80的外形也可以小于电极垫62。此时，凸起80也可以只形成在与电极垫62相重叠的区域内。
并且，虽然未图示，在凸起80的最下层上，也可以设置阻挡(barrier)层。阻挡层用于防止电极垫62和凸起80两者之间的扩散。阻挡层可以由一层或多层形成。阻挡层也可以通过阴极溅镀而形成。并且，阻挡层也具有进一步提高电极垫62和凸起80的紧密性的功能。阻挡层也可以具有钛钨(TiW)层。由多层构成时，阻挡层的最表面可以使用使凸起80析出的电镀馈电用金属层(例如Au层)。下面，对元件禁止区域12进行说明。如上所述，元件禁止区域12是位于从电极垫62的端部的垂直下方向外侧的半导体层10，即规定的范围。
在元件禁止区域12中，可以在半导体层10上配置导电层14作为第一层的导电层。但是，不配置T字状或者L字状的导电层为元件禁止区域12中第一层的导电层。如图8(A)所示，作为不能在元件禁止区域12中配置的导电层，例如有T字型的导电层140，该导电层140包括在X方向上延伸的第一导电层142、以及从该第一导电层142的中部向Y方向分支的第二导电层144。特别是，当导电层140由具有第一宽度的第一导电层142、和与第一导电层142连接并具有小于第一宽度的第二宽度的第二导电层144构成时，在第一导电层142和第二导电层144的边界160(也可以称为“连接部”)附近容易产生龟裂等不良问题。此外，如图8(B)所示，作为不能在元件禁止区域12中配置的导电层，例如有L字型的导电层150，该导电层150包括在X方向上延伸的第一导电层152、以及从该第一导电层152的端部向Y方向延伸的第二导电层154。特别是，当导电层150由具有第一宽度的第一导电层152、和与第一导电层152连接并具有小于第一宽度的第二宽度的第二导电层154构成时，在第一导电层152和第二导电层154的边界170(也可以称为“连接部”)附近容易产生龟裂等不良问题。
作为可以配置于元件禁止区域12中的导电层14，有例如连接于栅电极34、44的配线层等。导电层14和栅电极34、44可以通过相同工序形成，并具有多晶硅层。多晶硅层可以是导电层14的一部分。因为多晶硅层与金属层相比，容易由于应力而产生龟裂，所以，通过如本实施例一样控制导电层14的形状，可以形成无不良问题的导电层14。
元件禁止区域12的范围可以是从电极垫62的端部的垂直下方向外侧(与开口72相反一侧)、具有相当于钝化层70的膜厚的距离的范围。例如，可以是从电极垫62的端部向外侧、具有1.0μm至2.5μm的距离的范围。如此规定元件禁止区域12的理由，将在下面进行说明。
首先，由于设置了电极垫62，所以在电极垫62的端部所处的层间绝缘层60上会产生应力。其后，如图1所示，由于设置在电极垫62上的凸起80，还会进一步施加由凸起80的内部应力导致的持续应力。受这些应力的影响，在层间绝缘层50、60上，从产生这些应力的位置(电极垫62的端部)会产生龟裂。如此龟裂会一直延伸至最下层的层间绝缘层，从而会改变设置在该区域的半导体元件的特性。例如，如果在该区域设置MIS晶体管，则会导致栅极绝缘层的劣化，增大泄漏电流。
此外，钝化层70并非设置在上表面高度均一的面上，而是会根据电极垫62的形状产生高低差异。在具有该高低差异的区域中，例如在进行COF(Chip On Film：薄膜复晶)封装时，通过设置在薄膜上的连接线(引线)而与凸起80连接时，其接触、结合导致的压力容易集中，这也是层间绝缘层50、60上产生龟裂的原因之一。而且，该高低差异容易产生于由电极垫62的端部向外侧具有大致相当于钝化层70的膜厚的距离的位置上。可以考虑上述问题来规定元件禁止区域12的范围。
如上所述，在本实施例涉及的半导体装置中，位于电极垫62的下方的半导体层是元件形成区域10A，在从电极垫62的端部的垂直下方向外侧的规定区域中，设有元件禁止区域12。从电极垫62的端部的垂直下方向外侧的规定区域容易受压力作用并容易产生应力。因此，在配置于该元件禁止区域12上方的层间绝缘层50、60上容易产生龟裂，例如，当在该区域上设置有MIS晶体管等的半导体元件时，则成为导致MIS晶体管的特性劣化的原因之一。于是，在本实施例涉及的半导体装置中，通过使该规定的范围成为元件禁止区域12，从而可以回避上述问题。而且，在位于电极垫62的端部的垂直下方内侧的半导体层10上，可以形成元件形成区域10A，在电极垫62的下面可以配置半导体元件。即、根据本实施例，在电极垫62下方的、即使设置半导体元件也不会影响可靠性的位置上配置半导体元件，另一方面，通过在元件禁止区域12上不配置半导体元件，可以提高集成性，从而提供实现精细化且维持可靠性的半导体装置。
而且，根据本实施例的半导体装置，不形成T字状或L字状的导电层作为元件禁止区域12中的第一层导电层，从而可以提高导电层14的可靠性。此外，元件禁止区域12的范围并不限定于第一层，也可以适用于例如第二层以后形成的导电层。
2.第二实施例
下面，参照图3和图4对本发明的第二实施例进行说明。
图3模式地示出本实施例涉及的半导体装置的剖面图。图4模式地示出在本实施例涉及的半导体装置中，电极垫的形状和禁止区域关系的俯视图。此外，图3的剖面是沿图4的X-X线的剖面。在本实施例中，对和第一实施例实质上相同的部件标注了相同的符号，并省略对其详细说明。
本实施例涉及的半导体装置，作为元件禁止区域12，在考虑第一实施例所述的电极垫62的影响，并进一步考虑凸块80的影响这一点上，与第一实施例不同。即，在本实施例中，元件禁止区域12是第一元件禁止区域12a加上第二元件禁止区域12b而形成的区域，其中，该第一元件禁止区域12a是受电极垫62影响的区域；该第二元件禁止区域12b是受凸起80影响的区域。在该元件禁止区域12中，如第一实施例所述，未配置代表性的MIS晶体管30、40所例示的构成的MIS晶体管。
第一元件禁止区域12a具有和第一实施例中所述相同的范围。即，第一元件禁止区域12a的范围可以是从电极垫62的端部的垂直下方向外侧(开口72的相反一侧)、具有相当于钝化层70膜厚的距离的范围。例如，可以是从电极垫62的端部向外侧、具有1.0μm至2.5μm的距离的范围。如此规定元件禁止区域12的范围的理由，已经进行了说明，这里不再赘述。
第二元件禁止区域12b的范围，可以是从凸起80的端部的垂直下方向外侧(开口72的相反一侧)，具有2.0μm至3.0μm的距离、和向内侧(开口72一侧)，具有2.0μm至3.0μm的距离的范围。这样规定第二元件禁止区域12b的范围的理由，将在下面进行说明。
在凸起80的形成过程中，在凸起80的端部附近产生应力。而且，在设置了凸起80之后，凸起80的内部应力导致的持续应力作用于凸起80的端部附近。受这些应力的影响，在层间绝缘层50、60中，从产生这些应力的位置产生龟裂。如此龟裂会一直延伸至最下层的层间绝缘层，从而改变设置在该区域的半导体元件的特性。例如，在该区域设置MIS晶体管，则会导致栅极绝缘层的劣化，增大泄漏电流。
可以在半导体层10上配置导电层14，作为元件禁止区域12中的第一层的导电层。但是，在元件禁止区域12中不配置T字状或L字状的导电层作为第一层的导电层。对于不能配置在元件禁止区域12中的导电层，在第一实施例中已作说明，这里不再赘述。
作为可以配置在元件禁止区域12的导电层14，例如有连接于栅电极34、44的配线层等。导电层14可以和栅电极34、44通过相同的工序形成，可以具有多晶硅层。多晶硅层和金属层相比，容易由于应力而产生龟裂。
根据本实施例涉及的半导体装置，将受第一实施例所述的电极垫62影响的第一元件禁止区域12a和受凸起80影响的第二元件禁止区域12b合并成为元件禁止区域12，从而不会发生由应力导致的半导体元件特性劣化，可以在电极垫62和凸起80的下方形成半导体元件。其结果是，可以提高半导体元件的集成度，提供实现精细化，并且维持可靠性的半导体装置。而且，根据本实施例的半导体装置，不形成T字状或L字状的导电层作为元件禁止区域12中的第一层导电层，可以提高元件禁止区域12上形成的导电层14的可靠性。此外，元件禁止区域12a和12b的范围并不仅限定于第一层，也可以适用于例如第二层以后形成的导电层。
在第二实施例中，作为元件禁止区域12，优选合并受电极垫62影响的第一元件禁止区域12a、和受凸起80影响的第二元件禁止区域12b，但是，并不仅限于此。例如，当电极垫62的端部和凸起80的端部接近时，或者由凸起引起的内部应力小于由电极垫62引起的内部应力的等时，可以在实际中只考虑第二元件禁止区域12b而设定禁止区域。
3.第三实施例
下面，参照图5对本发明的第三实施例进行说明。图5示出第三实施例涉及的半导体装置的模式剖面图。在第三实施例涉及的半导体装置中，对于在元件禁止区域12上设置规定的半导体元件这一点，与第一、第二实施例涉及的半导体装置不同。在下面的说明中，将对与第一实施例涉及的半导体装置的不同点进行说明。与第一实施例所述的半导体装置的部件在实际上相同的部件标注了相同的符号，并省略对其详细说明。
如图5所示，第三实施例涉及的半导体装置包括元件形成区域10A和设置在其周围的元件禁止区域12。虽然图3中未作图示，但是在本实施例涉及的半导体装置中，和第一实施例涉及的半导体装置同样、在元件禁止区域12的外侧还形成有元件形成区域10B。
在本实施例涉及的半导体装置中，在元件禁止区域12中设置有高耐压的MIS晶体管。具体地说，在元件禁止区域12中设置具有LOCOS补偿结构的MIS晶体管100。MIS晶体管100设置在半导体层10中，包括：用于减弱电场的补偿绝缘层22；设置在半导体层10上的栅极绝缘层102；栅电极104，设置在补偿绝缘层22的一部分和栅极绝缘层102上；杂质区106，作为设置在栅电极104外侧的半导体层上的源极区或漏极区。在补偿绝缘层22的下面设置有和杂质区106相同导电型、低杂质浓度的补偿杂质区108。在MIS晶体管100中，栅电极104的两端部设置在补偿绝缘层22上。总之，在元件禁止区域12内不设置如下结构：作为第一层导电层的栅电极104的端部在半导体层10的上方隔着薄的栅极绝缘层而配置。在此，假定将元件形成区域10A中设置的构成的MIS晶体管30设置在元件禁止区域12中，下面，对这种情况下的问题点进行说明。MIS晶体管30和MIS晶体管100不同，其具有在半导体层10上设置有栅电极34的两端部(两侧面)的结构。因此，在栅电极34的两端部所处的半导体层10上容易产生应力。如第一和第二实施例所述，在元件禁止区域12的上方的层间绝缘层50、60上容易产生龟裂。而且，该龟裂容易延伸至栅电极34的端部(侧面)，受此影响，会导致栅极绝缘层32的劣化。
但是，根据第三实施例涉及的半导体装置，在元件禁止区域12中，由于栅电极104的两端部(两侧面)配置在补偿绝缘层22上，因此，不会在半导体层10上产生上述应力，可以抑制栅极绝缘层102的劣化。因此，只要是具有规定构成的半导体元件，不只是可以配置在元件形成区域10A中，也可以配置在元件禁止区域12中，可以进一步实现半导体芯片的精细化，其中，该元件形成区域10A设置在电极垫62和凸起80下面。这样，既可以增加从一片半导体晶片获得的半导体芯片的个数，又可以实现生产成本的减少。
在第三实施例中，和第一、第二实施例相同，在元件禁止区域12中，可以在半导体层10上配置MIS晶体管100的同时，配置未图示的第一层导电层。但是，在元件禁止区域12中，不配置T字状或L字状的导电层作为第一层导电层。关于不能在元件禁止区域12上配置的导电层的具体例子，在第一实施例中已做说明，这里不再赘述。
作为可以配置在元件禁止区域12上的导电层，例如有与MIS晶体管的栅电极104连接的配线层等。导电层可以与元件形成区域10A的栅电极34和元件禁止区域12的栅电极104通过相同的工序形成，可以在至少一部分上具有多晶硅层。
根据本实施例涉及的半导体装置，如上所述，其优点在于，可以在元件禁止区域12中形成规定的MIS晶体管100，而且，如第一、第二实施例所述，在元件禁止区域12中，不形成T字状或L字状的导电层作为第一层导电层，从而可以提高形成于元件禁止区域12上的导电层的可靠性。
此外，在图5中，已对元件禁止区域12内设置有MIS晶体管100的情况进行了说明，但是，并不仅限于此。例如，在不具有在元件禁止区域12中形成MIS晶体管时所产生的上述问题的范围内，也可以包括具有MIS晶体管100的构成的一部分的情况，其中，上述MIS晶体管具有和元件形成区域10A的MIS晶体管30具有相同的构成。在这种情况下，也可以是单侧补偿结构的MIS晶体管。
4.变形例
下面，参照图6(A)、(B)对第一实施例至第三实施例涉及的半导体装置的变形例进行说明。本变形例具有凸起80的形状是长方形的特征，图6(A)、(B)示出凸起80、电极垫62和元件禁止区域12的位置关系的俯视图。此外，在下面的说明中，仅对和第一实施例至第三实施例涉及的半导体装置不同的点进行说明。
在本变形例涉及的半导体装置中，如图1和图3所示，在电极垫62上的开口72上设置有凸起80。在本变形例中，电极垫62具有长方形状。而且，在电极垫62的上表面的一部分上设置有开口72，在开口72上设置有凸起80。凸起80的俯视面形状比电极垫62小，如图6(A)、(B)所示，从俯视的角度看，优选其设置在电极垫62的内侧。
第一变形例是与第一实施例相关的变形例。在该变形例中，如图6(A)所示，元件禁止区域12被设置于位于从电极垫62的短边的端部向外侧的区域。根据该变形例，例如在利用TAB技术进行封装时，由聚酰亚胺树脂等形成的薄膜上设置的连接线(引线)的延伸方向是沿着电极垫62的长边的方向，这时，具有以下优点。即，这种情况下，电极垫62为沿连接线的延伸方向拉伸的状态，特别是在电极垫62的短边侧作用压力。因此，特别是在电极垫62的短边的端部，容易发生在层间绝缘层50、60上产生龟裂的问题。在本变形例中，将元件禁止区域12设置在电极垫62的短边侧，从而可以在引发可靠性降低的位置确实地禁止设置半导体元件。
第二变形例是与第二实施例的相关变形例。在该变形例中，如图6(B)所示，将合并了第一禁止区域和第二禁止区域的区域作为元件禁止区域12，其中，该第一禁止区域是受电极垫62影响的区域；该第二禁止区域是受凸起80影响的区域。即，元件禁止区域12设置在位于从电极垫62的短边的端部向外侧的区域(第一禁止区域)、以及位于从凸起80的短边的端部向外侧和内侧的区域(第二禁止区域)中。
特别是，如图7所示，在实现了精细化的半导体芯片200中，开口72和凸起80的俯视形状形成为长方形，从而要求设置有多个开口72的结构。在本变形例中，即使是具有如此的长方形电极垫62(凸起80)的半导体装置，也可以通过在适当的区域设置元件禁止区域12，从而提供实现了精细化、提高了可靠性的半导体装置。
此外，在上述实施例中，图示了由两层层间绝缘层50、60构成，在其中间设置一层配线层52的情况，但是，并不仅限于此，也可以是层压大于等于三层的层间绝缘层，并在多层间设置对应于该层间绝缘层的层数的配线层的结构。
本发明并不限定于上述的实施方式，可有各种变形。例如，本发明包括与在实施方式中说明的结构在实际上相同的结构(例如，功能、方法以及结果相同的结构，或者，目的以及结果相同的结构)。并且，本发明还包括置换实施方式中说明的结构中的非本质部分的结构。并且，本发明还包括取得与实施方式中说明的结构相同作用效果的结构，或者可以达到相同目的的结构。并且，本发明还包括在实施方式中说明的结构中添加公知技术的结构。
附图标记
10 半导体层                                 10A、10B 元件形成区域
12、12a、12b 禁止区域                       20 元件分离绝缘层
22 补偿绝缘层                               30、40 MIS晶体管
32、42 栅极绝缘层                           34、44 栅电极
36、46 杂质区                               50 层间绝缘层
52 配线层                                   60 层间绝缘层
62 电极垫                                   62 电极垫
70 钝化层                                   72 开口
80 凸起                                     100 MIS晶体管
102 栅极绝缘层                              104 栅电极
106 杂质区                                  108 补偿杂质区

Claims (16)

1.一种半导体装置，其包括：
半导体层，具有元件形成区域；
导电层，设置于所述半导体层的上方；
层间绝缘层，设置于所述半导体层的上方；以及
电极垫，设置于所述层间绝缘层的上方，俯视观察时，所述电极垫与所述元件形成区域重叠；
其中，所述半导体层具有设为位于从所述电极垫的至少一个端部的垂直下方向外侧的规定范围的元件禁止区域，
所述导电层包括：具有第一宽度的第一导电层；以及与所述第一导电层连接、具有小于所述第一宽度的第二宽度的第二导电层，且所述第一导电层和所述第二导电层形成在同一层上，
在所述元件禁止区域中，未配置连接所述第一导电层和所述第二导电层的连接部。
2.根据权利要求1所述的半导体装置，其中，
所述电极垫是具有短边和长边的长方形，
所述元件禁止区域是位于从所述电极垫的所述短边的垂直下方向外侧的规定区域。
3.根据权利要求1所述的半导体装置，其中，
在俯视观察时，所述元件禁止区域设为从所述电极垫的全周的端部的垂直下方向外侧的规定范围，
所述规定范围是从所述电极垫的全周的所述端部的垂直下方向外侧具有1.0μm至2.5μm的距离的范围。
4.根据权利要求1所述的半导体装置，其中，
所述元件禁止区域是从所述电极垫的所述端部的垂直下方向外侧具有1.0μm至2.5μm的距离的范围。
5.根据权利要求1所述的半导体装置，其还包括：
钝化层，位于所述电极垫的上方，具有使该电极垫的至少一部分露出的开口；
所述元件禁止区域是从所述电极垫的所述端部的垂直下方向外侧具有相当于所述钝化层膜厚距离的区域。
6.根据权利要求5所述的半导体装置，其还包括：
设置于所述开口上的凸起。
7.一种半导体装置，其包括：
半导体层，具有元件形成区域；
导电层，设置于所述半导体层的上方；
层间绝缘层，设置于所述半导体层的上方；
电极垫，设置于所述层间绝缘层的上方；
钝化层，位于所述电极垫的上方，具有使所述电极垫的至少一部分露出的开口；以及
凸起，设置于所述开口上，俯视观察时，与所述元件形成区域重叠；
其中，所述半导体层具有被设为位于从所述凸起的至少一个端部的垂直下方向外侧和内侧的规定范围的元件禁止区域，
所述导电层包括：具有第一宽度的第一导电层；以及与所述第一导电层连接、具有小于所述第一宽度的第二宽度的第二导电层，且所述第一导电层和所述第二导电层形成在同一层上，
在所述元件禁止区域中，未配置连接所述第一导电层和所述第二导电层的连接部。
8.根据权利要求7所述的半导体装置，其中，
所述凸起是具有短边和长边的长方形，
所述元件禁止区域是位于从所述凸起的所述短边的垂直下方向外侧及内侧的规定区域。
9.根据权利要求7所述的半导体装置，其中，
在俯视观察时，所述元件禁止区域设为从所述凸起的全周的端部的垂直下方向外侧的规定范围，
所述规定范围是从所述凸起的全周的所述端部的垂直下方向外侧具有2.0μm至3.0μm的距离、且向内侧具有2.0μm至3.0μm的距离的范围。
10.根据权利要求7所述的半导体装置，其中，
所述元件禁止区域是从所述凸起的所述端部的垂直下方向外侧具有2.0μm至3.0μm的距离、且向内侧具有2.0μm至3.0μm的距离的区域。
11.根据权利要求1至10中任一项所述的半导体装置，其中，
在所述元件形成区域中形成有晶体管。
12.根据权利要求1至10中任一项所述的半导体装置，其中，
所述元件禁止区域设置有具有LOCOS补偿结构的MIS晶体管。
13.根据权利要求1至10中任一项所述的半导体装置，其中，
所述第二导电层与所述第一导电层连接的形状是T字状或L字状。
14.根据权利要求1至10中任一项所述的半导体装置，其中，
所述第一导电层和所述第二导电层是多晶硅层。
15.根据权利要求3所述的半导体装置，其中，
所述连接部是所述第一导电层和所述第二导电层的边界。
16.根据权利要求9所述的半导体装置，其中，
所述连接部是所述第一导电层和所述第二导电层的边界。
CNB2006100902913A 2005-07-19 2006-07-11 半导体装置 Expired - Fee Related CN100502000C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2005208666 2005-07-19
JP2005208666A JP2007027481A (ja) 2005-07-19 2005-07-19 半導体装置

Publications (2)

Publication Number Publication Date
CN1901193A CN1901193A (zh) 2007-01-24
CN100502000C true CN100502000C (zh) 2009-06-17

Family

ID=37657006

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB2006100902913A Expired - Fee Related CN100502000C (zh) 2005-07-19 2006-07-11 半导体装置

Country Status (4)

Country Link
US (2) US7936064B2 (zh)
JP (1) JP2007027481A (zh)
KR (1) KR100746446B1 (zh)
CN (1) CN100502000C (zh)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007043071A (ja) * 2005-07-06 2007-02-15 Seiko Epson Corp 半導体装置
US20100218807A1 (en) * 2009-02-27 2010-09-02 Skywatch Energy, Inc. 1-dimensional concentrated photovoltaic systems
US20180225049A1 (en) * 2017-02-03 2018-08-09 Sensors Unlimited, Inc. Media recording systems
US11521945B2 (en) 2019-11-05 2022-12-06 Nanya Technology Corporation Semiconductor device with spacer over bonding pad
US12027479B2 (en) * 2019-11-08 2024-07-02 Nanya Technology Corporation Semiconductor device with edge-protecting spacers over bonding pad

Family Cites Families (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2535529B2 (ja) 1987-04-07 1996-09-18 コニカ株式会社 新規なシアンカプラ−を含有するハロゲン化銀カラ−写真感光材料
JPH0224540A (ja) 1988-07-13 1990-01-26 Ntn Corp 光ディスク検査装置
JP2535529Y2 (ja) * 1988-07-29 1997-05-14 日本電気株式会社 半導体装置
JPH0373438A (ja) 1989-08-14 1991-03-28 Asahi Chem Ind Co Ltd 光記録媒体の製造方法
JP2598328B2 (ja) 1989-10-17 1997-04-09 三菱電機株式会社 半導体装置およびその製造方法
JPH0373438U (zh) * 1989-11-21 1991-07-24
KR970077390A (ko) 1996-05-15 1997-12-12 김광호 패드를 이용한 반도체 장치
JP2003179063A (ja) 1997-04-24 2003-06-27 Sharp Corp 半導体装置
KR100295240B1 (ko) 1997-04-24 2001-11-30 마찌다 가쯔히꼬 반도체장치
JP3608393B2 (ja) 1997-08-21 2005-01-12 セイコーエプソン株式会社 半導体装置
JP3416040B2 (ja) * 1997-11-11 2003-06-16 富士通株式会社 半導体装置
JP3276003B2 (ja) 1997-12-15 2002-04-22 日本電気株式会社 半導体集積回路装置およびそのレイアウト方法
KR19990052264A (ko) 1997-12-22 1999-07-05 윤종용 다층 패드를 구비한 반도체 소자 및 그 제조방법
KR19990070614A (ko) 1998-02-23 1999-09-15 구본준 반도체장치의 비트라인 평탄화 방법
JP2000058549A (ja) * 1998-08-04 2000-02-25 Nec Corp 集積回路配線の形成方法
US6268642B1 (en) 1999-04-26 2001-07-31 United Microelectronics Corp. Wafer level package
JP2001110833A (ja) 1999-10-06 2001-04-20 Matsushita Electronics Industry Corp 半導体装置
KR100358567B1 (ko) 1999-12-28 2002-10-25 주식회사 하이닉스반도체 반도체소자의 제조방법
JP3727220B2 (ja) * 2000-04-03 2005-12-14 Ｎｅｃエレクトロニクス株式会社 半導体装置
JP2002198374A (ja) 2000-10-16 2002-07-12 Sharp Corp 半導体装置およびその製造方法
US6465895B1 (en) 2001-04-05 2002-10-15 Samsung Electronics Co., Ltd. Bonding pad structures for semiconductor devices and fabrication methods thereof
JP2002319587A (ja) 2001-04-23 2002-10-31 Seiko Instruments Inc 半導体装置
JP2003297865A (ja) * 2002-03-29 2003-10-17 Optrex Corp ベアチップおよび同ベアチップが実装された電気部品
JP2003347333A (ja) * 2002-05-23 2003-12-05 Renesas Technology Corp 半導体装置
JP2004207509A (ja) * 2002-12-25 2004-07-22 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
US6780694B2 (en) * 2003-01-08 2004-08-24 International Business Machines Corporation MOS transistor
JP2004363173A (ja) 2003-06-02 2004-12-24 Seiko Epson Corp 半導体装置および半導体装置の製造方法
JP2004363224A (ja) * 2003-06-03 2004-12-24 Seiko Epson Corp 半導体チップの接続構造
JP2005050963A (ja) 2003-07-31 2005-02-24 Seiko Epson Corp 半導体装置、電子デバイス、電子機器および半導体装置の製造方法
CN1601735B (zh) 2003-09-26 2010-06-23 松下电器产业株式会社 半导体器件及其制造方法
JP4093165B2 (ja) 2003-09-29 2008-06-04 松下電器産業株式会社 半導体集積回路装置
US20050285116A1 (en) * 2004-06-29 2005-12-29 Yongqian Wang Electronic assembly with carbon nanotube contact formations or interconnections
JP2007043071A (ja) 2005-07-06 2007-02-15 Seiko Epson Corp 半導体装置
JP5234239B2 (ja) 2005-07-06 2013-07-10 セイコーエプソン株式会社 半導体装置

Also Published As

Publication number Publication date
US8441125B2 (en) 2013-05-14
US7936064B2 (en) 2011-05-03
JP2007027481A (ja) 2007-02-01
US20070018317A1 (en) 2007-01-25
KR20070011130A (ko) 2007-01-24
KR100746446B1 (ko) 2007-08-03
US20110169161A1 (en) 2011-07-14
CN1901193A (zh) 2007-01-24

Similar Documents

Publication Publication Date Title
JP5234239B2 (ja) 半導体装置
US7741675B2 (en) Semiconductor component and method for fabricating it
US7999333B2 (en) Semiconductor device
KR100926406B1 (ko) 반도체 장치
JP2014192351A (ja) 半導体装置の製造方法
CN100502000C (zh) 半导体装置
CN100456466C (zh) 半导体装置
US20130168832A1 (en) Semiconductor device
JP2012244071A (ja) 絶縁ゲート型半導体装置
JP5477599B2 (ja) 半導体装置
CN100552972C (zh) 半导体装置
US6677676B1 (en) Semiconductor device having steady substrate potential
KR100810857B1 (ko) 반도체 장치

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20090617

Termination date: 20170711

CF01 Termination of patent right due to non-payment of annual fee