CN109947169B - 一种具有预稳压结构的高电源抑制比带隙基准电路 - Google Patents
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Abstract
一种具有预稳压结构的高电源抑制比带隙基准电路，包括第一启动电路、第二启动电路、第三启动电路、预稳压电路、基准电流源电路和带隙基准核心电路，第一启动电路、第二启动电路、第三启动电路分别用于启动预稳压电路、基准电流源电路、带隙基准核心电路；预稳压电路用于产生局部电压为第二启动电路、第三启动电路、基准电流源电路和带隙基准核心电路供电，达到抑制电源纹波的效果；基准电流源电路用于产生基准电流，带隙基准核心电路产生基准电压。本发明通过设置带隙基准核心电路的共源共栅电流镜、运放输出端的前馈通路、基准电流源电路增添第三条支路、基准源输出端串联RC低通滤波电路等技术有效改善了带隙基准电路的电源抑制比。
Description
技术领域
本发明属于电子电路技术领域，涉及一种具有预稳压结构的高电源抑制比带隙基准电路。
背景技术
带隙基准电路作为模拟电路的核心模块，为模拟电路提供不随电源电压、工艺和温度变化而变化的参考电压，它的性能好坏决定着整个模拟电路乃至整个芯片的性能好坏与功能实现。在混合信号系统中，由于数字电路模块的高频率耦合噪声可以通过电源、地以及模拟数字接口馈通到模拟电路模块，那么会对敏感的模拟电路产生致命的影响，所以带隙基准的电源纹波噪声抑制能力越来越引起重视。
现有的传统基准源，通常利用双极型晶体管的基极-发射极电压Vbe的负温度系数与正温度系数的电压相加以消除带隙基准源中的一阶温度，该带隙基准源虽然能产生一阶温度无关的基准电压，但是其电源抑制(PSR)普遍较差，严重影响芯片的性能。
发明内容
针对上述传统基准源中电源抑制比PSR低的问题，本发明提出一种具有预稳压结构的高电源抑制比带隙基准电路，带隙基准核心电路采用共源共栅电流镜、运放输出端前馈通路和基准电流源电路增添第三条支路，有效改善了基准源的电源抑制比PSR；基准源输出端串联RC低通滤波电路，进一步改善基准源中高频处的电源抑制比PSR；同时利用预稳压结构产生局部电压作为带隙基准电路的内部电源电压，达到抑制电源纹波的效果。
本发明的技术方案内部为：
一种具有预稳压结构的高电源抑制比带隙基准电路，包括第一启动电路、第二启动电路、第三启动电路、预稳压电路、基准电流源电路和带隙基准核心电路，
所述第一启动电路在上电时启动所述预稳压电路，在所述带隙基准电路稳定输出基准电压后退出；
所述预稳压电路用于产生局部电压为所述第二启动电路、第三启动电路、基准电流源电路和带隙基准核心电路供电；
所述第二启动电路在所述局部电压产生时启动基准电流源电路，在所述基准电流源电路正常工作后退出；
所述第三启动电路在所述局部电压产生时启动所述带隙基准核心电路，在所述带隙基准电路稳定输出基准电压后退出；
所述预稳压电路包括第二PMOS管、第三PMOS管、第四PMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第四电容和第八电阻，
第二PMOS管的栅漏短接并连接第三NMOS管的漏极、第三PMOS管的栅极和所述第一启动电路的输出端，其源极连接第三PMOS管的源极并连接电源电压；
第四NMOS管的栅极连接第四PMOS管和第五NMOS管的漏极，其漏极连接第三PMOS管的漏极和第四PMOS管的源极并输出所述局部电压，其源极连接第三NMOS管和第五NMOS管的源极并接地；
第四电容的一端连接第四NMOS管的栅极，其另一端通过第八电阻后接地；
所述基准电流源电路包括第二电容、第三电阻、第四电阻、第十六PMOS管、第十七PMOS管、第十八PMOS管、第十九PMOS管、第十NMOS管、第十一NMOS管、第十二NMOS管、第十三NMOS管和第十四NMOS管；
第十NMOS管的栅极连接第十一NMOS管的栅极和漏极以及第十七PMOS管的漏极，其漏极连接第十六PMOS管的漏极、第十二NMOS管的栅极和所述第二启动电路的输出端并通过第二电容后接地，其源极连接第十三NMOS管和第十四NMOS管的源极并接地；
第十八PMOS管的栅漏短接并连接第十六PMOS管、第十七PMOS管和第十九PMOS管的栅极以及第十二NMOS管的漏极，其源极连接第十六PMOS管、第十七PMOS管和第十九PMOS管的源极并连接所述局部电压；
第十二NMOS管的源极连接第十一NMOS管的源极并通过第三电阻和第四电阻的串联结构后接地；
第十四NMOS管的栅极连接第十三NMOS管的栅极和漏极、第十九PMOS管的漏极、以及所述预稳压电路中第三NMOS管和第五NMOS管的栅极，其漏极输出基准电流；
所述带隙基准核心电路包括第一三极管、第二三极管、第三三极管、第一电容、第三电容、第一电阻、第二电阻、第六电阻、第七电阻、第五PMOS管、第六PMOS管、第七PMOS管、第八PMOS管、第九PMOS管、第十PMOS管、第十一PMOS管、第十二PMOS管、第六NMOS管、第七NMOS管和跨导运算放大器，其中第一电阻、第二电阻和第七电阻的阻值相等；
跨导运算放大器的供电电压为所述局部电压，其供电电流为所述基准电流，其负输入端一方面通过第一电阻后连接第十PMOS管的漏极，另一方面通过第六电阻后连接第一三极管的发射极，其正输入端连接第二三极管的发射极并通过第二电阻后连接第八PMOS管的漏极和所述预稳压电路中第四PMOS管的栅极，其输出端连接第六NMOS管的栅极并通过第一电容后连接所述局部电压；
第十一PMOS管的栅漏短接并连接第五PMOS管、第七PMOS管和第九PMOS管的栅极、第六NMOS管的漏极以及所述第三启动电路的输出端，其源极连接第五PMOS管、第七PMOS管、第九PMOS管和第十二PMOS管的源极并连接所述局部电压；
第十PMOS管的栅极连接第七NMOS管的漏极、第十二PMOS管的栅极和漏极、以及第六PMOS管和第八PMOS管的栅极，其源极连接第九PMOS管的漏极；
第七NMOS管的栅极连接所述基准电流源电路中第十三NMOS管的栅极，其源极连接第六NMOS管的源极并接地；
第八PMOS管的源极连接第七PMOS管的漏极；
第六PMOS管的源极连接第五PMOS管的漏极，其漏极连接第七电阻的一端和第三电容的一端并输出所述基准电压；
第三三极管的发射极连接第七电阻的另一端，其基极连接第三电容的另一端；
第一三极管、第二三极管和第三三极管的基极和集电极接地。
具体的，所述第一启动电路包括第一PMOS管、第一NMOS管和第二NMOS管，第一PMOS管的栅漏短接并连接第一NMOS管的栅极和第二NMOS管的漏极，其源极连接电源电压；第一NMOS管的漏极作为所述第一启动电路的输出端，其源极连接第二NMOS管的源极并接地；第二NMOS管的栅极连接所述基准电压；
第三启动电路包括第十三PMOS管、第八NMOS管和第九NMOS管，第十三PMOS管的栅漏短接并连接第八NMOS管的栅极和第九NMOS管的漏极，其源极连接所述局部电压；第八NMOS管的漏极作为所述第三启动电路的输出端，其源极连接第九NMOS管的源极并接地；第九NMOS管的栅极连接所述基准电压。
具体的，所述第二启动电路包括第十四PMOS管、第十五PMOS管和第五电阻，第十五PMOS管的栅极连接所述基准电流源电路中第十八PMOS管的栅极，其源极连接第十四PMOS管的源极并连接所述局部电压，其漏极连接第十四PMOS管的栅极并通过第五电阻后接地；第十四PMOS管的漏极作为所述第二启动电路的输出端。
具体的，所述第三电阻为负温度系数的多晶硅电阻，第四电阻为正温度系数的N阱电阻。
本发明的有益效果为：通过设置带隙基准核心电路的共源共栅电流镜、运放输出端的前馈通路、基准电流源电路增添第三条支路、基准源输出端串联RC低通滤波电路等技术有效改善了本发明提出的带隙基准电路的电源抑制比PSR，并采用预稳压结构，产生一个与电源电压VDD和温度无关的局部电压Vpre，作为带隙基准电路的供电电压，降低了电源纹波对输出基准电压的影响；另外第一电阻R1和第二电阻R2与第七电阻R7阻值匹配，进一步改善了共源共栅结构的电流镜的匹配度，提高了电源抑制比PSR；预稳压电路采用第四电容C4和第八电阻R8形成零点补偿环路，改善了米勒补偿对PSR破坏的影响，同时也具有提高环路稳定性的作用。
附图说明
图1所示是本发明提出的一种具有预稳压结构的高电源抑制比带隙基准电路的一种实现形式。
图2所示是本发明提出的一种具有预稳压结构的高电源抑制比带隙基准电路在实施例中的电源抑制比PSR特性曲线示意图。
具体实施方式
下面结合附图和具体实施例，详细描述本发明的技术方案。
本发明提出一种具有预稳压结构的高电源抑制比带隙基准电路，包括第一启动电路、第二启动电路、第三启动电路、预稳压电路、基准电流源电路和带隙基准核心电路，其中预稳压电路用于产生局部电压Vpre为第二启动电路、第三启动电路、基准电流源电路和带隙基准核心电路供电；如图1所示，预稳压电路包括第二PMOS管MP2、第三PMOS管MP3、第四PMOS管MP4、第三NMOS管MN3、第四NMOS管MN4、第五NMOS管MN5、第四电容C4和第八电阻R8，第二PMOS管MP2的栅漏短接并连接第三NMOS管MN3的漏极、第三PMOS管MP3的栅极和第一启动电路的输出端，其源极连接第三PMOS管MP3的源极并连接电源电压VDD；第四NMOS管MN4的栅极连接第四PMOS管MP4和第五NMOS管MN5的漏极，其漏极连接第三PMOS管MP3的漏极和第四PMOS管MP4的源极并输出局部电压Vpre，其源极连接第三NMOS管MN3和第五NMOS管MN5的源极并接地；第四电容C4的一端连接第四NMOS管MN4的栅极，其另一端通过第八电阻R8后接地。
预稳压电路由第一启动电路控制，第一启动电路在上电时启动预稳压电路，在带隙基准电路稳定输出基准电压Vref后退出；如图1所示给出了第一启动电路的一种实现形式，包括第一PMOS管MP1、第一NMOS管MN1和第二NMOS管MN2，第一PMOS管MP1的栅漏短接并连接第一NMOS管MN1的栅极和第二NMOS管MN2的漏极，其源极连接电源电压VDD；第一NMOS管MN1的漏极作为第一启动电路的输出端连接预稳压电路中第二PMOS管和第三PMOS管的栅极，其源极连接第二NMOS管MN2的源极并接地；第二NMOS管MN2的栅极作为检测端口连接基准电压Vref。
第一启动电路将第一PMOS管MP1接成二极管结构，刚上电时，基准电压Vref为低电平，第一PMOS管MP1和第二NMOS管MN2截止，第一PMOS管MP1栅极为高电平，基准电压Vref为低电平，此时第一NMOS管MN1将导通，并有很大的瞬态电流通过，迅速拉低其漏极电压即第一启动电路的输出端电压，相应地，预稳压电路中第二PMOS管MP2和第三PMOS管MP3的栅极电压也被拉低，预稳压电路启动工作，当带隙基准电路稳定输出基准电压Vref后，第一启动电路中第二NMOS管MN2导通，致使第一PMOS管MP1的栅极电压拉低并工作在线性区，使第一NMOS管MN1关断，第一启动电路退出工作。
预稳压电路启动后，第四PMOS管MP4、第四NMOS管MN4、第五NMOS管MN5构成负反馈低阻网络，第二PMOS管MP2、第三PMOS管MP3和第三NMOS管MN3按比例将基准电流源电路产生的基准电流Iref镜像过来，为负反馈低阻网络提供电流，其值只受第三PMOS管MP3的沟道长度调制效应影响，从第三PMOS管MP3流出的小信号电流几乎全部流进负反馈低阻网络，而第三PMOS管MP3的栅源小信号电压近似为0，则从电源电压VDD到局部电压Vpre的电源增益近似为第三PMOS管MP3的漏源电阻和负反馈低阻网络的串联分压，所以电源电压VDD的电源纹波分压到局部电压Vpre就会衰减到很小，以局部电压Vpre为电路其余模块供电，达到了抑制电源纹波的效果，相比以电源电压VDD供电具有更高的电源抑制比，电源电压VDD到局部电压Vpre的电源抑制比具体可用公式表示为
其中gm,MP4、gm,MN4分别是第四PMOS管MP4和第四NMOS管MN4的跨导，ro,MP3、ro,MP4、ro,MN5分别是第三PMOS管MP3、第四PMOS管MP4、第五NMOS管MN5的输出电阻。可见第三PMOS管MP3、第四PMOS管MP4、第四NMOS管MN4的沟道越长，PSR越好；同时预稳压电路中第四电容C4和第八电阻R8形成零点补偿环路，相较于传统的米勒补偿，零点补偿改善了米勒补偿对PSR破坏的影响，同时也具有提高环路稳定性的作用。
基准电流源电路用于产生基准电流Iref，如图1所示，基准电流源电路包括第二电容C2、第三电阻R3、第四电阻R4、第十六PMOS管MP16、第十七PMOS管MP17、第十八PMOS管MP18、第十九PMOS管MP19、第十NMOS管MN10、第十一NMOS管MN11、第十二NMOS管MN12、第十三NMOS管MN13和第十四NMOS管MN14；第十NMOS管MN10的栅极连接第十一NMOS管MN11的栅极和漏极以及第十七PMOS管MP17的漏极，其漏极连接第十六PMOS管MP16的漏极、第十二NMOS管MN12的栅极和第二启动电路的输出端并通过第二电容C2后接地，其源极连接第十三NMOS管MN13和第十四NMOS管MN14的源极并接地；第十八PMOS管MP18的栅漏短接并连接第十六PMOS管MP16、第十七PMOS管MP17和第十九PMOS管MP19的栅极以及第十二NMOS管MN12的漏极，其源极连接第十六PMOS管MP16、第十七PMOS管MP17和第十九PMOS管MP19的源极并连接局部电压Vpre；第十二NMOS管MN12的源极连接第十一NMOS管MN11的源极并通过第三电阻R3和第四电阻R4的串联结构后接地；第十四NMOS管MN14的栅极连接第十三NMOS管MN13的栅极和漏极、第十九PMOS管MP19的漏极、以及预稳压电路中第三NMOS管MN3和第五NMOS管MN5的栅极，其漏极输出基准电流Iref。
基准电流源电路中第十八PMOS管MP18、第十二NMOS管MN12和第二电容C2构成了除第十六PMOS管MP16和第十七PMOS管MP17所在的两条支路之外的第三条支路，第十八PMOS管MP18采用二极管连接方式，为基准电流源电路的PMOS管提供栅极偏置电压，降低局部电压Vpre的变化对第十六PMOS管MP16和第十七PMOS管MP17漏极不匹配的影响；同时设置合适的第十八PMOS管MP18的漏电流以及第十二NMOS管MN12的尺寸，使第十NMOS管MN10和第十一NMOS管MN11的漏极电压相等，进而使第十六PMOS管MP16和第十七PMOS管MP17有相同的漏电流，进一步增强了基准电流源的PSR；第二电容C2用来保持负反馈环路的稳定性；第三电阻R3和第四电阻R4分别为正温度系数的电阻和负温度系数的电阻，以确保产生的基准电流也和温度近视无关，使得基准电流具有零温度系数，本实施例中第三电阻R3采用具有负温度系数的多晶硅电阻，第四电阻采用正温度系数的N阱电阻，也可以替换成其他类型电阻比如扩散电阻。
基准电流源电路由第二启动电路控制启动，第二启动电路在局部电压Vpre产生时启动基准电流源电路，在基准电流源电路正常工作后退出；如图1所示给出了第二启动电路的一种实现形式，包括第十四PMOS管MP14、第十五PMOS管MP15和第五电阻R5，第十五PMOS管MP15的栅极连接基准电流源电路中第十八PMOS管MP18的栅极，其源极连接第十四PMOS管MP14的源极并连接局部电压Vpre，其漏极连接第十四PMOS管MP14的栅极并通过第五电阻R5后接地；第十四PMOS管MP14的漏极作为第二启动电路的输出端。
预稳压电路输出局部电压Vpre至第二启动电路时，第十五PMOS管MP15截止，第十四PMOS管MP14导通，给基准电流源电路中第十NMOS管MN10的漏极灌入电流，致使基准电流源电路启动；之后，第十五PMOS管MP15开启，流过第五电阻R5的电流增大，第十四PMOS管MP14因栅极电压增大而截止，第二启动电路退出工作。
带隙基准核心电路产生基准电压Vref，如图1所示，包括第一三极管Q1、第二三极管Q2、第三三极管Q3、第一电容C1、第三电容C3、第一电阻R1、第二电阻R2、第六电阻R6、第七电阻R7、第五PMOS管MP5、第六PMOS管MP6、第七PMOS管MP7、第八PMOS管MP8、第九PMOS管MP9、第十PMOS管MP10、第十一PMOS管MP11、第十二PMOS管MP12、第六NMOS管MN6、第七NMOS管MN7和跨导运算放大器OTA，其中第一电阻R1、第二电阻R2和第七电阻R7的阻值相等；本实施例中跨导运算放大器OTA为单级OTA，其结构可以为折叠式或者对称式，也可以是通用两级运放或者折叠共源共栅结构，或对称式电流镜运放。
跨导运算放大器OTA的供电电压为局部电压Vpre，其供电电流为基准电流Iref，其负输入端一方面通过第一电阻R1后连接第十PMOS管MP10的漏极，另一方面通过第六电阻R6后连接第一三极管Q1的发射极，其正输入端连接第二三极管Q2的发射极并通过第二电阻R2后连接第八PMOS管MP8的漏极和预稳压电路中第四PMOS管MP4的栅极，其输出端连接第六NMOS管MN6的栅极并通过第一电容C1后连接局部电压Vpre；第十一PMOS管MP11的栅漏短接并连接第五PMOS管MP5、第七PMOS管MP7和第九PMOS管MP9的栅极、第六NMOS管MN6的漏极以及第三启动电路的输出端，其源极连接第五PMOS管MP5、第七PMOS管MP7、第九PMOS管MP9和第十二PMOS管MP12的源极并连接局部电压Vpre；第十PMOS管MP10的栅极连接第七NMOS管MN7的漏极、第十二PMOS管MP12的栅极和漏极、以及第六PMOS管MP6和第八PMOS管MP8的栅极，其源极连接第九PMOS管MP9的漏极；第七NMOS管MN7的栅极连接基准电流Iref源电路中第十三NMOS管MN13的栅极，其源极连接第六NMOS管MN6的源极并接地，第七NMOS管MN7与基准电流源电路中第十三NMOS管构成电流镜，将基准电流Iref镜像过来；第八PMOS管MP8的源极连接第七PMOS管MP7的漏极；第六PMOS管MP6的源极连接第五PMOS管MP5的漏极，其漏极连接第七电阻R7的一端和第三电容C3的一端并输出基准电压Vref；第三三极管Q3的发射极连接第七电阻R7的另一端，其基极连接第三电容C3的另一端；第一三极管Q1、第二三极管Q2和第三三极管Q3的基极和集电极接地。
预稳压电路中第四PMOS管MP4的栅极连接带隙基准核心电路中第八PMOS管MP8的漏极，第四PMOS管MP4、第五NMOS管MN5以及第四NMOS管MN4组成一个负反馈结构，其中第四PMOS管MP4是共栅级放大器，需要一个偏置电压，这个偏置电压由带隙基准核心电路中第八PMOS管MP8的漏端电压提供。
带隙基准核心电路由第三启动电路控制启动，第三启动电路在局部电压Vpre产生时启动带隙基准核心电路，在带隙基准电路稳定输出基准电压Vref后退出；如图1所示给出了第三启动电路的一种实现形式，包括第十三PMOS管MP13、第八NMOS管MN8和第九NMOS管MN9，第十三PMOS管MP13的栅漏短接并连接第八NMOS管MN8的栅极和第九NMOS管MN9的漏极，其源极连接局部电压Vpre；第八NMOS管MN8的漏极作为第三启动电路的输出端，其源极连接第九NMOS管MN9的源极并接地；第九NMOS管MN9的栅极作为检测端口连接基准电压Vref。本实施例中所有PMOS管的衬底均接电源电压VDD。
第三启动电路将第十三PMOS管MP13接成二极管结构，局部电压Vpre刚上电时，局部电压Vref为低电平，第十三PMOS管MP13和第九NMOS管MN9截止，第十三PMOS管MP13的栅极为高电平，基准电压Vref为低电平，此时第八NMOS管MN8将导通，并有很大的瞬态电流通过，迅速拉低其漏极电压即第三启动电路的输出端电压，相应地，带隙基准核心电路中第九PMOS管MP9和第十一PMOS管MP11的栅极电压也被拉低，带隙基准核心电路启动工作，当带隙基准电路稳定输出基准电压Vref后，第三启动电路中第九NMOS管MN9导通，致使第十三PMOS管MP13的栅极电压拉低并工作在线性区，使第八NMOS管MN8关断，第三启动电路退出工作。
带隙基准核心电路由第五PMOS管MP5、第六PMOS管MP6、第七PMOS管MP7、第八PMOS管MP8、第九PMOS管MP9、第十PMOS管MP10组成共源共栅结构的电流镜，第十二PMOS管MP12和第七NMOS管MN7为共源共栅电流镜中第六PMOS管MP6、第八PMOS管MP8、第十PMOS管MP10的栅极提供偏置电压；跨导运算放大器OTA的输出端和共源共栅电流镜中第五PMOS管MP5、第七PMOS管MP7、第九PMOS管MP9的栅极之间添加一条前馈通路，即一个二极管连接的第十一PMOS管MP11作负载的NMOS共源放大级，第六NMOS管MN6为共源放大器，该放大级的电源增益近似于1，则电流镜的栅源小信号电压近似为0，达到提升低频PSR的目的；跨导运算放大器OTA输出端的第一电容C1在补偿环路稳定性的同时，具有提升中频PSR的功能；第一电阻R1和第二电阻R2与第七电阻R7阻值一样做匹配，进一步改善了第五PMOS管MP5、第六PMOS管MP6、第七PMOS管MP7、第八PMOS管MP8、第九PMOS管MP9、第十PMOS管MP10组成共源共栅结构的电流镜的匹配度，提高PSR；基准电压Vref利用PTAT电流产生，具体表现为：第一三极管Q1和第二三极管Q2并联的个数比是N:1，第六电阻R6两端的电压差为ΔVBE，第五PMOS管MP5的宽长比
是第七PMOS管MP7的宽长比
和第九PMOS管MP9的宽长比
的M倍，即
根据电流镜的原理，流过第五PMOS管MP5的电流可表示为：
输出的基准电压Vref可以表示为：
VBE3是第三三极管Q3的基极-发射极电压，VT为热电压，常温下是25.9mV。同时，接在基准电压Vref输出端的第三电容C3能够有效降低中高频处的PSR。
图2所示是本发明的带隙基准电路在实施例中的PSR特性示意图，从图中可以看出，本发明提出的带隙基准电路在低频时PSR是-108dB，10KHz时PSR是-60dB，中频100KHz到1MHz也有-40dB，说明本发明提出的一种具有预稳压结构的高电源抑制比带隙基准电路在PSR特性上效果很好。
本领域的普通技术人员可以根据本发明公开的这些技术启示做出各种不脱离本发明实质的其它各种具体变形和组合，这些变形和组合仍然在本发明的保护范围内。
Claims (4)
1.一种具有预稳压结构的高电源抑制比带隙基准电路，其特征在于，包括第一启动电路、第二启动电路、第三启动电路、预稳压电路、基准电流源电路和带隙基准核心电路，
所述第一启动电路在上电时启动所述预稳压电路，在所述带隙基准电路稳定输出基准电压后退出；
所述预稳压电路用于产生局部电压为所述第二启动电路、第三启动电路、基准电流源电路和带隙基准核心电路供电；
所述第二启动电路在所述局部电压产生时启动基准电流源电路，在所述基准电流源电路正常工作后退出；
所述第三启动电路在所述局部电压产生时启动所述带隙基准核心电路，在所述带隙基准电路稳定输出基准电压后退出；
所述预稳压电路包括第二PMOS管、第三PMOS管、第四PMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第四电容和第八电阻，
第二PMOS管的栅漏短接并连接第三NMOS管的漏极、第三PMOS管的栅极和所述第一启动电路的输出端，其源极连接第三PMOS管的源极并连接电源电压；
第四NMOS管的栅极连接第四PMOS管和第五NMOS管的漏极，其漏极连接第三PMOS管的漏极和第四PMOS管的源极并输出所述局部电压，其源极连接第三NMOS管和第五NMOS管的源极并接地；
第四电容的一端连接第四NMOS管的栅极，其另一端通过第八电阻后接地；
所述基准电流源电路包括第二电容、第三电阻、第四电阻、第十六PMOS管、第十七PMOS管、第十八PMOS管、第十九PMOS管、第十NMOS管、第十一NMOS管、第十二NMOS管、第十三NMOS管和第十四NMOS管；
第十NMOS管的栅极连接第十一NMOS管的栅极和漏极以及第十七PMOS管的漏极，其漏极连接第十六PMOS管的漏极、第十二NMOS管的栅极和所述第二启动电路的输出端并通过第二电容后接地，其源极连接第十三NMOS管和第十四NMOS管的源极并接地；
第十八PMOS管的栅漏短接并连接第十六PMOS管、第十七PMOS管和第十九PMOS管的栅极以及第十二NMOS管的漏极，其源极连接第十六PMOS管、第十七PMOS管和第十九PMOS管的源极并连接所述局部电压；
第十二NMOS管的源极连接第十一NMOS管的源极并通过第三电阻和第四电阻的串联结构后接地；
第十四NMOS管的栅极连接第十三NMOS管的栅极和漏极、第十九PMOS管的漏极、以及所述预稳压电路中第三NMOS管和第五NMOS管的栅极，其漏极输出基准电流；
所述带隙基准核心电路包括第一三极管、第二三极管、第三三极管、第一电容、第三电容、第一电阻、第二电阻、第六电阻、第七电阻、第五PMOS管、第六PMOS管、第七PMOS管、第八PMOS管、第九PMOS管、第十PMOS管、第十一PMOS管、第十二PMOS管、第六NMOS管、第七NMOS管和跨导运算放大器，其中第一电阻、第二电阻和第七电阻的阻值相等；
跨导运算放大器的供电电压为所述局部电压，其供电电流为所述基准电流，其负输入端一方面通过第一电阻后连接第十PMOS管的漏极，另一方面通过第六电阻后连接第一三极管的发射极，其正输入端连接第二三极管的发射极并通过第二电阻后连接第八PMOS管的漏极和所述预稳压电路中第四PMOS管的栅极，其输出端连接第六NMOS管的栅极并通过第一电容后连接所述局部电压；
第十一PMOS管的栅漏短接并连接第五PMOS管、第七PMOS管和第九PMOS管的栅极、第六NMOS管的漏极以及所述第三启动电路的输出端，其源极连接第五PMOS管、第七PMOS管、第九PMOS管和第十二PMOS管的源极并连接所述局部电压；
第十PMOS管的栅极连接第七NMOS管的漏极、第十二PMOS管的栅极和漏极、以及第六PMOS管和第八PMOS管的栅极，其源极连接第九PMOS管的漏极；
第七NMOS管的栅极连接所述基准电流源电路中第十三NMOS管的栅极，其源极连接第六NMOS管的源极并接地；
第八PMOS管的源极连接第七PMOS管的漏极；
第六PMOS管的源极连接第五PMOS管的漏极，其漏极连接第七电阻的一端和第三电容的一端并输出所述基准电压；
第三三极管的发射极连接第七电阻的另一端，其基极连接第三电容的另一端；
第一三极管、第二三极管和第三三极管的基极和集电极接地。
2.根据权利要求1所述的具有预稳压结构的高电源抑制比带隙基准电路，其特征在于，所述第一启动电路包括第一PMOS管、第一NMOS管和第二NMOS管，第一PMOS管的栅漏短接并连接第一NMOS管的栅极和第二NMOS管的漏极，其源极连接电源电压；第一NMOS管的漏极作为所述第一启动电路的输出端，其源极连接第二NMOS管的源极并接地；第二NMOS管的栅极连接所述基准电压；
第三启动电路包括第十三PMOS管、第八NMOS管和第九NMOS管，第十三PMOS管的栅漏短接并连接第八NMOS管的栅极和第九NMOS管的漏极，其源极连接所述局部电压；第八NMOS管的漏极作为所述第三启动电路的输出端，其源极连接第九NMOS管的源极并接地；第九NMOS管的栅极连接所述基准电压。
3.根据权利要求1或2所述的具有预稳压结构的高电源抑制比带隙基准电路，其特征在于，所述第二启动电路包括第十四PMOS管、第十五PMOS管和第五电阻，第十五PMOS管的栅极连接所述基准电流源电路中第十八PMOS管的栅极，其源极连接第十四PMOS管的源极并连接所述局部电压，其漏极连接第十四PMOS管的栅极并通过第五电阻后接地；第十四PMOS管的漏极作为所述第二启动电路的输出端。
4.根据权利要求1所述的具有预稳压结构的高电源抑制比带隙基准电路，其特征在于，所述第三电阻为负温度系数的多晶硅电阻，第四电阻为正温度系数的N阱电阻。
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Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6294902B1 (en) * | 2000-08-11 | 2001-09-25 | Analog Devices, Inc. | Bandgap reference having power supply ripple rejection |
| US7737769B2 (en) * | 2007-03-16 | 2010-06-15 | Shenzhen Sts Microelectronics Co., Ltd. | OPAMP-less bandgap voltage reference with high PSRR and low voltage in CMOS process |
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Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6294902B1 (en) * | 2000-08-11 | 2001-09-25 | Analog Devices, Inc. | Bandgap reference having power supply ripple rejection |
| US7737769B2 (en) * | 2007-03-16 | 2010-06-15 | Shenzhen Sts Microelectronics Co., Ltd. | OPAMP-less bandgap voltage reference with high PSRR and low voltage in CMOS process |
| CN101916128A (zh) * | 2010-08-18 | 2010-12-15 | 北京大学 | 一种提高带隙基准源输出电源抑制比的方法及相应的电路 |
| CN104122918A (zh) * | 2013-04-26 | 2014-10-29 | 中国科学院深圳先进技术研究院 | 带隙基准电路 |
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Non-Patent Citations (4)
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| A Low Power CMOS Bandgap Voltage Reference;Wenguan Li;《2009 IEEE 8th International Conference on ASIC》;20091211(第10期);全文 * |
| A Low-Temperature-Drift High-precision band-gap reference current source;Wu Lan;《2011 International Conference on Control, Automation and Systems Engineering (CASE)》;20110830(第10期);全文 * |
| 一种低温漂高电源抑制比带隙基准源的设计;青旭东;《电子技术应用》;20180106(第1期);全文 * |
| 一种高电源抑制比输出电压可调的低压差线性稳压器设计;夏俊雅;《湘潭大学》;20180608;C042-525 * |
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