CN115268546B - 带瞬态增强的带隙基准电路 - Google Patents

Abstract

本公开的实施例提供一种带瞬态增强的带隙基准电路。所述电路包括：预稳压电路、带隙基准核心电路、频率补偿电路和滤波电路。其中，所述预稳压电路被配置为当电源电压瞬态增大时，产生钳位的次级电源电压，并经由第一节点向所述带隙基准核心电路提供所述钳位的次级电源电压；所述带隙基准核心电路被配置为根据所述钳位的次级电源电压输出对应的基准电压；所述频率补偿电路被配置为经由第二节点向所述带隙基准核心电路以及所述预稳压电路提供频率补偿；所述滤波电路被配置为经由所述第一节点对所述带隙基准核心电路进行滤波。本公开实施例适用于带隙基准电路中的基准电压的处理过程。

Description

带瞬态增强的带隙基准电路

技术领域

本公开的实施例涉及集成电路技术领域，具体地涉及一种带瞬态增强的带隙基准电路。

背景技术

带隙基准电路，因其输出电压不随电源电压变化，且具有良好的温度特性，常被作为稳定的基准电压应用在开关电源芯片中。但是随着开关电源芯片供电技术的发展，用户对电源电压突变时基准电压的稳定性及恢复速度要求越来越高，因此普通的带隙基准电路难以满足用户需求，尤其是在电源电压突然瞬间变大时，其基准电压会发生较大幅度的过冲，且过冲电压恢复到正常值的速度很慢，从而导致后续一系列基于此基准电压的比较器判断出错，进而引发逻辑错误。

目前针对因电源电压突然变大导致基准电压发生过冲的问题，常见的做法是在后续所有基于此基准电压的抽头点加入RC滤波电路，通过合理设置RC滤波电路的时间常数将此基准电压的过冲尖峰过滤掉，但是RC滤波电路一般会耗费较大的芯片面积，而且这并不能解决过冲电压恢复速度较慢的问题。

发明内容

本公开的实施例的目的是提供一种带瞬态增强的带隙基准电路，通过瞬态响应增强技术，解决了电源电压突然瞬间增大导致基准电压的过冲尖峰问题，减小了基准电压的上冲幅度，同时加快其上冲恢复速度。

为了实现上述目的，本公开实施例的第一方面提供一种带瞬态增强的带隙基准电路，包括：预稳压电路、带隙基准核心电路、频率补偿电路和滤波电路。其中，所述预稳压电路被配置为当电源电压瞬态增大时，产生钳位的次级电源电压，并经由第一节点向所述带隙基准核心电路提供所述钳位的次级电源电压；所述带隙基准核心电路被配置为根据所述钳位的次级电源电压输出对应的基准电压；所述频率补偿电路被配置为经由第二节点向所述带隙基准核心电路以及所述预稳压电路提供频率补偿；所述滤波电路被配置为经由所述第一节点对所述带隙基准核心电路进行滤波。

在本公开的一些实施例中，所述预稳压电路包括：第一晶体管、第二晶体管、第三晶体管、第四晶体管和第五晶体管。其中，所述第一晶体管的控制极耦接第三电压端，所述第一晶体管的第一极耦接第一电压端，所述第一晶体管的第二极耦接所述第二晶体管的控制极；所述第二晶体管的第一极耦接所述第一电压端，所述第二晶体管的第二极耦接所述第一节点；所述第三晶体管的控制极耦接所述第二节点，所述第三晶体管的第一极耦接所述第一节点，所述第三晶体管的第二极耦接所述第四晶体管的控制极和所述第二晶体管的控制极；所述第四晶体管的第一极耦接所述第一节点，所述第四晶体管的第二极耦接第二电压端；所述第五晶体管的控制极耦接第四电压端，所述第五晶体管的第一极耦接所述第二晶体管的控制极，所述第五晶体管的第二极耦接所述第二电压端。

在本公开的一些实施例中，所述带隙基准核心电路包括：第六晶体管、第七晶体管、第八晶体管、第九晶体管、第十晶体管、第十一晶体管、第十二晶体管、第十三晶体管、第一电阻器、第二电阻器、第三电阻器和第四电阻器。其中，所述第六晶体管的控制极耦接所述第七晶体管的控制极，所述第六晶体管的第一极耦接所述第一节点，所述第六晶体管的第二极耦接所述第八晶体管的第一极；所述第七晶体管的第一极耦接所述第一节点，所述第七晶体管的第二极耦接第九晶体管的第一极；所述第八晶体管的控制极耦接第五电压端，所述第八晶体管的第二极耦接所述第十晶体管的第一极和第六晶体管的控制极；所述第九晶体管的控制极耦接所述第五电压端，所述第九晶体管的第二极耦接所述第二节点；所述第十晶体管的控制极耦接第四电压端，所述第十晶体管的第二极耦接第二电压端；所述第十一晶体管的控制极耦接所述第四电压端，所述第十一晶体管的第一极耦接所述第二节点，所述第十一晶体管的第二极耦接所述第二电压端；所述第十二晶体管的控制极耦接所述基准电压的输出端，所述第十二晶体管的第一极耦接所述第六晶体管的第二极，所述第十二晶体管的第二极耦接所述第一电阻器的第一端；所述第十三晶体管的控制极耦接所述基准电压的输出端，所述第十三晶体管的第一极耦接所述第七晶体管的第二极，所述第十三晶体管的第二极耦接所述第二电阻器的第一端；所述第一电阻器的第二端耦接所述第二电阻器的第一端；所述第二电阻器的第二端耦接所述第二电压端；所述第三电阻器的第一端耦接所述第一节点，所述第三电阻器的第二端耦接所述基准电压的输出端；所述第四电阻器的第一端耦接所述基准电压的输出端，所述第四电阻器的第二端耦接所述第二电压端。

在本公开的一些实施例中，所述频率补偿电路包括：第一电容。其中，所述第一电容的第一端耦接所述第二节点，所述第一电容的第二端耦接第二电压端。

在本公开的一些实施例中，所述滤波电路包括：第二电容。其中，所述第二电容的第一端耦接所述第一节点，所述第二电容的第二端耦接第二电压端。

在本公开的一些实施例中，其中，所述第三电压端与所述第四电压端分别耦接第一恒压源和第二恒压源。

在本公开的一些实施例中，其中，所述第四电压端与所述第五电压端分别耦接第二恒压源和第三恒压源。

在本公开的一些实施例中，其中，所述第一晶体管、第二晶体管和第三晶体管为PMOS晶体管，所述第四晶体管和第五晶体管为NMOS晶体管。

在本公开的一些实施例中，其中，所述第六晶体管、第七晶体管、第八晶体管和第九晶体管为PMOS晶体管，所述第十晶体管和第十一晶体管为NMOS晶体管，所述第十二晶体管和第十三晶体管为NPN双极型晶体管。

本公开实施例的第二方面提供一种带瞬态增强的带隙基准电路，包括：第一至第十三晶体管、第一至第四电阻器、第一电容和第二电容。其中，所述第一晶体管的控制极耦接第三电压端，所述第一晶体管的第一极耦接第一电压端，所述第一晶体管的第二极耦接所述第二晶体管的控制极；所述第二晶体管的第一极耦接所述第一电压端，所述第二晶体管的第二极耦接所述第一节点；所述第三晶体管的控制极耦接所述第二节点，所述第三晶体管的第一极耦接所述第一节点，所述第三晶体管的第二极耦接所述第四晶体管的控制极和所述第二晶体管的控制极；所述第四晶体管的第一极耦接所述第一节点，所述第四晶体管的第二极耦接第二电压端；所述第五晶体管的控制极耦接第四电压端，所述第五晶体管的第一极耦接所述第二晶体管的控制极，所述第五晶体管的第二极耦接所述第二电压端；所述第六晶体管的控制极耦接所述第七晶体管的控制极，所述第六晶体管的第一极耦接所述第一节点，所述第六晶体管的第二极耦接所述第八晶体管的第一极；所述第七晶体管的第一极耦接所述第一节点，所述第七晶体管的第二极耦接第九晶体管的第一极；所述第八晶体管的控制极耦接第五电压端，所述第八晶体管的第二极耦接所述第十晶体管的第一极和第六晶体管的控制极；所述第九晶体管的控制极耦接所述第五电压端，所述第九晶体管的第二极耦接所述第二节点；所述第十晶体管的控制极耦接所述第四电压端，所述第十晶体管的第二极耦接所述第二电压端；所述第十一晶体管的控制极耦接所述第四电压端，所述第十一晶体管的第一极耦接所述第二节点，所述第十一晶体管的第二极耦接所述第二电压端；所述第十二晶体管的控制极耦接所述基准电压的输出端，所述第十二晶体管的第一极耦接所述第六晶体管的第二极，所述第十二晶体管的第二极耦接所述第一电阻器的第一端；所述第十三晶体管的控制极耦接所述基准电压的输出端，所述第十三晶体管的第一极耦接所述第七晶体管的第二极，所述第十三晶体管的第二极耦接所述第二电阻器的第一端；所述第一电阻器的第二端耦接所述第二电阻器的第一端；所述第二电阻器的第二端耦接所述第二电压端；所述第三电阻器的第一端耦接所述第一节点，所述第三电阻器的第二端耦接所述基准电压的输出端；所述第四电阻器的第一端耦接所述基准电压的输出端，所述第四电阻器的第二端耦接所述第二电压端；所述第一电容的第一端耦接所述第二节点，所述第一电容的第二端耦接所述第二电压端；所述第二电容的第一端耦接所述第一节点，所述第二电容的第二端耦接所述第二电压端。

通过上述技术方案，采用瞬态响应增强技术，解决了电源电压突然瞬间增大导致基准电压的过冲尖峰问题，减小了基准电压的上冲幅度，同时加快其上冲恢复速度。

本公开的实施例的其它特征和优点将在随后的具体实施方式部分予以详细说明。

附图说明

附图是用来提供对本公开的实施例的进一步理解，并且构成说明书的一部分，与下面的具体实施方式一起用于解释本公开的实施例，但并不构成对本公开的实施例的限制。在附图中：

图1是一种带隙基准电路的示例性电路图；

图2是根据本公开的实施例的带瞬态增强的带隙基准电路200的示意性框图；

图3是根据本公开的实施例的带瞬态增强的带隙基准电路200的示例性电路图。

附图中的元素是示意性的，没有按比例绘制。

具体实施方式

为了使本公开的实施例的目的、技术方案和优点更加清楚，下面将结合附图，对本公开的实施例的技术方案进行清楚、完整的描述。显然，所描述的实施例是本公开的一部分实施例，而不是全部的实施例。基于所描述的本公开的实施例，本领域技术人员在无需创造性劳动的前提下所获得的所有其它实施例，也都属于本公开保护的范围。

除非另外定义，否则在此使用的所有术语(包括技术和科学术语)具有与本公开主题所属领域的技术人员所通常理解的相同含义。进一步将理解的是，诸如在通常使用的词典中定义的那些的术语应解释为具有与说明书上下文和相关技术中它们的含义一致的含义，并且将不以理想化或过于正式的形式来解释，除非在此另外明确定义。如在此所使用的，将两个或更多部分“连接”或“耦接”到一起的陈述应指这些部分直接结合到一起或通过一个或多个中间部件结合。

在本公开的所有实施例中，由于场效应管的源极和漏极是对称的，并且N型场效应管和P型场效应管的源极和漏极之间的导通电流方向相反，因此在本公开的实施例中，将场效应管的受控中间端称为控制极，将场效应管的其余两端分别称为第一极和第二极。另外，诸如“第一”和“第二”的术语仅用于将一个部件(或部件的一部分)与另一个部件(或部件的另一部分)区分开。

图1示出了一种带隙基准电路100的示例性电路图。在图1的示例中，当电源电压VIN突然增大时，流经PMOS晶体管Mp2的电流大于流经PMOS晶体管Mp5的电流，二者的电流差对电容C1快速充电，次级电源VREG的电压随之瞬间增大，在分压电阻Rf1、Rf2的作用下，基准电压VBG瞬间发生上冲，由于大电容C1的作用，后续恢复过程需要对电容C1上的过冲电压放电到正常值，但是低功耗设计中一般静态电流较小，因此电容C1的放电速度很慢，所以图1所示的带隙基准电路发生电源电压瞬态响应时，过冲电压较高且恢复速度很慢。

本公开的实施例提供了一种带瞬态增强的带隙基准电路。该电路通过瞬态响应增强技术，解决了电源电压突然瞬间增大导致基准电压的过冲尖峰问题，减小了基准电压的上冲幅度，同时加快其上冲恢复速度。图2示出了根据本公开的实施例的带瞬态增强的带隙基准电路200的示意性框图。如图2所示，带瞬态增强的带隙基准电路200可包括：预稳压电路210、带隙基准核心电路220、频率补偿电路230和滤波电路240。

预稳压电路210可耦接带隙基准核心电路220、频率补偿电路230、滤波电路240、第一电压端V1、第二电压端V2、第三电压端V3和第四电压端V4。预稳压电路210可被配置为当电源电压瞬态增大时，产生钳位的次级电源电压V_REG，并经由第一节点N1向所述带隙基准核心电路220提供所述钳位的次级电源电压V_REG。

带隙基准核心电路220可耦接预稳压电路210、频率补偿电路230、滤波电路240、第二电压端V2、第四电压端V4、第五电压端V5和基准电压的输出端V_BG。带隙基准核心电路220可被配置为根据所述钳位的次级电源电压输出对应的基准电压V_BG。

频率补偿电路230可耦接预稳压电路210、带隙基准核心电路220和第二电压端V2。频率补偿电路230可被配置为经由第二节点N2向所述带隙基准核心电路以及所述预稳压电路提供频率补偿，保证在各种条件下电路的稳定性。

滤波电路240可耦接预稳压电路210、带隙基准核心电路220和第二电压端V2。滤波电路240可被配置为经由所述第一节点N1对所述带隙基准核心电路220进行滤波。

根据本公开的实施例的带瞬态增强的带隙基准电路通过瞬态响应增强技术，当电源电压瞬态增大时，产生钳位的次级电源电压，从而保证基准电压响应速度更快，过冲幅度更小。

图3示出了根据本公开的实施例的带瞬态增强的带隙基准电路200的示例性电路图。如图3所示，预稳压电路210可包括：第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M4和第五晶体管M5。其中，所述第一晶体管M1的控制极耦接第三电压端V3，所述第一晶体管M1的第一极耦接第一电压端V1，所述第一晶体管M1的第二极耦接所述第二晶体管M2的控制极。所述第二晶体管M2的第一极耦接所述第一电压端V1，所述第二晶体管M2的第二极耦接所述第一节点N1。所述第三晶体管M3的控制极耦接所述第二节点N2，所述第三晶体管M3的第一极耦接所述第一节点N1，所述第三晶体管M3的第二极耦接所述第四晶体管M4的控制极和所述第二晶体管M2的控制极。所述第四晶体管M4的第一极耦接所述第一节点N1，所述第四晶体管M4的第二极耦接第二电压端V2。所述第五晶体管M5的控制极耦接第四电压端V4，所述第五晶体管M5的第一极耦接所述第二晶体管M2的控制极，所述第五晶体管M5的第二极耦接所述第二电压端V2。

带隙基准核心电路220可包括：第六晶体管M6、第七晶体管M7、第八晶体管M8、第九晶体管M9、第十晶体管M10、第十一晶体管M11、第十二晶体管Q12、第十三晶体管Q13、第一电阻器R1、第二电阻器R2、第三电阻器R3和第四电阻器R4。其中，所述第六晶体管M6的控制极耦接所述第七晶体管M7的控制极，所述第六晶体管M6的第一极耦接所述第一节点N1，所述第六晶体管M6的第二极耦接所述第八晶体管M8的第一极。所述第七晶体管M7的第一极耦接所述第一节点N1，所述第七晶体管M7的第二极耦接第九晶体管M9的第一极。所述第八晶体管M8的控制极耦接第五电压端V5，所述第八晶体管M8的第二极耦接所述第十晶体管M10的第一极和第六晶体管M6的控制极。所述第九晶体管M9的控制极耦接所述第五电压端V5，所述第九晶体管M9的第二极耦接所述第二节点N2。所述第十晶体管M10的控制极耦接第四电压端V4，所述第十晶体管M10的第二极耦接第二电压端V2。所述第十一晶体管M11的控制极耦接所述第四电压端V4，所述第十一晶体管M11的第一极耦接所述第二节点N2，所述第十一晶体管M11的第二极耦接所述第二电压端V2。所述第十二晶体管Q12的控制极耦接所述基准电压的输出端V_BG，所述第十二晶体管Q12的第一极耦接所述第六晶体管M6的第二极，所述第十二晶体管Q12的第二极耦接所述第一电阻器R1的第一端。所述第十三晶体管Q13的控制极耦接所述基准电压的输出端V_BG，所述第十三晶体管Q13的第一极耦接所述第七晶体管M7的第二极，所述第十三晶体管Q13的第二极耦接所述第二电阻器R2的第一端。所述第一电阻器R1的第二端耦接所述第二电阻器R2的第一端。所述第二电阻器R2的第二端耦接所述第二电压端V2。所述第三电阻器R3的第一端耦接所述第一节点N1，所述第三电阻器R3的第二端耦接所述基准电压的输出端V_BG。所述第四电阻器R4的第一端耦接所述基准电压的输出端V_BG，所述第四电阻器R4的第二端耦接所述第二电压端V2。

频率补偿电路230可包括：第一电容C1。其中，所述第一电容C1的第一端耦接所述第二节点N2，所述第一电容C1的第二端耦接第二电压端V2。

滤波电路240可包括：第二电容C2。其中，所述第二电容C2的第一端耦接所述第一节点N1，所述第二电容C2的第二端耦接第二电压端V2。

在图3的示例中，从第一电压端V1输入电源电压，第二电压端V2接地，第三电压端V3耦接第一恒压源，第四电压端V4耦接第二恒压源，第五电压端V5耦接第三恒压源。其中，所述第一恒压源是比电源电压低800mV的固定电压源，第二恒压源是比接地电压高800mV的固定电压源，第三恒压源是比次级电源电压低800mV或900mV的固定电压源。所述第一晶体管M1、第二晶体管M2、第三晶体管M3和第六晶体管M6至第九晶体管M9均为PMOS晶体管。第四晶体管M4、第五晶体管M5、所述第十晶体管M10和第十一晶体管M11均为NMOS晶体管。第十二晶体管Q12和第十三晶体管Q13均为NPN双极型晶体管。本领域技术人员应理解，基于上述发明构思对图3所示的电路进行的变型也应落入本公开的保护范围之内。在该变型中，上述晶体管和电压端也可以具有与图3所示的示例不同的设置。

下面结合图3的示例来说明根据本公开的实施例的带瞬态增强的带隙基准电路200的工作过程。

预稳压电路210中的第二晶体管M2、第三晶体管M3和第四晶体管M4构成了瞬态响应增强电路，也是负反馈钳位电路。当第一电压端V1输入的电源电压瞬态增大时，流经第二晶体管M1的电流与流经第三晶体管M3的电流之和大于流经第五晶体管M5的电流，节点A的电压被升高，NMOS晶体管M4被导通，进而通过第四晶体管M4将多余的电流泄掉，即第二晶体管M2上电流的增大量被钳位到第四晶体管M4的电流值，因此限制了过冲瞬间第二电容C2的充电电流。同时，第四晶体管M4被导通之后，可对第一节点N1的次级电源电压V_REG已经发生的过冲电压进行加速放电，最终减小了基准电压V_BG的上冲幅度，同时加快其上冲恢复速度。

综上所述，根据本公开的实施例的带瞬态增强的带隙基准电路，通过增加一个晶体管，构成了瞬态响应增强电路，电源电压突然增大瞬间，通过负反馈将基准电压进行下拉，以减小其上冲幅度，电路结构简单。

附图中的流程图和框图显示了根据本公开的多个实施例的装置和方法的可能实现的体系架构、功能和操作。在这点上，流程图或框图中的每个方框可以代表一个模块、程序段或指令的一部分，所述模块、程序段或指令的一部分包含一个或多个用于实现规定的逻辑功能的可执行指令。在有些作为替换的实现中，方框中所标注的功能也可以以不同于附图中所标注的顺序发生。例如，两个连续的方框实际上可以基本并行地执行，它们有时也可以按相反的顺序执行，这依所涉及的功能而定。也要注意的是，框图和/或流程图中的每个方框、以及框图和/或流程图中的方框的组合，可以用执行规定的功能或动作的专用的基于硬件的系统来实现，或者可以用专用硬件与计算机指令的组合来实现。

除非上下文中另外明确地指出，否则在本文和所附权利要求中所使用的词语的单数形式包括复数，反之亦然。因而，当提及单数时，通常包括相应术语的复数。相似地，措辞“包含”和“包括”将解释为包含在内而不是独占性地。同样地，术语“包括”和“或”应当解释为包括在内的，除非本文中明确禁止这样的解释。在本文中使用术语“示例”之处，特别是当其位于一组术语之后时，所述“示例”仅仅是示例性的和阐述性的，且不应当被认为是独占性的或广泛性的。

适应性的进一步的方面和范围从本文中提供的描述变得明显。应当理解，本申请的各个方面可以单独或者与一个或多个其它方面组合实施。还应当理解，本文中的描述和特定实施例旨在仅说明的目的并不旨在限制本申请的范围。

以上对本公开的若干实施例进行了详细描述，但显然，本领域技术人员可以在不脱离本公开的精神和范围的情况下对本公开的实施例进行各种修改和变型。本公开的保护范围由所附的权利要求限定。

Claims (9)

1.一种带瞬态增强的带隙基准电路，其特征在于，包括：预稳压电路、带隙基准核心电路、频率补偿电路和滤波电路，

其中，所述预稳压电路被配置为当电源电压瞬态增大时，产生钳位的次级电源电压，并经由第一节点向所述带隙基准核心电路提供所述钳位的次级电源电压；

所述带隙基准核心电路被配置为根据所述钳位的次级电源电压输出对应的基准电压；

所述频率补偿电路被配置为经由第二节点向所述带隙基准核心电路以及所述预稳压电路提供频率补偿；

所述滤波电路被配置为经由所述第一节点对所述带隙基准核心电路进行滤波，

其中，所述预稳压电路包括：第一晶体管、第二晶体管、第三晶体管、第四晶体管和第五晶体管，

其中，所述第一晶体管的控制极耦接第三电压端，所述第一晶体管的第一极耦接第一电压端，所述第一晶体管的第二极耦接所述第二晶体管的控制极；

所述第二晶体管的第一极耦接所述第一电压端，所述第二晶体管的第二极耦接所述第一节点；

所述第三晶体管的控制极耦接所述第二节点，所述第三晶体管的第一极耦接所述第一节点，所述第三晶体管的第二极耦接所述第四晶体管的控制极和所述第二晶体管的控制极；

所述第四晶体管的第一极耦接所述第一节点，所述第四晶体管的第二极耦接第二电压端；

所述第五晶体管的控制极耦接第四电压端，所述第五晶体管的第一极耦接所述第二晶体管的控制极，所述第五晶体管的第二极耦接所述第二电压端。

2.根据权利要求1所述的带瞬态增强的带隙基准电路，其特征在于，所述带隙基准核心电路包括：第六晶体管、第七晶体管、第八晶体管、第九晶体管、第十晶体管、第十一晶体管、第十二晶体管、第十三晶体管、第一电阻器、第二电阻器、第三电阻器和第四电阻器，

其中，所述第六晶体管的控制极耦接所述第七晶体管的控制极，所述第六晶体管的第一极耦接所述第一节点，所述第六晶体管的第二极耦接所述第八晶体管的第一极；

所述第七晶体管的第一极耦接所述第一节点，所述第七晶体管的第二极耦接第九晶体管的第一极；

所述第八晶体管的控制极耦接第五电压端，所述第八晶体管的第二极耦接所述第十晶体管的第一极和第六晶体管的控制极；

所述第九晶体管的控制极耦接所述第五电压端，所述第九晶体管的第二极耦接所述第二节点；

所述第十晶体管的控制极耦接第四电压端，所述第十晶体管的第二极耦接第二电压端；

所述第十一晶体管的控制极耦接所述第四电压端，所述第十一晶体管的第一极耦接所述第二节点，所述第十一晶体管的第二极耦接所述第二电压端；

所述第十二晶体管的控制极耦接所述基准电压的输出端，所述第十二晶体管的第一极耦接所述第六晶体管的第二极，所述第十二晶体管的第二极耦接所述第一电阻器的第一端；

所述第十三晶体管的控制极耦接所述基准电压的输出端，所述第十三晶体管的第一极耦接所述第七晶体管的第二极，所述第十三晶体管的第二极耦接所述第二电阻器的第一端；

所述第一电阻器的第二端耦接所述第二电阻器的第一端；

所述第二电阻器的第二端耦接所述第二电压端；

所述第三电阻器的第一端耦接所述第一节点，所述第三电阻器的第二端耦接所述基准电压的输出端；

所述第四电阻器的第一端耦接所述基准电压的输出端，所述第四电阻器的第二端耦接所述第二电压端。

3.根据权利要求1所述的带瞬态增强的带隙基准电路，其特征在于，所述频率补偿电路包括：第一电容，

其中，所述第一电容的第一端耦接所述第二节点，所述第一电容的第二端耦接第二电压端。

4.根据权利要求1所述的带瞬态增强的带隙基准电路，其特征在于，所述滤波电路包括：第二电容，

其中，所述第二电容的第一端耦接所述第一节点，所述第二电容的第二端耦接第二电压端。

5.根据权利要求1所述的带瞬态增强的带隙基准电路，其特征在于，其中，所述第三电压端与所述第四电压端分别耦接第一恒压源和第二恒压源。

6.根据权利要求2所述的带瞬态增强的带隙基准电路，其特征在于，其中，所述第四电压端与所述第五电压端分别耦接第二恒压源和第三恒压源。

7.根据权利要求1所述的带瞬态增强的带隙基准电路，其特征在于，其中，所述第一晶体管、第二晶体管和第三晶体管为PMOS晶体管，所述第四晶体管和第五晶体管为NMOS晶体管。

8.根据权利要求2所述的带瞬态增强的带隙基准电路，其特征在于，其中，所述第六晶体管、第七晶体管、第八晶体管和第九晶体管为PMOS晶体管，所述第十晶体管和第十一晶体管为NMOS晶体管，所述第十二晶体管和第十三晶体管为NPN双极型晶体管。

9.一种带瞬态增强的带隙基准电路，其特征在于，包括：第一至第十三晶体管、第一至第四电阻器、第一电容和第二电容，

其中，所述第一晶体管的控制极耦接第三电压端，所述第一晶体管的第一极耦接第一电压端，所述第一晶体管的第二极耦接所述第二晶体管的控制极；

所述第二晶体管的第一极耦接所述第一电压端，所述第二晶体管的第二极耦接第一节点；

所述第三晶体管的控制极耦接第二节点，所述第三晶体管的第一极耦接所述第一节点，所述第三晶体管的第二极耦接所述第四晶体管的控制极和所述第二晶体管的控制极；

所述第四晶体管的第一极耦接所述第一节点，所述第四晶体管的第二极耦接第二电压端；

所述第五晶体管的控制极耦接第四电压端，所述第五晶体管的第一极耦接所述第二晶体管的控制极，所述第五晶体管的第二极耦接所述第二电压端；

所述第六晶体管的控制极耦接所述第七晶体管的控制极，所述第六晶体管的第一极耦接所述第一节点，所述第六晶体管的第二极耦接所述第八晶体管的第一极；

所述第七晶体管的第一极耦接所述第一节点，所述第七晶体管的第二极耦接第九晶体管的第一极；

所述第八晶体管的控制极耦接第五电压端，所述第八晶体管的第二极耦接所述第十晶体管的第一极和第六晶体管的控制极；

所述第九晶体管的控制极耦接所述第五电压端，所述第九晶体管的第二极耦接所述第二节点；

所述第十晶体管的控制极耦接所述第四电压端，所述第十晶体管的第二极耦接所述第二电压端；

所述第十一晶体管的控制极耦接所述第四电压端，所述第十一晶体管的第一极耦接所述第二节点，所述第十一晶体管的第二极耦接所述第二电压端；

所述第十二晶体管的控制极耦接基准电压的输出端，所述第十二晶体管的第一极耦接所述第六晶体管的第二极，所述第十二晶体管的第二极耦接所述第一电阻器的第一端；

所述第十三晶体管的控制极耦接所述基准电压的输出端，所述第十三晶体管的第一极耦接所述第七晶体管的第二极，所述第十三晶体管的第二极耦接所述第二电阻器的第一端；

所述第一电阻器的第二端耦接所述第二电阻器的第一端；

所述第二电阻器的第二端耦接所述第二电压端；

所述第三电阻器的第一端耦接所述第一节点，所述第三电阻器的第二端耦接所述基准电压的输出端；

所述第四电阻器的第一端耦接所述基准电压的输出端，所述第四电阻器的第二端耦接所述第二电压端；

所述第一电容的第一端耦接所述第二节点，所述第一电容的第二端耦接所述第二电压端；

所述第二电容的第一端耦接所述第一节点，所述第二电容的第二端耦接所述第二电压端。