CN109817144B - 栅极驱动电路和显示装置 - Google Patents

Abstract

本发明公开了一种栅极驱动电路和显示装置，栅极驱动电路包括：输入模块、输出模块和复位模块，输入模块分别与输入端和上拉节点相连，输出模块分别与上拉节点和输出端相连，复位模块分别与复位端和上拉节点相连，其中，复位模块包括第一晶体管和第二晶体管，第一晶体管和第二晶体管的控制极均与复位端相连，第一晶体管的第一极与上拉节点相连，第一晶体管的第二极与第二电源端相连，第二晶体管的第一极与第二电源端相连，第一晶体管的第二极与第一电源端相连；其中，第二电源端的第二电源电压大于复位端提供的关闭电压，关闭电压用于控制第一晶体管和第二晶体管关闭，由此，能够解决上拉节点的漏电问题，使得输出模块正常输出。

Description

栅极驱动电路和显示装置

技术领域

本发明涉及显示技术领域，特别涉及一种栅极驱动电路和一种显示装置。

背景技术

显示面板通常由像素矩阵组成，在显示过程中通过栅极驱动电路产生像素的栅极扫描电压，逐行扫描各行像素。阵列基板行驱动电路(Gate Driver on Array，GOA)是一种将栅极驱动电路集成于薄膜晶体管(Thin Film Transistor，TFT)基板上的技术，每个GOA单元作为一个移位寄存器将扫描信号依次传递给下一个GOA单元，逐行开启TFT开关，完成像素单元的数据信号输入。

相关技术中的GOA单元，在上拉节点的预充电及自举阶段，该上拉节点的下拉晶体管的栅极和源极均连接同一低电平信号，但是，本申请发明人发现其存在的问题在于，晶体管的漏极(上拉节点)电压较高，晶体管的源漏极电压较大，漏电流较大，容易导致上拉节点电压异常，进而导致GOA单元输出异常，从而出现行间充电差异的横纹不良或者行间错充的水平黑线不良。

发明内容

本发明旨在至少在一定程度上解决上述技术中的技术问题之一。

为此，本发明的第一个目的在于提出一种栅极驱动电路，以解决上拉节点在预充电和自举阶段的漏电问题。

本发明的第二个目的在于提出一种显示装置。

为达到上述目的，本发明第一方面实施例提出了一种栅极驱动电路，包括输入模块、输出模块和复位模块，所述输入模块分别与输入端和上拉节点相连，所述输出模块分别与所述上拉节点和输出端相连，所述复位模块分别与复位端和所述上拉节点相连，其中，所述复位模块包括第一晶体管和第二晶体管，所述第一晶体管和所述第二晶体管的控制极均与所述复位端相连，所述第一晶体管的第一极与所述上拉节点相连，所述第一晶体管的第二极与第二电源端相连，所述第二晶体管的第一极与所述第二电源端相连，所述第二晶体管的第二极与第一电源端相连；其中，所述第二电源端的第二电源电压大于所述复位端提供的关闭电压，所述关闭电压用于控制所述第一晶体管和第二晶体管关闭。

根据本发明实施例提出的栅极驱动电路，复位模块包括第一晶体管和第二晶体管，第一晶体管和第二晶体管的控制极均与复位端相连，第一晶体管的第一极与上拉节点相连，第一晶体管的第二极与第二电源端相连，第二晶体管的第一极与第二电源端相连，第二晶体管的第二极与第一电源端相连，第二电源端的第二电源电压大于复位端提供的关闭电压，关闭电压用于控制第一晶体管和第二晶体管关闭。由此，通过本发明实施例的栅极驱动电路，能够解决上拉节点在预充电和自举阶段的漏电问题，使得输出模块正常输出，进而能够避免出现行间充电差异的横纹不良或者行间错充的水平黑线不良现象。而且，该栅极驱动电路能够避免像素充电不足的风险。

另外，根据本发明上述实施例提出的栅极驱动电路还可以具有如下附加的技术特征：

根据本发明的一个实施例，所述输入模块包括第三晶体管，所述第三晶体管的第一极和控制极与所述输入端相连，所述第三晶体管的第二极与所述上拉节点相连；所述输出模块包括第四晶体管和第一电容，所述第四晶体管的第一极与时钟信号端相连，所述第四晶体管的第二极与所述输出端相连，所述第四晶体管的控制极与所述上拉节点相连，所述第一电容的一端与所述上拉节点相连，所述第一电容的另一端与所述输出端相连。

根据本发明的一个实施例，所述的栅极驱动电路还包括第一放噪控制模块和第一放噪模块，所述第一放噪控制模块分别与第一控制端、所述上拉节点、第一下拉节点和所述第一电源端相连，所述第一放噪模块分别与所述上拉节点、所述第一电源端和所述第一下拉节点相连，其中，所述第一放噪模块包括第五晶体管和第六晶体管，所述第五晶体管和所述第六晶体管的控制极均与所述第一下拉节点相连，所述第五晶体管的第一极与所述上拉节点相连，所述第五晶体管的第二极与所述第二电源端相连，所述第六晶体管的第一极与所述第二电源端相连，所述第六晶体管的第二极与所述第一电源端相连。

根据本发明的一个实施例，所述的栅极驱动电路还包括第二放噪模块，所述第二放噪模块分别与所述输出端、所述第一电源端和所述第一下拉节点相连，其中，所述第二放噪模块包括：第七晶体管，所述第七晶体管的控制极与所述第一下拉节点相连，所述第七晶体管的第一极与所述输出端相连，所述第七晶体管的第二极与所述第一电源端相连。

根据本发明的一个实施例，所述第一放噪控制模块包括：第八晶体管，所述第八晶体管的控制极和第一极与所述第一控制端相连；第九晶体管，所述第九晶体管的控制极与所述上拉节点相连，所述第九晶体管的第一极与所述第八晶体管的第二极相连，所述第九晶体管的第二极与所述第一电源端相连；第十晶体管，所述第十晶体管的控制极与所述第八晶体管的第二极相连，所述第十晶体管的第一极与所述第一控制端相连，所述第十晶体管的第二极与所述第一下拉节点相连；第十一晶体管，所述第十一晶体管的控制极与所述上拉节点相连，所述第十一晶体管的第一极与所述第一下拉节点相连，所述第十一晶体管的第二极与所述第一电源端相连。

根据本发明的一个实施例，所述的栅极驱动电路还包括第二放噪控制模块和第三放噪模块，所述第二放噪控制模块分别与第二控制端、所述上拉节点、第二下拉节点和所述第一电源端相连，所述第三放噪模块分别与所述上拉节点、所述第一电源端和所述第二下拉节点相连，其中，所述第三放噪模块包括第十二晶体管和第十三晶体管，所述第十二晶体管和所述第十三晶体管的控制极均与所述第二下拉节点相连，所述第十二晶体管的第一极与所述上拉节点相连，所述第十二晶体管的第二极与所述第二电源端相连，所述第十三晶体管的第一极与所述第二电源端相连，所述第十三晶体管的第二极与所述第一电源端相连。

根据本发明的一个实施例，所述的栅极驱动电路还包括第四放噪模块，所述第四放噪模块分别与所述输出端、所述第一电源端和所述第二下拉节点相连，其中，所述第四放噪模块包括：第十四晶体管，所述第十四晶体管的控制极与所述第二下拉节点相连，所述第十四晶体管的第一极与所述输出端相连，所述第十四晶体管的第二极与所述第一电源端相连；其中，所述第一控制端和所述第二控制端交替提供导通电压，所述第一控制端提供的导通电压用于控制所述第一下拉节点保持在有效工作电位，以便所述第一放噪模块在所述第一下拉节点的控制下对所述上拉节点进行放噪，且所述第二放噪模块在所述第一下拉节点的控制下对所述输出端进行放噪，所述第二控制端提供的导通电压用于控制所述第二下拉节点保持在有效工作电位，以便所述第三放噪模块在所述第二下拉节点的控制下对所述上拉节点进行放噪，且所述第四放噪模块在所述第二下拉节点的控制下对所述输出端进行放噪。

根据本发明的一个实施例，所述第二放噪控制模块包括：第十五晶体管，所述第十五晶体管的控制极和第一极与所述第二控制端相连；第十六晶体管，所述第十六晶体管的控制极与所述上拉节点相连，所述第十六晶体管的第一极与所述第十五晶体管的第二极相连，所述第十六晶体管的第二极与所述第一电源端相连；第十七晶体管，所述第十七晶体管的控制极与所述第十五晶体管的第二极相连，所述第十七晶体管的第一极与所述第二控制端相连，所述第十七晶体管的第二极与所述第二下拉节点相连；第十八晶体管，所述第十八晶体管的控制极与所述上拉节点相连，所述第十八晶体管的第一极与所述第二下拉节点相连，所述第十八晶体管的第二极与所述第一电源端相连。

根据本发明的一个实施例，所述复位模块包括第十九晶体管，所述第十九晶体管的控制极与所述复位端相连，所述第十九晶体管的第一极与所述第二电源端相连，所述第十九晶体管的第二极与所述第一电源端相连；和/或所述第一放噪模块包括第二十晶体管，所述第二十晶体管的控制极与所述第一下拉节点相连，所述第二十晶体管的第一极与所述第二电源端相连，所述第二十晶体管的第二极与所述第一电源端相连；和/或所述第二放噪模块包括第二十一晶体管，所述第二十一晶体管的控制极与所述第二下拉节点相连，所述第二十一晶体管的第一极与所述第二电源端相连，所述第二十一晶体管的第二极与所述第一电源端相连。

为达到上述目的，本发明第二方面实施例提出了一种显示装置，包括多级如本发明第一方面实施例所述的栅极驱动电路。

根据本发明实施例提出的显示装置，通过前述的栅极驱动电路，能够解决上拉节点在预充电和自举阶段的漏电问题，使得输出模块正常输出，进而能够避免出现行间充电差异的横纹不良或者行间错充的水平黑线不良现象。而且，还能够避免像素充电不足的风险。

附图说明

图1为根据本发明实施例的栅极驱动电路的方框示意图；

图2为根据本发明一个实施例的栅极驱动电路的方框示意图；

图3为根据本发明一个实施例的栅极驱动电路的电路原理图；

图4为根据本发明另一个实施例的栅极驱动电路的电路原理图；

图5为根据本发明一个实施例的栅极驱动电路的控制时序图；

图6为根据本发明另一个实施例的栅极驱动电路的控制时序图。

具体实施方式

下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，旨在用于解释本发明，而不能理解为对本发明的限制。

下面结合附图来描述本发明实施例的栅极驱动电路和显示装置。

图1为根据本发明实施例的栅极驱动电路的方框示意图。如图1所示，本发明实施例的栅极驱动电路包括输入模块10、输出模块20和复位模块30。

其中，输入模块10分别与输入端INPUT和上拉节点PU相连，输出模块20分别与上拉节点PU和输出端OUTPUT相连，复位模块30分别与复位端RESET和上拉节PU点相连。

其中，输入模块10用于根据输入端INPUT提供的输入信号对上拉节点PU进行充电；输出模块20用于在上拉节点PU的电压的控制下根据时钟信号端CLK提供的时钟信号控制输出端OUTPUT的输出信号；复位模块30用于在复位端RESET提供的复位电压的控制下对上拉节点PU进行复位。

可理解，在输入端INPUT的输入电压的控制下，输入模块10对上拉节点进行预充电，将上拉节点PU的电压置为输入端INPUT的输入电压(此为预充电阶段)。在上拉节点的预充电完成后，时钟信号端CLK输入时钟信号，此时上拉节点PU的电压通过自举作用拉高(此为自举阶段)，输出模块20导通，将时钟信号端CLK的电压输出至输出端OUTPUT。然后复位模块30在复位端RESET提供的复位电压即高电平的控制下对上拉节点PU进行复位，即拉低上拉节点PU的电压，输出模块20关闭，输出端OUTPUT停止输出。

具体地，如图3-4所示，复位模块30包括第一晶体管M1和第二晶体管M2，第一晶体管M1和第二晶体管M2的控制极均与复位端RESET相连，第一晶体管M1的第一极与上拉节点PU相连，第一晶体管M1的第二极与第二电源端VGL2相连，第二晶体管M2的第一极与第二电源端VGL2相连，第二晶体管M2的第二极与第一电源端VGL1相连；其中，第二电源端VGL2的第二电源电压大于复位端RESET提供的关闭电压，关闭电压用于控制第一晶体管M1和第二晶体管M2关闭。

需要说明的是，复位端RESET提供的关闭电压可为第一电源端VGL1的第一电源电压，也就是说，第一电源端VGL1的第一电源电压小于第二电源端VGL2的第二电源电压，其中，第一电源端VGL1的第一电源电压和第二电源端VGL2的第二电源电压均为低电平电压，例如，第一电源端VGL1的第一电源电压可为-8V，第二电源端VGL2的第二电源电压可为-6V。

还需要说明的是，晶体管的控制极为栅极，晶体管的第一极和第二极中的一个为源极，另一个为漏极。例如，在本实施例中，第一晶体管M1和第二晶体管M2的控制极为栅极，第一晶体管M1和第二晶体管M2的第一极可为漏极，第一晶体管M1和第二晶体管M2的第二极可为源极。

应理解，通过将第一晶体管M1和第二晶体管M2的控制极与复位端RESET相连，第一晶体管M1的第二极与第二电源端VGL2相连，第二晶体管M2的第一极与第二电源端VGL2相连，第二晶体管M2的第二极与第一电源端VGL1相连，在上拉节点PU预充电和自举阶段，复位模块30在复位端RESET提供的关闭电压即低电平的控制下处于关闭状态，由于复位端RESET提供的关闭电压小于第二电源端VGL2的第二电源电压，第一晶体管M1关闭的栅源极电压Vgs＝VGL1-VGL2＜Vth＝0V，Vth为阈值电压，使得第一晶体管M1关闭较好，同时由于第二晶体管M2的第一极接第二电源端VGL2，通过第二晶体管M2的漏电不会影响第二电源端VGL2的第二电源电压，由此，可减小上拉节点PU的漏电电流，从而可较好地改善上拉节点PU的漏电问题，使得输出端OUTPUT的输出信号正常。

进一步地，根据本发明的一个实施例，如图3-4所示，输入模块10包括第三晶体管M3，第三晶体管M3的第一极和控制极与输入端INPUT相连，第三晶体管M3的第二极与上拉节点PU相连；输出模块20包括第四晶体管M4和第一电容C1，第四晶体管M4的第一极与时钟信号端CLK相连，第四晶体管M4的第二极与输出端OUTPUT相连，第四晶体管M4的控制极与上拉节点PU相连，第一电容C1的一端与上拉节点PU相连，第一电容C1的另一端与输出端OUTPUT相连。

进一步地，根据本发明的一个实施例，如图2-4所示，栅极驱动电路还包括第一放噪控制模块40和第一放噪模块50，第一放噪控制模块40分别与第一控制端VDDE、上拉节点PU、第一下拉节点PD1和第一电源端VGL1相连，第一放噪模块50分别与上拉节点PU、第一电源端VGL1和第一下拉节点PD1相连，其中，第一放噪模块50包括第五晶体管M5和第六晶体管M6，第五晶体管M5和第六晶体管M6的控制极均与第一下拉节点PD1相连，第五晶体管M5的第一极与上拉节点PU相连，第五晶体管M5的第二极与第二电源端VGL2相连，第六晶体管M6的第一极与第二电源端VGL2相连，第六晶体管M6的第二极与第一电源端VGL1相连。

可理解，在上拉节点PU自举阶段完成之后，复位端RESET开始提供复位电压即高电平电压，第一晶体管M1导通，进而将第二电源端VGL2的第二电源电压写入上拉节点PU以对上拉节点PU进行复位，上拉节点PU的电压被下拉到低电平，第四晶体管M4关闭，输出端OUTPUT停止输出信号，此时在第一放噪控制模块40的控制下，第一下拉节点PD1的电压被上拉到高电平电压，进而第一放噪模块50在第一下拉节点PD1的电压即高电平的控制下对上拉节点PU进行放躁处理。

具体地，根据本发明的一个实施例，如图3-4所示，第一放噪控制模块40包括：第八晶体管M8、第九晶体管M9、第十晶体管M10和第十一晶体管M11，第八晶体管M8的控制极和第一极与第一控制端VDDE相连；第九晶体管M9的控制极与上拉节点PU相连，第九晶体管M9的第一极与第八晶体管M8的第二极相连，第九晶体管M9的第二极与第一电源端VGL1相连；第十晶体管M10的控制极与第八晶体管M8的第二极相连，第十晶体管M10的第一极与第一控制端VDDE相连，第十晶体管M10的第二极与第一下拉节点PD1相连；第十一晶体管M11的控制极与上拉节点PU相连，第十一晶体管M11的第一极与第一下拉节点PD1相连，第十一晶体管M11的第二极与第一电源端VGL1相连。

进一步地，根据本发明的一个实施例，如图2-4所示，栅极驱动电路还包括第二放噪模块60，第二放噪模块60分别与输出端OUTPUT、第一电源端VGL1和第一下拉节点PD1相连，其中，第二放噪模块60包括：第七晶体管M7，第七晶体管M7的控制极与第一下拉节点PD1相连，第七晶体管M7的第一极与输出端OUTPUT相连，第七晶体管M7的第二极与第一电源端VGL1相连。

可理解，在上拉节点PU自举阶段完成之后，复位端RESET开始提供复位电压即高电平电压，第一晶体管M1导通，进而将第二电源端VGL2的第二电源电压写入上拉节点PU以对上拉节点PU进行复位，上拉节点PU的电压被下拉到低电平，第四晶体管M4关闭，输出端OUTPUT停止输出信号，此时在第一放噪控制模块40的控制下，第一下拉节点PD1的电压被上拉到高电平电压，进而第二放噪模块60在第一下拉节点PD1的电压即高电平的控制下对输出端OUTPUT进行放躁处理。

进一步地，根据本发明的一个实施例，如图2-4所示，栅极驱动电路还包括第二放噪控制模块70和第三放噪模块80，第二放噪控制模块70分别与第二控制端VDDO、上拉节点PU、第二下拉节点PD2和第一电源端VGL1相连，第三放噪模块80分别与上拉节点PU、第一电源端VGL1和第二下拉节点PD2相连，其中，第三放噪模块80包括第十二晶体管M12和第十三晶体管M13，第十二晶体管M12和第十三晶体管M13的控制极均与第二下拉节点PD2相连，第十二晶体管M12的第一极与上拉节点PU相连，第十二晶体管M12的第二极与第二电源端VGL2相连，第十三晶体管M13的第一极与第二电源端VGL2相连，第十三晶体管M13的第二极与第一电源端VGL1相连。

可理解，在上拉节点PU自举阶段完成之后，复位端RESET开始提供复位电压即高电平，第一晶体管M1导通，进而将第二电源端VGL2的第二电源电压写入上拉节点PU以对上拉节点PU进行复位，上拉节点PU的电压被下拉到低电平，第四晶体管M4关闭，输出端OUTPUT停止输出信号，此时在第二放噪控制模块70的控制下，第二下拉节点PD2的电压被上拉到高电平电压，进而第三放噪模块80在第二下拉节点PD2的电压即高电平的控制下对上拉节点PU进行放躁处理。

与第一晶体管M1和第二晶体管M2的连接方式一样，通过将第五晶体管M5和第六晶体管M6串联在一起，将第十二晶体管M12和第十三晶体管M13串联在一起，在上拉节点PU预充电和自举阶段，可减小上拉节点PU的漏电电流，进而有效地改善上拉节点PU的漏电问题。

具体地，根据本发明的一个实施例，如图3-4所示，第二放噪控制模块70包括：第十五晶体管M15、第十六晶体管M16、第十七晶体管M17和第十八晶体管M18，第十五晶体管M15的控制极和第一极与第二控制端VDDO相连；第十六晶体管M16的控制极与上拉节点PU相连，第十六晶体管M16的第一极与第十五晶体管M15的第二极相连，第十六晶体管M16的第二极与第一电源端VGL1相连；第十七晶体管M17的控制极与第十五晶体管M15的第二极相连，第十七晶体管M17的第一极与第二控制端VDDO相连，第十七晶体管M17的第二极与第二下拉节点PD2相连；第十八晶体管M18的控制极与上拉节点PU相连，第十八晶体管M18的第一极与第二下拉节点PD2相连，第十八晶体管M18的第二极与第一电源端VGL1相连。

进一步地，根据本发明的一个实施例，如图2-4所示，栅极驱动电路还包括第四放噪模块90，第四放噪模块90分别与输出端OUTPUT、第一电源端VGL1和第二下拉节点PD2相连，其中，第四放噪模块90包括：第十四晶体管M14，第十四晶体管M14的控制极与第二下拉节点PD2相连，第十四晶体管M14的第一极与输出端OUTPUT相连，第十四晶体管M14的第二极与第一电源端VGL1相连。

可理解，在上拉节点PU自举阶段完成之后，复位端RESET开始提供复位电压即高电平电压，第一晶体管M1导通，进而将第二电源端VGL2的第二电源电压写入上拉节点PU以对上拉节点PU进行复位，上拉节点PU的电压被下拉到低电平，第四晶体管M4关闭，输出端OUTPUT停止输出信号，此时在第二放噪控制模块70的控制下，第二下拉节点PD2的电压被上拉到高电平电压，进而第四放噪模块90在第二下拉节点PD2的电压即高电平的控制下对输出端OUTPUT进行放躁处理。

根据本发明的一个实施例，第一控制端VDDE和第二控制端VDDO可交替提供导通电压，第一控制端VDDE提供的导通电压用于控制第一下拉节点PD1保持在有效工作电位，以便第一放噪模块50在第一下拉节点PD1的控制下对上拉节点PU进行放噪，且第二放噪模块60在第一下拉节点PD1的控制下对输出端OUTPUT进行放噪，第二控制端VDDO提供的导通电压用于控制第二下拉节点PD2保持在有效工作电位，以便第三放噪模块80在第二下拉节点PD2的控制下对上拉节点PU进行放噪，且第四放噪模块90在第二下拉节点PD2的控制下对输出端OUTPUT进行放噪。

需要说明的是，有效工作电位可为高电平电位。

具体而言，在上拉节点PU自举阶段完成之后，复位端RESET开始提供复位电压即高电平电压，第一晶体管M1导通，进而将第二电源端VGL2的第二电源电压写入上拉节点PU以对上拉节点PU进行复位，上拉节点PU的电压被下拉到低电平，第四晶体管M4关闭，输出端OUTPUT停止输出信号，此时，在第一控制端VDDO提供的导通电压的控制下，即第一放噪控制模块40的控制下，第一下拉节点PD1保持在有效工作电位即高电平电位，进而第一放噪模块50和第二放噪模块60在第一下拉节点PD1的电压即高电平电压的控制下分别对上拉节点PU和输出端OUTPUT进行放躁处理。

在第二控制端VDDO提供的导通电压的控制下，即第二放噪控制模块70的控制下，第二下拉节点PD2保持在有效工作电位即高电平电位，进而第三放噪模块80和第四放噪模块90在第二下拉节点PD2的电压即高电平的控制下对上拉节点PU和输出端OUTPUT进行放躁处理。

同时，由于第一控制端VDDE和第二控制端VDDO交替提供导通电压，所以第一下拉节点PD1和第二下拉节点PD2交替保持在有效工作电位即高电平电位，进而第一放噪模块50、第二放噪模块60，以及第三放噪模块80、第四放噪模块90交替工作，即第一放噪模块50和第二放噪模块60在第一下拉节点PD1的有效工作电位即高电平电位的控制下进行工作，第三放噪模块80、第四放噪模块90在第二下拉节点PD2的有效工作电位即高电平电位的控制下进行工作，以对上拉节点PU和输出端OUTPUT进行放躁处理。由此，通过控制第一控制端VDDE和第二控制端VDDO交替提供导通电压，可更有效地对上拉节点PU和输出端OUTPUT进行放躁处理。

下面结合图5-6的时序图进一步描述图3实施例的工作原理。其中，CLK1、CLK2可为占空比为0.5的时钟信号，时钟信号CLK1可作为奇数级栅极驱动电路的时钟信号，时钟信号CLK2可作为偶数级栅极驱动电路的时钟信号，例如，第一级栅极驱动电路的时钟信号为CLK1，第二级栅极驱动电路的时钟信号为CLK2，第三级栅极驱动电路的时钟信号为CLK1，依此循环。STV可为输入端INPUT的输入信号，PU1可为上拉节点PU的电压信号，OUTPUT1可为输出端OUTPUT的输出信号，RESET1可为复位端RESET的输入信号，PD11和PD21分别为第一下拉节点PD1和第二下拉节点PD2的电压信号，VDDE1和VDDO1分别为第一控制端VDDE和第二控制端VDDO的输入信号，具体地，VDDE1和VDDO1分别为第一控制端VDDE和第二控制端VDDO交替提供的导通电压信号，其中，导通电压信号可为高频的电压信号，也可为低频的电压信号，例如导通电压信号可为频率为0.5Hz，即周期为2s的电压信号。

具体而言，以第一级栅极驱动电路为例，工作过程可包括如下三个阶段：

第一阶段T1，输入端INPUT输入输入信号即图中STV信号为高电平，时钟信号端CLK输入的时钟信号CLK1为低电平，复位端RESET输入低电平，此时，由于输入端INPUT输入高电平，第三晶体管M3导通，输入端INPUT输入的高电平电压写入上拉节点PU，上拉节点PU预充电，并对第一电容C1充电，第十一晶体管M11、第九晶体管M9、第十六晶体管M16和第十八晶体管M18导通，将第一电源端VGL1的电压即低电平电压分别写入第一下拉节点PD1和第二下拉节点PD2，即拉低第一下拉节点PD1和第二下拉节点PD2的电压，进而，第一放噪模块50、第二放噪模块60、第三放噪模块80和第四放噪模块90均不工作。其中，第四晶体管M4的控制极即栅极的电压为第一电容C1的充电电压V1，也就是上拉节点PU的电压(即第一电容C1一端的电位)，也就是说，第四晶体管M4的栅极电压处于一高电位V1，第四晶体管M4预开启，输出端OUTPUT保持在低电平。

在第二阶段T2，STV变为低电平，即输入端INPUT输入低电平，时钟信号端CLK输入的时钟信号CLK1变为高电平，复位端RESET输入低电平，此时，由于第一电容C1的自举作用，上拉节点PU的电压继续升高，使得第四晶体管M4完全开启，进而，通过第四晶体管M4将时钟信号端CLK的电压即时钟信号CLK1的高电平写入输出端OUTPUT，输出端OUTPUT输出高电平信号。此时，第十一晶体管M11、第九晶体管M9、第十六晶体管M16和第十八晶体管M18依然导通，并将第一电源端VGL1的电压即低电平电压分别写入第一下拉节点PD1和第二下拉节点PD2，即下拉第一下拉节点PD1和第二下拉节点PD2的电压，进而第一放噪模块50、第二放噪模块60、第三放噪模块80和第四放噪模块90依然均不工作。

需要说明的是，在第一阶段T1和第二阶段T2的上拉节点PU预充电和自举的过程中，复位端RESET提供关闭电压即低电平电压，其中，复位端RESET提供的低电平电压可为第一电源端VGL1的第一电源电压，由于第一晶体管M1和第二晶体管M2的控制极均与复位端RESET相连，即第一晶体管M1和第二晶体管M2的控制极输入低电平信号，第一晶体管M1的第二极与第二电源端VGL2相连，第二晶体管M2的第一极与第二电源端VGL2相连，第二晶体管M2的第二极与第一电源端VGL1相连，同时由于复位端RESET提供的关闭电压即低电平电压小于第二电源端VGL2的第二电源电压，使得第一晶体管M1关闭较好，同时由于第二晶体管M2的第一极接第二电源端VGL2的第二电源电压，因此，通过第二晶体管M2的漏电不会影响第二电源端VGL2的第二电源电压。由此，通过将第一晶体管M1和第二晶体管M2串联连接，可减小上拉节点PU的漏电电流，进而较好地解决上拉节点PU的漏电问题，使得输出端OUTPUT输出正常。

需要说明的是，与第一晶体管M1和第二晶体管M2一样，在上拉节点PU预充电和自举的过程中，通过将第十二晶体管M12和第十三晶体管M13串联连接，以及第五晶体管M5和第六晶体管M6串联连接，可有效解决上拉节点PU的漏电问题，使得输出端OUTPUT输出正常。

在第三阶段T3，输入端INPUT输入低电平，时钟信号端CLK输入的时钟信号CLK1变为低电平，复位端RESET输入高电平，此时，第一晶体管M1导通，进而通过第一晶体管M1将第二电源端VGL2的第二电源电压即低电平电压写入上拉节点PU以对上拉节点PU进行复位处理，输出端OUTPUT停止输出高电平信号。

可以理解的是，当上拉节点PU为高电平时，第十一晶体管M11、第九晶体管M9、第十六晶体管M16和第十八晶体管M18导通，利用第一电源端VGL1的电压分别下拉第一下拉节点PD1和第二下拉节点PD2的电压，也就是说，此时不论第一控制端VDDE和第二控制端VDDO提供低电平还是高电平电压，第一下拉节点PD1和第二下拉节点PD2的电压均为低电平电压。而在上拉节点PU进行复位后，即上拉节点PU变为低电平时，第十一晶体管M11、第九晶体管M9、第十六晶体管M16和第十八晶体管M18关断，在第一控制端VDDE和第二控制端VDDO交替提供的导通电压的控制下，第八晶体管M8、第十晶体管M10和第十五晶体管M15、第十七晶体管M17交替导通，进而控制第一下拉节点PD1和第二下拉节点PD2交替保持在有效工作电位即高电平电位，即在第一控制端VDDE提供的导通电压的控制下，第八晶体管M8和第十晶体管M10导通，第一下拉节点PD1保持在有效工作电位即高电平电位，在第二控制端VDDO提供的导通电压的控制下，第十五晶体管M15和第十七晶体管M17导通，第二下拉节点PD2保持在有效工作电位即高电平电位，在第一下拉节点PD1的有效工作电位即高电平电位的控制下，第一放噪模块50和第二放噪模块60分别对上拉节点PU和输出端OUTPUT进行放躁处理，具体地，第五晶体管M5导通，并将第二电源端VGL2的第二电源电压即低电平电压写入上拉节点PU以对上拉节点PU进行放躁处理，第七晶体管M7导通并将第一电源端VGL1的第一电源电压即低电平电压写入输出端OUTPUT以对输出端OUTPUT进行放躁处理。在第二下拉节点PD2的有效工作电位即高电平电位的控制下，第三放噪模块80和第四放噪模块90分别对上拉节点PU和输出端OUTPUT进行放躁处理，具体地，第十二晶体管M12导通，并将第二电源端VGL2的第二电源电压即低电平电压写入上拉节点PU以对上拉节点PU进行放躁处理，第十四晶体管M14导通，并将第一电源端VGL1的第一电源电压即低电平电压写入输出端OUTPUT以对输出端OUTPUT进行放躁处理。由此，通过控制第一控制端VDDE和第二控制端VDDO交替提供导通电压，可更有效地对上拉节点PU和输出端OUTPUT进行放躁处理。

根据本发明的一个实施例，如图4所示，复位模块30包括第十九晶体管M19，第十九晶体管M19的控制极与复位端RESET相连，第十九晶体管M19的第一极与第二电源端VGL2相连，第十九晶体管M19的第二极与第一电源端VGL1相连；和/或，第一放噪模块50包括第二十晶体管，第二十晶体管的控制极与第一下拉节点PD1相连，第二十晶体管的第一极与第二电源端VGL2相连，第二十晶体管的第二极与第一电源端VGL1相连；和/或，第二放噪模块60包括第二十一晶体管，第二十一晶体管的控制极与第二下拉节点PD2相连，第二十一晶体管的第一极与第二电源端VGL2相连，第二十一晶体管的第二极与第一电源端VGL1相连。

可以理解的是，在第三阶段T3，复位端RESET开始输入高电平，即开始对上拉节点PU和输出端PUTPUT进行复位，此时由于第一电源端VGL1的第一电源电压小于第二电源端VGL2的第二电源电压，通过第十九晶体管M19、第二十晶体管和第二十一晶体管中的至少一个可将第二电源端VGL2的第二电源电压拉低至第一电源端VGL1的第一电源电压，使得在对上拉节点PU进行放躁处理时的放电电流升高，进而增强了上拉节点PU在放躁阶段的放电能力。

需要说明的是，本文中的“高电平”和“低电平”分别指的是某一位置处由电位高度范围代表的两种逻辑状态。举例来说，高电平可以具体指代高于公共端电压的电位，低电平可以具体指代低于公共端电压的电位，同时，不同位置的“高电平”电位可不相同，且不同位置的“低电平”电位也可不相同。可以理解的是，具体的电位高度范围可以在具体应用场景下根据需要进行设置，本发明对此不做限制。

还需说明的是，本发明实施例的栅极驱动电路不仅适用于15T1C的架构，还可适用于17T1C、18T1C和19T1C等架构，同时本发明实施例的栅极驱动电路不仅适用于直流(DirectCurrent，DC)模型，还适用于交流(Alternating Current，AC)模型。另外，本发明实施例的栅极驱动电路不仅适用于2对CLK的模型，还可适用于4CLK、6CLK、8CLK和10CLK等的模型。

综上，根据本发明实施例提出的栅极驱动电路，复位模块包括第一晶体管和第二晶体管，第一晶体管和第二晶体管的控制极均与复位端相连，第一晶体管的第一极与上拉节点相连，第一晶体管的第二极与第二电源端相连，第二晶体管的第一极与第二电源端相连，第二晶体管的第二极与第一电源端相连，第二电源端的第二电源电压大于复位端提供的关闭电压，关闭电压用于控制第一晶体管和第二晶体管关闭。由此，通过本发明实施例的栅极驱动电路，能够解决上拉节点在预充电和自举阶段的漏电问题，使得输出模块正常输出，进而能够避免出现行间充电差异的横纹不良或者行间错充的水平黑线不良现象。而且，该栅极驱动电路能够避免像素充电不足的风险。

为了实现上述实施例，本发明还提出了一种显示装置，包括前述实施例的栅极驱动电路。

根据本发明实施例提出的显示装置，通过前述的栅极驱动电路，能够解决上拉节点在预充电和自举阶段的漏电问题，使得输出模块正常输出，进而能够避免出现行间充电差异的横纹不良或者行间错充的水平黑线不良现象。而且，还能够避免像素充电不足的风险。

在本发明的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”、“顺时针”、“逆时针”、“轴向”、“径向”、“周向”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。

此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。

在本发明中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”、“固定”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。

在本发明中，除非另有明确的规定和限定，第一特征在第二特征“上”或“下”可以是第一和第二特征直接接触，或第一和第二特征通过中间媒介间接接触。而且，第一特征在第二特征“之上”、“上方”和“上面”可是第一特征在第二特征正上方或斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”可以是第一特征在第二特征正下方或斜下方，或仅仅表示第一特征水平高度小于第二特征。

在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不必须针对的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任一个或多个实施例或示例中以合适的方式结合。此外，在不相互矛盾的情况下，本领域的技术人员可以将本说明书中描述的不同实施例或示例以及不同实施例或示例的特征进行结合和组合。

尽管上面已经示出和描述了本发明的实施例，可以理解的是，上述实施例是示例性的，不能理解为对本发明的限制，本领域的普通技术人员在本发明的范围内可以对上述实施例进行变化、修改、替换和变型。

Claims (9)

1.一种栅极驱动电路，其特征在于，包括输入模块、输出模块和复位模块，所述输入模块分别与输入端和上拉节点相连，所述输出模块分别与所述上拉节点和输出端相连，所述复位模块分别与复位端和所述上拉节点相连，其中，

所述复位模块包括第一晶体管和第二晶体管，所述第一晶体管和所述第二晶体管的控制极均与所述复位端相连，所述第一晶体管的第一极与所述上拉节点相连，所述第一晶体管的第二极与第二电源端相连，所述第二晶体管的第一极与所述第二电源端相连，所述第二晶体管的第二极与第一电源端相连；

其中，所述第二电源端的第二电源电压大于所述复位端提供的关闭电压，所述关闭电压用于控制所述第一晶体管和第二晶体管关闭；

所述第一电源端的第一电源电压和所述第二电源端的第二电源电压均为低电平电压，且所述第一电源端的第一电源电压为所述关闭电压；

还包括第一放噪控制模块和第一放噪模块，所述第一放噪控制模块分别与第一控制端、所述上拉节点、第一下拉节点和所述第一电源端相连，所述第一放噪模块分别与所述上拉节点、所述第一电源端和所述第一下拉节点相连，其中，

所述第一放噪模块包括第五晶体管和第六晶体管，所述第五晶体管和所述第六晶体管的控制极均与所述第一下拉节点相连，所述第五晶体管的第一极与所述上拉节点相连，所述第五晶体管的第二极与所述第二电源端相连，所述第六晶体管的第一极与所述第二电源端相连，所述第六晶体管的第二极与所述第一电源端相连。

2.根据权利要求1所述的栅极驱动电路，其特征在于，

所述输入模块包括第三晶体管，所述第三晶体管的第一极和控制极与所述输入端相连，所述第三晶体管的第二极与所述上拉节点相连；

所述输出模块包括第四晶体管和第一电容，所述第四晶体管的第一极与时钟信号端相连，所述第四晶体管的第二极与所述输出端相连，所述第四晶体管的控制极与所述上拉节点相连，所述第一电容的一端与所述上拉节点相连，所述第一电容的另一端与所述输出端相连。

3.根据权利要求1所述的栅极驱动电路，其特征在于，还包括第二放噪模块，所述第二放噪模块分别与所述输出端、所述第一电源端和所述第一下拉节点相连，其中，所述第二放噪模块包括：

第七晶体管，所述第七晶体管的控制极与所述第一下拉节点相连，所述第七晶体管的第一极与所述输出端相连，所述第七晶体管的第二极与所述第一电源端相连。

4.根据权利要求1所述的栅极驱动电路，其特征在于，所述第一放噪控制模块包括：

第八晶体管，所述第八晶体管的控制极和第一极与所述第一控制端相连；

第九晶体管，所述第九晶体管的控制极与所述上拉节点相连，所述第九晶体管的第一极与所述第八晶体管的第二极相连，所述第九晶体管的第二极与所述第一电源端相连；

第十晶体管，所述第十晶体管的控制极与所述第八晶体管的第二极相连，所述第十晶体管的第一极与所述第一控制端相连，所述第十晶体管的第二极与所述第一下拉节点相连；

第十一晶体管，所述第十一晶体管的控制极与所述上拉节点相连，所述第十一晶体管的第一极与所述第一下拉节点相连，所述第十一晶体管的第二极与所述第一电源端相连。

5.根据权利要求3所述的栅极驱动电路，其特征在于，还包括第二放噪控制模块和第三放噪模块，所述第二放噪控制模块分别与第二控制端、所述上拉节点、第二下拉节点和所述第一电源端相连，所述第三放噪模块分别与所述上拉节点、所述第一电源端和所述第二下拉节点相连，其中，

所述第三放噪模块包括第十二晶体管和第十三晶体管，所述第十二晶体管和所述第十三晶体管的控制极均与所述第二下拉节点相连，所述第十二晶体管的第一极与所述上拉节点相连，所述第十二晶体管的第二极与所述第二电源端相连，所述第十三晶体管的第一极与所述第二电源端相连，所述第十三晶体管的第二极与所述第一电源端相连。

6.根据权利要求5所述的栅极驱动电路，其特征在于，还包括第四放噪模块，所述第四放噪模块分别与所述输出端、所述第一电源端和所述第二下拉节点相连，其中，所述第四放噪模块包括：

第十四晶体管，所述第十四晶体管的控制极与所述第二下拉节点相连，所述第十四晶体管的第一极与所述输出端相连，所述第十四晶体管的第二极与所述第一电源端相连；

其中，所述第一控制端和所述第二控制端交替提供导通电压，所述第一控制端提供的导通电压用于控制所述第一下拉节点保持在有效工作电位，以便所述第一放噪模块在所述第一下拉节点的控制下对所述上拉节点进行放噪，且所述第二放噪模块在所述第一下拉节点的控制下对所述输出端进行放噪，所述第二控制端提供的导通电压用于控制所述第二下拉节点保持在有效工作电位，以便所述第三放噪模块在所述第二下拉节点的控制下对所述上拉节点进行放噪，且所述第四放噪模块在所述第二下拉节点的控制下对所述输出端进行放噪。

7.根据权利要求5所述的栅极驱动电路，其特征在于，所述第二放噪控制模块包括：

第十五晶体管，所述第十五晶体管的控制极和第一极与所述第二控制端相连；

第十六晶体管，所述第十六晶体管的控制极与所述上拉节点相连，所述第十六晶体管的第一极与所述第十五晶体管的第二极相连，所述第十六晶体管的第二极与所述第一电源端相连；

第十七晶体管，所述第十七晶体管的控制极与所述第十五晶体管的第二极相连，所述第十七晶体管的第一极与所述第二控制端相连，所述第十七晶体管的第二极与所述第二下拉节点相连；

第十八晶体管，所述第十八晶体管的控制极与所述上拉节点相连，所述第十八晶体管的第一极与所述第二下拉节点相连，所述第十八晶体管的第二极与所述第一电源端相连。

8.根据权利要求5所述的栅极驱动电路，其特征在于，

所述复位模块包括第十九晶体管，所述第十九晶体管的控制极与所述复位端相连，所述第十九晶体管的第一极与所述第二电源端相连，所述第十九晶体管的第二极与所述第一电源端相连；和/或

所述第一放噪模块包括第二十晶体管，所述第二十晶体管的控制极与所述第一下拉节点相连，所述第二十晶体管的第一极与所述第二电源端相连，所述第二十晶体管的第二极与所述第一电源端相连；和/或

所述第二放噪模块包括第二十一晶体管，所述第二十一晶体管的控制极与所述第二下拉节点相连，所述第二十一晶体管的第一极与所述第二电源端相连，所述第二十一晶体管的第二极与所述第一电源端相连。

9.一种显示装置，其特征在于，包括多级如权利要求1-8中任一项所述的栅极驱动电路。

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