CN110648621B - 移位寄存器及其驱动方法、栅极驱动电路及显示装置 - Google Patents

Abstract

一种移位寄存器，包括：输入子电路、输出子电路、下拉节点控制子电路以及第一复位子电路；输入子电路，用于在信号输入端的控制下，向上拉节点提供第一电压信号端的信号；输出子电路，用于在上拉节点的控制下，向信号输出端提供时钟输入端的信号；第一复位子电路，用于在下拉节点的控制下，向上拉节点和信号输出端提供第二电压信号端的信号；下拉节点控制子电路，用于在控制端和信号输入端的控制下，向下拉节点提供第一电压信号端或第二电压信号端的信号。

Description

移位寄存器及其驱动方法、栅极驱动电路及显示装置

技术领域

本文涉及显示驱动技术领域，尤指一种移位寄存器及其驱动方法、栅极驱动电路及显示装置。

背景技术

随着显示技术的发展，高分辨率、窄边框的显示面板成为发展的趋势，为此出现了阵列基板栅极驱动(Gate Driver on Array，GOA)技术。GOA技术直接将显示面板的栅极驱动电路集成在阵列基板上，以代替外接驱动芯片，具有成本低、工序少、产能高等优点。

目前的GOA电路大多是以7T1C(即七个晶体管和一个电容)为基础的移位寄存器组成的驱动电路。然而，上述7T1C结构的移位寄存器在输入阶段到输出阶段中，存在高电平信号和低电平信号同时输出到下拉节点而形成从高电压到低电压的直流通路的问题，从而导致下拉节点无法充分下拉到低电平，进而导致输出特性曲线失真。

发明内容

本申请提供了一种移位寄存器及其驱动方法、栅极驱动电路及显示装置，以解决现有结构存在的高电平信号和低电平信号同时输出到下拉节点的问题。

本申请提供了一种移位寄存器，包括：输入子电路、输出子电路、下拉节点控制子电路以及第一复位子电路；输入子电路，分别与信号输入端、第一电压信号端及上拉节点连接，用于在信号输入端的控制下，向上拉节点提供第一电压信号端的信号；输出子电路，分别与上拉节点、时钟输入端及信号输出端连接，用于在上拉节点的控制下，向信号输出端提供时钟输入端的信号；第一复位子电路，分别与上拉节点、下拉节点、信号输出端及第二电压信号端连接，用于在下拉节点的控制下，向上拉节点和信号输出端提供第二电压信号端的信号；下拉节点控制子电路，分别与第一电压信号端、控制端、信号输入端、下拉节点及第二电压信号端连接，用于在控制端和信号输入端的控制下，向下拉节点提供第一电压信号端或第二电压信号端的信号。

本申请还提供一种栅极驱动电路，包括：多个级联如上所述的移位寄存器，其中，第n级移位寄存器的控制端与第n+3级移位寄存器的信号输出端连接。

本申请还提供一种显示装置，包括：如上所述的栅极驱动电路。

本申请还提供一种移位寄存器的驱动方法，应用于如上所述的移位寄存器中，所述驱动方法包括：输入子电路在信号输入端的控制下，向上拉节点提供第一电压信号端的信号，下拉节点控制子电路在控制端和信号输入端的控制下，向下拉节点提供第二电压信号端的信号；输出子电路在上拉节点的控制下，向信号输出端提供时钟输入端的信号；下拉节点控制子电路在控制端和信号输入端的控制下，向下拉节点提供第一电压信号端的信号；第一复位子电路在下拉节点的控制下，向上拉节点和信号输出端提供第二电压信号端的信号。

本申请通过下拉节点控制子电路，在控制端和信号输入端的控制下，向下拉节点提供第一电压信号端或第二电压信号端的信号，可以避免高电平信号和低电平信号同时输出到下拉节点而形成从高电压到低电压的直流通路的问题。

本申请的其它特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本申请而了解。本申请的其他优点可通过在说明书、权利要求书以及附图中所描述的方案来实现和获得。

附图说明

附图用来提供对本申请技术方案的理解，并且构成说明书的一部分，与本申请的实施例一起用于解释本申请的技术方案，并不构成对本申请技术方案的限制。附图中各部件的形状和大小不反映真实比例，目的只是示意说明本发明内容。

图1为相关技术中移位寄存器的电路图；

图2为图1所示的移位寄存器的工作时序图；

图3为本申请实施例的移位寄存器的一种结构示意图；

图4为本申请实施例的输入子电路、输出子电路及第一复位子电路的等效电路图；

图5为本申请实施例的下拉节点控制子电路的等效电路图；

图6为本申请实施例的移位寄存器的另一种结构示意图；

图7为本申请实施例的第二复位子电路的等效电路图；

图8为本申请实施例的移位寄存器的等效电路图；

图9为本申请实施例的移位寄存器的工作时序图；

图10为本申请实施例的移动寄存器的驱动方法的流程图；

图11为本申请实施例的栅极驱动电路的示意图。

附图标记说明：

INPUT-信号输入端；OUTPUT-信号输出端；CLK-时钟输入端；Reset-复位信号端；FW-第一参考电压端；BW-第二参考电压端；GCH-触控信号端；VGH-第一电压信号端；VGL-第二电压信号端；IN-控制端；T_RST-复位端；PU-上拉节点；PD-下拉节点；C1-第一电容；C2-第二电容；M1-第一晶体管；M2-第二晶体管；M3-第三晶体管；M4-第四晶体管；M5-第五晶体管；M6-第六晶体管；M7-第七晶体管；M8-第八晶体管；M9-第九晶体管。

具体实施方式

本申请描述了多个实施例，但是该描述是示例性的，而不是限制性的，并且对于本领域的普通技术人员来说显而易见的是，在本申请所描述的实施例包含的范围内可以有更多的实施例和实现方案。尽管在附图中示出了许多可能的特征组合，并在具体实施方式中进行了讨论，但是所公开的特征的许多其它组合方式也是可能的。除非特意加以限制的情况以外，任何实施例的任何特征或元件可以与任何其它实施例中的任何其他特征或元件结合使用，或可以替代任何其它实施例中的任何其他特征或元件。

本申请包括并设想了与本领域普通技术人员已知的特征和元件的组合。本申请已经公开的实施例、特征和元件也可以与任何常规特征或元件组合，以形成由权利要求限定的独特的发明方案。任何实施例的任何特征或元件也可以与来自其它发明方案的特征或元件组合，以形成另一个由权利要求限定的独特的发明方案。因此，应当理解，在本申请中示出和/或讨论的任何特征可以单独地或以任何适当的组合来实现。因此，除了根据所附权利要求及其等同替换所做的限制以外，实施例不受其它限制。此外，可以在所附权利要求的保护范围内进行各种修改和改变。

此外，在描述具有代表性的实施例时，说明书可能已经将方法和/或过程呈现为特定的步骤序列。然而，在该方法或过程不依赖于本文所述步骤的特定顺序的程度上，该方法或过程不应限于所述的特定顺序的步骤。如本领域普通技术人员将理解的，其它的步骤顺序也是可能的。因此，说明书中阐述的步骤的特定顺序不应被解释为对权利要求的限制。此外，针对该方法和/或过程的权利要求不应限于按照所写顺序执行它们的步骤，本领域技术人员可以容易地理解，这些顺序可以变化，并且仍然保持在本申请实施例的精神和范围内。

除非另外定义，本申请实施例公开使用的技术术语或者科学术语应当为本发明所属领域内具有一般技能的人士所理解的通常意义。本申请实施例中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。“包括”或者“包含”等类似的词语意指出现该词前面的元件或物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。

本领域技术人员可以理解，本申请所有实施例中采用的晶体管均可以为薄膜晶体管或场效应管或其他特性相同的器件。示例性地，本申请实施例中使用的薄膜晶体管可以是氧化物半导体晶体管。由于这里采用的晶体管的源极、漏极是对称的，所以其源极、漏极可以互换。在本申请实施例中，为区分晶体管除栅极之外的两极，将其中一个电极称为第一极，另一电极称为第二极，第一极可以为源极或者漏极，第二极可以为漏极或源极，另外，将晶体管的栅极称为控制极。同时，薄膜晶体管或场效应管可以为N型晶体管，也可以为P型晶体管。

图1为相关技术中移位寄存器的电路图；图2为图1所示的移位寄存器的工作时序图。如图1所示，移位寄存器包括：七个晶体管(第一晶体管M1至第七晶体管M7)以及一个电容C1。其中，第一晶体管M1的控制极与信号输入端INPUT连接，第一晶体管M1的第一极与第一参考电压端FW连接，第一晶体管M1的第二极与上拉节点PU连接。第二晶体管M2的控制极与上拉节点PU连接，第二晶体管M2的第一极与时钟输入端CLK连接，第二晶体管M2的第二极与信号输出端OUTPUT连接。第三晶体管M3的控制极与下拉节点PD连接，第三晶体管M3的第一极与上拉节点PU连接，第三晶体管M3的第二极与电源端(接地端)连接。第四晶体管M4的控制极与下拉节点PD连接，第四晶体管M4的第一极与信号输出端OUTPUT连接，第四晶体管M4的第二极与电源端连接。第五晶体管M5的控制极和第一极均与触控信号端GCH连接，第五晶体管M5的第二极与下拉节点PD连接。第六晶体管M6的控制极与上拉节点PU连接，第六晶体管M6的第一极与下拉节点PD连接，第六晶体管M6的第二极与电源端连接。第七晶体管M7的控制极与复位信号端Reset连接，第七晶体管M7的第一极与上拉节点PU连接，第七晶体管M7的第二极与第二参考电压端BW连接。电容C1的第一电极与上拉节点PU连接，第二电极与信号输出端OUTPUT连接。其中，触控信号端GCH在显示阶段内可以提供高电平信号。

如图2所示，第一阶段T1，即输入阶段，信号输入端INPUT的输入信号为高电平，第一晶体管M1导通，上拉节点PU的电位被第一参考电压端FW的输入信号拉高，对电容C1进行充电。由于上拉节点PU的电位被拉高，第二晶体管M2和第六晶体管M6导通。由于时钟输入端CLK的输入信号为低电平，因此，信号输出端OUTPUT输出低电平信号。第六晶体管M6导通，向下拉节点PD提供低电平信号。复位信号端Reset的输入信号为低电平，第七晶体管M7截止，可以保证上拉节点PU为高电平。触控信号端GCH的输入信号为高电平，第五晶体管M5导通。

第二阶段T2，即输出阶段，信号输入端INPUT的输入信号为低电平，第一晶体管M1截止，由于电容C1的作用，上拉节点PU继续保持高电平，上拉节点PU的高电平使第二晶体管M2导通。时钟输入端CLK的输入信号变为高电平，由于晶体管的自举效应，上拉节点PU的电位继续被拉高，放大了上拉节点PU的电压，信号输出端OUTPUT正常输出高电平的栅极驱动信号。上拉节点PU电压的升高，提高了第二晶体管M2的充电能力，保证了像素充电。

第三阶段T3，即复位阶段，信号输入端INPUT和时钟输入端CLK的输入信号均为低电平，第一晶体管M1和第二晶体管M2截止。复位信号端Reset的输入信号为高电平，第七晶体管M7导通，上拉节点PU的电位被拉低，第六晶体管M6截止。触控信号端GCH的输入信号为高电平，第五晶体管M5导通，下拉节点PD的电位被拉高，第三晶体管M3和第四晶体管M4导通，将上拉节点PU和信号输出端OUTPUT拉低。

第四阶段T4，即维持阶段，信号输入端INPUT和复位信号端Reset的输入信号均为低电平，触控信号端GCH的输入信号为高电平，第五晶体管M5导通，下拉节点PD一直处于高电平，第三晶体管M3与第四晶体管M4导通，上拉节点PU与信号输出端OUTPUT均被拉低。

其中，在下一帧信号到来之前，移位寄存器一直重复第四阶段。

在上述传统的7T1C移位寄存器的电路中，从输入阶段T1到输出阶段T2，第五晶体管M5与第六晶体管M6同时导通，高电平信号和低电平信号同时输出到下拉节点PD，这就使得直流电压GCH有一个到低电压的直流通路，导致下拉节点PD无法被完全拉至低电平，从而会影响输出特性曲线。而且，信号输出端OUTPUT的复位仅由下拉节点PD控制，一旦某一帧出现问题时会影响到下一帧，导致画面显示异常。

为了解决现有结构存在的第五晶体管M5和第六晶体管M6同时导通将高电平信号和低电平信号同时输出到下拉节点的问题，本申请实施例提供一种移位寄存器及其驱动方法、栅极驱动电路及显示装置。

第一实施例

图3为本申请实施例的移位寄存器的一种结构示意图。如图3所示，本实施例提供的移位寄存器，包括：输入子电路、输出子电路、下拉节点控制子电路以及第一复位子电路。

其中，输入子电路，分别与信号输入端INPUT、第一电压信号端VGH及上拉节点PU连接，用于在信号输入端INPUT的控制下，向上拉节点PU提供第一电压信号端VGH的信号；输出子电路，分别与上拉节点PU、时钟输入端CLK及信号输出端OUTPUT连接，用于在上拉节点PU的控制下，向信号输出端OUTPUT提供时钟输入端CLK的信号；第一复位子电路，分别与上拉节点PU、下拉节点PD、信号输出端OUTPUT及第二电压信号端VGL连接，用于在下拉节点PD的控制下，向上拉节点PU和信号输出端OUTPUT提供第二电压信号端VGL的信号；下拉节点控制子电路，分别与第一电压信号端VGH、控制端IN、信号输入端INPUT、下拉节点PD及第二电压信号端VGL连接，用于在控制端IN和信号输入端INPUT的控制下，向下拉节点PD提供第一电压信号端VGH或第二电压信号端VGL的信号。

在一示例性实施方式中，下拉节点控制子电路，可以包括：第一控制子电路和第二控制子电路；其中，第一控制子电路，分别与第一电压信号端VGH、控制端IN以及下拉节点PD连接，用于在控制端IN的控制下，向下拉节点PD提供第一电压信号端VGH的信号，且在第二控制子电路向下拉节点PD提供第二电压信号端VGL的信号时关闭；第二控制子电路，分别与信号输入端INPUT、第二电压信号端VGL以及下拉节点PD连接，用于在信号输入端INPUT的控制下，向下拉节点PD提供第二电压信号端VGL的信号，且在第一控制子电路向下拉节点PD提供第一电压信号端VGH的信号时关闭。

在本实施例中，信号输入端INPUT的输入信号为脉冲信号，第一电压信号端VGH可以持续提供高电平信号，第二电压信号端VGL可以持续提供低电平信号。

本实施例中，通过下拉节点控制子电路在控制端和信号输入端的控制下，输出高电平信号和低电平信号中的一个到下拉节点，可以避免高电平信号和低电平信号同时输出到下拉节点，避免产生下拉节点无法被充分拉低的情况。

图4为本申请实施例的输入子电路、输出子电路及第一复位子电路的等效电路。如图4所示，本实施例提供的移位寄存器中的输入子电路，包括：第一晶体管M1，第一晶体管M1的控制极与信号输入端INPUT连接，第一晶体管M1的第一极与第一电压信号端VGH连接，第一晶体管M1的第二极与上拉节点PU连接。

如图4所示，本实施例提供的移位寄存器中的输出子电路，包括：第二晶体管M2和第一电容C1；第二晶体管M2的控制极与上拉节点PU连接，第二晶体管M2第一极与时钟输入端CLK连接，第二晶体管M2第二极与信号输出端OUTPUT连接；第一电容C1的第一电极与上拉节点PU连接，第一电容C1的第二电极与信号输出端OUTPUT连接。

如图4所示，本实施例提供的移位寄存器中的第一复位子电路，包括：第三晶体管M3与第四晶体管M4；第三晶体管M3的控制极与下拉节点PD连接，第三晶体管M3的第一极与上拉节点PU连接，第三晶体管M3的第二极与第二电压信号端VGL连接；第四晶体管M4的控制极与下拉节点PD连接，第四晶体管M4的第一极与信号输出端OUTPUT连接，第四晶体管M4的第二极与第二电压信号端VGL连接。

在本实施例中，图4中具体示出了输入子电路、输出子电路及第一复位子电路的示例性结构。本领域技术人员容易理解是，输入子电路、输出子电路及第一复位子电路的实现方式不限于此，只要能够实现其功能即可。

图5为本申请实施例的下拉节点控制子电路的等效电路图。如图5所示，本实施例提供的移位寄存器中的下拉节点控制子电路，包括：第一控制子电路、第二控制子电路及第二电容C2。其中，第一控制子电路，包括：第五晶体管M5；第五晶体管M5的控制极与控制端IN连接，第五晶体管M5的第一极与第一电压信号端VGH连接，第五晶体管M5的第二极与下拉节点PD连接。第二控制子电路，包括：第六晶体管M6；第六晶体管M6的控制极与信号输入端INPUT连接，第六晶体管M6的第一极与下拉节点PD连接，第六晶体管M6的第二极与第二电压信号端VGL连接。第二电容C2的第一电极与下拉节点PD连接，第二电容C2的第二电极与第二电压信号端VGL连接。

其中，在第五晶体管M5导通，向下拉节点PD提供第一电压信号端VGH的信号时，第六晶体管M6截止；在第六晶体管M6导通，向下拉节点PD提供第二电压信号端VGL的信号时，第五晶体管M5截止。

其中，第二电容C2用于根据第五晶体管M5或第六晶体管M6提供给下拉节点PD的信号进行充电，或者根据第五晶体管M5或第六晶体管M6提供给下拉节点PD的信号进行放电，并在充电或放电后维持下拉节点PD的电平状态。其中，第五晶体管M5导通，向下拉节点PD提供高电平信号，则第二电容C2进行充电；第六晶体管M6导通，向下拉节点PD提供低电平信号，则第二电容C2进行放电。

本实施例中，图5中具体示出了下拉节点控制子电路的示例性结构。本领域技术人员容易理解是，下拉节点控制子电路的实现方式不限于此，只要能够实现其功能即可。

图6为本申请实施例的移位寄存器的另一结构示意图。相较于图3所示的移位寄存器，如图6所示，本实施例的移位寄存器还包括：第二复位子电路及第九晶体管M9。

其中，第九晶体管M9的控制极与下拉节点PD连接，第九晶体管M9的第一极与上拉节点PU连接，第九晶体管M9的第二极与信号输出端OUTPUT连接。本实施例通过设置第九晶体管M9可以在放噪阶段将输出子电路中的第一电容C1的两端短接，从而起到抗干扰作用。

其中，第二复位子电路，分别与复位端T_RST、上拉节点PU、信号输出端OUTPUT以及第二电压信号端VGL连接，用于在复位端T_RST的控制下，在空窗时间段向上拉节点PU和信号输出端OUTPUT提供第二电压信号端VGL的信号。

本实施例通过增加复位端T_RST提供空窗时间段的复位信号，可以在空窗时间段内将上拉节点PU和信号输出端OUTPUT保持在低电平状态，从而避免高温高湿环境下偏压引起晶体管特性的漂移、上拉节点PU积累电荷导致末端线不良等问题，进而提升显示质量。

图7为本申请实施例的第二复位子电路的等效电路图。如图7所示，本实施例提供的移位寄存器中的第二复位子电路，包括：第七晶体管M7和第八晶体管M8；第七晶体管M7的控制极与复位端T_RST连接，第七晶体管M7的第一极与上拉节点PU连接，第七晶体管M7的第二极与第二电压信号端VGL连接；第八晶体管M8的控制极与复位端T_RST连接，第八晶体管M8的第一极与信号输出端OUTPUT连接，第八晶体管M8的第二极与第二电压信号端VGL连接。

在本实施例中，图7中具体示出了第二复位子电路的示例性结构。本领域技术人员容易理解是，第二复位子电路的实现方式不限于此，只要能够实现其功能即可。

图8为本申请实施例的移位寄存器的等效电路图。如图8所示，本实施例提供的移位寄存器，包括：输入子电路、输出子电路、下拉节点控制子电路、第一复位子电路、第二复位子电路及第九晶体管M9。其中，输入子电路，包括：第一晶体管M1；输出子电路，包括：第二晶体管M2及第一电容C1；下拉节点控制子电路，包括：第五晶体管M5、第六晶体管M6及第二电容C2；第一复位子电路，包括：第三晶体管M3和第四晶体管M4；第二复位子电路，包括：第七晶体管M7和第八晶体管M8。

其中，第一晶体管M1的控制极与信号输入端INPUT连接，第一晶体管M1的第一极与第一电压信号端VGH连接，第一晶体管M1的第二极与上拉节点PU连接；第二晶体管M2的控制极与上拉节点PU连接，第二晶体管M2的第一极与时钟输入端CLK连接，第二晶体管M2的第二极与信号输出端OUTPUT连接；第三晶体管M3的控制极与下拉节点PD连接，第三晶体管M3的第一极与上拉节点PU连接，第三晶体管M3的第二极与第二电压信号端VGL连接；第四晶体管M4的控制极与下拉节点PD连接，第四晶体管M4的第一极与信号输出端OUTPUT连接，第四晶体管M4的第二极与第二电压信号端VGL连接；第五晶体管M5的控制极与控制端IN连接，第五晶体管M5的第一极与第一电压信号端VGH连接，第五晶体管M5的第二极与下拉节点PD连接；第六晶体管M6的控制极与信号输入端INPUT连接，第六晶体管M6的第一极与下拉节点PD连接，第六晶体管M6的第二极与第二电压信号端VGL连接；第七晶体管M7的控制极与复位端T_RST连接，第七晶体管M7的第一极与上拉节点PU连接，第七晶体管M7的第二极与第二电压信号端VGL连接；第八晶体管M8的控制极与复位端T_RST连接，第八晶体管M8的第一极与信号输出端OUTPUT连接，第八晶体管M8的第二极与第二电压信号端VGL连接；第九晶体管M9的控制极与下拉节点PD连接，第九晶体管M9第一极与上拉节点PU连接，第九晶体管M9第二极与信号输出端OUTPUT连接；第一电容C1的第一电极与上拉节点PU连接，第一电容C1的第二电极与信号输出端OUTPUT连接；第二电容C2的第一电极与下拉节点PD连接，第二电容C2的第二电极与第二电压信号端VGL连接。

在本实施例中，晶体管M1～M9均可以为N型薄膜晶体管或P型薄膜晶体管，可以统一工艺流程，能减少工艺制程，有助于提高产品的良率。此外，考虑到低温多晶硅薄膜晶体管的漏电流较小，因此，本申请实施例优选所有晶体管为低温多晶硅薄膜晶体管，薄膜晶体管具体可以选择底栅结构的薄膜晶体管或者顶栅结构的薄膜晶体管，只要能够实现开关功能即可。

下面通过移位寄存器的工作过程进一步说明本申请实施例的技术方案。

图9为本申请实施例的移位寄存器的工作时序图。如图8和图9所示，本申请实施例的移位寄存器包括9个晶体管单元(M1～M9)、2个电容单元(C1和C2)、4个信号输入端(INPUT、T_RST、CLK、IN)、1个信号输出端(OUTPUT)和2个电源端(VGH、VGL)。其中，第一电压信号端VGH持续提供高电平信号，第二电压信号端VGL持续提供低电平信号。

本实施例提供的移位寄存器的工作过程包括：

第一阶段S1，即输入阶段，输入信号端INPUT的输入信号为高电平，第一晶体管M1和第六晶体管M6导通。第一晶体管M1导通，使上拉节点PU的电位被第一电压信号端VGH的输入信号拉高，对第一电容C1进行充电，保证第一电容C1充电至饱和。此时，第二晶体管M2导通，由于时钟输入端CLK输入低电平信号，因此，信号输出端OUTPUT输出低电平信号。

在本阶段中，控制端IN的输入信号为低电平，第五晶体管M5截止，而第六晶体管M6导通，则第二电容C2的电荷通过第六晶体管M6释放，下拉节点PD的电位被拉低至第二电压信号端VGL的低电平。其中，第n级移位寄存器的控制端IN(n)与第n+3级移位寄存器的信号输出端OUTPUT(n+3)连接。

在本阶段中，下拉节点PD处于低电平，第三晶体管M3、第四晶体管M4及第九晶体管M9截止。第三晶体管M3截止，不会将上拉节点PU拉低至第二电压信号端VGL的低电平；第四晶体管M4截止，不会将信号输出端OUTPUT拉低至第二电压信号端VGL的低电平。

在本阶段中，复位端T_RST的输入信号为低电平，第七晶体管M7和第八晶体管M8截止，不会将上拉节点PU和信号输出端OUTPUT拉低至第二电压信号端VGL的低电平。

第二阶段S2，即输出阶段，信号输入端INPUT的输入信号为低电平，第一晶体管M1和第六晶体管M6截止。由于第一电容C1的保持作用，上拉节点PU继续保持高电平，上拉节点PU的高电平使第二晶体管M2持续导通。时钟输入端CLK的输入信号变为高电平，由于晶体管的自举效应，上拉节点PU的电位继续被拉高，放大了上拉节点PU的电压，信号输出端OUTPUT正常输出高电平的栅极驱动信号。上拉节点PU电压的升高，提高了第二晶体管M2的充电能力，保证了像素充电。

在本阶段中，控制端IN的输入信号为低电平，第五晶体管M5截止。由于第二电容C2的保持作用，下拉节点PD仍处于低电平状态，第三晶体管M3、第四晶体管M4及第九晶体管M9截止。第三晶体管M3和第四晶体管M4截止，不会将上拉节点PU和信号输出端OUTPUT拉低至第二电压信号端VGL的低电位。

在本阶段中，复位端T_RST的输入信号为低电平，第七晶体管M7和第八晶体管M8截止，不会将上拉节点PU和信号输出端OUTPUT拉低至第二电压信号端VGL的低电位。

在本阶段中，可以保持上拉节点PU和下拉节点PD的电压稳定，从而保证信号输出端OUTPUT正常输出。

第三阶段S3，即第一复位阶段，信号输入端INPUT的输入信号为低电平，控制端IN的输入信号为低电平，第一晶体管M1、第六晶体管M6及第五晶体管M5截止。第一电容C1和第二电容C2仍保持在第二阶段S2的电压，上拉节点PU和下拉节点PD保持第二阶段S2的状态不变。

在本阶段中，时钟输入端CLK的输入信号变为低电平，第二晶体管M2对信号输出端OUTPUT进行降噪，使信号输出端OUTPUT被拉至低电平。

在本阶段中，复位端T_RST的输入信号为低电平，第七晶体管M2和第八晶体管M8截止，不会将上拉节点PU和信号输出端OUTPUT拉低至第二电压信号端VGL的低电平。

第四阶段S4，即第二复位阶段，信号输入端INPUT的输入信号为低电平，第一晶体管M1和第六晶体管M6截止。控制端IN的输入信号变为高电平，第五晶体管M5导通，第一电压信号端VGH可以对第二电容C2充电，下拉节点PD被拉高至第一电压信号端VGH的高电平。此时，第三晶体管M3、第四晶体管M4以及第九晶体管M9导通。第三晶体管M3导通，可以将上拉节点PU拉低至第二电压信号端VGL的低电平，第四晶体管M4导通，可以将信号输出端OUTPUT被拉低至第二电压信号端VGL的低电平，对第一电容C1放电。此时，第二晶体管M2截止。第九晶体管M9导通，可以将上拉节点PU和信号输出端OUTPUT短接，进行降噪，并起到抗干扰作用。

在本阶段中，复位端T_RST的输入信号为低电平，第七晶体管M7和第八晶体管M8截止。

第五阶段S5，即维持阶段，信号输入端INPUT、控制端IN、复位端的输入信号均为低电平，第一晶体管M1、第六晶体管M6、第五晶体管M5、第七晶体管M7及第八晶体管M8均截止。上拉节点PU和下拉节点PD保持第四阶段S4的状态不变。在本阶段中，时钟输入端CLK仍输入脉冲信号。

第六阶段S6，即第三复位阶段，在空窗时间段，复位端T_RST的输入信号变为高电平，第七晶体管M7和第八晶体管M8导通，对第一电容C1和信号输出端OUTPUT进行放噪，以保持上拉节点PU和信号输出端OUTPUT至第二电压信号端VGL的低电平。

在第五阶段S5之后，时钟输入端CLK保持低电平，一直到信号输入端INPUT的输入信号为高电平，再从第一阶段重新开始。其中，时钟输入端CLK停止输出高电平的时刻到下一个第一阶段重新开始的时间，可以称为空窗时间(Blanking Time)。显示面板正常工作时，需要从第一行栅线开始直到最后一行栅线依次输出栅极驱动信号，在某一行栅线栅极驱动信号输出结束后，移位寄存器则进入时钟输入的空窗时间段。本实施例通过在移位寄存器中引入复位端T_RST，实现在空窗时间段内将上拉节点PU和信号输出端OUTPUT保持在第二电压信号端VGL的低电平，从而避免高温高湿环境下偏压引起晶体管特性的漂移、上拉节点PU积累电荷导致末端线不良等问题。

根据上述移位寄存器的工作过程可知，在第一阶段S1，第六晶体管M6导通，第五晶体管M5截止，向下拉节点PD提供第二电压信号端VGL的低电平信号；在第二阶段S2和第三阶段S3，第六晶体管M6截止，第五晶体管M5截止，在第二电容C2的作用下，下拉节点PD维持在低电平；在第四阶段S4，第五晶体管M5导通，第六晶体管M6截止，向下拉节点PD提供第一电压信号端VGH的高电平信号；在第五阶段S5和第六阶段S6，第五晶体管M5截止，第六晶体管M6截止，在第二电容C2的作用下，下拉节点PD维持在高电平。第五晶体管M5和第六晶体管M6不会同时导通，可以避免同时向下拉节点PD提供高电平信号和低电平信号，避免下拉节点PD无法充分下拉至第二电压信号端VGL的低电平的情况。

根据上述移位寄存器的工作过程可知，控制端IN的输入信号变为高电平可以用于导通第三晶体管M3和第四晶体管M4，从而实现将上拉节点PU和信号输出端OUTPUT拉低至第二电压信号端VGL的低电平。其中，通过将第n+3级移位寄存器的信号输出端OUTPUT(n+3)的输出信号提供给第n级移位寄存器的控制端IN(n)，可以实现错行复位，从而增加时钟输入信号CLK对信号输出端OUTPUT的放噪时间(即第三阶段S3)，从而降低信号输出端OUTPUT的Tf(Fall Time，下降时间)，提高显示性能。

第二实施例

基于前述实施例的发明构思，本申请实施例还提供一种移位寄存器的驱动方法。图10为本申请实施例提供的移位寄存器的驱动方法的流程图。如图10所示，本实施例提供的移位寄存器的驱动方法，应用于第一实施例提供的移位寄存器中，该方法包括以下步骤：

步骤101、输入子电路在信号输入端的控制下，向上拉节点提供第一电压信号端的信号，下拉节点控制子电路在控制端和信号输入端的控制下，向下拉节点提供第二电压信号端的信号；

步骤102、输出子电路在上拉节点的控制下，向信号输出端提供时钟输入端的信号；

步骤103、下拉节点控制子电路在控制端和信号输入端的控制下，向下拉节点提供第一电压信号端的信号；

步骤104、第一复位子电路在下拉节点的控制下，向上拉节点和信号输出端提供第二电压信号端的信号。

在一示例性实施方式中，本实施例提供的移位寄存器的驱动方法，还包括：第二复位子电路在复位端的控制下，在空窗时间段向上拉节点和信号输出端提供第二电压信号端的信号。

本实施例移位寄存器的驱动方法，移位寄存器的结构及其工作过程，已在第一实施例中详细说明，这里不再赘述。

第三实施例

基于前述实施例的发明构思，本实施例还提供一种栅极驱动电路。图11为本申请实施例的栅极驱动电路的示意图。如图11所示，本实施例提供的栅极驱动电路包括多个级联的移位寄存器，移位寄存器为上述第一实施例所提供的移位寄存器，其实现原理和实现效果类似，故在此不再赘述。

其中，第n级移位寄存器的信号输出端OUTPUT(n)向显示区域的第n行栅线输出栅极驱动信号，第n级移位寄存器的信号输出端OUTPUT(n)与第n+1级移位寄存器的信号输入端INPUT(n+1)连接，同时第n+3级移位寄存器的信号输出端OUTPUT(n+3)与第n级移位寄存器的控制端IN(n)连接。第n+1级移位寄存器的时钟输入信号端CLK(n+1)与第n级移位寄存器的时钟输入信号端CLK(n)的输入信号的相位可以相差90度。

第四实施例

基于前述实施例的发明构思，本申请实施例还提供了一种显示装置，该显示装置包括采用前述实施例所述的栅极驱动电路。显示装置可以为：手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。

在本申请实施例的描述中，需要理解的是，术语“中部”、“上”、“下”、“前”、“后”、“竖直”、“水平”、“顶”、“底”“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。

在本申请实施例的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本发明中的具体含义。

虽然本申请所揭露的实施方式如上，但所述的内容仅为便于理解本申请而采用的实施方式，并非用以限定本申请。任何本申请所属领域内的技术人员，在不脱离本申请所揭露的精神和范围的前提下，可以在实施的形式及细节上进行任何的修改与变化，但本申请的专利保护范围，仍须以所附的权利要求书所界定的范围为准。

Claims (11)

1.一种移位寄存器，其特征在于，包括：

输入子电路、输出子电路、下拉节点控制子电路以及第一复位子电路；

所述输入子电路，分别与信号输入端、第一电压信号端及上拉节点连接，用于在信号输入端的控制下，向上拉节点提供第一电压信号端的信号；

所述输出子电路，分别与上拉节点、时钟输入端及信号输出端连接，用于在上拉节点的控制下，向信号输出端提供时钟输入端的信号；所述输出子电路包括第一电容，所述第一电容的第一电极与上拉节点连接，所述第一电容的第二电极与信号输出端连接；

所述第一复位子电路，分别与上拉节点、下拉节点、信号输出端及第二电压信号端连接，用于在下拉节点的控制下，向上拉节点和信号输出端提供第二电压信号端的信号；

所述下拉节点控制子电路，分别与第一电压信号端、控制端、信号输入端、下拉节点及第二电压信号端连接，用于在控制端和信号输入端的控制下，向下拉节点提供第一电压信号端或第二电压信号端的信号；

所述移位寄存器还包括：第九晶体管，所述第九晶体管的控制极与下拉节点连接，所述第九晶体管的第一极与上拉节点连接，所述第九晶体管的第二极与信号输出端连接。

2.根据权利要求1所述的移位寄存器，其特征在于，所述下拉节点控制子电路包括：第一控制子电路和第二控制子电路；

所述第一控制子电路，分别与第一电压信号端、控制端以及下拉节点连接，用于在控制端的控制下，向下拉节点提供第一电压信号端的信号，且在第二控制子电路向下拉节点提供第二电压信号端的信号时关闭；

所述第二控制子电路，分别与信号输入端、第二电压信号端以及下拉节点连接，用于在信号输入端的控制下，向下拉节点提供第二电压信号端的信号，且在第一控制子电路向下拉节点提供第一电压信号端的信号时关闭。

3.根据权利要求2所述的移位寄存器，其特征在于，所述第一控制子电路包括：第五晶体管，所述第五晶体管的控制极与控制端连接，所述第五晶体管的第一极与第一电压信号端连接，所述第五晶体管的第二极与下拉节点连接；

所述第二控制子电路包括：第六晶体管，所述第六晶体管的控制极与信号输入端连接，所述第六晶体管的第一极与下拉节点连接，所述第六晶体管的第二极与第二电压信号端连接。

4.根据权利要求2所述的移位寄存器，其特征在于，所述下拉节点控制子电路还包括：第二电容，分别与下拉节点和第二电压信号端连接，用于根据第一控制子电路或第二控制子电路提供给下拉节点的信号进行充电，或根据第一控制子电路或第二控制子电路提供给下拉节点的信号进行放电，并在充电或放电后维持下拉节点的电平状态。

5.根据权利要求1所述的移位寄存器，其特征在于，所述移位寄存器还包括：第二复位子电路，分别与复位端、上拉节点、信号输出端以及第二电压信号端连接，用于在复位端的控制下，在空窗时间段向上拉节点和信号输出端提供第二电压信号端的信号。

6.根据权利要求5所述的移位寄存器，其特征在于，所述第二复位子电路包括：第七晶体管和第八晶体管；

所述第七晶体管的控制极与复位端连接，所述第七晶体管的第一极与上拉节点连接，第七晶体管的第二极与第二电压信号端连接；

所述第八晶体管的控制极与复位端连接，所述第八晶体管的第一极与信号输出端连接，所述第八晶体管的第二极与第二电压信号端连接。

7.根据权利要求1所述的移位寄存器，其特征在于，所述输入子电路包括：第一晶体管，所述第一晶体管的控制极与信号输入端连接，所述第一晶体管的第一极与第一电压信号端连接，所述第一晶体管的第二极与上拉节点连接；

所述输出子电路包括：第二晶体管；所述第二晶体管的控制极与上拉节点连接，所述第二晶体管的第一极与时钟输入端连接，所述第二晶体管的第二极与信号输出端连接；

所述第一复位子电路包括：第三晶体管与第四晶体管；所述第三晶体管的控制极与下拉节点连接，所述第三晶体管的第一极与上拉节点连接，所述第三晶体管的第二极与第二电压信号端连接；所述第四晶体管的控制极与下拉节点连接，所述第四晶体管的第一极与信号输出端连接，所述第四晶体管的第二极与第二电压信号端连接；

所述下拉节点控制子电路，包括：第五晶体管、第六晶体管及第二电容；所述第五晶体管的控制极与控制端连接，所述第五晶体管的第一极与第一电压信号端连接，所述第五晶体管的第二极与下拉节点连接；所述第六晶体管的控制极与信号输入端连接，所述第六晶体管的第一极与下拉节点连接，所述第六晶体管的第二极与第二电压信号端连接；所述第二电容的第一电极与下拉节点连接，所述第二电容的第二电极与第二电压信号端连接；

所述移位寄存器还包括：第二复位子电路；

所述第二复位子电路包括：第七晶体管和第八晶体管；所述第七晶体管的控制极与复位端连接，所述第七晶体管的第一极与上拉节点连接，所述第七晶体管的第二极与第二电压信号端连接；所述第八晶体管的控制极与复位端连接，所述第八晶体管的第一极与信号输出端连接，所述第八晶体管的第二极与第二电压信号端连接。

8.一种栅极驱动电路，其特征在于，包括：多个级联的如权利要求1至7中任一项所述的移位寄存器，其中，第n级移位寄存器的控制端与第n+3级移位寄存器的信号输出端连接。

9.一种显示装置，其特征在于，包括：如权利要求8所述的栅极驱动电路。

10.一种移位寄存器的驱动方法，其特征在于，应用于如权利要求1至7中任一项所述的移位寄存器中，所述驱动方法包括：

输入子电路在信号输入端的控制下，向上拉节点提供第一电压信号端的信号，下拉节点控制子电路在控制端和信号输入端的控制下，向下拉节点提供第二电压信号端的信号；

输出子电路在上拉节点的控制下，向信号输出端提供时钟输入端的信号；

下拉节点控制子电路在控制端和信号输入端的控制下，向下拉节点提供第一电压信号端的信号；

第一复位子电路在下拉节点的控制下，向上拉节点和信号输出端提供第二电压信号端的信号。

11.根据权利要求10所述的驱动方法，其特征在于，所述驱动方法，还包括：第二复位子电路在复位端的控制下，在空窗时间段向上拉节点和信号输出端提供第二电压信号端的信号。

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