CN109712551A - 栅极驱动电路及其驱动方法、显示装置及其控制方法 - Google Patents

Abstract

本发明公开了一种栅极驱动电路及其驱动方法、显示装置及其控制方法，属于显示技术领域。该栅极驱动电路包括：多个级联的移位寄存器单元，每个移位寄存器单元与显示面板中的像素电路连接；每个移位寄存器单元的输出模块包括：用于驱动输出端输出栅极驱动信号的驱动晶体管，输出端用于向与输出端所在的移位寄存器单元连接的像素电路提供栅极驱动信号；每个像素电路还与第一供电电源端连接，每个像素电路用于在来自对应移位寄存器单元的栅极驱动信号，及来自第一供电电源端的第一供电电源信号的控制下发光；每个驱动晶体管的导电沟道的宽长比与目标距离负相关，目标距离为对应的像素电路到第一供电电源端的距离。本发明提高了显示面板的亮度均一性。

Description

栅极驱动电路及其驱动方法、显示装置及其控制方法

技术领域

本发明涉及显示技术领域，特别涉及一种栅极驱动电路及其驱动方法、显示装置及其控制方法。

背景技术

显示装置通常包括：显示面板和用于驱动显示面板中像素单元进行图像显示的栅极驱动电路。该显示面板包括阵列排布的多个像素单元，每个像素单元中均设置有像素电路。该栅极驱动电路包括：多个级联的移位寄存器单元，该多个移位寄存器单元用于驱动不同的像素单元发光。其中，通过在像素电路上加载电源信号和移位寄存器单元输出的栅极驱动信号，可控制该像素电路所在的像素单元发光。且加载在像素电路上的电源信号的电压用于决定对应像素单元的发光亮度。

相关技术中，可以采用同一供电电源端向显示面板中所有像素电路提供该电源信号，且该供电电源端通常设置在显示面板的一端。

但是，由于不同像素单元到该供电电源端的距离不同，导致不同像素电路接收到的电源信号的电压存在差异，影响了显示面板的亮度均一性。

发明内容

本发明提供了一种栅极驱动电路及其驱动方法、显示装置及其控制方法，可以解决相关技术中显示面板的亮度均一性较差的问题。所述技术方案如下：

第一方面，提供了一种栅极驱动电路，所述栅极驱动电路包括：多个级联的移位寄存器单元，每个所述移位寄存器单元与显示面板中的像素电路连接；

每个所述移位寄存器单元包括：输出模块，每个所述移位寄存器单元具有输出端，所述输出模块包括：用于驱动所述输出端输出栅极驱动信号的驱动晶体管，所述输出端用于向与所述输出端所在的移位寄存器单元连接的像素电路提供所述栅极驱动信号；

每个所述像素电路还与第一供电电源端连接，每个所述像素电路用于在来自对应移位寄存器单元的栅极驱动信号，及来自所述第一供电电源端的第一供电电源信号的控制下发光；

每个所述驱动晶体管的导电沟道的宽长比与目标距离负相关，所述目标距离为对应的像素电路到所述第一供电电源端的距离。

可选的，所述目标距离由用于连接对应的像素电路与所述第一供电电源端的导线的长度表征。

可选的，所述第一供电电源端位于显示面板的第一端，按照从所述第一端到第二端由近至远的距离，不同像素电路对应的移位寄存器单元中驱动晶体管的导电沟道的宽长比逐渐减小，所述第二端与所述第一端为所述显示面板相对的两端。

可选的，显示面板包括阵列排布的多个像素单元，每个所述像素单元中均设置有像素电路，所述多个像素单元具有多个区域，与不同区域中像素电路连接的移位寄存器单元的驱动晶体管的导电沟道宽长比不同。

可选的，每行所述像素单元中的像素电路与同一个移位寄存器单元连接，每个所述区域包括至少一行像素单元中的像素电路。

可选的，所述移位寄存器单元还包括：输入模块、下拉控制模块和下拉模块；

所述输入模块分别与输入信号端、时钟信号端和上拉节点连接，所述输入模块用于在来自所述时钟信号端的时钟信号的控制下，向所述上拉节点提供来自所述输入信号端的输入信号；

所述下拉控制模块分别与所述时钟信号端、所述上拉节点、第二电源端和下拉节点连接，所述下拉控制模块用于在所述时钟信号的控制下，向所述下拉节点提供来自所述第二电源端的第二电源信号，以及，在所述上拉节点的控制下，向所述下拉节点提供所述时钟信号；

所述输出模块分别与第一电源端、所述下拉节点、所述上拉节点、控制信号端和输出端连接，所述输出模块用于在所述下拉节点的控制下，向所述输出端提供来自所述第一电源端的第一电源信号，以及，在所述上拉节点的控制下，向所述输出端提供来自所述控制信号端的控制信号；

所述下拉模块分别与所述下拉节点、所述第一电源端、所述控制信号端和所述上拉节点连接，所述下拉模块用于在所述下拉节点和所述控制信号的控制下，向所述上拉节点提供来自所述第一电源端的第一电源信号。

可选的，所述输入模块包括：第一晶体管；

所述第一晶体管的栅极与所述时钟信号端连接，所述第一晶体管的第一级与所述输入信号端连接，所述第一晶体管的第二级与所述上拉节点连接；

所述下拉控制模块包括：第二晶体管和第三晶体管；

所述第二晶体管的栅极与所述上拉节点连接，所述第二晶体管的第一级与所述时钟信号端连接，所述第二晶体管的第二级与所述下拉节点连接；

所述第三晶体管的栅极与所述时钟信号端连接，所述第三晶体管的第一级与所述第二电源端连接，所述第三晶体管的第二级与所述下拉节点连接；

所述输出模块包括：第四晶体管和驱动晶体管；

所述第四晶体管的栅极与所述下拉节点连接，所述第四晶体管的第一级与所述第一电源端连接，所述第四晶体管的第二级与所述输出端连接；

所述驱动晶体管的栅极与所述上拉节点连接，所述驱动晶体管的第一级与所述控制信号端连接，所述驱动晶体管的第二级与所述输出端连接；

所述下拉模块包括：第六晶体管和第七晶体管；

所述第六晶体管的栅极与所述下拉节点连接，所述第六晶体管的第一级与所述第一电源端连接，所述第六晶体管的第二级与所述第七晶体管的第一级连接；

所述第七晶体管的栅极与所述控制信号端连接，所述第七晶体管的第二级与所述上拉节点连接。

第二方面，提供了一种栅极驱动电路的驱动方法，所述栅极驱动电路包括：多个级联的移位寄存器单元，每个所述移位寄存器单元与显示面板中的像素电路对应连接，所述方法包括：

控制多个所述移位寄存器单元分时输出处于有效电位的栅极驱动信号，使对应的像素电路在所述栅极驱动信号的控制下发光。

第三方面，提供了一种显示装置，所述显示装置包括：显示面板和如第一方面任一所述的栅极驱动电路，所述栅极驱动电路包括：多个级联的移位寄存器单元，所述显示面板包括：与每个所述移位寄存器单元对应连接的像素电路；

每个所述像素电路还与第一供电电源端连接，每个所述像素电路用于在来自对应移位寄存器单元的栅极驱动信号，及来自所述第一供电电源端的第一供电电源信号的控制下发光。

第四方面，提供了一种显示装置的控制方法，所述显示装置包括：显示面板和如第一方面任一所述的栅极驱动电路，所述栅极驱动电路包括：多个级联的移位寄存器单元，所述显示面板包括：与每个所述移位寄存器单元对应连接的像素电路，所述方法包括：

控制多个所述移位寄存器单元分时输出处于有效电位的栅极驱动信号，使对应像素电路在所述栅极驱动信号的控制下发光。

第五方面，提供了一种存储介质，所述存储介质内存储有计算机程序，所述计算机程序被处理器执行时实现第二方面所述的栅极驱动电路的驱动方法，或者，第四方面所述的显示装置的控制方法。

本发明提供的技术方案带来的有益效果是：

本发明实施例提供的栅极驱动电路及其驱动方法、显示装置及其控制方法，该栅极驱动电路中每个驱动晶体管的导电沟道的宽长比与目标距离负相关，使得充电电压与目标距离负相关，且由于第一供电电源信号电压的衰减程度与目标距离正相关，使得充电电压相较于其他像素电路充电电压的增长程度能够抵消第一供电电源信号的衰减程度，相较于相关技术，能够使显示面板上多个像素电路对于的充电电压与第一供电电源信号的电压差值近似相等，使多个像素电路的发光亮度近似相同，有效地提高了显示面板的亮度均一性。

附图说明

为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是本发明实施例提供的一种栅极驱动电路中移位寄存器单元与像素电路连接的示意图；

图2是本发明实施例提供的一种第一供电电源端设置在显示面板一端的示意图；

图3是本发明实施例提供的一种像素电路与移位寄存器单元连接的示意图；

图4是本发明实施例提供的一种移位寄存器单元的结构示意图；

图5是本发明实施例提供的另一种移位寄存器单元的结构示意图；

图6是本发明实施例提供的再一种移位寄存器单元的结构示意图；

图7是本发明实施例提供的一种栅极驱动电路的结构示意图；

图8是本发明实施例提供的一种移位寄存器单元的驱动方法的流程图；

图9是本发明实施例提供的一种移位寄存器单元的驱动过程的时序图；

图10是本发明实施例提供的一种第一行和第N行像素单元中的像素电路的充电波形示意图；

图11是本发明实施例提供的一种像素电路的结构示意图；

图12是本发明实施例提供的另一种像素电路的结构示意图。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明实施方式作进一步地详细描述。

如发明人已知的，向显示面板中像素电路提供电源信号的供电电源端通常设置在显示面板的一端(例如下端)。当将供电电源端提供的电源信号加载在像素电路上时，用于传输该电源信号的导线会经过显示区域中的金属层电阻网络，该金属层电阻网络与该导线之间会形成互容，导致导线上传输的电源信号的电压会有一定程度的衰减，且该电压的衰减程度与对应像素电路到该供电电源端的距离正相关，导致不同位置处的像素电路接收到的电源信号的电压不同。且由于该电源信号的电压用于决定对应像素单元的发光亮度，因此，当不同位置处的像素电路接收到的电源信号的电压不同时，该显示面板的亮度均一性较差。

为此，本发明实施例提供了一种栅极驱动电路，如图1所示，该栅极驱动电路包括：多个级联的移位寄存器单元，每个移位寄存器单元与显示面板中的像素电路连接。其中，该图1为该栅极驱动电路包括N个移位寄存器单元的结构示意图，该N个移位寄存器单元分别为：移位寄存器单元GOA1、移位寄存器单元GOA2、......、移位寄存器单元GOA(N-1)和移位寄存器单元GOA N。

每个移位寄存器单元包括：输出模块(图1中未示出)。每个移位寄存器单元具有输出端。该输出模块包括：用于驱动输出端输出栅极驱动信号的驱动晶体管(图1中未示出)。该输出端用于向与输出端所在的移位寄存器单元连接的像素电路提供栅极驱动信号，以对该像素电路充电。

每个像素电路还与第一供电电源端VDD连接，每个像素电路用于在来自对应移位寄存器单元的栅极驱动信号，及来自第一供电电源端VDD的第一供电电源信号的控制下发光。

每个驱动晶体管的导电沟道的宽长比与目标距离负相关，该目标距离为对应的像素电路到该第一供电电源端VDD的距离。

当导电沟道的宽长比与目标距离负相关时，距离第一供电电源端VDD越近的像素电路，其对应的导电沟道的宽长比越大，通过移位寄存器单元输出的栅极驱动信号向像素电路充电的电流越大，相应的，向该像素电路充电后的充电电压越大。也即是，该充电电压与目标距离负相关。当第一供电电源信号电压的衰减程度与对应像素电路到该供电电源端的距离正相关时，输入至距离第一供电电源端VDD越近的像素电路的第一供电电源信号的电压越大。也即是，输入至像素电路的第一供电电源信号的电压与目标距离负相关。因此，对于任一像素电路，其充电电压相较于其他像素电路充电电压的增长程度能够抵消第一供电电源信号电压的衰减程度。

并且，由于像素电路的发光亮度由该像素电路发光时的电流决定，而该电流由该像素电路的充电电压与该第一供电电源信号的电压差值决定，当该充电电压相较于其他像素电路充电电压的增长程度能够抵消第一供电电源信号电压的衰减程度时，能使显示面板上多个像素电路的充电电压与第一供电电源信号的电压差值近似相等，使多个像素电路的发光亮度近似相同，进而提高了显示面板的亮度均一性。

综上所述，本发明实施例提供的栅极驱动电路，该栅极驱动电路中每个驱动晶体管的导电沟道的宽长比与目标距离负相关，使得充电电压与目标距离负相关，且由于第一供电电源信号电压的衰减程度与目标距离正相关，使得充电电压相较于其他像素电路充电电压的增长程度能够抵消第一供电电源信号的衰减程度，相较于相关技术，能够使显示面板上多个像素电路对于的充电电压与第一供电电源信号的电压差值近似相等，使多个像素电路的发光亮度近似相同，有效地提高了显示面板的亮度均一性。

其中，由于该第一供电电源信号的衰减是由用于传输第一供电电源信号的导线与显示区域中的金属层电阻网络形成互容导致的，且当该导线的长度越长时，该互容的值越大。相应的，可以确定该第一供电电源信号的衰减程度与该导线的长度正相关。因此，该目标距离可以由用于连接对应的像素电路与第一供电电源端的导线的长度表征，即当用于连接对应的像素电路与第一供电电源端的导线越长时，与该像素电路所连接的移位寄存器单元中驱动晶体管的导电沟道的宽长比越小。相应的，在设计该栅极驱动电路时，可以先确定用于连接对应的像素电路与第一供电电源端的导线的长度，然后再根据该长度确定该像素电路所连接的移位寄存器单元中驱动晶体管的导电沟道的宽长比，再根据其他需求确定驱动晶体管的其他参数和移位寄存器单元中其他器件的参数，以完成该栅极驱动电路的设计。

在一种可实现方式中，当第一供电电源端设置在显示面板的第一端时，按照从该第一端到显示面板的第二端由近至远的距离，不同像素电路到该第一供电电源端的距离逐渐增大，相应的，不同像素电路对应的移位寄存器单元中驱动晶体管的导电沟道的宽长比逐渐减小。其中，第二端与第一端为显示面板相对的两端。且像素电路在显示面板上的位置可以由该像素电路所在的像素单元的几何中心的位置表征。示例地，如图2所示，当用于向像素电路供电的第一供电电源端VDD和第二供电电源端VSS设置在显示面板的下端的中部时，该显示面板的第一端即为该显示面板的底端，该显示面板的第二端即为该显示面板的顶端，此时，按照从该第一端到显示面板的第二端由近至远的距离(即沿该图2中箭头的方向)，不同像素电路到该第一供电电源端VDD的距离逐渐增大，相应的，位于不同位置处的像素电路对应的移位寄存器单元中驱动晶体管的导电沟道的宽长比逐渐减小。

进一步地，显示面板可以包括：阵列排布的多个像素单元。每个像素单元中均设置有像素电路，且多个像素单元具有多个区域，此时，与不同区域中像素电路连接的移位寄存器单元的驱动晶体管的导电沟道宽长比不同。其中，该不同区域可以是按照目标距离对像素单元发光亮度的影响程度划分的。

在一种可实现方式中，当每行像素单元中的像素电路与同一个移位寄存器单元连接时，每个区域可以包括至少一行像素单元中的像素电路。可选地，不同区域中包括的像素单元的行数可以相等或不等。例如，按照像素单元与第一供电电源端VDD之间距离由近至远的顺序，该不同区域包括的像素单元的行数可以依次递增。或者，按照像素单元与第一供电电源端VDD之间距离由近至远的顺序，该不同区域包括的像素单元的行数可以呈阶梯状增加，即对属于同一阶梯的多个区域，该多个区域中包括的像素单元的行数相等，属于不同阶梯的区域中包括的像素单元的行数不等。

示例地，如图3所示，每行像素单元中的像素电路与同一个移位寄存器单元连接，根据目标距离对像素单元发光亮度的影响程度，可以将显示面板上每行像素单元中多个像素单元划分至一个区域，得到N个区域，即该每个区域中包括一行像素单元中的像素电路。

为便于对像素电路的充电电压与驱动晶体管导电沟道宽长比之间的关系进行说明，下面先对本发明实施例提出的栅极驱动电路和移位寄存器单元的电路结构进行说明：

如图4所示，该移位寄存器单元可以包括：输入模块10、下拉控制模块20、输出模块30和下拉模块40。

输入模块10分别与输入信号端EI、时钟信号端CLK和上拉节点N1连接，输入模块10用于在来自时钟信号端CLK的时钟信号的控制下，向上拉节点N1提供来自输入信号端EI的输入信号。例如，输入模块10可以在时钟信号处于有效电位时，向上拉节点N1提供该输入信号。

下拉控制模块20分别与时钟信号端CLK、上拉节点N1、第二电源端VGL和下拉节点N2连接，下拉控制模块20用于在时钟信号的控制下，向下拉节点N2提供来自第二电源端VGL的第二电源信号，以及，在上拉节点N1的控制下，向下拉节点N2提供时钟信号。例如，该下拉控制模块20可以在时钟信号处理有效电位时，向下拉节点N2提供第二电源信号，以及，该下拉控制模块20可以在上拉节点N1处于有效电位时，向下拉节点N2提供时钟信号。

输出模块30分别与第一电源端VGH、下拉节点N2、上拉节点N1、控制信号端CB和输出端OUT连接，输出模块30用于在下拉节点N2的控制下，向输出端OUT提供来自该第一电源端VGH的第一电源信号，以及，在上拉节点N1的控制下，向输出端OUT提供来自控制信号端CB的控制信号。例如，该输出模块30可以在下拉节点N2处于有效电位时，向输出端OUT提供该第一电源信号，以及，在上拉节点N1处于有效电位时，向输出端OUT提供该控制信号。

下拉模块40分别与下拉节点N2、第一电源端VGH、控制信号端CB和上拉节点N1连接，下拉模块40用于在下拉节点N2和控制信号的控制下，向上拉节点N1提供来自第一电源端VGH的第一电源信号。例如，该下拉模块40可以在下拉节点N2和控制信号均处于有效电位时，向上拉节点N1提供该第一电源信号。

作为一种可实现方式，如图5所示，该输入模块10可以包括：第一晶体管T1。

该第一晶体管T1的栅极与时钟信号端CLK连接，第一晶体管T1的第一级与输入信号端EI连接，第一晶体管T1的第二级与上拉节点N1连接。

如图5所示，该下拉控制模块20可以包括：第二晶体管T2和第三晶体管T3。

该第二晶体管T2的栅极与上拉节点N1连接，第二晶体管T2的第一级与时钟信号端CLK连接，第二晶体管T2的第二级与下拉节点N2连接。

该第三晶体管T3的栅极与时钟信号端CLK连接，第三晶体管T3的第一级与第二电源端VGL连接，第三晶体管T3的第二级与下拉节点N2连接。

如图5所示，该输出模块30可以包括：第四晶体管T4和驱动晶体管T5。

该第四晶体管T4的栅极与下拉节点N2连接，第四晶体管T4的第一级与第一电源端VGH连接，第四晶体管T4的第二级与输出端OUT连接。

驱动晶体管T5的栅极与上拉节点N1连接，驱动晶体管T5的第一级与控制信号端CB连接，驱动晶体管T5的第二级与输出端OUT连接。

如图5所示，该下拉模块40可以包括：第六晶体管T6和第七晶体管T7。

该第六晶体管T6的栅极与下拉节点N2连接，第六晶体管T6的第一级与第一电源端VGH连接，第六晶体管T6的第二级与第七晶体管T7的第一级连接。

该第七晶体管T7的栅极与控制信号端CB连接，第七晶体管T7的第二级与上拉节点N1连接。

进一步地，如图6所示，该输出模块30还可以包括：第八晶体管T8、第一电容器C1和第二电容器C2中的至少一个。

该第八晶体管T8的栅极与第二电源端VGL连接，该第八晶体管T8的第一级与上拉节点N1连接，该第八晶体管T8的第二级与驱动晶体管T5的栅极连接。通过将该第八晶体管T8连接在上拉节点N1和驱动晶体管T5的栅极之间，能够在驱动晶体管T5处于导通状态时，对该驱动晶体管T5和第一晶体管T1，及驱动晶体管T5和第二晶体管T2之间进行隔离，以避免该驱动晶体管T5与第一晶体管T1，及驱动晶体管T5和第二晶体管T2上的压差较大时，对该第一晶体管T1和该第二晶体管T2造成损伤。

第一电容器C1的一端与驱动晶体管T5的栅极连接，第一电容器C1的另一端与驱动晶体管T5的第二级连接。该第一电容器C1用于稳定上拉节点N1的电压。

第二电容器C2的一端与第四晶体管T4的栅极连接，第二电容器C2的另一端与第四晶体管T4的第一级连接。该第二电容器C2用于稳定下拉节点N2的电压。

相应的，在本发明实施例提供的栅极驱动电路中，第j个移位寄存器单元的输出端OUT可以与第j+1个移位寄存器单元的输入信号端EI连接，j为正整数。示例地，图7是本发明实施例提供的一种栅极驱动电路的局部结构示意图，该图7所示的结构中包括两个级联的移位寄存单元，该两个级联的移位寄存器单元中，每个移位寄存器单元可以为本发明实施例提供的移位寄存器单元，如图7所示，显示装置中可以设置有一个输入信号端EI、两个时钟信号端CK1和CK2、第一电源信号端VGH和第二电源信号端VGL，每个移位寄存器单元的第一电源信号端VG1均与该第一电源信号端VGH连接，且每个移位寄存器单元的第二电源信号端VG2均与该第二电源信号端VGL连接。输入信号端EI输出输入信号，两个时钟信号端CK1和CK2分别输出第一时钟信号和第二时钟信号，该第一时钟信号和第二时钟信号的占空比相同，且两个时钟信号端CK1和CK2依次输出处于有效电位的时钟信号。在两个级联的移位寄存单元中，第一级移位寄存器单元GOA1的输入信号端IN输入的输入信号为输入信号，第一级移位寄存器单元GOA1的时钟信号端CLK1输入的时钟信号为时钟信号端CK1输出的第一时钟信号。第二级移位寄存器单元GOA2的输入信号端IN输入的输入信号为第一级移位寄存器单元GOA1的输出信号，第二级移位寄存器单元GOA2的时钟信号端CLK1输入的时钟信号为时钟信号端CK2输出的第二时钟信号。本发明实施例提供的栅极驱动电路可以以该两个移位寄存器单元为单位，重复以上连接。

可选的，该栅极驱动电路的驱动方法，可以包括：控制多个移位寄存器单元分时输出处于有效电位的栅极驱动信号，使对应的像素电路在栅极驱动信号的控制下发光。其中，分时是指多个以为寄存器单元输出处于有效电位的栅极驱动信号的时间不重叠。

相应的，每个移位寄存器的驱动方法可以包括：在充电阶段，时钟信号处于有效电平，控制信号处于无效电平，控制输入信号端向移位寄存器单元的输入模块提供处于有效电平的输入信号。并且，为了便于对栅极驱动电路中的多个移位寄存器单元进行控制，该多个移位寄存器单元输出处于有效电位的栅极驱动信号的时长可以相等。

示例地，图8是本公开一个实施例提供的一种移位寄存器单元的驱动方法的流程图。如图8所示，该方法可以包括：充电阶段、输出阶段和复位阶段。下面对各个阶段的工作过程进行说明：

步骤801、在充电阶段中，输入信号端输出的输入信号的电位处于有效电位，时钟信号端输出的时钟信号的电位处于有效电位，输入模块在时钟信号的控制下，向上拉节点提供输入信号。

步骤802、在输出阶段中，时钟信号的电位处于无效电位，控制信号端输出的控制信号的电位处于有效电位，上拉节点保持为有效电位，输出模块在上拉节点的控制下，向输出端提供该控制信号。

步骤803、在复位阶段中，时钟信号的电位处于有效电位，第二电源端输出的第二电源信号的电位处于有效电位，第一电源端输出的第一电源信号的电位处于无效电位，输入信号的电位处于无效电位，下拉控制模块在该时钟信号的控制下，向下拉节点提供该第二电源信号，输出模块在该下拉节点的控制下，向输出端提供该第一电源信号，输入模块在该时钟信号的控制下，向该上拉节点提供该输入信号。

可选地，请继续参考图8，该方法还可以包括：保持阶段。该保持阶段的工作过程为：

步骤804、在保持阶段中，时钟信号的电位处于无效电位，控制信号的电位处于有效电位，第二电源端输出的第二电源信号的电位处于有效电位，第一电源端输出的第一电源信号的电位处于无效电位，下拉节点保持为有效电位，下拉模块在该下拉节点和该控制信号的控制下，向上拉节点提供该第一电源信号，输出模块在该下拉节点的控制下，向输出端提供该第一电源信号。

图9是本发明实施例提供的一种移位寄存器单元的驱动过程的时序图，以图6所示的移位寄存器单元，以及移位寄存器单元中的各晶体管为P型晶体管，有效电位相对于无效电位为低电位为例，详细介绍本发明实施例提供的移位寄存器单元的驱动原理。

请参考图9，充电阶段t1中，时钟信号端CLK输出的时钟信号的电位为低电位，输入信号端EI输出的输入信号的电位为低电位，控制信号端CB输出的控制信号的电位为高电位，第一电源端VGH输出的第一电源信号的电位为高电位，第二电源端VGL输出的第二电源信号的电位为低电位。第一晶体管T1在该时钟信号的控制下开启，输入信号端EI通过该第一晶体管T1向上拉节点N1提供处于低电位的输入信号，为该上拉节点N1充电，使上拉节点N1的电位保持为低电位。相应的，第二晶体管T2在该处于低电位的上拉节点N1的控制下开启，时钟信号端CLK通过该第二晶体管T2向下拉节点N2提供处于低电位的时钟信号。且第三晶体管T3在处于低电位的时钟信号的控制下开启，第二电源端VGL通过该第三晶体管T3向该下拉节点N2提供处于低电位的第二电源信号。在该第二电源信号和该时钟信号的共同作用下，该下拉节点N2的电位保持为低电位。第四晶体管T4在该下拉节点N2的控制下开启，第一电源端VGH通过该第四晶体管T4向该输出端OUT提供处于高电位的第一电源信号。

同时，在第二电源信号的作用下，第八晶体管T8开启，上拉节点N1通过该第八晶体管T8控制驱动晶体管T5开启，控制信号端CB通过该驱动晶体管T5向输出端OUT提供处于高电位的电源信号。由于该输出端OUT可以同时输出处于高电位的控制信号和第一电源信号，能够保证输出端OUT的电压稳定性。

输出阶段t2中，时钟信号端CLK输出的时钟信号的电位为高电位，输入信号端EI输出的输入信号的电位为高电位，控制信号端CB输出的控制信号的电位为低电位，第一电源端VGH输出的第一电源信号的电位为高电位，第二电源端VGL输出的第二电源信号的电位为低电位，上拉节点N1保持为低电位。在该第二电源信号的作用下，第八晶体管T8开启，上拉节点N1通过该第八晶体管T8控制驱动晶体管T5开启，控制信号端CB通过该驱动晶体管T5向输出端OUT提供处于低电位的控制信号，以驱动显示面板中的像素单元。

并且，由于时钟信号的电位为高电位，第一晶体管T1和第三晶体管T3均关闭。在保持为低电位的上拉节点N1的作用下，第二晶体管T2开启，时钟信号端CLK通过该第二晶体管T2向下拉节点N2输入处于高电位的时钟信号，使下拉节点N2的电位变为高电位。在该下拉节点N2的控制下，第六晶体管T6和第四晶体管T4均关闭。当第四晶体管T4关闭时，能够避免第一电源信号对该输出端OUT的输出产生干扰，能够保证输出端OUT输出的稳定性。当第六晶体管T6关闭时，能够避免第一电源信号对上拉节点N1的电位产生干扰，能够保证上拉节点N1电位的稳定性。

复位阶段t3中，时钟信号端CLK输出的时钟信号的电位为低电位，输入信号端EI输出的输入信号的电位为高电位，控制信号端CB输出的控制信号的电位为高电位，第一电源端VGH输出的第一电源信号的电位为高电位，第二电源端VGL输出的第二电源信号的电位为低电位。第三晶体管T3在处于低电位的时钟信号的控制下开启，第二电源端VGL通过该第三晶体管T3向下拉节点N2提供处于低电位的第二电源信号，使下拉节点N2的电位变为低电位。在该下拉节点N2的控制下，第四晶体管T4开启，第一电源端VGH通过该第四晶体管T4向输出端OUT提供处于高电位的第一电源信号，以实现对输出端OUT的复位，使得与该移位寄存器单元连接的像素电路中的薄膜晶体管(Thin Film Transistor，TFT)均保持为关断状态。

并且，第一晶体管T1在时钟信号的控制下开启，输入信号端EI通过该第一晶体管T1向上拉节点N1提供处于高电位的输入信号，以实现对该上拉节点N1的复位。同时，第六晶体管T6在处于高电位的下拉节点N2的控制下开启，第七晶体管T7在处于高电位的控制信号的控制下关闭，能够保证该上拉节点N1电压的稳定性。

进一步地，第八晶体管T8在第二电源信号的作用下开启，处于高电位的上拉节点N1通过该第八晶体管T8控制驱动晶体管T5关闭，能够保证该输出端OUT电位的稳定性。

保持阶段t4中，时钟信号端CLK输出的时钟信号的电位为高电位，输入信号端EI输出的输入信号的电位为高电位，控制信号端CB输出的控制信号的电位为低电位，第一电源端VGH输出的第一电源信号的电位为高电位，第二电源端VGL输出的第二电源信号的电位为低电位，下拉节点N2保持为低电位。第四晶体管T4在该下拉节点N2的控制下开启，第一电源端VGH能够通过该第四晶体管T4向输出端OUT输出第一电源信号，即实现对该输出端OUT的持续复位。

并且，第一晶体管T1和第三晶体管T3在该时钟信号的控制下均关闭，第二晶体管T2在处于高电位的上拉节点N1的控制下关闭，能够保证该下拉节点N2的电位稳定地保持为低电位。

同时，第六晶体管T6在该下拉节点N2的控制下开启，第七晶体管T7在该控制信号的控制下开启，第一电源端VGH可通过该第六晶体管T6和第七晶体管T7向上拉节点N1提供第一电源信号，使上拉节点N1的电位保持为高电位。相应的，在第二电源信号的作用下，第八晶体管T8开启，处于高电位的上拉节点N1通过该第八晶体管T8控制驱动晶体管T5关闭，能够保证该输出端OUT电位的稳定性。

根据该移位寄存器单元的电路结构可知，像素电路的充电电压是由驱动晶体管T5的输出电流和输出处于有效电位的栅极驱动信号的时长决定的，且为便于对多个移位寄存器单元进行控制，多个移位寄存器单元输出处于有效电位的栅极驱动信号的时长通常是相等的，因此，可以确定该充电电压是由驱动晶体管T5的输出电流决定的。驱动晶体管T5的电流公式为：I＝1/2×u×Cox×W/L×(Vgs-Vth)²，其中，u为驱动晶体管T5的电子迁移率，Cox为单位宽长比下的等效电容，W/L为驱动晶体管T5导电沟道的宽长比，Vgs为驱动晶体管T5的栅极与源极之间的电压，Vth为驱动晶体管T5的阈值电压。根据该电流公式可以确定，该输出电流主要由驱动晶体管T5的导电沟道的宽长比决定，因此，通过调节驱动晶体管T5的导电沟道宽长比，能够实现对该驱动晶体管T5的输出电流的调节，进而实现对像素电路的充电电压的调节。

并且，从图9所示的时序图可以看出，当移位寄存器单元输出的处于有效电位的栅极驱动信号的电位相同时，驱动晶体管T5的输出电流对对应像素电路充电电压的影响主要体现为对该像素电路的充电时间的影响，且该充电时间和充电电压正相关。其中，该充电时间可以为像素电路的电压的绝对值被充电至指定电压幅值，且保持在不小于该指定电压幅值的时长。例如，请参考图10，对于第一行和第N行像素单元中的像素电路，该充电时间可以为像素电路的电压的绝对值被充电至指定电压幅值Vref，且保持为不小于该指定电压幅值Vref的时长，即第一行像素单元中的像素电路的充电时间为m1，第N行像素单元中的像素电路的充电时间为m2。并且，从该图10可以看出，对像素电路进行充电时，主要由栅极驱动信号的波形的上升时间和下降时间的长短对充电时间产生影响，且当上升时间和下降时间中至少一个较长时，充电时间较短。因此，通过调整移位寄存器中驱动晶体管T5的导电沟道宽长比，能够对像素电路的充电时间进行调整，进而对像素电路的充电电压进行调整。

为便于对充电电压的增长程度抵消第一供电电源信号电压的衰减程度的原理进行说明，下面对本发明实施例提供的像素电路的电路结构进行说明。

对于显示面板中的每个像素电路，如图11所示，该像素电路可以包括：开关模块50和发光模块60。

开关模块50分别与对应的移位寄存器单元的输出端OUT、第一供电电源端VDD和发光模块60连接，该开关模块50用于在来自对应的移位寄存器单元的栅极驱动信号的控制下，向发光模块60提供第一供电电源信号。

且发光模块60还与第二供电电源端VSS连接，该发光模块60用于在第一供电电源信号和来自第二供电电源端VSS的第二电源信号的控制下发光。

作为一种可实现方式，请参考图12，该开关模块50可以包括：第九晶体管T9，发光模块60可以包括：发光器件L。其中，该发光器件L可以为发光二极管等。

第九晶体管T9的栅极与对应的移位寄存器单元的输出端OUT连接，第九晶体管T9的第一级与第一供电电源端VDD连接，第九晶体管T9的第二级与发光器件L的一端连接。发光器件L的另一端与第二供电电源端VSS连接。

可选地，该开关模块50还可以包括：第三电容器C3，该第三电容器C3的一端与第九晶体管T9的栅极连接，该第三电容器C3的另一端与该第九晶体管T9的第二级连接，该第三电容器C3用于维持第九晶体管T9电压的稳定性。

该像素电路的驱动方法可以包括：当该像素电路连接的移位寄存器单元输出处于有效电位的栅极驱动信号后，第九晶体管T9的在该栅极驱动信号的控制下开启，第一供电电源端VDD通过该第九晶体管T9向发光器件L的一端提供第一供电电源信号，此时，该发光器件L可在该第一供电电源信号和第二电源信号的控制下发光。

发光器件L的饱和电流公式为：I＝1/2×u×Cox×W/L×(Vgs-Vth)²，其中，u为该像素电路连接的移位寄存器单元中驱动晶体管的电子迁移率，Cox为单位宽长比下的等效电容，W/L为该驱动晶体管导电沟道的宽长比，该Vth为驱动晶体管的阈值电压，该Vgs为第九晶体管T9的栅极与第一极之间的电压，即该Vgs＝V(N)-VGH，该V(N)为第九晶体管T9的栅极电压，也可称为该像素电路的充电电压，该VGH为第九晶体管T9的第一极电压，即该像素电路接收的第一供电电源信号的电压。因此，当像素电路到第一供电电源端的距离较近时，驱动晶体管的导电沟道的宽长比较大，对与其连接的像素电路进行充电的充电时间较长，其充电电压V(N)较高。且当像素电路到第一电源的距离较近时，第一供电电源信号电压的衰减程度较小，该像素电路接收到的第一供电电源信号的电压VGH较大。相应的，当充电电压V(N)与电压VGH做差时，充电电压相较于其他像素电路充电电压的增长程度能够抵消第一供电电源信号电压的衰减程度，使得显示面板上多个像素电路的充电电压与第一供电电源信号的电压差值近似相等，使多个像素电路的发光亮度近似相同。

需要说明的是，本发明所有实施例中采用的晶体管均可以为薄膜晶体管或场效应管或其他特性相同的器件，根据在电路中的作用本发明的实施例所采用的晶体管主要为开关晶体管。由于这里采用的开关晶体管的源极、漏极是对称的，所以其源极、漏极是可以互换的。在本发明实施例中，将其中源极称为第一级，漏极称为第二级。按附图中的形态规定晶体管的中间端为栅极、信号输入端为源极、信号输出端为漏极。各个电源端和信号端输出的信号的具体电平值可以根据实际电路需要进行调整，例如，第一电源信号的电平可以为8伏(V)，第二电源信号的电平可以为-8V。各个电源端的电源信号可以为显示面板外部的电源管理芯片提供的，本发明实施例对此不做限定。

本发明实施例提供一种显示装置，该显示装置可以包括：显示面板和本发明实施例提供的栅极驱动电路，栅极驱动电路包括：多个级联的移位寄存器单元，显示面板包括：与每个移位寄存器单元对应连接的像素电路。

每个像素电路还与第一供电电源端连接，每个像素电路用于在来自对应移位寄存器单元的栅极驱动信号，及来自第一供电电源端的第一供电电源信号的控制下发光。

可选地，请继续参考图11，每个像素电路包括：开关模块50和发光模块60，对于任一像素电路中的第一开关模块50和第一发光模块60：

第一开关模块50分别与对应的移位寄存器单元的输出端OUT、第一供电电源端VDD和第一发光模块60连接，第一开关模块50用于在来自对应的移位寄存器单元的栅极驱动信号的控制下，向第一发光模块60提供第一供电电源信号。

第一发光模块60分别与第一开关模块50和第二供电电源端VSS连接，第一发光模块60用于在第一供电电源信号和来自第二供电电源端VSS的第二电源信号的控制下发光。

作为一种可实现方式，请继续参考图12，第一开关模块50包括：第九晶体管T9，第一发光模块60包括：发光器件L。第九晶体管T9的栅极与对应的移位寄存器单元的输出端OUT连接，第九晶体管T9的第一级与第一供电电源端VDD连接，第九晶体管T9的第二级与发光器件L的一端连接。发光器件L的另一端与第二供电电源端VSS连接。

其中，显示面板可以为：液晶面板、电子纸、有机发光二极管(英文：OrganicLight-Emitting Diode，简称：OLED)面板、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。

本发明实施例还提供了一种显示装置的控制方法，该方法可以包括：控制多个移位寄存器单元分时输出处于有效电位的栅极驱动信号，使对应像素电路在栅极驱动信号的控制下发光，使显示面板实现图像显示。

本发明实施例还提供了一种存储介质，该存储介质可以为非易失性计算机可读存储介质，该存储介质内存储有计算机程序，计算机程序被处理器执行时实现本发明实施例提供的移位寄存器单元的驱动方法、栅极驱动电路的驱动方法或显示装置的控制方法。

以上所述仅为本发明的较佳实施例，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种栅极驱动电路，其特征在于，所述栅极驱动电路包括：多个级联的移位寄存器单元，每个所述移位寄存器单元与显示面板中的像素电路连接；

每个所述移位寄存器单元包括：输出模块，每个所述移位寄存器单元具有输出端，所述输出模块包括：用于驱动所述输出端输出栅极驱动信号的驱动晶体管，所述输出端用于向与所述输出端所在的移位寄存器单元连接的像素电路提供所述栅极驱动信号；

每个所述像素电路还与第一供电电源端连接，每个所述像素电路用于在来自对应移位寄存器单元的栅极驱动信号，及来自所述第一供电电源端的第一供电电源信号的控制下发光；

每个所述驱动晶体管的导电沟道的宽长比与目标距离负相关，所述目标距离为对应的像素电路到所述第一供电电源端的距离。

2.根据权利要求1所述的栅极驱动电路，其特征在于，所述目标距离由用于连接对应的像素电路与所述第一供电电源端的导线的长度表征。

3.根据权利要求1或2所述的栅极驱动电路，其特征在于，所述第一供电电源端位于显示面板的第一端，按照从所述第一端到第二端由近至远的距离，不同像素电路对应的移位寄存器单元中驱动晶体管的导电沟道的宽长比逐渐减小，所述第二端与所述第一端为所述显示面板相对的两端。

4.根据权利要求1或2所述的栅极驱动电路，其特征在于，显示面板包括阵列排布的多个像素单元，每个所述像素单元中均设置有像素电路，所述多个像素单元具有多个区域，与不同区域中像素电路连接的移位寄存器单元的驱动晶体管的导电沟道宽长比不同。

5.根据权利要求4所述的栅极驱动电路，其特征在于，每行所述像素单元中的像素电路与同一个移位寄存器单元连接，每个所述区域包括至少一行像素单元中的像素电路。

6.根据权利要求1或2所述的栅极驱动电路，其特征在于，所述移位寄存器单元还包括：输入模块、下拉控制模块和下拉模块；

所述输入模块分别与输入信号端、时钟信号端和上拉节点连接，所述输入模块用于在来自所述时钟信号端的时钟信号的控制下，向所述上拉节点提供来自所述输入信号端的输入信号；

所述下拉控制模块分别与所述时钟信号端、所述上拉节点、第二电源端和下拉节点连接，所述下拉控制模块用于在所述时钟信号的控制下，向所述下拉节点提供来自所述第二电源端的第二电源信号，以及，在所述上拉节点的控制下，向所述下拉节点提供所述时钟信号；

所述输出模块分别与第一电源端、所述下拉节点、所述上拉节点、控制信号端和输出端连接，所述输出模块用于在所述下拉节点的控制下，向所述输出端提供来自所述第一电源端的第一电源信号，以及，在所述上拉节点的控制下，向所述输出端提供来自所述控制信号端的控制信号；

所述下拉模块分别与所述下拉节点、所述第一电源端、所述控制信号端和所述上拉节点连接，所述下拉模块用于在所述下拉节点和所述控制信号的控制下，向所述上拉节点提供来自所述第一电源端的第一电源信号。

7.根据权利要求6所述的栅极驱动电路，其特征在于，

所述输入模块包括：第一晶体管；

所述第一晶体管的栅极与所述时钟信号端连接，所述第一晶体管的第一级与所述输入信号端连接，所述第一晶体管的第二级与所述上拉节点连接；

所述下拉控制模块包括：第二晶体管和第三晶体管；

所述第二晶体管的栅极与所述上拉节点连接，所述第二晶体管的第一级与所述时钟信号端连接，所述第二晶体管的第二级与所述下拉节点连接；

所述第三晶体管的栅极与所述时钟信号端连接，所述第三晶体管的第一级与所述第二电源端连接，所述第三晶体管的第二级与所述下拉节点连接；

所述输出模块包括：第四晶体管和驱动晶体管；

所述第四晶体管的栅极与所述下拉节点连接，所述第四晶体管的第一级与所述第一电源端连接，所述第四晶体管的第二级与所述输出端连接；

所述驱动晶体管的栅极与所述上拉节点连接，所述驱动晶体管的第一级与所述控制信号端连接，所述驱动晶体管的第二级与所述输出端连接；

所述下拉模块包括：第六晶体管和第七晶体管；

所述第六晶体管的栅极与所述下拉节点连接，所述第六晶体管的第一级与所述第一电源端连接，所述第六晶体管的第二级与所述第七晶体管的第一级连接；

所述第七晶体管的栅极与所述控制信号端连接，所述第七晶体管的第二级与所述上拉节点连接。

8.一种栅极驱动电路的驱动方法，其特征在于，所述栅极驱动电路包括：多个级联的移位寄存器单元，每个所述移位寄存器单元与显示面板中的像素电路对应连接，所述方法包括：

控制多个所述移位寄存器单元分时输出处于有效电位的栅极驱动信号，使对应的像素电路在所述栅极驱动信号的控制下发光。

9.一种显示装置，其特征在于，所述显示装置包括：显示面板和如权利要求1至7任一所述的栅极驱动电路，所述栅极驱动电路包括：多个级联的移位寄存器单元，所述显示面板包括：与每个所述移位寄存器单元对应连接的像素电路；

每个所述像素电路还与第一供电电源端连接，每个所述像素电路用于在来自对应移位寄存器单元的栅极驱动信号，及来自所述第一供电电源端的第一供电电源信号的控制下发光。

10.一种显示装置的控制方法，其特征在于，所述显示装置包括：显示面板和如权利要求1至7任一所述的栅极驱动电路，所述栅极驱动电路包括：多个级联的移位寄存器单元，所述显示面板包括：与每个所述移位寄存器单元对应连接的像素电路，所述方法包括：

控制多个所述移位寄存器单元分时输出处于有效电位的栅极驱动信号，使对应像素电路在所述栅极驱动信号的控制下发光。