Nothing Special   »   [go: up one dir, main page]

CN109581817B - 半导体装置的形成方法 - Google Patents

半导体装置的形成方法 Download PDF

Info

Publication number
CN109581817B
CN109581817B CN201710911760.1A CN201710911760A CN109581817B CN 109581817 B CN109581817 B CN 109581817B CN 201710911760 A CN201710911760 A CN 201710911760A CN 109581817 B CN109581817 B CN 109581817B
Authority
CN
China
Prior art keywords
photoresist structure
openings
patterns
layer
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201710911760.1A
Other languages
English (en)
Other versions
CN109581817A (zh
Inventor
张峰溢
李甫哲
陈界得
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujian Jinhua Integrated Circuit Co Ltd
United Microelectronics Corp
Original Assignee
Fujian Jinhua Integrated Circuit Co Ltd
United Microelectronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujian Jinhua Integrated Circuit Co Ltd, United Microelectronics Corp filed Critical Fujian Jinhua Integrated Circuit Co Ltd
Priority to CN201710911760.1A priority Critical patent/CN109581817B/zh
Priority to US15/801,308 priority patent/US10562762B2/en
Publication of CN109581817A publication Critical patent/CN109581817A/zh
Application granted granted Critical
Publication of CN109581817B publication Critical patent/CN109581817B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C1/00—Manufacture or treatment of devices or systems in or on a substrate
    • B81C1/00015—Manufacture or treatment of devices or systems in or on a substrate for manufacturing microsystems
    • B81C1/00023—Manufacture or treatment of devices or systems in or on a substrate for manufacturing microsystems without movable or flexible elements
    • B81C1/00087—Holes
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/70—Microphotolithographic exposure; Apparatus therefor
    • G03F7/70216—Mask projection systems
    • G03F7/70283—Mask effects on the imaging process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C1/00—Manufacture or treatment of devices or systems in or on a substrate
    • B81C1/00015—Manufacture or treatment of devices or systems in or on a substrate for manufacturing microsystems
    • B81C1/00023—Manufacture or treatment of devices or systems in or on a substrate for manufacturing microsystems without movable or flexible elements
    • B81C1/00031—Regular or irregular arrays of nanoscale structures, e.g. etch mask layer
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/0002—Lithographic processes using patterning methods other than those involving the exposure to radiation, e.g. by stamping
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/0035—Multiple processes, e.g. applying a further resist layer on an already in a previously step, processed pattern or textured surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H01L21/0274—Photolithographic processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H01L21/76813—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving a partial via etch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C2201/00—Manufacture or treatment of microstructural devices or systems
    • B81C2201/01—Manufacture or treatment of microstructural devices or systems in or on a substrate
    • B81C2201/0101—Shaping material; Structuring the bulk substrate or layers on the substrate; Film patterning
    • B81C2201/0128—Processes for removing material
    • B81C2201/013—Etching
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C2201/00—Manufacture or treatment of microstructural devices or systems
    • B81C2201/01—Manufacture or treatment of microstructural devices or systems in or on a substrate
    • B81C2201/0101—Shaping material; Structuring the bulk substrate or layers on the substrate; Film patterning
    • B81C2201/0156—Lithographic techniques

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Analytical Chemistry (AREA)
  • Nanotechnology (AREA)
  • Geometry (AREA)
  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
  • Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Memories (AREA)

Abstract

本发明公开一种半导体装置的形成方法，其是在基底的材料层上依序形成沿着不同方向延伸的多个第一开口、多个第二开口，使得多个第一开口与多个第二开口相交而形成多个重叠区。接着，再形成呈矩阵排列的多个图案，使得多个图案分别与多个重叠区相互重叠。之后，转移多个第一开口、多个第二开口与多个图案至材料层上，形成多个呈矩阵排列的材料图案。在本发明的另一实施例中，多个第一开口、多个第二开口也可替换为多个第一图案、第二图案，此时，多个图案则可替换为多个开口。

Description

半导体装置的形成方法
技术领域
本发明涉及一种半导体装置的制作工艺，特别是涉及一种利用多次光刻蚀刻来形成半导体装置的微结构的制作工艺。
背景技术
在半导体制作工艺中，一些微结构的制造，需要在半导体基材/膜层、介电材料层或金属材料层等适当的基材或材料层中，利用光刻及蚀刻等制作工艺，形成具有精确尺寸的微小图案。为达到此目的，在传统的半导体技术中，是在目标材料层之上形成掩模层(mask layer)，以便先在该掩模层中形成/定义这些微小图案，随后将该等图案转移至目标膜层。一般而言，掩模层例如是通过光刻制作工艺形成的图案化光致抗蚀剂层，和/或利用该图案化光致抗蚀剂层形成的图案化掩模层。
随着集成电路的复杂化，这些微小图案的尺寸不断地减小，所以用来产生特征图案的设备就必须满足制作工艺分辨率及叠对准确度(overlay accuracy)的严格要求，单一图案化(single patterning)方法已无法满足制造微小线宽图案的分辨率需求或制作工艺需求。是以，半导体业者现多采用多重图案化(multiple patterning)方法，例如双重图案化(double patterning)制作工艺或间隙壁自对准二重图案(spacer self-aligneddouble patterning,SADP)制作工艺等，作为克服光刻曝光装置的分辨率极限的途径。然而，前述两制作工艺都为精密且制作工艺控制要求极高的制作工艺方法，其使用上无可避免地增加了制作工艺复杂度与制作工艺成本。
发明内容
本发明的一目的在于提供一种半导体装置的形成方法，其是避免使用间隙壁自对准二重图案制作工艺，而选择以多次光刻蚀刻制作工艺分别形成彼此可相交或重叠的开口图案或实体图案，由此构成所欲形成的微小图案。由此，本发明的形成方法可在制作工艺简化与成本节省的前提下，形成布局相对密集且尺寸相对微小的半导体结构。
为达上述目的，本发明的一实施例提供一种半导体装置的形成方法，其包含以下步骤。首先，在一个基底上形成一个材料层，并且，经由一个第一光掩模在该材料层上形成一个第一光致抗蚀剂，该第一光致抗蚀剂包含多个平行地沿着一第一方向延伸的第一开口。接着，经由一个第二光掩模在该材料层上形成一个第二光致抗蚀剂，该第二光致抗蚀剂包含多个平行地沿着一第二方向延伸的第二开口，该第二光致抗蚀剂的该些第二开口横跨该第一光致抗蚀剂的该些第一开口，以形成多个重叠区。然后，经由一个第三光掩模在该材料层上形成一个第三光致抗蚀剂，该第三光致抗蚀剂包含多个呈矩阵排列的第一图案，其中，各该第一图案分重叠各该重叠区。最后，将该第一光致抗蚀剂的该些第一开口、该第二光致抗蚀剂的该些第二开口、以及该第三光致抗蚀剂的该些第一图案转移至该材料层上，以形成多个呈矩阵排列的材料图案。
为达上述目的，本发明的另一实施例提供一种半导体装置的形成方法，其包含以下步骤。首先，在一个基底上形成一个材料层，并且，经由一个第一光掩模在该材料层上形成一个第一光致抗蚀剂，该第一光致抗蚀剂包含多个平行地沿着一第一方向延伸的第一图案。接着，经由一个第二光掩模在该材料层上形成一个第二光致抗蚀剂，该第二光致抗蚀剂包含多个平行地沿着一第二方向延伸的第二图案，该第二光致抗蚀剂的该些第二图案横跨该第一光致抗蚀剂的该些第一图案，以形成多个重叠区。然后，经由一个第三光掩模在该材料层上形成一个第三光致抗蚀剂，该第三光致抗蚀剂包含多个呈矩阵排列的开口，其中，各该开口重叠各该重叠区。最后，将该第一光致抗蚀剂的该些第一图案、该第二光致抗蚀剂的该些第二图案以及该第三光致抗蚀剂的该些开口转移至该材料层上，以形成多个呈矩阵排列的材料图案。
整体来说，本发明的形成方法是在一材料层上，例如是一硬掩模层及/或一目标层，依序形成不同的光致抗蚀剂结构，使各光致抗蚀剂结构分别定义朝向不同方向延伸的开口，以及与该些开口部分重叠的阻挡图案。利用该些开口彼此交会，且其交会处刚好与该阻挡图案的位置重叠的特性，当转移该些开口以及该阻挡图案至该材料层上时，即可利用该些开口的对应图案进一步图案化该阻挡图案的对应图案，而在该材料层上形成尺寸与间距都小于该阻挡图案的材料图案(即硬掩模图案及/或目标图案)等。因此，本发明的形成方法可应用半导体制作工艺而利于形成布局相对密集且尺寸相对微小的微结构等。此外，本发明的形成方法还可以在形成该些开口时，配合双重图案化制作工艺，在另一区域内同时形成相互平行且彼此交替排列的其他开口，而更可达到节省光掩模的优点。
附图说明
图1至图15为本发明第一优选实施例中半导体装置的形成方法的步骤示意图；其中
图1为一半导体装置于形成第一光致抗蚀剂结构后的上视示意图；
图2为一半导体装置于形成第一光致抗蚀剂结构后的剖面示意图；
图3为一半导体装置于进行第一蚀刻制作工艺后的剖面示意图；
图4为一半导体装置于形成第二光致抗蚀剂结构后的上视示意图；
图5为一半导体装置于形成第二光致抗蚀剂结构后的剖面示意图；
图6为一半导体装置于进行第二蚀刻制作工艺后的上视示意图；
图7为一半导体装置于进行第二蚀刻制作工艺后的剖面示意图；
图8为一半导体装置于形成第三光致抗蚀剂结构后的上视示意图；
图9为一半导体装置于形成第三光致抗蚀剂结构后的剖面示意图；
图10为一半导体装置于进行第三蚀刻制作工艺后的上视示意图；
图11为一半导体装置于进行第三蚀刻制作工艺后的剖面示意图；
图12为一半导体装置于进行第四蚀刻制作工艺后的剖面示意图；
图13为一半导体装置于进行第五蚀刻制作工艺后的剖面示意图；
图14为一半导体装置于进行图案转移制作工艺后的上视示意图；
图15为一半导体装置于进行图案转移制作工艺后的剖面示意图；
图16为本发明第一优选实施例中半导体装置的形成方法的光掩模示意图。
图17为本发明的一优选实施例中半导体装置的剖面示意图。
图18为本发明第二优选实施例中半导体装置的形成方法的示意图；
图19至图20为本发明第三优选实施例中半导体装置的形成方法的示意图；其中
图19为一半导体装置于形成各光掩模结构后的示意图；以及
图20为一半导体装置于进行图案转移制作工艺后的上视示意图；图21为本发明第四优选实施例中半导体装置的形成方法的示意图。
主要元件符号说明
100 基底层
100a 第一区域
100b 第二区域
101 基底
102、104 开口
103 介电层
105 插塞结构
110 目标层
111 导电图案
130 硬掩模层
131、131b 掩模图案
134、138 开口
150 第一掩模层
170 第二掩模层
171 实体图案
171a 部分
172、174、176、178 开口
190、290、390 光致抗蚀剂结构
191、291、391 图案化光致抗蚀剂
192、292、392 开口
193、293、393 抗反射层
194、294、394 开口
195、295、395 牺牲层
301、302、303 光掩模
301a、301b、302a、302b 开口图案
303a 实体图案
401、402、403 光掩模
401a、401b、402a、402b 实体图案
403a 开口图案
501、502、503 光掩模
501a、502a 开口图案
501b、502b、503a、503b 实体图案
D1 第一方向
D2 第二方向
具体实施方式
为使熟悉本发明所属技术领域的一般技术者能更进一步了解本发明，下文特列举本发明的数个优选实施例，并配合所附的附图，详细说明本发明的构成内容及所欲达成的功效。
请参照图1至图15，所绘示的为本发明优选实施例中，一半导体装置的形成方法的步骤示意图，其中，图1、图4、图6、图8、图10及图14为该半导体装置于各形成阶段的上视示意图，其余附图则为该半导体装置于形成阶段的剖面示意图，且图2、图5、图7、图9、图11及图15分别为图1、图4、图6、图8、图10及图14中，沿切线A-A’与B-B’的示意图。
首先，提供一基底层(substrate layer)100，其例如包含依序堆叠的一半导体基底(未绘示)，如硅基底(silicon substrate)、含硅基底(silicon-containingsubstrate)、外延硅基底(epitaxial silicon substrate)、硅覆绝缘基底(silicon-on-insulator substrate)等，及/或一介电层(未绘示)，如包含氧化硅(SiOx)、氮化硅(SiN)、氮氧化硅(SiON)等，但不以此为限。基底层100定义有一第一区域100a以及一第二区域100b，其上还依序形成有一目标层110与一硬掩模层130，如图2所示。在本实施例中，目标层110可包含任何合适的材质，如半导体材质、介电材质或导电材质等，而硬掩模层130则例如是具有一单层结构，其可包含氮化硅、碳氮化硅(SiCN)等材质。在另一实施例中，该硬掩模层也可具有一复合层结构，例如包含依序堆叠的第一硬掩模层(例如包含氮化硅)及第二硬掩模层(例如包含氮化钛)等。
接着，在硬掩模层130上依序形成第一掩模层150、第二掩模层170与一光致抗蚀剂结构190，第一掩模层150与第二掩模层170较佳是包含与下方的硬掩模层130具有显著蚀刻选择的材质，且第一掩模层150与第二掩模层170的材质间更佳是同样具有显著的蚀刻选择。举例来说，第一掩模层150例如是包含多晶硅(polysilicon)，而第二掩模层170则包含氧化硅，但不以此为限。在本实施例中，光致抗蚀剂结构190具有一多层结构，其例如是包含由下而上依序堆叠的一牺牲层195、一抗反射层193以及一图案化光致抗蚀剂191。并且，由图案化光致抗蚀剂191分别于第一区域100a与第二区域100b内定义出多个开口192与开口194，且各开口192、194是相互平行地朝向一第一方向D1延伸，如图1及图2所示。
然后，如图3所示，进行一蚀刻制作工艺，将图案化光致抗蚀剂191所定义的开口192与开口194同时转移至下方的第二掩模层170内，而形成分别位于第一区域100a与第二区域100b内的多个对应开口172、174。并且，完全移除光致抗蚀剂结构190，使得各开口172、174是相互平行地朝向第一方向D1延伸，并暴露一部分的第一掩模层150的表面。
继续形成另一光致抗蚀剂结构290，其同样具有一多层结构，例如是包含由下而上依序堆叠的一牺牲层295、一抗反射层293以及一图案化光致抗蚀剂291。在本实施例中，平坦的牺牲层295整体性地覆盖在第二掩模层170上，并进一步填满第一区域100a、第二区域100b内的各开口172、174，再于其上依序形成掩模层293以及图案化光致抗蚀剂291，如图5所示。需注意的是，图案化光致抗蚀剂291分别于第一区域100a与第二区域100b内定义出多个开口292与开口294，各开口292是相互平行地朝向不同于第一方向D1的一第二方向D2延伸，并可横跨下方的开口172，而各开口294则是相互平行地朝向第一方向D1延伸，并与下方的开口174交替排列，如图4及图5所示。在本实施例中，第二方向D2较佳是垂直于第一方向D1，但不以此为限。在另一实施例中，该第二方向也可选择仅与该第一方向相交而不相互垂直。
然后，如图6及图7所示，另进行一蚀刻制作工艺，将图案化光致抗蚀剂291所定义的开口292与开口294同时转移至下方的第二掩模层170，而形成分别位于第一区域100a与第二区域100b内的多个对应开口176、178。并且，完全移除光致抗蚀剂结构290。由此，使得各开口176相互平行地朝向第二方向D2延伸，而与各开口172交错，而再暴露另一部分的第一掩模层150的表面。在本实施例中，第二方向D2较佳是垂直于第一方向D1，因此，各开口176、172交会的部分即构成一重叠区域，如图6所示的十字型重叠区(如虚框所示)。在本实施例中，该十字型重叠区是由各开口176、172重叠的部分、一部分的开口176以及一部分的开口172共同组成，但不以此为限。另一方面，形成在第二区域100b内的各开口178、174则都是朝向第一方向D1延伸，但开口178与开口174之间是彼此交替排列，而不相交，如图6所示。
再继续形成另一光致抗蚀剂结构390，其同样具有一多层结构，例如是包含由下而上依序堆叠的一牺牲层395、一抗反射层393以及一图案化光致抗蚀剂391。在本实施例中，平坦的牺牲层395整体性地覆盖在第二掩模层170上，并进一步填满第一区域100a、第二区域100b内的各开口172、176、174、178，再于其上依序形成掩模层393以及图案化光致抗蚀剂391，如图9所示。需注意的是，图案化光致抗蚀剂391是整体性地覆盖在第二区域100b上，但却同时在第一区域100a上定义出多个阻挡图案。其中，各该阻挡图案较佳是具有规则且相同的形状，如矩形(如图8所示)、菱形或圆形等，并且相互分隔设置，而具有相同的一间距P，使得该阻挡图案可构成一阵列排列(array arrangement)，如图8所示。在本实施例中，各该阻挡图案较佳是部分重叠于下方的各开口176、172，特别是各开口176、172交会的十字型重叠区。
然后，如图10及图11所示，另进行一蚀刻制作工艺，将图案化光致抗蚀剂391所定义的各该阻挡图案同时转移至下方的第二掩模层170与第一掩模层150上，而形成位于第一区域100b内的多个实体图案171。并且，完全移除光致抗蚀剂结构390。具体来说，对应形成的各实体图案171是突设于硬掩模层130之上，并具有与各该阻挡图案相同的形状，如矩形(如图10所示)、菱形或圆形等。同时，由于各该阻挡图案的形成位置会与各开口176、172交会的各该十字型区域重叠，各实体图案171也会与之重叠，而在各实体图案171上形成十字型沟槽，如图10及图11所示。由此，各该十字型沟槽可进一步将各实体图案171的上半部区隔为彼此分隔的四个部分171a。另一方面，在进行前述蚀刻制作工艺时，因图案化光致抗蚀剂391是整体的覆盖在第二区域100b上，使得下方的第二掩模层170与形成于其内的开口174、178并未被进一步蚀刻，而维持原有的样态，如图10及图11所示。
如图12所示，继续进行另一蚀刻制作工艺。该蚀刻制作工艺是直接以第二掩模层170作为蚀刻掩模，同时以硬掩模层130作为蚀刻停止层，进而将原先位于第二掩模层170内的开口172、176、174、178转移至下方的第一掩模层150内，使一部分的硬掩模层130表面可以自开口172、176、174、178暴露出。然后，完全移除第二掩模层170。
后续，则再接着进行至少一蚀刻制作工艺，同时将开口172、176、174、178与实体图案171转移至下方的硬掩模层130及目标层110内。在本实施例中，是进行两阶段的蚀刻制作工艺，其是先以第一掩模层150作为蚀刻掩模来蚀刻硬掩模层130，如图13所示；并且，在完全移除第一掩模层150后，再以前述蚀刻后的硬掩模层130作为蚀刻掩模来蚀刻目标层110，如图14及图15所示。由此，即可在第二区域100b内的硬掩模层130与目标层110上形成有对应于开口174、178的开口134、138，暴露出一部分的基底层100表面。并且，在第一区域100a内的硬掩模层130与目标层110上都形成有对应于实体图案171各部分171a的掩模图案131及/或材料图案111，并暴露出一部分的基底层100表面。
具体来说，各掩模图案131及/或各材料图案111是突出于基底层110之上，各掩模图案131及/或各材料图案111明显具有小于各实体图案171的尺寸(dimension)与间距(pitch)，例如是约为各实体图案171的四分之一，但不以此为限。并且，若从一上视图来看，各掩模图案131及/或各材料图案111也可成一阵列排列，如图14所示。
依据前述步骤，即完成本发明第一优选实施例的制作工艺。本发明的制作工艺主要是利用如图16所示的三张光掩模301、302、303，使得光掩模301在一区域内定义出朝向一相同方向延伸的多个开口图案301a，光掩模302在该区域内定义朝向不同方向延伸的多个开口图案302a，光掩模303则仅在该区域内定义出多个矩阵排列的实体图案303a。并依据三张光掩模301、302、303依序在硬掩模层130及/或目标层110上方的不同光致抗蚀剂结构190、290、390内，分别形成朝向不同方向延伸的开口192、292，以及与开口192、292部分重叠的阻挡图案391，再将开口192、292以及阻挡图案391同时转移至下方的硬掩模层130及/或目标层110上，形成对应的掩模图案131及/或目标图案111。需注意的是，光掩模301所定义的开口图案301a与光掩模302定义的开口图案302a相互重叠，且其交会处构成十字型重叠区，而光掩模303所定义的实体图案303a则与该十字型重叠区重叠，因此，依据光掩模301、302、303所形成开口192、292与阻挡图案391也彼此交会。在此情况下，当同时转移开口192、292以及阻挡图案391至硬掩模层130及/或目标层110上时，即可利用开口192、292的对应图案进一步图案化阻挡图案391的对应图案，而在硬掩模层130及/或目标层110上形成尺寸与间距都小于阻挡图案391的掩模图案131及/或目标图案111。
由此，本实施例的形成方法可避免使用步骤相对繁复的间隙壁自对准二重图案制作工艺，而仅通过多次光刻蚀刻制作工艺，来形成布局相对密集且尺寸相对微小的微结构等，而达到制作工艺简化与成本节省的目的。此外，本实施例的方法还可以利用光掩模301、302一并在另一区域内定义出朝向相同方向延伸的多个开口图案301b、302b，由此，可在形成开口192、292时，配合一双重图案化制作工艺，在该另一区域内同时形成相互平行且彼此交替排列的开口194、294，因而更可达到节省光掩模数量的优点。
本发明的形成方法可实际应用于半导体制作工艺中，例如用以形成一半导体存储装置中，例如是一动态随机处理存储器(dynamic random access memory,DRAM)装置，电连接各存储节点(storage node contact,SNC)的接触垫。也就是说，在一实施例中，可使基底层100包含半导体基底101例如是硅基底，以及形成于其上的一介电层103例如包含氮化硅，其中，基底层100的第一区域100a可作为一存储器区(cell region)，而第二区域100b则作为一周边区(periphery region)。并且，基底101内还形成有一埋藏式晶体管结构(未绘示)以作为字符线，而基底101上的介电层103内则进一步形成有多个位线(bit line,BL,未绘示)结构以及插塞结构105，如图17所示。
而本实施例的目标层110则可选择包含一导电层，例如包含钨(tungsten,W)、铝(aluminum,Al)或铜(copper,Cu)等低阻值金属材质，由此，利用本发明前述的形成方法，将开口192、194、开口292、294以及阻挡图案391同时转移至本实施例的目标层110(即该导电层)上，即可将目标层110图案化为多个导电图案111，并在存储器区100a与周边区100b内分别形成多个开口102、104，如图17所示。由此，各导电图案111可直接连接下方的插塞结构105，而作为一存储节点接垫(SN pad)，使各插塞结构105能通过位于基底101表面的一金属硅化物层(silicide layer,未绘示)而电连接至一晶体管元件的一源极/漏极区(未绘示)，而作为一存储节点(storage node contact,SNC)。然而，本发明的实际应用应不限于前述实施样态，在其他实施例中，也可选择应用于其他半导体制作工艺，以在制作工艺简化与成本节省的前提下，形成布局相对密集且尺寸相对微小的半导体结构。
本领域通常知识者也应了解，本发明的形成方法并不限于前述的步骤或操作顺序，也可通过其他方式达成。举例来说，在本发明的其他实施例中，也可选择省略硬掩模层130，而将各该光致抗蚀剂结构定义的该开口、该阻挡图案等直接形成于目标层110上；或者是，调整各光掩模的顺序，而在各光致抗蚀剂结构上先形成该些阻挡图案，再形成该些开口等。下文将针对本发明形成方法的其他实施例或变化型进行说明。且为简化说明，以下说明主要针对各实施例不同之处进行详述，而不再对相同之处作重复赘述。此外，本发明的各实施例中相同的元件系以相同的标号进行标示，以利于各实施例间互相对照。
请参照图18所示，其绘示本发明第二优选实施例中的半导体装置的形成方法，本实施例的具体操作步骤大体上与前述第一优选实施例相同，于此不在赘述。本实施例的制作工艺与前述实施例的主要差异在于，本实施例是利用如图18所示的三张光掩模401、402、403，使得光掩模401在一区域内定义出朝向一相同方向延伸的多个实体图案401a，光掩模402在该区域内定义朝向不同方向延伸的多个实体图案402a，光掩模403则仅在该区域内定义出多个矩阵排列的开口图案403a。并依据三张光掩模301、302、303依序在硬掩模层130及/或目标层110上方的不同光致抗蚀剂结构内，以负光致抗蚀剂形成对应的阻挡图案与开口图案等。由此，当同时转移该些阻挡图案与开口图案至下方的硬掩模层130及/或目标层110时，同样可在其上定义出布局相对密集且尺寸相对微小的掩模图案(未绘示)及/或目标图案(未绘示)，其布局也如同前述实施例图14所示。此外，在本实施例中，并不限于光掩模401、402、403的顺序于各光致抗蚀剂结构内形成对应图案、进行光刻蚀刻制作工艺，在其他实施例中，也可以光掩模403、402、401的顺序或是其他顺序进行后续制作工艺等。
由此，本实施的形成方法同样可避免使用步骤相对繁复的间隙壁自对准二重图案制作工艺，而仅通过多次光刻蚀刻制作工艺，形成布局相对密集且尺寸相对微小的该目标图案与该掩模图案，而达到制作工艺简化与成本节省的目的。此外，本实施例的方法同样可以利用光掩模401、402一并在另一区域内定义出朝向相同方向延伸的多个实体图案401b、402b，由此，可以在形成开口192、292时，配合一双重图案化制作工艺，在该另一区域内同时形成相互平行且彼此交替排列的开口194、294，因而更可达到节省光掩模数量的优点。
请参照图19及图20所示，其绘示本发明第三优选实施例中的半导体装置的形成方法，本实施例的具体操作步骤大体上与前述第一或第二优选实施例相同，于此不在赘述。本实施例的制作工艺与前述实施例的主要差异在于，本实施例是利用如图19所示的三张光掩模501、502、503，使得光掩模501在两不同区域内分别定义出朝向一方向延伸的多个开口图案501a与阻挡图案501b，光掩模502在该二区域内分别定义朝向另一方向延伸的多个开口图案502a与阻挡图案502b，光掩模503则仅在该二区域内分别定义出多个实体图案503a、503b。需注意的是，本实施例在另一区域内形成的阻挡图案501b、502b并不相互重叠或相交，但阻挡图案501b、502b分别与阻挡图案503b部分相交，如图20所示。
由此，依据三张光掩模501、502、503可依序硬掩模层130及/或目标层110上方的不同光致抗蚀剂结构内，分别形成对应的开口图案与阻挡图案等，而当同时转移该些阻挡图案与开口图案至下方的硬掩模层130及/或目标层110时，则可在一区域内定义出布局相对密集且尺寸相对微小的掩模图案(未绘示)及/或目标图案(未绘示)，更可在该另一区域内，形成彼此连接的对应图案，而可达到简化制作工艺与节省光掩模的优点。
请参照图21所示，其绘示本发明第四优选实施例中的半导体装置的形成方法，本实施例的具体操作步骤大体上与前述实施例相同，于此不在赘述。本实施例的制作工艺与前述实施例的主要差异在于，本实施例是在图案化硬掩模层130及/或目标层110而形成掩模图案131及/或目标图案后111，额外进行一修剪制作工艺，其例如是进行一各向同性蚀刻制作工艺等，侧向蚀刻掩模图案131及/或目标图案111，以进一步调整其形状或尺寸。由此，可形成尺寸相对缩小或具形状变化的掩模图案131b及/或目标图案(未绘示)，如图21所示。
整体来说，本发明是在一材料层上，例如是一硬掩模层及/或一目标层，依序形成不同的光致抗蚀剂结构，使各光致抗蚀剂结构分别定义朝向不同方向延伸的开口，以及与该些开口部分重叠的阻挡图案。利用该些开口彼此交会，且其交会处刚好与该阻挡图案的位置重叠的特性，当转移该些开口以及该阻挡图案至该材料层上时，即可利用该些开口的对应图案进一步图案化该阻挡图案的对应图案，而在该材料层上形成尺寸与间距都小于该阻挡图案的材料图案(即硬掩模图案及/或目标图案)等。因此，本发明的形成方法可应用半导体制作工艺而利于形成布局相对密集且尺寸相对微小的微结构等。此外，本发明的形成方法还可以在形成该些开口时，配合双重图案化制作工艺，在另一区域内同时形成相互平行且彼此交替排列的其他开口，而更可达到节省光掩模的优点。
此外，本发明的方法虽是利用阻挡图案重叠该些开口的十字型重叠区，或是利用开口重叠该些阻挡图案形成的十字型重叠区为例，但该些开口或该些阻挡图案之间的该重叠区域的具体设置样态并不局限于此，而可视产品需求任意调整。举例来说，在一实施例中，也可使朝向第二方向延伸的一开口，同时与朝向第一方向的多个开口同时交会，而使该重叠区域构成卄字形重叠区或者是井字型重叠区等，据此，本发明的方法可应用于形成布局更为密集且尺寸更为微小的微结构等。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。

Claims (14)

1.一种半导体装置的形成方法，其特征在于，包含：
在一个基底上形成一个材料层，该基底包含一第一区域与一第二区域；
经由一个第一光掩模在该材料层上形成一个第一光致抗蚀剂结构，该第一光致抗蚀剂结构包含多个平行地沿着一第一方向延伸的第一开口以及多个平行地沿着该第一方向延伸的第二实体图案，其中该些第一开口形成在该第一区域内，该些第二实体图案位于该第二区域内；
经由一个第二光掩模在该材料层上形成一个第二光致抗蚀剂结构，该第二光致抗蚀剂结构包含多个平行地沿着一第二方向延伸的第二开口以及多个平行地沿着该第二方向延伸的第三实体图案，其中该些第二开口形成在该第一区域内，该些第三实体图案位于该第二区域内，该第二光致抗蚀剂结构的该些第二开口横跨该第一光致抗蚀剂结构的该些第一开口，以形成多个重叠区，且该第二光致抗蚀剂结构的各该第三实体图案与该第一光致抗蚀剂结构的各该第二实体图案并不互相重叠；
经由一个第三光掩模在该材料层上形成一个第三光致抗蚀剂结构，该第三光致抗蚀剂结构包含多个呈矩阵排列的第一实体图案以及多个第四实体图案，其中，该些第一实体图案都形成在该第一区域内，各该第一实体图案分别重叠各该重叠区，且各该第四实体图案分别部分重叠该第二光致抗蚀剂结构的各该第三实体图案以及该第一光致抗蚀剂结构的各该第二实体图案；以及
将该第一光致抗蚀剂结构的该些第一开口和该些第二实体图案、该第二光致抗蚀剂结构的该些第二开口和该些第三实体图案、以及该第三光致抗蚀剂结构的该些第一实体图案和该些第四实体图案转移至该材料层上，以形成多个呈矩阵排列的材料图案。
2.依据权利要求1所述的半导体装置的形成方法，其特征在于，该第二光致抗蚀剂结构的该些第二开口垂直该第一光致抗蚀剂结构的该些第一开口。
3.依据权利要求1所述的半导体装置的形成方法，其特征在于，该第三光致抗蚀剂结构、该第二光致抗蚀剂结构与该第一光致抗蚀剂结构是依序形成在该材料层上。
4.依据权利要求1所述的半导体装置的形成方法，其特征在于，该第一光致抗蚀剂结构、该第二光致抗蚀剂结构与该第三光致抗蚀剂结构是依序形成在该材料层上。
5.依据权利要求1所述的半导体装置的形成方法，其特征在于，还包含：
进行一修剪制作工艺，蚀刻各该材料图案。
6.依据权利要求1所述的半导体装置的形成方法，其特征在于，该材料层包含一硬掩模层。
7.依据权利要求6所述的半导体装置的形成方法，其特征在于，还包含：
在该基底上形成一介电层；
在该介电层内形成多个插塞；
在该介电层以及该些插塞上形成一导电层；以及
利用该些材料图案作为一掩模，图案化该导电层。
8.依据权利要求1所述的半导体装置的形成方法，其特征在于，该材料层包含一导电层。
9.依据权利要求8所述的半导体装置的形成方法，其特征在于，还包含：
在该基底上形成一介电层；以及
在该介电层内形成多个插塞，该导电层是形成在该些插塞以及该介电层上。
10.一种半导体装置的形成方法，其特征在于，包含：
在一个基底上形成一个材料层，该基底包含一第一区域与一第二区域；
经由一个第一光掩模在该材料层上形成一个第一光致抗蚀剂结构，该第一光致抗蚀剂结构包含多个平行地沿着一第一方向延伸的第一实体图案以及多个第三实体图案，其中该些第一实体图案形成在该第一区域内，该些第三实体图案位于该第二区域内；
经由一个第二光掩模在该材料层上形成一个第二光致抗蚀剂结构，该第二光致抗蚀剂结构包含多个平行地沿着一第二方向延伸的第二实体图案以及多个第四实体图案，其中该些第二实体图案形成在该第一区域内，该些第四实体图案位于该第二区域内，该第二光致抗蚀剂结构的该些第二实体图案横跨该第一光致抗蚀剂结构的该些第一实体图案，以形成多个重叠区，且该第二光致抗蚀剂结构的各该第四实体图案与该第一光致抗蚀剂结构的各该第三实体图案并不互相重叠；
经由一个第三光掩模在该材料层上形成一个第三光致抗蚀剂结构，该第三光致抗蚀剂结构包含多个呈矩阵排列的开口以及多个第五实体图案，其中，该些开口形成在该第一区域内，各该开口重叠各该重叠区，且各该第五实体图案分别部分重叠各该第四实体图案以及各该第三实体图案；以及
将该第一光致抗蚀剂结构的该些第一实体图案、该第二光致抗蚀剂结构的该些第二实体图案以及该第三光致抗蚀剂结构的该些开口转移至该材料层上，以形成多个呈矩阵排列的材料图案。
11.依据权利要求10所述的半导体装置的形成方法，其特征在于，该材料层包含一硬掩模层。
12.依据权利要求11所述的半导体装置的形成方法，其特征在于，还包含：
在该基底上形成一介电层；
在该介电层内形成多个插塞；
在该介电层以及该些插塞上形成一导电层；以及
利用该些材料图案作为一掩模，图案化该导电层。
13.依据权利要求10所述的半导体装置的形成方法，其特征在于，该材料层包含一导电层。
14.依据权利要求13所述的半导体装置的形成方法，其特征在于，还包含：
在该基底上形成一介电层；以及
在该介电层内形成多个插塞，该导电层是形成在该些插塞以及该介电层上。
CN201710911760.1A 2017-09-29 2017-09-29 半导体装置的形成方法 Active CN109581817B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN201710911760.1A CN109581817B (zh) 2017-09-29 2017-09-29 半导体装置的形成方法
US15/801,308 US10562762B2 (en) 2017-09-29 2017-11-01 Method of forming semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201710911760.1A CN109581817B (zh) 2017-09-29 2017-09-29 半导体装置的形成方法

Publications (2)

Publication Number Publication Date
CN109581817A CN109581817A (zh) 2019-04-05
CN109581817B true CN109581817B (zh) 2021-07-06

Family

ID=65897059

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201710911760.1A Active CN109581817B (zh) 2017-09-29 2017-09-29 半导体装置的形成方法

Country Status (2)

Country Link
US (1) US10562762B2 (zh)
CN (1) CN109581817B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111640658B (zh) * 2019-03-01 2023-04-25 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW511168B (en) * 1998-08-28 2002-11-21 Canon Kk Microdevice and structural of the same
CN1987656A (zh) * 2005-12-23 2007-06-27 台湾积体电路制造股份有限公司 多重光罩曝光系统及其曝光方法
US9659821B1 (en) * 2016-05-23 2017-05-23 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming interconnect structures by self-aligned approach

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI302341B (en) * 2006-08-04 2008-10-21 Nanya Technology Corp Improved overlay mark
US7981592B2 (en) * 2008-04-11 2011-07-19 Sandisk 3D Llc Double patterning method
KR101031465B1 (ko) 2008-11-03 2011-04-26 주식회사 하이닉스반도체 반도체 소자의 미세 콘택홀 형성 방법
JP5881567B2 (ja) * 2012-08-29 2016-03-09 株式会社東芝 パターン形成方法
US9268210B2 (en) * 2013-08-12 2016-02-23 Micron Technology, Inc. Double-exposure mask structure and photolithography method thereof
TWM511168U (zh) * 2015-07-17 2015-10-21 yao-qi Liu Ｏｂｄ故障碼排除之多功能胎壓行車記錄器
JP7117242B2 (ja) * 2016-01-11 2022-08-12 ケーエルエー コーポレイション ホットスポット及び処理窓監視

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW511168B (en) * 1998-08-28 2002-11-21 Canon Kk Microdevice and structural of the same
CN1987656A (zh) * 2005-12-23 2007-06-27 台湾积体电路制造股份有限公司 多重光罩曝光系统及其曝光方法
US9659821B1 (en) * 2016-05-23 2017-05-23 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming interconnect structures by self-aligned approach

Also Published As

Publication number Publication date
US20190100430A1 (en) 2019-04-04
CN109581817A (zh) 2019-04-05
US10562762B2 (en) 2020-02-18

Similar Documents

Publication Publication Date Title
US11037789B2 (en) Cut last self-aligned litho-etch patterning
US11521857B2 (en) Cut first self-aligned litho-etch patterning
US8163190B2 (en) Method for fabricating a fine pattern
US10553433B2 (en) Method for preparing a semiconductor structure
JP6630896B2 (ja) ダミーゲートを用いないパターニング方法
US20110312184A1 (en) Method for forming pattern of semiconductor device
CN110534525B (zh) 半导体装置及其形成方法
US20120171867A1 (en) Method for fabricating fine pattern by using spacer patterning technology
JP2011176150A (ja) 半導体装置の製造方法
CN109148269B (zh) 半导体装置的形成方法
CN110021518B (zh) 自对准双重图案方法
TW202013613A (zh) 形成積體電路裝置的方法
US9786552B2 (en) Methods of forming fine patterns including pad portion and line portion
KR100383420B1 (ko) 반도체 장치의 제조 방법
CN109755107B (zh) 自对准双重图案方法
US20060276019A1 (en) Method for production of contacts on a wafer
US11545547B2 (en) Method of forming semiconductor device
KR100564578B1 (ko) 비직교형 반도체 메모리 소자의 자기 정렬 콘택 패드형성방법
US20210327706A1 (en) Semiconductor device
CN109581817B (zh) 半导体装置的形成方法
TWI326480B (en) Method for manufacturing semiconductor device
CN110349845B (zh) 形成半导体结构的方法
CN212010970U (zh) 半导体装置
KR100940275B1 (ko) 반도체 소자의 게이트 패턴 형성방법
CN111640758A (zh) 半导体装置及其形成方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant