CN109346119B - 一种半导体存储器老化测试核心板 - Google Patents

Abstract

本发明属于半导体存储器老化测试技术领域，公开了一种半导体存储器老化测试核心板，根据上位机的参数配置实时产生测试向量，输出各种类型的测试信号、各种测试图形，并对测试信号进行延时调整、加强驱动、波形控制的处理，以及对电源信号进行补偿，产生更精准的测试信号的电源信号；提升了用户对测试波形的自定义能力和灵活性；测试核心板具有分区的存储器，将测试过程中实时对比测试的数据分区保存，通过分区存储的数据对失效DUT测试过程进行控制和失效分析，实现了老化测试中对单个DUT测试过程的控制和失效分析；通过存储器譬如DRAM提供的存储空间保存每颗DUT的每一个IO足够长的测试信息，从而能够让DUT厂商对各批次失效DUT进行统计分析，改善良率，提升产品可靠性。

Description

一种半导体存储器老化测试核心板

技术领域

本发明属于半导体存储器老化测试技术领域，更具体地，涉及一种半导体存储器老化测试核心板。

背景技术

半导体存储器有一定的失效概率，其失效概率与使用次数之间的关系符合浴缸曲线的特性，开始使用时存储器的失效概率高，当经过一定使用次数后失效概率大幅降低，直到接近或达到其使用寿命后，存储器的失效概率又会升高。至今无任何存储器制造商敢忽略半导体存储器的失效问题，一般通过老化测试(Test During burn-in，TDBI)来加速存储器失效概率的出现，直接让其进入产品稳定期来解决该问题。

半导体存储器老化测试的总体方案是给被测半导体存储器供给电源信号和测试信号，在高低温或常温下让被测半导体存储器连续不间断地工作设定的时间，此过程称为老化(burn-in)，由此来加速半导体存储器件的失效，筛选出良品。老化测试属于半导体芯片的可靠性测试，只需做基础性功能测试即可满足要求，一般芯片的工作频率会降低到10MHz以减少测试系统的复杂度，降低测试成本。由于半导体存储器的种类很多，应用广泛，量大、性能较高且工作温度范围广，因此需要有一套容量灵活、可扩展性好、宽温度范围、功能丰富、架构可靠性和性价比均高的老化测试方法及系统才能满足实际应用。现有半导体存储器老化测试方法和装置的技术较多，譬如：

公开号为CN107305792A的中国专利公开了一种测试存储器的方法和装置，在存储器内部集成了测试电路，只需外部设备发触发命令就可以完成老化，但该公开的技术方案不涉及到高低温老化测试设备，而且所集成的老化测试电路只能进行读写、擦除等基本操作，不能对测试结果进行记录和分析，无法定位故障。

公开号为CN102385933A的中国专利公开了一种存储器老化测试装置，所公开的存储器老化装置包括一个内部解码器和三个串联的计数器，用于降低测试成本和缩减老化测试时间，但该装置没有涉及对测试过程和结果的管理，也没有涉及高低温老化测试方案。

公开号为CN205680445U的中国专利公开了一种静态随机存取存储器老练测试板及装置，虽然涉及到了老化测试板和测试装置，但没有涉及到具体测试方案和系统，测试对象仅限于特定公司的特定存储器存储，即IDT(Integrated Device Technology)公司的SRAM(Static Random Access Memory)静态随机存储器，且没有明确老化箱中测试板与测试机之间的具体连接和交互。

公开号为CN102903395A的中国专利公开了存储器的可靠性测试方法，但主要涉及存储器数据保持能力的测试，没有涉及存储器老化测试方案。

公开号为CN204269773U、CN105319494A的中国专利公开了一种集成电路芯片的自动老化测试装置，将集成电路芯片老化测试的驱动模板和摆放芯片的测试模板组合成一个装置，不需要采用专用的测试仪；但其功能简单，只能做基本的老化，而不能对老化测试中的数据进行记录和管理分析，不利于芯片良率提升，不适应当前半导体存储器的老化测试需求。

公开号为CN204269774U、CN105319495A的中国专利公开了一种内建式集成电路芯片自动老化测试装置，与公开号为CN 204269773U的中国专利类似，区别在于将测试模块集成到了存储器内部，而不需要采用专用的测试仪，也未涉及对测试数据的记录和管理分析。

公开号为CN102467973A的中国专利公开了一种存储器测试方法及装置，提及了存储器老化时利用自身功耗产生的热量控制老化温度，以解决用外部加热方式导致温度分布不均和温度误差，还提及了利用控制器和信号发生器对存储器进行测试，主要采用行列矩阵控制方式；但是未涉及对测试过程的记录和管理分析，且这种方式不适用于低温老化测试，有一定的局限性。

公开号为CN107271879A的中国专利公开了半导体芯片老化测试装置及方法，是一种降低测试时钟信号传输失真的方法，主要是将产生时钟信号的高频晶体振荡器移到被测芯片插座的附近，并通过多路复用器可以选择多个时钟源，让芯片在常温下做耐久性老化测试；没有提及高低温老化测试方案，也没有对测试过程和结果进行管理分析。

发明内容

针对现有技术的以上缺陷或改进需求中的至少一点，本发明提供了一种半导体存储器老化测试核心板，其目的在于实现对被测试器件(Device Under Test，DUT)的测试过程控制和失效分析。

为实现上述目的，按照本发明的一个方面，提供了一种半导体存储器老化测试核心板，包括

中央处理器(CPU)，用于实现测试核心板与外部上位机之间的通信，接收外部上位机的测试指令，根据测试指令控制测试核心板上其他各功能单元，使各功能单元按照上位机下发的测试指令进行测试，将测试核心板上各功能单元返回的测试结果上传到上位机；

与中央处理器具有连接的电源时钟模块；用于为测试核心板提供工作电源和时钟，还用于为DUT提供电源；

与中央处理器具有通信连接的测试逻辑模块；用于根据测试指令产生测试向量，按照中央处理器指令以特定的时序和波形输出测试信号；并用于将各DUT的测试结果分别存储到存储器相应的分区；并用于对测试结果进行初步失效分析，以协助上位机快速完成测试结果的运算；并在分析完成后将失效信息打包发送给中央处理器，由其上传给上位机；测试逻辑模块优选采用现场可编程逻辑阵列(FPGA)；

初步失效分析优选包括：将从DUT IO管脚上采集到的数据与预设数据进行对比，判断数据是否错误，并将错误的数据、地址等信息保存到存储区；判断数据采样窗口是否合理，并给出采样位置和调整方向；判断施加到DUT IO上的测试信号的时间、电平是否与预设一致，并测量出偏差提供给上位机校准；对数据进行分类、整理、打包，提供标准函数接口方便调用；

与测试逻辑模块具有通信连接的存储器，该存储器内具有分区，优选包括引脚缓冲存储区、坏块存储区、数据失效存储区和/或数据缓冲存储区；

与测试逻辑模块具有连接的器件电源供应器，器件电源供应器具有用于连接DUT的接口，用于给DUT提供工作电源；优选地，器件电源供应器接收测试逻辑模块发送的控制信息，以及电源时钟模块提供的电压电流，在控制信息作用下对接收的电压电流进行调整后输出到DUT的电源管脚；器件电源供应器还用于采集DUT电源管脚上的电压电流进行测量，将结果发送到测试逻辑模块；器件电源供应器还具有电源测试功能，用于对DUT的电源管脚的电压电流。

与测试逻辑模块具有连接的比较器，比较器具有接收DUT信号的输入接口，用于采集DUT IO管脚上的电压电流并与预设的参考电平进行比对，根据比对结果输出高低电平信号给测试逻辑模块；由测试逻辑模块判断是否与期望值一致，并将不一致时的DUT的失效信息全部保存到存储器，包含但不限于DUT编号、失效地址、失效数据和/或失效电压电流值。

优选的，上述的半导体存储器老化测试核心板，还包括与测试逻辑模块具有连接的精密测量单元，精密测量单元具有用于接收DUT信号的输入接口，用于对DUT的输入输出电流进行精准的测试，且能满足较大的电压电流测量范围，在一个优选实施例中最大支持每个DUT IO管脚80mA的电流测量能力。

优选的，上述的半导体存储器老化测试核心板，还包括与测试逻辑模块具有连接的引脚驱动电路，引脚驱动电路具有用于连接DUT的接口；该引脚驱动电路用于对测试逻辑模块输出的测试信号增加驱动和精准的时延调整，使施加到DUT的测试信号具有充分的调整裕度，以对DUT做各种极限老化测试。

优选的，上述的半导体存储器老化测试核心板，测试逻辑模块与存储器之间的数据传输采用DDR3/DDR4/DDR5控制接口，存储器采用动态随机存取存储器(Dynamic RAM，DRAM)时数据宽度采用8bit/16bit，采用小外形双列内存模组(Small Outline Dual In-line Memory Module，SO-DIMM)时数据宽度采用64bit/128bit，它们的接口工作时钟频率均在800MHz以上，以保证数据处理的实时性。

优选的，上述的半导体存储器老化测试核心板，其测试逻辑模块包括

程序控制器，接收CPU发送的测试指令并进行译码转化成可执行数据，并用于对测试时序和流程进行控制；

算法图形产生器，其输入端接收程序控制器的输出信号，用于根据上位机的参数配置实时产生测试向量；可实时生成各种测试图形，譬如棋盘格图案、推进图案、跳步图案；且为提升测试图形的随机性优选还内置有多种随机信号生成多项式，并保存有用户自定义的测试图形，还需要在核心板的测试逻辑模块外部增加高速存储单元譬如DRAM，以提升老化测试的覆盖率，能最接近各种应用场景、最高效的加速DUT失效概率，从而提升DUT的可靠性；

波形控制器，以及作用于波形控制器的时序产生器；时序产生器用于产生测试时序；波形控制器根据参数设置以及测试时序对测试向量进行波形编码，形成最终的测试信号；

输入输出单元，用于将波形控制器产生的测试信号发送到DUT；并用于接收DUT的反馈信号；

比较功能单元，用于将输入输出单元发送的DUT反馈信号与期望值进行对比，判断是否与期望值一致，并将不一致时的DUT的信息全部保存到存储器，包括但不限于DUT编号、失效地址、失效数据和/或失效电压电流值；

存储器功能测试单元，存储器功能测试单元的输入端接收比较功能单元的输出信号，用于对DUT的失效可能性进行分析，包括坏块、失效数据、失效地址、失效电压电流，并将每颗DUT的失效信息分别存储到对应的存储区；通过存储器功能测试单元利用测试逻辑模块外部的存储器对老化测试过程进行管理，并对测试结果进行数据分析。

优选的，上述的半导体存储器老化测试核心板，测试逻辑模块还包括作用于算法图形产生器的加扰单元，用于使测试向量随机化，提高测试覆盖率，加速DUT失效概率，以降低测试成本，提升半导体存储器的可靠性。

优选的，上述的半导体存储器老化测试核心板，测试逻辑模块还包括图形周期修改器，其输入端接收算法图形产生器的输出信号，用于选择测试图形数据，可以测试周期为单位选择不同的测试图形，更进一步提升测试数据的随机性。

总体而言，通过本发明所构思的以上技术方案与现有技术相比，能够取得下列有益效果：

(1)本发明提供的半导体存储器老化测试核心板，根据上位机的参数配置实时产生测试向量，输出各种类型的测试信号、各种测试图形，并对测试信号进行延时调整、加强驱动、波形控制的处理，以及对电源信号进行补偿，产生更精准的测试信号的电源信号，包括每个测试周期中测试信号的上升沿和下降沿位置，最小精度能够做到1ns以内，提升了用户对测试波形的自定义能力和灵活性；另一方面，通过测试核心板对测试结果分区存储，将测试过程中实时对比测试的数据进行保存，尤其是失效DUT的信息，包括DUT编号、失效地址、失效数据、失效电压电流值，通过这些分区存储的数据对失效DUT测试过程控制和失效分析，实现了老化测试中对单个DUT测试过程的控制和失效分析功能；通过存储器譬如DRAM提供的存储空间保存每颗DUT的每一个IO足够长的测试信息，从而能够让DUT厂商对各批次失效DUT进行统计分析，寻找规律，改善良率，提升产品可靠性。

(2)本发明提供的半导体存储器老化测试核心板，其优选方案预设有多种随机信号生成多项式以生成随机的测试图形，优选还可通过外置的高速存储单元来保存用户自定义的测试图形，极大提升了测试图形的随机性，起到提升老化测试的覆盖率的作用，能最大程度模拟各种实际应用场景、高效的加速DUT失效，从而提升通过老化测试的DUT的可靠性。

(3)本发明提供的半导体存储器老化测试核心板，其优选方案所包括的图形周期修改器、波形控制器、时序产生器，可产生更精准的测试信号，包括每个测试周期中测试信号的上升沿和下降沿位置，最小精度能够做到1ns以内，提升了用户对测试波形的自定义能力和灵活性。

附图说明

图1是半导体存储器的系统框图；

图2是本发明提供的测试核心板的一个实施例的功能框图；

图3是本发明提供的现场可编程逻辑阵列(FPGA)功能框图；

图4是测试流程示意图。

具体实施方式

为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。此外，下面所描述的本发明各个实施方式中所涉及到的技术特征只要彼此之间未构成冲突就可以相互组合。

参照图1～3，对半导体存储器老化测试核心板(Core Board)及其工作原理进行阐述。

半导体存储器老化测试核心板包括中央处理器(CPU)，用于与外部上位机进行通信，根据指令控制测试过程，譬如跳转、循环、赋值等，控制测试向量的自定义生成。实施例中，中央处理器包括32/64位的ARM(Advanced RISC Machine，进阶精简指令集机器)及包括程序运行内存DRAM、千兆以太网接口电路、eMMC数据存储电路、Nor Flash程序存储电路、串行通信接口电路等周边电路单元。中央处理器还采用包括FPGA和ARM功能模块的SOC(System on Chip，片上级系统)实现。中央处理器具有用于连接以太网交换机的以太网接口，通过该以太网接口连接到以太网交换机；测试时，以太网交换机与外部上位机的以太网接口相连，实现测试核心板与外部上位机的通信。通过以太网交换机接收外部上位机的测试指令传输到测试核心板的中央处理器(CPU)，将测试结果由CPU反馈给外部上位机以进一步进行数据分析。

测试时，通过上位机的人机接口界面编辑好测试向量、流程和参数；上位机对测试向量、流程和参数进行编译，将其转化为测试核心板能识别的数据，通过以太网接口下载到测试核心板上的CPU；CPU控制测试核心板上的各个功能单元，使各功能单元按照编译的数据进行测试，将测试核心板上各功能单元返回的测试结果上传到上位机；由上位机完成数据统计、分析，输出测试结果。

半导体存储器老化测试核心板包括与CPU具有连接的电源时钟模块，用于为测试核心板提供工作电源和时钟；还用于为DUT提供电源，电源的总功率根据同测DUT的数量确定。

当老化测试系统配置多块核心板时，由于每一块核心板的以太网接口均连接到以太网交换机，因此各测试核心板均能独立地与上位机进行通信，测试人员可以单独控制任意一块测试核心板，使得老化测试系统可以实现Slot/Site单独控制，克服了传统的老化测试系统只能做到全部Slot/Site一起控制、使用不够方便灵活的缺陷。

半导体存储器老化测试核心板包括测试逻辑模块，实施例中采用现场可编程逻辑阵列(FPGA)来实现该测试逻辑模块；该FPGA与CPU之间具有通信连接；用于产生测试向量、并按照CPU指令以特定的时序和波形输出测试信号；并用于将各DUT的测试结果分别存储到存储器相应的分区；待所有测试完成后，再将存储的测试结果取出做初步分析，以协助上位机快速完成测试结果的运算；分析完成后再打包发送给CPU，由其上传给上位机做最终分析。

半导体存储器老化测试核心板包括与FPGA之间具有通信连接的存储器(Memory)，存储器可采用DRAM器件，譬如DDR3/DDR4/DDR5，也可以采用SO-DIMM(Small Outline DualIn-line Memory Module，小外形双列内存模组)。存储器的容量和速率等级根据用户测试需求来定，若DUT同测数较多，则尽可能采用大容量和高速率的器件以满足需求。实施例中，FPGA与存储器之间的数据传输采用专门的DDR3/DDR4/DDR5控制接口，DRAM的数据宽度一般采用8bit/16bit，而SO-DIMM的数据宽度一般采用64bit/128bit，它们的接口工作时钟频率均在800MHz以上，保证了数据处理的实时性。

在一个优选的实施例中，半导体存储器老化测试核心板包括与FPGA具有连接的引脚驱动电路，引脚驱动电路具有用于连接DUT的接口；该驱动电路用于给FPGA输出的测试信号增加驱动和精准的时延调整，使施加到DUT的测试信号具有充分的调整裕度，从而方便对DUT做各种极限老化测试。

半导体存储器老化测试核心板包括与FPGA具有连接的器件电源供应器(DevicePower Supply，DPS)，器件电源供应器具有用于连接DUT的接口；该DPS用于给DUT提供工作电源。具体地，DPS接收FPGA发送的控制信息，以及测试核心板上电源时钟模块提供的电压电流，在控制信息作用下对接收的电压电流进行调整后输出给DUT的电源管脚；DPS单元还具有电源测试功能，DPS还具有电源测试功能，用于对DUT的电源管脚的电压电流进行测量；DPS还用于采集DUT电源管脚上的电压电流进行测量，将结果发送到FPGA。

半导体存储器老化测试核心板包括与FPGA具有连接的比较器(Comparator)，该比较器具有接收DUT信号的输入接口，用于采集DUT IO管脚上的电压电流并与预设的参考电平进行比对，根据比对结果输出高低电平信号给FPGA，由FPGA判断是否与期望值一致，并将不一致时的DUT的失效信息全部保存到存储器，包含DUT编号、失效地址、失效数据、失效电压电流值等。

在一个优选实施例里，核心板包括与FPGA具有连接的精密测量单元(PrecisionMeasure Unit，PMU)，精密测量单元具有用于接收DUT信号的输入接口；PMU用于对DUT的输入输出电流进行更精准的测试，且能满足较大的电压电流测量范围。由于老化测试系统对电源测试的要求不高，并且DPS单元也有电源测试功能，PMU单元为选配模块，在需要微伏或微安级以下的电压电流测量精度时配置该模块，而核心板的硬件和软件均支持该模块的选配。

结合图3进一步阐述实施例提供的测试核心板的测试逻辑模块的内部功能模块。

测试逻辑模块内部包括程序控制器(Sequencer)，接收CPU发送来的测试指令并进行译码，转化成可执行数据，控制算法图形产生器产生指令对应的测试向量，并对整个测试时序和流程进行控制；

程序控制器对测试时序和流程的控制优选包括：根据上位机下发时间参数，通过测试逻辑模块内部的时钟模块、逻辑运算模块和延时调整模块，产生数字信号的上升沿、下降沿位置，以及生成期望格式的测试波形，然后输出给PE(Pin Electronic)驱动器件，最后通过该器件连接到DUT IO；流程控制包括停止/继续单颗及所有DUT的测试，测试向量的实时产生控制，以及对测试结果的保存、上传。

测试逻辑模块内部包括算法图形产生器(ALPG，Algorithmic PatternGenerator)，其输入端接收程序控制器的输出信号，用于产生测试向量所需的地址、数据和控制位，它们的数据位宽均大于等于24bit，保证能够遍历DUT的所有存储空间。

在一个优选实施例里，测试逻辑模块内部包括作用于算法图形产生器的加扰(Scramble)单元，用于使测试向量随机化，提高测试覆盖率，加速DUT失效概率，以降低测试成本和提升半导体存储器的可靠性。

在一个优选实施例里，测试逻辑模块内部包括图形周期修改器(Cycle Pallet，CYP)，其输入端接收算法图形产生器的输出信号，用于选择测试图形数据，可以测试周期为单位选择不同的测试图形，更进一步提升测试数据的随机性。

测试逻辑模块内部波形控制器(Format Controller，FC)，以及作用于波形控制器的时序产生器(Timing Generator，TG)；波形控制器的输入端接收图像周期修改器的输出信号；时序产生器用于产生测试时序，以将测试向量逻辑转化成测试时序信号，其产生的时序信息提供给波形控制器，由波形控制器根据参数设置对测试向量进行波形编码，形成最终的测试信号。

测试逻辑模块内部包括输入输出单元(Buffer)，输入输出单元接收波形控制器产生的测试信号发送到DUT。

测试逻辑模块内部包括比较功能单元，其输入端接收输入输出单元的输出信号，用于将由输入输出单元传输的DUT反馈信号与期望值进行对比，判断是否与期望值一致，并将不一致时的DUT的信息全部保存到存储器，包括DUT编号、失效地址、失效数据、失效电压电流值等。

测试逻辑模块内部包括存储器功能测试单元，存储器功能测试单元的输入端接收比较功能单元的输出信号，用于对DUT的失效可能性的进行分析，包括但不限于坏块、失效数据、失效地址、失效电压电流，并将每一颗DUT的失效信息分别存储到图3所示意的FPGA外部存储区。

FPGA外部存储区包括引脚缓冲存储区(Pin Buffer Memory，PBM)、坏块存储区(Bad Block Memory，BBM)、数据失效存储区(Data Fail Memory，DFM)、数据缓冲存储区(Data Buffer Memory，DBM)；通过存储器功能测试单元利用FPGA外部存储器对老化测试过程进行管理，并能对测试结果进行数据分析，这也是区别于现有老化测试技术的改进点之一。

参照图4，是通过设置有实施例提供的测试核心板的老化测试系统进行半导体存储器老化测试的流程。

(1)将承载有DUT的测试板(Burn-In Board，BIB)插入箱中的测试系统中，紧固并确认温度区隔离后关上箱箱门，然后上电，启动箱和外部上位机开始工作。

(2)通过上位机设置箱的老化时间，以及箱内各区的温度参数，并配置好老化测试系统的测试向量、DUT电源电压电流和DUT IO电压电流等参数并编译成可执行文件下载到测试核心板。

(3)测试核心板的CPU根据接收到的可执行文件生成测试指令和控制信息，使核心板上的各个单元有序运行。

(4)测试核心板的FPGA根据CPU提供的控制信息进行对CPU发送来的测试指令进行译码，生成测试向量、时序、波形，输出测试信号。

(5)测试核心板的引脚驱动电路和器件电源供应器对测试板上的DUT施加信号和电源，开始老化测试；测试开始时先加电源，再加信号；测试结束时先关电源，再关信号；

具体地：

引脚驱动电路对FPGA发送的测试信号进行延时调整和加强驱动后，输出给DUT的IO管脚；

器件电源供应器根据FPGA单元发送的控制信息对从核心板上电源模块提供的电压电流进行补偿后输出给DUT的电源管脚，使DUT进入老化测试状态；具体地，通过DUT IO管脚的电压电流测试值计算出传输路径上的衰减，在电源模块输出端对该衰减加以补偿，使DUT的IO管脚接收到的信号的电压电流与通过上位机软件设置的电压电流值一致；

(6)测试核心板的比较器采集DUT IO管脚上的电压电流并与预设的标准进行对比，根据比对结果输出高低电平信号给FPGA；DPS单元则采集DUT电源管脚上的电压电流进行测量，将结果发送到FPGA单元。

(7)测试核心板的FPGA判断DUT IO管脚上的电平、电源管脚的电压电流值是否与步骤(2)中设置的一致，若是则进入步骤(9)；否则，将DUT的失效信息全部发送到FPGA，包含DUT编号、失效地址、失效数据、失效电压电流值，并进入步骤(8)；

(8)测试核心板上的FPGA将失效信息分别保存到片外相对应的存储区；并对失效DUT做隔离保护处理，这样做的目的是保留现场，便于测试人员分析定位具体失效原因，优化器件设计和生产。

(9)判断测试板上的所有DUT是否完成了老化测试，若否则进入步骤(5)，若是则进入步骤(10)。

(10)测试核心板的FPGA对测试数据进行初步分析，然后按照预定的协议譬如TCP/IP协议打包，通过CPU上传给上位机。

(11)由上位机根据测试要求对当前测试板上所有DUT的数据进行分析，输出老化测试结果，并对失效DUT进行标识分类，上传到外部生产管理系统。

在一个优选实施例中，还包括如下步骤：

根据测试要求，通过上位机基于失效信息进一步对当前批次或所有批次的DUT老化测试数据进行分析，特别是对失效信息进行数据分析，输出图表信息，供芯片厂商定位失效DUT的故障，发现失效规律，有效改善良率。本步骤中，分析的基础是存储于测试核心板各存储区的完整失效信息；这依赖于测试核心板上的各存储区，譬如引脚缓冲存储区(PinBuffer Memory，PBM)、坏块存储区(Bad Block Memory，BBM)、数据失效存储区(Data FailMemory，DFM)、数据缓冲存储区(Data Buffer Memory，DBM)，存储空间是老化测试设备的瓶颈，同测DUT数量很多而测试核心板上的存储空间有限，因此限制了同测数；更大的存储空间则具有更大的竞争优势，存储空间的大小、分区可根据测试需求而定。

本领域的技术人员容易理解，以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims (9)

1.一种半导体存储器老化测试核心板，其特征在于，包括

中央处理器，用于实现测试核心板与外部上位机之间的通信，接收外部上位机的测试指令，根据测试指令控制测试核心板上其他各功能模块，并将测试核心板上各功能单元返回的测试结果上传到上位机；

与中央处理器具有连接的电源时钟模块，用于为测试核心板提供工作电源和时钟；

与中央处理器具有通信连接的测试逻辑模块，用于按照中央处理器指令生成测试信号；并用于将各被测器件的测试结果发送到相应的存储区；并用于对测试结果进行失效分析，将失效信息发送到中央处理器上传给外部上位机；所述失效分析包括：将从DUT IO管脚上采集到的数据与预设数据进行对比，判断数据是否错误，并将错误的数据、地址信息保存到存储区；判断数据采样窗口是否合理，并给出采样位置和调整方向；判断施加到DUT IO上的测试信号的时间、电平是否与预设一致，并测量出偏差提供给上位机校准；对数据进行分类、整理、打包，提供标准函数接口方便调用；

与测试逻辑模块具有通信连接的存储器，所述存储器具有分区，优选包括引脚缓冲存储区、坏块存储区、数据失效存储区和/或数据缓冲存储区；

与测试逻辑模块具有连接的器件电源供应器，所述器件电源供应器具有用于连接被测器件的接口；所述器件电源供应器通过所述接口向被测器件提供工作电源；

与测试逻辑模块具有连接的比较器，所述比较器具有接收被测器件信号的输入接口，用于采集被测器件IO管脚上的电压电流并与预设参考电平进行比对，根据比对结果输出高低电平信号给测试逻辑模块，由测试逻辑模块判断是否与期望值一致，并将不一致时的被测器件的失效信息分区保存到所述存储器；

还包括与测试逻辑模块具有连接的引脚驱动电路，引脚驱动电路具有用于连接被测器件的接口；所述引脚驱动电路用于对测试逻辑模块输出的测试信号进行驱动增加、时延调整。

2.如权利要求1所述的半导体存储器老化测试核心板，其特征在于，所述器件电源供应器接收测试逻辑模块发送的控制信息，以及电源时钟模块提供的电压电流，在所述控制信息作用下对接收的电压电流进行调整后输出给被测器件的电源管脚；所述器件电源供应器还用于采集被测器件电源管脚上的电压电流进行测量，将结果发送到测试逻辑模块。

3.如权利要求1或2所述的半导体存储器老化测试核心板，其特征在于，还包括与测试逻辑模块具有连接的精密测量单元，精密测量单元具有用于接收被测器件信号的输入接口，用于对被测器件的输入输出电流进行测量。

4.如权利要求1或2所述的半导体存储器老化测试核心板，其特征在于，所述测试逻辑模块与存储器之间的数据传输采用DDR3/DDR4/DDR5控制接口，所述存储器采用DRAM时数据宽度采用8bit/16bit，采用SO-DIMM时数据宽度采用64bit/128bit。

5.如权利要求1或2所述的半导体存储器老化测试核心板，其特征在于，所述测试逻辑模块包括

程序控制器，接收中央处理器发送的测试指令并进行译码转化成可执行数据，并用于对测试时序和流程进行控制；

算法图形产生器，接收程序控制器的输出信号，根据上位机的参数配置实时产生测试向量；

波形控制器以及作用于波形控制器的时序产生器，所述时序产生器用于产生测试时序；所述波形控制器用于根据参数设置以及测试时序对测试向量进行波形编码，形成最终的测试信号；

输入输出单元，用于将波形控制器产生的测试信号发送到被测器件；并用于接收被测器件的反馈信号；

比较功能单元，用于将输入输出单元发送的被测器件反馈信号与期望值进行对比，判断是否与期望值一致，并将不一致时的被测器件的信息保存到存储器。

6.如权利要求5所述的半导体存储器老化测试核心板，其特征在于，所述算法图形产生器还内置有多种随机信号生成多项式，和/或用户自定义的测试图形。

7.如权利要求5所述的半导体存储器老化测试核心板，其特征在于，所述测试逻辑模块还包括存储器功能测试单元，存储器功能测试单元的输入端接收比较功能单元的输出信号，用于对被测器件的失效可能性进行分析，并将每颗被测器件的失效信息分别存储到对应的存储区。

8.如权利要求5所述的半导体存储器老化测试核心板，其特征在于，所述测试逻辑模块还包括作用于算法图形产生器的加扰单元，用于使测试向量随机化。

9.如权利要求5所述的半导体存储器老化测试核心板，其特征在于，所述测试逻辑模块还包括图形周期修改器，所述图形周期修改器的输入端接收算法图形产生器的输出信号，用于选择测试图形数据。

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