CN108886589A - 固态成像元件、成像装置和电子装置 - Google Patents
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Abstract
本发明涉及固态成像元件，包括：第一基板，其包括具有像素阵列单元的像素电路；以及第二基板。所述第二基板包括：信号处理电路，其用于处理来自所述像素阵列单元的信号；以及布线层，其具有布线区域，所述布线区域分别与相应的一个所述信号处理电路电连接。每个所述信号处理电路具有相同的电路图案。所述第二基板与所述第一基板层叠。每个所述布线区域的布线图案不相同。
Description
技术领域
本发明涉及固态成像元件、成像装置和电子装置，具体涉及能够以低成本实现使用分区曝光的结构的固态成像元件、成像装置和电子装置。
相关申请的交叉引用
本申请要求在2016年3月31日提交的日本专利申请JP 2016-072953的优先权，将该申请的全部内容通过引用并入此处。
背景技术
在相关技术中，在制造其面积大于曝光装置的曝光范围的固态成像元件时采用分区曝光，其中，固态成像元件被分成多个区域，对每个分割区域进行曝光(例如，参照专利文献1)。
另外，在相关技术中，为了增大固态成像元件的开口率，采用层叠技术，其中，包括像素阵列单元的像素电路以及信号处理电路形成于不同的半导体基板中，并且两个半导体基板层叠且电连接(例如，参照专利文献2)。
因此，例如，在制造其面积大于曝光装置的曝光范围的具有层叠结构的固态成像元件时，对每个半导体基板进行分区曝光。
然而，在分区曝光中，对每个分割区域使用不同的光掩模(photomask)，在各分割区域的连接部分需要高精度的对准，制造步骤复杂，并且制造成本增加。
因此，提出了下述技术：其中，形成有包括像素阵列单元的像素电路的第一基板和其中形成有多个信号处理电路的第二基板层叠，并因此降低了成本(例如，参照专利文献3)。
引用文献列表
专利文献
[专利文献1]
JP 2902506B
[专利文献2]
JP 4497844B
[专利文献3]
JP 2015-216334A
发明内容
[解决的技术问题]
顺便提及地，在上述专利文献3的技术中，当设有信号处理电路的多个基板布置且层叠在像素电路中时，布置且层叠的是形成有相同布线的基板。
这里，当能够利用设在层叠于像素电路中的多个布置的基板中的各相同模块之中的任一个模块实现器件的所有处理时，使得多个基板中的任一个基板的模块起作用，并且其它基板的模块均变为待机状态，所述待机状态为功能无效的状态。
因此，待机状态下的模块成为无用的结构。因此，存在制造成本增加的风险。
另外，在分区曝光中，为了根据分割区域的位置提供不同功能，制备包括不同的信号处理电路(具有根据分割位置的功能)的基板，或者，根据分割位置层叠相应的不同的信号处理电路，这会花费大量的时间和精力。因此，存在制造成本增加的风险。
而且，在分区曝光中，即使所有的分割区域具有相同的电路图案，但在各分割区域的电子特性方面也会产生差异。因此，存在信号处理不同步并且信号处理结果不一致的风险。因此，存在图像质量降低的风险。
鉴于上述情况提出了本发明。具体地，本发明能够以低成本在采用分区曝光的结构中实现高图像质量。
[解决问题的技术方案]
根据本发明的第一方面，提供一种固态成像元件，其中，形成有包括像素阵列单元的像素电路的第一基板和形成有多个信号处理电路的第二基板层叠，并且单次曝光(one-shot exposure)布线层层叠于所述第二基板的最上层上，所述单次曝光布线层通过改变形成于所述第二基板中的多个信号处理电路之中的每个信号处理电路的布线图案而改变电路结构。
所述单次曝光布线层可以是所述第二基板中整个布线层的一部分，并且可层叠在除所述一部分之外的布线层之上的层上。
所述单次曝光布线层可以是所述第二基板中的整个布线层。
在所述单次曝光布线层中，在所述第二基板中形成有逻辑电路的部分中，各信号处理电路的布线图案可独立地形成。
在各信号处理电路的基板层中，相同的元件可以以相同的图案形成。
根据本发明的第一方面，提供一种成像装置，其中，形成有包括像素阵列单元的像素电路的第一基板和形成有多个信号处理电路的第二基板层叠，并且单次曝光布线层层叠于所述第二基板的最上层上，所述单次曝光布线层通过改变形成于所述第二基板中的多个信号处理电路之中的每个信号处理电路的布线图案而改变电路结构。
根据本发明的第一方面，提供一种电子装置，其中，形成有包括像素阵列单元的像素电路的第一基板和形成有多个信号处理电路的第二基板层叠，并且单次曝光布线层层叠于所述第二基板的最上层上，所述单次曝光布线层通过改变形成于所述第二基板中的多个信号处理电路之中的每个信号处理电路的布线图案而改变电路结构。
根据本发明的第一方面，形成有包括像素阵列单元的像素电路的第一基板和形成有多个信号处理电路的第二基板层叠，并且单次曝光布线层层叠于所述第二基板的最上层上，所述单次曝光布线层通过改变形成于所述第二基板中的多个信号处理电路之中的每个信号处理电路的布线图案而改变电路结构。
根据本发明的第二方面，提供一种固态成像元件，其中，形成有包括像素阵列单元的像素电路的第一基板和形成有多个信号处理电路的第二基板层叠。所述信号处理电路具有包括2n种功能的结构，并且根据n位切换信号切换所述功能。
所述n位切换信号可在处理步骤中被固定为高或低。
所述n位切换信号可通过逻辑基板内的接合点而被固定为高或低。
所述n位切换信号的信号线可连接到寄存器并且从外部被控制。
所述n位切换信号的信号线可连接到如下结构：其中，状态根据包括电或比如紫外光等光的电磁波的应力而被固定为高或低。
所述n位切换信号的信号线可连接到非易失性存储器，并且从外部设置所述非易失性存储器的状态。
一行所述n位切换信号可连接到外边端子，并且所述切换信号由外部装置通过所述外部端子进行设定。
根据本发明的第二方面，提供一种成像装置，其中，形成有包括像素阵列单元的像素电路的第一基板和形成有多个信号处理电路的第二基板层叠。所述信号处理电路的配置为包括具有2n种功能的电路，并且根据n位切换信号切换所述功能。
根据本发明的第二方面，提供一种电子装置，其中，形成有包括像素阵列单元的像素电路的第一基板和形成有多个信号处理电路的第二基板层叠。所述信号处理电路的配置为包括具有2n种功能的电路，并且根据n位切换信号切换所述功能。
根据本发明的第二方面，形成有包括像素阵列单元的像素电路的第一基板和形成有多个信号处理电路的第二基板层叠。所述信号处理电路的配置为包括具有2n种功能的电路，并且根据n位切换信号切换所述功能。
[本发明的有益效果]
根据本发明的内容，能够以低成本在采用分区曝光的结构中获得高图像质量。
附图说明
图1是示意性示出根据本发明第一实施例的固态成像元件的立体图。
图2是示出根据第一实施例的固态成像元件的像素电路和信号处理电路的具体结构的电路图。
图3是示出根据第一实施例的固态成像元件的信号处理单元的具体结构示例的框图。
图4是示意性示出根据第一实施例的固态成像元件的逻辑基板的布局的图。
图5是示出连接信号处理电路的方法示例的图。
图6是用于说明根据第一实施例的固态成像元件的图像处理的图。
图7是说明在左信号处理电路和右信号处理电路结构不同时的结构示例的图。
图8是说明如下示例的图，其中，层叠有布线层，只有布线层的最上层通过单次曝光形成左右不同的布线图案。
图9是说明如下示例的图，其中，所有的布线层均是通过单次曝光形成的具有左右不同的布线图案的布线层。
图10是说明根据第二实施例的固态成像元件的结构示例的图，其中，切换布置于左和右的相同的信号处理电路的操作。
图11是说明第二实施例的第一变型例的图，其中，切换布置于左和右的相同的信号处理电路的操作。
图12是说明第二实施例的第二变型例的图，其中，切换布置于左和右的相同的信号处理电路的操作。
图13是说明第二实施例的第三变型例的图，其中，切换布置于左和右的相同的信号处理电路的操作。
图14是说明第二实施例的第四变型例的图，其中，切换布置于左和右的相同的信号处理电路的操作。
图15是说明第二实施例的第五变型例的图，其中，切换布置于左和右的相同的信号处理电路的操作。
图16是说明本发明第三实施例的结构示例的图，其中，采用提供给左信号处理电路和右信号处理电路的基准时钟信号。
图17是说明本发明第三实施例的第一变型例的图，其中，采用提供给左信号处理电路和右信号处理电路的基准时钟信号。
图18是说明本发明第三实施例的第二变型例的图，其中，采用提供给左信号处理电路和右信号处理电路的基准时钟信号。
图19是说明本发明第三实施例的第三变型例的图，其中，采用提供给左信号处理电路和右信号处理电路的基准时钟信号。
图20是说明本发明第三实施例的第四变型例的图，其中，采用提供给左信号处理电路和右信号处理电路的基准时钟信号。
图21是说明本发明第四实施例的结构示例的图，其中，通过左信号处理电路和右信号处理电路的寄生电容(stray capacitance)校正ADC的基准。
图22是说明图21的固态成像元件进行的ADC特征差异校正处理的流程图。
图23是说明图21的固态成像元件进行的特征差异存储处理的流程图。
图24是说明作为采用了本发明的电子装置的成像装置的结构示例的框图。
图25是说明采用了本发明技术的固态成像元件的使用示例的图。
具体实施方式
在下文中，将参照附图详细说明本发明的实施例。在本说明书和附图中，功能和结构基本相同的构成元件由相同的附图标记表示，省略了对这些构成元件的重复说明。
下面，说明用于实施本发明的方式(以下称为“实施例”)。按照以下顺序进行说明。
1.第一实施例(在布线层的最上层上通过单次曝光形成具有不同的左右布线图案的布线层的示例)
2.第二实施例(根据布置切换左信号处理电路和右信号处理电路的功能的示例)
3.第三实施例(基准时钟信号提供给左信号处理电路和右信号处理电路的示例)
4.第四实施例(校正ADC组的特征差异的示例)
5.电子装置的应用示例
6.固态成像元件的使用示例
<1.第一实施例>
{1-1.系统结构}
图1是示意性示出根据本发明第一实施例的固态成像元件1的结构示例的立体图。这里，尽管举例说明了固态成像元件1是互补金属氧化物半导体(complementary metaloxide semiconductor，CMOS)图像传感器的示例，但本发明不限于应用于CMOS图像传感器。
固态成像元件1是结构为像素基板11和逻辑基板12层叠(所谓的层叠结构)的半导体芯片。另外，固态成像元件1是背照射型CMOS图像传感器，并且，其中，像素基板11的布线层和逻辑基板12的布线层层叠为彼此相邻。本发明不限于应用于背照射型CMOS图像传感器。
像素基板11是形成有包括像素阵列单元(像素单元)31的像素电路21的半导体基板，在像素阵列单元31中，包括光电转换元件的单位像素32以矩阵形式二维布置。另外，尽管未图示，但在围绕像素电路21的像素阵列单元31的周边部中，例如，设有与外部电连接的焊盘和与逻辑基板12电连接的通孔。从像素阵列单元31的每个单位像素32得到的像素信号是模拟信号，并且模拟像素信号经通孔等从像素基板11传输到逻辑基板12。
逻辑基板12如下的半导体基板：其中，电路图案相同的信号处理电路41L和信号处理电路41R形成为隔着间隔(或分割)区域42布置在左右。在该图中，间隔(或分割)区域42的宽度被扩大了很多，使得该图更易于理解。在后续的附图中也是如此处理。
信号处理电路41L例如进行预定信号处理以及存储经过信号处理的像素数据，预定信号处理包括从像素阵列单元31的左半区域中的每个单位像素32读取的模拟像素信号的数字化(AD转换)。另外，信号处理电路41L例如以预定顺序读取存储的像素数据并将数据输出到芯片外部。因此，通过像素阵列单元31的左半区域中的单位像素32得到的图像数据从信号处理电路41L输出。
信号处理电路41R例如进行预定信号处理以及存储经过信号处理的像素数据，预定信号处理包括从像素阵列单元31的右半区域中的每个单位像素32读取的模拟像素信号的数字化(AD转换)。另外，信号处理电路41R例如以预定顺序读取存储的像素数据并将数据输出到芯片外部。因此，通过像素阵列单元31的右半区域中的单位像素32得到的图像数据从信号处理电路41R输出。
另外，信号处理电路41L和信号处理电路41R例如与像素电路21和固态成像元件1的控制单元同步。
这样，根据像素基板11和逻辑基板12的层叠结构，像素基板11的面积和像素阵列单元31的面积能够基本相等。因此，能够减小固态成像元件1的尺寸，因而减小整个芯片的尺寸。另外，能够增大固态成像元件1的开口率。
而且，由于适于制备单位像素32等的处理能应用于像素基板11，并且适于制备信号处理电路41L和41R的处理能应用于逻辑基板12，所以能够在制造固态成像元件1时优化处理。
像素电路21的面积比曝光装置的曝光范围大，因此需要分区曝光。另外，信号处理电路41L和信号处理电路41R的面积比曝光装置的曝光范围小，能够单次曝光。
在下文中，信号处理电路41L和信号处理电路41R在不需要单独区分时简化表示为信号处理电路41。
{1-2.电路结构}
图2是示出固态成像元件1的像素基板11侧的像素电路21以及逻辑基板12侧的信号处理电路41L和41R的电路图。如上所述，像素电路21与信号处理电路41L和41R经通孔(未图示)电连接。
(像素电路21的结构)
首先，说明像素基板11侧的像素电路21的结构。在像素电路21中，除了其中以矩阵形式二维布置有单位像素32的像素阵列单元31之外，还设有行选择单元33，行选择单元33用于基于从逻辑基板12侧提供的地址信号以行为单位选择像素阵列单元31的每个单位像素32。这里，尽管行选择单元33设在像素基板11侧，但也可以设在逻辑基板12侧。
单位像素32例如包括作为光电转换元件的光电二极管51。另外，单位像素32除了包括光电二极管51之外，还包括四个晶体管，例如，传输晶体管(传输栅极)52、复位晶体管53、放大晶体管54和选择晶体管55。
这里，例如采用N沟道晶体管作为四个晶体管52～55。然而，这里举例说明的传输晶体管52、复位晶体管53、放大晶体管54和选择晶体管55的导电类型的组合只是示例，本发明不限于这种组合。换言之，可按需要采用P沟道晶体管的组合。
传输信号TRG、复位信号RST和选择信号SEL作为用于驱动单位像素32的驱动信号，从行选择单元33适当地提供给单位像素32。即，传输信号TRG作用于传输晶体管52的栅极，复位信号RST作用于复位晶体管53的栅极，选择信号SEL作用于选择晶体管55的栅极。
光电二极管51的正电极连接到低电位侧电源(例如接地)，光电二极管51将接收到的光(入射光)光电转换成对应于其光强度的电荷量的光电荷(这里是光电子)，并累积光电荷。光电二极管51的负电极经传输晶体管52电连接到放大晶体管54的栅极。电连接到放大晶体管54的栅极的节点56称为浮动扩散(floating diffusion，FD)单元(浮动扩散区域)。
传输晶体管52连接在光电二极管51的负电极和FD单元56之间。具有有源的高电平(例如，VDD电平)(下文称为“高有源”)的传输信号TRG从行选择单元33提供给传输晶体管52的栅极。响应于传输信号TRG，传输晶体管52改变为导通状态，将在光电二极管51中光电转换的光电荷传输到FD单元56。
复位晶体管53包括连接到像素电源VDD的漏极和连接到FD单元56的源极。高有源的复位信号RST从行选择单元33提供给复位晶体管53的栅极。响应于复位信号RST，复位晶体管53改变为导通状态，将FD单元56的电荷释放到像素电源VDD，因而复位FD单元56。
放大晶体管54包括连接到FD单元56的栅极和连接到像素电源VDD的漏极。因此，放大晶体管54输出已由复位晶体管53复位的FD单元56的电位作为复位信号(复位电平)Vreset。放大晶体管54还在信号电荷被传输晶体管52传输之后输出FD单元56的电位作为光累积信号(信号电平)Vsig。
选择晶体管55例如包括连接到放大晶体管54的源极的漏极和连接到信号线34的源极。高有源的选择信号SEL从行选择单元33提供至选择晶体管55的栅极。响应于选择信号SEL，选择晶体管55改变为导通状态，单位像素32改变为选择状态，从放大晶体管54输出的信号在信号线34中被读出。
从上文能够清楚地理解到，从单位像素32中，FD单元56的复位电位被读出作为复位电平Vreset，信号电荷被传输后FD单元56的电位在信号线34中依次被读出作为信号电平Vsig。另外，信号电平Vsig还包括复位电平Vreset的分量。
这里，尽管选择晶体管55的电路结构为连接着放大晶体管54的源极和信号线34，但其电路结构也可以是连接着像素电源VDD和放大晶体管54的漏极。
另外，单位像素32的像素结构不限于包括四个晶体管的像素结构。例如，可采用包括三个晶体管的像素结构，其中放大晶体管54具有选择晶体管55的作用，也可采用FD单元56之后的晶体管在多个光电转换元件之间(像素之间)共用的像素结构，也可采用任意结构的像素电路。(信号处理电路41L和41R的结构)
下面，说明逻辑基板12侧的信号处理电路41L和41R的结构。如上所述，信号处理电路41L和信号处理电路41R具有相同的电路图案。这里，将进行说明，着重于信号处理电路41L的结构。
信号处理电路41L是用于主要处理来自像素阵列单元31左半区域内单位像素32的像素信号的电路。信号处理电路41L包括电流源61L、解码器62L、控制单元63L、行解码器64L、信号处理单元65L、列解码器/感测放大器66L、存储单元67L、数据处理单元68L和接口(IF)单元69L。
电流源61L连接到各信号线34，在信号线34中，针对各像素列从像素阵列单元31的各单位像素32读出信号。电流源61L例如具有包括MOS晶体管的所谓负载MOS电路的结构，其中，栅极电位被偏压为恒定电位，使得向信号线34提供恒定电流。包括负载MOS电路的电流源61L向选定行的单位像素32的放大晶体管54提供恒定电流，且使放大晶体管54作为源极跟随器运行。
当在控制单元63L的控制下以行为单位选择像素阵列单元31的各单位像素32时，解码器62L向行选择单元33提供用于指定选定行的地址的地址信号。
当在控制单元63L的控制下像素数据被写入存储单元67L中或者像素数据从存储单元67L中被读出时，行解码器64L指定行地址。
信号处理单元65L至少包括AD转换器81L-1至81L-n，AD转换器81L-1至81L-n对通过信号线34从像素阵列单元31的各单位像素32读出的模拟像素信号进行数字化处理(AD转换)。因此，信号处理单元65L的结构为：其中，以像素列为单位并行地进行模拟像素信号的信号处理(列并行AD)。在下文中，在不需要单独区分时，将AD转换器81L-1至81L-n简化表示为AD转换器81L。
信号处理单元65L还包括用于生成基准电压的基准电压生成单元82L，在各AD转换器81L中进行AD转换时使用该基准电压。基准电压生成单元82L生成所谓斜坡波形(坡形波形)的基准电压，其电压值随时间而呈阶梯状变化。基准电压生成单元82L可具有例如采用数字-模拟转换(DAC)电路的结构。
例如针对像素阵列单元31的各像素列(即各信号线34)设置AD转换器81L。换言之，AD转换器81L是所谓的列并行AD转换器，只布置有像素阵列单元31的左半部的像素列的数量。因此，各AD转换器81L例如生成时间轴方向上的尺寸(脉冲宽度)对应于像素信号的电平大小的脉冲信号，测量该脉冲信号的一个周期的脉冲宽度的长度，因而实现AD转换处理。
更具体地，例如，如图2所示，AD转换器81L-1的结构为至少包括比较器(COMP)91L-1和计数器92L-1。比较器91L-1对两个输入进行比较，其中，通过信号线34从单位像素32读出的模拟像素信号(上述信号电平Vsig和复位电平Vreset)用作比较输入，从基准电压生成单元82L提供的斜波基准电压Vref用作基准输入。
因此，比较器91L-1例如在基准电压Vref高于像素信号时输出改变为第一状态(例如高电平)，在基准电压Vref等于或低于像素信号时输出改变为第二状态(例如低电平)。比较器91L-1的输出信号改变为脉冲宽度对应于像素信号的电平大小的脉冲信号。
例如，上/下计数器用于计数器92L-1。在计数器92L-1中，以与用于比较器91L的基准电压Vref的供给起始时序相同的时序提供时钟CK。计数器92L-1是上/下计数器，其与时钟CK同步地进行向下计数或向上计数，因而测量比较器91L-1的输出脉冲的脉冲宽度的期间，即从比较操作开始直到比较操作结束为止的比较周期。当进行测量操作时，关于从单位像素32连续读出的复位电平Vreset和信号电平Vsig，计数器92L-1对复位电平Vreset进行向下计数，对信号电平Vsig进行向上计数。
根据向下计数/向上计数的操作，能够得到信号电平Vsig和复位电平Vreset之间的差值。因此，在AD转换器81L-1中，除了进行AD转换处理之外，还进行相关双采样(CDS)处理。这里，CDS处理为，获得信号电平Vsig和复位电平Vreset之间的差值，并且去除单位像素32的复位噪声和比如放大晶体管54的阈值差异等像素特有的固定模式噪声。因此，计数器92L-1的计数结果(计数值)改变为模拟像素信号被数字化的数字值。
由于AD转换器81L-2至81L-n也具有与AD转换器81L-1相同的结构，所以省略了重复说明。另外，在下文中，在不需要单独区分时，将比较器91L-1至91L-n简化表示为比较器91L，在不需要单独区分时，将计数器92L-1至92L-n简化表示为计数器92L。
图3是示出信号处理单元65L的具体结构的示例的框图。信号处理单元65L除了包括AD转换器81L和基准电压生成单元82L之外，还包括数据锁存单元83L和并行串行(以下称为“并行-串行”)转换单元84L。因此，信号处理单元65L具有如下的管线结构：其中，在AD转换器81L中被数字化的像素数据被管线式传输到存储单元67L。在此情况下，信号处理单元65L通过AD转换器81L在一个水平周期内进行数字化处理，并且在一个水平周期内进行将数字化的像素数据传输到数据锁存单元83L的处理。
另外，列解码器/感测放大器66L设于存储单元67L处作为其周边电路。上述行解码器64L(参照图2)指定用于存储单元67L的行地址，列解码器指定用于存储单元67L的列地址。另外，感测放大器将通过位线从存储单元67L读取的弱电压放大到能够作为数字电平处理的电平。因此，通过列解码器/感测放大器66L读取的像素数据通过数据处理单元68L和接口单元69L被输出到逻辑基板12的外部。
这里，尽管举例说明了设有一个列并行AD转换器81L的情况，但本发明并不局限于此。也可以采用这样的结构，其中，设有两个以上的AD转换器81L，并且在两个以上的AD转换器81L中并行进行数字化处理。
在此情况下，例如，在像素阵列单元31的信号线34的延伸方向上布置两个以上的AD转换器81L，即在像素阵列单元31的上侧和下侧分开布置。当设有两个以上的AD转换器81L时，相应地设有两个数据锁存单元83L、两个并行-串行转换单元84L和两个存储单元67L(两个系统)。
以这种方式，在结构例如为设有两个系统的AD转换器81L的固态成像元件1中，对每两个像素行并行地进行行扫描。因此，一个像素行的各像素的信号在像素阵列单元31的垂直方向的一侧被读出，另一个像素行的各像素的信号在像素阵列单元31的垂直方向的另一侧被读出，并且在两个AD转换器81L中并行地进行数字化处理。类似地，并行地进行之后的信号处理。因此，相比于对一个像素行进行行扫描的情况，能够高速地读取像素数据。
尽管省略了具体的附图和说明，但信号处理电路41R的结构与信号处理电路41L的结构类似。因此，信号处理电路41R主要对来自像素阵列单元31的右半区域内的单位像素32的像素信号进行处理。
在下文中，在未图示的信号处理电路41R的元件的附图标记中，用字母R代替分配给信号处理电路41L的元件的附图标记中的字母L。
{1-3.逻辑基板12的布局}
图4示出了逻辑基板12的布局的示例。如图4所示，逻辑基板12的信号处理电路41L和信号处理电路41R具有两侧对称的相同布局。
在信号处理电路41L中，AD转换单元101L-1、存储单元102L-1、逻辑单元103L、存储单元102L-2和AD转换单元101L-2从顶部到底部层叠。另外，接口单元104L-1布置在层叠部的左边，接口单元104L-2布置在层叠部的右边。而且，通孔105L-1至105L-4布置在信号处理电路41L的垂直端部和水平端部处。
在AD转换单元101L-1和101L-2中，例如，图2和图3中所示的电流源61L、AD转换器81L-1至81L-n、基准电压生成单元82L、数据锁存单元83L和并行-串行转换单元84L分开布置。
在该示例中，在AD转换单元101L-1和101L-2中，AD转换器81L和与其相关的电路部层叠且布置在三级中。即，在信号处理电路41L中，AD转换器81L和与其相关的电路部分离地布置成六个系统。因此，信号处理电路41L例如对每六个像素行并行地进行行扫描。
另外，来自像素阵列单元31的各单位像素32的像素信号经通孔105L-1至105L-4提供给布置在AD转换单元101L-1和101L-2中的各AD转换器81L。
在存储单元102L-1和102L-2中，例如，图3所示的列解码器/感测放大器66L和存储单元67L分开布置。因此，存储单元102L-1存储从AD转换单元101L-1提供的像素数据，存储单元102L-2存储从AD转换单元101L-2提供的像素数据。
在逻辑单元103L中，例如，布置有图2所示的解码器62L、控制单元63L、行解码器64L和数据处理单元68L。
在接口单元104L-1和104L-2中，例如，布置有图2所示的接口单元69L。
由于信号处理电路41R的布局与信号处理电路41L的布局相同，所以省略了重复说明。
另外，上述信号处理电路41L和41R的结构和布局只是示例，也可采用上述结构和布局之外的结构和布局。
{1-4.固态成像元件1的图像处理}
下面，参照图5和图6简要说明固态成像元件1的图像处理。
图5示出了连接固态成像元件1的信号处理电路41L和41R与外部信号处理LSI(大规模集成电路)121的方法的示例。具体地，信号处理LSI 121连接到信号处理电路41L的接口单元104L-1和信号处理电路41R的接口单元104R-2。
例如，当通过固态成像元件1成像图6的目标141时，来自像素阵列单元31的左半区域内的单位像素32的像素信号提供给信号处理电路41L，来自像素阵列单元31的右半区域内的单位像素32的像素信号提供给信号处理电路41R，即，对应于目标141的左半部的像素信号提供给信号处理电路41L，对应于目标141的右半部的像素信号提供给信号处理电路41R。
信号处理电路41L基于像素电路21提供的像素信号生成对应于目标141的左半部的图像数据142L。类似地，信号处理电路41R基于像素电路21提供的像素信号生成对应于目标141的右半部的图像数据142R。
因此，信号处理电路41L从接口单元104L-1输出生成的图像数据142L，并将该数据提供给信号处理LSI 121。信号处理电路41R从接口单元104R-2输出生成的图像数据142R，并将该数据提供给信号处理LSI 121。
信号处理LSI 121通过同步图像数据142L和图像数据142R生成一条图像数据143，并输出生成的图像数据143。
这样，在固态成像元件1中，由于独立地生成图像数据的左边和右边，所以能够进行高速处理。
{1-5.信号处理电路41L和41R的具体结构}
顺便提及地，上文已说明了信号处理电路41L和41R具有相同电路图案的情况。尽管用于相同实际功能的电路图案相同，但是存在如下的构造：在处理来自像素阵列单元31的将要在左边和右边进行信号处理的区域内的单位像素32的像素信号时，信号处理电路41L和41R中并不都设有电路图案，而是在其中的任一者中设有电路图案，这也足够了。
特别地，可以是这样的结构，即在参照图4说明的逻辑基板12内，对于逻辑单元103L和103R而言，在任何一侧设置就足够了。
例如，如图7中的左边所示，由于信号处理电路41L和41R具有相同的电路图案，所以具有不同功能的模块A至C设于信号处理电路41L和41R中。
这里，当在信号处理电路(芯片)41L和41R中的任一个中设置模块B和C足够时，通常，例如，如图7中左边的阴影部分所示，在信号处理电路41L中模块B变化到待机状态，并且在信号处理电路41R中模块C变化到待机状态。
这里，待机状态例如是如下状态：其中，例如根据布线层的结构，用于输入和输出信号的布线不连接到设于基板层中的模块B和C，并且，模块B和C基本上不使用，待机状态下的结构如图7的阴影部分所示。
即，在使用具有相同电路图案的多个信号处理电路41的情况下，当设于各信号处理电路41中的相同模块之中的任意一个起作用时，如果不需要其它模块起作用，则通常如图7的左边所示，只保留必须的模块，其它模块变为不使用的待机状态。
然而，在这样的结构中，浪费了处于待机状态且不起作用的模块，并且安装区域被不起作用的模块占据。
因此，如图7中的右边所示，在信号处理电路41L和41R的最上层中，并且进一步地，在对应于信号处理电路41L和41R的区域中，设有作为不同布线层的单次曝光布线层。因此，模块A和C设在信号处理电路41L的最上层的布线层中，模块A和B设在信号处理电路41R的最上层的布线层中。
更具体地，如图8的侧面剖面图所示，在信号处理电路41L和41R中，在最下层的基板层151中，相同的元件以相同的图案形成，布线层152设在基板层151上方的层中。布线层152从图的底部起包括布线层161和162。
布线层161形成在对应于信号处理电路41L和41R的区域中，并且以通过分区曝光形成的相同的布线图案形成。通常的信号处理电路41L和41R只包括基板层151和布线层161。但是，在本发明中，还设有布线层162作为最上层，布线层162具有如下布线图案：其中，对应于信号处理电路41L和41R的区域根据单次曝光而不同(左右不同)。
即，根据具有进行分区曝光的相同布线图案的布线层161，形成比如AND电路或OR电路等基本单元。
由于布线层162具有根据单次曝光而左右不同的布线结构，所以当布线层161的比如AND电路或OR电路等基本单元之间的连接变化时，信号处理电路41L和41R中形成有具有不同功能的模块。
因此，如上所述，可以在各信号处理电路41L和41R中单独形成布线图案。在信号处理电路41L和41R中，能够减少处于待机状态(即不起作用)的模块的个数。因此，能够减少浪费的模块，并且增加具有安装作用的模块的个数。
特别地，在参照图4所述的逻辑基板12内，逻辑单元103L和103R的布线层162具有不同的布线图案。例如，设于任何一侧就足够的模块可以设置在任何一侧。
<第一实施例的变型例>
上文已说明了这样的示例，在基板层151上，根据分区曝光布线层161形成于对应于信号处理电路41L和41R的区域中，在基板层151上面的层中，根据单次曝光具有不同布线图案的布线层162形成于对应于信号处理电路41L和41R的区域中。可选择地，在位于基板层151上方的所有布线层中，根据单次曝光，不同的布线图案形成于对应于信号处理电路41L和41R的区域中。
如图9所示，根据单次曝光形成的布线层171形成于基板层131上方的层中。即，在图9中，对应于图8中包括根据分区曝光形成的布线层161和根据单次曝光形成的布线层162的布线层152的所有布线层由布线层171构成，在布线层171中，根据单次曝光，不同的布线图案形成在对应于信号处理电路41L和41R的区域。
在这样的结构中，能够安装具有更高自由度的功能的模块。基于图1、图8和图9，应当理解第一基板11包括具有像素阵列单元31的像素电路21。第二基板12包括用于处理来自像素阵列单元31的信号的信号处理电路41L和41R。第二基板12包括布线层(例如，图8中的层162或者图9中的层171)，布线区域R1和R2电连接到信号处理电路41L和41R中相应的一个。各信号处理电路41L和41R具有相同的电路图案。第二基板12和第一基板11堆叠，各布线区域R1和R2的布线图案不同。在图8中，布线层162是第二基板12中布线结构(例如层152)的一部分，并且堆叠在布线结构的另一部分(例如层161)上。在图9中，布线层(例如层171)是第二基板12中的整个布线结构。在图8和图9中，布线区域的第一部分(例如R1)对应于第二基板12的第一逻辑电路(例如41L)，布线区域的第二部分(例如R2)对应于第二基板12的第二逻辑电路(例如41R)。应当理解，各信号处理电路41L和41R的功能基于连接到各信号处理电路41L和41R的各布线区域R1和R2的布线图案是可变化的。
<2.第二实施例>
上文已说明了这样的示例，其中，在最上层的布线层中，在信号处理电路41L和41R的区域中，根据单次曝光形成不同布线图案，因而在信号处理电路41L和41R中实现不同功能。但是，信号处理电路41L和41R例如具有彼此不同的两种功能。在各信号处理电路41中，根据通过信号线提供的1位切换信号中的高或低，可对两种不同的功能进行切换。
例如，如图10所示，在既具有左图像处理功能又具有右图像处理功能的信号处理电路(图中的芯片)41L和41R中，设有用于接收切换信号的端子181L和181R。来自信号线的固定状态的切换信号通过由根据加工步骤形成的图8中的布线层152所形成的端子152L和152R被提供给端子181L和181R。
当切换信号为低时，信号处理电路41使左图像处理功能有效，并且使右图像处理功能无效。类似地，当切换信号为高时，信号处理电路41使右图像处理功能有效，并且使左图像处理功能无效。
因此，当设有如下结构时，即低的切换信号通过端子152L被提供给端子181L，且高的切换信号通过端子152R被提供给端子181R，附图中的信号处理电路41L可作为用于进行左图像处理的信号处理电路，信号处理电路41R可作为用于进行右图像处理的信号处理电路。换言之，在与信号处理电路41R处理来自像素阵列单元31的第二部分(例如，对应于所捕获图像的右侧的部分)的信号不同的时间，信号处理电路41L处理来自像素阵列单元31的第一部分(例如，对应于所捕获图像的左侧的部分)的信号。
因此，当布置在逻辑基板12中时，如果不区分左右地布置信号处理电路41，则能够根据所布置的位置实现功能。
因此，不需要准备具有不同功能的信号处理电路41，可减少用于区分具有不同功能的各信号处理电路41的布置的时间和精力，因而能够降低制造成本。
应当指出，在上文中，有两种信号处理电路41L和41R，因此切换信号是1位信号。可选择地，当一个以上(例如2n)的信号处理电路41具有2n种不同功能时，根据布置位置切换和提供n位切换信号，因而能够根据各位置切换功能。
<第二实施例的第一变型例>
已经说明了这样的示例，其中，布线层152所提供的切换信号被提供给端子181L和181R。可选择地，如图11所示，向逻辑基板12提供切换信号所经由的信号线可连接在接合点12L和12R处。
在这样的结构中，信号处理电路41L和41R可根据通过接合点12L和12R提供的固定切换信号的高或低适当地切换左图像处理功能和右图像处理功能。
<第二实施例的第二变型例>
另外，如图12所示，信号处理电路41L和41R中可分别设有寄存器201L和201R。寄存器201L和201R通过未图示的器件的控制部件写入和存储预定值，并根据所存储的值输出高或低的切换信号。
在这样的结构中，信号处理电路41L和41R可基于寄存器(附图中的寄存器)201L和201R中存储的切换信号的高或低通过端子181L和181R切换功能。
这里，寄存器201L和201R可通过未图示的器件的控制部件(例如每当器件启动时)存储固定的切换信号。
<第二实施例的第三变型例>
而且，如图13所示，在信号处理电路41L和41R中，可设有电子熔丝(附图中的熔丝)221L和221R，电子熔丝221L和221R能够根据包括电或比如紫外光等光的电磁波应力只切换输出值一次。电子熔丝(附图中的熔丝)221L和221R根据包括电或比如紫外光等光的电磁波应力存储各步骤的预定值，并根据所存储的值输出高或低的切换信号。
在这样的结构中，信号处理电路41L和41R可基于电子熔丝221L和221R输出的切换信号的高或低通过端子181L和181R切换功能。
<第二实施例的第四变型例>
另外，如图14所示，在信号处理电路41L和41R中，例如，可设有电可擦除可编程只读存储器(Electrically Erasable Programmable Read-only Memory，EEPROM)(附图中的e2p)241L和241R，EEPROM 241L和241R作为非易失性存储器能够由控制器件(未图示)从外部控制输出值。EEPROM 241L和241R通过未图示的器件的控制部件从外部写入和存储预定输出值，并根据所存储的输出值输出高或低的切换信号。
在这样的结构中，信号处理电路41L和41R可基于EEPROM 241L和241R输出的切换信号的高或低通过端子181L和181R切换功能。
<第二实施例的第五变型例>
而且，如图15所示，在信号处理电路41L和41R中可分别设有外部端子251L和251R。
在这样的结构中，信号处理电路41L和41R可基于通过外部端子251L和251R提供给端子181L和181R的切换信号的高或低切换功能。
<3.第三实施例>
上文已说明了在信号处理电路41L和41R中实现不同功能的结构。可选择地，为了实现信号处理电路41L和41R同步的操作，可向信号处理电路41L和41R提供相同的基准时钟信号。
即，如图16所示，当信号处理电路41L和41R中分别设有具有相同功能的信号处理单元271L和271R时，向信号处理电路41L和41R提供基准时钟信号(附图中的输入时钟)。应当指出，术语“信号处理单元271L和271R”通常是指执行由上述信号处理电路41L和41R进行的各种功能的模块。
因此，在信号处理电路41L和41R中，信号处理单元271L和271R能够基于所提供的基准时钟信号执行信号处理。
因此，由于信号处理单元271L和271R利用基准时钟信号执行操作，所以能够同步处理，例如实现所捕获图像的左右同步，防止左右图像组进行的信号处理非同步所致的图像质量降低，并获得高图像质量。
<第三实施例的第一变型例>
尽管上文已说明了信号处理单元271L和271R不变地采用所提供的基准时钟信号的示例，但也可以采用使用包括锁相环(phase locked loop，PLL)的乘法函数以预定比值与基准时钟信号相乘的时钟信号。
图17示出了这样的结构示例，即在信号处理电路41L和41R中分别设有具有相同功能的信号处理单元271L和271R，向信号处理电路41L和41R提供基准时钟信号，在信号处理单元271L和271R的前一级处设有乘法器单元(附图中的PLL)281L和281R。
因此，由于信号处理单元271L和271R利用通过乘法器单元281L和281R与基准时钟信号相乘的时钟信号执行操作，所以能够同步处理，例如实现所捕获图像的左右同步，并获得高图像质量。
<第三实施例的第二变型例>
尽管上文已说明了向信号处理电路41L和41R提供基准时钟信号的示例，但也可向信号处理电路41L和41R中的任何一个提供基准时钟信号，并且提供有基准时钟信号的信号处理电路41也可向未提供有基准时钟信号的信号处理电路41提供基准时钟信号。
即，如图18所示，向信号处理电路41L提供基准时钟信号，提供有基准时钟信号的信号处理电路41L可向未提供有基准时钟信号的信号处理电路41R提供基准时钟信号。
在这样的结构中，由于与如上所述相同的原因，所以能够获得高图像质量，并能减少外部端子的个数。
应当指出，尽管图18已说明了信号处理电路41L接收所提供的基准时钟信号并将该结果提供给信号处理电路41R的示例，但也可以是信号处理电路41R接收所提供的基准时钟信号并将该信号提供给信号处理电路41L。另外，当设有两个以上的信号处理电路41时，任何一个信号处理电路41可接收所提供的基准时钟信号，并将该基准时钟信号提供给未提供有基准时钟信号的其它信号处理电路41。
<第三实施例的第三变型例>
上文已说明了这样的示例，即向信号处理电路41L和41R中的任何一个提供基准时钟信号，提供有基准时钟信号的信号处理电路41向未提供有基准时钟信号的信号处理电路41提供基准时钟信号。
然而，进一步地，向信号处理电路41L和41R中的任一个提供基准时钟信号，并且额外地，提供有基准时钟信号的信号处理电路41与该基准时钟信号相乘。之后，可以将与基准时钟信号相乘的时钟信号提供给未提供有基准时钟信号的信号处理电路41。
即，如图19所示，将基准时钟信号提供给信号处理电路41L。在提供有基准时钟信号的信号处理电路41L中，乘法器单元281L进行基准时钟信号的相乘。之后，将与基准时钟信号相乘后的时钟信号提供给未提供有基准时钟信号的信号处理电路41R。
在这样的结构中，由于与如上所述相同的原因，所以能够获得高图像质量，并能减少外部端子的个数。
应当指出，尽管图19已说明了这样的示例，信号处理电路41L接收所提供的基准时钟信号，进行相乘，之后将结果提供给信号处理电路41R，但也可以是信号处理电路41R接收所提供的基准时钟信号，进行相乘，之后将结果提供给信号处理电路41L。另外，当设有两个以上的信号处理电路41时，任何一个信号处理电路41可接收所提供的基准时钟信号，进行相乘，之后将与基准时钟信号相乘后的时钟信号提供给其它信号处理电路41。另外，图19中阴影部分所表示的乘法器单元281R’表示图17中的乘法器单元281R处于待机状态。
<第三实施例的第四变型例>
尽管上文已说明了将基准时钟信号和与基准时钟信号相乘的时钟信号中的任何一个提供给信号处理电路41L和41R中的任何一个的示例，但也可以以矩阵的状态提供。
即，如图20所示，模拟信号处理单元291L、数字信号处理单元292L以及乘法器单元281L-1和281L-2设于信号处理电路41L中。另外，在信号处理电路41R中，设有模拟信号处理单元291R、数字信号处理单元292R和乘法器单元281R。
因此，信号处理电路41L接收所提供的基准时钟信号，乘法器单元281L-1进行基准时钟信号的乘法运算并将结果提供给数字信号处理单元292L和292R，并且乘法器单元281L-2进行基准时钟信号的乘法运算并将结果提供给模拟信号处理单元291L。
另外，信号处理电路41R接收所提供的基准时钟信号，乘法器单元281R进行基准时钟信号的乘法运算并将结果提供给模拟信号处理单元291R。
在这样的结构中，在信号处理电路41R中，从外部提供基准时钟信号，并且由信号处理电路441L提供与基准时钟信号相乘后的时钟信号。
在任何情况下，由于能够实现模拟信号处理单元291L和291R以及数字信号处理单元292L和292R同步的操作，所以能够获得高图像质量。
应当指出，也可以采用如下的结构，其中，替换图20中的信号处理电路41L和41R的结构。另外，图20中的阴影部分所表示的乘法器单元281R’-2表示与乘法器单元281L-2对应的乘法器单元281R-2处于待机状态。
<4.第四实施例>
尽管上文已说明了接收所提供的基准时钟信号并且信号处理电路41L和41R的信号处理单元的操作同步的示例，但对齐信号处理电路41L和41R中设置的ADC组的基准，因此，可以校正根据ADC的特征差异。
图21示出了信号处理电路41L和41R的结构示例，其中，对齐信号处理电路41L和41R中设置的ADC组(多个AD转换器81的组合)的基准电压(基准)，因而能够校正根据AD转换器81的特征差异。
图21的上部示出了像素基板11上的像素阵列单元31和像素组，像素阵列单元31是用作信号处理电路41L和41R中的每个的处理范围，并且包括n列的左半部和m列的右半部，像素组是通过将该区域分成上半部和下半部处理区域而形成。在此情况下，左上部为第一像素组31L-1，右上部为第二像素组31R-1，左下部为第三像素组31L-2，右下部为第四像素组31R-2。
另外，在逻辑基板12中，在信号处理电路41L中，设有参照图4所述的AD转换单元(ADC组)101L-1和AD转换单元(ADC组)101L-2、钳位计算单元301L、数字模拟转换单元(DAC)302L以及特征差异存储单元303。
而且，在信号处理电路41R中，设有AD转换单元(ADC组)101R-1、AD转换单元(ADC组)101R-2、钳位计算单元301R和DAC 302R。
AD转换单元(ADC组)101L-1、AD转换单元(ADC组)101R-1、AD转换单元(ADC组)101L-2和AD转换单元(ADC组)101R-2进行第一像素组31L-1、第二像素组31R-1、第三像素组31L-2和第四像素组31R-2的像素信号的模拟数字转换，并输出转换后的信号。
因此，AD转换单元(ADC组)101L-1和AD转换单元(ADC组)101R-1将转换成数字信号的像素阵列单元31中的左上和右上半部的像素组的像素信号提供给钳位计算单元301L。另外，AD转换单元(ADC组)101L-2和AD转换单元(ADC组)101R-2将转换成数字信号的像素阵列单元31中左下和右下半部的像素组的像素信号提供给钳位计算单元301R。在此情况下，AD转换单元(ADC组)101L-1、AD转换单元(ADC组)101R-1、AD转换单元(ADC组)101L-2和AD转换单元(ADC组)101R-2将像素信号输出到后续级(附图中表示为“输出”)。这里，输出的像素信号经过并行串行转换，并且作为由上述图3的信号处理单元65输出的像素信号输出。
钳位计算单元301L基于设于像素阵列单元31的第一像素组31L-1和第二像素组31R-1的周边区域中的遮光区域(未图示)的像素的像素信号(所述像素信号被AD转换单元(ADC组)101L-1和AD转换单元(ADC组)101R-1转换成数字信号)计算基准电平。因此，钳位计算单元301L将基准电平的平均值、最小值和最大值中的任何一个输出到DAC 302L作为校正电平。钳位计算单元301L实时地重复类似的处理，并且反复输出校正电平。
类似地，钳位计算单元301R基于设于像素阵列单元31的第三像素组31L-2和第四像素组31R-2的周边区域中的遮光区域(未图示)的像素的像素信号(所述像素信号被AD转换单元(ADC组)101L-2和AD转换单元(ADC组)101R-2转换成数字信号)计算基准电平。因此，钳位计算单元301R将基准电平的平均值、最小值和最大值中的任何一个输出到DAC 302R作为校正电平。钳位计算单元301R实时地重复类似的处理，并且反复输出校正电平。
DAC 302L将钳位计算单元301L所提供的校正电平的信号提供给AD转换单元(ADC组)101L-1和AD转换单元(ADC组)101R-1作为从数字信号转换成模拟信号的基准电压(基准)。在此情况下，DAC 302L输出基准电压(基准)同时控制增益，使得通过特征差异存储单元303校正相互的特征差异。
DAC 302R将钳位计算单元301R所提供的校正电平的信号提供给AD转换单元(ADC组)101L-2和AD转换单元(ADC组)101R-2作为从数字信号转换成模拟信号的基准电压(基准)。在此情况下，DAC 302R输出基准电压(基准)同时控制增益，使得通过特征差异存储单元303校正相互的特征差异。
即，DAC 302L和302R用作上述图2中的基准电压生成单元82L。
当固态成像元件1的电源关闭时，特征差异存储单元303使像素阵列单元31的所有像素作为遮光像素成像，并且存储它们的差异作为基于由AD转换单元(ADC组)101L-1和AD转换单元(ADC组)101R-1，以及AD转换单元(ADC组)101L-2和AD转换单元(ADC组)101R-2转换成数字信号的像素信号的特征差异。
更具体地，特征差异存储单元303计算并存储AD转换单元(ADC组)101L-1和AD转换单元(ADC组)101R-1之间的输出差异作为AD转换单元(ADC组)101L-1和AD转换单元(ADC组)101R-1之间的特征差异，并且，计算并存储AD转换单元(ADC组)101L-2和AD转换单元(ADC组)101R-2之间的输出差异作为AD转换单元(ADC组)101L-2和AD转换单元(ADC组)101R-2之间的特征差异。因此，特征差异存储单元303控制DAC 302L和302R的增益以抵消所存储的特征差异。
钳位计算单元301L根据计算得到用于控制AD转换单元(ADC组)101L-1和AD转换单(ADC组)101R-1的基准电压(基准)的校正电平，并且输出所得到的电平。
类似地，钳位计算单元301R根据计算得到用于控制AD转换单元(ADC组)101L-2和AD转换单元(ADC组)101R-2的基准电压(基准)的校正电平，并且输出所得到的电平。
因此，几乎相同的基准电压(基准)被提供给AD转换单元(ADC组)101L-1和AD转换单元(ADC组)101R-1。因此，能够调节第一像素组31L-1和第二像素组31R-1的颜色显色(development)的平衡，并且基本上能够调整白平衡。因此，能够调整AD转换单元(ADC组)101L-1和AD转换单元(ADC组)101R-1的特性。
类似地，几乎相同的基准电压(基准)被提供给AD转换单元(ADC组)101L-2和AD转换单元(ADC组)101R-2。因此，能够调节第三像素组31L-2和第四像素组31R-2的颜色显色的平衡，并且基本上能够调整白平衡。因此，能够调整AD转换单元(ADC组)101L-2和AD转换单元(ADC组)101R-2的特性。
然而，如图21所示，信号处理电路41L中设有AD转换单元(ADC组)101L-1和AD转换单元(ADC组)101L-2，信号处理电路41R中设有AD转换单元(ADC组)101R-1和AD转换单元(ADC组)101R-2。由于它们的差异，所以寄生电容不同，并且通常提供不同的特性。
因此，在第一像素组31L-1和第二像素组31R-1以及第三像素组31L-2和第四像素组31R-2中，能够在它们区域中的像素之间调整颜色的显色。然而，包括AD转换单元(ADC组)101L-1和AD转换单元(ADC组)101R-1的第一ADC组与包括AD转换单元(ADC组)101L-2和AD转换单元(ADC组)101R-2的第二ADC组之间的特性是不同的。因此，在第一像素组31L-1和第二像素组31R-1之间以及在第三像素组31L-2和第四像素组31R-2之间的颜色显色存在差异，所以存在图像质量降低的风险。
因此，特征差异存储单元303通过在电源即将关闭之前将所有像素设置在遮光状态来成像黑色图像，此时将DAC 302L和302R的增益设为最大值，测量并存储第一像素组31L-1和第二像素组31R-1与第三像素组31L-2和第四像素组31R-2之间的输出差异作为特征差异。该特征差异是由ADC组(包括AD转换单元(ADC组)101L-1和AD转换单元(ADC组)101R-1的第一ADC组与包括AD转换单元(ADC组)101L-2和AD转换单元(ADC组)101R-2的第二ADC组)之间的特性的差异所产生的差异。当根据将参照图23说明的特征差异校正处理存储特征差异时，特征差异存储单元303调整DAC 302L和302R之间的增益以校正所存储的特征差异，并在将参照图22说明的ADC特征差异存储处理中输出基准电压(基准)。
因此，当校正ADC组之间的特征差异时，能够防止像素阵列单元31中的第一像素组31L-1和第二像素组31R-1与第三像素组31L-2和第四像素组31R-2之间产生的颜色显色的差异，并且能够根据多个ADC组实现高速处理。
应当指出，术语“特征差异”包括偏移分量和增益分量。偏移分量表示AD转换单元(ADC组)101L-1、AD转换单元(ADC组)101R-1、AD转换单元(ADC组)101L-2和AD转换单元(ADC组)101R-2输出的数字信号中的基准电平的偏差，这些基准电平由钳位计算单元301L和301R调节。
另外，增益分量表示相对于由包括AD转换单元(ADC组)101L-1和AD转换单元(ADC组)101R-1的第一ADC组以及包括AD转换单元(ADC组)101L-2和AD转换单元(ADC组)101R-2的第二ADC组的钳位计算单元301L和301R所提供的校正电平的线性偏差，所述校正电平由钳位计算单元301L和301R调节。
<ADC组特征差异校正处理>
下面，将参照图22的流程图说明图21的信号处理电路41L和41R所进行的ADC组之间的差异的校正处理。应当指出，在该处理中，认为连续提供从由像素阵列单元31内像素的光电二极管根据光电转换所连续产生的模拟信号得到的像素信号。
在步骤S11中，AD转换单元(ADC组)101L-1将第一像素组31L-1提供的模拟信号转换成数字信号，将结果提供给钳位计算单元301L和特征差异存储单元303，并输出该结果作为像素信号。
在步骤S12中，AD转换单元(ADC组)101R-1将第二像素组31R-1提供的模拟信号转换成数字信号，将结果提供给钳位计算单元301L和特征差异存储单元303，并输出该结果作为像素信号。
在步骤S13中，钳位计算单元301L判断当前像素是否为设于像素阵列单元31的周围区域中的遮光像素，并且，当判定为遮光像素时，处理行进到步骤S14。
在步骤S14中，钳位计算单元301L基于根据从由作为第一ADC组(其目标是第一像素组31L-1和第二像素组31R-1)的AD转换单元(ADC组)101L-1和AD转换单元(ADC组)101R-1输出的数字信号得到的像素信号的基准电平计算并存储偏移量。即，从遮光像素提供的像素值应当被提供作为基准电平的信号。然而，根据AD转换单元(ADC组)101L-1和AD转换单元(ADC组)101R-1的特征，可能存在偏离基准电平的像素值。因此，钳位计算单元301L计算偏离量作为偏移量，并存储该偏移量用于多个像素。
在步骤S15中，钳位计算单元301L将存储的多个像素的偏移量的平均值、最小值或最大值与AD转换单元(ADC组)101L-1和AD转换单元(ADC组)101R-1的像素信号相乘，以设置校正电平，并将结果输出到DAC 302L。即，钳位计算单元301L依次为将作为基准电平的遮光像素的像素值和来自DAC 302L的只偏离存储的偏移量的基准电压(基准)设置校正电平，并将结果输出到DAC 302L。应当指出，在步骤S13中，当判定出当前像素不是遮光像素时，跳过步骤S14的处理。
在步骤S16中，DAC 302L将钳位计算单元301L所提供的校正电平的数字信号转换成模拟信号，并将转换后的信号输出到作为第一ADC组(其目标为第一像素组31L-1和第二像素组31R-1)的AD转换单元(ADC组)101L-1和AD转换单元(ADC组)101R-1作为基准电压(基准)。
在步骤S17中，AD转换单元(ADC组)101L-2将第三像素组31L-2和第四像素组31R-2提供的模拟信号转换成数字信号，将转换后的信号提供给钳位计算单元301R和特征差异存储单元303，并输出该结果作为像素信号。
在步骤S18中，AD转换单元(ADC组)101R-2将第三像素组31L-2和第四像素组31R-2提供的模拟信号转换成数字信号，将转换后的信号提供给钳位计算单元301R和特征差异存储单元303，并输出该结果作为像素信号。
在步骤S19中，钳位计算单元301R判断当前的像素是否为设于像素阵列单元31的周围区域中的遮光像素，当判断为遮光像素时，处理前进到步骤S20。
在步骤S20中，钳位计算单元301R基于根据从作为ADC组(其目标是第三像素组31L-2和第四像素组31R-2)的AD转换单元(ADC组)101L-2和AD转换单元(ADC组)101R-2输出的数字信号得到的像素信号的基准电平计算偏移量，并存储用于多个像素的偏移量。
在步骤S21中，钳位计算单元301R将存储的多个像素的偏移量的平均值、最小值或最大值与AD转换单元(ADC组)101L-2和AD转换单元(ADC组)101R-2的像素信号相乘，以设置校正电平，并将结果输出到DAC 302R。应当指出，在步骤S19中，当判定当前像素不是遮光像素时，跳过步骤S20的处理。
在步骤S22中，DAC 302R将钳位计算单元301R所提供的校正电平的数字信号转换成模拟信号，并将转换后的信号输出到作为第二ADC组(其目标为第三像素组31L-2和第四像素组31R-2)的AD转换单元(ADC组)101L-2和AD转换单元(ADC组)101R-2作为基准电压(基准)。在此情况下，DAC 302R根据存储在特征差异存储单元303中的特征差异(增益分量)输出与增益相乘后的基准电压(基准)。
根据上述处理，当提供遮光区域外部的像素信号时，基于使用AD转换单元(ADC组)101L-1和AD转换单元(ADC组)101R-1作为基准的AD转换单元(ADC组)101L-2和AD转换单元(ADC组)101R-2的特征差异(其存储在特征差异存储单元303中)，调节DAC 302R的增益，并输出基准电压。因此，基准电压(基准)被提供给AD转换单元(ADC组)101L-2和AD转换单元(ADC组)101R-2，使得包括AD转换单元(ADC组)101L-1和AD转换单元(ADC组)101R-1的第一ADC组与包括AD转换单元(ADC组)101L-2和AD转换单元(ADC组)101R-2的第二ADC组的特征差异的增益分量被抵消。
在此情况下，由于基于偏移量设置的校正电平被提供给DAC 302L和302R，所以也能校正特征差异中的偏移分量。即，特征分量中的偏移分量在第一像素组31L-1和第二像素组31R-1以及第三像素组31L-2和第四像素组31R-2中由钳位计算单元301L和301R独立地校正。另外，特征分量中的增益分量由特征差异存储单元303基于作为第一像素组31L-1和像素组31R-1与第三像素组31L-2和第四像素组31R-2之间的输出差异获得的特征差异被相对地校正。
因此，在对将被抵销的不同的ADC组之间的特征差异进行操作时，能够实现像素阵列单元31的整体地适当的颜色的显色，并且能够获得高图像质量。另外，由于能够动态地校正特征差异(特别地，偏移分量)，所以能够长时间地保持适当的颜色的显色，并长时间地保证图像质量。另外，由于ADC组之间的特征差异是由于因布局所致的寄生电容的变化而导致的，所以ADC组的布局在一定程度上具有对称基础，并且通过其它的专业知识和试错法进行调整。然而，由于布局可以不会受寄生电容影响，所以能够提高ADC布局的自由度。应当指出，以下将参照图23说明存储特征差异的处理。
另外，当提供遮光区域的像素信号时，计算并调整作为AD转换单元(ADC组)101L-1、AD转换单元(ADC组)101R-1、AD转换单元(ADC组)101L-2和AD转换单元(ADC组)101R-2的特征差异的偏移分量，并且动态地校正基准电压(基准)。
<特征差异存储处理>
下面，将参照图23的流程图说明特征差异存储处理。
在步骤S41中，配置成控制像素阵列单元31的操作的控制单元(未图示)判断是否进行了关闭固态成像元件1的电源的操作，并重复类似的处理，直到判定为已被关闭。之后，在步骤S41中，当判定电源关闭时，处理前进到步骤S42。
在步骤S42中，像素阵列单元31在整个区域被遮光时形成黑色图像。即，所有的像素是遮光像素，并且在任何一个像素被读取时能够被作为遮光像素处理。
在步骤S43中，特征差异存储单元303增大(或者可选择地，最大化)DAC 302L和302R的增益，并将基准电压(基准)提供给AD转换单元(ADC组)101L-1、AD转换单元(ADC组)101R-1、AD转换单元(ADC组)101L-2和AD转换单元(ADC组)101R-2。
在步骤S44中，AD转换单元(ADC组)101L-1将第一像素组31L-1的像素值转换成数字信号，并将结果输出到钳位计算单元301L和特征差异存储单元303作为像素信号。
在步骤S45中，AD转换单元(ADC组)101R-1将第二像素组31R-1的像素值转换成数字信号，并将结果输出到钳位计算单元301L和特征差异存储单元303作为像素信号。
在步骤S46中，AD转换单元(ADC组)101L-2将第三像素组31L-2的像素值转换成数字信号，并将结果输出到钳位计算单元301R和特征差异存储单元303作为像素信号。
在步骤S47中，AD转换单元(ADC组)101R-2将第四像素组31R-2的像素值转换成数字信号，并将结果输出到钳位计算单元301R和特征差异存储单元303作为像素信号。
在步骤S48中，特征差异存储单元303存储第一像素组31L-1至第四像素组31R-2中任意像素的数字信号的差值作为特征差异。
根据上述处理，每当关闭电源时，获取黑色图像，同时获得提高的(或者可选择地，最大化)增益，此时得到特征差异(增益分量)，并且DAC 302L和302R的增益被相对地调整以在特征差异校正处理中消除特征差异(增益分量)。因此，由于能够实现适当的颜色的显色，所以能够长时间地保证图像质量。
另外，上文已说明了这样的示例，其中，在特征差异的测量中，当黑色图像被成像时，得到像素信号在增益提高(或者可选择地，最大化)时的差异作为特征差异，并且在ADC特征差异校正处理中，消除增益提高(或者可选择地，最大化)时的特征差异。然而，可根据增益的大小获得和使用特征差异。例如，在电源即将关闭之前，对增益提高(或者可选择地，最大化)的黑色图像和增益减小(或者可选择地，最小化)的黑色图像成像，根据每个所得到的特征差异的线性存储根据增益的特征差异。在特征差异校正处理中，根据特征差异设置增益，因而可抵消特征差异。
而且，上文已说明了这样的示例，其中，如图21中的上部所示，像素阵列单元31中的分区曝光边界包括n列的左半部和m列的右半部。然而，逻辑基板12中信号处理电路41L和41R的边界可以匹配信号处理电路41L和41R的边界。在此情况下，n可以等于m。
另外，进行上述处理以防止产生竖条状噪声，该噪声是因信号处理电路41L和41R的边界附近寄生电容不同而产生。因此，例如，可以仅使用与分区曝光边界附近的像素对应的ADC组作为处理目标，执行ADC组特征差异校正处理和特征差异存储处理。
<5.电子装置的应用示例>
上述固态成像元件1能够应用于各种电子装置，例如，比如数码相机和数码摄像机等摄像装置、具有摄像功能的移动电话或者具有摄像功能的其它装置。
图24是表示作为采用了本发明技术的电子装置的成像装置的结构示例的框图。
图24示出的成像装置501包括光学系统502、快门器件503、固态成像元件504、驱动电路505、信号处理电路506、监视器507和存储器508，并且能够成像静态图像和动态图像。
光学系统502包括一个以上的透镜，将光(入射光)从目标引导到固态成像元件504，并且在固态成像元件504的光接收表面上形成图像。
快门器件503布置在光学系统502和固态成像元件504之间，并且在驱动电路505的控制下控制固态成像元件504的光照射时段和遮光时段。
固态成像元件504包括具有上述固态成像元件的封装体。固态成像元件504累积一定时间段的基于光的信号电荷，该光的图像通过光学系统502和快门器件503形成于光接收表面上。累积在固态成像元件504中的信号电荷根据驱动电路505所提供的驱动信号(时序信号)而被传输。
驱动电路505输出用于控制固态成像元件504的传输操作和快门器件503的快门操作的驱动信号，并且驱动固态成像元件504和快门器件503。
信号处理电路506对从固态成像元件504输出的信号电荷进行各种信号处理。通过信号处理电路506进行信号处理所得到的图像(图像数据)被提供给监视器507并在监视器507上显示，并且被提供给存储器508并存储(记录)在存储器508中。
在也以这种方式配置的成像装置501中，可采用固态成像元件1替换上述固态成像元件504。因此，能够降低成本。
<6.固态成像元件的使用示例>
图25是示出采用了上述固态成像元件1的使用示例的图。
上述固态成像元件例如可用于如下的检测比如可见光、红外光、紫外光或X射线等光的各种情况。
-获取用于观看的图像的装置，比如数码相机和具有相机功能的便携设备等。
-用于交通的装置，这些装置用于安全驾驶(例如，自动停车)、驾驶员情况的识别等，比如获取汽车前后、环境、汽车内部等的图像的车载传感器，监控行使车辆和公路的监控相机，以及测量车辆之间等的距离的距离传感器等。
-用于家用电器的装置，比如电视、冰箱和空调等，以获取使用指令的图像并根据指令进行设备操作。
-用于医疗保健和卫生保健的装置，比如内窥镜和通过接收红外光进行血管造影的装置等。
-用于安全的装置，比如用于防止犯罪的监控相机和用于个人认证的相机等。
-用于美容护理的装置，比如获取皮肤图像的皮肤检测设备和获取头皮图像的显微镜等。
-用于体育运动的装置，比如用于运动等的运动相机和可穿戴相机。
-用于农业的装置，比如用于监控田地和庄稼情况的相机等。
本领域技术人员应当理解，根据设计需要及其它因素，可在所附权利要求或其等同物的范围内，进行各种修改、组合、子组合和替换。
另外，本发明也可采用以下结构。
(1)
一种固态成像元件，其包括：
第一基板，其包括具有像素阵列单元的像素电路；以及
第二基板，其包括：
信号处理电路，其用于处理来自所述像素阵列单元的信号；以及
布线层，其具有布线区域，所述布线区域分别与相应的一个所述信号处理电路电连接，
其中，每个所述信号处理电路具有相同的电路图案，
其中，所述第二基板与所述第一基板层叠，并且
其中，每个所述布线区域的布线图案不同。
(2)
根据(1)所述的固态成像元件，
其中，所述布线层是所述第二基板中的布线结构的一部分并且层叠于所述布线结构的另一部分上。
(3)
根据(1)所述的固态成像元件，
其中，所述布线层是所述第二基板中的全部布线结构。
(4)
根据(1)所述的固态成像元件，
其中，所述布线区域中的第一区域对应于所述第二基板的第一逻辑电路，并且
其中，所述布线区域中的第二区域对应于所述第二基板的第二逻辑电路。
(5)
根据(1)所述的固态成像元件，
其中，所述信号处理电路的相同元件具有相同图案。
(6)
根据(1)所述的固态成像元件，
其中，所述信号处理电路具有包括2n种功能的结构，并且根据n位切换信号切换所述功能。
(7)
根据(6)所述的固态成像元件，
其中，所述n位切换信号在处理步骤中被固定为高或低。
(8)
根据(6)所述的固态成像元件，
其中，所述n位切换信号通过逻辑基板内的接合点而被固定为高或低。
(9)
根据(6)所述的固态成像元件，
其中，所述n位切换信号的信号线连接到寄存器并且从外部被控制。
(10)
根据(6)所述的固态成像元件，
其中，所述n位切换信号的信号线连接到如下结构：其中，状态根据包括电或比如紫外光等光的电磁波的应力而被固定为高或低。
(11)
根据(6)所述的固态成像元件，
其中，所述n位切换信号的信号线连接到非易失性存储器，并且从外部设置所述非易失性存储器的状态。
(12)
根据(6)所述的固态成像元件，
其中，所述n位切换信号的信号线连接到外部端子，并且所述切换信号由外部装置通过所述外部端子进行设定。
(13)
根据(1)所述的固态成像元件，
其中，所述信号处理电路包括：
第一信号处理电路，其用于处理来自所述像素阵列单元的第一部分的信号；以及
第二信号处理电路，其用于处理来自所述像素阵列单元的第二部分的信号。
(14)
根据(13)所述的固态成像元件，
其中，所述第一部分对应于被摄图像的左侧，并且
其中，所述第二部分对应于被摄图像的右侧。
(15)
根据(14)所述的固态成像元件，
其中，所述第一信号处理电路处理来自所述第一部分的所述信号的时间不同于所述第二信号处理电路处理来自所述第二部分的所述信号的时间。
(16)
根据(1)所述的固态成像元件，
其中，每个所述信号处理电路的功能能够基于连接到每个所述信号处理电路的每个所述布线区域的所述布线图案而变化。
(17)
根据(1)所述的固态成像元件，
其中，所述第二基板包括位于所述信号处理电路之间的间隔区域。
(18)
一种成像装置，其包括：
第一基板，其包括具有像素阵列单元的像素电路；以及
第二基板，其包括：
信号处理电路，其用于处理来自所述像素阵列单元的信号；以及
布线层，其具有布线区域，所述布线区域分别与相应的一个所述信号处理电路连接，
其中，每个所述信号处理电路具有相同的电路图案，
其中，所述第二基板层叠于所述第一基板上，并且
其中，每个所述布线区域的布线图案不相同。
(19)
根据(18)所述的成像装置，
其中，所述信号处理电路具有包括具有2n种功能的电路的构造，并且根据n位切换信号切换所述功能。
(20)
一种电子装置，其包括：
第一基板，其包括具有像素阵列单元的像素电路；以及
第二基板，其包括：
信号处理电路，其用于处理来自所述像素阵列单元的信号；以及
布线层，其具有布线区域，所述布线区域分别与相应的一个所述信号处理电路连接，
其中，每个所述信号处理电路具有相同的电路图案，
其中，所述第二基板层叠于所述第一基板上，并且
其中，每个所述布线区域的布线图案不相同。
(21)
根据(20)所述的电子装置，
其中，所述信号处理电路具有包括具有2n种功能的电路的构造，并且根据n位切换信号切换所述功能。
附图标记列表
1 固态成像元件
11像素基板
12 逻辑基板
12L、12R 接合点
21 像素电路
31 像素阵列单元
32 单位像素
41L、41R 信号处理电路
42 间隔(或分割)区域
67L、67R 存储单元
68L、68R 数据处理单元
69L、69R 接口单元
81L-1至81R-n AD转换器
101L-1至101R-2 AD转换单元
102L-1至102R-2 存储单元
103L、103R 逻辑单元
104L-1至104R-2 接口单元
105L-1至105R-4 通孔
151 基板层
152 布线层
152L、152R 端子
161、162、171 布线层
181、181L、181R 端子
201、201L、201R 寄存器
221、221L、221R 电子熔丝
241、241L、241R EEPROM
251、251L、251R 外部端子
271、271L、271R 信号处理单元
281、281L、281L-1、281L-2、281R、281R-1、281R-2 乘法器单元
291、291L、291R 模拟信号处理单元
292、292L、292R 数字信号处理单元
301、301L、301R 钳位计算单元
302、302L、302R DAC、303 特征差异存储单元
Claims (21)
1.一种固态成像元件，其包括：
第一基板，其包括具有像素阵列单元的像素电路；以及
第二基板，其包括：
信号处理电路，其用于处理来自所述像素阵列单元的信号；以及
布线层，其具有布线区域，所述布线区域分别与相应的一个所述信号处理电路电连接，
其中，每个所述信号处理电路具有相同的电路图案，
其中，所述第二基板与所述第一基板层叠，并且
其中，每个所述布线区域的布线图案不同。
2.根据权利要求1所述的固态成像元件，
其中，所述布线层是所述第二基板中的布线结构的一部分并且层叠于所述布线结构的另一部分上。
3.根据权利要求1所述的固态成像元件，
其中，所述布线层是所述第二基板中的全部布线结构。
4.根据权利要求1所述的固态成像元件，
其中，所述布线区域中的第一区域对应于所述第二基板的第一逻辑电路，并且
其中，所述布线区域中的第二区域对应于所述第二基板的第二逻辑电路。
5.根据权利要求1所述的固态成像元件，
其中，所述信号处理电路的相同元件具有相同图案。
6.根据权利要求1所述的固态成像元件，
其中，所述信号处理电路具有包括2n种功能的结构，并且根据n位切换信号切换所述功能。
7.根据权利要求6所述的固态成像元件，
其中，所述n位切换信号在处理步骤中被固定为高或低。
8.根据权利要求6所述的固态成像元件，
其中，所述n位切换信号通过逻辑基板内的接合点而被固定为高或低。
9.根据权利要求6所述的固态成像元件，
其中，所述n位切换信号的信号线连接到寄存器并且从外部被控制。
10.根据权利要求6所述的固态成像元件，
其中，所述n位切换信号的信号线连接到如下结构：其中，状态根据包括电或比如紫外光等光的电磁波的应力而被固定为高或低。
11.根据权利要求6所述的固态成像元件，
其中，所述n位切换信号的信号线连接到非易失性存储器，并且从外部设置所述非易失性存储器的状态。
12.根据权利要求6所述的固态成像元件，
其中，所述n位切换信号的信号线连接到外部端子，并且所述切换信号由外部装置通过所述外部端子进行设定。
13.根据权利要求1所述的固态成像元件，
其中，所述信号处理电路包括：
第一信号处理电路，其用于处理来自所述像素阵列单元的第一部分的信号；以及
第二信号处理电路，其用于处理来自所述像素阵列单元的第二部分的信号。
14.根据权利要求13所述的固态成像元件，
其中，所述第一部分对应于被摄图像的左侧，并且
其中，所述第二部分对应于被摄图像的右侧。
15.根据权利要求14所述的固态成像元件，
其中，所述第一信号处理电路处理来自所述第一部分的所述信号的时间不同于所述第二信号处理电路处理来自所述第二部分的所述信号的时间。
16.根据权利要求1所述的固态成像元件，
其中，每个所述信号处理电路的功能能够基于连接到每个所述信号处理电路的每个所述布线区域的所述布线图案而变化。
17.根据权利要求1所述的固态成像元件，
其中，所述第二基板包括位于所述信号处理电路之间的间隔区域。
18.一种成像装置，其包括：
第一基板，其包括具有像素阵列单元的像素电路；以及
第二基板，其包括：
信号处理电路，其用于处理来自所述像素阵列单元的信号；以及
布线层，其具有布线区域，所述布线区域分别与相应的一个所述信号处理电路连接，
其中，每个所述信号处理电路具有相同的电路图案，
其中，所述第二基板层叠于所述第一基板上，并且
其中，每个所述布线区域的布线图案不相同。
19.根据权利要求18所述的成像装置，
其中，所述信号处理电路具有包括具有2n种功能的电路的构造，并且根据n位切换信号切换所述功能。
20.一种电子装置，其包括：
第一基板，其包括具有像素阵列单元的像素电路；以及
第二基板，其包括：
信号处理电路，其用于处理来自所述像素阵列单元的信号；以及
布线层，其具有布线区域，所述布线区域分别与相应的一个所述信号处理电路连接，
其中，每个所述信号处理电路具有相同的电路图案，
其中，所述第二基板层叠于所述第一基板上，并且
其中，每个所述布线区域的布线图案不相同。
21.根据权利要求20所述的电子装置，
其中，所述信号处理电路具有包括具有2n种功能的电路的构造，并且根据n位切换信号切换所述功能。
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