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CN107949916B - 半导体元件 - Google Patents

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Abstract

具有：半导体基板；发射极电极，其形成于该半导体基板之上；栅极电极，其形成于该半导体基板之上；第1导电型的源极层，其形成于该半导体基板之上；第2导电型的基极层，其形成于该半导体基板之上；集电极电极，其形成于该半导体基板之下；多个有源沟槽栅，它们形成于该半导体基板的上表面侧，与该栅极电极连接；以及多个伪沟槽栅，它们形成于该半导体基板的上表面侧，未与该栅极电极连接。交替地设置有第1构造和第2构造，该第1构造是大于或等于3个该有源沟槽栅并排的构造，该第2构造是大于或等于3个该伪沟槽栅并排的构造。

Description

半导体元件
技术领域
本发明涉及例如在大电流的通断等中使用的半导体元件。
背景技术
近年来，在推进省电化和小型化的空调及冰箱等家电设备、铁路的逆变器及工业用机器人的电动机控制等中，广泛使用绝缘栅型双极晶体管(IGBT)。为了使电力设备高效化，要求降低IGBT的稳态损耗和导通损耗。
在专利文献1中公开了，具有沟槽构造的IGBT在与栅极连接的有源沟槽栅的两侧配置与发射极电极连接的伪(dummy)栅极，在该有源沟槽栅与伪栅极之间的p型基极层形成n型源极。
在专利文献2中公开了在相邻的有源沟槽栅与有源沟槽栅之间的p型基极层形成n型源极的IGBT。
专利文献1：日本特开2002-016252号公报
专利文献2：日本特开2003-188382号公报
发明内容
有时将集电极与电源的高电位侧(p侧)连接的p侧半导体元件的发射极、和发射极与电源的低电位侧(n侧)连接的n侧半导体元件的集电极连接。在p侧半导体元件与n侧半导体元件的连接点连接负载。向p侧半导体元件和n侧半导体元件各连接一个续流二极管。将与p侧半导体元件反并联连接的续流二极管称作p侧二极管，将与n侧半导体元件反并联连接的续流二极管称作n侧二极管。
在n侧二极管流过续流电流的状态下，如果将p侧半导体元件导通，则在n侧二极管流过恢复电流。例如，如果作为p侧半导体元件而采用在专利文献1、2中公开的半导体元件，则与p侧半导体元件的集电极电流对应地n侧二极管的恢复dV/dt变化。具体地说，p侧IGBT的低电流下的导通损耗时的n侧二极管的恢复dV/dt与p侧IGBT的额定电流时的恢复dV/dt相比变大。在图15示出这一点。在图15中，“低电流侧”意味着p侧半导体元件的集电极电流小，“额定电流侧”意味着p侧半导体元件的集电极电流大。p侧半导体元件的集电极电流小时，n侧二极管的恢复dV/dt大，与此相对，p侧半导体元件的集电极电流大时，n侧二极管的恢复dV/dt小。
这样，如果二极管的恢复dV/dt具有电流依赖性，则产生下述的问题。即，半导体元件的栅极电阻设定为使大的恢复dV/dt成为规定的值。因此，例如在将栅极电阻决定为使低电流侧的恢复dV/dt成为20kV/μs时，(对导通损耗进行评价的)额定电流侧的dV/dt成为10kV/μs左右。其结果，半导体元件的通断时间变长，导通时的导通损耗(导通损耗)增大。即，如果二极管的恢复dV/dt具有电流依赖性，则导通损耗增大。
本发明就是为了解决上述问题而提出的，其目的在于提供一种半导体元件，该半导体元件能够抑制续流二极管的恢复dV/dt依赖于半导体元件的集电极电流。
本发明涉及的半导体元件的特征在于，具有：半导体基板；发射极电极，其形成于该半导体基板之上；栅极电极，其形成于该半导体基板之上；集电极电极，其形成于该半导体基板之下；多个有源沟槽栅，它们形成于该半导体基板的上表面侧，与该栅极电极连接；以及多个伪沟槽栅，它们形成于该半导体基板的上表面侧，未与该栅极电极连接，交替地设置有第1构造和第2构造，该第1构造是大于或等于3个该有源沟槽栅并排的构造，该第2构造是大于或等于3个该伪沟槽栅并排的构造。
本发明的其他特征在下面得以明确。
发明的效果
根据本发明，通过提供交替地设置第1构造和第2构造的半导体元件，从而能够抑制续流二极管的恢复dV/dt依赖于半导体元件的集电极电流，其中，该第1构造是大于或等于3个有源沟槽栅并排的构造，该第2构造是大于或等于3个伪沟槽栅并排的构造。
附图说明
图1是实施方式1涉及的半导体元件的局部剖面斜视图。
图2是半导体元件的剖视图。
图3是表示使用了半导体元件的电路结构例的电路图。
图4是表示半导体元件的动作时的耗尽层的延伸方式的图。
图5是表示沟槽栅的排列与Cge的关系的图。
图6是表示均衡化后(equalized)的恢复dV/dt的图。
图7是表示降低后的导通损耗的图。
图8是实施方式2涉及的半导体元件的局部剖视图。
图9是变形例涉及的半导体元件的局部剖视图。
图10是实施方式3涉及的半导体元件的局部剖视图。
图11是变形例涉及的半导体元件的局部剖视图。
图12是实施方式4涉及的半导体元件的局部剖视图。
图13是构成实施方式5涉及的半导体元件的半导体基板的俯视图。
图14是实施方式6涉及的半导体元件的局部剖面斜视图。
图15是对课题进行说明的图。
具体实施方式
参照附图对本发明的实施方式涉及的半导体元件进行说明。对相同或对应的结构要素标注相同的标号，有时省略重复的说明。
实施方式1.
图1是本发明的实施方式1涉及的半导体元件的局部剖面斜视图。该半导体元件是IGBT。该半导体元件具有半导体基板10。在半导体基板10形成有n－型的漂移层12。在漂移层12之下形成有n型的缓冲层14。在缓冲层14之下形成有p+型的集电极层16。
在半导体基板10的表面侧形成有n+型的源极层18和p+型的接触层20。在源极层18之下形成有p型的基极层22。在基极层22之下形成有n型的载流子累积层24。并且，在载流子累积层24之下存在上述漂移层12。
在半导体基板10的上表面侧形成有多个有源沟槽栅A1、A2和多个伪沟槽栅D1。有源沟槽栅是指与栅极电极电连接的沟槽栅，伪沟槽栅是指与发射极电极电连接的沟槽栅。多个有源沟槽栅A1、A2和多个伪沟槽栅D1是通过在半导体基板10形成槽，在该槽的壁面形成绝缘膜26，之后利用导电体28将槽填埋而形成的。多个有源沟槽栅A1、A2和多个伪沟槽栅D1从半导体基板10的表面将源极层18、基极层22及载流子累积层24贯通，到达至漂移层12。
上述的源极层18以与有源沟槽栅A1、A2的单侧或两侧壁分别相接的方式形成即可。但是，也可以在被伪沟槽栅D1夹着的区域形成源极层18。
在半导体基板10之下形成有集电极(collector)电极(electrode)40。在半导体基板10的上表面设置有层间绝缘膜42。在层间绝缘膜42设置有开口，在该开口设置有与接触层20及源极层18接触的发射极接触部44。发射极接触部44形成在基极层22之上。在层间绝缘膜42之上形成有与发射极接触部44接触的发射极电极46。
图2是半导体元件的剖视图。参照图2对沟槽栅的排列进行说明。在半导体基板10之上形成有发射极电极46和栅极电极50。3个有源沟槽栅A1、3个有源沟槽栅A2与栅极电极50连接。3个伪沟槽栅D1、3个伪沟槽栅D2不与栅极电极50连接，而与发射极电极46连接。
源极层18中的与有源沟槽栅A1、A2相邻的部分与发射极接触部44相接。因此，源极层18中的与有源沟槽栅A1、A2相邻的部分与发射极电极46连接。另一方面，基极层22中的被伪沟槽栅D1、D2夹着的部分不与发射极电极46连接。
通过使3个有源沟槽栅A1并排而形成有第1构造60。在第1构造60的旁边通过使3个伪沟槽栅D1并排而形成有第2构造62。在第2构造62的旁边通过使3个有源沟槽栅A2并排而形成有第1构造64。在第1构造64的旁边通过使3个伪沟槽栅D2并排而形成有第2构造66。这样，交替地设置有由3个有源沟槽栅构成的第1构造和由3个伪沟槽栅构成的第2构造。
图3是表示使用了半导体元件的电路结构例的电路图。在p侧半导体元件70与n侧半导体元件74的连接点P1连接负载78。向p侧半导体元件70连接p侧二极管72而作为续流二极管，向n侧半导体元件74连接n侧二极管76而作为续流二极管。作为p侧半导体元件70和n侧半导体元件74采用本发明的实施方式1涉及的半导体元件。
返回图2的说明。将第1构造60、64中的有源沟槽栅间的距离L1设为小于或等于1.5μm。对于有源沟槽栅与伪沟槽栅的距离L2及伪沟槽栅与伪沟槽栅的距离L3，没有特别限定，但例如设为1.5μm左右。
对本发明的实施方式1涉及的半导体元件的制造方法的一个例子进行说明。首先，准备n型的半导体基板。接下来，作为掩模而形成氧化膜，在该氧化膜之上通过照相制版法形成抗蚀图案。将抗蚀图案作为掩模而对氧化膜进行蚀刻。然后，去除抗蚀图案。
然后，使用掩模注入用于形成n型载流子累积层的磷(P)离子。然后，也可以利用相同掩模注入硼(B)离子。由此能够减少使用的掩模个数，但也可以使用不同的掩模。然后，通过对所注入的磷和硼进行激励而使它们扩散。由此，形成n型的载流子累积层24和p型的基极层22。载流子累积层24的杂质浓度只要比漂移层12高且比基极层22低即可，例如是1×1015～1×1016cm-3。载流子累积层24的扩散深度例如是2.0μm。p型的基极层22的表面浓度例如是1×1017～1×1018cm-3，扩散深度例如是2.0μm。
然后，使用由氧化膜构成的掩模注入作为杂质的砷(As)离子，通过对所注入的砷进行激励而使其扩散。由此，在p型的基极层22之上形成n型的源极层18。例如，源极层18的杂质浓度例如是5×1018～5×1019cm-3，扩散深度例如是0.5μm。
然后，形成有源沟槽栅和伪沟槽栅。有源沟槽栅是以与栅极电极连接的方式，伪沟槽栅是以与发射极电极连接的方式，使用由图案化后的氧化膜构成的掩模，通过干蚀刻贯通基极层22和载流子累积层24而形成沟槽。例如，沟槽的深度是6.0μm，宽度是1.0μm。
然后，去除氧化膜掩模，形成覆盖沟槽侧壁的氧化膜(绝缘膜26)。然后，在由绝缘膜26覆盖的沟槽填充多晶硅等导电体28。然后，形成用于将沟槽内的导电体28绝缘的由氧化膜等构成的层间绝缘膜42。层间绝缘膜42的膜厚例如是1.0μm。
然后，使用由氧化膜构成的掩模而形成发射极接触部44。然后，形成发射极电极46。发射极电极46的材料例如是铝或硅铝。发射极电极46的膜厚例如是4.0μm。另外，也形成与发射极电极46绝缘的栅极电极50。
然后，在半导体基板10的下表面注入P离子及B离子，通过退火而形成p型的集电极层16、n型的缓冲层14。对于退火，既可以为了削减工序而如上面所记载的那样进行1次，也可以在分别注入P离子和B离子后分为2次进行。然后，形成集电极电极40。集电极电极40的材料和膜厚能够任意地设定。
发明人发现为了抑制续流二极管的恢复dV/dt依赖于半导体元件的集电极电流，将半导体元件的栅极电极-集电极电极间电容(Cgc)除以栅极电极-发射极电极间电容(Cge)所得的值(Cgc/Cge)设得大是有效的。更具体地说，能够通过增大半导体元件的Cgc而抑制低电流时的恢复dV/dt的增加。另外，能够通过缩小半导体元件的Cge而使大电流时(额定电流时)的恢复dV/dt增加。通过增大Cgc/Cge的值，从而能够缩短通断时间，降低导通损耗。本发明的实施方式1涉及的半导体元件是基于该见解制造的。
本发明的实施方式1涉及的半导体元件成为适合于维持Cgc的值且降低Cge的结构。对此，参照表示半导体元件的动作时的耗尽层的延伸方式的图4而进行说明。如果在栅极电极50-发射极电极46间施加电压Vge，则在基极层22处，耗尽层80从有源沟槽栅A1的侧壁开始扩展。例如，耗尽层80形成于由虚线示出的区域。半导体元件的Cge依赖于氧化膜电容(以绝缘膜26作为电介质层的电容)和耗尽层电容。因此，耗尽层80的距离d越大、表面积S越小，越能够降低Cge。
如果施加电压Vge变大，则从有源沟槽栅的侧壁起形成的耗尽层与从相邻的有源沟槽栅起形成的耗尽层重叠，耗尽层的距离d变大。在本发明的实施方式1中，将第1构造中的有源沟槽栅间的距离设为小于或等于1.5μm，因此即使是低的施加电压Vge也能够使耗尽层重叠。如果耗尽层重叠，则形成距离d大的1个耗尽层，因此能够充分降低Cge。
缩小耗尽层的表面积S是通过对载流子累积层24的杂质浓度进行调整而实现的。即，将载流子累积层24的杂质浓度设得比漂移层12的杂质浓度大。另外，将载流子累积层24的杂质浓度设得比源极层18的杂质浓度小。将载流子累积层24的杂质浓度设得比漂移层12的杂质浓度大，因此能够防止大规模的耗尽层形成于载流子累积层24。即，能够抑制耗尽层的表面积S的增加。另外，通过将载流子累积层24的杂质浓度设得比源极层18的杂质浓度小，从而能够防止载流子累积层24的杂质浓度极端地变大，空穴难以向载流子累积层24的上方散逸。
将相邻的有源沟槽栅间的距离L1设为小于或等于1.5μm，将载流子累积层24的杂质浓度设为比漂移层12的杂质浓度大，因此能够缩小耗尽层电容。如果没有实现上述的载流子累积层的杂质浓度，则不能充分降低Cge，且会使得Cgc增加。
然而，在有源沟槽栅与伪沟槽栅邻接的部分，耗尽层从有源沟槽栅的侧壁开始扩展，但耗尽层没有从伪沟槽栅的侧壁开始扩展。因此，不能得到由于2个耗尽层重叠而带来的Cge的降低效果。因此，需要考虑到有源沟槽栅和伪沟槽栅的相邻部分的密度，来决定有源沟槽栅和伪沟槽栅的排列。
图5是表示有源沟槽栅和伪沟槽栅的排列方法与Cge的关系的图表。2：1是指有源沟槽栅的数量与伪沟槽栅的数量的比(个数比)是2：1。1：1表示有源沟槽栅的数量与伪沟槽栅的数量的比是1：1，1：2表示有源沟槽栅的数量与伪沟槽栅的数量的比是1：2。
横轴的沟槽栅的倍数表示上述的比中的1由几个沟槽栅构成。具体地说，着眼于图5的1：1的情况下的6个绘制点而进行说明。在1：1的情况下，如果沟槽栅的倍数是x1，则交替地设置1个有源沟槽栅和1个伪沟槽栅。1个有源沟槽栅与1个伪沟槽栅的和是2，其中1个是有源的，因此称作1/2剔除(thinning)。在1：1的情况下，如果沟槽栅的倍数是x2，则交替地设置2个有源沟槽栅和2个伪沟槽栅。
在1：1的情况下，如果沟槽栅的倍数是x3，则交替地设置3个有源沟槽栅和3个伪沟槽栅。本发明的实施方式1涉及的半导体元件相当于1：1且沟槽栅的倍数是x3的情况。3个有源沟槽栅与3个伪沟槽栅的和是6，其中3个是有源的，因此称作3/6剔除。
在1：1的情况下，如果沟槽栅的倍数是x4，则交替地设置4个有源沟槽栅和4个伪沟槽栅。并且，如果沟槽栅的倍数是x5，则交替地设置5个有源沟槽栅和5个伪沟槽栅。如果沟槽栅的倍数是x6，则交替地设置6个有源沟槽栅和6个伪沟槽栅。
例如在2：1的情况下，如果沟槽栅的倍数是x3，则交替地设置6个有源沟槽栅和3个伪沟槽栅。例如在1：2的情况下，如果沟槽栅的倍数是x3，则交替地设置3个有源沟槽栅和6个伪沟槽栅。通过使用上述的“剔除”这一词语，从而能够简洁地表达图5的18个绘制点的每一者。例如，在个数比2：1的情况下，如果沟槽栅的倍数是x1则称作“1/3剔除”，在个数比是1：2的情况下，如果沟槽栅的倍数是x1则称作“2/3剔除”。
通过以上的说明可明确，使沟槽栅的倍数增加意味着在将有源沟槽栅与伪沟槽栅的个数比固定的状态下，将各自的数量设为整数倍。
在本发明的实施方式1中采用了“3/6剔除”，因此与1/2剔除的半导体元件相比能够将Cge降低20％。并且，Cgc不增加。因此，与1/2剔除相比，能够使Cgc/Cge增加20％。因此，能够抑制续流二极管的恢复dV/dt依赖于半导体元件的集电极电流。
根据图5，得知在有源沟槽栅的数量与伪沟槽栅的数量的比(个数比)是1：2的情况下也能够得到低Cge。但是，与个数比1：1的情况相比，在个数比2：1的情况下Cge变大。个数比2：1的情况的基准构造即1/3剔除是有源沟槽栅相邻的构造，因此已经得到了由于有源沟槽栅相邻而产生的Cge降低效果，因此即使增加沟槽栅的倍数也不能使Cge大幅降低。
在本发明的实施方式1中，采用了3/6剔除，但也可以采用其他排列。通过采用交替地设置有第1构造和第2构造的结构，从而能够增加有源沟槽栅的相邻数量，使有源沟槽栅与伪沟槽栅的相邻密度降低，因此能够降低Cge，其中，该第1构造是大于或等于3个有源沟槽栅并排的构造，该第2构造是大于或等于3个伪沟槽栅并排的构造。在此基础上，通过将第2构造中的伪沟槽栅的数量设为比第1构造中的有源沟槽栅的数量大(例如设为1：2)，从而特别是能够使Cge降低。此外，在本发明的实施方式1中形成有载流子累积层24，但不限定于此，也可以不形成载流子累积层24。
图6是表示本发明的实施方式1涉及的半导体元件的集电极电流与续流二极管的恢复dV/dt的关系的图。就实施方式1的半导体元件而言，实现了小Cge，因此Cgc/Cge变大，能够抑制续流二极管的恢复dV/dt依赖于半导体元件的集电极电流。图7是对导通损耗的降低效果进行说明的图表。在图7中示出了如上所述通过将Cge减小，从而能够降低导通损耗。
根据本发明的实施方式1涉及的半导体元件，能够降低稳态损耗(Vce(sat))。即，基极层22中的被伪沟槽栅D1、D2夹着的部分不与发射极电极46连接，因此形成浮置基极层。通过浮置基极层促进注入增强(Injection Enhancement)效果(IE效果)。在浮置基极层对空穴进行累积，引起电导率调制，因此漂移层12的电阻率降低，能够降低Vce(sat)。
本发明的实施方式1涉及的半导体元件能够进行各种变形。例如半导体元件也可以不构成IGBT，而构成沟槽MOSFET或RC-IGBT。半导体基板10可以由硅形成，但也可以由与硅相比带隙大的宽带隙半导体形成。作为宽带隙半导体，例如存在碳化硅、氮化镓类材料或金刚石。也可以将n型的层置换为p型，将p型的层置换为n型。即，半导体基板的各层由第1导电型或第2导电型形成。上述的各变形例也能够适当地应用于下面的实施方式涉及的半导体元件。此外，对于下面的实施方式涉及的半导体元件，与实施方式1的共通点多，因此以与实施方式1的不同点为中心进行说明。
实施方式2.
图8是实施方式2涉及的半导体元件的局部剖视图。基极层22中的被伪沟槽栅D1夹着的部分与发射极电极46连接。即，将发射极接触部44设置于伪沟槽栅D1的两侧，由发射极接触部44夹着伪沟槽栅D1。也可以在发射极接触部44的下部形成用于降低接触电阻的p+型的接触层20。接触层20的图案不限定于特定的图案，例如也可以在发射极接触部44的下部选择性地形成。通过将发射极接触部44设置于被伪沟槽栅D1夹着的部分，从而能够促进从发射极接触部44进行的空穴的排出，降低截止损耗。
特别地如果伪沟槽栅的个数增多，则与由形成浮置基极层而产生的IE效果所产生的Vce(sat)的降低效果相比，截止损耗的增加成为问题。因此，如图8所示，通过在所有的基极层22之上设置发射极接触部44，从而能够降低截止损耗。
在这里，也可以仅在某伪沟槽栅D1的右侧设置发射极接触部44，在该伪沟槽栅D1的左侧不设置发射极接触部44。由此，能够对空穴的累积量进行调整。或者，也可以在某伪沟槽栅D1的两侧设置发射极接触部44，但对于其他的伪沟槽栅D1仅在单侧设置发射极接触部44。一边参照图9一边进行说明，通过第2构造62，被伪沟槽栅D1夹着的基极层22存在大于或等于2处，1处与发射极电极46连接，另一处不与发射极电极46连接。由此，能够降低导通损耗而不使截止损耗与Vce(sat)的折衷(trade off)特性恶化。
实施方式3.
图10是实施方式3涉及的半导体元件的局部剖视图。在基极层22中只有被有源沟槽栅夹着的部分与发射极电极46(发射极接触部44)连接。能够通过对发射极接触部44进行剔除而降低在有源沟槽栅、和位于有源沟槽栅与伪沟槽栅之间的发射极接触部44之间产生的Cge。
与有源沟槽栅相邻的浮置基极层22’由于导通时流入的空穴而电位发生变动，产生位移电流，因此导致低电流时的dV/dt的增加。因此，重要的是，通过如上所述交替地设置第1构造和第2构造，从而使该浮置基极层22’的密度降低，其中，该第1构造是大于或等于3个有源沟槽栅并排的构造，该第2构造是大于或等于3个伪沟槽栅并排的构造。
图11是变形例涉及的半导体元件的局部剖视图。在基极层22中只有被有源沟槽栅夹着的部分、被伪沟槽栅夹着的部分与发射极电极46(发射极接触部44)连接。在有源沟槽栅与伪沟槽栅之间的基极层22不设置发射极接触部44。由此，能够促进从发射极接触部44进行的空穴的排出，且降低Cge，降低截止损耗。
实施方式4.
图12是实施方式4涉及的半导体元件的局部剖视图。基极层22是避开有源沟槽栅与伪沟槽栅之间的区域而形成的。即，不在有源沟槽栅A1与伪沟槽栅D1之间配置基极层22。由此，能够削减在有源沟槽栅A1与位于有源沟槽栅A1和伪沟槽栅D1之间的发射极接触部之间产生的Cge。
通过如上所述交替地设置第1构造和第2构造，从而省略了基极层22的部分(有源沟槽栅与伪沟槽栅之间的部分)的比例逐渐减小，基极层22的比例增加，其中，该第1构造是大于或等于3个有源沟槽栅并排的构造，该第2构造是大于或等于3个伪沟槽栅并排的构造。基极层22具有反向偏置时耗尽层延伸而提高耐压的功能，因此如果如上所述增加基极层22的比例，则能够提高耐压。
实施方式5.
图13是构成实施方式5涉及的半导体元件的半导体基板的俯视图。在横向方向延伸有3个有源沟槽栅A1。3个有源沟槽栅A1通过在它们的短边方向延伸的有源沟槽栅连接，有源沟槽栅在俯视观察中呈网格状。伪沟槽栅D1在俯视观察中配置为条带状。此外，伪沟槽栅D1的形状不限定于条带状，也可以是网格状。
通过形成网格状的有源沟槽栅，从而如果在栅极-发射极间施加电压，则耗尽层不仅在x正负方向扩展，还在y正负方向扩展，扩展后的耗尽层彼此重叠。因此，耗尽层的表面积S减小，耗尽层的距离d增大，能够将Cge减小。
构成第1构造的有源沟槽栅的数量不限定于3个。通过对构成第1构造的大于或等于3个的有源沟槽栅进行连接而形成在俯视观察中呈网格状的第1构造，从而能够将Cge减小。
实施方式6.
图14是实施方式6涉及的半导体元件的局部剖面斜视图。源极层18具有与平行地延伸的多个有源沟槽栅A1、A2及多个伪沟槽栅D1相交叉的第1源极层18a和第2源极层18b。并且，第1源极层18a与第2源极层18b的间隔不恒定。即，源极层的间隔并非是恒定的，而是局部地变长。例如，是如下比率，即，在源极层的间隔L4是1的情况下，源极层的间隔L5是10。
在设为上述的结构的情况下，电子的注入效率在各单元(cell)处变化。在源极层的间隔长的单元处注入效率减小，阈值电压Vth增高。因此，在同一芯片内，构成了高Vth的单元和通常Vth的单元这2种单元。在图14中示出了高Vth单元(High Vth单元)和通常Vth的单元(Ref Vth单元)。恢复dV/dt依赖于栅极集电极间电压的时间变化dVge/dt，dVge/dt依赖于阈值电压Vth。在导通时，在dVge/dt急速增加的情况下，dV/dt也急速增加。如果构成Vth不同的2种单元，则从各个单元得到的dVge/dt的大小不同，且相位错开，因此在作为芯片来观察的情况下，从各单元得到的dVge/dt的峰值大的部位和小的部位彼此重合。因此，dVge/dt的峰值变缓。其结果，能够将恢复dV/dt的电流依赖性减小。并且，能够将dVge/dt波形的峰值减小，因此也能够降低EMI噪声。
此外，也可以适当地组合上述的各实施方式涉及的半导体元件的特征，提高本发明的效果。
标号的说明
10半导体基板，18源极层，20接触层，22基极层，24载流子累积层，46发射极电极，50栅极电极，60、64第1构造，62、66第2构造，80耗尽层，A1、A2有源沟槽栅，D1、D2伪沟槽栅。

Claims (11)

1.一种半导体元件，其特征在于，
具有：
半导体基板；
发射极电极，其形成于所述半导体基板之上；
栅极电极，其形成于所述半导体基板之上；
第1导电型的源极层，其形成于所述半导体基板的上表面侧；
第2导电型的基极层，其形成于所述半导体基板的上表面侧；
集电极电极，其形成于所述半导体基板之下；
多个有源沟槽栅，它们形成于所述半导体基板的上表面侧，与所述栅极电极连接；以及
多个伪沟槽栅，它们形成于所述半导体基板的上表面侧，未与所述栅极电极连接，
交替地设置有第1构造和第2构造，该第1构造是大于或等于3个所述有源沟槽栅并排的构造，该第2构造是大于或等于3个所述伪沟槽栅并排的构造，且所述第2构造中的所述伪沟槽栅的数量大于或等于所述第1构造中的所述有源沟槽栅的数量，
所述基极层在所述第1构造和所述第2构造之间与所述发射极电极连接。
2.根据权利要求1所述的半导体元件，其特征在于，
所述半导体基板具有：
第1导电型的载流子累积层，其设置于在所述源极层之下形成的所述基极层之下；以及
第1导电型的漂移层，其位于所述载流子累积层之下，
所述载流子累积层的杂质浓度大于所述漂移层的杂质浓度，小于所述源极层的杂质浓度，
所述多个有源沟槽栅和所述多个伪沟槽栅将所述源极层、所述基极层及所述载流子累积层贯穿。
3.根据权利要求1或2所述的半导体元件，其特征在于，
所述基极层中的与所述有源沟槽栅相邻的部分与所述发射极电极连接，
所述基极层中的被所述伪沟槽栅夹着的部分不与所述发射极电极连接。
4.根据权利要求1或2所述的半导体元件，其特征在于，
所述基极层中的与所述有源沟槽栅相邻的部分与所述发射极电极连接，
所述基极层中的被所述伪沟槽栅夹着的部分与所述发射极电极连接。
5.根据权利要求1或2所述的半导体元件，其特征在于，
在所述第2构造中被所述伪沟槽栅夹着的所述基极层存在大于或等于2处，1处与所述发射极电极连接，另一处不与所述发射极电极连接。
6.根据权利要求1或2所述的半导体元件，其特征在于，
通过对构成所述第1构造的大于或等于3个所述有源沟槽栅进行连接，从而所述第1构造在俯视观察中形成为网格状。
7.根据权利要求1或2所述的半导体元件，其特征在于，
所述源极层具有与所述多个有源沟槽栅及所述多个伪沟槽栅相交叉的第1源极层和第2源极层，
第1源极层与第2源极层的间隔不是恒定的。
8.根据权利要求1或2所述的半导体元件，其特征在于，
构成沟槽MOSFET。
9.根据权利要求1或2所述的半导体元件，其特征在于，
构成RC-IGBT。
10.根据权利要求1或2所述的半导体元件，其特征在于，
所述半导体基板由宽带隙半导体形成。
11.根据权利要求10所述的半导体元件，其特征在于，
所述宽带隙半导体是碳化硅、氮化镓类材料或金刚石。
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