Nothing Special   »   [go: up one dir, main page]

CN107112233A - 等离子体蚀刻方法 - Google Patents

等离子体蚀刻方法 Download PDF

Info

Publication number
CN107112233A
CN107112233A CN201680005474.2A CN201680005474A CN107112233A CN 107112233 A CN107112233 A CN 107112233A CN 201680005474 A CN201680005474 A CN 201680005474A CN 107112233 A CN107112233 A CN 107112233A
Authority
CN
China
Prior art keywords
film
plasma
etching
gas
containing silicon
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
CN201680005474.2A
Other languages
English (en)
Inventor
乾裕俊
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Zeon Corp
Original Assignee
Nippon Zeon Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nippon Zeon Co Ltd filed Critical Nippon Zeon Co Ltd
Publication of CN107112233A publication Critical patent/CN107112233A/zh
Withdrawn legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • C—CHEMISTRY; METALLURGY
    • C09—DYES; PAINTS; POLISHES; NATURAL RESINS; ADHESIVES; COMPOSITIONS NOT OTHERWISE PROVIDED FOR; APPLICATIONS OF MATERIALS NOT OTHERWISE PROVIDED FOR
    • C09K—MATERIALS FOR MISCELLANEOUS APPLICATIONS, NOT PROVIDED FOR ELSEWHERE
    • C09K13/00—Etching, surface-brightening or pickling compositions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/0217—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/022—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being a laminate, i.e. composed of sublayers, e.g. stacks of alternating high-k metal oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Plasma & Fusion (AREA)
  • Inorganic Chemistry (AREA)
  • Materials Engineering (AREA)
  • Organic Chemistry (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

本发明涉及一种等离子体蚀刻方法，其特征在于，其是使用处理气体对含有硅的膜进行等离子体蚀刻的方法，上述处理气体含有下述式(1)所示的链状饱和氟化烃化合物和在等离子体蚀刻条件下作为氟自由基供给源发挥功能的气体状的含氟化合物。式(1)中，x表示3或4，y表示5～9的整数，z表示1～3的整数。其中，上述气体状的含氟化合物不包括上述式(1)所示的化合物。根据本发明，可提供一种等离子体蚀刻方法，其是相对于掩模选择性地蚀刻含有硅的膜的方法，能够在短时间形成良好的形状的孔、槽。

Description

等离子体蚀刻方法
技术领域
本发明涉及对含有硅的膜进行等离子体蚀刻的方法。
背景技术
近年来，为了实现半导体存储器的存储容量的大容量化等，正在进行三维NAND型闪存等三维半导体存储器的开发。制造三维NAND型闪存时，通常对介电常数不同的绝缘膜交替层叠而成的多层膜实施等离体子蚀刻处理，从而形成孔、槽。作为这样的多层膜，可举出例如将硅氧化物膜和硅氮化物膜层叠而成的膜。
对多层膜进行等离子体蚀刻时，通常在中途不改变蚀刻条件的情况下来进行性质不同的2种以上的膜(例如，硅氧化物膜和硅氮化物膜)的加工，因此需要使采用的蚀刻条件适用于构成多层膜的全部的膜。
此外，通常多层膜比单层膜厚，因此对多层膜进行等离子体蚀刻时，与单层膜的等离子体蚀刻相比处理时间容易变长。因此，在多层膜的等离子体蚀刻处理中，存在有以下的问题：孔等被沉积膜堵塞；产生弯曲(bowing)等形状异常；掩模消失。
作为解决这样的多层膜的等离子体蚀刻处理中的问题的方法，专利文献1中记载有以下方法：使用包含式：CxHyFz(x为4，y为4以上的整数，z为正整数，y+z＝10)所示的链状饱和氟化烃化合物的处理气体，对具有硅氧化物膜和硅氮化物膜的多层膜进行蚀刻的方法。
在该文献中也记载了以下等事项：根据该方法，可相对于掩模选择性地蚀刻多层膜，孔不会被沉积膜堵塞、能够形成良好的形状的孔等。
然而，从生产率的观点出发，期望使蚀刻速度进一步提高。
此外，在专利文献2中记载有以下方法：使用式：C4H2F6、C4H3F5、C4H4F4所示的、具有脂环结构或不饱和键的氟化烃化合物作为处理气体，对含有硅的膜进行蚀刻的方法。
在该文献中，作为能够与这些氟化烃化合物一起使用的第2气体，还举出了CF4、C4F6等。
然而，当使用该文献所记载的这样的含有具有脂环结构、不饱和键的氟化烃化合物的处理气体来进行等离子体蚀刻处理时，孔等容易堵塞，因此该方法不适合于进行微细的加工的情况。
现有技术文献
专利文献
专利文献1：国际公开2014/104290号；
专利文献2：国际公开2014/070838号。
发明内容
发明要解决的问题
本发明是鉴于上述的现有技术而完成的，其目的在于提供一种等离子体蚀刻方法，其是相对于掩模选择性地蚀刻含有硅的膜的方法，能够在短时间形成良好的形状的孔、槽。
另外，在本发明中，“相对于掩模选择性地蚀刻含有硅的膜”是指用下述式定义的“含有硅的膜相对于掩模的选择比”为4以上这样的高的值。
[数学式1]
用于解决问题的方案
本发明人为了解决上述课题，对使用处理气体的含有硅的膜的等离子体蚀刻方法进行了深入研究。结果发现，通过使特定的链状饱和氟化烃化合物和特定的气体状的含氟化合物组合而用作处理气体，从而能够相对于掩模选择性地蚀刻含有硅的膜，能够在短时间形成良好的形状的孔、槽，以至完成了本发明。
像这样根据本发明，可提供下述[1]～[10]的等离子体蚀刻方法。
[1]一种等离子体蚀刻方法，其特征在于，其是使用处理气体对含有硅的膜进行等离子体蚀刻的方法，
上述处理气体含有下述式(1)所示的链状饱和氟化烃化合物和在等离子体蚀刻条件下作为氟自由基供给源发挥功能的气体状的含氟化合物(其中，不包括上述式(1)所示的化合物)。
[化学式1]
CxHyFz (1)
(式中，x表示3或4，y表示5～9的整数，z表示1～3的整数。)
[2]根据[1]所述的等离子体蚀刻方法，其中，上述链状饱和氟化烃化合物与上述气体状的含氟化合物的容量比为1∶99～99∶1。
[3]根据[1]或[2]所述的等离子体蚀刻方法，其中，上述含氟化合物为选自CF4、CHF3、NF3及SF6中的化合物。
[4]根据[1]～[3]中任一项所述的等离子体蚀刻方法，其中，上述处理气体进一步含有反应性气体，上述链状饱和氟化烃化合物和上述气体状的含氟化合物的合计与上述反应性气体的容量比为1∶0.1～1∶5。
[5]根据[4]所述的等离子体蚀刻方法，其中，上述反应性气体为氧气和/或氮气。
[6]根据[1]～[5]中任一项所述的等离子体蚀刻方法，其中，上述处理气体进一步含有非反应性气体，上述链状饱和氟化烃化合物和上述气体状的含氟化合物的合计与上述非反应性气体的容量比为1∶0.1～1∶5。
[7]根据[6]所述的等离子体蚀刻方法，其中，上述非反应性气体选自氦、氩、氖、氪及氙中的至少一种。
[8]根据[1]～[7]中任一项所述的等离子体蚀刻方法，其中，上述含有硅的膜为包含硅氧化物膜和硅氮化物膜的膜。
[9]根据[1]～[7]中任一项所述的等离子体蚀刻方法，其中，上述含有硅的膜为硅氧化物膜、硅氮化物膜或它们的多层膜。
[10]根据[1]～[9]中任一项所述的等离子体蚀刻方法，其包含以下工序：在上述含有硅的膜的表面形成ArF抗蚀剂、KrF抗蚀剂、i线抗蚀剂、g线抗蚀剂、无定形碳膜及涂敷型碳膜的任一种膜作为掩模。
发明效果
根据本发明，可提供一种等离子体蚀刻方法，其是相对于掩模选择性地蚀刻含有硅的膜的方法，能够在短时间形成良好的形状的孔、槽。
附图说明
图1为表示实施例中使用的试样的层结构的示意图。
具体实施方式
本发明的方法的特征在于，其是使用处理气体对含有硅的膜进行等离子体蚀刻的方法，上述处理气体含有上述式(1)所示的链状饱和氟化烃化合物[以下，有时称为“蚀刻气体(α)”。]和在等离子体蚀刻条件下作为氟自由基供给源发挥功能的气体状的含氟化合物(其中，不包括上述式(1)所示的化合物)[以下，有时称为“蚀刻气体(β)”。]。
在本发明中，“蚀刻”是半导体装置的制造工序等中所使用的技术，是指对被处理体蚀刻极其高集成化的微细图案的技术。此外，“等离子体蚀刻”是指以下的技术，即，对蚀刻气体施加高频电场，使其产生辉光放电，使蚀刻气体分离成化学上活性的离子、自由基，利用其反应性来进行蚀刻。
[处理气体]
构成本发明的方法中使用的处理气体的蚀刻气体(α)为下述式(1)所示的链状饱和氟化烃化合物。
[化学式2]
CxHyFz (1)
(式中，x表示3或4，y表示5～9的整数，z表示1～3的整数。)
当使用碳原子数为2以下的链状饱和氟化烃化合物时，容易产生弯曲。另一方面，当使用碳原子数为5以上的链状饱和氟化烃化合物时，蚀刻速度降低，此外，在孔等的入口附近沉积膜变得容易沉积，孔等的形状变得容易恶化。
当使用氟原子数为4以上的链状饱和氟化烃化合物时，不易相对于掩模选择性地蚀刻含有硅的膜。
当代替蚀刻气体(α)而使用环状氟化烃化合物、不饱和氟化烃化合物时，蚀刻速度降低，此外，在孔等的入口附近沉积膜变得容易沉积，孔等的形状变得容易恶化。
作为蚀刻气体(α)，可举出：1-氟丙烷、2-氟丙烷等式：C3H7F所示的化合物；
1,1-二氟丙烷、1,2-二氟丙烷、1,3-二氟丙烷、2,2-二氟丙烷等式：C3H6F2所示的化合物；
1,1,1-三氟丙烷、1,1,2-三氟丙烷、1,2,2-三氟丙烷、1,1,3-三氟丙烷等式：C3H5F3所示的化合物；
1-氟正丁烷、2-氟正丁烷、1-氟-2-甲基丙烷、2-氟-2-甲基丙烷等式：C4H9F所示的化合物；
1,1-二氟正丁烷、1,2-二氟正丁烷、1,3-二氟正丁烷、1,4-二氟正丁烷、2,2-二氟正丁烷、2,3-二氟正丁烷、1,1-二氟-2-甲基丙烷、1,2-二氟-2-甲基丙烷、1,3-二氟-2-甲基丙烷等式：C4H8F2所示的化合物；
1,1,1-三氟正丁烷、1,1,2-三氟正丁烷、1,1,3-三氟正丁烷、1,1,4-三氟正丁烷、1,1,1-三氟-2-甲基丙烷、1,1,2-三氟-2-甲基丙烷等式：C4H7F3所示的化合物等。
蚀刻气体(α)能够单独使用一种，或将2种以上混合使用。但是，从本发明的效果表现得更加显著的方面出发，蚀刻气体(α)优选单独使用一种。
蚀刻气体(α)的大多数为公知物质，能够通过公知的方法来制造。例如，2-氟正丁烷能够通过J.Org.Chem.,44(22),3872(1987)中记载的方法而制造。2,2-二氟正丁烷能够通过日本特开平05-221892公报、日本特开平06-100475公报等中记载的方法而制造。
此外，在本发明中，作为蚀刻气体(α)，能够直接使用市售品、或者还能够将其纯化而使用。
构成本发明的方法中使用的处理气体的蚀刻气体(β)为在等离子体蚀刻条件下作为氟自由基供给源发挥功能的气体状的含氟化合物(其中，不包括上述式(1)所示的化合物)。
蚀刻气体(β)为在等离子体蚀刻条件下产生氟自由基的气体。其中，蚀刻气体(β)优选不具有聚合膜形成性的气体(仅将蚀刻气体(β)放置在等离子体蚀刻条件下时，不形成聚合膜)。
作为蚀刻气体(β)，可举出CF4、CHF3、NF3及SF6等。
蚀刻气体(β)能够单独使用一种，或将2种以上混合使用。
如上述的那样，本发明的方法中使用的处理气体含有蚀刻气体(α)和蚀刻气体(β)。通过使蚀刻气体(α)和蚀刻气体(β)组合使用，由于其协同效果，从而能够以快速的蚀刻速度对含有硅的膜进行蚀刻，并且能够相对于掩模选择性地蚀刻含有硅的膜。
处理气体中的蚀刻气体(α)与蚀刻气体(β)的比例(容量比)[蚀刻气体(α)∶蚀刻气体(β)]没有特别限定，优选为1∶99～99∶1，更优选为5∶95～70∶30。
处理气体也可以含有氧气、氮气等反应性气体。通过使用含有反应性气体的处理气体，从而能够防止被认为是由于孔等的底面的反应物的沉积而引起的蚀刻的停止，并且能够相对于掩模进一步选择性地蚀刻含有硅的膜。
当处理气体含有反应性气体时，蚀刻气体[蚀刻气体(α)和蚀刻气体(β)的合计]与反应性气体的比例(容量比)[蚀刻气体∶反应性气体]优选为1∶0.1～1∶5，更优选为1∶0.5～1∶3。
处理气体也可以含有氦、氩、氖、氪及氙等非反应性气体。通过改变非反应性气体的比例等，从而能够调节处理气体的蚀刻性能。
当处理气体含有非反应性气体时，蚀刻气体[蚀刻气体(α)和蚀刻气体(β)的合计]与非反应性气体的比例(容量比)[蚀刻气体∶非反应性气体]优选为1∶0.1～1∶5，更优选为1∶0.5～1∶2。
如后述的那样，在进行等离子体蚀刻处理时，将处理气体导入到处理室内。这时，通常将填充有构成处理气体的各成分(以下，有时称为“构成气体”。)的填充容器和处理室用配管连接，从各填充容器以规定的流量放出构成气体，将在处理室前混合构成气体而生成的处理气体导入到处理室内。
填充容器内的构成气体优选为高纯度，其中，优选蚀刻气体(α)为高纯度。蚀刻气体(α)的纯度为99.9容量％以上。通过蚀刻气体(α)为高纯度，从而可更加容易地得到本发明的效果。此外，在蚀刻气体(α)的纯度高的情况下，在使用初期阶段和剩余量变少的阶段中不易产生气体纯度的差，因此能够更稳定地进行等离子体蚀刻处理。
各构成气体的流量能够与作为目标的处理气体的组成相对应地酌情决定。例如，蚀刻气体(α)的流量优选为1～30sccm，更优选为5～15sccm。蚀刻气体(β)的流量优选为1～60sccm，更优选为10～40sccm。反应性气体的流量优选为0～100sccm，更优选为0～60sccm。非反应性气体的流量优选为0～1000sccm，更优选为100～400sccm。
[等离子体蚀刻方法]
本发明的方法为使用上述处理气体对含有硅的膜进行等离子体蚀刻的方法。
作为含有硅的膜，可举出：硅氧化物膜、硅氮化物膜、非晶硅膜等单层膜；将这些单层膜层叠2层以上而成的多层膜等，其中，从本发明的效果表现得更加显著的方面出发，作为含有硅的膜，优选硅氧化物膜、硅氮化物膜或它们的多层膜，更优选层叠硅氧化物膜和硅氮化物膜而成的多层膜。
作为层叠硅氧化物膜和硅氮化物膜而成的多层膜，可举出将硅氧化物膜和硅氮化物膜交替层叠而成的多层膜。作为具有这样的多层膜的被处理体，可举出例如制造三维NAND型闪存时的制造材料。将硅氧化物膜和硅氮化物膜交替层叠而成的多层膜的层数没有特别限定，例如硅氧化物膜为1～128层，硅氮化物膜为1～128层，合计为2～256层。从本发明的效果表现得更加显著的方面出发，作为将硅氧化物膜和硅氮化物膜交替层叠而成的多层膜的层数，优选为24层以上，更加优选为64层以上。
含有硅的膜的厚度(在多层膜的情况下为合计的厚度)没有特别限定，通常为1000～5000nm，优选为1500～4000nm。
根据本发明的方法，即使含有硅的膜厚，也能够高效地形成长宽比高的孔等。
在本发明的方法中，通常在含有硅的膜的表面设置具有规定的图案的掩模。
掩模的种类没有特别限定，从能够相对于掩模更有选择性地蚀刻含有硅的膜的方面出发，优选ArF抗蚀剂、KrF抗蚀剂、i线抗蚀剂、g线抗蚀剂、无定形碳膜、涂敷型碳膜等有机膜。
掩模的厚度能够根据其种类等而酌情选择，通常为1000～5000nm，优选为1500～3500nm。
本发明的方法通过例如如下进行，即，在处理室内设置被处理体，通过上述方法将处理气体导入到处理室内后，利用等离子体产生装置而使等离子体产生。
导入处理气体的处理室内的压力通常为0.0013～1300Pa，优选为0.13～13Pa。
作为等离子体产生装置，可举出：螺旋波方式、高频感应方式、平行平板类型、磁控管方式和微波方式等的装置。
等离子体密度没有特别限定。从使本发明的效果更加良好地显现的观点出发，期望在等离子体密度优选为1011cm-3以上、更优选为1012～1013cm-3的高密度等离子体环境下进行蚀刻。
蚀刻时的被处理体的到达温度没有特别限定，优选为-20～+300℃，更优选为-20～+100℃，进一步优选为-20～+60℃的范围。被处理体的温度可以通过冷却等进行控制，也可以不进行控制。
根据本发明的方法，能够相对于掩模选择性地蚀刻含有硅的膜，能够在短时间形成良好的形状的孔、槽。
例如，在本发明的方法中，含有硅的膜相对于掩模的选择比通常为4以上，优选为5以上。含有硅的膜相对于掩模的选择比的上限值没有特别限定，通常为15以下。
此外，在本发明的方法中，含有硅的膜的蚀刻速度通常为150nm/分钟以上，优选为200nm/分钟以上。含有硅的膜的蚀刻速度的上限值没有特别限定，通常为600nm/分钟以下。
此外，在本发明的方法中，孔、槽的良好的形状时的弯曲量通常为65nm以下，优选为50nm以下。弯曲量的下限值没有特别限定，越接近于0nm越优选。
通过使用本发明的方法，从而能够更高效地形成深的孔、槽。例如，根据本发明的方法，能够高效地形成长宽比为10以上的孔。
本发明的方法因为具有这些特征，所以适合在制造三维NAND型闪存等三维半导体存储器时使用。
实施例
以下，举出实施例，对本发明进行更详细地说明。另外，本发明并不受以下的实施例任何地限定。
[试样]
作为等离子体蚀刻的试样，使用图1所示的具有层结构的晶片(1)。
晶片(1)在硅基板(2)上具有将厚度200nm的硅氧化物膜(3a,3b,3c)和厚度200nm的硅氮化物膜(4a,4b)交替层叠而成的5层的多层膜(5)，进一步在多层膜(5)上具有涂敷型碳膜(7)，上述涂敷型碳膜(7)具有孔状的图案(6)。
[截面观察]
在实施例和比较例中，使用扫描型电子显微镜观察蚀刻后的试样的截面。接着，基于观察结果，算出含有硅的膜相对于涂敷型碳膜的选择比和弯曲量[含有硅的膜的上部(图1中的3c所示的层)的横向的正面的宽度的最大的扩大量(蚀刻初期的孔径与蚀刻终止时的最大孔径的差)]。
含有硅的膜相对于涂敷型碳膜的选择比的计算依据前面所述的计算式而进行。含有硅的膜的蚀刻速度和涂敷型碳膜的蚀刻速度分别基于与蚀刻前的厚度的差而计算。这时，在涂敷型碳膜上沉积物附着的情况下的涂敷型碳膜的厚度是指包含了沉积物的厚度。因此，在由于沉积物的附着而结果上涂敷型碳膜看起来几乎无法被去除的情况下，“涂敷型碳膜的蚀刻速度”变小，形式上算出的选择比的值变大。此外，沉积物的附着多，与蚀刻前的涂敷型碳膜的厚度相比，蚀刻后的涂敷型碳膜和沉积物的合计的厚度变厚时，“涂敷型碳膜的蚀刻速度”变为负值，形式上算出的选择比的值也变为负值。
这样，在实施例的结果的解释中，需要注意沉积物对选择比的值带来影响这一点。
[实施例1]
在平行平板型等离子体蚀刻装置的蚀刻腔内设置试样，将体系内设置成真空后，在下述的条件，将1-氟丁烷(C4H9F)、CF4、氧气及氩气导入到蚀刻腔内，进行蚀刻。
观察试样的截面，结果孔具有良好的形状。此外，含有硅的膜的蚀刻速度也快。含有硅的膜相对于涂敷型碳膜的选择比为6.5，含有硅的膜的蚀刻速度为210nm/分钟，弯曲量为52nm。
(蚀刻条件)
处理气体：1-氟丁烷(8sccm)
：CF4(34sccm)
：氧气(38sccm)
：氩气(400sccm)
处理室内压力：3.99Pa
电力(上部电极/下部电极)：1000W(60MHz)/360W(2MHz)
工作台温度：-15℃
蚀刻时间：240秒
[实施例2]
代替实施例1中的1-氟丁烷，以8sccm导入2-氟丁烷(C4H9F)，除此以外，在与实施例1同样的条件下进行蚀刻。
观察试样的截面，结果孔具有良好的形状。此外，含有硅的膜的蚀刻速度也快。含有硅的膜相对于涂敷型碳膜的选择比为6.2，含有硅的膜的蚀刻速度为240nm/分钟，弯曲量为45nm。
[实施例3]
代替实施例1中的1-氟丁烷，以8sccm导入2,2-二氟丁烷(C4H8F2)，除此以外，在与实施例1同样的条件下进行蚀刻。
观察试样的截面，结果孔具有良好的形状。此外，含有硅的膜的蚀刻速度也快。含有硅的膜相对于涂敷型碳膜的选择比为5.3，含有硅的膜的蚀刻速度为255nm/分钟，弯曲量为50nm。
[实施例4]
代替实施例1中的1-氟丁烷，以11sccm导入1,1,1-三氟丁烷(C4H7F3)，进而将CF4的流量变更为40sccm，除此以外，在与实施例1同样的条件下进行蚀刻。
观察试样的截面，结果孔具有良好的形状。此外，含有硅的膜的蚀刻速度也快。含有硅的膜相对于涂敷型碳膜的选择比为5.0，含有硅的膜的蚀刻速度为258nm/分钟，弯曲量为45nm。
[实施例5]
代替实施例1中的1-氟丁烷，以12sccm导入2-氟丙烷(C3H7F)，进而将CF4的流量变更为40sccm，除此以外，在与实施例1同样的条件下进行蚀刻。
观察试样的截面，结果孔具有良好的形状。此外，含有硅的膜的蚀刻速度也快。含有硅的膜相对于涂敷型碳膜的选择比为4.9，含有硅的膜的蚀刻速度为234nm/分钟，弯曲量为49nm。
[比较例1]
代替实施例1中的1-氟丁烷，以55sccm导入氟甲烷(CH3F)，除此以外，在与实施例1同样的条件下进行蚀刻。
含有硅的膜的蚀刻速度快。观察试样的截面，结果孔入口变宽。含有硅的膜相对于涂敷型碳膜的选择比为5.1，含有硅的膜的蚀刻速度为240nm/分钟，弯曲量为63nm。
[比较例2]
将实施例1中的1-氟丁烷的流量变更为12sccm，进而，不导入CF4，除此以外，在与实施例1同样的条件下进行蚀刻。
含有硅的膜的蚀刻速度慢。观察试样的截面，结果涂敷型碳膜消失，不能形成目标的形状(大小)的孔。含有硅的膜相对于涂敷型碳膜的选择比为0.74，含有硅的膜的蚀刻速度为96nm/分钟。
[比较例3]
代替实施例1中的1-氟丁烷，以12sccm导入2-氟丁烷(C4H9F)，进而不导入CF4，除此以外，在与实施例1同样的条件下进行蚀刻。
含有硅的膜的蚀刻速度慢。观察试样的截面，结果涂敷型碳膜消失，不能形成目标的形状(大小)的孔。含有硅的膜相对于涂敷型碳膜的选择比为0.53，含有硅的膜的蚀刻速度为99nm/分钟。
[比较例4]
代替实施例1中的1-氟丁烷，以12sccm导入2,2-二氟丁烷(C4H8F2)，进而不导入CF4，除此以外，在与实施例1同样的条件下进行蚀刻。
含有硅的膜的蚀刻速度慢。观察试样的截面，结果涂敷型碳膜消失，不能形成目标的形状(大小)的孔。含有硅的膜相对于涂敷型碳膜的选择比为0.41，含有硅的膜的蚀刻速度为125nm/分钟。
[比较例5]
代替实施例1中的1-氟丁烷，以12sccm导入1,1,1-三氟丁烷(C4H7F3)，进而不导入CF4，除此以外，在与实施例1同样的条件下进行蚀刻。
含有硅的膜的蚀刻速度慢。观察试样的截面，结果涂敷型碳膜消失，不能形成目标的形状(大小)的孔。含有硅的膜相对于涂敷型碳膜的选择比为0.48，含有硅的膜的蚀刻速度为86nm/分钟。
[比较例6]
代替实施例1中的1-氟丁烷，以12sccm导入2-氟丙烷，进而不导入CF4，除此以外，在与实施例1同样的条件下进行蚀刻。
含有硅的膜的蚀刻速度慢。观察试样的截面，结果涂敷型碳膜消失，不能形成目标的形状(大小)的孔。含有硅的膜相对于涂敷型碳膜的选择比为0.59，含有硅的膜的蚀刻速度为43nm/分钟。
[比较例7]
不导入实施例1中的1-氟丁烷，除此以外，在与实施例1同样的条件下进行蚀刻。
含有硅的膜的蚀刻速度快。观察试样的截面，结果涂敷型碳膜消失，不能形成目标的形状(大小)的孔。含有硅的膜相对于涂敷型碳膜的选择比为0.45，含有硅的膜的蚀刻速度为340nm/分钟。
[比较例8]
代替实施例1中的1-氟丁烷，以8sccm导入1,1,1,3,3-五氟丁烷(C4H5F5)，除此以外，在与实施例1同样的条件下进行蚀刻。
含有硅的膜的蚀刻速度快。观察试样的截面，结果孔具有良好的形状，但是选择比低。相对于涂敷型碳膜的选择比为3.3，含有硅的膜的蚀刻速度为250nm/分钟，弯曲量为47nm。
[比较例9]
代替实施例1中的1-氟丁烷，以8sccm导入3-氟-1-丁烯(C4H7F)，进而将CF4的流量变更为40sccm，除此以外，在与实施例1同样的条件下进行蚀刻。
观察试样的截面，结果沉积膜附着于涂敷型碳膜的孔状图案从而堵塞入口，不能形成目标的形状(大小)的孔。此外，沉积膜沉积在涂敷型碳膜上(形式上算出的、含有硅的膜相对于涂敷型碳膜的选择比为-3.8)。在此，选择比为负值是涂敷型碳膜的孔状图案未被蚀刻、沉积膜沉积的意思。含有硅的膜的蚀刻速度为117nm/分钟。
[比较例10]
代替实施例1中的1-氟丁烷，以6sccm导入2-氟戊烷(C5H11F)，进而将CF4的流量变更为40sccm，除此以外，在与实施例1同样的条件下进行蚀刻。
观察试样的截面，结果沉积膜附着于涂敷型碳膜的孔状图案从而堵塞入口，不能形成目标的形状(大小)的孔。此外，沉积膜沉积在涂敷型碳膜上(形式上算出的、含有硅的膜相对于涂敷型碳膜的选择比为28)。含有硅的膜的蚀刻速度为140nm/分钟。
将实施例和比较例的结果示于下述第1表。
[表1]
根据第1表可知，在使蚀刻气体(α)和蚀刻气体(β)组合而用作蚀刻气体的实施例1～5中，能够保持快速的蚀刻速度，并且相对于掩模的选择比高，沉积膜不会附着于孔状图案而堵塞入口，弯曲量少，能够进行图案形状良好的蚀刻。
另一方面，在仅使用蚀刻气体(α)、或仅使用蚀刻气体(β)作为蚀刻气体的比较例2～7中，相对于掩模的选择比低，不能进行弯曲量的测定，掩模消失，不能形成目标的形状(大小)的孔状图案。
此外，对于使蚀刻气体(β)和并非蚀刻气体(α)而为其它含氟化合物组合而用作蚀刻气体的比较例1和8～10，在比较例1中，孔状图案的入口宽，在比较例8中，相对于掩模的选择比低，在比较例9～10中，蚀刻速度降低，而且沉积膜附着于孔状的图案而堵塞入口，不能形成目标的形状(大小)的孔状图案。
附图标记说明
1：晶片
2：硅基板
3a,3b,3c：硅氧化物膜
4a,4b：硅氮化物膜
5：多层膜
6：孔状的图案
7：涂敷型碳膜

Claims (10)

1.一种等离子体蚀刻方法，其特征在于，其是使用处理气体对含有硅的膜进行等离子体蚀刻的方法，
所述处理气体含有下述式(1)所示的链状饱和氟化烃化合物和在等离子体蚀刻条件下作为氟自由基供给源发挥功能的气体状的含氟化合物，其中，所述气体状的含氟化合物不包括所述式(1)所示的化合物，
CxHyFz (1)
式(1)中，x表示3或4，y表示5～9的整数，z表示1～3的整数。
2.根据权利要求1所述的等离子体蚀刻方法，其中，所述链状饱和氟化烃化合物与所述气体状的含氟化合物的容量比为1∶99～99∶1。
3.根据权利要求1或2所述的等离子体蚀刻方法，其中，所述含氟化合物为选自CF4、CHF3、NF3及SF6中的化合物。
4.根据权利要求1～3中任一项所述的等离子体蚀刻方法，其中，所述处理气体进一步含有反应性气体，所述链状饱和氟化烃化合物和所述气体状的含氟化合物的合计与所述反应性气体的容量比为1∶0.1～1∶5。
5.根据权利要求4所述的等离子体蚀刻方法，其中，所述反应性气体为氧气和/或氮气。
6.根据权利要求1～5中任一项所述的等离子体蚀刻方法，其中，所述处理气体进一步含有非反应性气体，所述链状饱和氟化烃化合物和所述气体状的含氟化合物的合计与所述非反应性气体的容量比为1∶0.1～1∶5。
7.根据权利要求6所述的等离子体蚀刻方法，其中，所述非反应性气体选自氦、氩、氖、氪及氙中的至少一种。
8.根据权利要求1～7中任一项所述的等离子体蚀刻方法，其中，所述含有硅的膜为包含硅氧化物膜和硅氮化物膜的膜。
9.根据权利要求1～7中任一项所述的等离子体蚀刻方法，其中，所述含有硅的膜为硅氧化物膜、硅氮化物膜或它们的多层膜。
10.根据权利要求1～9中任一项所述的等离子体蚀刻方法，其包含以下工序：在所述含有硅的膜的表面形成ArF抗蚀剂、KrF抗蚀剂、i线抗蚀剂、g线抗蚀剂、无定形碳膜及涂敷型碳膜的任一种膜作为掩模。
CN201680005474.2A 2015-01-22 2016-01-19 等离子体蚀刻方法 Withdrawn CN107112233A (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2015010540 2015-01-22
JP2015-010540 2015-01-22
PCT/JP2016/051456 WO2016117563A1 (ja) 2015-01-22 2016-01-19 プラズマエッチング方法

Publications (1)

Publication Number Publication Date
CN107112233A true CN107112233A (zh) 2017-08-29

Family

ID=56417104

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201680005474.2A Withdrawn CN107112233A (zh) 2015-01-22 2016-01-19 等离子体蚀刻方法

Country Status (7)

Country Link
US (1) US10090168B2 (zh)
JP (1) JPWO2016117563A1 (zh)
KR (1) KR20170106380A (zh)
CN (1) CN107112233A (zh)
SG (1) SG11201705639VA (zh)
TW (1) TWI677919B (zh)
WO (1) WO2016117563A1 (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112368803A (zh) * 2018-12-11 2021-02-12 玛特森技术公司 半导体设备制造中材料去除和表面处理的整合
CN113544823A (zh) * 2020-02-10 2021-10-22 株式会社日立高新技术 等离子处理方法

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102244862B1 (ko) 2020-08-04 2021-04-27 (주)원익머트리얼즈 식각 가스 혼합물과 이를 이용한 패턴 형성 방법

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20010005634A1 (en) * 1999-12-28 2001-06-28 Kabushiki Kaisha Toshiba Dry etching method and manufacturing method of semiconductor device for realizing high selective etching
US20020013055A1 (en) * 2000-04-12 2002-01-31 Mitsubishi Denki Kabushiki Kaisha Method of manufacturing semiconductor device
CN101983417B (zh) * 2008-03-31 2013-04-24 日本瑞翁株式会社 等离子体蚀刻方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05221892A (ja) 1992-02-14 1993-08-31 Agency Of Ind Science & Technol ｇｅｍ−ジフルオロアルカン類の製造法
JP3265434B2 (ja) 1992-09-24 2002-03-11 独立行政法人産業技術総合研究所 ｇｅｍ−ジフルオロアルカン類の製造法
JP2001250817A (ja) * 1999-12-28 2001-09-14 Toshiba Corp ドライエッチング方法及び半導体装置の製造方法
JP2001358061A (ja) * 2000-04-12 2001-12-26 Mitsubishi Electric Corp 半導体装置の製造方法
CN104885203B (zh) 2012-10-30 2017-08-01 乔治洛德方法研究和开发液化空气有限公司 用于高纵横比氧化物蚀刻的氟碳分子
WO2014104290A1 (ja) 2012-12-27 2014-07-03 日本ゼオン株式会社 ドライエッチング方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20010005634A1 (en) * 1999-12-28 2001-06-28 Kabushiki Kaisha Toshiba Dry etching method and manufacturing method of semiconductor device for realizing high selective etching
US20020013055A1 (en) * 2000-04-12 2002-01-31 Mitsubishi Denki Kabushiki Kaisha Method of manufacturing semiconductor device
CN101983417B (zh) * 2008-03-31 2013-04-24 日本瑞翁株式会社 等离子体蚀刻方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112368803A (zh) * 2018-12-11 2021-02-12 玛特森技术公司 半导体设备制造中材料去除和表面处理的整合
CN113544823A (zh) * 2020-02-10 2021-10-22 株式会社日立高新技术 等离子处理方法
CN113544823B (zh) * 2020-02-10 2024-04-12 株式会社日立高新技术 等离子处理方法

Also Published As

Publication number Publication date
WO2016117563A1 (ja) 2016-07-28
KR20170106380A (ko) 2017-09-20
SG11201705639VA (en) 2017-08-30
TW201637096A (zh) 2016-10-16
US10090168B2 (en) 2018-10-02
JPWO2016117563A1 (ja) 2017-11-02
US20170372915A1 (en) 2017-12-28
TWI677919B (zh) 2019-11-21

Similar Documents

Publication Publication Date Title
JP7026237B2 (ja) ３Ｄ ＮＡＮＤデバイスアプリケーションのための非プラズマ乾式処理によるＳｉＯ２に対するＳｉＮ選択的エッチング
CN107924837B (zh) 干式蚀刻方法
CN107112232A (zh) 等离子体蚀刻方法
CN104871298A (zh) 干蚀刻方法
TWI810396B (zh) 乾式蝕刻方法
CN104969333B (zh) 硅的干蚀刻方法
WO2016181723A1 (ja) ドライエッチング方法、ドライエッチング剤及び半導体装置の製造方法
CN107112233A (zh) 等离子体蚀刻方法
JP6272830B2 (ja) 低エッチング速度のハードマスク膜のための酸素ドーピングを伴うｐｖｄａｌｎ膜
TWI713920B (zh) 蝕刻方法及半導體之製造方法
WO2018225661A1 (ja) エッチング方法
TWI636121B (zh) 乾式蝕刻方法及乾式蝕刻劑
WO2022127813A1 (zh) 金属硬掩膜刻蚀方法
TWI759754B (zh) 製作半導體裝置的溝槽結構的乾式蝕刻製程
Kim et al. Investigation of Oxide Regrowth in the Selective Si3N4 Etching Process for 3D NAND Fabrication by Using Finite Element Modeling Simulation
TW202136575A (zh) 控制基板上圖案形狀的方法及設備
TWI778566B (zh) 蝕刻方法及半導體元件的製造方法
JP2022549044A (ja) ダイヤモンドフィルムのトライボロジー特性の改善
JP6163820B2 (ja) エッチング方法
JP2016025132A (ja) プラズマエッチング方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
WW01 Invention patent application withdrawn after publication
WW01 Invention patent application withdrawn after publication

Application publication date: 20170829