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CN107068773B - 半导体装置 - Google Patents

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Abstract

本发明提供一种半导体特性和肖特基特性优异的半导体装置。该半导体装置至少具备：含有具有刚玉结构的结晶性氧化物半导体作为主成分的半导体层，以及上述半导体层上的肖特基电极，形成上述肖特基电极时，通过使上述肖特基电极含有元素周期表第4族～第9族的金属，能够在不损害半导体特性的情况下制造半导体特性和肖特基特性优异的半导体装置，并将所得半导体装置用于功率器件等。

Description

半导体装置
【技术领域】
本发明特别涉及一种对于功率器件有用的半导体装置。
【背景技术】
氧化镓(Ga2O3)在室温下具有4.8-5.3eV这种宽带隙，是几乎不吸收可见光和紫外光的透明半导体。因此，氧化镓是一种有望用于在深紫外线区域动作的光·电子设备、透明电子器件的材料，近年来，对基于氧化镓(Ga2O3)的光检测器、发光二极管(LED)以及三极管进行了开发(参照非专利文献1)。
另外，氧化镓(Ga2O3)存在α、β、γ、σ、ε5种结晶结构，通常最稳定的结构是β-Ga2O3。然而，由于β-Ga2O3为β-gallia结构，所以与通常用于电子材料等的结晶系不同，未必适用于半导体装置。另外，β-Ga2O3薄膜的生长需要高基板温度、高真空度，因此还存在制造成本增加的问题。另外，又如非专利文献2所记载，β-Ga2O3中即使有高浓度(例如1×1019/cm3以上)的掺杂物(Si)，如果在离子注入后不以800℃～1100℃的高温实施退火处理，则无法作为施主来使用。
另一方面，α-Ga2O3具有与已经通用贩卖的蓝宝石基板相同的结晶结构，所以适用于光·电子设备，此外，由于具有比β-Ga2O3宽的带隙，所以对于功率器件尤其有用，因此，使用α-Ga2O3作为半导体的半导体装置备受期待。
专利文献1和2中记载了一种半导体装置，其使用β-Ga2O3作为半导体，使用由Ti层和Au层构成的2层，由Ti层、Al层和Au层构成的3层，或者由Ti层、Al层、Ni层和Au层构成的4层，作为可得到与该半导体相适合的欧姆特性的电极。
另外，专利文献3中记载了一种半导体装置，其使用β-Ga2O3作为半导体，使用Au、Pt、或者Ni和Au的层叠体中的任一者作为可得到与该半导体相适合的肖特基特性的电极。
然而，在将专利文献1～3中记载的电极应用于使用α-Ga2O3作为半导体的半导体装置的情况下，存在如下问题：无法作为肖特基电极、欧姆电极发挥功能；电极无法附着于膜；半导体特性受损等。
【现有技术文献】
【专利文献】
【专利文献1】日本特开2005-260101号公报
【专利文献2】日本特开2009-81468号公报
【专利文献3】日本特开2013-12760号公报
【非专利文献】
【非专利文献1】Jun Liang Zhao et al,“UV and Visible ElectroluminescenceFrom a Sn：Ga2O3/n+-Si Heterojunction by Metal–Organic Chemical VaporDeposition”,IEEE TRANSACTIONS ON ELECTRON DEVICES,VOL.58,NO.5MAY 2011
【非专利文献2】Kohei Sasaki et al,“Si-Ion Implantation Doping inβ-Ga2O3and Its Application to Fabrication of Low-Resistance Ohmic Contacts”,AppliedPhysics Express 6(2013)086502
【发明内容】
【发明要解决的课题】
本发明是目的是提供一种半导体特性和肖特基特性优异的半导体装置。
【为解决课题的技术手段】
本发明人等为实现上述目的进行了深入研究，结果发现了一种半导体装置，其至少具备：含有具有刚玉结构的结晶性氧化物半导体作为主成分的半导体层，以及上述半导体层上的肖特基电极，上述肖特基电极含有元素周期表第4族的金属，该半导体装置不会损害具有刚玉结构的结晶性氧化物半导体的半导体特性，半导体特性优异，并且肖特基特性也优异，这种半导体装置能够一举解决上述现有问题。
另外，本发明人等在获得上述见解后，进一步经过反复研究，从而完成了本发明。
即，本发明涉及以下发明。
[1]一种半导体装置，其特征在于，至少具备：含有具有刚玉结构的结晶性氧化物半导体作为主成分的半导体层，以及上述半导体层上的肖特基电极，上述肖特基电极含有选自元素周期表第4族～第9族中的至少1种金属。
[2]如上述[1]所述的半导体装置，其特征在于，上述肖特基电极含有选自元素周期表第4族～第6族中的至少1种金属。
[3]如上述[1]所述的半导体装置，其特征在于，至少具备：第1半导体层、第2半导体层、设置在第1半导体层上的肖特基电极，第1半导体层和第2半导体层分别含有具有刚玉结构的结晶性氧化物半导体作为主成分，第1半导体层的载流子密度小于第2半导体层的载流子密度，上述肖特基电极含有选自元素周期表第4族～第9族中的至少1种金属。
[4]如上述[1]所述的半导体装置，其中，上述金属是元素周期表第4周期的过渡金属。
[5]如上述[1]所述的半导体装置，其中，上述结晶性氧化物半导体含有镓或铟。
[6]如上述[1]所述的半导体装置，其中，上述结晶性氧化物半导体是α-Ga2O3或其混晶。
[7]如上述[1]所述的半导体装置，其进一步具备欧姆电极，上述欧姆电极含有元素周期表第4族或第11族的金属。
[8]一种半导体装置，其特征在于，至少具备：含有具有刚玉结构的结晶性氧化物半导体作为主成分的半导体层，以及上述半导体层上的肖特基电极，上述半导体层的厚度为40μm以下。
[9]如上述[8]所述的半导体装置，其特征在于，以1MHz进行测定时的电容在0V偏压下为1000pF以下。
[10]如上述[8]所述的半导体装置，其中，上述半导体层的表面积为1mm2以下。
[11]如上述[8]所述的半导体装置，其中，肖特基电极的面积为1mm2以下。
[12]如上述[8]所述的半导体装置，其中，在所述半导体装置中流通1A以上的电流。
[13]如上述[1]所述的半导体装置，其为功率器件。
[14]如上述[1]所述的半导体装置，其为功率模块、变频器或变流器。
[15]一种半导体系统，其具备半导体装置，上述半导体装置是上述[1]所述的半导体装置。
【发明效果】
本发明的半导体装置的半导体特性和肖特基特性优异。
【附图说明】
【图1】是示意表示本发明的肖特基势垒二极管(SBD)的优选例的图。
【图2】是示意表示本发明的肖特基势垒二极管(SBD)的优选例的图。
【图3】是示意表示用于本发明的第1金属层的优选例的图。
【图4】是示意表示用于本发明的第2金属层的优选例的图。
【图5】是实施例中使用的雾化CVD装置的概略构成图。
【图6】是实施例中使用的雾化CVD装置的概略构成图。
【图7】是表示实施例1的IV测定结果的图。
【图8】是表示实施例2的IV测定结果的图。
【图9】是表示实施例3的IV测定结果的图。
【图10】是表示比较例的IV测定结果的图。
【图11】是表示实施例4的转换特性测定结果的图。纵轴为电流(A)，横轴为时间(秒)。
【图12】是示意表示电源系统的优选例的图。
【图13】是示意表示系统装置的优选例的图。
【图14】是示意表示电源装置的电源电路图的优选例的图。
【图15】是表示实施例6的SIPM测定结果的图。
【图16】是表示实施例6的SIPM测定结果的图。
【图17】是表示实施例7的SIPM测定结果的图。
【图18】是表示实施例7的SIPM测定结果的图。
【具体实施方式】
本发明的半导体装置的特征在于，至少具备：含有具有刚玉结构的结晶性氧化物半导体作为主成分的半导体层，以及上述半导体层上的肖特基电极，上述肖特基电极含有选自元素周期表第4族～第9族中的至少1种金属。应予说明，上述金属优选为选自元素周期表第4族～第6族中的至少1种金属。这样，通过将上述肖特基电极的金属材料与上述半导体层的半导体材料组合，可得到半导体特性优异的半导体装置。一直以来，已知在使用β-Ga2O3作为半导体的情况下，优选将Au、Pt、Ni等元素周期表第10族以上的金属用于肖特基电极，但即使不使用第10族以上的金属，在使用刚玉结构的例如α-Ga2O3等结晶性氧化物半导体的情况下，通过在上述肖特基电极中使用选自元素周期表第4族～第9族中的至少1种金属，也可得到半导体特性优异的半导体装置。
另外，本发明的半导体装置的特征在于，至少具备：含有具有刚玉结构的结晶性氧化物半导体作为主成分的半导体层，以及上述半导体层上的肖特基电极，上述肖特基电极含有元素周期表第4族的金属。这样，通过使上述肖特基电极含有元素周期表第4族的金属，能够使密合性良好。
上述半导体层只要含有具有刚玉结构的结晶性氧化物半导体作为主成分就没有特别限定。上述半导体层(以下也称为“结晶性氧化物半导体膜”)优选以InAlGaO系半导体为主成分，更优选至少含有镓或铟，最优选至少含有镓。作为至少含有镓的结晶性氧化物半导体，优选可举出α-Ga2O3或其混晶等。应予说明，所谓“主成分”，例如在结晶性氧化物半导体为α-Ga2O3的情况下，以膜中的金属元素中的镓原子比为0.5以上的比例含有α-Ga2O3即可。在本发明中，优选上述膜中的金属元素中的镓原子比为0.7以上、更优选为0.8以上。另外，结晶性氧化物半导体膜的厚度没有特别限定，可以为1μm以下、也可以为1μm以上、但在本发明中优选为40μm以下，更优选为25μm以下，进一步优选为12μm以下，最优选为8μm以下。结晶性氧化物半导体膜的表面积没有特别限定优选为1mm2以下，更优选为1mm见方。另外，由下述的热阻计算评价的结果可知，本发明的半导体装置即使被小型化也可以作为半导体装置发挥优异的性能。例如，即使结晶性氧化物半导体膜的膜厚为12μm以下且表面积为1mm见方以下，也可得到流通1A以上(优选10A以上)的电流的半导体装置。应予说明，上述结晶性氧化物半导体膜通常为单晶，也可以为多晶。另外，上述结晶性氧化物半导体膜可以是单层膜，也可以是多层膜。上述结晶性氧化物半导体膜为多层膜时，上述多层膜优选膜厚为40μm以下，另外，优选至少含有第1半导体层和第2半导体层，且在第1半导体层上设有肖特基电极的情况下，第1半导体层的载流子密度小于第2的半导体层的载流子密度。应予说明，在该情况下，第2半导体层通常含有掺杂物，上述结晶性氧化物半导体膜的载流子密度可通过调节掺杂量而进行适当设定。
上述结晶性氧化物半导体膜优选含有掺杂物。上述掺杂物没有特别限定，可以是公知的掺杂物。作为上述掺杂物，例如可举出锡、锗、硅、钛、锆、钒或铌等n型掺杂物、或p型掺杂物等。在本发明中，上述掺杂物优选为Sn。Sn的含量在上述结晶性氧化物半导体膜的组成中优选为0.00001原子％以上、更优选为0.00001原子％～20原子％、最优选为0.00001原子％～10原子％。
上述结晶性氧化物半导体膜例如适合通过如下方式得到：将原料溶液雾化或液滴化(雾化·液滴化工序)，将所得雾或液滴通过载气搬运至基体上(搬运工序)，接着，在成膜室内使上述雾或液滴发生热反应，而在基体上层叠含有结晶性氧化物半导体作为主成分的结晶性氧化物半导体膜(成膜工序)。
(雾化·液滴化工序)
雾化·液滴化工序使上述原料溶液雾化或液滴化。上述原料溶液的雾化方法或液滴化方法只要能使上述原料溶液雾化或液滴化就没有特别限定，可以是公知方法，在本发明中，优选使用超声波的雾化方法或液滴化方法。使用超声波得到的雾或液滴的初速度为0，可悬浮在空中，因而优选，例如，由于是不像喷雾那样进行喷吹而是能够悬浮在空中作为气体来搬运的雾，因此没有因碰撞能量导致的损伤，因而非常优选。液滴大小没有特别限定，可以是数mm左右的液滴，但优选50μm以下，更优选100nm～10μm。
(原料溶液)
上述原料溶液含有可雾化或液滴化的材料，只要含有氘就没有特别限定，可以是无机材料，也可以是有机材料，在本发明中，优选为金属或金属化合物，更优选含有选自镓、铁、铟、铝、钒、钛、铬、铑、镍、钴、锌、镁、钙、硅、钇、锶和钡中的1种或2种以上金属。
在本发明中，作为上述原料溶液，可优选使用将上述金属以配合物或盐的形式溶解或分散于有机溶剂或水中而形成的溶液。作为配合物的形式，例如可举出乙酰丙酮配合物、羰基配合物、氨配合物、氢配合物等。作为盐的形式，例如可举出有机金属盐(例如金属醋酸盐、金属草酸盐、金属柠檬酸盐等)、硫化金属盐、硝化金属盐、磷酸化金属盐、卤化金属盐(例如氯化金属盐、溴化金属盐、碘化金属盐等)等。
另外，优选在上述原料溶液中混合氢卤酸、氧化剂等添加剂。作为上述氢卤酸，例如可举出氢溴酸、盐酸、氢碘酸等，其中，出于得到更优质的膜，优选氢溴酸或氢碘酸。作为上述氧化剂，例如可举出双氧水(H2O2)、过氧化钠(Na2O2)、过氧化钡(BaO2)、过氧化苯甲酰(C6H5CO)2O2等过氧化物；次氯酸(HClO)、高氯酸、硝酸、臭氧水、过乙酸、硝基苯等有机过氧化物等。
上述原料溶液中可含有掺杂物。通过使原料溶液中含有掺杂物，可良好地进行掺杂。上述掺杂物只要不阻碍本发明的目的就没有特别限定。作为上述掺杂物，例如可举出锡、锗、硅、钛、锆、钒或铌等n型掺杂物或p型掺杂物等。掺杂物的浓度通常可以为约1×1016/cm3～1×1022/cm3，另外，可以使掺杂物的浓度例如为约1×1017/cm3以下的低浓度。另外，根据本发明，还可以以约1×1020/cm3以上的高浓度含有掺杂物。
原料溶液的溶剂没有特别限定，可以是水等无机溶剂，也可以是醇等有机溶剂，也可以是无机溶剂与有机溶剂的混合溶剂。在本发明中，优选上述溶剂含有水，更优选为水或水与醇的混合溶剂。
(搬运工序)
搬运工序中，通过载气将上述雾或上述液滴搬运至成膜室内。作为上述载气，只要不阻碍本发明的目的就没有特别限定，例如作为优选例，可举出氧、臭氧、氮、氩等非活性气体，或者氢气、合成气体等还原气体等。另外，载气的种类可以是1种，也可以是2种以上，也可以进一步使用降低流量后的稀释气体(例如10倍稀释气体等)等作为第2载气。另外，载气的供给部位不仅为1处，也可以为2处以上。载气的流量没有特别限定，优选为0.01～20L/分钟，更优选为1～10L/分钟。为稀释气体时，稀释气体的流量优选为0.001～2L/分钟，更优选为0.1～1L/分钟。
(成膜工序)
成膜工序中，通过在成膜室内使上述雾或液滴发生热反应而在基体上形成结晶性氧化物半导体膜。对于热反应，通过热而使上述雾或液滴进行反应即可，反应条件等只要不阻碍本发明的目的就没有特别限定。在本工序中，通常在溶剂的蒸发温度以上的温度下进行上述热反应，但优选在不过高的温度(例如1000℃)以下，更优选650℃以下，作为300℃～650℃。另外，对于热反应，只要不阻碍本发明的目的，可以在真空下、非氧气氛下、还原气体气氛下和氧气氛下中的任一气氛下进行，优选在非氧气氛下或氧气氛下进行。另外，可以在大气压下、加压下和减压下中的任一条件下进行，但在本发明中，优选在大气压下进行。应予说明，膜厚可通过调整成膜时间来设定。
(基体)
上述基体只要能够支撑上述结晶性氧化物半导体膜就没有特别限定。上述基体的材料只要不阻碍本发明的目的就没有特别限定，可以是公知的基体，也可以是有机化合物，还可以是无机化合物。作为上述基体的形状，可以是任何形状，对所有形状均有效，例如可举出平板、圆板等板状、纤维状、棒状、圆柱状、棱柱状、筒状、螺旋状、球状、环状等，在本发明中优选基板。基板的厚度在本发明中没有特别限定。
上述基板只要为板状且为上述结晶性氧化物半导体膜的支撑体就没有特别限定。可以是绝缘体基板，也可以是半导体基板，还可以是金属基板或导电性基板，上述基板优选绝缘体基板，另外，优选表面具有金属膜的基板。应予说明，上述金属膜优选多层膜。作为上述基板，例如可举出含有具有刚玉结构的基板材料作为主成分的基底基板、或者含有具有β-gallia结构的基板材料作为主成分的基底基板、含有具有六方晶结构的基板材料作为主成分的基底基板等。这里，所谓“主成分”，是指具有上述特定结晶结构的基板材料以原子比计相对于基板材料的总成分优选含有50％以上，更优选含有70％以上，进一步优选含有90％以上，也可以是100％。
基板材料只要不阻碍本发明的目的就没有特别限定，可以是公知的基板材料。作为上述具有刚玉结构的基板材料，例如可优选举出α-Al2O3(蓝宝石基板)或α-Ga2O3，更优选举出a面蓝宝石基板、m面蓝宝石基板、r面蓝宝石基板、c面蓝宝石基板、α型氧化镓基板(a面、m面或r面)等。作为以具有β-gallia结构的基板材料为主成分的基底基板，例如可举出β-Ga2O3基板、或者含有Ga2O3和Al2O3且Al2O3多于0wt％且为60wt％以下的混晶体基板等。另外，作为以具有六方晶结构的基板材料为主成分的基底基板，例如可举出SiC基板、ZnO基板、GaN基板等。作为用于基板材料的金属，没有特别限定，优选用于第1金属层或第2金属层的金属。
在本发明中，上述基体优选表面的一部分或全部具有金属或刚玉结构。另外，在基体具有刚玉结构的情况下，更优选以具有刚玉结构的基板材料为主成分的基底基板，最优选蓝宝石基板或α型氧化镓基板。另外，上述基体可以含有铝，在该情况下，优选以具有刚玉结构的含铝基板材料为主成分的基底基板，更优选蓝宝石基板(优选c面蓝宝石基板、a面蓝宝石基板、m面蓝宝石基板、r面蓝宝石基板)。另外，上述基体优选含有氧化物，作为上述氧化物，例如可举出YSZ基板、MgAl2O4基板、ZnO基板、MgO基板、SrTiO3基板、Al2O3基板、石英基板、玻璃基板、β型氧化镓基板、钛酸钡基板、钛酸锶基板、氧化钴基板、氧化铜基板、氧化铬基板、氧化铁基板、Gd3Ga5O12基板、钽酸钾基板、铝酸镧基板、镧铝酸锶基板、镓酸镧锶基板、铌酸锂基板、钽酸锂基板、铝钽酸镧锶、氧化锰基板、镓酸钕基板、氧化镍基板、钪铝酸镁基板、氧化锶、钛酸锶基板、氧化锡基板、氧化碲基板、氧化钛基板、YAG基板、铝酸钇基板、铝酸锂基板、镓酸锂基板、LAST基板、镓酸钕基板、原钒酸钇基板等。
在本发明中，可以在上述成膜工序后进行退火处理。退火的处理温度只要不阻碍本发明的目的就没有特别限定，通常为300℃～650℃，优选为350℃～550℃。另外，退火的处理时间通常为1分钟～48小时，优选为10分钟～24小时，更优选为30分钟～12小时。应予说明，退火处理只要不阻碍本发明的目的，可以在任何气氛下进行，但优选在非氧气氛下进行，更优选在氮气氛下进行。
另外，在本发明中，可以在上述基体上直接设置结晶性氧化物半导体膜，也可以隔着缓冲层(buffer层)、应力缓和层等其它层设置结晶性氧化物半导体膜。各层的形成方法没有特别限定，可以是公知的方法，在本发明中，优选雾化CVD法。
在本发明中，可以在使用从上述基体等剥离等公知方法后，将上述结晶性氧化物半导体膜作为半导体层用于半导体装置，也可以直接将其作为半导体层用于半导体装置。
上述半导体装置至少具备上述半导体层，以及上述半导体层上的肖特基电极。上述肖特基电极只要含有选自元素周期表第4族～第9族中的至少1种金属就没有特别限定。作为元素周期表第4族的金属，例如可举出钛(Ti)、锆(Zr)、铪(Hf)等，其中优选Ti。作为元素周期表第5族的金属，例如可举出钒(V)、铌(Nb)、钽(Ta)等。作为元素周期表第6族的金属，例如可举出选自铬(Cr)、钼(Mo)和钨(W)等中的1种或2种以上金属等，在本发明中，由于Cr可使转换特性等半导体特性更良好，因而优选Cr。作为元素周期表第7族的金属，例如可举出锰(Mn)、锝(Tc)、铼(Re)等。作为元素周期表第8族的金属，例如可举出铁(Fe)、钌(Ru)、锇(Os)等。作为元素周期表第9族的金属，例如可举出钴(Co)、铑(Rh)、铱(Ir)等。另外，在本发明中，上述肖特基电极只要不阻碍本发明的目的，也可以进一步含有元素周期表第10族或第11族的金属。作为元素周期表第10族的金属，例如可举出镍(Ni)、钯(Pd)、铂(Pt)等，其中优选Pt。作为元素周期表第11族的金属，例如可举出铜(Cu)、银(Ag)、金(Au)等，其中优选Au。
在本发明中，为了使转换特性等半导体特性更良好，上述肖特基电极优选含有选自元素周期表第4族～第6族中的至少1种金属或选自元素周期表第4族～第9族中的至少1种金属、且为元素周期表第4周期的过渡金属，更优选含有元素周期表第4族或第6族的金属或者选自元素周期表第4族～第6族中的至少1种金属、且为元素周期表第4周期的过渡金属。
另外，肖特基电极可以是单层金属层，也可以含有2层以上的金属膜。作为上述金属层、金属膜的层叠方法，没有特别限定，例如可举出真空蒸镀法、溅射法等公知的方法等。另外，构成肖特基电极的金属可以是合金。在本发明中，第1金属层优选含有Ti，最优选含有Au或/和Pt。通过使用这样的优选的金属，能够使具有刚玉结构的半导体的半导体特性(例如耐久性、介电击穿电压、耐压、导通电阻、稳定性等)更良好，肖特基特性也能够良好地发挥。
另外，在本发明中，优选肖特基电极的面积为1mm2以下，更优选为0.8mm2以下。
另外，本发明的半导体装置通常具备欧姆电极。欧姆电极优选含有元素周期表第4族或第11族的金属。优选用于欧姆电极的适宜的元素周期表第4族或第11族的金属可以与上述肖特基电极中含有的金属相同。另外，欧姆电极可以是单层的金属层，也可以含有2层以上的金属层。作为金属层的层叠方法，没有特别限定、例如可举出真空蒸镀法、溅射法等公知的方法等。另外，构成欧姆电极的金属可以是合金。在本发明中，欧姆电极优选含有Ti或/和Au，更优选含有Ti和Au。
上述半导体装置尤其对于功率器件是有用的。作为上述半导体装置，例如可举出半导体激光器、二极管或三极管(例如MESFET等)等，其中优选二极管，更优选肖特基势垒二极管。
(SBD)
图1表示本发明所涉及的肖特基势垒二极管(SBD)的优选例。图1的SBD具备n-型半导体层101a、n+型半导体层101b、肖特基电极105a和欧姆电极105b。
肖特基电极和欧姆电极的形成例如可通过真空蒸镀法或溅射法等公知的方法进行。更具体而言，例如可在形成肖特基电极时，可通过使第1金属层层叠，并对第1金属层实施利用光刻方法的图案化来进行。
以下，对使用第1金属层作为肖特基电极105a，使用第2金属层作为欧姆电极105b的情况的各方式进行说明。
图3表示本发明所使用的优选的第1金属层的一个例子。第1金属层50a由Au层51、Ti层52和Pt层53构成。各层的金属膜的膜厚没有特别限定，Au层优选为0.1nm～10μm，更优选为5nm～200nm，最优选为10nm～100nm。元素周期表第4族的金属(例如Ti等)层优选为1nm～500μm，更优选为1nm～100μm，最优选为5nm～20nm或1μm～100μm。元素周期表第10族的金属(例如Pt等)层例如优选为1nm～10μm。应予说明，使用Ag作为元素周期表第11族的金属时，Ag膜的膜厚优选为5μm～100μm，更优选为10μm～80μm，最优选为20μm～60μm。应予说明，使用Cu作为元素周期表第11族的金属时，Cu膜的膜厚优选为1nm～500μm，更优选为1nm～～100μm，最优选为0.5μm～5μm。
图4表示本发明所使用的优选的第2金属层的一个例子。第2金属层50b由Ti层54和Au层55构成。各层的金属膜的膜厚没有特别限定，在Ti层54的情况下，优选为1nm～500μm，更优选为1nm～100μm，最优选为5nm～20nm或1μm～100μm。在Au层55的情况下，优选为0.1nm～10μm，更优选为5nm～200nm，最优选为10nm～100nm。
在对图1的SBD施加有反向偏压的情况下，空乏层(未图示)扩大到n型半导体层101a中，因此成为高耐压的SBD。另外，在施加有正向偏压的情况下，电子从欧姆电极105b流向肖特基电极105a。这样的SBD对于高耐压·大电流用途优异，肖特基特性也良好，转换速度快，耐压性·可靠性优异。
图2表示本发明所涉及的肖特基势垒二极管(SBD)的优选的另一例子。图2的SBD除了图1的SBD的构成之外，进一步具备绝缘体层104。更具体而言，具备n-型半导体层101a、n+型半导体层101b、肖特基电极105a、欧姆电极105b和绝缘体层104。
作为绝缘体层104的材料，例如可举出GaO、AlGaO、InAlGaO、AlInZnGaO4、AlN、Hf2O3、SiN、SiON、Al2O3、MgO、GdO、SiO2或Si3N4等，在本发明中，优选具有刚玉结构的材料。通过将具有刚玉结构的绝缘体用于绝缘体层，能够使界面处的半导体特性的功能得到良好的体现。绝缘体层104设置在n-型半导体层101与肖特基电极105a之间。绝缘体层的形成例如可通过溅射法、真空蒸镀法或CVD法等公知的方法进行。
对于其他构成等，与上述图1的SBD的情况相同。
图2的SBD与图1的SBD相比，绝缘特性更优异，具有更高的电流控制性。
如上所述得到的半导体装置通常以1MHz进行测定时的电容在0V偏压下为1000pF以下，优选为500pF以下，更优选为150pF以下，这样的半导体装置也包含在本发明中。
本发明的半导体装置除上述事项之外，进一步使用公知的方法，适合用作功率模块、变频器或变流器，还适合用于例如使用了电源装置的半导体系统等。上述电源装置通过使用公知的方法与配线图案等连接等，可由上述半导体装置制作或者制作为上述半导体装置。图12表示电源系统的例子。图12中，使用多个上述电源装置和控制电路构成电源系统。上述电源系统如图13所示，能够与电子电路组合用于系统装置。应予说明，将电源装置的电源电路图的一个例子示于图14。图14表示由功率电路和控制电路构成的电源装置的电源电路，通过变频器(由MOSFETA～D构成)将DC电压在高频下进行转换而转换成AC后，通过变压器实施绝缘和变压，通过整流MOSFET(A～B’)进行整流后，使用DCL(平滑用线圈L1、L2)和电容器进行平滑，输出直流电压。此时，使用电压比较器将输出电压与基准电压进行比较，以达到期望输出电压的方式用PWM控制电路控制变频器和整流MOSFET。
【实施例】
(实施例1)
1.n+型半导体层的形成
1-1.成膜装置
使用图5对本实施例中使用的雾化CVD装置1进行说明。雾化CVD装置1具备：供给载气的载气源2a；用于调节从载气源2a送出的载气流量的流量调节阀3a；供给载气(稀释)的载气(稀释)源2b；用于调节从载气(稀释)源2b送出的载气(稀释)流量的流量调节阀3b；收容原料溶液4a的雾发生源4；装水5a的容器5；安装于容器5底面的超声波振子6；成膜室7；从雾发生源4连接至成膜室7的供给管9；设置在成膜室7内的热板8；以及排出热反应后的雾、液滴和废气的排气口11。应予说明，在热板8上设有基板10。
1-2.原料溶液的制备
在0.1M溴化镓水溶液中混合溴化锡，以锡相对于镓的原子比为1：0.08的方式调整水溶液，此时，以体积比10％含有溴化氘，将其作为原料溶液。
1-3.成膜准备
将上述1-2.中得到的原料溶液4a收容在雾发生源4内。接着，作为基板10，将蓝宝石基板设置在热板8上，使热板8动作而使成膜室7内的温度升温至470℃。接着，打开流量调节阀3a、3b，从作为载气源的载气供给单元2a、2b向成膜室7内供给载气，用载气充分置换成膜室7的气氛后，分别将载气流量调节为5.0L/分钟、将载气(稀释)流量调节为0.5L/分钟。应予说明，使用氮作为载气。
1-4.结晶性氧化物半导体膜的形成
接着，使超声波振子6以2.4MHz振动，将该振动通过水5a传播至原料溶液4a，由此使原料溶液4a雾化而生成雾4b。该雾4b介由载气通过供给管9内导入成膜室7内，在大气压下、470℃于成膜室7内雾发生热反应而在基板10上形成膜。应予说明，膜厚为7.5μm，成膜时间为180分钟。
1-5.评价
使用XRD衍射装置对上述1-4.中得到的膜的相进行鉴定，结果是所得膜为α-Ga203。
2.n-型半导体层的形成
2-1.成膜装置
使用图6，对实施例中使用的雾化CVD装置19进行说明。雾化CVD装置19具备：载置基板20的基座21；供给载气的载气供给单元22a；用于调节从载气供给单元22a送出的载气的流量的流量调节阀23a；供给载气(稀释)的载气(稀释)供给单元22b；用于调节从载气(稀释)供给单元22b送出的载气的流量的流量调节阀23b；收容原料溶液24a的雾发生源24；装水25a的容器25；安装于容器25底面的超声波振子26；由内径40mm的石英管构成的供给管27；以及设置在供给管27周边部的加热器28。基座21由石英构成，载置基板20的面从水平面倾斜。通过使作为成膜室的供给管27和基座21均由石英制作，可抑制来源于装置的杂质混入在基板20上形成的膜内。
2-2.原料溶液的制备
使0.1M溴化镓水溶液中以体积比20％含有溴化氘，将其作为原料溶液。
2-3.成膜准备
将上述1-2.中得到的原料溶液24a收容在雾发生源24内。接着，作为基板20，将从蓝宝石基板剥离的n+型半导体膜设置在基座21上，使加热器28动作而使成膜室27内的温度升温至510℃。接着，打开流量调节阀23a、23b，从作为载气源的载气供给单元22a、22b向成膜室27内供给载气，用载气充分置换成膜室27的气氛后，分别将载气的流量调节为5L/分钟，将载气(稀释)的流量调节为0.5L/分钟。应予说明，使用氧作为载气。
2-4.半导体膜的形成
接着，使超声波振子26以2.4MHz振动，将该振动通过水25a传播至原料溶液24a，由此使原料溶液24a雾化而生成雾。该雾通过载气导入到成膜室27内，在大气压下、510℃与成膜室27内雾发生反应而在基板20上形成半导体膜。应予说明，膜厚为3.6μm，成膜时间为120分钟。
2-5.评价
使用XRD衍射装置对上述2-4.中得到的膜的相进行鉴定，结果是所得膜为α-Ga203。
3.第1金属层(肖特基电极)的形成
如图3所示，采用电子束蒸镀在n-型半导体层上分别层叠Pt层、Ti层和Au层。应予说明，Pt层的厚度为10nm，Ti层的厚度为4nm，Au层的厚度为175nm。
4.第2金属层(欧姆电极)的形成
如图4所示，采用电子束蒸镀在n+型半导体层上分别层叠Ti层和Au层。应予说明，Ti层的厚度为35nm，Au层的厚度为175nm。
5.IV测定
对按以上方式得到的半导体装置实施IV测定。将结果示于图7。另外，研究耐压，结果是861V。根据这些结果可知，实施例1的半导体装置的半导体特性和肖特基特性优异。
(实施例2)
在n+型半导体层的形成中，将成膜温度设为525℃，将成膜时间设为20分钟，除此之外，与实施例1同样地得到半导体装置。应予说明，n+型半导体层的厚度为0.5μm。对所得半导体装置实施IV测定。将结果示于图8。另外，研究导通电阻(微分电阻)，结果为0.11mΩcm2。
(实施例3)
在(1)n-型半导体层的形成时，以体积比15％含有原料溶液的溴化氘，将成膜时间设为8小时，在(2)n+型半导体层的形成时，将成膜温度设为500℃，将成膜时间设为110分钟，以及在(3)第1金属层(肖特基电极)的形成时，采用电子束蒸镀在n-型半导体层上分别层叠Ti层和Au层，除此之外，与实施例1同样地得到半导体装置。对所得半导体装置实施IV测定。将结果示于图9。由图9可知，显示出良好的半导体特性和肖特基特性。
(比较例1)
作为参考，将肖特基电极中使用了Pt时的IV测定结果示于图10。由图10可知，半导体特性、肖特基特性受到严重损害。
(实施例4)
1.n-型半导体层的形成
1-1.成膜装置
使用图5对本实施例中使用的雾化CVD装置1进行说明。雾化CVD装置1具备：供给载气的载气源2a；用于调节从载气源2a送出的载气的流量的流量调节阀3a；供给载气(稀释)的载气(稀释)源2b；用于调节从载气(稀释)源2b送出的载气(稀释)的流量的流量调节阀3b；收容原料溶液4a的雾发生源4；装水5a的容器5；安装于器5底面的超声波振子6；成膜室7；从雾发生源4连接到成膜室7的供给管9；设置在成膜室7内的热板8；以及将热反应后的雾、液滴和废气排出的排气口11。应予说明，在热板8上设有基板10，在本实施例中，作为基板10，使用表面形成有掺杂了Sn的α-Ga2O3膜作为缓冲层的蓝宝石基板。应予说明，蓝宝石基板使用如下形成的基板：使用YVO4激光器(波长532nm、平均输出4W)的激光加工机，以1mm的间距间隔进行开槽加工(槽深30μm)，形成正方形网格。
1-2.原料溶液的制备
使0.1M溴化镓水溶液中以体积比10％含有氢溴酸，将其作为原料溶液。
1-3.成膜准备
将上述1-2.中得到的原料溶液4a收容在雾发生源4内。接着，作为基板10，将带有缓冲层的蓝宝石基板设置在热板8上，使热板8动作而使成膜室7内的温度升温至470℃。接着，打开流量调节阀3a、3b，从作为载气源的载气供给单元2a、2b向成膜室7内供给载气，用载气充分置换成膜室7的气氛后，分别将载气流量调节为2.0L/分钟，将载气(稀释)流量调节为0.5L/分钟。应予说明，使用氧作为载气。
1-4.结晶性氧化物半导体膜的形成
接着，使超声波振子6以2.4MHz振动，使该振动通过水5a传播至原料溶液4a，由此使原料溶液4a雾化而生成雾4b。该雾4b介由载气通过供给管9内而导入到成膜室7内，在大气压下、470℃于成膜室7内雾发生热反应而在基板10上形成膜。应予说明，膜厚为约5μm，成膜时间为135分钟。
1-5.评价
使用XRD衍射装置对上述1-4.中得到的膜的相进行鉴定，结果是所得膜为α-Ga203。
2.n+型半导体层的形成
2-1.成膜装置
使用与上述1-1中使用的成膜装置相同的装置。应予说明，作为基板10，使用上述1-4中得到的层叠体，在n-型半导体层上层叠有n+型半导体层。
2-2.原料溶液的制备
在0.1M溴化镓水溶液中混合溴化锡，以锡相对于镓的原子比为1：0.08的方式调整水溶液，此时，以体积比10％含有氢溴酸，将其作为原料溶液。
2-3.成膜准备
将上述2-2.中得到的原料溶液4a收容在雾发生源4内。接着，作为基板10，将带有缓冲层的蓝宝石基板设置在热板8上，使热板8动作而使成膜室7内的温度升温至450℃。接着，打开流量调节阀3a、3b，从作为载气源的载气供给单元2a、2b向成膜室7内供给载气，用载气充分置换成膜室7的气氛后，分别将载气流量调节为2.0L/分钟，将载气(稀释)流量调节为0.5L/分钟。应予说明，使用氮作为载气。
2-4.结晶性氧化物半导体膜的形成
接着，使超声波振子6以2.4MHz振动，使振动通过水5a传播至原料溶液4a，由此使原料溶液4a雾化而生成雾4b。该雾4b介由载气通过供给管9内而导入到成膜室7内，在大气压下、450℃于成膜室7内雾发生热反应而在基板10上形成膜。应予说明，膜厚为约2.9μm，成膜时间为120分钟。
2-5.评价
使用XRD衍射装置对上述2-4.中得到的膜的相进行鉴定，结果是所得膜为α-Ga203。
3.欧姆电极的形成
通过溅射在上述2-4.中得到的层叠体的n+型半导体层上分别形成Ti膜(厚度70nm)和Au膜(厚度30nm)，形成欧姆电极。
4.去除基板
在上述3.中得到的层叠体的欧姆电极上临时接合临时晶片，接着，使用CMP装置，研磨基板10，去除上述蓝宝石基板和上述缓冲层。
5.肖特基电极的形成
通过EB蒸镀在上述4.中得到的层叠体的n-型半导体层上分别形成Cr膜(厚度50nm)和Al膜(厚度5000nm)，形成肖特基电极(直径300μm)。其后，封装于TO220，得到封装SBD。
6.半导体特性的评价
(转换特性评价)
对上述5.中得到的SBD的转换特性进行评价。将结果示于图11。另外，将使用SiC作为半导体和使用Si作为半导体时的转换特性也一并示于图11。由图11可知，本发明品与其他产品相比，波形良好，转换特性优异。
(热阻特性评价)
对上述5.中得到的SBD实施热阻测定。其结果是本发明品的RjC为13.9℃/W，性能是使用SiC作为半导体的产品(RjC＝12.5℃/W)的同等以上。另外，若考虑单位面积的热阻，与使用SiC作为半导体的产品相比，以6成左右的芯片尺寸就能够发挥出同等的性能。
(电容测定)
对上述5.中得到的SBD实施CV测定(1MHz)。其结果是在0V偏压下为130pF。由此可知，由于电容比使用SiC作为半导体的产品小，所以本发明品的转换特性良好。
(热阻计算评价)
对上述5.中得到的SBD计算热阻，结果是15.6(K/W)。然后，将热阻为15.6(K/W)且半导体层使用β-Ga2O3的情况(比较例2)以及使用SiC的情况(比较例3)与本发明(实施例4)进行比较评价。将结果示于表1。由表1可知，本发明品与比较例品相比，半导体层的表面积小且即使厚度为0.01mm以下也显示出良好的热阻特性，适合于半导体装置的小型化。
【表1】
Figure GDA0002612526960000181
(实施例5)
使用直径500μm的肖特基电极来代替直径300μm的肖特基电极，除此之外，与实施例4同样地得到SBD。评价所得SBD的转换特性，结果确认到与实施例4相同的波形，可知具有良好的转换特性。
(实施例6)
(1)在形成n－型半导体层时，使成膜温度为520℃，以及使成膜时间为25分钟；(2)在形成n+型半导体层时，作为原料溶液，使用混合有乙酰丙酮镓0.05摩尔、盐酸1.5体积％、氯化锡(II)0.2原子％以及水的溶液，使成膜温度为480℃，并且使成膜时间为150分钟，作为成膜装置，使用图6所示的雾化CVD装置；(3)在形成第1金属层(肖特基电极)时，在n－型半导体层上采用电子束蒸镀层叠Ti层作为第1金属层，除此之外，与实施例1同样地得到半导体装置。应予说明，在n+型半导体层上形成欧姆电极，另外，作为肖特基电极的盖电极，在Ti层上采用电子束蒸镀形成Cu层。对所得半导体装置实施扫描内部光电子发射显微镜(Scanning Internal Photo Emission：SIMP)测定。将所得SIMP图像示于图15和图16。图15表示光电屈服图，(a)表示退火前的SIMP图像，(b)表示200℃退火后的SIMP图像，(c)表示300℃退火后的SIMP图像。由图15可知，光电屈服的面内分布均匀，面内分布的热稳定性优异。另外，图16表示肖特基势垒高度的图，由图16可知势垒高度面内分布均匀。
(实施例7)
在形成第1金属层(肖特基电极)时，在n－型半导体层上采用电子束蒸镀层叠Fe层作为第1金属层，除此之外，与实施例6同样地得到半导体装置。应予说明，在n+型半导体层上形成欧姆电极，另外，作为肖特基电极的盖电极，在Fe层上采用电子束蒸镀分别形成Ti层和Cu层。对所得半导体层与实施例6同样地实施扫描内部光电子发射显微镜(ScanningInternal Photo Emission：SIMP)测定。将所得SIMP图像示于图17和图18。图17表示光电屈服图，(a)表示退火前的SIMP图像，(b)表示200℃退火后的SIMP图像，(c)表示300℃退火后的SIMP图像。由图17可知，光电屈服的面内分布均匀，面内分布的热稳定性优异。另外，图18表示肖特基势垒高度图，由图18可知，势垒高度的面内分布均匀。
综上所述，可知本发明的半导体装置的半导体特性和肖特基特性优异。
【产业上的可利用性】
本发明的半导体装置可应用于半导体(例如化合物半导体电子设备等)、电子部件·电气设备部件、光学·电子照片相关装置、工业部件等所有领域，对于功率器件尤其有用。
【符号说明】
1 雾化CVD装置
2a 载气源
2b 载气(稀释)源
3a 流量调节阀
3b 流量调节阀
4 雾发生源
4a 原料溶液
4b 雾
5 容器
5a 水
6 超声波振子
7 成膜室
8 热板
9 供给管
10 基板
11 排气口
19 雾化CVD装置
20 基板
21 基座
22a 载气供给单元
22b 载气(稀释)供给单元
23a 流量调节阀
23b 流量调节阀
24 雾发生源
24a 原料溶液
25 容器
25a 水
26 超声波振子
27 供给管
28 加热器
29 排气口
50a 第1金属层
50b 第2金属层
51 Au层
52 Ti层
53 Pt层
54 Ti层
55 Au层
101a n-型半导体层
101b n+型半导体层
104 绝缘体层
105a 肖特基电极
105b 欧姆电极

Claims (13)

1.一种半导体装置，其特征在于，至少具备：含有具有刚玉结构的结晶性氧化物半导体作为主成分的半导体层，以及与所述半导体层肖特基接触的肖特基电极，所述结晶性氧化物半导体的金属元素中包含的镓的原子比为0.5以上，所述肖特基电极具有包括第一层和第二层的至少两层，所述第一层或所述第二层含有选自元素周期表第4族～第9族中的至少1种金属，且所述金属是元素周期表第4周期的过渡金属。
2.根据权利要求1所述的半导体装置，其特征在于，至少具备第1半导体层、第2半导体层、以及设置在第1半导体层上的肖特基电极，第1半导体层和第2半导体层分别含有具有刚玉结构的结晶性氧化物半导体作为主成分，第1半导体层的载流子密度小于第2半导体层的载流子密度。
3.根据权利要求1所述的半导体装置，其特征在于，所述结晶性氧化物半导体含有镓或铟。
4.根据权利要求1所述的半导体装置，其特征在于，所述结晶性氧化物半导体为α-Ga2O3或其混晶。
5.根据权利要求1所述的半导体装置，其特征在于，进一步具备欧姆电极，所述欧姆电极含有元素周期表第4族或第11族的金属。
6.根据权利要求1所述的半导体装置，其特征在于，所述半导体层的厚度为40μm以下。
7.根据权利要求6所述的半导体装置，其特征在于，以1MHz进行测定时的电容在0V偏压下为1000pF以下。
8.根据权利要求6所述的半导体装置，其特征在于，所述半导体层的表面积为1mm2以下。
9.根据权利要求6所述的半导体装置，其特征在于，所述肖特基电极的面积为1mm2以下。
10.根据权利要求6所述的半导体装置，其特征在于，所述半导体装置中流通1A以上的电流。
11.根据权利要求1所述的半导体装置，其特征在于，其为功率器件。
12.根据权利要求1所述的半导体装置，其特征在于，其为功率模块、变频器或变流器。
13.一种半导体系统，其特征在于，其具备半导体装置，所述半导体装置是权利要求1所述的半导体装置。
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Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20180097073A1 (en) * 2016-10-03 2018-04-05 Flosfia Inc. Semiconductor device and semiconductor system including semiconductor device
JP6967238B2 (ja) * 2017-02-28 2021-11-17 株式会社タムラ製作所 ショットキーバリアダイオード
JP7008293B2 (ja) * 2017-04-27 2022-01-25 国立研究開発法人情報通信研究機構 Ｇａ２Ｏ３系半導体素子
US10930743B2 (en) 2017-06-28 2021-02-23 Flosfia Inc. Layered structure, semiconductor device including layered structure, and semiconductor system including semiconductor device
JP7037142B2 (ja) * 2017-08-10 2022-03-16 株式会社タムラ製作所 ダイオード
US10944015B2 (en) * 2017-08-24 2021-03-09 Flosfia Inc. Semiconductor device
JP7248962B2 (ja) * 2017-08-24 2023-03-30 株式会社Flosfia 半導体装置
JP7011219B2 (ja) 2017-09-29 2022-01-26 株式会社Flosfia 積層構造体および半導体装置
JP6977465B2 (ja) * 2017-10-06 2021-12-08 株式会社デンソー 半導体装置の製造方法
TWI804527B (zh) * 2017-11-15 2023-06-11 日商Ｆｌｏｓｆｉａ股份有限公司 半導體裝置及半導體系統
TW202006945A (zh) * 2018-07-12 2020-02-01 日商Ｆｌｏｓｆｉａ股份有限公司 半導體裝置和半導體系統
TWI853787B (zh) 2018-07-12 2024-08-21 日商Ｆｌｏｓｆｉａ股份有限公司 半導體裝置和半導體系統
JP6934852B2 (ja) * 2018-12-18 2021-09-15 信越化学工業株式会社 酸化ガリウム膜の製造方法
CN113508470B (zh) * 2019-03-13 2024-07-26 三菱电机株式会社 半导体装置
JP7124207B2 (ja) * 2019-03-28 2022-08-23 日本碍子株式会社 下地基板
CN114144889A (zh) 2019-05-23 2022-03-04 株式会社Flosfia 半导体装置
CN110265486B (zh) * 2019-06-20 2023-03-24 中国电子科技集团公司第十三研究所 氧化镓sbd终端结构及制备方法
CN114514615A (zh) * 2019-07-16 2022-05-17 株式会社Flosfia 半导体装置和半导体系统
JP7290740B2 (ja) * 2019-09-30 2023-06-13 日本碍子株式会社 α－Ｇａ２Ｏ３系半導体膜
JP7478334B2 (ja) * 2020-01-10 2024-05-07 株式会社Flosfia 半導体素子および半導体装置
JP7530615B2 (ja) * 2020-01-10 2024-08-08 株式会社Flosfia 結晶、半導体素子および半導体装置
JP2023140644A (ja) * 2022-03-23 2023-10-05 キオクシア株式会社 半導体装置及びその製造方法
CN114988918B (zh) * 2022-06-13 2023-04-07 湖南省新化县鑫星电子陶瓷有限责任公司 一种氧化铝陶瓷的表面金属化方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2015025500A1 (ja) * 2013-08-19 2015-02-26 出光興産株式会社 酸化物半導体基板及びショットキーバリアダイオード
CN105097957A (zh) * 2014-05-08 2015-11-25 Flosfia株式会社 结晶性层叠结构体、半导体装置

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4670034B2 (ja) 2004-03-12 2011-04-13 学校法人早稲田大学 電極を備えたＧａ２Ｏ３系半導体層
JP2007220889A (ja) 2006-02-16 2007-08-30 Central Res Inst Of Electric Power Ind ショットキー接合型半導体素子およびその製造方法
WO2010016388A1 (ja) 2008-08-05 2010-02-11 住友電気工業株式会社 ショットキーバリアダイオードおよびショットキーバリアダイオードの製造方法
JP5078039B2 (ja) 2009-01-19 2012-11-21 学校法人早稲田大学 Ｇａ２Ｏ３系半導体素子及びＧａ２Ｏ３系半導体素子の製造方法
CN110071170B (zh) * 2011-09-08 2022-10-11 株式会社田村制作所 晶体层叠结构体
JP2013102081A (ja) 2011-11-09 2013-05-23 Tamura Seisakusho Co Ltd ショットキーバリアダイオード
JP5799354B2 (ja) 2012-08-23 2015-10-21 学校法人早稲田大学 Ｇａ２Ｏ３系半導体素子
TWI521718B (zh) * 2012-12-20 2016-02-11 財團法人工業技術研究院 接面位障蕭特基二極體嵌於金氧半場效電晶體單元陣列之整合元件

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2015025500A1 (ja) * 2013-08-19 2015-02-26 出光興産株式会社 酸化物半導体基板及びショットキーバリアダイオード
CN105097957A (zh) * 2014-05-08 2015-11-25 Flosfia株式会社 结晶性层叠结构体、半导体装置

Also Published As

Publication number Publication date
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