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CN106910755A - 图像传感器配置 - Google Patents

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CN106910755A
CN106910755A CN201610201336.3A CN201610201336A CN106910755A CN 106910755 A CN106910755 A CN 106910755A CN 201610201336 A CN201610201336 A CN 201610201336A CN 106910755 A CN106910755 A CN 106910755A
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STMicroelectronics Research and Development Ltd
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Abstract

本申请涉及图像传感器配置。一种图像传感器包括：被配置成对光敏感的光电二极管像素的阵列，每个像素包括光电二极管以及被配置成存储来自光电二极管的电荷的多个电容器；被配置成控制光电二极管像素的阵列使得光电二极管像素的阵列能够被划分成两个或更多个部分的地址解码器，每个部分被单独控制以进行与每个其他部分分离的至少一个曝光。

Description

图像传感器配置
技术领域
一些实施例涉及图像传感器配置和图像传感器结构。
背景技术
已知使用例如以CMOS架构实现的光电二极管像素的图像传感器。这样的图像传感器具有很多应用。在一些应用中，可以提供像素的阵列。
发明内容
根据第一方面，提供了一种图像传感器，其包括：被配置成对光敏感的光电二极管像素的阵列，每个像素包括光电二极管以及被配置成存储来自光电二极管的电荷的多个电容器；以及被配置成控制光电二极管像素的阵列使得光电二极管像素的阵列能够被划分成两个或更多个部分的地址解码器，每个部分被单独地控制以进行与每个其他部分分离的至少一个曝光。
地址解码器可以包括多个行解码器，行解码器与光电二极管像素的行相关联并且包括：被配置成存储行类型值的锁存器；以及被配置成接收行类型输入并且被配置成基于与锁存器行类型值匹配的行类型输入值启用行地址电路装置的行类型电路装置；以及被配置成接收行地址信号并且在被行类型电路装置启用时基于与确定的行值匹配的行地址输入信号值选择性地启用光电二极管阵列的行的行地址电路装置。
地址解码器可以被配置成将光电二极管像素的阵列划分成：光电二极管像素的交织的行；以及光电二极管像素的行的块。
地址解码器可以包括多个行解码器，并且其中阵列的每个行内的相邻像素可以由单独的行解码器来控制，每个行解码器包括：被配置成存储行类型值的锁存器；以及被配置成接收行类型输入并且被配置成基于与锁存器行类型值匹配的行类型输入值启用行地址电路装置的行类型电路装置；以及被配置成接收行地址信号并且在被行类型电路装置启用时基于与确定的行值匹配的行地址输入信号值选择性地启用光电二极管阵列的行的行地址电路装置。
地址解码器可以被配置成将光电二极管像素的阵列划分成：光电二极管像素的交织的列；光电二极管像素的交织的列和行；以及光电二极管像素的块或者列和行。
被配置成存储来自光电二极管的电荷的多个电容器可以为以下各项中的一项：两个电容器，第一电容器被配置成存储用于第一曝光的光电二极管电荷，第二电容器被配置成存储与第一曝光相关联的重置噪声电荷；两个电容器，第一电容器被配置成存储用于第一曝光的光电二极管电荷，第二电容器被配置成存储用于第二曝光的光电二极管电荷；四个电容器，第一电容器被配置成存储用于第一曝光的光电二极管电荷，第二电容器被配置成存储与第一曝光相关联的重置噪声电荷，第三电容器被配置成存储用于第二曝光的光电二极管电荷，第四电容器被配置成存储与第二曝光相关联的重置噪声电荷；以及四个电容器，第一电容器被配置成存储用于第一曝光的光电二极管电荷，第二电容器被配置成存储用于第二曝光的光电二极管电荷，第三电容器被配置成存储用于第三曝光的光电二极管电荷，第四电容器被配置成存储用于第四曝光的光电二极管电荷。
光电二极管像素的阵列可以为全局快门像素阵列和卷帘(rolling)叶片像素中的一项。
一种图像传感器系统可以包括：如本文中所讨论的图像传感器；多个照明源，每个照明源与单独的波长范围相关联；以及被配置成控制图像传感器和多个照明传感器在每个照明源被选择性地激活时进行单独的曝光的控制器。
根据第二方面，提供了一种用于在图像传感器内捕获单独的曝光图像的方法，包括：提供光电二极管像素的阵列，光电二极管像素的阵列被配置成对光敏感，每个像素包括光电二极管以及被配置成存储来自光电二极管的电荷的多个电容器；以及控制光电二极管像素的阵列使得光电二极管像素的阵列能够被划分成两个或更多个部分，每个部分被单独地控制以进行与每个其他部分分离的至少一个曝光。
控制光电二极管像素的阵列可以包括提供多个行解码器，行解码器与光电二极管像素的行相关联，并且方法可以包括：在每个行解码器中存储行类型值；接收行类型输入；接收行地址信号；以及基于与确定的行值匹配的行地址输入信号值以及与行类型值匹配的行类型输入值选择性地启用光电二极管阵列的行。
控制光电二极管像素的阵列可以包括以下各项中的至少一项：将光电二极管像素的阵列划分成光电二极管像素的交织的行；以及将光电二极管像素的阵列划分成光电二极管像素的行的块。
控制光电二极管像素的阵列可以包括通过向每个行提供两个或更多个行解码器以控制阵列的每个行内的相邻像素来单独地控制每个行内的相邻像素，方法可以包括：在每个行解码器中存储行类型值；接收行类型输入；接收行地址信号；以及基于与确定的行值匹配的行地址输入信号值以及与行类型值匹配的行类型输入值选择性地启用光电二极管阵列的行内的像素。
控制光电二极管像素的阵列可以包括以下各项中的至少一项：将光电二极管像素的阵列划分成光电二极管像素的交织的列；将光电二极管像素的阵列划分成光电二极管像素的交织的列和行；以及将光电二极管像素的阵列划分成光电二极管像素的块或者列和行。
控制光电二极管像素的阵列还可以包括按照以下方式中的至少一项控制被配置成存储来自光电二极管的电荷的多个电容器：当像素包括两个电容器时，控制第一电容器存储用于第一曝光的光电二极管电荷并且控制第二电容器存储与第一曝光相关联的重置噪声电荷；当像素包括两个电容器时，控制第一电容器存储用于第一曝光的光电二极管电荷并且控制第二电容器存储用于第二曝光的光电二极管电荷；当像素包括四个电容器时，控制第一电容器存储用于第一曝光的光电二极管电荷，控制第二电容器存储与第一曝光相关联的重置噪声电荷，控制第三电容器存储用于第二曝光的光电二极管电荷，控制第四电容器存储与第二曝光相关联的重置噪声电荷；以及当像素包括四个电容器时，控制第一电容器存储用于第一曝光的光电二极管电荷，控制第二电容器存储用于第二曝光的光电二极管电荷，控制第三电容器存储用于第三曝光的光电二极管电荷，控制第四电容器存储用于第四曝光的光电二极管电荷。
方法还可以包括：提供多个照明源，每个照明源与单独的波长范围相关联；以及控制光电二极管像素的阵列和多个照明传感器在每个照明源被选择性地激活时进行单独的曝光。
根据第三方面，提供了一种用于在图像传感器内捕获单独的曝光图像的装置，装置包括：用于提供光电二极管像素的阵列的装置，光电二极管像素的阵列被配置成对光敏感，每个像素包括光电二极管以及被配置成存储来自光电二极管的电荷的多个电容器；以及用于控制光电二极管像素的阵列使得光电二极管像素的阵列能够被划分成两个或更多个部分的装置，每个部分被单独地控制以进行与每个其他部分分离的至少一个曝光。
用于控制光电二极管像素的阵列的装置可以包括用于提供多个行解码器的装置，行解码器与光电二极管像素的行相关联，并且用于控制的装置可以包括：用于在每个行解码器中存储行类型值的装置；用于接收行类型输入的装置；用于接收行地址信号的装置；以及用于基于与确定的行值匹配的行地址输入信号值以及与行类型值匹配的行类型输入值选择性地启用光电二极管阵列的行的装置。
用于控制光电二极管像素的阵列的装置可以包括以下中的至少一项：用于将光电二极管像素的阵列划分成光电二极管像素的交织的行的装置；以及用于将光电二极管像素的阵列划分成光电二极管像素的行的块的装置。
用于控制光电二极管像素的阵列的装置可以包括通过向每个行提供两个或更多个行解码器以控制阵列的每个行内的相邻像素来单独地控制每个行内的相邻像素的装置，用于控制的装置可以包括：用于在每个行解码器中存储行类型值的装置；用于接收行类型输入的装置；用于接收行地址信号的装置；以及用于基于与确定的行值匹配的行地址输入信号值以及与锁存器行类型值匹配的行类型输入值选择性地启用光电二极管阵列的行的装置。
用于控制光电二极管像素的阵列的装置可以包括以下各项中的至少一项：用于将光电二极管像素的阵列划分成光电二极管像素的交织的列的装置；用于将光电二极管像素的阵列划分成光电二极管像素的交织的列和行的装置；以及用于将光电二极管像素的阵列划分成光电二极管像素的块或者列和行的装置。
用于控制光电二极管像素的阵列还可以包括按照以下方式中的至少一项控制被配置成存储来自光电二极管的电荷的多个电容器：当像素包括两个电容器时，控制第一电容器存储用于第一曝光的光电二极管电荷并且控制第二电容器存储与第一曝光相关联的重置噪声电荷；当像素包括两个电容器时，控制第一电容器存储用于第一曝光的光电二极管电荷并且控制第二电容器存储用于第二曝光的光电二极管电荷；当像素包括四个电容器时，控制第一电容器存储用于第一曝光的光电二极管电荷，控制第二电容器存储与第一曝光相关联的重置噪声电荷，控制第三电容器存储用于第二曝光的光电二极管电荷，控制第四电容器存储与第二曝光相关联的重置噪声电荷；以及当像素包括四个电容器时，控制第一电容器存储用于第一曝光的光电二极管电荷，控制第二电容器存储用于第二曝光的光电二极管电荷，控制第三电容器存储用于第三曝光的光电二极管电荷，控制第四电容器存储用于第四曝光的光电二极管电荷。
装置还可以包括：多个照明源，每个照明源与单独的波长范围相关联；以及用于控制光电二极管像素的阵列和多个照明传感器在每个照明源被选择性地激活时进行单独的曝光的装置。
附图说明
现在仅通过示例的方式参考附图，在附图中：
图1示出示例两存储元件传感器布置；
图2示出示例四存储元件传感器布置；
图3示出示例Y解码器块布置；
图4示出示例两存储元件电压域全局快门像素传感器布置；
图5示出具有单个Vx线传感器布置的示例两存储元件电压域全局快门像素；
图6示出根据一些实施例的另外的示例四曝光存储传感器布置；
图7示出根据一些实施例的另外的示例两曝光双存储元件传感器布置；
图8示出根据一些实施例的另外的示例Y解码器块布置；
图9示出根据一些实施例的具有交织传感器布置的另一双曝光双存储元件；
图10示出适合用于如图9所示的具有交织传感器布置的双曝光双存储元件的交织像素布置；
图11示出适合用于如图9所示的具有交织传感器布置的双曝光双存储元件的另一示例Y解码器块布置；
图12示出根据一些实施例的示例2LED全局快门像素系统；
图13示出根据一些实施例的示例双宽输出ADC传感器布置；
图14示出根据一些实施例的具有内部行存储系统的示例2LED全局快门像素；
图15示出根据一些实施例的具有外部行存储系统的示例2LED全局快门像素；
图16示出根据一些实施例的示例3LED全局快门像素系统；
图17示出根据一些实施例的具有外部存储系统的示例3LED全局快门像素；
图18示出根据一些实施例的具有内部存储系统的示例3LED全局快门像素；
图19示出根据一些实施例的示例4LED全局快门像素系统；
图20示出根据一些实施例的具有外部存储系统的示例4LED全局快门像素；以及
图21示出根据一些实施例的示例四宽输出ADC传感器布置。
具体实施方式
CMOS图像传感器(CIS)被配置成在两个维度上测量光的强度。现有的消费者设备具有由像素上(或者层叠在像素上)的彩色滤光片材料确定的彩色成像和光谱响应。滤光片材料降低空间响应，因为个体像素仅对特定波长敏感并且像素的光谱宽度相对较大(在100nm数量级)。另外，光谱滤波或颜色的选择受到限制，因为能够被图案化成小像素(在1-5μm的数量级)的染料受到限制。另外，通常使用的染料诸如红色、绿色和蓝色在红外区中透明并且因此在光谱分辨率方面受到限制。
克服空间响应问题的一个可能的方法是使用频带受限的光源照亮对象。然而，这需要设备进行多个曝光，这在对象具有相关联的潜在模糊的情况下可能需要图像的明显的捕获时间。
以下示例中实施的概念是一种成本有效的设备，其可以在不同的光波长下(或者更一般地具有不同曝光变量的目标的图像)以飞快的速度获取目标的二维图像。
关于图1，示出了示例两存储元件传感器布置。传感器100示出具有像素阵列121的全局快门传感器，每个像素包括被示出为存储元件1 101和存储元件2 103的2个存储元件。来自每个像素的第一和第二存储元件101、103中的每个的输出例如可以被传递给第一117a和第二117b模数转换器(ADC)117。ADC 117的输出可以被传递给列复用器(X-MUX)109，X-MUX 109被配置成复用ADC 117的输出并且分别在第一和第二输出111、113上提供这些输出。
传感器还可以包括电压和电流参考(VREF，IREF)生成器107以及行解码器(YDEC)105。YDEC 105可以从定时生成器115接收信号，以控制采样周期和从像素的读出。
关于图4和5，示出了具有两个存储元件的示例全局快门像素。卷帘叶片快门布置是一种逐行处理像素的布置，其中针对快门的每次移动，一行被重置并且另一行被读出。重置行和读出行的选择依次变化，使得所有像素被曝光相同的时间量，但是并非全部在同一时间。全局快门布置是一种所有像素同时从重置被释放并且开始同时积分(integrate)的布置。在特定时段之后，所有像素然后同时被读出到暂时存储装置中，暂时存储装置可以位于像素内部。这一暂时存储装置然后可以被逐行扫描，其中信号被放大或者转换成数字值。在以下示例中，示出了具有全局快门布置以及存储电容器的并行布置的像素。然而，在一些实施例中，像素可以具有卷帘快门布置或者存储电容器的串联或混合串并联布置。
图4示意性地示出全局快门像素400，其每个像素具有两个存储元件(电容器)CST1 415和CST2 425。像素具有对光敏感的光电二极管PD 401。设置有转移栅极晶体管405。转移栅极晶体管405由转移栅极信号TG控制。转移栅极晶体管405的漏极耦合到感测节点电容器Csn 407，而转移栅极晶体管405的源极耦合到光电二极管401(及其电路建模电容器403)。设置有重置晶体管409，重置晶体管409的栅极由重置信号RST控制。源极耦合到电压VRT，其漏极耦合到感测节点电容器Csn 407。设置有二极管源极跟随器晶体管SF#1411，其栅极耦合到感测节点电容器Csn 407，其源极耦合到电压VDD，其漏极耦合到偏置晶体管412。偏置晶体管412的栅极耦合到偏置电压VBIAS，偏置晶体管412的漏极耦合到接地。通过晶体管413提供第一开关，通过第二晶体管423提供第二开关。第一开关晶体管413的栅极耦合到SAMPLE1控制信号，而第二开关晶体管423的栅极耦合到SAMPLE2控制信号。第一开关晶体管413的源极耦合到二极管源极跟随器晶体管411的漏极，第一开关晶体管413的漏极耦合到第一存储元件电容器CST1 415。第一存储元件电容器CST1 415还耦合到第二二极管源极跟随器晶体管SF#2 417的栅极。第二二极管源极跟随器晶体管SF#2 417的源极耦合到电压VRT，其漏极耦合到第一读取晶体管419的源极。第一读取晶体管419在其栅极处接收READ1信号以控制像素的读取。第一读取晶体管419的漏极向第一输出线431提供输出电压Vx1。第二开关晶体管423的源极耦合到二极管源极跟随器晶体管411的漏极，第二开关晶体管423的漏极耦合到第二存储元件电容器CST2 425。第二存储元件电容器CST2 425还耦合到第三二极管源极跟随器晶体管SF#3 427的栅极。第三二极管源极跟随器晶体管SF#3 427的源极耦合到电压VRT，第三二极管源极跟随器晶体管SF#3 427的漏极耦合到第二读取晶体管429的源极。第二读取晶体管429在其栅极处接收READ2信号以控制像素的读取。第二读取晶体管429的漏极向第二输出线433提供输出电压Vx2。
参考图5，示出了全局快门像素500，其每个像素具有两个存储元件(电容器)CST1 415和CST2 425。图5和图4的像素布置之间的差异在于，图5中的像素布置仅具有单个输出线，并且因此不能并行地输出值。像素具有对光敏感的光电二极管PD 501。设置有转移栅极晶体管505。转移栅极晶体管505通过转移栅极信号TG来控制。转移栅极晶体管505的漏极耦合到感测节点电容器Csn 507，而转移栅极晶体管505的源极耦合到光电二极管501(及其电路建模电容器503)。设置有重置晶体管509，重置晶体管509的栅极通过重置信号RST来控制。源极耦合到电压VRT，其漏极耦合到感测节点电容器Csn 507。设置有二极管源极跟随器晶体管SF#1 511，二极管源极跟随器晶体管SF#1 511的栅极耦合到感测节点电容器Csn 507，二极管源极跟随器晶体管SF#1 511的源极耦合到电压VDD，二极管源极跟随器晶体管SF#1 511的漏极耦合到偏置二极管512。偏置二极管512的栅极耦合到偏置电压VBIAS，偏置二极管512的漏极耦合到接地。通过晶体管513提供第一开关，并且通过第二晶体管523提供第二开关。第一开关晶体管513的栅极耦合到SAMPLE1控制信号，而第二开关晶体管523的栅极耦合到SAMPLE2控制信号。第一开关晶体管513的源极耦合到二极管源极跟随器晶体管511的漏极，第一开关晶体管513的漏极耦合到第一存储元件电容器CST1 515。第一存储元件电容器CST1 515还耦合到第二二极管源极跟随器晶体管SF#2 517的栅极。第二二极管源极跟随器晶体管SF#2 517的源极耦合到电压VRT，第二二极管源极跟随器晶体管SF#2 517的漏极耦合到第一读取晶体管519的源极。第一读取晶体管519在其栅极处接收READ1信号以控制像素的读取。第一读取晶体管519的漏极向输出线531提供输出电压Vx。第二开关晶体管523的源极耦合到二极管源极跟随器晶体管411的漏极，第二开关晶体管523的漏极耦合到第二存储元件电容器CST2 525。第二存储元件电容器CST2 525还耦合到第三二极管源极跟随器晶体管SF#3 527的栅极。第三二极管源极跟随器晶体管SF#3 527的源极耦合到电压VRT，第三二极管源极跟随器晶体管SF#3 527的漏极耦合到第二读取晶体管529的源极。第二读取晶体管529在其栅极处接收READ2信号以控制像素的读取。第二读取晶体管529的漏极向输出线531提供输出电压Vx。
图1所示的传感器因此在每个像素中具有两个独立的存储元件。在单色传感器中，这些存储元件可以用于执行相关双采样(CDS)以消除图4和5所示的小的(通常为1fF的数量级)感测节点电容Csn的“重置噪声”、又称“kTC噪声”。例如，可以重置感测节点(其产生kTC噪声)，并且可以将来自源极跟随晶体管SF#1的输出上的对应电压(其包括kTC分量)存储在采样电容器CST1上。不久之后，转移栅极TG可以被脉动(pulse)以将光电二极管上的光收集的电荷转移到感测节点上，并且可以将来自源极跟随晶体管SF#1的输出上的对应电压(其现在包括kTC噪声分量加上信号分量)存储在采样电容器CST2上。
然而，在一些实施例中，可以使用诸如以上示例中示出的存储元件存储两个单独的曝光并且因此加速多曝光图像的捕获阶段。在这样的实施例中，第一存储元件可以被配置成存储第一曝光(例如使用第一带限照明源照明的曝光)的图像值，第二存储元件可以被配置成存储第二曝光(例如使用第二带限照明源照明的曝光)的图像值。由于使用两个存储元件的捕获循环速度明显快于使用一个存储元件(或者两个存储元件，其中一个用于存储重置噪声值)的设备的两个捕获循环，因此这样的布置可以能够捕获基本上位于同一位置的相同图像对象的多个曝光。
应当理解，在一些实施例中，每个像素的存储元件的数目可以不同于图1所示的两个存储元件示例。例如，图2示出四存储元件像素传感器布置。类似于图1所示的双存储像素，可以使用这些存储元件对两个图像执行CDS(不产生任何kTC噪声)或者操作像素以存储4个图像信号(例如在各具有不同的发射波长的4个LED被脉动时)而没有CDS和更高的噪声含量。因此，图2示出示例四存储元件传感器布置。传感器200示出具有像素阵列221的全局快门传感器，每个像素包括4个存储元件，4个存储元件被示出为存储元件1 201、存储元件2 202、存储元件3 203和存储元件4 204。来自每个像素的第一和第二存储元件201、202中的每个的输出例如可以被传递给位于像素阵列“北边”的第一117a和第二117b模数转换器(ADC)，并且来自每个像素的第三和第四存储元件203、204中的每个的输出例如可以被传递给位于像素阵列南边的第三117c和第四117d模数转换器(ADC)。“北边”ADC的输出可以被传递给第一列复用器(X-MUX)109a，第一列复用器(X-MUX)109a被配置成复用ADC 117的输出并且分别在第一和第二输出210、212上提供这些输出。“南边”ADC的输出可以被传递给第二列复用器(X-MUX)109b，第二列复用器(X-MUX)109b被配置成复用ADC的输出并且分别在第三和第四输出211、213上提供这些输出。
传感器还可以包括电压和电流参考(VREF、IREF)生成器107以及行解码器(YDEC)105。YDEC 105可以从定时生成器115接收信号以控制采样周期和从像素的读出。
图1和图2中示出被称为“YDEC”或Y解码器的块。这一YDEC块通常包括大量类似电路，每个电路用于阵列上的每个行。每个行之间的唯一差异在于，行优选地被配置成仅响应于YADDR总线上的特定值。YDEC的每个子块通常从片上定时生成器电路115和YADDR总线接收控制输入，并且被配置成生成适合用于单行像素的信号。在一些实施例中，子块包括具有用于控制信号中的一些的可调节转换速率控制的缓冲器(未示出)。
关于图3，示出了用于生成第M行和第M+1行的信号的YDEC块的示例部分。第M行信号生成器301被配置成接收RST信号输入线303、TG信号输入线305、第一样本SAMPLE1信号输入线307、第二样本SAMPLE2信号输入线309、第一读取READ1信号输入线311、第二读取READ2信号输入线313和Y地址YADDR输入信号线315。第M行信号生成器包括电路装置302，电路装置302那么可以在YADDR输入信号线地址与M的值匹配时基于输入信号线生成合适的输出。第M行信号生成器301因此可以生成RSTM信号输出线321、TGM信号输出线323、第一样本SAMPLE1M信号输出线325、第二样本SAMPLE2M信号输出线327、第一读取READ1M信号输出线329和第二读取READ2M信号输出线331。
第M+1行信号生成器351被配置成接收RST信号输入线303、TG信号输入线305、第一样本SAMPLE1信号输入线307、第二样本SAMPLE2信号输入线309、第一读取READ1信号输入线311、第二读取READ2信号输入线313和Y地址YADDR输入信号线315。第M+1行信号生成器351可以包括电路装置352，电路装置352被配置成在YADDR输入信号线地址与M+1的值匹配时基于输入信号线生成合适的输出。第M+1行信号生成器351因此可以生成RSTMP1信号输出线371、TGMP1信号输出线373、第一样本SAMPLE1MP1信号输出线375、第二样本SAMPLE2MP1信号输出线377、第一读取READ1MP1信号输出线379和第二读取READ2MP1信号输出线381。
因此，在一些实施例中，每个行的信号中的一些将在阵列上同时点火(fire)。例如，在全局快门模式下，在光电二极管重置序列的开始，所有的RST和TG信号必须基本上同时操作。另外，SAMPLE1信号在整个阵列上基本上同时操作，并且类似的情况也适用于SAMPLE2，这引起将适当的电压分别存储在CST1和CST2中。
甚至在全局快门操作中，每个行的读出依次进行，并且这通过YADDR[9:0](对于少于1025行的传感器)以及READ1和READ2信号来控制。例如，当YADDR[9:0]＝M并且READ1激活时，仅读取信号READ1M(其连接到行#M上的像素)被激活并且读取信号READ1MP1(其连接到行#M+1上的像素)不被激活。一旦已经读出行#M的像素的存储电容器上的值(并且其优选地已经通过ADC被转换成数字值)，则递增YADDR上的值(二进制或格雷码)，使得其与“M+1”匹配，并且当READ1激活时，激活READ1MP1并且READ1M保持。在一些实施例中，行信号生成器及其相关联的电路装置可以被配置成控制每个行的VDD、VRT、BIAS模拟参考信号。
在一些实施例中，传感器可以被配置成使用每个像素两个存储元件的传感器布置来捕获多于两个图像曝光。在这样的实施例中，在能够执行快速四曝光成像的同时，保持两存储元件布置的小的像素尺寸。
关于图6，示出了用于四曝光成像的示例两存储元件传感器布置。传感器600示出具有包括奇数行621像素和偶数行623像素的像素阵列的全局快门传感器。每个奇数行621像素包括被示出为存储元件1601和存储元件2 602的2个存储元件。每个偶数行623像素包括被示出为存储元件3 603和存储元件4 604的2个存储元件。来自每个存储元件601、602、603、604的输出例如可以被传递给每个像素包括2个ADC的ADC块。因此，ADC 117示出与最后的像素列相关联的第一117a和第二117b模数转换器(ADC)。ADC 117的输出可以被传递给列复用器(X-MUX)109，列复用器(X-MUX)109被配置成复用ADC 117的输出并且分别在第一和第二输出111、113上提供这些输出。传感器还可以包括电压和电流参考(VREF、IREF)生成器107以及奇偶Y解码器(升级版的YDEC)605。奇偶Y解码器(升级版的YDEC)605可以从定时生成器615接收信号以控制采样周期和从像素的读出。
另外，这样的系统还可以被修改以实现重置噪声补偿。例如，图7示出用于使用CDS的双曝光成像的示例两存储元件传感器布置。传感器700示出具有包括奇数行721像素和偶数行723像素的像素阵列的全局快门传感器。每个奇数行721像素包括被示出为重置元件1 701和存储元件1 702的2个存储元件。每个偶数行723像素包括被示出为重置元件2 703和存储元件2 704的2个存储元件。来自每个重置元件的输出包含CDS重置值，并且存储元件包含图像数据。重置和存储元件701、702、703、704例如可以被传递给每个像素包括2个ADC的ADC块。因此，ADC 117示出与最后的像素列相关联的第一117a和第二117b模数转换器(ADC)。ADC 117的输出可以被传递给列复用器(X-MUX)109，列复用器(X-MUX)109被配置成复用ADC 117的输出并且分别在第一和第二输出111、113上提供这些输出。传感器还可以包括电压和电流参考(VREF、IREF)生成器107以及奇偶Y检测器(升级版的YDEC)705。奇偶Y解码器(升级版的YDEC)705可以从定时生成器715接收信号以控制采样周期和从像素的读出。
例如，图6使得奇数编号的行能够存储来自LED#1和#2的照明并且偶数编号的行能够存储来自LED#3和#4的照明，而在图7所示的示例中，使得奇数行能够存储来自帧#1的重置信号以及来自LED#1的照明信号并且偶数编号的行能够存储来自帧#2的重置信号和来自LED#2的照明信号。注意，图6和图7二者中所示的技术所采用的像素可以与图4和5所示的相同。在这些示例中，行交替以便将行分为具有大致相等数目的行的两个部分。然而，在一些实施例中，行可以分为具有任何期望的行分布的任何数目的部分。例如，行可以分为四个行部分，符合顺序：部分1、部分2、部分3和部分4，并且然后重复(或者其他合适的行排序)。或者行可以分为行的顶部一半的第一部分以及行的底部一半的第二部分。在一些实施例中，部分之间的行的划分的排序可以不是规则的分布(例如，第一四个行可以分为部分1、部分2、部分3和部分4，并且下一四个行可以分为部分3、部分2、部分1、部分4)。
然而，在一些实施例中，可以修改像素以包括第三存储元件。在这样的实施例中，传感器可以被配置成每个循环捕获6个曝光(例如以存储6个照明信号)。另外，在一些实施例中，可以修改像素以包括4个存储元件。在这样的实施例中，传感器可以被配置成每个循环捕获8个曝光(例如存储8个照明信号而没有CDS)或者捕获4个曝光(照明信号)和4个重置信号并且因此实现CDS。例如，奇数编号的像素行可以存储来自第一和第二曝光的重置和照明信号，偶数编号的像素行可以存储来自第三和第四曝光的重置和照明信号。
这一技术的优点在于，将操作的复杂性和灵活性远离尺寸关键的(以及因此成本关键的)像素并且朝着用于每一行的Y解码器移动。因为Y解码器电路装置逐行控制像素，因此，这比向每个像素添加电路装置更高效。
关于图8，示出了用于生成第M行和第M+1行的信号的奇偶YDEC块605、705的示例部分。第M行信号生成器801被配置成接收RST信号输入线803、TG信号输入线805、第一样本SAMPLE1信号输入线807、第二样本SAMPLE2信号输入线809、第一读取READ1信号输入线811、第二读取READ2信号输入线813、Y地址YADDR输入信号线815、STOREROW输入信号线817和行类型ROWTYPE输入信号线819。第M行信号生成器包括电路装置802，电路装置802因此可以在YADDR输入信号线地址与M的值匹配时基于输入信号线生成合适的输出。另外，电路装置802被配置成从行类型逻辑电路806接收ok信号，行类型逻辑电路806被配置成检查经由锁存器804输入的行类型值，锁存器804还被配置成接收行类型信号以及存储行信号输入。第M行信号生成器801因此可以生成RSTM信号输出线821、TGM信号输出线823、第一样本SAMPLE1M信号输出线825、第二样本SAMPLE2M信号输出线827、第一读取READ1M信号输出线829和第二读取READ2M信号输出线831。
第M+1行信号生成器851被配置成接收RST信号输入线803、TG信号输入线805、第一样本SAMPLE1信号输入线807、第二样本SAMPLE2信号输入线809、第一读取READ1信号输入线811、第二读取READ2信号输入线813、Y地址YADDR输入信号线815、STOREROW输入信号线817和行类型ROWTYPE输入信号线819。第M+1行信号生成器851可以包括电路装置852，电路装置852被配置成在YADDR输入信号线地址与M+1的值匹配时基于输入信号线生成合适的输出。另外，电路装置852被配置成从行类型逻辑电路856接收ok信号，行类型逻辑电路856被配置成检查经由锁存器854输入的行类型值，锁存器854还被配置成接收行类型信号以及存储行信号输入。第M+1行信号生成器851因此可以生成RSTMP1信号输出线871、TGMP1信号输出线873、第一样本SAMPLE1MP1信号输出线875、第二样本SAMPLE2MP1信号输出线877、第一读取READ1MP1信号输出线879和第二读取READ2MP1信号输出线881。换言之，来自YDEC的输出XXXM去往像素行M上的信号线XXX(例如RSTM表示像素M的重置信号线输出)。类似地，来自YDEC的输出XXXMPY去往像素行M+Y上的信号线XXX(例如RSTM+1表示像素M+1的重置信号线输出)。
在一些实施例中，在Y地址(YADDR[9:0])与特定行的值匹配并且存储行(STOREROW)输入信号被启用时，锁存器804、854被写入。在一些实施例中，采用诸如本文中关于图3所示的YDEC所描述的地址解码器确定Y地址值是否与特定的行值匹配。在一些实施例中，来自锁存器804、854的输出连同来自行类型(ROWTYPE[3:0])总线信号的输入耦合到行类型逻辑电路“TYPE LOGIC”806、856。当锁存器(LATCH[3:0])或者行类型(ROWTYPE[3:0])值匹配时，行类型逻辑电路806、856被配置成生成有效的“TYPEOK”输出，“TYPEOK”输出可以由电路装置802、852接收以实现控制信号输出。
在一些实施例中，如果行类型输入值(ROWTYPE[3:0])为预定值，则所有的Y解码器电路装置(YDECODER子块)802、852可以被启用。这例如在期望从其中在全局快门模式中仅一些行被启用的模式向其中在全局快门模式中所有行都被启用的模式切换时可能很有用。
下文中示出行#M和#M+1的示例重置输出信号真值表。应当理解，类似的逻辑功能可以适用于其他信号TG、SAMPLE1、SAMPLE2、READ1、READ2，并且也通过Y解码器(YDECODER)BIAS、VRT、VDD来控制。在下面的示例中，行#M的锁存器值(LATCH[3:0])先前已经被设置为值1，并且行#M+1的锁存器值(LATCH[3:0])先前已经被设置为值2。
在这些示例中，行类型(ROWTYPE)输入上的0的定义“保留”值可以被保留以启用所有的Y解码器电路装置(Y解码器子块)，并且行类型(ROWTYPE)的其他值与写入并且存储在锁存器中的值匹配。在一些实施例中，向行类型逻辑电路(“TYPELOGIC”电路装置)添加附加逻辑，从而某些行与在制造期间而非在操作期间定义的某些值匹配，换言之，行解码被硬连线。例如
ROWTYPE[3:0] 动作
0 激活所有行
1-7 仅激活其中ROWTYPE[3:0]＝LATCH[3:0]的行
8 激活偶数行
9 激活奇数行
10 激活阵列的顶部一半的行
11 激活阵列的底部一半的行
12 激活其中MOD(YADDR,4)＝0的行
13 激活其中MOD(YADDR,4)＝1的行
14 激活其中MOD(YADDR,4)＝2的行
15 激活其中MOD(YADDR,4)＝3的行
因此，在以上示例中，0的行类型值可以用于控制所有行的激活，1到7的值可以用于控制在行与锁存器值匹配时激活行，8的值用于控制在行匹配偶数值时激活行，9的值用于控制在行匹配奇数值时激活行，10的值用于控制在行匹配在阵列的顶部一半内的值时激活行，11的值用于控制在行匹配在阵列的底部一半内的值时激活行，12的值用于控制在行由4完全可除时激活行，13的值用于控制在行除以4的余数是1时激活行，14的值用于控制在行除以4的余数是2时激活行，15的值用于控制在行除以4的余数是3时激活行。换言之，使用值8和9将阵列分为奇数行和偶数行，使用值10和11将阵列分为顶部部分和底部部分，使用值12和15将阵列分为4。
在这样的实施例中，可以通过改变ROWTYPE总线上的值来激活各种图案的行。这可以快速进行(例如10ns)，其使得能够快速地执行图像的若干子帧的获取。
这样的实施例可以在初始化阶段(其在上电时出现)或者在系统需要重新配置时或者周期性地实现以校正每个Y解码器中的锁存器(LATCH)中的任何“故障”。初始化阶段可以包括在ROWTYPE[3:0]总线上放置行类型值。还可以在总线YADDR[9:0]上依次放置适当的行的值，并且对于YADDR总线上的每个值，存储行信号(STOREROW)可以被脉动。
例如，如果阵列要分为交替的行，并且奇数编号的行要被分配ROWTYPE#1并且偶数编号的行要被分配ROWTYPE#2，则初始化操作可以包括：
去激活RST、TG、SAMPLE1、SAMPLE2、READ1、READ2
设置ROWTYPE:＝1
对于YADDR:＝1到MAX(Y-1)步骤2
脉动STOREROW
下一YADDR
ROWTYPE:＝2
对于YADDR:＝0到MAX(Y)步骤2
脉动STOREROW
下一YADDR
这些操作可以在捕获图像之前设置每行的锁存器值(LATCH[3:0])。
在定义每个Y解码器的锁存器值之后，使得传感器能够使用图6所示的传感器(具有双存储元件像素的四存储)获取4个图像(每个图像为全局快门图像)，然后可以执行以下操作序列
设置ROWTYPE＝1
执行曝光#12
设置ROWTYPE＝2
执行曝光#34
设置ROWTYPE＝0{或者其他预定“保留值”}
读出阵列
在一些实施例中，通过操作“执行曝光#12”概括的操作可以包括：
设置RST为打开
设置TG为打开
设置TG为关闭 #光电二极管现在被重置，但是当
#ROWTYPE＝1时，仅奇数行被重置
打开LED波长#1
关闭LED波长#1
设置RST为关闭
设置BIAS为打开
设置TG为打开
设置Sample1为打开 #将曝光#1存储在奇数#行的CST1中
设置sample1为关闭
设置RST为打开
设置TG为打开
设置TG为关闭 #光电二极管现在被重置，但是当
#ROWTYPE＝1时，仅奇数行被重置
打开LED波长#2
关闭LED波长#2
设置BIAS为打开
设置TG为打开
设置Sample2为打开 #将曝光#2存储在奇数#行的CST2中
设置Sample2为关闭 #
并且通过操作“执行曝光#34”概括的操作可以包括：
设置RST为打开
设置TG为打开
设置TG为关闭 #光电二极管现在被重置，但是当
#ROWTYPE＝2时，仅偶数行被重置
打开LED波长#3
关闭LED波长#3
设置RST为关闭
设置BIAS为打开
设置TG为打开
设置Sample1为打开 #将曝光#3存储在偶数#行的CST1中
设置Sample1为关闭
设置RST为打开
设置TG为打开
设置TG为关闭 #光电二极管现在被重置，但是当
#ROWTYPE＝2时，仅偶数行被重置
打开LED波长#4
关闭LED波长#4
设置BIAS为打开
设置TG为打开
设置Sample2为打开 #将曝光#4存储在偶数#行的CST2中
设置Sample2为关闭 #
通过操作“读出阵列”概括的操作可以包括：
对于YADDR:＝0到MAXY #步骤1＝读取所有的行
脉动READ1，READ2#如果每列有两个ADC则并行，
#或者如果每列有单个ADC则依次
下一YADDR
注意，在这一操作期间，行类型(ROWTYPE)可以被设置为“保留值”(例如设置ROWTYPE:＝0)，其可以引起每个列中的逻辑忽略锁存器(LATCH[3:0])中存储的值，并且类型行检查确定“TYPEOK”值为真。READ1X和READ2X信号然后可以被激活用于由Y地址(YADDR)总线上的值确定的每个行。
这些操作等的优点在于，每个曝光和存储(CST电容器上的样本)的时间可以是10μs(最小并且在需要更长的曝光/LED脉冲的情况下可以更长)。因此，在获取所有的曝光的40μs加上10ms的读出时段内执行整个序列(独立于像素阵列的尺寸的时间段)。这可以与需要10ms来读出阵列并且因此需要40ms来获取4个曝光的先前的系统相比较。在40ms时段期间，对象或传感器可能已经移动，使得图形重构数量级更难。
以类似的方式，可以实现诸如图7的示例中所示的CDS操作模式。因此，在定义每个Y解码器的锁存器值之后，使得传感器能够获取2个图像(每个图像为全局快门图像，其具有存储每个像素的参考暗色值以实现CDS)，然后可以执行以下操作序列：
设置ROWTYPE＝1
执行曝光#1
设置ROWTYPE＝2
执行曝光#2
设置ROWTYPE＝0{或者其他预定的“保留值”}
读出阵列
其中通过操作“执行曝光#1”概括的操作可以包括：
设置RST为打开
设置TG为打开
设置TG为关闭 #光电二极管现在被重置，但是当
#ROWTYPE＝1时，仅奇数行被重置
打开LED波长#1
关闭LED波长#1
设置BIAS为打开
设置RST为关闭
设置Sample1为打开
设置Sample1为关闭
设置TG为打开 #将重置#1存储在奇数#行的CST1中
设置Sample2为打开
设置Sample2为关闭
设置BIAS为关闭
设置TG为关闭 #将图像信号#1存储在奇数#行的CST2中
通过操作“执行曝光#2”概括的操作可以包括：
设置RST为打开
设置TG为打开
设置TG为关闭 #光电二极管现在被重置，但是当
#ROWTYPE＝2时，仅偶数行被重置
打开LED波长#2
关闭LED波长#2
设置BIAS为打开
设置RST为关闭
设置Sample1为打开
设置Sample1为关闭
设置TG为打开#将重置#2存储在偶数#行的CST1中
设置Sample2为打开
设置Sample2为关闭
设置BIAS为打开
设置TG为关闭 #将图像信号#2存储在偶数#行的CST2中
并且通过操作“读出阵列”概括的操作可以包括：
对于YADDR:＝0到MAXY #步骤1＝读取所有的行
脉动READ1，READ2#如果每列有两个ADC则并行，
#或者如果每列有单个ADC则依次
下一YADDR
以类似于前一示例的方式，在这一操作期间，行类型(ROWTYPE)值可以被设置为“保留值”(例如“0”)，其可以引起每个列中的逻辑忽略锁存器(LATCH[3:0])中存储的值，并且值“TYPEOK”被设置为真。READ1X和READ2X信号然后可以被激活用于由Y地址(YADDR)总线上的值确定的每个行。
在所示的示例中，Y解码器被配置成划分行，使得行被交织或分为各个分段或部分。这一行划分或交织使得传感器阵列能够捕获数目等于存储元件数目的多个曝光，并且使得能够执行CDS或捕获数目大于存储元件数目的多个曝光。然而，在一些实施例中，可能想要实现行和列划分或分段二者。例如，为了实现更准确的空间采样，可能想要水平方向和竖直方向二者上的类似的空间采样频率。先前公开的示例降低了竖直空间采样频率，但是没有改变水平空间采样频率。
关于图9，示出了用于使用水平和竖直交织二者的四曝光成像的示例两存储元件传感器布置。传感器900示出具有包括奇数行的像素阵列的全局快门传感器，奇数行包括从第一分段像素921开始并且之后是第二分段像素923并且重复直到行的结尾的像素分段的交替布置。另外，阵列包括偶数行，偶数行包括从第二分段像素923开始并且之后是第一分段像素921并且重复直到行的结尾的像素分段的交替布置。行因此被布置成使得在每个列中有第一分段像素921并且之后是第二分段像素923并且直到列的结尾的交替图案，或者第二分段像素923并且之后是第一分段像素921并且直到列的结尾的交替图案，这取决于列是奇数还是偶数编号的列。
在这样的布置中，第一分段像素921(或者“a”像素)包括被示出为存储元件1 901和存储元件2 903的2个存储元件。每个第二分段像素923(或者“b”像素)包括被示出为存储元件3 905和存储元件4 907的2个存储元件。来自每个存储元件901、903、905、907的输出例如可以被传递给每个像素包括2个ADC的ADC块。因此，ADC 917示出与最后的像素列相关联的第一917a和第二917b模数转换器(ADC)。ADC 917的输出可以被传递给列复用器(X-MUX)909，列复用器(X-MUX)909被配置成复用ADC 917的输出并且分别在第一和第二输出911、913上提供这些输出。传感器还可以包括电压和电流参考(VREF、IREF)生成器907和Y解码器(YDEC)905。Y解码器905可以从定时生成器915接收信号以控制采样周期和从像素的读出。
图9因此示出使用双像素中存储并且能够存储4个曝光值(或2个曝光值和2个重置值)并且通过水平交织添加到先前公开的竖直交织而具有类似的水平和竖直采样频率的传感器布置。
为了实现水平交织，像素布线需要更多控制信号。其示例可以在图10中示出。图10例如示出，为了实现水平交织，诸如Sample1、Sample2、RST、TG等信号被加倍使得包括CST1a和CST2a存储元件的“a”像素1001被配置成接收Sample1a、Sample2a、RSTa和TGa信号以及VDD、VRT以及Read1和Read2信号。另外，如图10所示，包括CST1b和CST2b存储元件的“b”像素1003被配置成接收Sample1b、Sample2b、RSTb和TGb信号以及VDD、VRT以及Read1和Read2信号。在一些实施例中，BIAS和VRT也可以被“加倍”(换言之，具有BIASa和BIASb以及VRTa和VRTb信号)。
另外，Y解码器905可以包括用于控制“a”和“b”分段像素的电路装置。例如，图11示出用于控制行#M的Y解码器905的单行部分。第M行信号生成器包括第一部分1101，第一部分1101被配置成接收RST信号输入线803、TG信号输入线805、第一样本SAMPLE1信号输入线807、第二样本SAMPLE2信号输入线809、第一读取READ1信号输入线811、第二读取READ2信号输入线813、Y地址YADDR输入信号线815、STOREROW输入信号线817以及行类型(ROWTYPE(3:0))输入信号线1119的第一部分。第一部分1101包括电路装置1102，电路装置1102因此可以在YADDR输入信号线地址与M的值匹配时基于输入信号线生成合适的输出。另外，电路装置1102被配置成从行类型逻辑电路1106接收ok信号1133，行类型逻辑电路1106被配置成检查经由锁存器1104输入的行类型值的第一部分，锁存器1104还被配置成接收行类型信号的第一部分以及存储行信号输入。第M行信号生成器1101的第一部分因此可以生成RSTMa信号输出线1121、TGMa信号输出线1123、第一样本SAMPLE1Ma信号输出线1125、第二样本SAMPLE2Ma信号输出线1127、第一读取READ1Ma信号输出线1129以及第二读取READ2Ma信号输出线1131。
第M行信号生成器包括第二部分1103，第二部分1103被配置成接收RST信号输入线803、TG信号输入线805、第一样本SAMPLE1信号输入线807、第二样本SAMPLE2信号输入线809、第一读取READ1信号输入线811、第二读取READ2信号输入线813、Y地址YADDR输入信号线815、STOREROW输入信号线817以及行类型(ROWTYPE(7:4))输入信号线1169的第二部分。第二部分1103包括电路装置1112，电路装置1112因此可以在YADDR输入信号线地址与M的值匹配时基于输入信号线生成合适的输出。另外，电路装置1112被配置成从行类型逻辑电路1116接收ok信号1183，行类型逻辑电路1116被配置成检查经由锁存器1114输入的行类型值的第二部分，锁存器1114还被配置成接收行类型信号的第二部分以及存储行信号输入。第M行信号生成器1103的第二部分因此可以生成RSTMb信号输出线1171、TGMb信号输出线1173、第一样本SAMPLE1Mb信号输出线1175、第二样本SAMPLE2Mb信号输出线1177、第一读取READ1Mb信号输出线1179以及第二读取READ2Mb信号输出线1181。因此，两个子块驱动用于“a”像素(例如奇数编号的列)和“b”像素(例如偶数编号的列)的信号。另外，与非交织行相比，行类型(ROWTYPE)总线的宽度加倍(现在为8比特)，以实现每个行的每个子块的独立控制。
在一些实施例中，在Y地址(YADDR[9:0])与特定行的值匹配并且存储行(STOREROW)输入信号被启用时，锁存器1104、1114被写入。在一些实施例中，采用诸如本文中关于图3所示的YDEC所描述的地址解码器来确定Y地址值是否与特定的行值匹配。在一些实施例中，来自锁存器1104的输出连同来自行类型(ROWTYPE[3:0])总线信号的输入耦合到行类型逻辑电路“TYPE LOGIC”1106。在一些实施例中，来自锁存器1114的输出连同来自行类型(ROWTYPE[7:4])总线信号的输入耦合到行类型逻辑电路“TYPELOGIC”1116。当锁存器或者行类型值匹配时，行类型逻辑电路1106、1116被配置成生成有效的“TYPEOK”输出，“TYPEOK”输出可以由电路装置1102、1112接收以实现控制信号输出。
在一些实施例中，如果行类型输入值为预定值，则所有的Y解码器电路装置(YDECODER子块)1102、1112可以被启用。这例如在期望从其中在全局快门模式中仅一些行被启用的模式向其中在全局快门模式中所有行都被启用的模式切换时可能很有用。
关于图12，示出了包括诸如图6、7和9所示的传感器布置的成像传感器系统1200的实现。如图12所示的成像传感器系统是2LED与每个像素具有2个输出的全局快门像素以及窄ADC。在一些实施例中，窄ADC的宽度<＝像素节距的1/2。在这样的实施例中，两个ADC可以适合像素的宽度。成像传感器系统1200可以包括用于控制图像捕获和处理的控制逻辑电路装置1210。控制逻辑电路装置1210因此可以耦合到传感器布置600、700、900并且被配置成控制传感器布置600、700、900内的定时生成器。控制逻辑电路装置1210还可以被配置成生成用于第一LED(LED1)和第二LED(LED2)并且通往光照明源驱动器1201的控制信号。控制逻辑电路装置1210还可以耦合到处理器1220。
成像传感器系统1200包括光照明源驱动器1201，光照明源驱动器1201在图12所示的示例中包括数模转换器(DAC)，DAC耦合到可控地对第一LED 1203供电的第一LED电源以及可控地对第二LED 1205供电的第二LED电源。
传感器布置600、700、900可以被配置成向处理器1220输出照明值。处理器1220例如可以被配置成组合图像值。
因此，例如两个LED具有不同的波长。LED可以在可见光范围(400nm到650nm)内或者在近IR范围(650nm-1000nm)内或者在近UV范围(200nm-400nm)内发出光。在一些实施例中，LED在打开时的亮度可调节。例如，在图12中，LED的亮度可以通过从DAC输出的信号(电压或电流)来控制，并且优选地，每个LED的亮度独立地控制。在一些实施例中，两个独立的控制信号使得系统能够打开和关闭每个LED。从每个LED发出的光子在一些实施例中可以使用光学元件被聚焦或者准直到目标1207、1209、1211上。另外，在一些实施例中，经反射光子可以被聚焦到包括全局快门像素的图像传感器上。
应当理解，图像传感器的配置可以不同于图6、7或9中所示的示例。例如，在诸如图12所示的一些实施例中，示出了传感器1300，传感器1300与先前的示例的不同之处在于，每个列的ADC对1317a、1317b被分离在图像传感器阵列1391的北边和南边。第一ADC 1317a被定位到图像传感器阵列1391的“北边”并且耦合到第一X-MUX1310a并且提供第一输出1311。第二ADC 1317b被定位到图像传感器阵列1391的“南边”并且耦合到第二X-MUX 1310b并且提供第二输出1313。传感器还可以包括电压和电流参考(VREF、IREF)生成器1307和Y解码器(YDEC)1305。Y解码器(YDEC)1305可以从定时生成器1315接收信号，以控制采样周期和从像素的读出。
在一些实施例中，当在像素中实现单像素输出Vx线(诸如图5所示)时，读出被时分复用。其示例在图14中的系统中示出。图14所示的示例系统与图12中的系统的不同之处在于，传感器1400包括每个像素仅具有一个输出的像素。输出信号从阵列的去交织可以通过包括数字存储装置(“LINE STORE”)1460的传感器1400来实现。在这样的实施例中，来自第一读出的数据被模数转换并且存储在数字存储装置(“LINE STORE”)1460中，并且然后第二读出被转换并且然后经由第一X-MUX 1410a与经由第二X-MUX 1410b从数字存储装置1460读出的数据被同时读出。
在一些实施例中，图14所示的设备上的数字存储装置(“LINESTORE”)在需要小的传感器裸片、例如用于内窥镜相机的情况下可能是非理想的。因此，在一些实施例中，系统包括外部存储器。例如，诸如图15所示，可以采用在传感器外部的存储器或行存储装置1570从传感器1500接收两个输出，并且在将输出传递给处理器1220之前对其进行缓冲。
在一些实施例中，可以实现三色系统。关于图16，示出了三色成像传感器系统，其包括类似于图6、7或9所示的传感器1600但是具有像素阵列的2(或6)部分分段。例如，阵列可以分为生成3个输出的第一、第二和第三分段或部分。在一些实施例中，传感器包括3(或6)个存储元件，从而每个像素生成3个输出。来自每个像素的输出被传递给包括第一1317a、第二1317b和第三1317c部分的ADC，其然后耦合到被配置成生成通往处理器1620的第一、第二和第三输出的X-MUX。图16因此示出3个LED与每个像素3个输出的全局快门像素以及窄ADC。成像传感器系统可以包括用于控制图像捕获和处理的控制逻辑电路装置1610。控制逻辑电路装置1610因此可以耦合到传感器1600并且被配置成控制传感器1600内的定时生成器。控制逻辑电路装置1610还可以被配置成生成用于第一LED(LED1)、第二LED(LED2)和第三LED(LED3)并且通往光照明源驱动器1601的控制信号。控制逻辑电路装置1610还可以耦合到处理器1620。
成像传感器系统1600包括光照明源驱动器1601，光照明源驱动器1601在图16所示的示例中包括数模转换器(DAC)，DAC耦合到可控地对第一LED 1603供电的第一LED电源、可控地对第二LED1604供电的第二LED电源以及可控地对第三LED 1605供电的第三LED电源。
关于图17，示出了示例三色成像传感器系统，其中帧存储装置1770位于图像传感器1600与处理器1620之间并且由控制逻辑电路1710来控制。
如先前所描述的，可能无法使3个输出和3个ADC符合每个像素或列的宽度。在一些实施例中，系统可以包括具有来自每个像素的单输出位线的传感器1800，单个ADC 1817被配置成供应片上存储装置1860a、1860b以及三个X-MUX部分1810a、1810b、1810c，使得所有三个输出信号同时可获得。如先前所描述的，在一些实施例中也可以采用外部存储器或外部行存储装置或外部帧存储装置。
图19示出图16所示的系统的扩展。在这样的实施例中，可以实现四色系统。对于某些机器版本应用，具有四个波长的系统可以提供另外的优点。四个波长可以全部在可见光区域，或者系统可以使用3个可见光光源并且一个在可见光光谱之外的光源(例如NIR700nm-1000nm或者NUV 200nm-400nm)操作。
关于图19，示出了四色成像传感器系统，其包括传感器1900，其中每个像素包括4(或8)个存储元件，从而每个像素生成4个输出。来自每个像素的输出被传递给包括第一1917a、第二1917b、第三1917c和第四1917d部分的ADC，其然后耦合到被配置成生成通往处理器1920的第一、第二、第三和第四输出的X-MUX。图19因此示出4个LED与每个像素4个输出的全局快门像素以及窄ADC。成像传感器系统可以包括用于控制图像捕获和处理的控制逻辑电路装置1910。控制逻辑电路装置1910因此可以耦合到传感器1900并且被配置成控制传感器1900内的定时生成器。控制逻辑电路装置1910还可以被配置成生成用于第一LED(LED1)、第二LED(LED2)、第三LED(LED3)和第四LED(LED4)并且通往光照明源驱动器1901的控制信号。控制逻辑电路装置1910还可以耦合到处理器1920。
成像传感器系统1900包括光照明源驱动器1901，光照明源驱动器1901在图19所示的示例中包括数模转换器(DAC)，DAC耦合到可控地对第一LED 1903供电的第一LED电源、可控地对第二LED1904供电的第二LED电源、可控地对第三LED 1905供电的第三LED电源以及可控地对第四LED 1906供电的第四LED电源。
在一些实施例中，图像传感器系统还可以包括诸如图20所示的帧存储装置，其中图19所示的系统还通过在传感器1900与处理器1920之间插入帧存储装置2070而被修改。在一些实施例中，帧存储装置可以内部实现。
如先前所讨论的，可能无法使4个输出和4个ADC符合每个像素或列的宽度。在一些实施例中，系统可以包括诸如图21所示的传感器2100，其中ADC块包括第一块，第一块包括第一2117a和第二2117b ADC，第一2117a和2117b ADC被布置到像素阵列北边，被配置成从像素接收第一和第二输出。第一2117a和第二2117b ADC耦合到“北边”X-MUX 2110a以输出第一2111和第二2113输出。ADC块还包括第二块，第一块包括第三2117c和第四2117d ADC，第三2117c和第四2117d ADC被布置到像素阵列南边，被配置成从像素接收第三和第四输出。第三2117c和第四2117d ADC耦合到“南边”X-MUX 2110b以输出第三2115和第四2119输出。
一些实施例可以在电子设备中提供。应当理解，设备可以是任意合适的设备。仅作为示例而非限制，该设备可以是移动电话、智能电话、平板、计算机、相机等。
以上，已经参考了特定导电类型。然而，在其他实施例中，晶体管可以是p型晶体管。在一些实施例中，注入物可以是P注入物。在一些实施例中，可以使用N型和P型导电性的混合。
这里在以上已经描述了具有不同变型的各种实施例。应当注意，本领域技术人员可以组合这些各种实施例和变型的各种元素。这样的改变、修改和改进意图作为本公开的部分，并且意图在本发明的范围内。因此，以上描述仅作为示例，而非意图限制。本发明仅如以下权利要求及其等同方案中所限定的那样被限制。

Claims (15)

1.一种图像传感器，包括：
光电二极管像素的阵列，被配置成对光敏感，每个像素包括光电二极管以及被配置成存储来自所述光电二极管的电荷的多个电容器；
地址解码器，被配置成控制所述光电二极管像素的阵列使得所述光电二极管像素的阵列能够被划分成两个或更多个部分，每个部分被单独地控制以进行与每个其他部分分离的至少一个曝光。
2.根据权利要求1所述的图像传感器，其中所述地址解码器包括多个行解码器，所述行解码器与所述光电二极管像素的行相关联并且包括：
锁存器，被配置成存储行类型值；以及
行类型电路装置，被配置成接收行类型输入，并且被配置成基于与所述锁存器的行类型值匹配的所述行类型输入值，启用行地址电路装置；以及
行地址电路装置，被配置成接收行地址信号，并且在被所述行类型电路装置启用时基于与确定的行值匹配的所述行地址输入信号值，选择性地启用所述光电二极管阵列的行。
3.根据权利要求1和2中的任一项所述的图像传感器，其中所述地址解码器被配置成将所述光电二极管像素的阵列划分成：
光电二极管像素的交织的行；以及
光电二极管像素的行的块。
4.根据权利要求1所述的图像传感器，其中所述地址解码器包括多个行解码器，并且其中所述阵列的每个行内的相邻像素由单独的行解码器来控制，每个行解码器包括：
锁存器，被配置成存储行类型值；以及
行类型电路装置，被配置成接收行类型输入，并且被配置成基于与所述锁存器的行类型值匹配的所述行类型输入值启用行地址电路装置；以及
行地址电路装置，被配置成接收行地址信号，并且在被所述行类型电路装置启用时基于与确定的行值匹配的所述行地址输入信号值，选择性地启用所述光电二极管阵列的行。
5.根据权利要求1和4中的任一项所述的图像传感器，其中所述地址解码器被配置成将所述光电二极管像素的阵列划分成：
光电二极管像素的交织的列；
光电二极管像素的交织的列和行；以及
光电二极管像素的块或者列和行。
6.根据任一前述权利要求所述的图像传感器，其中被配置成存储来自所述光电二极管的电荷的所述多个电容器是以下各项中的一项：
两个电容器，第一电容器被配置成存储用于第一曝光的光电二极管电荷，第二电容器被配置成存储与所述第一曝光相关联的重置噪声电荷；
两个电容器，第一电容器被配置成存储用于第一曝光的光电二极管电荷，第二电容器被配置成存储用于第二曝光的光电二极管电荷；
四个电容器，第一电容器被配置成存储用于第一曝光的光电二极管电荷，第二电容器被配置成存储与所述第一曝光相关联的重置噪声电荷，第三电容器被配置成存储用于第二曝光的光电二极管电荷，第四电容器被配置成存储与所述第二曝光相关联的重置噪声电荷；以及
四个电容器，第一电容器被配置成存储用于第一曝光的光电二极管电荷，第二电容器被配置成存储用于第二曝光的光电二极管电荷，第三电容器被配置成存储用于第三曝光的光电二极管电荷，第四电容器被配置成存储用于第四曝光的光电二极管电荷。
7.根据权利要求1到6所述的图像传感器，其中所述光电二极管像素的阵列是全局快门像素阵列和卷帘叶片像素中的一项。
8.一种图像传感器系统，包括：
根据权利要求1到7所述的图像传感器；
多个照明源，每个照明源与单独的波长范围相关联；
控制器，被配置成控制所述图像传感器和所述多个照明传感器在每个照明源被选择性地激活时进行单独的曝光。
9.一种用于在图像传感器内捕获单独的曝光图像的方法，包括：
提供光电二极管像素的阵列，所述光电二极管像素的阵列被配置成对光敏感，每个像素包括光电二极管以及被配置成存储来自所述光电二极管的电荷的多个电容器；以及
控制所述光电二极管像素的阵列使得所述光电二极管像素的阵列能够被划分成两个或更多个部分，每个部分被单独地控制以进行与每个其他部分分离的至少一个曝光。
10.根据权利要求9所述的方法，其中控制所述光电二极管像素的阵列包括提供多个行解码器，所述行解码器与所述光电二极管像素的行相关联，并且所述方法包括：
在每个行解码器中存储行类型值；
接收行类型输入；以及
接收行地址信号；以及
基于与确定的行值匹配的所述行地址输入信号值以及与所述行类型值匹配的所述行类型输入值，选择性地启用所述光电二极管阵列的行。
11.根据权利要求9和10中的任一项所述的方法，其中控制所述光电二极管像素的阵列包括以下各项中的至少一项：
将所述光电二极管像素的阵列划分成光电二极管像素的交织的行；以及
将所述光电二极管像素的阵列划分成光电二极管像素的行的块。
12.根据权利要求9所述的方法，其中控制所述光电二极管像素的阵列包括通过向每个行提供两个或更多个行解码器以控制所述阵列的每个行内的相邻像素来单独地控制每个行内的相邻像素，所述方法包括：
在每个行解码器中存储行类型值；
接收行类型输入；以及
接收行地址信号；以及
基于与确定的行值匹配的所述行地址输入信号值以及与所述行类型值匹配的所述行类型输入值，选择性地启用所述光电二极管阵列的行内的像素。
13.根据权利要求9和12中的任一项所述的方法，其中控制所述光电二极管像素的阵列包括以下各项中的至少一项：
将所述光电二极管像素的阵列划分成光电二极管像素的交织的列；
将所述光电二极管像素的阵列划分成光电二极管像素的交织的列和行；以及
将所述光电二极管像素的阵列划分成光电二极管像素的块或者列和行。
14.根据权利要求9到13中的任一项所述的方法，其中控制所述光电二极管像素的阵列还能够包括按照以下方式中的至少一项控制被配置成存储来自所述光电二极管的电荷的所述多个电容器：
当所述像素包括两个电容器时，控制第一电容器存储用于第一曝光的光电二极管电荷并且控制第二电容器存储与所述第一曝光相关联的重置噪声电荷；
当所述像素包括两个电容器时，控制第一电容器存储用于第一曝光的光电二极管电荷并且控制第二电容器存储用于第二曝光的光电二极管电荷；
当所述像素包括四个电容器时，控制第一电容器存储用于第一曝光的光电二极管电荷，控制第二电容器存储与所述第一曝光相关联的重置噪声电荷，控制第三电容器存储用于第二曝光的光电二极管电荷，控制第四电容器存储与所述第二曝光相关联的重置噪声电荷；以及
当所述像素包括四个电容器时，控制第一电容器存储用于第一曝光的光电二极管电荷，控制第二电容器存储用于第二曝光的光电二极管电荷，控制第三电容器存储用于第三曝光的光电二极管电荷，控制第四电容器存储用于第四曝光的光电二极管电荷。
15.根据权利要求9到14中的任一项所述的方法，还包括：
提供多个照明源，每个照明源与单独的波长范围相关联；以及
控制所述光电二极管像素的阵列和多个照明传感器在每个照明源被选择性地激活时进行单独的曝光。
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