Nothing Special   »   [go: up one dir, main page]

CN106531641B - 晶片封装体及其制造方法 - Google Patents

晶片封装体及其制造方法 Download PDF

Info

Publication number
CN106531641B
CN106531641B CN201610809562.XA CN201610809562A CN106531641B CN 106531641 B CN106531641 B CN 106531641B CN 201610809562 A CN201610809562 A CN 201610809562A CN 106531641 B CN106531641 B CN 106531641B
Authority
CN
China
Prior art keywords
shielding layer
cover board
encapsulation body
wafer encapsulation
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201610809562.XA
Other languages
English (en)
Other versions
CN106531641A (zh
Inventor
黄玉龙
刘沧宇
张义民
关欣
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
XinTec Inc
Original Assignee
XinTec Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by XinTec Inc filed Critical XinTec Inc
Publication of CN106531641A publication Critical patent/CN106531641A/zh
Application granted granted Critical
Publication of CN106531641B publication Critical patent/CN106531641B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H01L27/14623—
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the groups H01L21/18 - H01L21/326 or H10D48/04 - H10D48/07 e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H01L27/14618—
    • H01L27/14685—
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/0212—Auxiliary members for bonding areas, e.g. spacers
    • H01L2224/02122—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
    • H01L2224/02163—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body on the bonding area
    • H01L2224/02165—Reinforcing structures
    • H01L2224/02166—Collar structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05569—Disposition the external layer being disposed on a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05571—Disposition the external layer being disposed in a recess of the surface
    • H01L2224/05572—Disposition the external layer being disposed in a recess of the surface the external layer extending out of an opening
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05601—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/05611—Tin [Sn] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05624—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05644—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05655—Nickel [Ni] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05669—Platinum [Pt] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/05686—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/0569—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13111—Tin [Sn] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13116—Lead [Pb] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13155—Nickel [Ni] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L27/14634—
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12041—LED
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/146—Mixed devices
    • H01L2924/1461—MEMS

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Solid State Image Pick-Up Elements (AREA)
  • Micromachines (AREA)

Abstract

本发明提供一种晶片封装体及其制造方法。该晶片封装体包括：一基底，具有一第一表面及与其相对的一第二表面，且基底内包括一感测区；一盖板，位于第一表面上且覆盖感测区；一遮蔽层，覆盖盖板的一侧壁且朝第二表面延伸，遮蔽层具有邻近盖板的一内侧表面及远离盖板的一外侧表面，且外侧表面朝第二表面延伸的长度小于内侧表面朝第二表面延伸的长度而不小于盖板的侧壁的长度。本发明不仅可阻隔来自盖板的横向侧面的光线，进而提高感测晶片封装体的感测精准度，还可避免水气自间隔层进入晶片封装体的内部，进而改善晶片封装体的可靠度及品质。

Description

晶片封装体及其制造方法
技术领域
本发明有关于一种晶片封装技术，特别为有关于一种具有遮蔽层的晶片封装体及其制造方法。
背景技术
光电元件(例如，光感测元件)在撷取影像等应用中扮演着重要的角色，其已广泛地应用于例如数字相机(digital camera)、数字录影机(digital video recorder)、手机(mobile phone)等电子产品中，而晶片封装制程是形成电子产品过程中的重要步骤。晶片封装体除了将感测晶片保护于其中，使其免受外界环境污染外，还提供感测晶片内部电子元件与外界的电性连接通路。
随着科技的演进，对于光感测元件的感测精准度的需求随之提高。因此，有必要寻求一种新颖的晶片封装体及其制造方法，其能够提供具有高感测精准度的感光晶片封装体。
发明内容
本发明实施例提供一种晶片封装体，包括：一基底，具有一第一表面及与其相对的一第二表面，且基底内包括一感测区；一盖板，位于第一表面上且覆盖感测区；一遮蔽层，覆盖盖板的一侧壁且朝第二表面延伸，遮蔽层具有邻近盖板的一内侧表面及远离盖板的一外侧表面，且外侧表面朝第二表面延伸的长度小于内侧表面朝第二表面延伸的长度而不小于盖板的侧壁的长度。
本发明实施例提供一种晶片封装体的制造方法，包括：提供一基底，基底具有一第一表面及与其相对的一第二表面，且基底内包括一感测区；在第一表面上提供一盖板，以覆盖感测区；形成一遮蔽层，以覆盖盖板的一侧壁，并朝第二表面延伸，遮蔽层具有邻近盖板的一内侧表面及远离盖板的一外侧表面，且外侧表面朝第二表面延伸的长度小于内侧表面朝第二表面延伸的长度而不小于侧壁的长度。
本发明不仅可阻隔来自盖板的横向侧面的光线，进而提高感测晶片封装体的感测精准度，还可避免水气自间隔层进入晶片封装体的内部，进而改善晶片封装体的可靠度及品质。
附图说明
图1A至1I是绘示出根据本发明一实施例的晶片封装体的制造方法的剖面示意图。
图2是绘示出根据本发明一实施例的晶片封装体的局部剖面示意图。
图3A及3B是绘示出根据本发明各种实施例的晶片封装体的平面示意图。
图4是绘示出根据本发明另一实施例的晶片封装体的剖面示意图。
图5A及5B是分别绘示出根据本发明又另一实施例的晶片封装体的剖面示意图及平面示意图。
其中，附图中符号的简单说明如下：
100：基底；100a：第一表面；100b：第二表面；110：晶片区；120：感测区；130、210：绝缘层；140：导电垫；150：光学部件；160：间隔层；170：盖板；180：空腔；190：开口；200：开口；220：重布线层；230：保护层；240：孔洞；250：开口；260：粘着层；270：承载基底；280：导电结构；290：沟槽；300：遮蔽层；300’：凸出部；300a：内侧表面；300a’：延伸线；300b：外侧表面；300c：下表面；300d：上表面；310：沟槽；400、500、600：晶片封装体；L1、L2、L3、L4：长度；P：局部；SC：切割道。
具体实施方式
以下将详细说明本发明实施例的制作与使用方式。然而应注意的是，本发明提供许多可供应用的发明概念，其可以多种特定型式实施。文中所举例讨论的特定实施例仅为制造与使用本发明的特定方式，非用以限制本发明的范围。此外，在不同实施例中可能使用重复的标号或标示。这些重复仅为了简单清楚地叙述本发明，不代表所讨论的不同实施例及/或结构之间具有任何关联性。再者，当述及一第一材料层位于一第二材料层上或之上时，包括第一材料层与第二材料层直接接触或间隔有一或更多其他材料层的情形。
本发明一实施例的晶片封装体可用以封装微机电系统晶片。然其应用不限于此，例如在本发明的晶片封装体的实施例中，其可应用于各种包含有源元件或无源元件(active or passive elements)、数字电路或模拟电路(digital or analog circuits)等集成电路的电子元件(electronic components)，例如是有关于光电元件(optoelectronic devices)、微机电系统(Micro Electro Mechanical System，MEMS)、生物辨识元件(biometric device)、微流体系统(micro fluidic systems)、或利用热、光线、电容及压力等物理量变化来测量的物理感测器(Physical Sensor)。特别是可选择使用晶圆级封装(wafer scale package，WSP)制程对影像感测元件、发光二极管(light-emittingdiodes，LEDs)、太阳能电池(solar cells)、射频元件(RF circuits)、加速计(accelerators)、陀螺仪(gyroscopes)、指纹辨识器(fingerprint recognition device)、微制动器(micro actuators)、表面声波元件(surface acoustic wave devices)、压力感测器(process sensors)或喷墨头(ink printer heads)等半导体晶片进行封装。
其中上述晶圆级封装制程主要指在晶圆阶段完成封装步骤后，再予以切割成独立的封装体，然而，在一特定实施例中，例如将已分离的半导体晶片重新分布在一承载晶圆上，再进行封装制程，亦可称之为晶圆级封装制程。另外，上述晶圆级封装制程亦适用于通过堆迭(stack)方式安排具有集成电路的多片晶圆，以形成多层集成电路(multi-layerintegrated circuit devices)或系统级封装(System in Package，SIP)的晶片封装体。
请参照图1I、图3A及图3B，图1I绘示出根据本发明一实施例的晶片封装体400的剖面示意图，图3A及图3B是绘示出根据本发明各种实施例的晶片封装体的平面示意图。晶片封装体400包括一基底100、一盖板170及一遮蔽层300。基底100具有一第一表面100a及与其相对的一第二表面100b。在一实施例中，基底100可为一硅基底或其他半导体基底。
在本实施例中，基底100内具有一感测区120。感测区120可邻近于第一表面100a，且感测区120内包括一感测元件。在一实施例中，感测区120内包括感光元件或其他适合的光电元件。在其他实施例中，感测区120内可包括感测生物特征的元件(例如，一指纹辨识元件)、感测环境特征的元件(例如，一温度感测元件、一湿度感测元件、一压力感测元件、一电容感测元件)或其他适合的感测元件。
基底100的第一表面100a上具有一绝缘层130。一般而言，绝缘层130可由层间介电层(interlayer dielectric，ILD)、金属间介电层(inter-metal dielectric，IMD)及覆盖的钝化层(passivation)组成。为简化图式，此处仅绘示出单层绝缘层130。换句话说，晶片封装体400包括一晶片/晶粒，而晶片/晶粒包括基底100及绝缘层130。在本实施例中，绝缘层130可包括无机材料，例如氧化硅、氮化硅、氮氧化硅、金属氧化物或前述的组合或其他适合的绝缘材料。
在本实施例中，基底100的第一表面100a上的绝缘层130内具有一个或一个以上的导电垫140。在一实施例中，导电垫140可为单层导电层或具有多层的导电层结构。为简化图式，此处仅以单层导电层作为范例说明，并以绝缘层130内的两个导电垫140作为范例说明。在本实施例中，绝缘层130内包括一个或一个以上的开口，露出对应的导电垫140。在一实施例中，感测区120内的感测元件可通过基底100内的内连线结构(未绘示)而与导电垫140电性连接。
在本实施例中，一光学部件150设置于绝缘层130上，且对应于感测区120。在本实施例中，光学部件150可为微透镜阵列、滤光层、其组合或其他适合的光学部件。
盖板170设置于基底100的第一表面100a上，以保护光学部件150。在本实施例中，盖板170可包括玻璃、石英、透明高分子或其他适合的透明材料。再者，基底100与盖板170之间具有一间隔层(或称作围堰(dam))160，覆盖导电垫140而露出光学部件150。在本实施例中，间隔层160、盖板170及绝缘层130在感测区120上共同围绕出一空腔180，使得光学部件150位于空腔180内。
在一实施例中，间隔层160大致上不吸收水气。在一实施例中，间隔层160不具有粘性，因此可通过额外的粘着胶将盖板170贴附于基底100上。在另一实施例中，间隔层160可具有粘性，因此可通过间隔层160将盖板170贴附于基底100上，如此一来间隔层160可不与任何的粘着胶接触，以确保间隔层160的位置不因粘着胶而移动。同时，由于不需使用粘着胶，可避免粘着胶溢流而污染光学部件150。
在本实施例中，间隔层160可包括环氧树脂、无机材料(例如，氧化硅、氮化硅、氮氧化硅、金属氧化物或前述的组合)、有机高分子材料(例如，聚酰亚胺树脂(polyimide)、苯环丁烯(butylcyclobutene，BCB)、聚对二甲苯(parylene)、萘聚合物(polynaphthalenes)、氟碳化物(fluorocarbons)、丙烯酸酯(acrylates))、光阻材料或其他适合的绝缘材料。
多个开口190贯穿基底100且延伸至绝缘层130内，进而自基底100的第二表面100b露出对应的导电垫140。在本实施例中，开口190邻近于第一表面100a的口径小于其邻近于第二表面100b的口径，因此开口190具有倾斜的侧壁。再者，一开口200沿着基底100的侧壁延伸且贯穿基底100。也就是说，相较于盖板170，基底100具有内缩的边缘侧壁。在本实施例中，开口200具有倾斜的侧壁，亦即基底100具有倾斜的边缘侧壁。
再者，多个开口190可沿着开口200间隔排列，如图3B所示，其中图3B是绘示出从基底100方向来看的晶片封装体的平面示意图。在一实施例中，开口200可沿着基底100的全部侧壁延伸而环绕开口190。在本实施例中，开口190的俯视轮廓不同于开口200的俯视轮廓，举例来说，开口190具有圆形的俯视轮廓，而开口200具有矩形的俯视轮廓，如图3B所示。可以理解的是，开口190及开口200可具有其他形状的俯视轮廓及排列方式，而并不限定于此。
一绝缘层210设置于基底100的第二表面100b上，且顺应性地延伸至开口190的侧壁及开口200的侧壁上，并露出导电垫140。在本实施例中，绝缘层210可包括环氧树脂、无机材料(例如，氧化硅、氮化硅、氮氧化硅、金属氧化物或前述的组合)、有机高分子材料(例如，聚酰亚胺树脂、苯环丁烯、聚对二甲苯、萘聚合物、氟碳化物、丙烯酸酯)或其他适合的绝缘材料。
图案化的重布线层220设置于基底100的第二表面100b上，且顺应性地延伸至开口190的侧壁及底部，而未延伸至开口200内。重布线层220可通过绝缘层210与基底100电性隔离，且可经由开口190直接电性接触或间接电性连接露出的导电垫140。因此，开口190内的重布线层220也称为硅通孔电极(through silicon via，TSV)。在其他实施例中，重布线层220也可能以T型接触(T-contact)的方式电性连接至对应的导电垫140。
在一实施例中，重布线层220可包括铝、铜、金、铂、镍、锡、前述的组合、导电高分子材料、导电陶瓷材料(例如，氧化铟锡或氧化铟锌)或其他适合的导电材料。
一保护层230设置于基底100的第二表面100b上，且填入开口190及开口200，以覆盖重布线层220。在本实施例中，保护层230具有不平坦的表面，例如保护层230的表面具有对应于开口190及开口200的凹陷部。在一实施例中，保护层230可包括环氧树脂、绿漆(solder mask)、无机材料(例如，氧化硅、氮化硅、氮氧化硅、金属氧化物或前述的组合)、有机高分子材料(例如，聚酰亚胺树脂、苯环丁烯、聚对二甲苯、萘聚合物、氟碳化物、丙烯酸酯)或其他适合的绝缘材料。
在本实施例中，保护层230未填满开口190，使得一孔洞240形成于开口190内的重布线层220与保护层230之间。由于保护层230部分填充于开口190而留下孔洞240，因此后续制程中遭遇热循环(Thermal Cycle)时，孔洞240能够作为保护层230与重布线层220之间的缓冲，以降低保护层230与重布线层220之间由于热膨胀系数不匹配所引发不必要的应力，且防止外界温度或压力剧烈变化时保护层230会过度拉扯重布线层220，进而可避免靠近导电垫结构的重布线层220剥离甚至断路的问题。在一实施例中，孔洞240与保护层230之间的界面具有拱形轮廓。
基底100的第二表面100b上的保护层230具有开口，露出重布线层220的一部分。再者，多个导电结构280(例如，焊球、凸块或导电柱)设置于保护层230的开口内，以与露出的重布线层220电性连接。在一实施例中，导电结构280可包括锡、铅、铜、金、镍、或前述的组合。
在本实施例中，遮蔽层300具有遮光性。再者，遮蔽层300由阻挡及/或吸收外界光线的胶材、光阻材料或其他适合的材料所构成。如图1I所示，遮蔽层300完全覆盖盖板170的侧壁且朝基底100的第二表面100b延伸，进而覆盖间隔层160的侧壁。在本实施例中，遮蔽层300环绕盖板170及空腔180而覆盖盖板170的所有侧壁，如图3A所示，其中图3A是绘示出从盖板170方向来看的晶片封装体的平面示意图。再者，遮蔽层300也环绕间隔层160而完全覆盖间隔层160露出的侧壁。
如图1I所示，遮蔽层300具有邻近盖板170的一内侧表面300a及远离盖板170的一外侧表面300b。内侧表面300a及外侧表面300b皆为平坦的表面。在一实施例中，内侧表面300a及外侧表面300b互相平行且垂直于第一表面100a及第二表面100b。在本实施例中，基底100的边缘侧壁(即，开口200的侧壁)倾斜于遮蔽层300的内侧表面300a及外侧表面300b。再者，保护层230自第二表面100b延伸至基底100的边缘侧壁与内侧表面300a之间。
在本实施例中，内侧表面300a朝第二表面100b延伸的长度L1不小于盖板170的侧壁的长度L3，且外侧表面300b朝第二表面100b延伸的长度L2也不小于长度L3。再者，长度L1不小于长度L3加上间隔层160的侧壁的长度L4，且长度L2也不小于长度L3加上长度L4。在一实施例中，长度L2至少不小于长度L3加上长度L4。
在本实施例中，外侧表面300b朝第二表面100b延伸的长度L2小于内侧表面300a朝第二表面100b延伸的长度L1。在一实施例中，遮蔽层300沿着自内侧表面300a朝外侧表面300b的方向渐进地变短(或变薄)，也就是说，遮蔽层300邻接内侧表面300a及外侧表面300b的一下表面300c具有曲面轮廓，且下表面300c的多个法向量互相不平行，如图2所示，其中图2是绘示出图1I中晶片封装体400的局部P的剖面示意图。
在本实施例中，遮蔽层300邻接内侧表面300a及外侧表面300b的一上表面300d为平坦的。再者，遮蔽层300的上表面300d与盖板170背向基底100的上表面共平面。
请参照图4，其绘示出本发明另一实施例的晶片封装体500的剖面示意图，其中相同于图1I中的部件使用相同的标号并省略其说明。
图4中的晶片封装体500的结构类似于图1I中的晶片封装体400的结构，差异处在于晶片封装体400中的遮蔽层300完全覆盖间隔层160及盖板170的侧壁，而外侧表面300b仅局部覆盖绝缘层130的侧壁，因此遮蔽层300露出保护层230的侧壁。相较之下，晶片封装体500中的遮蔽层300完全覆盖绝缘层130、间隔层160及盖板170的侧壁，而外侧表面300b仅局部覆盖保护层230的侧壁。在本实施例中，遮蔽层300大致上覆盖晶片封装体500的所有侧壁。晶片封装体500的平面示意图大致上相同于晶片封装体400的平面示意图，如图3A及3B所示。
请参照图5A及5B，其分别绘示出本发明又另一实施例的晶片封装体600的剖面示意图及平面示意图，其中相同于图1I中的部件使用相同的标号并省略其说明。
图5A及5B中的晶片封装体600的结构类似于图1I中的晶片封装体400的结构，差异处在于晶片封装体400中的遮蔽层300仅覆盖绝缘层130、间隔层160及盖板170的侧壁，而露出保护层230的侧壁。相较之下，晶片封装体600中的遮蔽层300不仅完全覆盖绝缘层130、间隔层160、盖板170及保护层230的侧壁，还延伸至基底100的第二表面100b上。如此一来，遮蔽层300充分地覆盖晶片封装体600的所有侧壁。晶片封装体600从盖板170方向来看的平面示意图大致上相同于晶片封装体400从盖板170方向来看的平面示意图，如图3A所示。
在本实施例中，遮蔽层300包括一凸出部300’。凸出部300’自内侧表面300a横向地延伸于第二表面100b上及保护层230上，换句话说，凸出部300’自内侧表面300a朝远离外侧表面300b的方向横向地延伸。在一实施例中，一部分的保护层230夹设于凸出部300’与绝缘层210之间。在另一实施例中，一部分的保护层230夹设于凸出部300’与重布线层220之间。
如图5B所示，凸出部300’自内侧表面300a的延伸线300a’横向地延伸且覆盖保护层230，此延伸线300a’即等同于保护层230的边缘。再者，凸出部300’可能局部覆盖开口190。
在上述实施例中，晶片封装体400、500及600皆包括前照式(front sideillumination，FSI)感测装置，然而在其他实施例中，晶片封装体400、500及600亦可包括背照式(back side illumination，BSI)感测装置。
以下配合图1A至1I说明本发明一实施例的晶片封装体的制造方法，其中图1A至1I是绘示出根据本发明一实施例的晶片封装体400的制造方法的剖面示意图。
请参照图1A，提供一基底100，其具有一第一表面100a及与其相对的一第二表面100b，且包括多个晶片区110。为简化图式，此处仅绘示出一完整的晶片区及与其相邻的晶片区的一部分。在一实施例中，基底100可为一硅基底或其他半导体基底。在另一实施例中，基底100为一硅晶圆，以利于进行晶圆级封装制程。
在本实施例中，每一晶片区110的基底100内具有一感测区120。感测区120可邻近于第一表面100a，且感测区120内包括一感测元件。在一实施例中，感测区120内包括感光元件或其他适合的光电元件。在其他实施例中，感测区120内可包括感测生物特征的元件(例如，一指纹辨识元件)、感测环境特征的元件(例如，一温度感测元件、一湿度感测元件、一压力感测元件、一电容感测元件)或其他适合的感测元件。
基底100的第一表面100a上具有一绝缘层130。一般而言，绝缘层130可由层间介电层、金属间介电层及覆盖的钝化层组成。为简化图式，此处仅绘示出单层绝缘层130。在本实施例中，绝缘层130可包括无机材料，例如氧化硅、氮化硅、氮氧化硅、金属氧化物或前述的组合或其他适合的绝缘材料。
在本实施例中，每一晶片区110的绝缘层130内具有一个或一个以上的导电垫140。在一实施例中，导电垫140可为单层导电层或具有多层的导电层结构。为简化图式，此处仅以单层导电层作为范例说明，并以绝缘层130内的两个导电垫140作为范例说明。在本实施例中，每一晶片区110的绝缘层130内包括一个或一个以上的开口，露出对应的导电垫140。在一实施例中，感测区120内的感测元件可通过基底100内的内连线结构(未绘示)而与导电垫140电性连接。
在本实施例中，可依序进行半导体装置的前段(front end)制程(例如，在基底100内制作感测区120)及后段(back end)制程(例如，在基底100上制作绝缘层130、内连线结构及导电垫140)来制作前述结构。换句话说，以下晶片封装体的制造方法用于对完成后段制程的基底进行后续的封装制程。
在本实施例中，每一晶片区110内具有一光学部件150设置于基底100的第一表面100a上，且对应于感测区120。在本实施例中，光学部件150可为微透镜阵列、滤光层、其组合或其他适合的光学部件。
接着，在一盖板170上形成一间隔层160，通过间隔层160将盖板170接合至基底100的第一表面100a上，且间隔层160在每一晶片区110内的基底100与盖板170之间形成一空腔180，使得光学部件150位于空腔180内，并通过盖板170保护空腔180内的光学部件150。在其他实施例中，可先在基底100上形成间隔层160，之后将盖板170接合至基底100上。
在本实施例中，盖板170可包括玻璃、石英、透明高分子或其他适合的透明材料。在本实施例中，可通过沉积制程(例如，涂布制程、物理气相沉积制程、化学气相沉积制程或其他适合的制程)形成间隔层160。再者，间隔层160可包括环氧树脂、无机材料(例如，氧化硅、氮化硅、氮氧化硅、金属氧化物或前述的组合)、有机高分子材料(例如，聚酰亚胺树脂、苯环丁烯、聚对二甲苯、萘聚合物、氟碳化物、丙烯酸酯)或其他适合的绝缘材料。或者，间隔层160可包括光阻材料，且可通过曝光及显影制程而图案化，以露出光学部件150。
请参照图1B，以盖板170作为承载基板，对基底100的第二表面100b进行薄化制程(例如，蚀刻制程、铣削(milling)制程、磨削(grinding)制程或研磨(polishing)制程)，以减少基底100的厚度。
接着，通过微影制程及蚀刻制程(例如，干蚀刻制程、湿蚀刻制程、等离子蚀刻制程、反应性离子蚀刻制程或其他适合的制程)，在每一晶片区110的基底100内同时形成多个开口190及开口200，开口190及开口200自基底100的第二表面100b露出绝缘层130。在其他实施例中，可分别通过刻痕(notching)制程以及微影及蚀刻制程形成开口200以及开口190。
在本实施例中，开口190对应于导电垫140而贯穿基底100，且开口190邻近于第一表面100a的口径小于其邻近于第二表面100b的口径，因此开口190具有倾斜的侧壁，进而降低后续形成于开口190内的膜层的制程难度，并提高可靠度。举例来说，由于开口190邻近于第一表面100a的口径小于其邻近于第二表面100b的口径，因此后续形成于开口190内的膜层(例如，绝缘层及重布线层)能够较轻易地沉积于开口190与绝缘层130之间的转角，以避免影响电性连接路径或产生漏电流的问题。
开口200沿着相邻晶片区110之间的切割道SC延伸且贯穿基底100，使得每一晶片区110内的基底100彼此分离。也就是说，每一晶片区110内的基底100具有内缩的边缘侧壁。在本实施例中，开口200具有倾斜的侧壁，亦即每一晶片区110内的基底100具有倾斜的边缘侧壁。
在一实施例中，晶片区110内的多个开口190可沿着开口200间隔排列(如图3B所示)，且开口190与开口200通过基底100的一部分(例如，侧壁部分)互相间隔(如图1B所示)。在其他实施例中，开口190邻近于第二表面100b的部分可与开口200邻近于第二表面100b的部分彼此连通，使得基底100具有一侧壁部分低于第二表面100b。换句话说，上述侧壁部分的厚度小于基底100的厚度。当开口190与开口200彼此连通时，能够防止应力累积于开口190与开口200之间的基底100，且可通过开口200缓和及释放应力，进而避免基底100的侧壁部分出现破裂。
在一实施例中，开口200可沿着晶片区110延伸而环绕开口190。在本实施例中，开口190的俯视轮廓不同于开口200的俯视轮廓，举例来说，开口190具有圆形的俯视轮廓，而开口200具有矩形的俯视轮廓，如图3B所示。可以理解的是，开口190及开口200可具有其他形状的俯视轮廓，而并不限定于此。
请参照图1C，可通过沉积制程(例如，涂布制程、物理气相沉积制程、化学气相沉积制程或其他适合的制程)，在基底100的第二表面100b上形成一绝缘层210，绝缘层210顺应性地沉积于开口190及开口200的侧壁及底部上。在本实施例中，绝缘层210可包括环氧树脂、无机材料(例如，氧化硅、氮化硅、氮氧化硅、金属氧化物或前述的组合)、有机高分子材料(例如，聚酰亚胺树脂、苯环丁烯、聚对二甲苯、萘聚合物、氟碳化物、丙烯酸酯)或其他适合的绝缘材料。
接着，可通过微影制程及蚀刻制程，去除开口190底部的绝缘层210及其下方的绝缘层130，使得开口190延伸至绝缘层130内而露出对应的导电垫140。再者，可通过微影制程及蚀刻制程，去除开口200底部的绝缘层210，以露出绝缘层130。
接着，可通过沉积制程(例如，涂布制程、物理气相沉积制程、化学气相沉积制程、电镀制程、无电镀制程或其他适合的制程)、微影制程及蚀刻制程，在绝缘层210上形成图案化的重布线层220。重布线层220顺应性地延伸至开口190的侧壁及底部，而未延伸至开口200内。在本实施例中，重布线层220延伸至开口190与开口200之间的第二表面100b上。重布线层220可通过绝缘层210与基底100电性隔离，且可经由开口190直接电性接触或间接电性连接露出的导电垫140。因此，开口190内的重布线层220也称为硅通孔电极。在一实施例中，重布线层220可包括铝、铜、金、铂、镍、锡、前述的组合、导电高分子材料、导电陶瓷材料(例如，氧化铟锡或氧化铟锌)或其他适合的导电材料。
请参照图1D，可通过沉积制程，在基底100的第二表面100b上形成一保护层230，且填入开口190及开口200，以覆盖重布线层220。在一实施例中，保护层230可包括环氧树脂、绿漆、无机材料(例如，氧化硅、氮化硅、氮氧化硅、金属氧化物或前述的组合)、有机高分子材料(例如，聚酰亚胺树脂、苯环丁烯、聚对二甲苯、萘聚合物、氟碳化物、丙烯酸酯)或其他适合的绝缘材料。
在本实施例中，保护层230填满开口200，而仅部分填充开口190，使得一孔洞240形成于开口190内的重布线层220与保护层230之间。在一实施例中，孔洞240与保护层230之间的界面具有拱形轮廓。在其他实施例中，保护层230亦可填满开口190。
接着，可通过微影制程及蚀刻制程，在基底100的第二表面100b上的保护层230内形成多个开口250，以露出图案化的重布线层220的一部分。
请参照图1E，可通过暂时性的粘着层260将暂时性的一承载基底270接合至盖板170背向基底100的上表面。在某些实施例中，也可在其他步骤中将承载基底270接合至盖板170。在本实施例中，粘着层260包括粘着胶或其他适合的粘着材料。再者，承载基底270包括玻璃、硅或其他适合的支撑性基底材料。
接着，可通过电镀制程、网版印刷制程或其他适合的制程，在保护层230的开口250内填入导电结构280(例如，焊球、凸块或导电柱)，以与露出的重布线层220电性连接。在一实施例中，导电结构280可包括锡、铅、铜、金、镍、或前述的组合。
请参照图1F，沿着切割道SC(等同于沿着开口200)切割保护层230、绝缘层130、间隔层160及盖板170，以通过一沟槽290将每一晶片区110的保护层230、绝缘层130、间隔层160及盖板170彼此分离。举例来说，可使用切割刀具或激光进行切割制程，其中使用激光切割制程可以避免上下膜层发生位移。
在本实施例中，沟槽290位于相邻的晶片区110之间。再者，沟槽290自保护层230的表面延伸而穿过保护层230，且进一步延伸直到完全穿过盖板170，因而环绕基底100及盖板170。在某些实施例中，沟槽290还可延伸至粘着层260内。在本实施例中，沟槽290具有平直的侧壁。再者，沟槽290的口径小于开口200的口径，而沟槽290的深度大于开口200的深度，因此一部分的沟槽290位于开口200内。
在本实施例中，沟槽290至少未接触基底100的边缘侧壁。在某些实施例中，绝缘层210及保护层230位于沟槽290与基底100的边缘侧壁之间。在其他实施例中，绝缘层210夹设于沟槽290与基底100的边缘侧壁之间。
请参照图1G，在沟槽290内填入一遮蔽层300。举例来说，可使用点胶制程、涂布制程(例如，旋转涂布制程或喷涂制程)、网版印刷制程或其他适合的制程来形成遮蔽层300。在本实施例中，遮蔽层300具有遮光性。再者，遮蔽层300由阻挡及/或吸收外界光线的胶材、光阻材料或其他适合的材料所构成。
在本实施例中，遮蔽层300局部填入沟槽290内，以覆盖盖板170的侧壁。在某些实施例中，遮蔽层300至少完全覆盖盖板170的侧壁。再者，遮蔽层300可朝第二表面100b延伸而进一步完全覆盖间隔层160的侧壁。在本实施例中，遮蔽层300露出的表面由于毛细现象而具有曲面轮廓，且该表面的多个法向量互相不平行。具体而言，遮蔽层300位于沟槽290的边缘的一部分朝第二表面100b延伸的长度大于遮蔽层300位于沟槽290的中心的另一部分朝第二表面100b延伸的长度。再者，遮蔽层300沿着自沟槽290的一边缘朝沟槽290的中心的方向渐进地变短(或变薄)，且遮蔽层300还沿着自沟槽290的中心朝沟槽290的另一边缘的方向渐进地变长(或变厚)。
在其他实施例中，遮蔽层300大致上填满沟槽290，因而覆盖绝缘层130、间隔层160、盖板170及保护层230的侧壁，如图4所示。遮蔽层300也可完全填满沟槽290且延伸至保护层230上，此时遮蔽层300包括横向地延伸的凸出部300’，如图5A所示。
请参照图1H，沿着切割道SC(等同于沿着沟槽290)切割遮蔽层300，且在遮蔽层300内形成一沟槽310，进而在承载基底270上形成多个独立的晶片封装体。举例来说，可使用切割刀具或激光进行切割制程。
在本实施例中，沟槽310位于相邻的晶片区110之间，且自遮蔽层300露出的表面延伸直到完全穿过遮蔽层300。再者，沟槽310进一步延伸至粘着层260内，以确保多个晶片封装体彼此分离。在本实施例中，沟槽310具有平直的侧壁。再者，沟槽310的口径小于沟槽290的口径，而沟槽310的深度小于沟槽290的深度，因此沟槽310完全位于沟槽290内。在某些实施例中，若遮蔽层300填满沟槽290或进一步延伸至保护层230上，则沟槽310的深度可能等于或大于沟槽290的深度。在本实施例中，沟槽310至少未接触间隔层160及盖板170的侧壁，以确保遮蔽层300能覆盖间隔层160及盖板170的侧壁。
接着，将独立的晶片封装体与粘着层260及承载基底270分离，例如去除粘着层260的黏性而将晶片封装体自承载基底270上取起，所形成的晶片封装体400绘示于图1I中。
如图1I所示，在晶片封装体400中，间隔层160及盖板170的侧壁由遮蔽层300所覆盖。再者，遮蔽层300环绕盖板170而覆盖盖板170的所有侧壁(如图3A所示)，且遮蔽层300也环绕间隔层160而完全覆盖间隔层160露出的侧壁。在本实施例中，由于沟槽290具有较高的深宽比，因此将遮蔽层300非顺应性地填充于沟槽290内，即遮蔽层300填满间隔层160及盖板170内的沟槽290。如此一来，能够有利于在遮蔽层300内形成沟槽310之后确保遮蔽层300完全覆盖盖板170的侧壁，且使得遮蔽层300具有充足的厚度，以提升遮蔽层300的遮蔽效果。此外，遮蔽层300填满间隔层160及盖板170内的沟槽290亦能够避免遮蔽层300内产生气泡造成漏光(light leakage)的问题。
在某些实施例中，遮蔽层300还覆盖保护层230的侧壁(如图4所示)，或还延伸至保护层230上(如图5A所示)，此时遮蔽层300能够加强阻隔水气或侵蚀性物质进入晶片封装体(特别是感测区)内，进而增加晶片封装体的可靠度及品质。
在本实施例中，沟槽310的形成使得遮蔽层300具有邻近盖板170的一内侧表面300a及远离盖板170的外侧表面300b，如图1I所示。内侧表面300a及外侧表面300b皆为平坦的表面。在一实施例中，内侧表面300a及外侧表面300b互相平行且垂直于第一表面100a及第二表面100b。在本实施例中，基底100的边缘侧壁倾斜于遮蔽层300的内侧表面300a及外侧表面300b。再者，保护层230自第二表面100b延伸至基底100的边缘侧壁与内侧表面300a之间。
在本实施例中，内侧表面300a朝第二表面100b延伸的长度L1不小于盖板170的侧壁的长度L3，且外侧表面300b朝第二表面100b延伸的长度L2也不小于长度L3。再者，长度L1不小于长度L3加上间隔层160的侧壁的长度L4，且长度L2也不小于长度L3加上长度L4。在一实施例中，长度L2至少不小于长度L3加上长度L4。
在本实施例中，外侧表面300b朝第二表面100b延伸的长度L2小于内侧表面300a朝第二表面100b延伸的长度L1。在一实施例中，遮蔽层300的长度沿着自内侧表面300a朝外侧表面300b的方向递减，也就是说，遮蔽层300邻接内侧表面300a及外侧表面300b的一下表面300c具有曲面轮廓，且下表面300c的多个法向量互相不平行，如图2所示。
在本实施例中，遮蔽层300邻接内侧表面300a及外侧表面300b的一上表面300d为平坦的。再者，遮蔽层300的上表面300d与盖板170背向基底100的上表面共平面。
可以理解的是，虽然图1A至1I的实施例为具有前照式感测装置的晶片封装体的制造方法，然而关于晶片的外部电性连接路径(例如，基底内的开口、重布线层、保护层或其中的导电结构)及遮蔽层的制作方法亦可应用于背照式感测装置的制程中。另外，图4及图5A所示的晶片封装体的制造方法大致上类似于图1A至1I所述的晶片封装体的制造方法。
根据本发明的上述实施例，晶片封装体的侧壁由具有遮光性的遮蔽层所覆盖，遮蔽层可阻挡及/或吸收来自晶片封装体外部的光线，尤其是来自晶片封装体的横向侧面的光线，因此可避免晶片封装体受到外界光线的影响，以有利于晶片封装体的运作。如此一来，能够有效解决由于侧向漏光造成的眩光(petal flare)及光学串扰(opticalcrosstalk)的问题。
具体而言，晶片封装体内的可透光盖板的侧壁由遮蔽层所覆盖，遮蔽层可阻隔来自盖板的横向侧面的光线，进而提高感测晶片封装体的感测精准度。再者，晶片封装体内的间隔层的侧壁也由遮蔽层所覆盖，因此可避免水气自间隔层进入晶片封装体的内部，进而改善晶片封装体的可靠度及品质。
以上所述仅为本发明较佳实施例，然其并非用以限定本发明的范围，任何熟悉本项技术的人员，在不脱离本发明的精神和范围内，可在此基础上做进一步的改进和变化，因此本发明的保护范围当以本申请的权利要求书所界定的范围为准。

Claims (22)

1.一种晶片封装体，其特征在于，包括：
基底，该基底具有第一表面及与该第一表面相对的第二表面，其中该基底内包括感测区；
盖板，该盖板位于该第一表面上，且覆盖该感测区；以及
遮蔽层，该遮蔽层覆盖该盖板的侧壁且朝该第二表面延伸，其中该遮蔽层具有邻近该盖板的内侧表面及远离该盖板的外侧表面，且该外侧表面朝该第二表面延伸的长度小于该内侧表面朝该第二表面延伸的长度而不小于该侧壁的长度。
2.根据权利要求1所述的晶片封装体，其特征在于，该遮蔽层沿着自该内侧表面朝该外侧表面的方向渐进地变短。
3.根据权利要求1所述的晶片封装体，其特征在于，该遮蔽层具有邻接该内侧表面及该外侧表面的下表面，且该下表面具有曲面轮廓。
4.根据权利要求1所述的晶片封装体，其特征在于，该遮蔽层具有邻接该内侧表面及该外侧表面的下表面，且该下表面的多个法向量互相不平行。
5.根据权利要求1所述的晶片封装体，其特征在于，该遮蔽层具有邻接该内侧表面及该外侧表面的上表面，且该上表面为平坦的。
6.根据权利要求1所述的晶片封装体，其特征在于，该遮蔽层具有邻接该内侧表面及该外侧表面的上表面，且该盖板具有背向该基底的上表面，且其中该遮蔽层的该上表面与该盖板的该上表面共平面。
7.根据权利要求1所述的晶片封装体，其特征在于，该遮蔽层环绕该盖板而覆盖该盖板的所有侧壁。
8.根据权利要求1所述的晶片封装体，其特征在于，还包括间隔层，该间隔层位于该基底与该盖板之间，其中该遮蔽层覆盖该间隔层的侧壁。
9.根据权利要求1所述的晶片封装体，其特征在于，该基底的边缘侧壁倾斜于该遮蔽层的该内侧表面。
10.根据权利要求1所述的晶片封装体，其特征在于，还包括保护层，该保护层位于该基底的该第二表面上，且延伸至该基底的边缘侧壁与该遮蔽层的该内侧表面之间。
11.根据权利要求1所述的晶片封装体，其特征在于，该遮蔽层包括凸出部，该凸出部自该内侧表面横向地延伸至该第二表面上。
12.一种晶片封装体的制造方法，其特征在于，包括：
提供基底，其中该基底具有第一表面及与该第一表面相对的第二表面，且该基底内包括感测区；
在该第一表面上提供盖板，以覆盖该感测区；以及
形成遮蔽层，以覆盖该盖板的侧壁，并朝该第二表面延伸，其中该遮蔽层具有邻近该盖板的内侧表面及远离该盖板的外侧表面，且该外侧表面朝该第二表面延伸的长度小于该内侧表面朝该第二表面延伸的长度而不小于该侧壁的长度。
13.根据权利要求12所述的晶片封装体的制造方法，其特征在于，还包括在形成该遮蔽层之前切割该盖板，以形成沟槽，其中该遮蔽层填入该沟槽，以覆盖该盖板的该侧壁。
14.根据权利要求13所述的晶片封装体的制造方法，其特征在于，还包括在切割该盖板之前在该基底内形成开口，且该开口贯穿该基底，其中沿着该开口切割该盖板。
15.根据权利要求14所述的晶片封装体的制造方法，其特征在于，还包括在形成该开口之后及在切割该盖板之前，在该基底的该第二表面上形成保护层，且该保护层延伸至该开口内，其中沿着该开口切割该保护层及该盖板，使得该沟槽穿过该保护层，且其中在形成该遮蔽层之后该保护层位于该遮蔽层与该基底之间。
16.根据权利要求13所述的晶片封装体的制造方法，其特征在于，还包括在切割该盖板之前，在该盖板背向该基底的上表面上提供承载基底。
17.根据权利要求13所述的晶片封装体的制造方法，其特征在于，还包括在将该遮蔽层填入该沟槽之后，沿着该沟槽切割该遮蔽层，使得该遮蔽层具有邻近该盖板的该内侧表面及远离该盖板的该外侧表面。
18.根据权利要求17所述的晶片封装体的制造方法，其特征在于，在切割该遮蔽层之前，该遮蔽层位于该沟槽的边缘的一部分朝该第二表面延伸的长度大于该遮蔽层位于该沟槽的中心的另一部分朝该第二表面延伸的长度。
19.根据权利要求17所述的晶片封装体的制造方法，其特征在于，在切割该遮蔽层之前，该遮蔽层沿着自该沟槽的边缘朝该沟槽的中心的方向渐进地变短。
20.根据权利要求17所述的晶片封装体的制造方法，其特征在于，在切割该遮蔽层之前，该遮蔽层的表面的多个法向量互相不平行。
21.根据权利要求17所述的晶片封装体的制造方法，其特征在于，切割该遮蔽层的步骤包括使用切割刀具或激光进行切割制程。
22.根据权利要求12所述的晶片封装体的制造方法，其特征在于，形成该遮蔽层的步骤包括进行点胶制程、涂布制程或网版印刷制程。
CN201610809562.XA 2015-09-10 2016-09-08 晶片封装体及其制造方法 Active CN106531641B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US201562216877P 2015-09-10 2015-09-10
US62/216,877 2015-09-10

Publications (2)

Publication Number Publication Date
CN106531641A CN106531641A (zh) 2017-03-22
CN106531641B true CN106531641B (zh) 2019-06-11

Family

ID=58237162

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201610809562.XA Active CN106531641B (zh) 2015-09-10 2016-09-08 晶片封装体及其制造方法

Country Status (3)

Country Link
US (1) US10109663B2 (zh)
CN (1) CN106531641B (zh)
TW (1) TWI614852B (zh)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI600125B (zh) * 2015-05-01 2017-09-21 精材科技股份有限公司 晶片封裝體及其製造方法
TWI649856B (zh) * 2016-05-13 2019-02-01 精材科技股份有限公司 晶片封裝體與其製造方法
KR102051373B1 (ko) 2016-09-23 2019-12-04 삼성전자주식회사 팬-아웃 센서 패키지 및 이를 포함하는 카메라 모듈
TWI637469B (zh) * 2017-06-12 2018-10-01 晶相光電股份有限公司 生物感測器封裝結構及其製造方法
US10373883B2 (en) * 2017-10-26 2019-08-06 Advanced Semiconductor Engineering, Inc. Semiconductor package device and method of manufacturing the same
SE1751447A1 (en) * 2017-11-24 2019-05-25 Fingerprint Cards Ab Cost-efficient fingerprint sensor component and manufacturing method
US10950738B2 (en) 2018-08-02 2021-03-16 Xintec Inc. Chip package and method for forming the same
TWI697990B (zh) * 2019-04-30 2020-07-01 勝麗國際股份有限公司 感測器封裝結構及其感測模組
CN110649055A (zh) * 2019-09-27 2020-01-03 华天科技（昆山）电子有限公司 改善cis芯片炫光问题的晶圆级封装方法以及封装结构
CN110676244B (zh) 2019-10-15 2020-06-16 杭州见闻录科技有限公司 一种芯片封装方法及封装结构
KR20220021238A (ko) * 2020-08-13 2022-02-22 삼성전자주식회사 반도체 패키지 및 그 제조방법
TWI824622B (zh) * 2022-07-15 2023-12-01 力成科技股份有限公司 影像感測器封裝結構
US20240178164A1 (en) * 2022-11-28 2024-05-30 Texas Instruments Incorporated Sensor package with low aspect ratio through silicon via

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102157492A (zh) * 2010-01-13 2011-08-17 精材科技股份有限公司 晶片封装体
CN102263117A (zh) * 2010-05-26 2011-11-30 精材科技股份有限公司 晶片封装体及其形成方法
CN102270618A (zh) * 2010-06-07 2011-12-07 精材科技股份有限公司 晶片封装体
CN102386156A (zh) * 2010-09-02 2012-03-21 精材科技股份有限公司 晶片封装体
CN102456670A (zh) * 2010-10-25 2012-05-16 精材科技股份有限公司 晶片封装体
CN102543922A (zh) * 2010-12-08 2012-07-04 精材科技股份有限公司 晶片封装体及其形成方法
CN204632759U (zh) * 2015-03-25 2015-09-09 精材科技股份有限公司 一种芯片尺寸等级的感测芯片封装体

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6262479B1 (en) * 1999-10-05 2001-07-17 Pan Pacific Semiconductor Co., Ltd. Semiconductor packaging structure
TWI305036B (en) * 2006-09-28 2009-01-01 Siliconware Precision Industries Co Ltd Sensor-type package structure and fabrication method thereof
TWI344694B (en) * 2007-08-06 2011-07-01 Siliconware Precision Industries Co Ltd Sensor-type package and method for fabricating the same
US8854526B2 (en) * 2008-10-02 2014-10-07 Visera Technologies Company Limited Image sensor device with opaque coating
JP5422484B2 (ja) * 2010-05-20 2014-02-19 株式会社東芝 カメラモジュール
US9018725B2 (en) * 2011-09-02 2015-04-28 Optiz, Inc. Stepped package for image sensor and method of making same
CN103165545B (zh) * 2011-12-19 2016-05-18 精材科技股份有限公司 晶片封装体及其形成方法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102157492A (zh) * 2010-01-13 2011-08-17 精材科技股份有限公司 晶片封装体
CN102263117A (zh) * 2010-05-26 2011-11-30 精材科技股份有限公司 晶片封装体及其形成方法
CN102270618A (zh) * 2010-06-07 2011-12-07 精材科技股份有限公司 晶片封装体
CN102386156A (zh) * 2010-09-02 2012-03-21 精材科技股份有限公司 晶片封装体
CN102456670A (zh) * 2010-10-25 2012-05-16 精材科技股份有限公司 晶片封装体
CN102543922A (zh) * 2010-12-08 2012-07-04 精材科技股份有限公司 晶片封装体及其形成方法
CN204632759U (zh) * 2015-03-25 2015-09-09 精材科技股份有限公司 一种芯片尺寸等级的感测芯片封装体

Also Published As

Publication number Publication date
US10109663B2 (en) 2018-10-23
TWI614852B (zh) 2018-02-11
CN106531641A (zh) 2017-03-22
US20170077158A1 (en) 2017-03-16
TW201711148A (zh) 2017-03-16

Similar Documents

Publication Publication Date Title
CN106531641B (zh) 晶片封装体及其制造方法
US10157811B2 (en) Chip package and method for forming the same
US9771259B2 (en) Method for fabricating electronic device package
CN104218022B (zh) 晶片封装体及其制造方法
US20170256496A1 (en) Chip package and method for forming the same
CN104681516B (zh) 晶片封装体及其制造方法
US10153237B2 (en) Chip package and method for forming the same
CN104733422B (zh) 晶片封装体及其制造方法
US9997473B2 (en) Chip package and method for forming the same
CN103426838B (zh) 晶片封装体及其形成方法
CN106356339A (zh) 晶片封装体及其制造方法
CN104979301B (zh) 晶片封装体及其制造方法
CN105720040B (zh) 晶片封装体及其制造方法
CN105047619B (zh) 晶片堆叠封装体及其制造方法
US10140498B2 (en) Wafer-level packaging sensing device and method for forming the same
TWI595618B (zh) 感測模組及其製造方法
CN106935555A (zh) 晶片封装体及其制造方法
CN106611715A (zh) 晶片封装体及其制造方法
CN105870138A (zh) 晶片封装体及其制造方法
TW202013632A (zh) 晶片封裝體及其製造方法
CN105489659B (zh) 晶片封装体及其制造方法
TW202008525A (zh) 晶片封裝體及其製造方法
TWI511266B (zh) 晶片封裝體及其形成方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant