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CN106169455A - 半导体器件 - Google Patents

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CN106169455A
CN106169455A CN201610339980.7A CN201610339980A CN106169455A CN 106169455 A CN106169455 A CN 106169455A CN 201610339980 A CN201610339980 A CN 201610339980A CN 106169455 A CN106169455 A CN 106169455A
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CN
China
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contact plunger
semiconductor device
power rail
path
insulating interlayer
Prior art date
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Pending
Application number
CN201610339980.7A
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English (en)
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朴正镒
安正勋
金田中
朴哲镛
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Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
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Publication date
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Abstract

本公开提供了半导体器件。一种半导体器件可以包括基板、多个第一接触插塞、第一通路和电源轨。基板可以包括第一单元区域和第二单元区域以及电源轨区域。第一单元区域和第二单元区域可以设置在第二方向上，并且电源轨区域可以设置在第一单元区域和第二单元区域之间。该多个第一接触插塞可以形成在基板的电源轨区域上，并可以在交叉第二方向的第一方向上彼此间隔开第一距离。第一通路可以共同地接触该多个第一接触插塞的顶表面。电源轨可以形成在第一通路上。电源轨可以通过第一通路和第一接触插塞向第一单元区域和第二单元区域提供电压。

Description

半导体器件
技术领域
示例实施方式涉及半导体器件以及制造该半导体器件的方法。更具体地，示例实施方式涉及具有电源轨(power rail)的半导体器件以及制造该半导体器件的方法。
背景技术
半导体器件的电源轨可以形成在基板的单元区域的边缘上，并可以接触下面的接触插塞从而向单元区域中的单元提供电力。电源轨可以通过双镶嵌工艺形成为包括通路和布线，并且该通路可以接触该接触插塞。当由于半导体器件已经较小，接触插塞形成得彼此靠近时，接触该接触插塞的通路不能被准确地形成。
发明内容
示例实施方式提供具有高可靠性的半导体器件以及制造这样的半导体器件的方法。
根据示例实施方式，提供一种半导体器件。该半导体器件可以包括基板、多个第一接触插塞、第一通路和电源轨。基板可以包括第一单元区域和第二单元区域以及电源轨区域。第一单元区域和第二单元区域可以设置在第二方向上，并且电源轨区域可以设置在第一单元区域和第二单元区域之间。该多个第一接触插塞可以形成在基板的电源轨区域上，并可以在交叉第二方向的第一方向上彼此间隔开第一距离。第一通路可以共同地接触该多个第一接触插塞的顶表面。电源轨可以形成在第一通路上。电源轨可以通过第一通路和第一接触插塞向第一单元区域和第二单元区域提供电压。
根据示例实施方式，提供一种半导体器件。该半导体器件可以包括基板、有源鳍、栅结构、源/漏层、第一下接触插塞、多个上接触插塞、第一通路和电源轨。基板可以包括单元区域和电源轨区域。单元可以形成在单元区域中，向所述单元提供电压的电源轨可以形成在电源轨区域中。有源鳍可以形成在基板上，并可以从基板上的隔离图案的顶表面突出。有源鳍可以在第一方向上延伸。栅结构可以在有源鳍和隔离图案上在交叉第一方向的第二方向上延伸。源/漏层可以形成在有源鳍的与栅结构相邻的部分上。第一下接触插塞可以形成在源/漏层上。该多个上接触插塞可以在基板的电源轨区域上设置在第一方向上。上接触插塞中的至少一个可以电连接到第一下接触插塞。第一通路可以共同地接触该多个上接触插塞的顶表面。电源轨可以形成在第一通路上，并可以在第一方向上延伸。
根据示例实施方式，提供一种半导体器件。该半导体器件可以包括基板、鳍式场效应晶体管(finFET)、下接触插塞结构、上接触插塞结构、通路结构和电源轨。基板可以包括多个单元区域和多个电源轨区域。单元区域和电源轨区域可以在第二方向上交替地且重复地设置。finFET可以形成在单元区域上。下接触插塞结构可以电连接到finFET中的至少一个。上接触插塞结构可以形成在每个电源轨区域上，并可以电连接到下接触插塞结构。上接触插塞结构可以包括在基本上垂直于第二方向的第一方向上彼此相邻的多个第一上接触插塞以及第二上接触插塞。通路结构可以形成在每个电源轨区域上，并可以包括第一通路和第二通路，第一通路共同地接触第一上接触插塞的顶表面并在第一方向上具有第一宽度，第二通路接触第二上接触插塞并在第一方向上具有小于第一宽度的第二宽度。电源轨可以与通路结构一体地形成，并向finFET中的至少一个提供电压。
根据示例实施方式，提供一种制造半导体器件的方法。在该方法中，可以在基板的电源轨区域上形成多个第一接触插塞，该基板包括设置在第二方向上的第一单元区域和第二单元区域以及在第一单元区域和第二单元区域之间的电源轨区域。该多个第一接触插塞可以在交叉第二方向的第一方向上彼此间隔开第一距离。第一通路可以被形成以共同地接触第一接触插塞的顶表面。电源轨可以形成在第一通路上。电源轨可以通过第一通路和第一接触插塞向第一单元区域和第二单元区域提供电压。
根据示例实施方式，提供一种制造半导体器件的方法。在该方法中，隔离图案可以形成在基板上以限定从隔离图案突出并在第一方向上延伸的有源鳍。基板可以包括单元区域和电源轨区域。单元可以形成在单元区域中，向所述单元提供电压的电源轨可以形成在电源轨区域中。栅结构可以形成在有源鳍和隔离图案上以在交叉第一方向的第二方向上延伸。源/漏层可以形成在有源鳍的与栅结构相邻的部分上。第一下接触插塞可以形成在源/漏层上。多个上接触插塞可以在第一方向上形成在基板的电源轨区域上。上接触插塞中的至少一个可以电连接到第一下接触插塞。第一通路可以被形成以共同地接触上接触插塞的顶表面。电源轨可以形成在第一通路上以在第一方向上延伸。
根据示例实施方式，提供一种制造半导体器件的方法。在该方法中，finFET可以形成在基板的单元区域上，该基板包括在第二方向上交替地且重复地设置的单元区域和电源轨区域。下接触插塞结构可以形成为电连接到finFET中的至少一个。上接触插塞结构可以形成在每个电源轨区域上以电连接到下接触插塞结构。上接触插塞结构可以包括在基本上垂直于第二方向的第一方向上彼此相邻的多个第一上接触插塞以及第二上接触插塞。通路结构和电源轨可以一体地形成在每个电源轨区域上。通路结构可以包括第一通路和第二通路，第一通路共同地接触第一上接触插塞的顶表面并在第一方向上具有第一宽度，第二通路接触第二上接触插塞并具有在第一方向上的小于第一宽度的第二宽度。电源轨可以向finFET中的至少一个提供电压。
在根据示例实施方式的制造半导体器件的方法中，可以仅形成一个通路以共同地接触在一方向上彼此间隔开短的距离的多个接触插塞，而不是分别接触所述多个接触插塞的多个通路。因而，通路可以通过简单的工艺准确地形成。
附图说明
从以下结合附图的详细描述，示例实施方式将被更清楚地理解。图1至图69描绘了如这里所述的非限制的示例实施方式。
图1是示出根据示例实施方式的半导体器件的截面图；
图2至图6是示出根据示例实施方式的制造半导体器件的方法的各阶段的截面图；
图7是示出根据示例实施方式的半导体器件的截面图；
图8是示出根据示例实施方式的制造半导体器件的方法的阶段的截面图；
图9至图16是示出根据示例实施方式的半导体器件的平面图和截面图；
图17至图60是示出根据示例实施方式的制造半导体器件的方法的各阶段的平面图和截面图；
图61至图63是示出根据示例实施方式的半导体器件的平面图和截面图；
图64至图66是示出根据示例实施方式的半导体器件的平面图和截面图；以及
图67至图69是示出根据示例实施方式的半导体器件的平面图和截面图。
具体实施方式
在下文将参照附图更全面地描述各个示例实施方式，附图中示出了一些示例实施方式。然而，这些示例实施方式可以以许多不同的形式实现，而不应被解释为限于这里阐述的示例实施方式。而是，提供这些示例实施方式使得此描述将全面和完整，并将本发明构思的范围全面传达给本领域技术人员。在附图中，为了清晰，可以夸大层和区域的尺寸和相对尺寸。
将理解，当一元件或层被称为“在”另一元件或层“上”、“连接到”或“联接到”另一元件或层时，它可以直接在该另一元件或层上、直接连接到或直接联接到该另一元件或层，或者可以存在居间的元件或层。相反，当一元件被称为“直接在”另一元件或层“上”、“直接连接到”或“直接联接到”另一元件或层时，没有居间的元件或层存在。相同的附图标记始终指代相同的元件。如这里使用的，术语“和/或”包括一个或多个相关列举项目的任意和所有组合。
将理解，虽然这里可以使用术语第一、第二、第三、第四等来描述各种元件、部件、区域、层和/或部分，但是这些元件、部件、区域、层和/或部分不应受到这些术语限制。这些术语仅用于将一个元件、部件、区域、层或部分与另一元件、部件、区域、层或部分区别开。因此，以下讨论的第一元件、部件、区域、层或部分可以被称为第二元件、部件、区域、层或部分，而没有脱离本发明构思的教导。
为了便于描述，这里可以使用空间关系术语诸如“在……之下”、“在……下面”、“下”、“在……之上”、“上”等来描述一个元件或特征与另一个(些)元件或特征如附图所示的关系。将理解，除了附图中绘出的取向之外，空间关系术语旨在涵盖器件在使用或操作中的不同取向。例如，如果附图中的器件被翻转，则被描述为“在”其它元件或特征“下面”或“之下”的元件将会取向为“在”所述其它元件或特征“之上”。因此，示范性术语“在……下面”可以涵盖之上和之下两种取向。器件可以另外地取向(旋转90度或在其它的取向)，这里使用的空间关系描述语被相应地解释。
这里使用的术语仅是为了描述特定示例实施方式的目的，而不旨在限制本发明构思。如这里使用的，单数形式“一”、“一个”和“该”也旨在包括复数形式，除非上下文清楚地另外表示。还将理解，当在本说明书中使用时，术语“包括”和/或“包含”指定所述特征、整数、步骤、操作、元件和/或部件的存在，但是不排除一个或多个其它特征、整数、步骤、操作、元件、部件和/或其组的存在或添加。
这里参照截面图描述了示例实施方式，该截面图是理想化的示例实施方式(和中间结构)的示意图。因而，由例如制造技术和/或公差引起的图示形状的偏离是可预期的。因此，示例实施方式不应被解释为限于这里示出的区域的特定形状，而是将包括例如由制造引起的形状偏离。例如，被示出为矩形的注入区将通常具有在其边缘处的圆化或弯曲的特征和/或注入浓度的梯度，而不是从注入区到非注入区的二元变化。同样地，通过注入形成的埋入区可能导致在埋入区与通过其发生注入的表面之间的区域中的一些注入。因而，附图中示出的区域在本质上是示意性的，它们的形状不旨在示出器件的区域的实际形状，并且不旨在限制本发明构思的范围。
除非另外地限定，否则这里使用的所有术语(包括技术术语和科学术语)具有与本发明构思所属的领域中的普通技术人员所通常理解的相同的含义。还将理解，术语诸如在通用字典中定义的那些术语应当被解释为具有与它们在相关领域的背景中的含义一致的含义，而不应被理解为理想化或过度正式的含义，除非这里明确地如此限定。
图1是示出根据示例实施方式的半导体器件的截面图。
参照图1，半导体器件可以包括在基板100上的接触插塞结构、通路结构和电源轨256。半导体器件还可以包括在基板100上的第一绝缘夹层110、第二绝缘夹层130和第三绝缘夹层190以及第一蚀刻停止层120和第二蚀刻停止层180。
基板100可以包括半导体材料，例如硅、锗、硅锗等或者III-V族半导体化合物例如GaP、GaAs、GaSb等。在示例实施方式中，基板100可以是绝缘体上硅(SOI)基板、绝缘体上锗(GOI)基板等。
基板100可以包括其中可形成单元的单元区域(未示出)和其中可形成电源轨256的电源轨区域。接触插塞结构、通路结构和电源轨256可以形成在基板100的电源轨区域上。虽然未示出，但是各种类型的元件例如栅结构、源/漏层、接触插塞等可以形成在基板100的单元区域上，并可以被第一绝缘夹层110覆盖。
第一绝缘夹层110、第一蚀刻停止层120、第二绝缘夹层130、第二蚀刻停止层180和第三绝缘夹层190可以顺序地形成在基板100上。第一绝缘夹层110、第二绝缘夹层130和第三绝缘夹层190可以包括例如硅氧化物。可选地，第一绝缘夹层110、第二绝缘夹层130和第三绝缘夹层190可以包括低k电介质材料(例如，用碳掺杂的硅氧化物(SiCOH)、用氟掺杂的硅氧化物(F-SiO2)等)、多孔的硅氧化物、旋涂有机聚合物、无机聚合物(例如，氢化硅倍半氧烷(HSSQ)、甲基硅倍半氧烷(MSSQ)等)或类似物。第一绝缘夹层110、第二绝缘夹层130和第三绝缘夹层190可以包括基本上相同的材料或不同的材料。
第一蚀刻停止层120可以包括氮化物，例如硅氮化物、硅碳氮化物、硅氧碳氮化物等。第二蚀刻停止层180可以包括氮化物(例如硅氮化物、硅碳氮化物、硅氧碳氮化物、铝氮化物等)、氧化物(例如钛氧化物、钽氧化物、锌氧化物等)或类似物。第一蚀刻停止层120和第二蚀刻停止层180可以包括基本上相同的材料或不同的材料。
接触插塞结构可以包括第一接触插塞172和第二接触插塞174，该第一接触插塞172和第二接触插塞174可以形成在第一绝缘夹层110上并可以穿过第二绝缘夹层130和第一蚀刻停止层120。
在示例实施方式中，多个第一接触插塞172可以在基本上平行于基板100的顶表面的第一方向上彼此间隔开第一距离D1，第二接触插塞174可以与第一接触插塞172中的与其最接近的一个间隔开第二距离D2，该第二距离D2大于第一距离D1。
尽管图1示出了两个第一接触插塞172和一个第二接触插塞174，但是将理解，本发明构思不限于此。也就是说，可以在第一方向上形成任何数量的第一接触插塞172，并且也可以在第一方向上形成多个第二接触插塞174。该多个第二接触插塞174可以在第一方向上彼此间隔开比第一距离D1大的任何距离。此外，第一接触插塞172之间的第一距离D1或第二接触插塞174之间的距离可以不是恒定的，并可以变化。换言之，在第一方向上设置的第一接触插塞172中的相邻的第一接触插塞172之间的第一距离D1可以彼此不同，在第一方向上设置的第二接触插塞174中的相邻的第二接触插塞174之间的距离也可以彼此不同，然而，第一距离D1可以小于第二接触插塞174之间的距离或者第二接触插塞174与第一接触插塞172中的与其最接近的一个之间的第二距离D2。
在示例实施方式中，第一接触插塞172和第二接触插塞174的每个可以在第二方向上延伸，该第二方向可以基本上平行于基板100的顶表面并交叉第一方向。在示例实施方式中，第一方向和第二方向可以以直角彼此交叉。也就是说，第一方向和第二方向可以彼此垂直(或至少基本上垂直)。
第一接触插塞172可以包括顺序层叠的第一阻挡图案152和第一导电图案162；第二接触插塞174可以包括顺序层叠的第二阻挡图案154和第二导电图案164。第一阻挡图案152可以围绕第一导电图案162的底部和侧壁，第二阻挡图案154可以围绕第二导电图案164的底部和侧壁。
第一阻挡图案152和第二阻挡图案154可以包括金属氮化物例如钽氮化物、钛氮化物等和/或金属例如钽、钛等。第一导电图案162和第二导电图案164可以包括金属，例如钨、铜、铝等。
通路结构可以包括第一通路252和第二通路254，该第一通路252和第二通路254可以形成在接触插塞结构和第二绝缘夹层130上，并可以穿过第三绝缘夹层190的下部和第二蚀刻停止层180。
第一通路252可以接触第一接触插塞172的顶表面以及第二绝缘夹层130的在第一接触插塞172之间的部分的上表面，并且还可以接触第二绝缘夹层130的与第一接触插塞172的外边缘相邻的部分的上表面。第二通路254可以接触第二接触插塞174的顶表面以及第二绝缘夹层130的与第二接触插塞174相邻的部分的上表面。
当形成多个第二接触插塞174时，多个第二通路254可以分别形成在该多个第二接触插塞174上。第一通路252可以共同地接触该多个第一接触插塞172的顶表面。然而，第二通路254可以不共同地接触该多个第二接触插塞174的顶表面。而是，该多个第二通路254中的每个第二通路254可以接触该多个第二接触插塞174中的单独一个的相应顶表面。在示例实施方式中，第一通路252可以在第一方向上具有第一宽度W1，该第一宽度W1大于第二通路254在第一方向上的第二宽度W2。
第一通路252和第二通路254的每个的底部可以不具有恒定的高度，第一通路252的底部的接触第一接触插塞172的顶表面的部分可以高于第一通路252的底部的与第二绝缘夹层130的部分的上表面接触的部分，第二绝缘夹层130的所述部分与第一接触插塞172横向地相邻；第二通路254的底部的接触第二接触插塞174的顶表面的部分可以高于第二通路254的底部的与第二绝缘夹层130的部分的上表面接触的部分，第二绝缘夹层130的所述部分与第二接触插塞174横向地相邻。
电源轨256可以穿过第三绝缘夹层190的上部，并可以连接到第一通路252和第二通路254并与它们一体地形成。电源轨256以及第一通路252和第二通路254可以包括相同(或至少基本上相同)的材料，电源轨256的底部可以共同地接触第一通路252的顶表面和第二通路254的顶表面。在示例实施方式中，电源轨256可以在第一方向上延伸。
第一通路252可以包括顺序层叠的第三阻挡图案232和第三导电图案242，第二通路254可以包括顺序层叠的第四阻挡图案234和第四导电图案244，电源轨256可以包括顺序层叠的第五阻挡图案236和第五导电图案246。第三阻挡图案232可以围绕第三导电图案242的底部和侧壁，第四阻挡图案234可以围绕第四导电图案244的底部和侧壁，第五阻挡图案236可以围绕第五导电图案246的侧壁和底部的一部分。
第三阻挡图案232、第四阻挡图案234和第五阻挡图案236可以包括金属氮化物(例如，钽氮化物、钛氮化物等)和/或金属(例如，钽、钛等)，第三导电图案242、第四导电图案244和第五导电图案246可以包括金属，例如铜、铝、钨等。在示例实施方式中，第三阻挡图案232、第四阻挡图案234和第五阻挡图案236可以包括相同(或至少基本上相同)的材料，第三导电图案242、第四导电图案244和第五导电图案246可以包括相同(或至少基本上相同)的材料。
在半导体器件中，基板100的电源轨区域上的电源轨256可以通过通路结构和接触插塞结构向基板100的单元区域中的单元提供电压，例如源极电压、漏极电压、接地电压等。可以没有在该多个第一接触插塞172的顶表面上分别形成多个第一通路252，该多个第一接触插塞172可以在第一方向上彼此间隔开相对小的距离。而是，仅一个第一通路252可以形成为共同地接触该多个第一接触插塞172的顶表面。因此，第一通路252可以被准确地形成，即使第一接触插塞172可以以小的间距形成，并且电源轨256可以向所述单元充分地提供电压。
图2至图6是示出根据示例实施方式的制造半导体器件的方法的各阶段的截面图。
参照图2，第一绝缘夹层110、第一蚀刻停止层120和第二绝缘夹层130可以顺序地形成在基板100上。此后，第二绝缘夹层130和第一蚀刻停止层120可以被部分地去除以形成分别暴露第一绝缘夹层110的顶表面的第一开口142和第二开口144。
基板100可以包括半导体材料(例如硅、锗、硅锗等)或III-V族半导体化合物(例如，GaP、GaAs、GaSb等)。在示例实施方式中，基板100可以是SOI基板、GOI基板等。
基板100可以包括其中可形成单元的单元区域(未示出)以及其中可形成电源轨256(参照图1)的电源轨区域，图2仅示出电源轨区域。尽管没有示出，但是各种类型的元件例如栅结构、源/漏层、接触插塞等可以形成在基板100的单元区域上，并可以被第一绝缘夹层110覆盖。
第一绝缘夹层110和第二绝缘夹层130可以由低k电介质材料(例如，用碳掺杂的硅氧化物(SiCOH)、用氟掺杂的硅氧化物(F-SiO2)等)、多孔硅氧化物、旋涂有机聚合物、无机聚合物(例如，氢化硅倍半氧烷(HSSQ)、甲基硅倍半氧烷(MSSQ)等)或类似物形成。第一绝缘夹层110和第二绝缘夹层130可以由基本上相同的材料或不同的材料形成。第一蚀刻停止层120可以由氮化物例如硅氮化物、硅碳氮化物、硅氧碳氮化物等形成。
在示例实施方式中，第一开口142和第二开口144可以通过在第二绝缘夹层130上形成第一光致抗蚀剂图案(未示出)并利用该第一光致抗蚀剂图案作为蚀刻掩模进行蚀刻工艺而形成。
在示例实施方式中，多个第一开口142可以形成为在基本上平行于基板100的顶表面的第一方向上彼此间隔开第一距离D1，第二开口144可以形成为与第一开口142中的与其最接近的一个间隔开第二距离D2，该第二距离D2大于第一距离D1。尽管图2示出两个第一开口142和一个第二开口144，但是将理解，本发明构思不限于此。也就是，可以在第一方向上形成任何复数数量的第一开口142，并且也可以在第一方向上形成多个第二开口144。该多个第二开口144可以在第一方向上彼此间隔开比第一开口142之间的第一距离D1大的距离。第一开口142之间的第一距离D1或第二开口144之间的距离可以不是恒定的，并可以改变。换言之，在第一方向上设置的第一开口142中的相邻的第一开口142之间的第一距离D1可以彼此不同，在第一方向上设置的第二开口144中的相邻的第二开口144之间的距离也可以彼此不同，然而，第一距离D1可以小于第二开口144之间的距离或第二开口144和第一开口142中的与其最接近的一个之间的第二距离D2。
在示例实施方式中，第一开口142和第二开口144的每个可以在第二方向上延伸，该第二方向可以基本上平行于基板100的顶表面并交叉第一方向。在示例实施方式中，第一方向和第二方向可以以直角彼此交叉。也就是说，第一方向和第二方向可以彼此垂直(或至少基本上垂直)。
在形成第一开口142和第二开口144之后，可以去除第一光致抗蚀剂图案。在示例实施方式中，第一光致抗蚀剂图案可以通过灰化工艺和/或剥离工艺去除。
参照图3，第一阻挡层可以形成在第一绝缘夹层110的暴露的顶表面、第一开口142和第二开口144的侧壁以及第二绝缘夹层130的顶表面上，并且第一导电层可以形成在第一阻挡层上以填充第一开口142和第二开口144的剩余部分。
第一阻挡层可以由金属氮化物(例如钽氮化物、钛氮化物等)和/或金属(例如钽、钛等)形成。第一导电层可以由金属例如钨、铜、铝等形成。
在示例实施方式中，第一阻挡层可以通过诸如化学气相沉积(CVD)工艺、原子层沉积(ALD)工艺、物理气相沉积(PVD)工艺等的工艺形成。因而，第一阻挡层可以共形地形成在第一绝缘夹层110的暴露的顶表面、第一开口142和第二开口144的侧壁、以及第二绝缘夹层130的顶表面上。在示例实施方式中，第一导电层可以通过诸如CVD工艺或PVD工艺的工艺或者电镀工艺形成。
第一导电层和第一阻挡层可以被平坦化直到可以暴露第二绝缘夹层130的顶表面，从而形成分别填充第一开口142和第二开口144的第一接触插塞172和第二接触插塞174。在示例实施方式中，平坦化工艺可以通过诸如化学机械抛光(CMP)工艺和/或回蚀刻工艺的工艺进行。
第一接触插塞172可以包括顺序层叠的第一阻挡图案152和第一导电图案162，第二接触插塞174可以包括顺序层叠的第二阻挡图案154和第二导电图案164。第一阻挡图案152可以围绕第一导电图案162的底部和侧壁，第二阻挡图案154可以围绕第二导电图案164的底部和侧壁。
因为第一接触插塞172和第二接触插塞174形成为分别填充第一开口142和第二开口144，所以第一接触插塞172可以形成为在第一方向上彼此间隔开第一距离D1，第二接触插塞174可以形成为与第一接触插塞172中的在第一方向上与其最接近的一个间隔开第二距离D2，该第二距离D2大于第一距离D1。
参照图4，第二蚀刻停止层180和第三绝缘夹层190可以顺序地形成在第二绝缘夹层130以及第一接触插塞172和第二接触插塞174上。
第二蚀刻停止层180可以由氮化物(例如硅氮化物、硅碳氮化物、硅氧碳氮化物、铝氮化物等)或氧化物(例如钛氧化物、钽氧化物、锌氧化物等)或类似物形成。第三绝缘夹层190可以由氧化物例如硅氧化物或低k电介质材料形成。第三绝缘夹层190可以由与第一绝缘夹层110和第二绝缘夹层130的材料基本上相同或不同的材料形成。
第三绝缘夹层190的上部可以被部分地去除以形成沟槽200。在示例实施方式中，沟槽200可以通过在第三绝缘夹层190上形成第二光致抗蚀剂图案(未示出)并利用该第二光致抗蚀剂图案作为蚀刻掩模进行蚀刻工艺而形成。在示例实施方式中，沟槽200可以形成为在第一方向上延伸。
参照图5，第三绝缘夹层190可以被部分地去除以形成与沟槽200连通的第一通孔222和第二通孔224。在示例实施方式中，第一通孔222和第二通孔224可以通过在其中形成有沟槽200的第三绝缘夹层190上形成第三光致抗蚀剂图案210以及利用第三光致抗蚀剂图案210作为蚀刻掩模进行蚀刻工艺而形成。
第一通孔222可以形成为至少交叠第一接触插塞172以及第二绝缘夹层130的在第一接触插塞172之间的部分，第二通孔224可以形成为至少交叠第二接触插塞174。此外，第一通孔222可以交叠第二绝缘夹层130的与第一接触插塞172的外边缘相邻的部分，第二通孔224可以交叠第二绝缘夹层130的与第二接触插塞174相邻的部分。
当形成多个第二接触插塞174时，多个第二通孔224可以形成为使得每个第二通孔224交叠该多个第二接触插塞174中的相应的单个第二接触插塞174。第一通孔222可以共同地交叠该多个第一接触插塞172的顶表面，然而，第二通孔224可以不共同地交叠该多个第二接触插塞174的顶表面，而是可以分别交叠该多个第二接触插塞174的顶表面。在示例实施方式中，第一通孔222可以在第一方向上具有第一宽度W1，该第一宽度W1大于第二通孔224在第一方向上的第二宽度W2。
尽管图5示出第一通孔222和第二通孔224没有穿透第三绝缘夹层190，但是将理解，本发明构思不限于此。因此，在另一示例实施方式中，第一通孔222和第二通孔224可以穿透第三绝缘夹层190以暴露第二蚀刻停止层180。
参照图6，在去除第三光致抗蚀剂图案210之后，可以蚀刻其上具有沟槽200以及第一通孔222和第二通孔224的第三绝缘夹层190以及下面的第二蚀刻停止层180直到可以暴露第一接触插塞172的顶表面和第二接触插塞174的顶表面。因此，沟槽200以及第一通孔222和第二通孔224可以向下延伸。
通过该蚀刻工艺，第一接触插塞172的顶表面和第二接触插塞174的顶表面以及第二绝缘夹层130的与其相邻的部分的上表面可以被暴露，并且包括绝缘材料的第二绝缘夹层130的上部也可以被部分地蚀刻。因此，第一通孔222和第二通孔224中的每个的底部可以不具有恒定的高度，第一通孔222的底部的在第一接触插塞172的顶表面上的部分可以高于第一通孔222的底部的在第二绝缘夹层130的与其相邻的部分的上表面上的部分，第二通孔224的底部的在第二接触插塞174的顶表面上的部分可以高于第二通孔224的底部的在第二绝缘夹层130的与其相邻的部分的上表面上的部分。
返回参照图1，第一通路252和第二通路254以及电源轨256可以形成为分别填充第一通孔222和第二通孔224以及沟槽200，以完成半导体器件。例如，第二阻挡层可以形成在第一接触插塞172和第二接触插塞174的暴露的顶表面、第二绝缘夹层130的暴露的上表面、第一通孔222和第二通孔224的侧壁、沟槽200的底部和侧壁、以及第三绝缘夹层190的顶表面上。此后，第二导电层可以形成在第二阻挡层上以填充第一通孔222和第二通孔224的剩余部分以及沟槽200的剩余部分。然后，第二导电层和第二阻挡层可以被平坦化直到暴露第三绝缘夹层190的顶表面，从而形成第一通路252和第二通路254以及电源轨256。
在示例实施方式中，第二阻挡层可以通过诸如CVD工艺、ALD工艺、PVD工艺等的工艺形成，第二导电层可以通过在第二阻挡层上形成籽晶层(未示出)然后进行电镀工艺而形成。第二阻挡层可以由金属氮化物(例如钽氮化物、钛氮化物等)和/或金属(例如钽、钛等)形成。第二导电层可以由金属例如钨、铜、铝等形成。
第一通路252可以接触第一接触插塞172的顶表面以及第二绝缘夹层130的与第一接触插塞172相邻的部分的上表面，并可以填充第一通孔222。因此，第一通路252可以在第一方向上具有第一宽度W1。第二通路254可以接触第二接触插塞174的顶表面以及第二绝缘夹层130的与第二接触插塞174相邻的部分的上表面，并可以填充第二通孔224。因而，第二通路254可以在第一方向上具有第二宽度W2，该第二宽度W2可以小于第一宽度W1。
电源轨256可以与第一通路252和第二通路254一体地形成，并可以填充沟槽200。在示例实施方式中，电源轨256可以在第一方向上延伸。
第一通路252可以包括顺序层叠的第三阻挡图案232和第三导电图案242，第二通路254可以包括顺序层叠的第四阻挡图案234和第四导电图案244，电源轨256可以包括顺序层叠的第五阻挡图案236和第五导电图案246。第三阻挡图案232可以围绕第三导电图案242的底部和侧壁，第四阻挡图案234可以围绕第四导电图案244的底部和侧壁，第五阻挡图案236可以围绕第五导电图案246的侧壁和底部的一部分。第三阻挡图案232、第四阻挡图案234和第五阻挡图案236可以包括基本上相同的材料，第三导电图案242、第四导电图案244和第五导电图案246可以包括基本上相同的材料。
如以上示出的，代替分别在多个第一接触插塞172上形成在第一方向上彼此间隔开相对短的距离的多个第一通路，可以仅形成一个第一通路252以共同地接触该多个第一接触插塞172，因此第一通路252可以通过简单的工艺准确地形成。
图7是示出根据示例实施方式的半导体器件的截面图。半导体器件可以与参照图1描述的半导体器件基本上相同或类似，除了通路结构的形状之外。因此，相同的附图标记表示相同的元件，这里省略其详细描述。
参照图7，半导体器件可以包括在基板100上的接触插塞结构、通路结构和电源轨256。半导体器件还可以包括在基板100上的第一绝缘夹层110、第二绝缘夹层130和第三绝缘夹层190以及第一蚀刻停止层120和第二蚀刻停止层180。
通路结构可以包括第一通路252和第二通路254，该第一通路252和第二通路254可以形成在接触插塞结构、第二绝缘夹层130和第一蚀刻停止层120上，并可以穿过第三绝缘夹层190的下部、第二蚀刻停止层180以及第二绝缘夹层130。
如示例性示出的，第一通路252可以接触第一接触插塞172的顶表面，并可以部分地穿过第二绝缘夹层130的在第一接触插塞172之间的部分以接触第一蚀刻停止层120的顶表面。因此，第一通路252的底部可以不具有恒定的高度。例如，第一通路252的底部的与第一接触插塞172的顶表面接触的部分可以在相对高的高度(elevation)，第一通路252的底部的与第一蚀刻停止层120的顶表面接触的部分可以在相对低的高度，第一通路252的底部的在第二绝缘夹层130的部分上的部分可以在相对中间的高度，第二绝缘夹层130的所述部分与第一接触插塞172的外边缘相邻。
类似于第一通路252，第二通路254的底部可以不具有恒定的高度。例如，第二通路254的底部的与第二接触插塞174的顶表面接触的部分可以相对地高于第二通路254的底部的在第二绝缘夹层130的横向地邻近第二接触插塞174的部分上的部分。
图8是示出根据示例实施方式的制造半导体器件的方法的阶段的截面图。此方法可以包括与参照图2至图6以及图1描述的工艺基本上相同或类似的工艺，因此这里省略其详细描述。
首先，可以进行与参照图2至图5描述的工艺基本上相同或类似的工艺。此后，参照图8，可以进行与参照图6描述的工艺基本上相同或类似的工艺以向下延伸沟槽200以及第一通孔222和第二通孔224。通过该蚀刻工艺，第一接触插塞172的顶表面和第二接触插塞174的顶表面以及第二绝缘夹层130的与其相邻的部分的上表面可以被暴露，并且进一步地，包括绝缘材料的第二绝缘夹层130的一部分也可以被蚀刻。因此，第二绝缘夹层130的横向地邻近第一接触插塞172和第二接触插塞174的部分可以被蚀刻，结果，暴露第一接触插塞172的顶表面的第一通孔222可以延伸穿过第二绝缘夹层130的在第一接触插塞172之间的部分，从而暴露第一蚀刻停止层120的顶表面。
因此，第一通孔222和第二通孔224中的每个可以不具有恒定的高度，第一通孔222的底部的在第一接触插塞172的顶表面上的部分可以高于第一通孔222的底部的位于第二绝缘夹层130的横向地邻近第一接触插塞172的部分的上表面上的部分，第二通孔224的底部的在第二接触插塞174的顶表面上的部分可以高于第二通孔224的底部的位于第二绝缘夹层130的横向地邻近第二接触插塞174的部分的上表面上的部分。
返回参照图7，可以进行与参照图1描述的工艺基本上相同或类似的工艺以完成半导体器件。
图9至图16是示出根据示例实施方式的半导体器件的平面图和截面图。具体地，图9和图10是半导体器件的平面图，图11至图16是半导体器件的截面图。图10是图9中的区域X的放大平面图，图9仅示出接触插塞、布线和电源轨以避免在描述半导体器件中的过度复杂性。图11是沿图10中示出的线A-A'截取的截面图，图12是沿图10中示出的线B-B'截取的截面图，图13是沿图10中示出的线D-D'截取的截面图，图14是沿图10中示出的线E-E'截取的截面图，图15是沿图10中示出的线F-F'截取的截面图，图16是沿图10中示出的线G-G'截取的截面图。
参照图9，半导体器件可以形成在具有第一区域I和第二区域II的基板300上。在示例实施方式中，第一区域I可以是其中可形成单元的单元区域，第二区域II可以是其中可形成用作电源轨的第一布线756的电源轨区域。在下文，第一区域I和第二区域II的每个可以被定义为不仅基板300的部分而且在基板300的所述部分之上和/或之下的相应空间。
第一区域I和第二区域II可以在基本上平行于基板300的顶表面的第二方向上交替地且重复地设置。因此，第二区域II可以设置在第一区域I中的在第二方向上彼此相邻的第一区域I之间，第二区域II中的第一布线756可以向第一区域I中的在第二方向上设置在该第二区域II的相反两侧的第一区域I提供电压，例如源极电压、漏极电压、接地电压等。第一布线756可以电连接到下面的第一上接触插塞672和第二上接触插塞674。另外，第二布线755可以形成在第二区域II中，并可以电连接到下面的第三上接触插塞676。
在下文，半导体器件以及制造该半导体器件的方法可以参照区域X的平面图和截面图说明，除了特定情形之外。
参照图9至图16，半导体器件可以包括在基板300上的晶体管、下接触插塞结构、上接触插塞结构、通路结构和布线结构。半导体器件还可以包括在基板300上的绝缘夹层结构、蚀刻停止层结构、间隔物结构和金属硅化物图案490。
基板300可以包括半导体材料(例如硅、锗、硅锗等)或III-V族半导体化合物(例如，GaP、GaAs、GaSb等)。在示例实施方式中，基板300可以是SOI基板、GOI基板等。
多个有源鳍305可以形成在基板300上，例如从而从其突出。在示例实施方式中，每个有源鳍305可以在基本上平行于基板300的顶表面且基本上垂直于第二方向的第一方向上延伸，所述多个有源鳍305可以设置在第一方向和第二方向两者上。基板300的其中形成有源鳍305的区域可以在这里被定义为有源区，基板300的其中不形成有源鳍的区域可以在这里被定义为场区。
第一隔离图案322和第二隔离图案324可以形成在基板300上。基板300的场区可以被第一隔离图案322和第二隔离图案324覆盖，基板300的有源区可以不被第一隔离图案322和第二隔离图案324覆盖。
在示例实施方式中，每个有源鳍305可以包括具有被第一隔离图案322覆盖的侧壁的下有源图案305b和从第一隔离图案322的顶表面突出的上有源图案305a。在示例实施方式中，上有源图案305a可以具有比下有源图案305b的宽度略小的宽度。
第二隔离图案324可以形成在有源鳍305的在第一方向上的相对端部之间，第二隔离图案324的顶表面可以高于第一隔离图案322的顶表面。在示例实施方式中，第二隔离图案324的顶表面可以与有源鳍305的顶表面基本上共平面。可选地，第二隔离图案324的顶表面可以高于有源鳍305的顶表面。
晶体管可以包括第一栅结构472和第二栅结构474以及源/漏层410。间隔物结构可以包括第一栅间隔物382和第二栅间隔物384。第一栅间隔物382和第二栅间隔物384的每个可以形成在第一栅结构472和第二栅结构474中的每个的相对侧壁上。第一栅间隔物382和第二栅间隔物384可以包括氮化物，例如硅氮化物、硅氧碳氮化物等。
第一栅结构472可以包括顺序层叠在基板300的有源鳍305和第一隔离图案322的与其相邻的部分上的第一界面图案442、第一栅绝缘图案452、第一功函数控制图案462a和第一栅电极462b。同样地，第二栅结构474可以包括顺序层叠在基板300的有源鳍305的在第一方向上的相对端部以及第二隔离图案324的在其间的部分上的第二界面图案444、第二栅绝缘图案454、第二功函数控制图案464a和第二栅电极464b。
第一界面图案442可以形成在有源鳍305上，第一栅绝缘图案452可以形成在第一界面图案442、第一隔离图案322以及第一栅间隔物382的内侧壁上；第一功函数控制图案462a可以形成在第一栅绝缘图案452上；第一栅电极462b的底部和侧壁可以被第一功函数控制图案462a围绕。第二界面图案444可以形成在有源鳍305的相对端部上；第二栅绝缘图案454可以形成在第二界面图案444、第二隔离图案324以及第二栅间隔物384的内侧壁上；第二功函数控制图案464a可以形成在第二栅绝缘图案454上；第二栅电极462b的底部和侧壁可以被第二功函数控制图案464a围绕。
可选地，第一界面图案442和第二界面图案444可以不仅形成在有源鳍305上，而且分别形成在第一隔离图案322和第二隔离图案324上以及分别形成在第一栅间隔物382的内侧壁和第二栅间隔物384的内侧壁上。
第一界面图案442和第二界面图案444可以包括氧化物，例如硅氧化物，第一栅绝缘图案452和第二栅绝缘图案454可以包括具有高介电常数的金属氧化物，例如铪氧化物、钽氧化物、锆氧化物或类似物，栅电极440可以包括具有低电阻率的材料，例如金属诸如铝、铜、钽等或其金属氮化物，第一功函数控制图案462a和第二功函数控制图案464a可以包括金属氮化物或金属合金，例如钛氮化物、钛铝、钛铝氮化物、钽氮化物、钽铝氮化物等，第一栅电极462b和第二栅电极464b可以包括具有低电阻率的金属例如铝、铜、钽等或其氮化物。
在示例实施方式中，第一栅结构472和第二栅结构474的每个可以在第一区域I中在第二方向上延伸。多个第一栅结构472可以形成为在第一方向上彼此间隔开，多个第二栅结构474可以形成为在第一方向上彼此间隔开。
尽管附图示出了两个第一栅结构472形成在每个有源鳍305的中心部分上并且两个第二栅结构474形成在每个有源鳍305的端部上，但是将理解，本发明构思不限于此。也就是，任何数量的第一栅结构472可以形成在每个有源鳍305的中心部分上。然而，当有源鳍305的在第一方向上延伸的长度基本上相同并且第一栅结构472中的在每个有源鳍305上的第一栅结构472之间在第一方向上的距离是恒定的时，第一栅结构472和第二栅结构474在第一方向上设置的数量和顺序可以是均匀的。在附图中，两个第一栅结构472和一个第二栅结构474在第一方向上交替地且重复地设置。
在示例实施方式中，第一栅结构472可以具有在第二方向上变化的厚度，第二栅结构474可以具有在第二方向上恒定的厚度。因此，第一栅结构472的顶表面和第二栅结构474的顶表面可以基本上彼此共平面，第一栅结构472的底部可以具有在第二方向上变化的高度，第二栅结构474的底部可以具有在第二方向上恒定的高度。
在示例实施方式中，第一栅结构472的底部的在有源鳍305上的部分可以高于第一栅结构472的底部的在第一隔离图案322上的部分，第二栅结构474的底部的在有源鳍305上的部分可以与第二栅结构474的底部的在第二隔离图案324上的部分基本上共平面。在示例实施方式中，第二栅结构474的底部可以与有源鳍305的顶表面基本上共平面。可选地，第二栅结构474的底部可以高于有源鳍305的顶表面。在示例实施方式中，第一栅结构472可以是有源栅极(即，能够在半导体器件的操作期间被操作的栅极)，而第二栅结构474可以是虚设栅极(即，在半导体器件的操作期间不被操作的栅极)。
源/漏层410可以形成在有源鳍305的与第一栅结构472和第二栅结构474相邻的部分上。在示例实施方式中，源/漏层410可以形成在有源鳍305的在沿第一方向设置的第一栅结构472和第二栅结构474之间的部分上。源/漏层410可以包括例如用n型杂质掺杂的单晶碳化硅层或用n型杂质掺杂的单晶硅层。因此，源/漏层410与第一栅结构472一起可以形成负沟道金属氧化物半导体(NMOS)晶体管。可选地，源/漏层410可以包括例如用p型杂质掺杂的单晶硅锗层。因此，源/漏层410与第一栅结构472一起可以形成正沟道金属氧化物半导体(PMOS)晶体管。
源/漏层410可以通过选择性外延生长(SEG)工艺在垂直方向和水平方向两者上生长。因此，源/漏层410可以填充有源鳍305上的凹槽(未示出)，并可以接触第一栅间隔物382的部分和第二栅间隔物384的部分。源/漏层410的截面可以具有五边形或六边形的形状，并且有源鳍305中的在第二方向上相邻的有源鳍305彼此间隔开小的距离时，有源鳍305中的在第二方向上相邻的有源鳍305上生长的源/漏层410可以彼此连接并合并以形成单个层。在图15中，示出了从有源鳍305中的在第二方向上相邻的有源鳍305生长的一个合并的源/漏层410。
金属硅化物图案490可以形成在源/漏层410上。金属硅化物图案490可以包括金属硅化物，例如钴硅化物、镍硅化物、钛硅化物等。在一些实施方式中，可以不形成金属硅化物图案490。
绝缘层间结构可以包括顺序层叠在基板300上的第一绝缘夹层420、第二绝缘夹层480、第三绝缘夹层630和第四绝缘夹层690，蚀刻停止层结构可以包括顺序层叠在基板300上的第一蚀刻停止层620和第二蚀刻停止层680。
第一绝缘夹层420、第二绝缘夹层480、第三绝缘夹层630和第四绝缘夹层690可以包括例如硅氧化物。可选地，第三绝缘夹层630和第四绝缘夹层690可以包括低k电介质材料(例如，用碳掺杂的硅氧化物(SiCOH)、用氟掺杂的硅氧化物(F-SiO2)等)、多孔的硅氧化物、旋涂有机聚合物、无机聚合物(例如，氢化硅倍半氧烷(HSSQ)、甲基硅倍半氧烷(MSSQ)等)或类似物。第一绝缘夹层420、第二绝缘夹层480、第三绝缘夹层630和第四绝缘夹层690可以包括基本上相同的材料或不同的材料。
第一蚀刻停止层620和第二蚀刻停止层680可以包括氮化物，例如硅氮化物、硅碳氮化物、硅氧碳氮化物等。可选地，第一蚀刻停止层620和第二蚀刻停止层680可以包括氧化物，例如钛氧化物、钽氧化物、锌氧化物等。第一蚀刻停止层620和第二蚀刻停止层680可以包括基本上相同的材料或不同的材料。
第一绝缘夹层420可以形成在基板300上，可以围绕第一栅结构472和第二栅结构474的侧壁上的第一栅间隔物382和第二栅间隔物384的外侧壁，并覆盖源/漏层410和在其上的金属硅化物图案490。第二绝缘夹层480可以形成在第一绝缘夹层420、第一栅结构472和第二栅结构474以及第一栅间隔物382和第二栅间隔物384上。第一绝缘夹层420可以限定在合并的源/漏层410和第一隔离图案322之间的空气间隙425。
下接触插塞结构可以穿过第一绝缘夹层420和第二绝缘夹层480以及在两者之间的盖层475，并可以接触金属硅化物图案490。下接触插塞结构可以包括第一下接触插塞522、第二下接触插塞524和第三下接触插塞526。
在示例实施方式中，第一下接触插塞522可以在第二方向上在第一区域I之一中延伸，并可以接触源/漏层410上的金属硅化物图案490；第二下接触插塞524可以在第二方向上在所述第一区域I之一以及第二区域II中延伸，并可以接触源/漏层410上的金属硅化物图案490以及第一隔离图案322。第三下接触插塞526可以在第二方向上在第二区域II以及另一个第一区域I中延伸，并可以接触源/漏层(未示出)上的金属硅化物图案(未示出)，该另一个第一区域I可以与上述的第一区域I之一在第二方向上相对。
在示例实施方式中，第一接触插塞522、第二接触插塞524和第三接触插塞526中的每个可以接触分别在第一栅结构472的侧壁和第二栅结构474的侧壁上的第一栅间隔物382的外侧壁和第二栅间隔物384的外侧壁。
第一下接触插塞522可以包括顺序层叠的第一下阻挡图案502和第一下导电图案512，第二下接触插塞524可以包括顺序层叠的第二下阻挡图案504和第二下导电图案514，第三下接触插塞526可以包括顺序层叠的第三下阻挡图案506和第三下导电图案516。第一下阻挡图案502可以围绕第一下导电图案512的底部和侧壁，第二下阻挡图案504可以围绕第二下导电图案514的底部和侧壁，第三下阻挡图案506可以围绕第三下导电图案516的底部和侧壁。
第一下阻挡图案502、第二下阻挡图案504和第三下阻挡图案506可以包括金属氮化物(例如钽氮化物、钛氮化物等)和/或金属(例如钽、钛等)。第一下导电图案512、第二下导电图案514和第三下导电图案516中的每个可以包括金属，例如钨、铜、铝等。第一下阻挡图案502、第二下阻挡图案504和第三下阻挡图案506可以包括基本上相同的材料或不同的材料，第一下导电图案512、第二下导电图案514和第三下导电图案516可以包括基本上相同的材料或不同的材料。
第一蚀刻停止层620和第三绝缘夹层630可以顺序层叠在第二绝缘夹层480和下接触插塞结构上。
上接触插塞结构可以穿过第一蚀刻停止层620和第三绝缘夹层630，并可以接触下接触插塞结构。上接触插塞结构可以包括第一上接触插塞672、第二上接触插塞674和第三上接触插塞676。
第一上接触插塞672和第二上接触插塞674中的每个可以形成在第二区域II中，并可以接触第二下接触插塞524或第三下接触插塞526。第三上接触插塞676可以形成在第一区域I中，并可以接触第一下接触插塞522。虽然附图示出了分别接触第二下接触插塞524和第三下接触插塞526的两个第一上接触插塞672、接触一个第二下接触插塞524的一个第二上接触插塞674，但是将理解，本发明构思不限于此。例如，每个第一上接触插塞672可以在第二区域II中形成在第二接触插塞524或第三下接触插塞526上。可选地，第一上接触插塞672可以在第二区域II中分别形成在第二下接触插塞524和第三下接触插塞526上。第二上接触插塞674可以在第二区域II中形成在第三下接触插塞526上，或者多个第二上接触插塞674可以在第二区域II中形成在第二下接触插塞524和第三下接触插塞526中的一些或全部上。然而，在第二区域II中，第一上接触插塞672和第二上接触插塞674中的至少一个可以形成在第二下接触插塞524上，第一上接触插塞672和第二上接触插塞674中的至少一个可以形成在第三下接触插塞526上。
在示例实施方式中，第一上接触插塞672可以在第一方向上彼此间隔开第一距离D1，第二上接触插塞674可以与第一上接触插塞672中的与其在第一方向上最接近的一个间隔开第二距离D2，该第二距离D2大于第一距离D1。该多个第二上接触插塞674可以在第一方向上彼此间隔开可比第一距离D1大的距离。
第一上接触插塞672可以包括顺序层叠的第一上阻挡图案652和第一上导电图案662，第二上接触插塞674可以包括顺序层叠的第二上阻挡图案654和第二上导电图案664，第三上接触插塞676可以包括顺序层叠的第三上阻挡图案656和第三上导电图案666。第一上阻挡图案652可以围绕第一上导电图案662的底部和侧壁，第二上阻挡图案654可以围绕第二上导电图案664的底部和侧壁，第三上阻挡图案656可以围绕第三上导电图案666的底部和侧壁。
第一上阻挡图案652、第二上阻挡图案654和第三上阻挡图案656中的每个可以包括金属氮化物(例如钽氮化物、钛氮化物等)和/或(金属例如钽、钛等)。第一上导电图案662、第二上导电图案664和第三上导电图案666中的每个可以包括金属，例如钨、铜、铝等。第一上阻挡图案652、第二上阻挡图案654和第三上阻挡图案656可以包括基本上相同的材料或不同的材料，第一上导电图案662、第二上导电图案664和第三上导电图案666可以包括基本上相同的材料或不同的材料。
第二蚀刻停止层680和第四绝缘夹层690可以顺序层叠在第三绝缘夹层630和上接触插塞结构上。
通路结构和布线结构可以穿过第二蚀刻停止层680和第四绝缘夹层690，并可以接触上接触插塞结构。通路结构可以包括第一通路752、第二通路754和第三通路753，布线结构可以包括第一布线756和第二布线755。
第一通路752可以接触第一上接触插塞672的顶表面以及第三绝缘夹层630在两个第一上接触插塞672之间的部分的上表面，并可以进一步接触第三绝缘夹层630的与第一上接触插塞672的外边缘相邻的部分的上表面。第二通路754可以接触第二上接触插塞674的顶表面以及第三绝缘夹层630的与第二上接触插塞674相邻的部分的上表面。第三通路753可以接触第三上接触插塞676的顶表面以及第三绝缘夹层630的与第三上接触插塞676相邻的部分的上表面。
当形成多个第二上接触插塞674时，多个第二通路754可以分别形成在该多个第二上接触插塞674上。第一通路752可以共同地接触该多个第一上接触插塞672的顶表面。然而，第二通路754可以不共同地接触该多个第二上接触插塞674的顶表面。而是，该多个第二通路754中的每个第二通路754可以接触该多个第二接触插塞674中的单独一个的相应顶表面。在示例实施方式中，第一通路752可以在第一方向上具有第一宽度W1，该第一宽度W1大于第二通路754在第一方向上的第二宽度W2。
第一通路752、第二通路754和第三通路753中的每个的底部可以不具有恒定的高度，第一通路752、第二通路754和第三通路753中的每个的底部的分别与第一接触插塞672、第二接触插塞674和第三接触插塞676的顶表面接触的部分可以高于第一通路752、第二通路754和第三通路753中的每个的底部的分别与第三绝缘夹层630的部分的上表面接触的部分，第三绝缘夹层630的所述部分横向地邻近第一接触插塞672、第二接触插塞674和第三接触插塞676。
第一布线756可以在第二区域II中穿过第四绝缘夹层690的上部，并可以连接到第一通路752和第二通路754且与它们一体地形成。第一布线756以及第一通路752和第二通路754可以包括基本上相同的材料，第一布线756的底部可以共同地接触第一通路752的顶表面和第二通路754的顶表面。在示例实施方式中，第一布线756可以在第一方向上延伸。
第二布线755可以在第一区域I中穿过第四绝缘夹层690的上部，并可以连接到第三通路753且与第三通路753一体地形成。第二布线755和第三通路753可以包括基本上相同的材料，第二布线755的底部可以接触第三通路753的顶表面。在示例实施方式中，第二布线755可以在第一方向上或在第二方向上延伸，或者可以具有各种其它的形状。
在示例实施方式中，第一布线756可以用作可向第一区域I中的单元提供电压例如源极电压、漏极电压、接地电压等的电源轨。因此，由第一布线756提供的电压可以通过第一通路752和第二通路754被施加到第一上接触插塞672和第二上接触插塞674，并可以通过第二下接触插塞524和第三下接触插塞526施加到第一区域I中的源/漏层410。
第一通路752可以包括顺序层叠的第四上阻挡图案732和第四上导电图案742，第二通路754可以包括顺序层叠的第五上阻挡图案734和第五上导电图案744，第三通路753可以包括顺序层叠的第六上阻挡图案733和第六上导电图案743。第四上阻挡图案732可以围绕第四上导电图案742的底部和侧壁，第五上阻挡图案734可以围绕第五上导电图案744的底部和侧壁，第六上阻挡图案736可以围绕第六上导电图案746的底部和侧壁。
第一布线756可以包括顺序层叠的第七上阻挡图案736和第七上导电图案746，第二布线755可以包括顺序层叠的第八上阻挡图案735和第八上导电图案745。第七上阻挡图案736可以围绕第七上导电图案746的侧壁和底部的一部分，第八上阻挡图案735可以围绕第八上导电图案745的侧壁和底部的一部分。
第四阻挡图案732、第五阻挡图案734、第六阻挡图案733、第七阻挡图案736和第八阻挡图案735中的每个可以包括金属氮化物(例如钽氮化物、钛氮化物等)和/或金属(例如钽、钛等)，第四导电图案742、第五导电图案744、第六导电图案743、第七导电图案746和第八导电图案745可以包括金属，例如铜、铝、钨等。在示例实施方式中，第四阻挡图案732、第五阻挡图案734、第六阻挡图案733、第七阻挡图案736和第八阻挡图案735可以包括基本上相同的材料，第四导电图案742、第五导电图案744、第六导电图案743、第七导电图案746和第八导电图案745可以包括基本上相同的材料。
如以上示出的，在半导体器件中，其中可形成电源轨的第二区域II可以设置在其中可形成单元的第一区域I之间。由第二区域II中的第一布线756提供的各种电压可以通过第二区域II中的第一通路752和第二通路754以及第一上接触插塞672和第二上接触插塞674被施加到共同地形成在第一区域I和第二区域II中的第二下接触插塞524和第三下接触插塞526，其可以被施加到每个第一区域I中的源/漏层410。一个第一通路752可以形成为共同地接触可彼此间隔开相对短的距离的第一上接触插塞672，而不是多个第一通路752分别接触该多个第一上接触插塞672。因此，第一通路752可以被准确地形成，即使用另外的蚀刻掩模，并且具有第一通路752的半导体器件可以具有增强的特性。
图17至图60是示出根据示例实施方式的制造半导体器件的方法的各阶段的平面图和截面图。具体地，图17、20、23、28、33、36、40、44、48、53和58是平面图，图18-19、21-22、24-27、29-32、34-35、37-39、41-43、45-47、49-52、54-57以及59-60是截面图。图18、21、24、34、37、41、49和54是沿如在图17、20、23、28、33、36、40、44、48、53和58中不同地示出的对应平面图的线A-A'截取的截面图；图19、22、25、29、35、38、42、45、50、55和59是沿如在图17、20、23、28、33、36、40、44、48、53和58中不同地示出的对应平面图的线B-B'截取的截面图；图26和30是沿如在图23和28中不同地示出的对应平面图的线C-C'截取的截面图；图27、31、39、43、46、51和56是如在图23、28、36、40、44、48、53和58中不同地示出的对应平面图的线D-D'截取的截面图；图32和47是沿如在图28和44中不同地示出的对应平面图的线E-E'截取的截面图；图52和57是沿如在图48、53和58中不同地示出的对应平面图的线F-F截取的截面图；图60是沿如图58中示出的线G-G'截取的截面图。此方法可以包括与参照图2至图6描述的工艺基本上相同或类似的工艺，这里省略其详细描述。
参照图17至图19，基板300的上部可以被部分地去除以形成多个第一凹槽310，因此多个有源鳍305可以形成为从基板300突出。
基板300可以包括半导体材料(例如硅、锗、硅锗等)或III-V族半导体化合物(例如，GaP、GaAs、GaSb等)。在示例实施方式中，基板300可以是SOI基板、GOI基板等。
基板300可以包括第一区域I和第二区域II。在示例实施方式中，第一区域I可以是其中可形成单元的单元区域，第二区域II可以是其中可形成电源轨的电源轨区域。第一区域I和第二区域II的每个可以被定义为不仅基板300的部分而且在基板300的所述部分之上和/或之下的相应空间。基板300的其中形成有源鳍305的区域可以被定义为有源区，基板300的其中没有有源鳍形成的区域可以被定义为场区。
在示例实施方式中，每个有源鳍305可以在基本上平行于基板300的顶表面的第一方向上延伸，该多个有源鳍305可以在第一方向上和/或在第二方向上形成，该第二方向基本上平行于基板300的顶表面并且基本上垂直于第一方向。
参照图20至图22，隔离层320可以形成在基板300上以填充凹槽310。在示例实施方式中，隔离层320可以通过在基板300上形成绝缘层以充分地填充第一凹槽310以及平坦化该绝缘层(例如，直到基板300的有源鳍305的顶表面被暴露)而形成。绝缘层可以由氧化物例如硅氧化物形成。
参照图23至图27，在有源鳍305和隔离层320上形成掩模330之后，隔离层320的没有被掩模330覆盖的上部可以被蚀刻以形成具有比隔离层320的顶表面低的顶表面的第一隔离图案322。
在示例实施方式中，掩模330可以形成为在第一区域I中在第二方向上延伸，并且多个掩模330可以在第一方向上形成。每个掩模330可以覆盖有源鳍305的设置在第一方向上的端部以及隔离层320的在其间的部分。掩模330可以由氮化物例如硅氮化物形成。
当形成第一隔离图案322时，隔离层320的可被掩模330覆盖而在蚀刻工艺中没有被蚀刻的部分可以被称为第二隔离图案324。因此，第二隔离图案324的顶表面可以高于第一隔离图案322的顶表面。在示例实施方式中，第二隔离图案324的顶表面可以与有源鳍305的顶表面基本上共平面。可选地，有源鳍305可以在蚀刻工艺中被部分地蚀刻，因此第二隔离图案324的顶表面可以略高于有源鳍305的顶表面。
在基板300上形成第一隔离图案322和第二隔离图案324时，基板300的场区可以被第一隔离图案322和第二隔离图案324覆盖，基板300的有源区可以不被第一隔离图案322和第二隔离图案324覆盖，除了其在第一方向上的端部之外。
在示例实施方式中，每个有源鳍305可以包括具有被第一隔离图案322覆盖的侧壁的下有源图案305b和从第一隔离图案322的顶表面突出的上有源图案305a。在示例实施方式中，在蚀刻工艺中，上有源图案305a的一部分也可以被蚀刻，因此上有源图案305a可以具有比下有源图案305b的宽度略小的宽度。
参照图28至图32，在去除掩模330之后，第一虚设栅结构372和第二虚设栅结构374可以形成在基板300上。第一虚设栅结构372和第二虚设栅结构374可以通过如下形成：在基板300的有源鳍305以及隔离图案322和324上顺序地形成虚设栅绝缘层、虚设栅电极层和虚设栅掩模层，图案化虚设栅掩模层(例如，通过利用光致抗蚀剂图案的光刻工艺，未示出)以形成第一虚设栅掩模362和第二虚设栅掩模364，以及利用第一虚设栅掩模362和第二虚设栅掩模364作为蚀刻掩模顺序地蚀刻虚设栅电极层和虚设栅绝缘层。
因此，每个第一虚设栅结构372可以形成为包括顺序层叠在基板300的有源鳍305以及第一隔离图案322的与有源鳍305在第二方向上相邻的部分上的第一虚设栅绝缘图案342、第一虚设栅电极352和第一虚设栅掩模362，每个第二虚设栅结构374可以形成为包括顺序层叠在基板300的有源鳍305的在第一方向上的端部以及第二隔离图案324的在其间的部分上的第二虚设栅绝缘图案344、第二虚设栅电极354和第二虚设栅掩模364。
虚设栅绝缘层可以由氧化物例如硅氧化物形成，虚设栅电极层可以由例如多晶硅形成，虚设栅掩模层可以由氮化物例如硅氮化物形成。虚设栅绝缘层可以通过CVD工艺、ALD工艺等形成。可选地，虚设栅绝缘层可以通过对基板300的上部的热氧化工艺而形成，在此情形下，虚设栅绝缘层可以不形成在第一隔离图案322和第二隔离图案324上而是仅形成在有源鳍305上。虚设栅电极层和虚设栅掩模层也可以通过CVD工艺、ALD工艺等形成。
在示例实施方式中，第一虚设栅结构372和第二虚设栅结构374的每个可以形成为在第一区域I中在基板300的有源鳍305以及隔离图案322和324上在第二方向上延伸，多个第一虚设栅结构372和多个第二虚设栅结构374可以形成为在第一方向上彼此间隔开。尽管附图示出了形成在每个有源鳍305的中心部分上的两个第一虚设栅结构372以及形成在每个有源鳍305的端部上的两个第二虚设栅结构374，但是将理解，本发明构思不限于此。
例如，任何数量的第一虚设栅结构372可以形成在每个有源鳍305的中心部分上。然而，当有源鳍305在第一方向上延伸的长度基本上相同并且第一虚设栅结构372中的在每个有源鳍305上的第一虚设栅结构372之间在第一方向上的距离是恒定的时，第一虚设栅结构372和第二虚设栅结构374在第一方向上设置的数量和顺序可以是均匀的。在附图中，两个第一虚设栅结构372和一个第二虚设栅结构374在第一方向上交替地且重复地设置。
在示例实施方式中，第一区域I中的虚设栅结构可以以比所述虚设栅结构在第二方向上彼此间隔开的距离小的距离而彼此间隔开。
可以进一步执行离子注入工艺以在有源鳍305的与第一虚设栅结构372和第二虚设栅结构374相邻的上部处形成杂质区(未示出)。
参照图33至图35，第一栅间隔物382和第二栅间隔物384可以分别形成在第一虚设栅结构372的侧壁和第二虚设栅结构374的侧壁上，并且鳍间隔物(未示出)可以形成在每个有源鳍305的侧壁上。第一栅间隔物382和第二栅间隔物384以及鳍间隔物可以因此形成间隔物结构。
在示例实施方式中，第一栅间隔物382和第二栅间隔物384以及鳍间隔物可以通过在第一虚设栅结构372和第二虚设栅结构374、有源鳍305以及第一隔离图案322和第二隔离图案324上形成间隔物层以及各向异性地蚀刻该间隔物层而形成。间隔物层可以由氮化物例如硅氮化物、硅碳氮化物、硅氧碳氮化物等形成。第一栅间隔物382和第二栅间隔物384可以分别形成在第一虚设栅结构372和第二虚设栅结构374的在第一方向上彼此相反的侧壁上，鳍间隔物可以形成在每个有源鳍305的在第二方向上彼此相反的侧壁上。
有源鳍305的与第一虚设栅结构372和第二虚设栅结构374相邻的上部可以被蚀刻以形成第二凹槽400。例如，有源鳍305的上部可以利用第一虚设栅结构372和第二虚设栅结构374以及在其侧壁上的第一栅间隔物382和第二栅间隔物384作为蚀刻掩模而被蚀刻以形成第二凹槽400。鳍间隔物也可以在蚀刻工艺中被蚀刻。
尽管每个有源鳍305中的上有源图案305a被示出为部分地蚀刻以形成第二凹槽400，但是将理解，本发明构思不限于此。例如，第二凹槽400可以通过不仅去除上有源图案305a而且去除下有源图案305b的一部分而形成。在示例实施方式中，第二凹槽400可以具有当沿第一方向看时具有U状形状的截面。然而，将理解，第二凹槽400的截面可以具有任何其它的形状。
参照图36至图39，源/漏层410可以形成在每个有源鳍305上以填充第二凹槽400。在示例实施方式中，源/漏层410可以通过选择性外延生长(SEG)工艺利用每个有源鳍305的被第二凹槽400暴露的顶表面作为籽晶而形成。
在示例实施方式中，SEG工艺可以使用硅源气体例如乙硅烷(Si2H6)气体和碳源气体例如甲硅烷(SiH3CH3)气体进行以形成单晶碳化硅层。可选地，SEG工艺可以仅使用硅源气体例如乙硅烷(Si2H6)气体进行以形成单晶硅层。n型杂质源气体例如磷化氢(PH3)气体也可以用于形成用n型杂质掺杂的单晶碳化硅层或用n型杂质掺杂的单晶硅层。因此，源/漏层410可以用作NMOS晶体管的源/漏区。
可选地，SEG工艺可以利用硅源气体例如二氯甲硅烷(SiH2Cl2)气体以及锗源气体例如锗烷(GeH4)气体进行以形成单晶硅锗层。p型杂质源气体例如乙硼烷(B2H6)气体也可以用于形成用p型杂质掺杂的单晶硅锗层。因此，源/漏层410可以用作PMOS晶体管的源/漏区。
源/漏层410可以在垂直方向和水平方向两者上生长，并可以不仅填充第二凹槽400，而且接触第一栅间隔物382的部分和第二栅间隔物384的部分。源/漏层410的上部可以具有当沿第二方向看时具有诸如五边形或六边形的形状的截面。当有源鳍305在第二方向上彼此间隔开短的距离时，源/漏层410中的在第二方向上相邻的源/漏层410可以彼此合并以形成单一层。在附图中，示出了从有源鳍305中的在第二方向上相邻的有源鳍305生长的一个合并的源/漏层410。
参照图40至图43，第一绝缘夹层420(例如，氧化物诸如硅氧化物)可以形成在有源鳍305以及第一隔离图案322和第二隔离图案324上以覆盖第一虚设栅结构372和第二虚设栅结构374、第一栅间隔物382和第二栅间隔物384以及源/漏层410。第一绝缘夹层420可以被平坦化(例如，通过CMP工艺和/或回蚀刻工艺)直到分别暴露第一虚设栅结构372的第一虚设栅电极352的顶表面和第二虚设栅结构374的第二虚设栅电极354的顶表面。第一虚设栅掩模362和第二虚设栅掩模364也可以被去除，并且第一栅间隔物382的上部和第二栅间隔物384的上部也可以被去除。在合并的源/漏层410与第一隔离图案322之间的空间可以没有用第一绝缘夹层320完全地填充，因此可以形成空气间隙425。
暴露的第一虚设栅电极352和第二虚设栅电极354以及在其下的第一虚设栅绝缘图案342和第二虚设栅绝缘图案344可以被去除以形成暴露有源鳍305的顶表面、第一隔离图案322的顶表面以及第一栅间隔物382的内侧壁的第一开口432，以及形成暴露有源鳍305的顶表面、第二隔离图案324的顶表面以及第二栅间隔物384的内侧壁的第二开口434。
参照图44至图47，可以形成第一栅结构472和第二栅结构474以分别填充第一开口432和第二开口434。例如，在对有源鳍305的被第一开口432和第二开口434暴露的顶表面进行热氧化工艺以分别形成第一界面图案442和第二界面图案444之后，栅绝缘层和功函数控制层可以顺序地形成在第一界面图案442和第二界面图案444、第一隔离图案322和第二隔离图案324、第一栅间隔物382和第二栅间隔物384以及第一绝缘夹层420上，并且栅电极层可以形成在功函数控制层上以充分地填充第一开口432的剩余部分和第二开口434的剩余部分。
栅绝缘层可以通过CVD工艺、PVD工艺、ALD工艺或类似工艺由具有高介电常数的金属氧化物例如铪氧化物、钽氧化物、锆氧化物等形成。功函数控制层可以由金属氮化物或金属合金形成，例如钛氮化物、钛铝、钛铝氮化物、钽氮化物、钽铝氮化物等。栅电极层可以由具有低电阻率的金属例如铝、铜、钽等或者其氮化物形成。功函数控制层和栅电极层可以通过CVD工艺、PVD工艺、ALD工艺或类似工艺形成。在示例性实施方式中，可以对栅电极层进一步进行热处理工艺，例如快速热退火(RTA)工艺、尖峰快速热退火(spike RTA)工艺、闪速快速热退火(flash RTA)工艺或激光退火工艺。
第一界面图案442和第二界面图案444可以通过CVD工艺、PVD工艺、ALD工艺而不是热氧化工艺形成，在此情形下，第一界面图案442和第二界面图案444可以不仅形成在有源鳍305的顶表面上而且形成在第一隔离图案322的顶表面和第二隔离图案324的顶表面以及第一栅间隔物382的内侧壁和第二栅间隔物384的内侧壁上。
栅电极层、功函数控制层和栅绝缘层可以被平坦化(例如，通过CMP工艺和/或回蚀刻工艺)直到第一绝缘夹层420的顶表面被暴露，从而形成顺序层叠在第一界面图案442的顶表面、第一隔离图案322的顶表面和第一栅间隔物382的内侧壁上的第一栅绝缘图案452和第一功函数控制图案462a以及在第一功函数控制图案462a上填充第一开口432的剩余部分的第一栅电极462b。因此，第一栅电极462b的底部和侧壁可以被第一功函数控制图案462a围绕。另外，第二栅绝缘图案454和第二功函数控制图案464a可以顺序层叠在第二界面图案444的顶表面、第二隔离图案324的顶表面和第二栅间隔物384的内侧壁上，并且填充第二开口434的剩余部分的第二栅电极464b可以形成在第二功函数控制图案464a上。因此，第二栅电极464b的底部和侧壁可以被第二功函数控制图案464a围绕。
顺序层叠的第一界面图案442、第一栅绝缘图案452、第一功函数控制图案462a和第一栅电极462b可以形成第一栅结构472，第一栅结构472和源/漏层410可以形成NMOS晶体管或PMOS晶体管。另外，顺序层叠的第二界面图案444、第二栅绝缘图案454、第二功函数控制图案464a和第二栅电极464b可以形成第二栅结构474，第二栅结构474和源/漏层410可以形成NMOS晶体管或PMOS晶体管。
参照图48至图52，盖层475和第二绝缘夹层480可以顺序地形成在第一绝缘夹层420、第一栅结构472和第二栅结构474以及第一栅间隔物382和第二栅间隔物384上，并且第三开口482、第四开口484和第五开口486可以穿过盖层475以及第一绝缘夹层420和第二绝缘夹层480形成以暴露源/漏层410的上表面。
在示例实施方式中，第三开口482可以在第一区域I中在第二方向上延伸以暴露源/漏层410的上表面，第四开口484可以在第一区域I中的一个和第二区域II中在第二方向上延伸以不仅暴露源/漏层410的上表面而且暴露第二区域II中的第一隔离图案322的顶表面。第五开口486可以在第二区域II和另一个第一区域I(其可以与第一区域I中的所述一个在第二方向上相对)中在第二方向上延伸，并可以暴露所述另一个第一区域I中的源/漏层410的上表面以及第二区域I中的第一隔离图案322的顶表面。
在示例实施方式中，第三开口482和第四开口484可以形成为分别与第一栅间隔物382和第二栅间隔物384自对准。然而，本发明构思不限于此，第三开口482和第四开口484可以形成为暴露源/漏层410的在第一栅间隔物382和第二栅间隔物384之间的中心部分。
在附图中，示出了四个第三开口482、两个第四开口484和一个第五开口486，然而，本发明构思不限于此。在一些实施方式中，可以不形成第三开口482，并可以仅形成第四开口484和第五开口486。在此情形下，第四开口484和第五开口486的数量和顺序可以不受限制。
盖层475可以由氮化物例如硅氮化物形成，第二绝缘夹层480可以由与第一绝缘夹层410的材料基本上相同或不同的材料形成。例如，第二绝缘夹层480可以由氧化物例如硅氧化物形成。
金属层可以形成在源/漏层410的暴露的上表面并且随后被热处理以使金属层的一部分与源/漏层410中的硅反应。此后，金属层的任何未反应部分可以被去除，留下形成在源/漏层410的上表面的每个上的金属硅化物图案490。金属层可以由例如钴、镍、钛等形成。在一些实施方式中，可以不形成金属硅化物图案490。
参照图53至图57，可以形成第一下接触插塞522、第二下接触插塞524和第三下接触插塞526以分别填充第三开口482、第四开口484和第五开口486。第一下接触插塞522、第二下接触插塞524和第三下接触插塞526可以形成下接触插塞结构。
在示例实施方式中，第一下接触插塞522、第二下接触插塞524和第三下接触插塞526可以通过如下形成：在金属硅化物图案490、第三开口482、第四开口484和第五开口486的侧壁以及第二绝缘夹层480上形成下阻挡层，在下阻挡层上填充下导电层以充分地填充第三开口482、第四开口484和第五开口486的剩余部分，以及平坦化下导电层和下阻挡层直到第二绝缘夹层480的顶表面被暴露。下阻挡层可以由金属氮化物(例如钽氮化物、钛氮化物等)和/或金属(例如钽、钛等)形成。下导电层可以由金属例如钨、铜、铝等形成。
因此，第一下接触插塞522可以包括顺序层叠的第一下阻挡图案502和第一下导电图案512，第二下接触插塞524可以包括顺序层叠的第二下阻挡图案504和第二下导电图案514，第三下接触插塞526可以包括顺序层叠的第三下阻挡图案506和第三下导电图案516。第一下阻挡图案502可以围绕第一下导电图案512的底部和侧壁，第二下阻挡图案504可以围绕第二下导电图案514的底部和侧壁，第三下阻挡图案506可以围绕第三下导电图案516的底部和侧壁。
在示例实施方式中，填充第三开口482的第一下接触插塞522可以在第二方向上在第一区域I中的一个中延伸，并可以接触源/漏层410上的金属硅化物图案490；填充第四开口484的第二下接触插塞524可以在第二方向上在第一区域I中的所述一个和第二区域II中延伸，并可以接触源/漏层410上的金属硅化物图案490以及第一隔离图案322。填充第五开口486的第三下接触插塞526可以在第二方向上在第二区域II以及另一个第一区域I中延伸，并可以接触源/漏层(未示出)上的金属硅化物图案(未示出)，该另一个第一区域I可以与第一区域I中的所述一个在第二方向上相对。
参照图58至图60，可以进行与参照图2和图3描述的工艺基本上相同或类似的工艺。因此，第一蚀刻停止层620和第三绝缘夹层630可以顺序地形成在第二绝缘夹层480和下接触插塞结构上，第一上接触插塞672、第二上接触插塞674和第三上接触插塞676可以穿过第三绝缘夹层630和第一蚀刻停止层620形成以接触下接触插塞结构。第一上接触插塞672、第二上接触插塞674和第三上接触插塞676可以形成上接触插塞结构。
第一蚀刻停止层620可以由氮化物例如硅氮化物、硅碳氮化物、硅氧碳氮化物等形成。第三绝缘夹层630可以由例如硅氧化物形成。可选地，第三绝缘夹层630可以由低k电介质材料(例如，用碳掺杂的硅氧化物(SiCOH)、用氟掺杂的硅氧化物(F-SiO2)等)、多孔的硅氧化物、旋涂有机聚合物、无机聚合物(例如，氢化硅倍半氧烷(HSSQ)、甲基硅倍半氧烷(MSSQ)等)或类似物形成。
第一上接触插塞672和第二上接触插塞674的每个可以形成为接触第二区域II中的第二下接触插塞524或第三下接触插塞526。第三上接触插塞676可以形成为接触第一区域I中的第一下接触插塞522。虽然附图示出了分别接触第二下接触插塞524和第三下接触插塞526的两个第一上接触插塞672、接触一个第二下接触插塞524的一个第二上接触插塞674，但是将理解，本发明构思不限于此。
例如，每个第一上接触插塞672可以在第二区域II中形成在第二接触插塞524或第三下接触插塞526上。可选地，第一上接触插塞672可以在第二区域II中分别形成在第二下接触插塞524和第三下接触插塞526上。第二上接触插塞674可以在第二区域II中形成在第三下接触插塞526上，或者多个第二上接触插塞674可以在第二区域II中形成在第二下接触插塞524和第三下接触插塞526的一些或全部上。然而，在第二区域II中，第一上接触插塞672和第二上接触插塞674中的至少一个可以形成在第二下接触插塞524上，第一上接触插塞672和第二上接触插塞674中的至少一个可以形成在第三下接触插塞526上。
在示例实施方式中，第一上接触插塞672可以在第一方向上彼此间隔开第一距离D1，第二上接触插塞674可以与第一上接触插塞672中的在第一方向上与其最接近的一个间隔开第二距离D2，该第二距离D2大于第一距离D1。该多个第二上接触插塞674可以在第一方向上彼此间隔开比第一距离D1大的距离。
第一上接触插塞672可以形成为包括顺序层叠的第一上阻挡图案652和第一上导电图案662，第二上接触插塞674可以形成为包括顺序层叠的第二上阻挡图案654和第二上导电图案664，第三上接触插塞676可以形成为包括顺序层叠的第三上阻挡图案656和第三上导电图案666。第一上阻挡图案652可以围绕第一上导电图案662的底部和侧壁，第二上阻挡图案654可以围绕第二上导电图案664的底部和侧壁，第三上阻挡图案656可以围绕第三上导电图案666的底部和侧壁。
第一上阻挡图案652、第二上阻挡图案654和第三上阻挡图案656中的每个可以由金属氮化物(例如钽氮化物、钛氮化物等)和/或金属(例如钽、钛等)形成。第一上导电图案662、第二上导电图案664和第三上导电图案666中的每个可以由金属例如钨、铜、铝等形成。第一上阻挡图案652、第二上阻挡图案654和第三上阻挡图案656可以由基本上相同的材料或不同的材料形成，第一上导电图案662、第二上导电图案664和第三上导电图案666可以由基本上相同的材料或不同的材料形成。
此后，返回参照图9至图16，可以进行与参照图4至图6以及图1描述的工艺基本上相同或类似的工艺以完成半导体器件。因此，第二蚀刻停止层680和第四绝缘夹层690可以顺序地形成在第三绝缘夹层630和上接触插塞结构上，第一通路752、第二通路754和第三通路753以及第一布线756和第二布线755可以穿过第二蚀刻停止层680和第四绝缘夹层690形成以接触上接触插塞结构。第一通路752、第二通路754和第三通路753可以形成通路结构，第一布线756和第二布线755可以形成布线结构。
第二蚀刻停止层680可以由氮化物(例如硅氮化物、硅碳氮化物、硅氧碳氮化物、铝氮化物等)或氧化物(例如钛氧化物、钽氧化物、锌氧化物等)形成。第一蚀刻停止层620和第二蚀刻停止层680可以由基本上相同的材料或不同的材料形成。第一蚀刻停止层620和第二蚀刻停止层680可以形成蚀刻停止层结构。
第四绝缘夹层690可以由例如硅氧化物形成。可选地，第四绝缘夹层690可以由低k电介质材料(例如，用碳掺杂的硅氧化物(SiCOH)、用氟掺杂的硅氧化物(F-SiO2)等)、多孔的硅氧化物、旋涂有机聚合物、无机聚合物(例如，氢化硅倍半氧烷(HSSQ)、甲基硅倍半氧烷(MSSQ)等)或类似物形成。第三绝缘夹层630和第四绝缘夹层690可以由基本上相同的材料或不同的材料形成。第一绝缘夹层420、第二绝缘夹层480、第三绝缘夹层630和第四绝缘夹层690可以形成绝缘夹层结构。
第一通路752可以接触第一上接触插塞672的顶表面和第三绝缘夹层630的在其间的部分的上表面，并且还接触第三绝缘夹层630的与第一上接触插塞672的外边缘相邻的部分的上表面。第二通路754可以接触第二上接触插塞674的顶表面以及第三绝缘夹层630的与第二上接触插塞674相邻的部分的上表面。第三通路753可以接触第三上接触插塞676的顶表面以及第三绝缘夹层630的与第三上接触插塞676相邻的部分的上表面。
当形成多个第二上接触插塞674时，多个第二通路754可以分别形成在所述多个第二上接触插塞674上。第一通路752可以共同地接触所述多个第一上接触插塞672的顶表面。然而，第二通路754可以不共同地接触所述多个第二上接触插塞674的顶表面。而是，所述多个第二通路754中的每个第二通路754可以接触所述多个第二接触插塞674中的单独一个的相应顶表面。在示例实施方式中，第一通路752可以在第一方向上具有第一宽度W1，该第一宽度W1大于第二通路754在第一方向上的第二宽度W2。
第一通路752、第二通路754、第三通路753中的每个的底部可以不具有恒定的高度，第一通路752、第二通路754和第三通路753中的每个的底部的分别与第一接触插塞672、第二接触插塞674和第三接触插塞676的顶表面接触的部分可以高于第一通路752、第二通路754和第三通路753中的每个的底部的分别与第三绝缘夹层630的部分的上表面接触的部分，该第三绝缘夹层630的所述部分横向地邻近第一接触插塞672、第二接触插塞674和第三接触插塞676。
第一布线756可以在第二区域II中穿过第四绝缘夹层690的上部形成以连接到第一通路752和第二通路754并与第一通路752和第二通路754一体地形成。第一布线756以及第一通路752和第二通路754可以由基本上相同的材料形成，第一布线756的底部可以共同地接触第一通路752的顶表面和第二通路754的顶表面。在示例实施方式中，第一布线756可以在第一方向上延伸。在示例实施方式中，第一布线756可以用作电源轨，该电源轨可以向第一区域I中的单元提供电压例如源极电压、漏极电压、接地电压等。
第二布线755可以在第一区域I中穿过第四绝缘夹层690的上部形成以连接到第三通路753并与第三通路753一体地形成。第二布线755和第三通路753可以由基本上相同的材料形成，第二布线756的底部可以接触第三通路753的顶表面。在示例实施方式中，第二布线755可以在第一方向上或在第二方向上延伸，或者可以具有各种其它的形状。
第一通路752可以形成为包括顺序层叠的第四上阻挡图案732和第四上导电图案742，第二通路754可以形成为包括顺序层叠的第五上阻挡图案734和第五上导电图案744，第三通路753可以形成为包括顺序层叠的第六上阻挡图案733和第六上导电图案743。第四上阻挡图案732可以围绕第四上导电图案742的底部和侧壁，第五上阻挡图案734可以围绕第五上导电图案744的底部和侧壁，第六上阻挡图案736可以围绕第六上导电图案746的底部和侧壁。
第一布线756可以形成为包括顺序层叠的第七上阻挡图案736和第七上导电图案746，第二布线755可以形成为包括顺序层叠的第八上阻挡图案735和第八上导电图案745。第七上阻挡图案736可以围绕第七上导电图案746的侧壁和底部的一部分，第八上阻挡图案735可以围绕第八上导电图案745的侧壁和底部的一部分。
第四阻挡图案732、第五阻挡图案734、第六阻挡图案733、第七阻挡图案736和第八阻挡图案735的每个可以由金属氮化物(例如钽氮化物、钛氮化物等)和/或金属(例如钽、钛等)形成，第四导电图案742、第五导电图案744、第六导电图案743、第七导电图案746和第八导电图案745可以由金属例如铜、铝、钨等形成。在示例实施方式中，第四阻挡图案732、第五阻挡图案734、第六阻挡图案733、第七阻挡图案736和第八阻挡图案735可以由基本上相同的材料形成，第四导电图案742、第五导电图案744、第六导电图案743、第七导电图案746和第八导电图案745可以由基本上相同的材料形成。
图61至图63是示出根据示例实施方式的半导体器件的平面图和截面图。具体地，图61是半导体器件的平面图，图62和图63是半导体器件的截面图。图62是沿图61中示出的线F-F'截取的截面图，图62是沿图61中示出的线G-G'截取的截面图。
半导体器件可以与参照图9至图16描述的半导体器件基本上相同或类似，除了下接触插塞结构和上接触插塞结构之外。因此，相同的附图标记指示相同的元件，并且为了简洁起见，其详细描述可以在下面省略。
参照图61至图63，半导体器件可以包括在基板300上的晶体管、下接触插塞结构、上接触插塞结构、通路结构和布线结构。半导体器件还可以包括在基板300上的绝缘夹层结构、蚀刻停止层结构、间隔物结构和金属硅化物图案490。
下接触插塞结构可以穿过第一绝缘夹层420和第二绝缘夹层480以及在其间的盖层475，并可以接触金属硅化物图案490。下接触插塞结构可以仅包括第一下接触插塞522。在示例实施方式中，第一下接触插塞522可以在第一区域I中在第二方向上延伸，并可以接触源/漏层410上的金属硅化物图案490。
上接触插塞结构可以穿过第一蚀刻停止层620和第三绝缘夹层630，并可以接触下接触插塞结构。上接触插塞结构可以包括第一上接触插塞672、第二上接触插塞674和第三上接触插塞676。第一上接触插塞672和第二上接触插塞674中的每个可以在第一区域I和第二区域II中在第二方向上延伸，并可以接触第一区域I中的第一下接触插塞522。
图64至图66是示出根据示例实施方式的半导体器件的平面图和截面图。具体地，图64是半导体器件的平面图，图65和图66是半导体器件的截面图。图65是沿图64中示出的线E-E'截取的截面图，图66是沿图64中示出的线G-G'截取的截面图。
半导体器件可以与参照图9至图16描述的半导体器件基本上相同或类似，除了下接触插塞结构、上接触插塞结构和通路结构之外。因此，相同的附图标记指示相同的元件，并且为了简洁起见，以下可以省略其详细描述。
参照图64至图66，半导体器件可以包括在基板300上的晶体管、下接触插塞结构、上接触插塞结构、通路结构和布线结构。半导体器件还可以包括在基板300上的绝缘夹层结构、蚀刻停止层结构、间隔物结构和金属硅化物图案490。
下接触插塞结构可以穿过第一绝缘夹层420和第二绝缘夹层480以及在其间的盖层475，并可以接触金属硅化物图案490或第一栅结构472。下接触插塞结构可以包括第一下接触插塞522、第二下接触插塞524和第三下接触插塞526以及第四下接触插塞528。
在示例实施方式中，第四下接触插塞528可以在第一区域I和第二区域II中在第二方向上延伸，并可以接触第一栅结构472的顶表面和第一绝缘夹层420的顶表面。第四下接触插塞528可以包括顺序层叠的第四下阻挡图案508和第四下导电图案518，第四下阻挡图案508可以围绕第四导电图案518的底部和侧壁。
上接触插塞结构可以穿过第一蚀刻停止层620和第三绝缘夹层630，并可以接触下接触插塞结构。上接触插塞结构可以包括第一上接触插塞672、第二上接触插塞674和第三上接触插塞676以及第四上接触插塞678。
第四上接触插塞678可以接触第二区域II中的第四下接触插塞528。在示例实施方式中，第四上接触插塞678可以形成为与第一上接触插塞672相邻，并可以与第一上接触插塞672在第一方向上间隔开第三距离D3。第四上接触插塞678可以与第二上接触插塞674间隔开第四距离D4。第三距离D3可以小于第四距离D4。
通路结构可以穿过第二蚀刻停止层680以及第四绝缘夹层690的下部，并可以接触上接触插塞结构。通路结构可以包括第一通路752、第二通路754和第三通路753。
在示例实施方式中，第一通路752可以接触第一上接触插塞672和第四上接触插塞678的顶表面以及第三绝缘夹层630的与其相邻的部分的上表面。第二通路754可以接触第二上接触插塞674的顶表面以及第三绝缘夹层630的与第二上接触插塞674相邻的部分的上表面。第三通路753可以接触第三上接触插塞676的顶表面以及第三绝缘夹层630的与第三上接触插塞676相邻的部分的上表面。在示例实施方式中，第一通路752在第一方向上的第三宽度W3可以大于第二通路754在第一方向上的第二宽度W2。
在半导体器件中，各种电压可以不仅通过源/漏层410上的第一下接触插塞522、第二下接触插塞524和第三下接触插塞526而且通过第一栅结构472上的第四下接触插塞528从其中形成电源轨的第二区域II施加到第一区域I。
图67至图69是示出根据示例实施方式的半导体器件的平面图和截面图。具体地，图67是半导体器件的平面图，图68和图69是半导体器件的截面图。图68是沿图67中示出的线E-E'截取的截面图，图69是沿图67中示出的线G-G'截取的截面图。
半导体器件可以与参照图9至图16描述的半导体器件基本上相同或类似，除了下接触插塞结构和上接触插塞结构之外。因此，相同的附图标记指示相同的元件，并且为了简洁起见，下面可以省略其详细描述。
参照图67至图69，半导体器件可以包括在基板300上的晶体管、下接触插塞结构、上接触插塞结构、通路结构和布线结构。半导体器件还可以包括在基板300上的绝缘夹层结构、蚀刻停止层结构、间隔物结构和金属硅化物图案490。
下接触插塞结构可以穿过第一绝缘夹层420和第二绝缘夹层480以及在其间的盖层475，并可以接触金属硅化物图案490或第一栅结构472。下接触插塞结构可以包括第一下接触插塞522、第二下接触插塞524和第三下接触插塞526以及第四下接触插塞528。在示例实施方式中，第四下接触插塞528可以在第一区域I中在第二方向上延伸，并可以接触第一栅结构472的顶表面。
上接触插塞结构可以穿过第一蚀刻停止层620和第三绝缘夹层630，并可以接触下接触插塞结构。上接触插塞结构可以包括第一上接触插塞672、第二上接触插塞674和第三上接触插塞676以及第四上接触插塞678。第四上接触插塞678可以在第一区域I和第二区域II中在第二方向上延伸，并可以接触第四下接触插塞528。
以上的半导体器件以及制造该半导体器件的方法可以应用于包括电源轨的各种类型的存储器件以及制造该存储器件的方法。例如，半导体器件可以应用于逻辑器件(诸如中央处理器(CPU)、主处理单元(MPU)或应用处理器(AP)等)的电源轨。另外，半导体器件可以应用于易失性存储器件诸如DRAM器件或SRAM器件的电源轨、或非易失性存储器件诸如快闪存储器件、PRAM器件、MRAM器件、RRAM器件等的布线结构。
以上是对示例实施方式的说明，不应被解释为对其进行限制。尽管已经描述了几个示例实施方式，但是本领域技术人员将容易理解，在示例实施方式中的许多变型是可能的，而没有实质上脱离本发明构思的新颖教导和优点。因此，所有这样的变型旨在被包括在本发明构思的如权利要求书所限定的范围内。在权利要求书中，装置加功能条款旨在涵盖这里描述的执行所述功能的结构，而且涵盖不仅结构等同物以及等同结构。因此，将理解，以上是对各种示例实施方式的说明，而不应被解释为限于所公开的特定示例实施方式，所公开的示例实施方式的变型以及其它的示例实施方式旨在被包括于权利要求书的范围内。
本申请要求于2015年5月20日在韩国知识产权局(KIPO)提交的韩国专利申请第10-2015-0070626号的优先权，其内容通过引用整体结合于此。

Claims (25)

1.一种半导体器件，包括：
基板，包括第一单元区域和第二单元区域以及电源轨区域，所述第一单元区域和所述第二单元区域设置在第二方向上，并且所述电源轨区域设置在所述第一单元区域和所述第二单元区域之间；
多个第一接触插塞，在所述基板的所述电源轨区域上，所述多个第一接触插塞在第一方向上彼此间隔开第一距离，所述第一方向交叉所述第二方向；
第一通路，共同地接触所述多个第一接触插塞的顶表面；以及
在所述第一通路上的电源轨，
其中所述电源轨通过所述第一通路和所述第一接触插塞向所述第一单元区域和所述第二单元区域提供电压。
2.根据权利要求1所述的半导体器件，其中所述电源轨通过所述第一通路和所述第一接触插塞中的至少一个向所述第一单元区域提供电压，其中所述电源轨通过所述第一通路和所述第一接触插塞中的至少一个向所述第二单元区域提供电压。
3.根据权利要求1所述的半导体器件，还包括：
第二接触插塞，其中所述第二接触插塞和所述第一接触插塞中的与其最接近的一个之间在所述第一方向上的第二距离大于所述第一距离；以及
第二通路，接触所述第二接触插塞的顶表面，所述第二通路连接到所述电源轨。
4.根据权利要求3所述的半导体器件，其中所述电源轨通过所述第二通路和所述第二接触插塞向所述第一单元区域和所述第二单元区域中的至少一个提供电压。
5.根据权利要求1所述的半导体器件，其中所述电源轨和所述第一通路包括相同的材料并彼此一体地形成。
6.根据权利要求1所述的半导体器件，其中所述第一通路的底部低于所述第一接触插塞的顶表面。
7.根据权利要求1所述的半导体器件，还包括：
第一绝缘夹层，在所述基板上；
第一蚀刻停止层，在所述第一绝缘夹层上；以及
第二绝缘夹层，在所述第一蚀刻停止层上，
其中每个所述第一接触插塞穿过所述第二绝缘夹层和所述第一蚀刻停止层。
8.根据权利要求7所述的半导体器件，其中所述第一通路的底部低于所述第二绝缘夹层的顶表面并高于所述第一蚀刻停止层的顶表面。
9.根据权利要求7所述的半导体器件，其中所述第一通路的底部接触所述第一蚀刻停止层的顶表面。
10.根据权利要求7所述的半导体器件，还包括：
第二蚀刻停止层，在所述第二绝缘夹层上；和
第三绝缘夹层，在所述第二蚀刻停止层上，
其中所述第一通路穿过所述第三绝缘夹层的下部和所述第二蚀刻停止层，并且其中所述电源轨穿过所述第三绝缘夹层的上部并在所述第一方向上延伸。
11.根据权利要求10所述的半导体器件，其中所述第一通路部分地穿过所述第二绝缘夹层的上部，其中所述第一通路的底部低于所述第一接触插塞的顶表面。
12.根据权利要求7所述的半导体器件，还包括：
栅结构，在所述基板的所述第一单元区域和所述第二单元区域中的至少一个上；
源/漏层，在所述基板的与所述栅结构相邻的部分上；
下绝缘夹层，在所述基板和所述第一绝缘夹层之间，所述下绝缘夹层覆盖所述栅结构的侧壁和所述源/漏层；以及
第三接触插塞，在所述源/漏层上，所述第三插塞穿过所述下绝缘夹层和所述第一绝缘夹层并接触所述第一接触插塞中的一个。
13.根据权利要求12所述的半导体器件，其中所述第三接触插塞在所述第二方向上延伸，并且还形成在所述基板的所述电源轨区域上。
14.根据权利要求12所述的半导体器件，其中所述第一接触插塞中的一个在所述第二方向上延伸，并形成在所述基板的所述第一单元区域和所述第二单元区域中的其上形成所述栅结构的至少一个上。
15.根据权利要求12所述的半导体器件，其中多个栅结构形成在所述第一方向上，其中所述多个栅结构包括：
第一栅结构，具有在所述第二方向上变化的厚度，所述第一栅结构是有源栅极；和
第二栅结构，具有在所述第二方向上恒定的厚度，所述第二栅结构是虚设栅极。
16.根据权利要求15所述的半导体器件，其中所述第一栅结构和所述第二栅结构的顶表面彼此共平面，
其中所述第一栅结构的底部具有在所述第二方向上变化的高度，所述第二栅结构的底部具有在所述第二方向上恒定的高度。
17.根据权利要求12所述的半导体器件，还包括在所述栅结构上的第四接触插塞，
其中所述第四接触插塞穿过所述第一绝缘夹层并接触所述第一接触插塞中的一个。
18.根据权利要求17所述的半导体器件，其中所述第四接触插塞在所述第二方向上延伸，并且还形成在所述基板的所述电源轨区域上。
19.根据权利要求17所述的半导体器件，其中所述第一接触插塞中的一个在所述第二方向上延伸，并且形成在所述基板的所述第一单元区域和所述第二单元区域中的其上形成所述栅结构的至少一个上。
20.根据权利要求1所述的半导体器件，其中所述第一方向和所述第二方向彼此垂直。
21.一种半导体器件，包括：
基板，包括单元区域和电源轨区域，单元形成在所述单元区域中并且电源轨形成在所述电源轨区域中，所述电源轨向所述单元提供电压；
有源鳍，在所述基板上，所述有源鳍从所述基板上的隔离图案的顶表面突出，所述有源鳍在第一方向上延伸；
栅结构，在所述有源鳍和所述隔离图案上在第二方向上延伸，所述第二方向交叉所述第一方向；
源/漏层，在所述有源鳍的与所述栅结构相邻的部分上；
第一下接触插塞，在所述源/漏层上；
多个上接触插塞，在所述第一方向上设置在所述基板的所述电源轨区域上，所述上接触插塞中的至少一个电连接到所述第一下接触插塞；
第一通路，共同地接触所述多个上接触插塞的顶表面；以及
电源轨，在所述第一通路上，所述电源轨在所述第一方向上延伸。
22.根据权利要求21所述的半导体器件，其中所述有源鳍、所述栅结构和所述源/漏层形成在所述基板的所述单元区域上。
23.根据权利要求22所述的半导体器件，其中所述第一下接触插塞在所述第一方向上延伸并接触所述上接触插塞中的至少一个的底部，使得所述第一下接触插塞形成在所述基板的所述单元区域和所述电源轨区域上。
24.根据权利要求22所述的半导体器件，其中所述上接触插塞中的至少一个在所述第一方向上延伸并接触所述第一下接触插塞的顶表面，使得所述上接触插塞中的至少一个形成在所述基板的所述电源轨区域和所述单元区域上。
25.一种半导体器件，包括：
基板，包括多个单元区域和多个电源轨区域，所述单元区域和所述电源轨区域交替地且重复地设置在第二方向上；
在所述单元区域上的鳍式场效应晶体管(finFET)；
下接触插塞结构，电连接到所述finFET中的至少一个；
上接触插塞结构，在每个所述电源轨区域上，所述上接触插塞结构电连接到所述下接触插塞结构，并且所述上接触插塞结构包括：
多个第一上接触插塞，在垂直于所述第二方向的第一方向上彼此相邻；和
第二上接触插塞；
通路结构，在每个所述电源轨区域上，所述通路结构包括：
第一通路，共同地接触所述第一上接触插塞的顶表面并在所述第一方向上具有第一宽度；和
第二通路，接触所述第二上接触插塞并在所述第一方向上具有小于所述第一宽度的第二宽度；以及
电源轨，与所述通路结构一体地形成，所述电源轨向所述finFET中的至少一个提供电压。
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