CN105977160A - 一种高可靠的vdmos输入端静电泄露的制造方法 - Google Patents
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- CN105977160A CN105977160A CN201610392284.2A CN201610392284A CN105977160A CN 105977160 A CN105977160 A CN 105977160A CN 201610392284 A CN201610392284 A CN 201610392284A CN 105977160 A CN105977160 A CN 105977160A
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- 238000000034 method Methods 0.000 title claims abstract description 55
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 33
- 230000003068 static effect Effects 0.000 title abstract description 8
- 230000005611 electricity Effects 0.000 title abstract 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 122
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 118
- 239000010703 silicon Substances 0.000 claims abstract description 114
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 84
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 83
- 229920005591 polysilicon Polymers 0.000 claims abstract description 80
- 229910052751 metal Inorganic materials 0.000 claims abstract description 74
- 239000002184 metal Substances 0.000 claims abstract description 74
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims abstract description 54
- 229910052796 boron Inorganic materials 0.000 claims abstract description 54
- 235000012239 silicon dioxide Nutrition 0.000 claims abstract description 42
- 239000000377 silicon dioxide Substances 0.000 claims abstract description 42
- 238000005530 etching Methods 0.000 claims abstract description 34
- 238000002347 injection Methods 0.000 claims abstract description 29
- 239000007924 injection Substances 0.000 claims abstract description 29
- 229910052785 arsenic Inorganic materials 0.000 claims abstract description 26
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 claims abstract description 26
- 238000000151 deposition Methods 0.000 claims abstract description 13
- 230000003647 oxidation Effects 0.000 claims abstract description 9
- 238000007254 oxidation reaction Methods 0.000 claims abstract description 9
- 230000008021 deposition Effects 0.000 claims abstract description 6
- 239000011800 void material Substances 0.000 claims description 27
- 239000013078 crystal Substances 0.000 claims description 14
- 238000001259 photo etching Methods 0.000 claims description 13
- 238000000407 epitaxy Methods 0.000 claims description 8
- 238000000137 annealing Methods 0.000 claims description 5
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 4
- 239000002253 acid Substances 0.000 claims description 4
- 238000004026 adhesive bonding Methods 0.000 claims description 4
- 239000010936 titanium Substances 0.000 claims description 4
- 229910052719 titanium Inorganic materials 0.000 claims description 4
- 238000005260 corrosion Methods 0.000 claims 2
- 230000007797 corrosion Effects 0.000 claims 2
- PXGOKWXKJXAPGV-UHFFFAOYSA-N Fluorine Chemical compound FF PXGOKWXKJXAPGV-UHFFFAOYSA-N 0.000 claims 1
- 230000003628 erosive effect Effects 0.000 claims 1
- 229910052731 fluorine Inorganic materials 0.000 claims 1
- 239000011737 fluorine Substances 0.000 claims 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 claims 1
- 239000010931 gold Substances 0.000 claims 1
- 229910052737 gold Inorganic materials 0.000 claims 1
- 229910052739 hydrogen Inorganic materials 0.000 claims 1
- 239000001257 hydrogen Substances 0.000 claims 1
- 125000004435 hydrogen atom Chemical class [H]* 0.000 claims 1
- 239000000463 material Substances 0.000 abstract description 9
- 238000001465 metallisation Methods 0.000 abstract description 5
- 230000002441 reversible effect Effects 0.000 abstract description 5
- 238000002360 preparation method Methods 0.000 abstract description 4
- 235000012431 wafers Nutrition 0.000 abstract 3
- 230000000873 masking effect Effects 0.000 abstract 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 abstract 1
- 238000009825 accumulation Methods 0.000 description 11
- 238000010586 diagram Methods 0.000 description 11
- 230000002829 reductive effect Effects 0.000 description 9
- 238000005516 engineering process Methods 0.000 description 6
- 238000009792 diffusion process Methods 0.000 description 5
- 238000000227 grinding Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 4
- 238000007689 inspection Methods 0.000 description 3
- 230000000717 retained effect Effects 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- 239000000243 solution Substances 0.000 description 3
- 230000000454 anti-cipatory effect Effects 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 229910003460 diamond Inorganic materials 0.000 description 2
- 239000010432 diamond Substances 0.000 description 2
- 238000009826 distribution Methods 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 229910044991 metal oxide Inorganic materials 0.000 description 2
- 150000004706 metal oxides Chemical class 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 230000000704 physical effect Effects 0.000 description 2
- 238000007711 solidification Methods 0.000 description 2
- 230000008023 solidification Effects 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 230000001629 suppression Effects 0.000 description 2
- 230000033228 biological regulation Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 230000002427 irreversible effect Effects 0.000 description 1
- 239000000155 melt Substances 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 239000004753 textile Substances 0.000 description 1
- 239000002023 wood Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
- H01L23/60—Protection against electrostatic charges or discharges, e.g. Faraday shields
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
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- Engineering & Computer Science (AREA)
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- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Manufacturing & Machinery (AREA)
Abstract
本发明公开了一种高可靠的VDMOS输入端静电泄露的制造方法，包括SOI外延片，上层硅及中间氧化层刻蚀，栅氧化及其刻蚀，淀积多晶硅及其刻蚀，第一次硼注入及其推进，砷注入及其推进，第二次硼注入及其推进，淀积金属及其刻蚀，减薄、背面金属化。本发明的所涉及的新型的VDMOS的静电释放的制造方法，以新的SOI外延片为基材，替代传统的无中间二氧化硅的普通外延片，以并联背靠背的单晶硅钳位二极管制造流程的替代并联背靠背的多晶硅钳位二极管，以不同的多晶硅掩膜版去除栅氧化层，多晶硅层及金属层，提高钳位二极管的导电性能，大大的改善静电泄露能力；明显的减小钳位二极管反向漏电，消除VDMOS功率器件静态功耗，提高了VDMOS功率器件的质量及可靠性。
Description
技术领域
本发明涉及一种高可靠的VDMOS输入端静电泄露的制造方法，涉及功率半导体器件领域，具体涉及到高可靠的VDMOS输入端静电泄露的制造方法。
背景技术
VDMOS(Vertical Double diffusion Metal Oxide Semiconductor)纵向双次扩散金属-氧化物-半导体场效应晶体管，兼有双极晶体管和MOS晶体管的优点，无论是在开关应用，还是在线性应用，VDMOS都是理想的功率器件。它广泛应用于电机调速，逆变器，不间断电源，电子开关，高保真音响，电子整流器，汽车电子，手机，照相机打印机。VDMOS由于具有接近无限大的静态输入电阻，非常快的开关速度，导通电阻正温度系数的优点，在航空航天，工业电子，电力电子及消费电子中有具有广泛的应用。这些应用，特别是在航空航天领域，对VDMOS功率器件的质量和可靠性的要求越来越高。
静电是一种客观存在的自然现象，产生方式接触、摩擦等。人们在日常生活里，有时由于穿着，气候，摩擦等原因，导致身体积累静电。电子元器件在存储或者运输或装载线路板的，也会导致积累静电。静电的防护技术就是为了减少，如电子工业，兵器工业，纺织工业，橡胶工业，以及航空航天与军事领域的静电危害，寻求减少静电造成的损失。静电释放以极高的强度迅速发生，通常将产生足够的热量融化半导体内部芯片电路，在电子显微镜下外表象向外吹出的小子弹孔，引起即时的和不可逆转的损坏。更加严重的是，这种危害只有十分之一情况坏到引起在最后测试的整个元器件失效。其他90％的情况，ESD损坏的元器件可毫无察觉地通过最后的检验，而直到顾客出现过早的现场失效。对于VDMOS来说，由于有接近无限大的静态输入电阻，其输入端栅极是通过栅氧的电位控制沟道的关断及导通，又由于栅极的栅氧化层是完全绝缘的，所以栅极上积累的电荷无法泄露。随着栅极的电荷持续增加，随之而来的电压会 快速上升。当电压上升到一定的程度，栅氧化层承受的电场增加到它所具有的极限值，栅氧化层会发生击穿，静电释放以极高的强度迅速发生并导致栅氧化层损坏，栅氧化层不再具有绝缘性，VDMOS会同时被损坏，从而导致整个电路被损坏。
为了抑制VDMOS栅极上积累的电荷，同时释放栅极上原来积累的电荷，人们在VDMOS栅极上并联背靠背的钳位二极管。这些被并联上的背靠背的钳位二极管有着抑制VDMOS栅极上电荷的积累，同时可以泄露栅极上原来积累的电荷，并且还通过钳位电压的方法，瞬间将VDMOS栅极上突袭的电荷降低到一个安全的范围，如图1所示。人们为了工艺方便，通常将这种背靠背的钳位二极管，制作在位于压点下面的多晶硅上。
多晶硅与单晶硅虽然都是由硅原子堆积形成，但是在物理性质和电学性质方面有很大的区别。多晶硅与单晶硅的区别是，当熔融的单质硅凝固时，硅原子以金刚石晶格机构排列成许多晶核，如果这些晶核长成晶面取向相同的晶粒，则形成单晶硅。如果这些晶核长成取向不同的晶粒时，则形成多晶硅。
与单晶硅相比，多晶硅的导电性能很低。不象单晶硅中晶格十分整齐，多晶硅晶格排列比较杂乱，相对应的费米能级也很不平整，所以多晶硅钳位二极管二极管的正向导电性能很差，不利于静电泄露；而且钳位二极管反向漏电十分严重，增加了的VDMOS功率器件静态功耗，对VDMOS功率器件的质量和可靠性的有比较大的影响，从而影响航空航天中的元器件的质量及可靠性。
根据目前的工业的标准，VDMOS功率器件栅极泄露电流，一般不要大于1uA，对产品质量要求更高的要求到0.1uA以下。由于传统的多晶硅二极管的晶体结构排列的规律比较差，按照余误差分布(一种质量检验常用的数学统计方法)，只有30％的产品DMOS功率器件栅极泄露电流小于1uA，同时，只有1％的产品DMOS功率器件栅极泄露电流小于0.1uA。所以传统的钳位多晶硅二极管的VDMOS功率器件栅极静电保护，对产品的成品率影响还是十分突出的。
发明内容
本发明解决的技术问题为：本发明克服现有多晶硅钳位二极管的VDMOS功率器件栅极静电保护技术不足，提供一种高可靠的单晶硅钳位二极管的VDMOS功率器件栅极静电保护的制造方法。这种单晶硅钳位二极管的VDMOS功率器件栅极静电保护的制造方法，虽然提高了VDMOS功率器件外延片的制作成本，但是，它提供了晶体结构完美排列的单晶硅钳位二极管的VDMOS功率器件栅极静电保护替代了多晶硅钳位二极管的VDMOS功率器件栅极静电保护技术。由于单晶硅钳位二极管的晶体结构是完美排列的，所以的泄露电流几乎是0，也就是说，按照余误差分布，这种VDMOS功率器件栅极静电的泄露电流的小于0.1uA。可以达到99.99％以上。
本发明解决的技术方案为：一种高可靠的VDMOS输入端静电泄露的制造方法，步骤如下：
(1)准备SOI外延片，该SOI外延片包括上层硅，中间二氧化硅层，下层硅，下层硅包括N型外延层和N型重掺杂层，上层硅，中间二氧化硅层、N型外延层、N型重掺杂层从上到下依次排列；
(2)将选定的光刻版覆盖在SOI外延片的上层硅上，用硅腐蚀液腐蚀从光刻版的镂空区域裸露的上层硅后，露出中间二氧化硅层，用氢氟酸腐蚀露出的中间二氧化硅层；
(3)将步骤(2)的光刻版从SOI外延片的上层硅上移除后，对SOI外延片进行氧化，使上层硅和下层硅的表面形成二氧化硅层，即完成栅氧化，形成栅氧化层；
(4)在步骤(3)形成的栅氧化层上，淀积多晶硅，形成多晶硅层，将选定的另一块光刻版覆盖在SOI外延片的晶硅层的表面，对从光刻版的镂空区域裸露的多晶硅层和多晶硅层下的栅氧化层全部刻蚀掉；
(5)将步骤(4)的光刻版移除后，再将选择的第一次硼注入用的光刻版覆盖在SOI外延片的多晶硅层所在的表面，用离子注入的方法，对第一次硼注 入用的光刻版上镂空区域进行硼注入，并在1000℃～1100℃的温度下，退火100分钟～300分钟；
(6)将步骤(5)的硼注入用的光刻版移除后，将选择的砷注入用的光刻版覆盖在SOI外延片的多晶硅层所在的表面，用离子注入的方法，对砷注入用的光刻版上镂空区域进行砷注入，并在900℃～1000℃的温度下，退火20分钟～80分钟；
(7)将步骤(6)的砷注入用的光刻版移除后，再将选择的第二次硼注入用的光刻版覆盖在SOI外延片的多晶硅层所在的表面，用离子注入的方法，对第二次硼注入用的光刻版上镂空区域进行硼注入，并在900℃～1000℃的温度下，退火20分钟～80分钟；
(8)将步骤(7)的第二次硼注入用的光刻版移除后，在步骤(4)形成的多晶硅层上淀积金属，形成2.5微米～4微米的导电金属层，选择刻蚀金属用的光刻版覆盖在金属层的表面，将从刻蚀金属用的光刻版的镂空区域裸露的金属层刻蚀掉；
(9)将步骤(8)刻蚀金属用的光刻版移除后，在步骤(8)刻蚀后保留的金属层表面涂胶进行保护，将下层硅不接触二氧化硅的表面用物理的方法研磨，并将研磨后的SOI外延片清洗后，将下层硅不接触二氧化硅的表面淀积一层钛镍银合金层，即形成带有静电释放的VDMOS功率器件。
所述步骤(1)中准备SOI外延片，该SOI外延片包括上层硅，中间二氧化硅层，将钳位二极管和VDMOS功率器件分为两层硅，并进行分别制作，即先制作VDMOS功率器件有源MOS器件部分，再制作单晶硅钳位二极管。
所述SOI外延片的上层硅的电阻率在1欧姆厘米～13欧姆厘米，SOI外延片的上层硅的厚度为2微米～10微米，中间二氧化硅层的厚度为0.2微米～2微米。
所述步骤(1)中准备SOI外延片，该SOI外延片包括上层硅，中间二氧化硅层，将钳位二极管和VDMOS功率器件分别在上层硅，中间二氧化硅层这 两层硅上制作，即先制作VDMOS功率器件有源MOS器件部分，再制作单晶硅钳位二极管。
在分别制作单晶硅钳位二极管和有源MOS器件使用了如权利所述的不同退火温度及不同的光刻版。
将步骤(7)的第二次硼注入用的光刻版移除后，在步骤(4)形成的多晶硅层上淀积金属，形成2.5微米～4微米的导电金属层，导电金属层经过研磨镂空后形成金属连线和压点选择刻蚀金属用的光刻版覆盖在金属层的表面，将从刻蚀金属用的光刻版的镂空区域裸露的金属层刻蚀掉，形成金属连线和压点；VDMOS功率器件和单晶硅钳位二极管，通过金属连线并联起来，如图1所示，压点就是GATE，DRAIN，SOURCE这样的金属接线端，方便接线引出。
本发明所淀积的多晶硅不再用于钳位二极管的制作，同时，本发明将完全腐蚀除去压点下面的多晶硅。
本发明与现有技术相比的优点在于：
(1)本发明制作方法，采用了新的材料，使用了有所差异的工艺，并设计了新的光刻掩模版，从而将VDMOS功率器件栅极的钳位二极管泄露漏电流减小到0.
(2)本发明所准备的SOI外延片包括上层硅，中间二氧化硅层，下层硅，下层硅包括N型外延层和N型重掺杂层。如图4所示，上层硅，中间二氧化硅层、N型外延层、N型重掺杂层从上表面到下(即背面)依次排列，SOI外延片的上层硅1的电阻率在1欧姆厘米～13欧姆厘米，SOI外延片的上层硅的厚度为2微米～10微米，中间二氧化硅层的厚度为0.2微米～2微米。这种新的材料从VDMOS功率器件制作开始就将钳位二极管和VDMOS功率器件有源区，分为不同的层，从而比传统VDMOS功率器件进行了更为有效隔离，从而为将VDMOS功率器件栅极的钳位二极管泄露漏电流减小到0做了充分的准备。
(3)本发明，如图5所示，将选定的光刻版覆盖在SOI外延片的上层硅上，用硅腐蚀液腐蚀从光刻版的镂空区域裸露的上层硅后，露出中间二氧化硅 层，用氢氟酸腐蚀露出的中间二氧化硅层。通过这个步骤，将钳位二极管和VDMOS功率器件有源区分为不同的层以及不同的区域，为钳位二极管及VDMOS功率器件有源区的制作做准备。须指出的这里使用了本发明特有的光刻掩模版。
(4)本发明将步骤(2)的光刻版从SOI外延片的上层硅上移除后，对SOI外延片进行氧化，使上层硅和下层硅的表面形成二氧化硅层，即完成栅氧化，形成栅氧化层5，如图6所示。须指出的这里使用了本发明特有的光刻掩模版。
(5)本发明在步骤(3)形成的栅氧化层上，淀积多晶硅，形成多晶硅层，将选定的另一块光刻版覆盖在SOI外延片的晶硅层的表面，对从光刻版的镂空区域裸露的多晶硅层和多晶硅层下的栅氧化层全部刻蚀掉。须指出的这里使用了本发明特有的光刻掩模版。
(6)本发明将步骤(4)的光刻版移除后，再将选择的第一次硼注入用的光刻版覆盖在SOI外延片的多晶硅层所在的表面，用离子注入的方法，对第一次硼注入用的光刻版上镂空区域进行硼注入，并在1000℃～1100℃的温度下，退火100分钟～300分钟，形成第一次硼注入区。本次注入并退火，将形成VDMOS功率器件的阈值。
(7)本发明将步骤(5)的硼注入用的光刻版移除后，将选择的砷注入用的光刻版覆盖在SOI外延片的多晶硅层所在的表面，用离子注入的方法，对砷注入用的光刻版上镂空区域进行砷注入，并在900℃～1000℃的温度下，退火20分钟～80分钟，形成砷注入区，如图9所示。本次注入并退火，将形成VDMOS功率器件的源极，即VDMOS功率器件接地端。
(8)本发明将步骤(6)的砷注入用的光刻版移除后，再将选择的第二次硼注入用的光刻版覆盖在SOI外延片的多晶硅层所在的表面，用离子注入的方法，对第二次硼注入用的光刻版上镂空区域进行硼注入，并在900℃～1000℃的温度下，退火20分钟～80分钟。形成第二次硼注入区。本次注入并退火，将 形成VDMOS功率器件的衬底接触，稳定VDMOS功率器件电学特性。
(9)本发明将步骤(7)的第二次硼注入用的光刻版移除后，在步骤(4)形成的多晶硅层上淀积金属，形成2.5微米～4微米的导电金属层，选择刻蚀金属用的光刻版覆盖在金属层的表面，将从刻蚀金属用的光刻版的镂空区域裸露的金属层刻蚀掉，形成金属电极及器件并联排列连线层11如图11所示。本次注入并退火，将形成VDMOS功率器件的源极，即VDMOS功率器件接地端。
(10)本发明将步骤(8)刻蚀金属用的光刻版移除后，在步骤(8)刻蚀后保留的金属层表面涂胶进行保护，将下层硅不接触二氧化硅的表面用物理的方法研磨，并将研磨后的SOI外延片清洗后，将下层硅不接触二氧化硅的表面淀积一层钛镍银合金层11，即形成带有静电释放的VDMOS功率器件。
(11)本发明准备SOI外延片，该SOI外延片包括上层硅，中间二氧化硅层，将钳位二极管和VDMOS功率器件分为两层硅，并进行分别制作，即先制作VDMOS功率器件有源MOS器件部分，再制作单晶硅钳位二极管，如图12所示的砷注入区，第二次硼注入区和金属电极及器件并联排列连线层区域，将VDMOS功率器件栅极的钳位二极管泄露漏电流减小到0。
(12)本发明在分别制作单晶硅钳位二极管和有源MOS器件使用了如权利所述的不同退火温度及不同的光刻版。须指出的步骤(2)，(3)，(4)步骤中使用了三张本发明特有的光刻掩模版，如图12所示，保障了VDMOS功率器件有源区的良好的电学特性。
(13)本发明所淀积的多晶硅不再用于钳位二极管的制作，同时，本发明将完全腐蚀除去压点下面的多晶硅。本发明的砷注入区，第二次硼注入区和金属电极及器件并联排列连线层为本发明特有的单晶硅钳位二极管区域，这种新的单晶硅钳位二极管区域，将VDMOS功率器件栅极的钳位二极管泄露漏电流减小到0，由此将彻底解决DMOS功率器件栅极的钳位二极管泄露漏电流的问题。
附图说明
图1、VDMOS栅极上并联背靠背的钳位二极管电路图；
图2、传统的VDMOS及其栅极上并联背靠背的多晶硅钳位二极管示意图；
图3、本发明的VDMOS及其栅极上并联背靠背的单晶硅钳位二极管示意图；
图4、预备SOI基材纵向结构示意图；
图5、上层硅及中间氧化层刻蚀纵向结构示意图；
图6、栅氧化及其刻蚀纵向结构示意图；
图7、淀积多晶硅及其刻蚀纵向结构示意图；
图8、第一次硼注入及其推进纵向结构示意图；
图9、砷注入及其推进纵向结构示意图；
图10、第二次硼注入及其推进纵向结构示意图；
图11、淀积金属及其刻蚀纵向结构示意图；
图12、减薄、背面金属化纵向结构示意图；
图13、本发明的VDMOS及其栅极上并联背靠背的单晶硅钳位二极管制造流程图。
具体实施方式
本发明的基本思路为：本发明公开了一种VDMOS的静电释放(英文简称ESD，即Electro-Static Discharge)的制造方法。包括SOI外延片，上层硅及中间氧化层刻蚀，栅氧化及其刻蚀，淀积多晶硅及其刻蚀，第一次硼注入及其推进，砷注入及其推进，第二次硼注入及其推进，淀积金属及其刻蚀，减薄、背面金属化。本发明的所涉及的新型的VDMOS的静电释放的制造方法，以新的SOI外延片为基材，替代传统的无中间二氧化硅的普通外延片，如图3所示，以并联背靠背的单晶硅钳位二极管制造流程的替代并联背靠背的多晶硅钳位二极管，以不同的多晶硅掩膜版去除栅氧化层，多晶硅层及金属层，提高钳位二极管的导电性能，大大的改善静电泄露能力；明显的减小钳位二极管反向漏电，消除VDMOS功率器件静态功耗，提高了VDMOS功率器件的质量及可靠性。
附图2至附图12中，1为上层硅，2为SOI中间氧化层，3为N型外延层， 4为N型重掺杂层，5为栅氧化层，6为多晶硅层，7为第一次硼扩散层层，8为硼扩散区，8为硼扩散区，9为第二次硼扩散区层，10为金属电极。
下面结合附图和具体实施例对本发明做进一步详细描述。
本发明公开了一种VDMOS的静电释放(英文简称ESD，即Electro-Static Discharge)的制造方法。包括SOI外延片，上层硅及中间氧化层刻蚀，栅氧化及其刻蚀，淀积多晶硅及其刻蚀，第一次硼注入及其推进，砷注入及其推进，第二次硼注入及其推进，淀积金属及其刻蚀，减薄、背面金属化。与传统的VDMOS的静电释放的制造方法相比，这种新型的VDMOS的静电释放的制造方法的最大区别是，本发明的所涉及的工艺方法，SOI外延片为基材，替代传统的无中间二氧化硅的普通外延片，以并联背靠背的单晶硅钳位二极管制造流程的替代并联背靠背的多晶硅钳位二极管，以不同的多晶硅掩膜版去除多余的栅氧化层，多晶硅层及金属层，提高钳位二极管的正向导电性能，大大的改善静电泄露能力；减小钳位二极管反向漏电，消除VDMOS功率器件静态功耗，提高了VDMOS功率器件的质量及可靠性。
对于VDMOS来说，由于有接近无限大的静态输入电阻，其输入端栅极是通过栅氧的电位控制沟道的关断及导通，又由于栅极的栅氧化层是完全绝缘的，所以栅极上积累的电荷无法泄露。随着栅极的电荷持续增加，随之而来的电压会快速上升。当电压上升到一定的程度，栅氧化层承受的电场增加到它所具有的极限值，栅氧化层会发生击穿，静电释放以极高的强度迅速发生并导致栅氧化层损坏，栅氧化层不再具有绝缘性，VDMOS会同时被损坏，从而导致整个电路被损坏。
为了抑制VDMOS栅极上积累的电荷，同时释放栅极上原来积累的电荷，人们在VDMOS栅极上并联背靠背的钳位二极管。这些被并联上的背靠背的钳位二极管有着抑制VDMOS栅极上电荷的积累，同时可以泄露栅极上原来积累的电荷，并且还通过钳位电压的方法，瞬间将VDMOS栅极上突袭的电荷降低到一个安全的范围，如图1所示，将第二次硼注入用的光刻版移除后，在步骤 (4)形成的多晶硅层上淀积金属，形成2.5微米～4微米的导电金属层，导电金属层经过研磨镂空后形成金属连线和压点选择刻蚀金属用的光刻版覆盖在金属层的表面，将从刻蚀金属用的光刻版的镂空区域裸露的金属层刻蚀掉，形成金属连线和压点；VDMOS功率器件和两个单晶硅钳位二极管，通过金属连线并联起来，如图1所示，压点就是GATE，DRAIN，SOURCE这样的金属接线端，方便接线引出。
为了工艺方便，通常将这种背靠背的钳位二极管，制作在位于压点下面的多晶硅上，如图2所示。
多晶硅与单晶硅虽然都是由硅原子堆积形成，但是在物理性质和电学性质方面有很大的区别。多晶硅与单晶硅的区别是，当熔融的单质硅凝固时，硅原子以金刚石晶格机构排列成许多晶核，如果这些晶核长成晶面取向相同的晶粒，则形成单晶硅。如果这些晶核长成取向不同的晶粒时，则形成多晶硅。
与单晶硅相比，多晶硅的导电性能很低。不象单晶硅中晶格十分整齐，多晶硅晶格排列比较杂乱，相对应的费米能级也很不平整，所以多晶硅钳位二极管二极管的正向导电性能很差，不利于静电泄露；而且钳位二极管反向漏电十分严重，增加了的VDMOS功率器件静态功耗，对VDMOS功率器件的质量和可靠性的有比较大的影响，从而影响航空航天中的元器件的质量及可靠性。
与单晶硅相比，多晶硅的导电性能很低。不像单晶硅中晶格十分整齐，多晶硅晶格排列比较杂乱，相对应的费米能级也很不平整，所以多晶硅钳位二极管的正向导电性能很差，不利于静电泄露；而且钳位二极管泄露漏电十分严重，增加了的VDMOS功率器件静态功耗，对VDMOS功率器件的质量和可靠性的有比较大的影响，从而影响航空航天中的元器件的质量及可靠性。本发明采用新型的SOI外延片替代传统的外延片的方法，以完美晶格排列的多晶硅替代多晶硅制作钳位二极管，从VDMOS功率器件最开始，即制作VDMOS功率器件材料上，将钳位二极管和VDMOS功率器件有源区有效隔离，从而有效地消除钳位二极管泄露漏电流。
根据目前的工业的标准，VDMOS功率器件栅极泄露电流，一般不要大于1uA，对产品质量要求更高的要求到0.1uA以下。由于传统的多晶硅二极管的晶体结构排列的规律比较差，按照余误差分布(一种质量检验常用的数学统计方法)，只有30％的产品DMOS功率器件栅极泄露电流小于1uA，同时，只有1％的产品DMOS功率器件栅极泄露电流小于0.1uA。所以传统的钳位多晶硅二极管的VDMOS功率器件栅极静电保护，对产品的成品率影响还是十分突出的。而采用本发明从新材料到新的工艺的制作方法，可以把这种钳位二极管泄露漏电流减小到0。
本发明制作方法，采用了新的材料，使用了有所差异的工艺，并设计了新的光刻掩模版，从而将VDMOS功率器件栅极的钳位二极管泄露漏电流减小到0，其具体工艺如下：
(1)准备SOI外延片。该SOI外延片包括上层硅1，中间二氧化硅层2，下层硅，下层硅包括N型外延层3和N型重掺杂层4。如图4所示，上层硅1，中间二氧化硅层2、N型外延层3、N型重掺杂层4从上表面到下(即背面)依次排列，SOI外延片的上层硅1的电阻率在1欧姆厘米～13欧姆厘米，SOI外延片的上层硅的厚度为2微米～10微米，中间二氧化硅层的厚度为0.2微米～2微米。这种新的材料从VDMOS功率器件制作开始就将钳位二极管和VDMOS功率器件有源区，分为不同的层，从而比传统VDMOS功率器件进行了更为有效隔离，从而为将VDMOS功率器件栅极的钳位二极管泄露漏电流减小到0做了充分的准备。
(2)如图5所示，将选定的光刻掩模版覆盖在SOI外延片的上层硅上，用硅腐蚀液腐蚀从光刻掩模版的镂空区域裸露的上层硅后，露出中间二氧化硅层，用氢氟酸腐蚀露出的中间二氧化硅层。通过这个步骤，将钳位二极管和VDMOS功率器件有源区分为不同的层以及不同的区域，为钳位二极管及VDMOS功率器件有源区的制作做准备。须指出的这里使用了本发明特有的光刻掩模版。
(3)将步骤(2)的光刻版从SOI外延片的上层硅上移除后，对SOI外延片进行氧化，使上层硅和下层硅的表面形成二氧化硅层，即完成栅氧化，形成栅氧化层5，如图6所示。须指出的这里使用了本发明特有的光刻掩模版。
(4)在步骤(3)形成的栅氧化层上，淀积多晶硅，形成多晶硅层6，将选定的另一块光刻版覆盖在SOI外延片的晶硅层的表面，对从光刻版的镂空区域裸露的多晶硅层6和多晶硅层6下的栅氧化层全部刻蚀掉，形成结构图7所示。须指出的这里使用了本发明特有的光刻掩模版。
(5)将步骤(4)的光刻版移除后，再将选择的第一次硼注入用的光刻版覆盖在SOI外延片的多晶硅层所在的表面，用离子注入的方法，对第一次硼注入用的光刻版上镂空区域进行硼注入，并在1000℃～1100℃的温度下，退火100分钟～300分钟，形成第一次硼注入区7，如图8所示。本次注入并退火，将形成VDMOS功率器件的阈值。
(6)将步骤(5)的硼注入用的光刻版移除后，将选择的砷注入用的光刻版覆盖在SOI外延片的多晶硅层所在的表面，用离子注入的方法，对砷注入用的光刻版上镂空区域进行砷注入，并在900℃～1000℃的温度下，退火20分钟～80分钟，形成砷注入区8，如图9所示。。本次注入并退火，将形成VDMOS功率器件的源极，即VDMOS功率器件接地端。
(7)将步骤(6)的砷注入用的光刻版移除后，再将选择的第二次硼注入用的光刻版覆盖在SOI外延片的多晶硅层所在的表面，用离子注入的方法，对第二次硼注入用的光刻版上镂空区域进行硼注入，并在900℃～1000℃的温度下，退火20分钟～80分钟。形成第二次硼注入区9，如图10所示。本次注入并退火，将形成VDMOS功率器件的衬底接触，稳定VDMOS功率器件电学特性。
(8)将步骤(7)的第二次硼注入用的光刻版移除后，在步骤(4)形成的多晶硅层上淀积金属，形成2.5微米～4微米的导电金属层11，选择刻蚀金属用的光刻版覆盖在金属层的表面，将从刻蚀金属用的光刻版的镂空区域裸露的 金属层刻蚀掉，形成金属电极及器件并联排列连线层11如图11所示。本次注入并退火，将形成VDMOS功率器件的源极，即VDMOS功率器件接地端。
(9)将步骤(8)刻蚀金属用的光刻版移除后，在步骤(8)刻蚀后保留的金属层表面涂胶进行保护，将下层硅不接触二氧化硅的表面用物理的方法研磨，并将研磨后的SOI外延片清洗后，将下层硅不接触二氧化硅的表面淀积一层钛镍银合金层11，即形成带有静电释放的VDMOS功率器件，，如图12所示。。
步骤(1)中准备SOI外延片，该SOI外延片包括上层硅，中间二氧化硅层，将钳位二极管和VDMOS功率器件分为两层硅，并进行分别制作，即先制作VDMOS功率器件有源MOS器件部分，再制作单晶硅钳位二极管，如图12所示的砷注入区8，第二次硼注入区9和金属电极及器件并联排列连线层11所示的区域。
在分别制作单晶硅钳位二极管和有源MOS器件使用了如权利所述的不同退火温度及不同的光刻版。须指出的这里权利1中的2，3，4步骤中使用了三张本发明特有的光刻掩模版，如图12所示。
本发明所淀积的多晶硅不再用于钳位二极管的制作，同时，本发明将完全腐蚀除去压点下面的多晶硅。本发明如图12所示的砷注入区8，第二次硼注入区9和金属电极及器件并联排列连线层11为本发明特有的单晶硅钳位二极管区域。
图13为本发明的VDMOS及其栅极上并联背靠背的单晶硅钳位二极管制造流程图。
本发明的一种高可靠的单晶硅钳位二极管的VDMOS功率器件栅极静电保护的制造方法，这种单晶硅钳位二极管的VDMOS功率器件栅极静电保护的制造方法，虽然稍微提高了VDMOS功率器件外延片的制作成本，但是，它提供了晶体结构完美排列的单晶硅钳位二极管的VDMOS功率器件栅极静电保护替代了多晶硅钳位二极管的VDMOS功率器件栅极静电保护技术。由于单晶硅钳位二极管的晶体结构是完美排列的，所以的泄露电流几乎是0，也就是说，按照余误差分 布，这种VDMOS功率器件栅极静电的泄露电流的小于0.1uA。可以达到99.99％以上，效果显著。
Claims (7)
1.一种高可靠的VDMOS输入端静电泄露的制造方法，其特征在于：步骤如下：
(1)准备SOI外延片，该SOI外延片包括上层硅，中间二氧化硅层，下层硅，下层硅包括N型外延层和N型重掺杂层，上层硅，中间二氧化硅层、N型外延层、N型重掺杂层从上到下依次排列；
(2)将选定的光刻版覆盖在步骤(1)的SOI外延片的上层硅上，用硅腐蚀液腐蚀从光刻版的镂空区域裸露的上层硅后，露出中间二氧化硅层，用氢氟酸腐蚀露出的中间二氧化硅层；
(3)将步骤(2)的光刻版从SOI外延片的上层硅上移除后，对SOI外延片进行氧化，使上层硅和下层硅的表面形成二氧化硅层，即完成栅氧化，形成栅氧化层；
(4)在步骤(3)形成的栅氧化层上，淀积多晶硅，形成多晶硅层，将选定的另一块光刻版覆盖在SOI外延片的晶硅层的表面，对从光刻版的镂空区域裸露的多晶硅层和多晶硅层下的栅氧化层全部刻蚀掉；
(5)将步骤(4)的光刻版移除后，再将选择的第一次硼注入用的光刻版覆盖在SOI外延片的多晶硅层所在的表面，用离子注入的方法，对第一次硼注入用的光刻版上镂空区域进行硼注入，并在1000℃～1100℃的温度下，退火100分钟～300分钟；
(6)将步骤(5)的硼注入用的光刻版移除后，将选择的砷注入用的光刻版覆盖在SOI外延片的多晶硅层所在的表面，用离子注入的方法，对砷注入用的光刻版上镂空区域进行砷注入，并在900℃～1000℃的温度下，退火20分钟～80分钟；
(7)将步骤(6)的砷注入用的光刻版移除后，再将选择的第二次硼注入用的光刻版覆盖在SOI外延片的多晶硅层所在的表面，用离子注入的方法，对第二次硼注入用的光刻版上镂空区域进行硼注入，并在900℃～1000℃的温度下，退火20分钟～80分钟；
(8)将步骤(7)的第二次硼注入用的光刻版移除后，在步骤(4)形成的多晶硅层上淀积金属，形成2.5微米～4微米的导电金属层，选择刻蚀金属用的光刻版覆盖在金属层的表面，将从刻蚀金属用的光刻版的镂空区域裸露的金属层刻蚀掉；
(9)将步骤(8)刻蚀金属用的光刻版移除后，在步骤(8)刻蚀后保留的金属层表面涂胶进行保护，将下层硅不接触二氧化硅的表面用物理的方法研磨，并将研磨后的SOI外延片清洗后，将下层硅不接触二氧化硅的表面淀积一层钛镍银合金层，即形成带有静电释放的VDMOS功率器件。
2.根据权利要求1所述的一种高可靠的VDMOS输入端静电泄露的制造方法，其特征在于：所述SOI外延片的上层硅的电阻率在1欧姆厘米～13欧姆厘米，SOI外延片的上层硅的厚度为2微米～10微米，中间二氧化硅层的厚度为0.2微米～2微米。
3.根据权利要求1所述的一种高可靠的VDMOS输入端静电泄露的制造方法，其特征在于：所述步骤(1)中准备SOI外延片，该SOI外延片包括上层硅，中间二氧化硅层，将钳位二极管和VDMOS功率器件分别在上层硅，中间二氧化硅层这两层硅上制作，即先制作VDMOS功率器件有源MOS器件部分，再制作单晶硅钳位二极管。
4.根据权利要求3所述的一种高可靠的VDMOS输入端静电泄露的制造方法，其特征在于：在分别制作单晶硅钳位二极管和有源MOS器件使用了不同退火温度及不同的光刻版。
5.根据权利要求1所述的一种高可靠的VDMOS输入端静电泄露的制造方法，其特征在于：所述淀积的多晶硅只是用于VDMOS功率器件栅的制作，不再用于钳位二极管的制作。
6.根据权利要求1所述的一种高可靠的VDMOS输入端静电泄露的制造方法，其特征在于：所述步骤(8)中，将从刻蚀金属用的光刻版的镂空区域裸露的金属层刻蚀掉，完全刻蚀掉压点下面的多晶硅，形成金属连线和压点。
7.根据权利要求6所述的一种高可靠的VDMOS输入端静电泄露的制造方法，其特征在于：所述VDMOS功率器件和钳位二极管，通过金属连线并联起来，压点用于引出连线。
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| Application Number | Priority Date | Filing Date | Title |
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Family Applications (1)
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