Nothing Special   »   [go: up one dir, main page]

CN105938825B - 半导体图像接收装置 - Google Patents

半导体图像接收装置 Download PDF

Info

Publication number
CN105938825B
CN105938825B CN201610307746.6A CN201610307746A CN105938825B CN 105938825 B CN105938825 B CN 105938825B CN 201610307746 A CN201610307746 A CN 201610307746A CN 105938825 B CN105938825 B CN 105938825B
Authority
CN
China
Prior art keywords
bonding
electrode
semiconductor
wiring
dummy
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201610307746.6A
Other languages
English (en)
Other versions
CN105938825A (zh
Inventor
藤井宣年
香川恵永
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Corp
Original Assignee
Sony Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from JP2011115634A external-priority patent/JP5970747B2/ja
Priority claimed from JP2011129190A external-priority patent/JP5919653B2/ja
Application filed by Sony Corp filed Critical Sony Corp
Publication of CN105938825A publication Critical patent/CN105938825A/zh
Application granted granted Critical
Publication of CN105938825B publication Critical patent/CN105938825B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/7684—Smoothing; Planarisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49866—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers characterised by the materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Layout of the interconnection structure
    • H01L23/5286—Arrangements of power or ground buses
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53238—Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/09—Structure, shape, material or disposition of the bonding areas after the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of semiconductor or other solid state devices
    • H01L25/03—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H10D89/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of semiconductor or other solid state devices
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, the devices being individual devices of subclass H10D or integrated devices of class H10
    • H01L27/14634—
    • H01L27/14636—
    • H01L27/1464—
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05541—Structure
    • H01L2224/05547—Structure comprising a core and a coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05571—Disposition the external layer being disposed in a recess of the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0612—Layout
    • H01L2224/0613—Square or rectangular array
    • H01L2224/06131—Square or rectangular array being uniform, i.e. having a uniform pitch across the array
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0612—Layout
    • H01L2224/0613—Square or rectangular array
    • H01L2224/06133—Square or rectangular array with a staggered arrangement, e.g. depopulated array
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0612—Layout
    • H01L2224/0616—Random array, i.e. array with no symmetry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0651—Function
    • H01L2224/06515—Bonding areas having different functions
    • H01L2224/06517—Bonding areas having different functions including bonding areas providing primarily mechanical bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/0805—Shape
    • H01L2224/08052—Shape in top view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/0805—Shape
    • H01L2224/0807—Shape of bonding interfaces, e.g. interlocking features
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08121—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the connected bonding areas being not aligned with respect to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08123—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting directly to at least two bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/08147—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bonding area connecting to a bonding area disposed in a recess of the surface of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/09—Structure, shape, material or disposition of the bonding areas after the connecting process of a plurality of bonding areas
    • H01L2224/0951—Function
    • H01L2224/09515—Bonding areas having different functions
    • H01L2224/09517—Bonding areas having different functions including bonding areas providing primarily mechanical support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/80053—Bonding environment
    • H01L2224/80095—Temperature settings
    • H01L2224/80099—Ambient temperature
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/8019—Arrangement of the bonding areas prior to mounting
    • H01L2224/80194—Lateral distribution of the bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/8034—Bonding interfaces of the bonding area
    • H01L2224/80357—Bonding interfaces of the bonding area being flush with the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80895—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically conductive surfaces, e.g. copper-copper direct bonding, surface activated bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80896—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically insulating surfaces, e.g. oxide or nitride layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes
    • H01L2225/04—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same main group of the same subclass of class H10
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes
    • H01L2225/04—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same main group of the same subclass of class H10
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06565—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices having the same size and there being no auxiliary carrier between the devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00012—Relevant to the scope of the group, the symbol of which is combined with the symbol of this group
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12043—Photo diode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Bipolar Transistors (AREA)
  • Noodles (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)
  • Junction Field-Effect Transistors (AREA)

Abstract

本发明提供了一种半导体图像接收装置，其包括：第一半导体部件，其包括光电转换层和第一配线层，第一配线层包括第一层间绝缘膜、第一电极焊盘和第一虚设电极；第二半导体部件，其包括第二配线层，第二配线层包括第二层间绝缘膜、第二电极焊盘和第二虚设电极，第一电极焊盘埋在第一层间绝缘膜内，第一虚设电极埋在第一层间绝缘膜内，并与光电转换层电气独立地配置，第二电极焊盘埋在第二层间绝缘膜内，并与所述第一电极焊盘接合，且第二虚设电极埋在第二层间绝缘膜内，并与第一虚设电极接合。本发明中的半导体图像接收装置具有更可靠的接合面。

Description

半导体图像接收装置
本申请是申请日为2012年5月16日、发明名称为“半导体装置”的申请号为201280021467.3专利申请的分案申请。
技术领域
本技术涉及一种其中两个以上的半导体部件接合和层叠的半导体装置。
背景技术
在现有技术中，例如，在通过将半导体部件贴合在一起形成三维集成电路等的情况下，可以使用直接接合设置在半导体部件的贴合面上的Cu电极的方法(例如，参照参照PTL 1、PTL 4和PTL 5)。例如，下面的PTL 1公开了通过Cu电极(接合焊盘)接合其中形成光接收元件的第一基板和其中形成周边电路的第二基板。在这种方法中，包含在各半导体部件中的Cu电极和层间绝缘膜在同一面上平坦化，并且贴合在一起，从而将对向的Cu电极和对向的层间绝缘膜接合在一起。
然而，在半导体部件之间的电连接时，难于在各半导体部件中包含的Cu电极之间直接接触，并且难于确保接合面的平坦性达到使得接合面接合在一起的程度。例如，在半导体部件的接合面通过CMP(化学机械抛光)法平坦化的情况下，为了抑制接合面的凹陷发生，需要严格设定抛光条件。此外，难以稳定和持续地实施设定的条件。
因此，已经提出了通过使Cu电极和层间绝缘膜没有完全平坦化并经由例如湿蚀刻、干蚀刻等仅仅除去层间绝缘膜的一部分，从而使Cu电极从层间绝缘膜突出(例如，参照PTL 2和NPL 1)。
另一方面，在未进行接合的一般的半导体部件中，通过提供具有均匀配线密度的虚设图案抑制凹陷(例如，参照下面的PTL 3)。此外，在测量以这种方式贴合在一起的半导体部件之间的接合强度的情况下，迄今已知的是例如NPL 2中记载的所谓的刀片试验。
此外，通常，当Cu电极接合在一起时，例如，大面积的Cu板被接合在一起以抑制错位和接触电阻增加等。然而，当形成各Cu板时，通常，在Cu板的接合面上进行CMP(化学机械抛光)处理。因此，当形成具有宽的宽度(例如，5μm以上)的Cu板时，通过CMP处理容易在Cu板的接合面上产生凹陷(凹部)。
这里，图19示出当具有凹陷接合面的Cu板接合在一起时接合界面附近的状态。需要注意的是，图19示出其中第一半导体芯片1401的Cu电极和第二半导体芯片1402的Cu电极接合在一起的例子。在第一半导体芯片1401的接合焊盘1403的接合面和第二半导体芯片1402的接合焊盘1404的接合面发生凹陷的情况下，当各接合面接合在一起时，在接合界面Sj处产生气泡等。在这种情况下，例如，在接合界面Sj处可能会发生导通故障或接触电阻增加，并因而接合性可能显著劣化。
为了解决这个问题，在PTL 5中，提出了一种通过在接合焊盘内形成多个开口来抑制凹陷发生的技术。
图20示出在PTL 5中提出的接合焊盘的示意性俯视图。通过在板状焊盘中分散多个矩形开口1406形成在PTL 5中提出的接合焊盘1405。需要注意的是，尽管图20中未示出，但是绝缘层(介电层)形成在接合焊盘1405的开口1406内。当接合焊盘1405具有这样的构造时，具有大面积(宽的宽度)的电极部分没有形成在接合焊盘1405内，并因而抑制了凹陷的发生。
引用文献列表
专利文献
[PTL 1]日本未经审查的专利申请公开No.2006-191081
[PTL 2]日本未经审查的专利申请公开(PCT申请的公开日文翻译)No.2006-522461
[PTL 3]日本未经审查的专利申请公开No.H11-265866
[PTL 4]日本专利No.3532788的说明书
[PTL 5]日本未经审查的专利申请公开No.2010-103533
非专利文献
[NPL 1]J.J.McMahon,J.-Q.Luand R.J.Gutmann,IEEE 55th ECTC,2005
[NPL 2]W.P.Maszara,G.Goetz,A.Caviglia and J.B.McKitterick,J.Appl.Phys.6 4(10)1988，pp.4943
发明内容
因此，迄今已经提出各种方法更牢固地接合半导体部件；然而，还没有发现可靠的方法。此外，希望在Cu电极之间的接合界面处进一步抑制例如导通故障和接触电阻增加等的发生。因此，需要具有更可靠的接合面的半导体装置。
因此，希望提供一种具有更可靠的接合面的半导体装置。
根据本技术的实施方案的一种半导体图像接收装置，其包括：第一半导体部件，其包括光电转换层和第一配线层，所述第一配线层包括第一层间绝缘膜、第一电极焊盘和第一虚设电极；第二半导体部件，其包括第二配线层，所述第二配线层包括第二层间绝缘膜、第二电极焊盘和第二虚设电极，其中，所述第一电极焊盘埋在所述第一层间绝缘膜内，并具有与所述第一层间绝缘膜的表面在同一侧上的表面，所述第一虚设电极埋在所述第一层间绝缘膜内，具有与所述第一层间绝缘膜的所述表面在同一侧上的表面，并与所述光电转换层电气独立地配置，所述第二电极焊盘埋在所述第二层间绝缘膜内，具有与所述第二层间绝缘膜的表面在同一侧上的表面，并且与所述第一电极焊盘接合，并且所述第二虚设电极埋在所述第二层间绝缘膜内，具有与所述第二层间绝缘膜的所述表面在同一侧上的表面，并与所述第一虚设电极接合。
在根据本技术的实施方案的半导体图像接收装置中，通过在第一配线层和第二配线层之间的接合面上配置虚设电极，将虚设电极接合在一起。因此，进行金属接合的面积增大。
在根据本技术的实施方案的半导体图像接收装置中，在第一配线层和第二配线层之间的接合面中，进行金属接合的面积增大。因此，第一配线层和第二配线层之间的接合强度增强，并且可以获得具有更可靠的接合面的半导体图像接收装置。
附图说明
图1A、图1B和图1C是示出根据本技术第一实施方案的半导体装置的图。
图2A、图2B和图2C是示出根据本技术第二实施方案的半导体装置的图。
图3A和图3B是示出根据本技术第三实施方案的半导体装置的图。
图4A和图4B是示出根据本技术第四实施方案的半导体装置的图。
图5A和图5B是示出根据本技术第五实施方案的半导体装置的图。
图6是示出根据本技术第六实施方案的半导体图像接收装置的图。
图7是用于说明接合错位的问题的图。
图8是用于说明接合错位的问题的图。
图9是根据本技术第七实施方案的半导体装置的各Cu接合部的示意性构成图。
图10是在根据第七实施方案的半导体装置中接合界面附近的区域的示意性断面图。
图11是根据第七实施方案的半导体装置的Cu电极之间的接合区域的示意性构成图。
图12是根据本技术第八实施方案的半导体装置的各Cu接合部的示意性构成图。
图13是根据本技术第九实施方案的半导体装置的各Cu接合部的示意性构成图。
图14是根据第九实施方案的半导体装置的Cu电极之间的接合区域的示意性构成图。
图15是根据本技术第十实施方案的半导体装置(固态图像拾取装置)的示意性构成断面图。
图16A、图16B和图16C是示出根据比较例的半导体装置的图。
图17是根据变形例1的Cu电极之间的接合区域的示意性构成图。
图18是示出适用本技术的半导体装置(固态图像拾取装置)的电子设备的例子的图。
图19是用于说明现有技术中凹陷对于Cu电极之间的接合的影响的图。
图20是现有技术中的接合焊盘的示意性俯视图。
具体实施方式
下面参照附图详细说明本技术的某些实施方案。
(第一实施方案)
图1A是根据第一实施方案的半导体装置100的示意性断面图。根据本实施方案的半导体装置100包括第一半导体部件10和与第一半导体部件10接合的第二半导体部件20。此外，图1B是示出第一半导体部件10的接合面的图，图1A是沿着图1B的线L1的断面图。此外，图1C是沿着图1B的线L2的断面图。
如图1A和图1C所示，第一半导体部件10包括例如基板1和形成在基板1上的第一配线层2。此外，尽管图中未示出，但是例如，诸如晶体管或二极管等半导体元件形成在基板1上。例如，由SiO2、NSG(非掺杂的硅酸盐玻璃)、PSG(磷硅玻璃)或TEOS(四乙氧基硅烷)制成的平坦化膜设置在半导体元件上，并且第一配线层2形成在平坦化膜上。此外，第一半导体部件10可以具有其中多个配线层层叠的多层配线构造。然而，在这种情况下，在各配线层中，第一配线层2最靠近第二半导体部件20配置。
例如由Cu制成的第一电极焊盘4和例如由Cu制成的虚设电极5设置在第一配线层2中。此外，第一电极焊盘4和虚设电极5埋在例如由诸如有机硅玻璃等低介电常数材料或SiO2等制成的层间绝缘膜3内。第一电极焊盘4、虚设电极5和层间绝缘膜3的更远离基板1的各自表面位于同一面内，从而在第一配线层2和后述的第二配线层9之间形成接合面Pj。
此外，通孔12连接到各第一电极焊盘4，各第一电极焊盘4经由通孔12连接到配线(图未示)。连接到一个配线的第一电极焊盘的数量被确定为使得连接到该配线和通孔12的焊盘4的总电阻值等于配线所需的电阻值。通过连接多个第一电极焊盘4到一个配线可以获得与在配置大面积的焊盘的情况下类似的效果。
第二半导体部件20包括例如基板11和形成在基板11上的第二配线层9。此外，例如，诸如晶体管或二极管等半导体元件(图未示)可以形成在基板11上。第二半导体部件20可以具有其中多个配线层层叠的多层配线构造；然而，在各配线层中，第二配线层9位于最远离基板11的位置(最上层)。
第二配线层9包括例如由Cu制成的第二电极焊盘7、例如由Cu制成的虚设电极8和层间绝缘膜6。此外，第二电极焊盘7和虚设电极8埋在层间绝缘膜6内。层间绝缘膜6可以由与层间绝缘膜3相同的材料制成。第二电极焊盘7、虚设电极8和层间绝缘膜6的更远离基板11的各自表面位于同一面内，从而在第一配线层2和第二配线层9之间形成接合面Pj。此外，通孔13连接到各第二电极焊盘7，各第二电极焊盘7经由通孔13连接到配线(图未示)。
此外，第一电极焊盘4和第二电极焊盘7以及虚设电极5和虚设电极8相对于接合面Pj面对称地配置。第一电极焊盘4、虚设电极5和层间绝缘膜3分别在接合面Pj处接合到第二电极焊盘7、虚设电极8和层间绝缘膜6。诸如等离子体接合等各种技术可以用于这种接合。
第一半导体部件10和第二半导体部件20通过第一电极焊盘4和第二电极焊盘7之间的接合彼此电连接。另一方面，虚设电极5和虚设电极8没有使第一半导体部件10和第二半导体部件20彼此电连接，并且与其周围电气独立地配置。
这里，如图1B所示，虚设电极5(虚设电极8)配置在各第一电极焊盘4(第二电极焊盘7)之间。通过以这样的方式配置虚设电极5(虚设电极8)并且将虚设电极5和虚设电极8接合在一起增加了金属之间的接合面积。因此，第一半导体部件10和第二半导体部件20之间的接合强度增强。
在象现有技术中那样未设置虚设电极的情况下，例如，当第一半导体部件10和第二半导体部件20没有对准时，可能存在由Cu制成的电极焊盘和层间绝缘膜如SiO2膜接合在一起的部分。与Cu和Cu之间的接合相比，Cu和SiO2薄膜之间的接合的强度极弱。因此，在接合面内容易发生接合强度的变化。
另一方面，在根据本实施方案的半导体装置100中，由于包括虚设电极(虚设电极8)以增加金属之间的接合面积，因此尽管轻微错位也可以维持高的接合强度。需要注意的是，金属之间的接合面积的增加作用不依赖于虚设电极5(虚设电极8)的配置图案是否是例如一样的。因此，在增强接合强度是唯一目的的情况下，所有的虚设电极可以不接合在一起，并且至少具有足以获得目标接合强度的大面积的虚设电极可以贴合在一起。
此外，通过在各第一电极焊盘4(第二电极焊盘7)之间配置虚设电极5(虚设电极8)可以使接合面Pj中的金属配线密度是均匀的。因此，例如，当通过CMP法等形成接合面Pj时，可以抑制接合面Pj的凹陷或侵蚀的发生。这种效果也不依赖于虚设电极5(虚设电极8)的配置图案，并且只要虚设电极5的面积密度满足在预定的CMP条件下不发生凹陷或侵蚀的预定值，配置图案就可以适宜地变化。
此外，虚设电极5(虚设电极8)例如可以仅配置在易于发生凹陷的第一电极焊盘4(第二电极焊盘7)的周围。换句话说，面积密度满足预定值的虚设电极5(虚设电极8)可以仅配置在希望抑制凹陷和侵蚀等的位置。
(第二实施方案)
在第一实施方案中，第一电极焊盘4和第二电极焊盘7以及虚设电极5和虚设电极8相对于接合面Pj面对称地配置。然而，如上所述，它们不必须面对称地配置。
图2A是示出根据第二实施方案的半导体装置200的第一半导体部件10的接合面的图，图2B是示出第二半导体部件20的接合面的图。此外，图2C是半导体装置200沿着图2A和图2B中示出的线L3的断面图。需要注意的是，相同的部件用与第一实施方案中相同的附图标记表示，并且不再说明。此外，在本实施方案中，第一配线层2和第二配线层9以外的构成与第一实施方案中相同(参照图1C)；因此，在图2C中，仅示出了第一配线层2和第二配线层9。
根据本实施方案的半导体装置200包括第一半导体部件10和与第一半导体部件10接合的第二半导体部件20。第一半导体部件10包括第一配线层2，第二半导体部件20包括第二配线层9。在第一配线层2和第二配线层9中，第一电极焊盘4、第二电极焊盘7、虚设电极5和虚设电极8的配置图案与第一实施方案中不同。
例如，在图2C的区域T1中，两个第一电极焊盘4和一个虚设电极5接合到一个第二电极焊盘7。此外，在区域T2中，两个虚设电极5接合到一个虚设电极8。因此，在本实施方案中，第一电极焊盘4和第二电极焊盘7以及虚设电极5和虚设电极8没有相对于接合面Pj面对称地配置。然而，由于多个虚设电极5接合到第二电极焊盘7和虚设电极8，因此象第一实施方案中那样，接合强度增强。
此外，在本实施方案中，由于虚设电极5(虚设电极8)配置在各第一电极焊盘4(第二电极焊盘7)之间，因此接合面Pj中的金属配线密度均匀，并且可以抑制当通过CMP法形成接合面Pj时引起的凹陷和侵蚀等。此外，其他构成实现的功能和效果也与第一实施方案中的类似。
(第三实施方案)
图3A是示出根据第三实施方案的半导体装置300的第一半导体部件10的接合面的图，图3B是半导体装置300沿着图3A中示出的线L4的断面图。此外，在本实施方案中，第一配线层2、第二配线层9、第三配线层18和第四配线层19以外的构成与第一实施方案中相同(参照图1C)；因此，在图3B中仅示出了配线层。
根据本实施方案的半导体装置300包括第一半导体部件10和第二半导体部件20。第一半导体部件10包括第一配线层2和第三配线层18。如图3A所示，在本实施方案中，第一配线层2中的第一电极焊盘4和虚设电极5具有相同的接合面形状，并且全部以等间隔配置。
此外，如图3B所示，第一电极焊盘4经由通孔12连接到第三配线层18中的配线21。需要注意的是，例如，由SiN等制成的扩散防止膜14形成在第一配线层2和第三配线层18之间。
第二半导体部件20包括第二配线层9和第四配线层19。第二配线层9中的第二电极焊盘7和虚设电极8相对于接合面Pj分别与第一电极焊盘4和虚设电极5面对称地配置。第二电极焊盘7经由通孔13连接到第四配线层19中的配线22。此外，例如，由SiN等制成的扩散防止膜15配置在第二配线层9和第四配线层19之间。
此外，在本实施方案中，设置虚设电极5和8，并且以这样的方式接合在一起；因此，第一半导体部件10和第二半导体部件20之间的接合强度增强。特别地，在本实施方案中，第一电极焊盘4(第二电极焊盘3)和虚设电极5(虚设电极8)具有相同的接合面形状，并且全部以等间隔配置；因此，配线(电极焊盘和虚设电极)的面积密度更均匀。因此，可以抑制当通过抛光形成接合面时引起的凹陷和侵蚀等；因此，接合面更平面化。因此，可以防止当第一半导体部件10和第二半导体部件20接合在一起时接合面Pj中的空隙的产生。
此外，在本实施方案中，即使配线21和22的布局彼此不同，但是第一电极焊盘4(第二电极焊盘7)和虚设电极5(虚设电极8)的布局在不改变布局的情况下也允许通用。在这种情况下，第一电极焊盘4、第二电极焊盘7、虚设电极5和虚设电极8也可以由例如相同的Cu电极构成。换句话说，从全部以等间隔配置的Cu电极中选择一些Cu电极用作第一电极焊盘4或第二电极焊盘7，并且通孔12和通孔13连接到所选择的Cu电极。对于配线21和22的任意图案，在不改变第一配线层2和第二配线层9中的Cu电极的布局的情况下，通过使用其他Cu电极作为虚设电极容易实现导通。因此，由于不必须在每次配线图案改变时改变接合在一起的电极的布局，因此设计成本降低。此外，其他构成实现的功能和效果也与第一实施方案中的类似。
(第四实施方案)
图4A是示出构成根据第四实施方案的半导体装置400的第一半导体部件10的接合面的图。需要注意的是，相同的部件用与第一实施方案中相同的附图标记表示，并且不再说明。此外，在本实施方案中，仅有第一电极焊盘4(第二电极焊盘7)和虚设电极5(虚设电极8)的布局与第一实施方案中不同，并且图4A中未示出其他构成。
如图4A所示，在本实施方案的第一半导体部件10中，虚设电极5仅配置在第一电极焊盘4的周围。由于虚设电极5以这样的方式配置，因此通过例如CMP法等抛光接合面之后，其中配置第一电极焊盘4和虚设电极5的周边区域允许确保基本上一样的平坦性。此外，在第二半导体部件20(图未示)中，第二电极焊盘7和虚设电极8相对于接合面分别与第一电极焊盘4和虚设电极5面对称地配置。因此，其中配置第二电极焊盘7和虚设电极8的周边区域以类似的方式允许确保基本上一样的平坦性。因此，在本实施方案中，第二电极焊盘7和虚设电极8也可以在不产生空隙的前提下分别接合到第一电极焊盘4和虚设电极5。
需要注意的是，象图4B所示的半导体装置410中那样，虚设电极5可以不配置在第一电极焊盘4周围的区域，而是配置在第一电极焊盘4以外的全部区域。尽管在图4B中仅示出了第一半导体部件10，但是第二半导体部件中的第二电极焊盘7和虚设电极8分别与第一半导体部件10中的第一电极焊盘4和虚设电极5面对称地配置。在这种情况下，虚设电极5不必须例如以等间隔配置。例如，当第一半导体部件10和第二半导体部件20接合在一起时，利用当选自多个虚设电极5和多个虚设电极8的一对以上接合在一起时获得的配线密度的布局，可以获得接合强度增强的效果。
(第五实施方案)
图5A是示出构成根据第五实施方案的半导体装置500的第一半导体部件10的接合面的图。此外，图5B是半导体装置500沿着图5A的线L5的断面图。需要注意的是，相同的部件用与第二实施方案中相同的附图标记表示，并且不再说明。此外，本实施方案与第二实施方案的不同之处仅在于设置有通孔23和24。因此，图5B中没有示出第一配线层2和第二配线层9以外的构成。
在根据本实施方案的半导体装置500中，通孔23连接到第一半导体部件10的虚设电极5。此外，通孔23接地。此外，通孔24连接到第二半导体部件20的虚设电极8，并且通孔24接地。
通过以这样的方式将所有的虚设电极5和8接地，可以使第一半导体部件10和第二半导体部件20的接地电平彼此相等。此外，在虚设电极5和8连接到电源电压的情况下，电源可以被共用。此外，其他构成实现的功能和效果也与第二实施方案中的类似。
(第六实施方案)
这里，作为根据本技术的半导体装置的更具体的例子，将说明半导体图像接收装置。图6是示出根据第六实施方案的半导体图像接收装置600的构成的图。需要注意的是，相同的部件用与第二实施方案中相同的附图标记表示(参照图2C)，并且不再说明。
根据本实施方案的半导体图像接收装置600包括第一半导体部件30和与第一半导体部件30接合的第二半导体部件40。第一半导体部件30包括例如Si基板33和在Si基板33上由互补金属氧化物形成的晶体管34。此外，多个配线层层叠在晶体管34上，第一配线层31形成在最远离基板33的位置(最上层)。此外，例如由SiCN或SiN等制成的扩散防止膜41配置在各配线层之间。
在第一配线层31中，配置例如由Cu制成的第一电极焊盘4和例如由Cu制成的虚设电极5。此外，第一电极焊盘4和虚设电极5埋在例如由诸如有机硅玻璃等低介电常数材料或SiO2等制成的层间绝缘膜39内，并且第一电极焊盘4、虚设电极5和层间绝缘膜39的更远离Si基板33的各自表面位于同一面内。此外，第一电极焊盘4经由通孔连接到更靠近Si基板33的配线层中的配线。
另一方面，在第二半导体部件40包括输出对应于接收光量的电气信号(电荷)的光电转换层35、配置在光电转换层35上的滤色片36和配置在滤色片36上的微透镜37。此外，在光电转换层35上，绝缘膜38形成在滤色片36以外的区域中。一个像素形成为对应于一个光电转换层35、一个滤色片36和一个微透镜37的一组。
配线层层叠在更远离光电转换层35的滤色片36的面上，第二配线层32形成在最远离光电转换层35的位置。需要注意的是，例如由SiCN或SiN制成的扩散防止膜42形成在配线层之间。此外，第二配线层32例如由诸如有机硅玻璃等低介电常数材料或SiO2等制成的层间绝缘膜43、第二电极焊盘7和虚设电极8构成。第二电极焊盘7和虚设电极8埋在层间绝缘膜43内，并且第二电极焊盘7、虚设电极8和层间绝缘膜43的更远离光电转换层35的各自表面位于同一面内。作为第一电极焊盘4、虚设电极5、第二电极焊盘7和虚设电极8的布局，可以采用第一至第五实施方案中示出的任意布局。
光电转换层35可以例如由光电二极管等构成。此外，第二半导体部件中包含的晶体管34是所谓的转移晶体管、复位晶体管和放大晶体管等，并且计算从光电转换层35输出的电荷。
此外，尽管图中未示出，半导体图像接收装置600还包括例如垂直驱动电路、列信号处理电路和水平驱动电路等电路。垂直驱动电路在垂直方向上逐行选择性地扫描各像素，并且将基于在光电转换层35中产生的电荷的像素信号供给到列信号处理电路。此外，列信号处理电路例如针对每列像素配置，并且对从一行的像素输出的信号在每个像素列中进行诸如噪声去除等信号处理。此外，水平驱动电路通过顺次输出水平扫描脉冲来顺次选择列信号处理电路，并使得各个列信号处理电路输出像素信号到水平信号线。
此外，在根据本实施方案的半导体图像接收装置600中，第一半导体部件30和第二半导体部件40通过虚设电极5和8接合在一起；因此，可以增强接合强度。此外，第一电极焊盘4、虚设电极5、第二电极焊盘7和虚设电极8的布局与第一至第五实施方案中的任一种类似；因此，接合面Pj可以在更均匀的平面中形成。因此，可以抑制凹陷和侵蚀；因此，可以防止在接合面Pj中产生空隙。此外，其他构成实现的功能和效果也与第一至第五实施方案中的类似。
(第七实施方案)
首先，参照图7和图8(a)和(b)简要地说明在使用上述PTL 5中提出的接合焊盘的情况下可能造成的接合错位的问题。需要注意的是，图7是包括具有与上述PTL 5中提出的接合焊盘类似的构成的接合焊盘的Cu接合部的示意性立体图。此外，图8(a)是在未发生接合错位的情况下接合界面Sj附近的区域的示意性断面图，图8(b)是在发生接合错位的情况下接合界面Sj附近的区域的示意性断面图。
第一Cu接合部1510包括其中形成有多个开口部1512的第一接合焊盘1511。另一方面，第二Cu接合部1520包括其中形成有多个开口部1522的第二接合焊盘1521。需要注意的是，第一Cu接合部1510和第二Cu接合部1520具有相同的构成，并且接合焊盘具有相等的尺寸，开口部具有相等的尺寸。
此外，第一Cu接合部1510经由通孔1503电连接到第一Cu配线1501，第二Cu接合部1520经由通孔1504电连接到第二Cu配线1502。需要注意的是，绝缘膜1513和绝缘膜1523分别形成在第一接合焊盘1511的开口部1512和第二接合焊盘1521的开口部1522中。
当在图7所示的构成中在第一Cu接合部1510和第二Cu接合部1520之间不发生接合错位的情况下，如图8(a)所示，第一接合焊盘1511和第二接合焊盘1521之间的接触面积最大化，并且接合界面Sj处的接触电阻最小化。另一方面，在发生接合错位的情况下，如图8(b)所示，第一接合焊盘1511和第二接合焊盘1521之间的接触面积减小(接合焊盘和绝缘膜之间的接触面积增大)，并且接合界面Sj处的接触电阻增大。
换句话说，图7所示的构成例能够解决上述的凹陷的问题；然而，当发生接合错位时，接合界面Sj处接触电阻可能显著变化。此外，当接合错位较大时，在接合界面Sj处可能会发生导通故障。因此，在本实施方案中，将说明以下构成例，其中，即使在包括电极部之间配置有绝缘膜的Cu接合部的半导体装置中在两个Cu接合部之间发生接合错位，也可以抑制接触电阻变化和导通故障等的发生。
(半导体装置的构成)
图9和图10示出根据第七实施方案的半导体装置的示意性构成。图9是根据本实施方案的半导体装置中的各Cu接合部的示意性立体图。此外，图10是在根据本实施方案的半导体装置中接合界面Sj附近的区域的示意性断面图。需要注意的是，为了简化说明，在图9和图10中，仅示出了Cu电极之间的一个接合区域附近的示意性构成。此外，在图9中，为了简化说明，仅示出了电极部，图中未示出诸如Cu阻挡层和层间绝缘膜等电极部周围设置的构成部。此外，在图9中，为了更清楚地示出各Cu接合部的构成，各Cu接合部分离地示出。
如图10所示，半导体装置1100包括第一配线部1101(第一半导体部)和第二配线部1102(第二半导体部)。在本实施方案中，更靠近第一配线部1101的后述的第一层间绝缘膜1015的表面和更靠近第二配线部1102的后述的第二层间绝缘膜1025的表面贴合在一起而形成半导体装置1100。
需要注意的是，作为第一配线部1101和第二配线部1102之间的接合技术，可以使用任意技术。例如，第一配线部1101和第二配线部1102可以使用诸如等离子体接合或常温接合等技术而接合。此外，第一配线部1101和第二配线部1102可以使用例如在诸如日本未经审查的专利申请公开No.2004-63859等文献中记载的形成技术而形成。
第一配线部1101包括第一半导体基板(图未示)、第一SiO2层1011、第一Cu配线1012(第一配线)、第一Cu阻挡膜1013和第一Cu扩散防止膜1014。第一配线部1101还包括第一层间绝缘膜1015、包含3个第一接合电极1016(第一电极)的第一Cu接合部1010(第一接合部)、第一Cu阻挡层1017和3个通孔1018。
第一SiO2层1011形成在第一半导体基板上。此外，第一Cu配线1012形成为埋在第一SiO2层1011的更远离第一半导体基板的表面中。需要注意的是，第一Cu配线1012例如连接到半导体装置1100内的预定的元件或电路等(图未示)。
第一Cu阻挡膜1013形成在第一SiO2层1011和第一Cu配线1012之间。需要注意的是，第一Cu阻挡膜1013是用于防止铜(Cu)从第一Cu配线1012扩散到第一SiO2层1011的薄膜，并且可以例如由Ti、Ta、Ru或其氮化物形成。
第一Cu扩散防止膜1014配置在第一SiO2层1011、第一Cu配线1012和第一Cu阻挡膜1013的区域上，除了形成通孔1018的区域。需要注意的是，第一Cu扩散防止膜1014是用于防止铜(Cu)从第一Cu配线1012扩散到第一层间绝缘膜1015的薄膜，并且可以例如由SiC、SiN或SiCN等的薄膜构成。此外，第一层间绝缘膜1015配置在第一Cu扩散防止膜1014上。
构成第一Cu接合部1010的3个第一接合电极1016配置成埋在第一层间绝缘膜1015的更远离第一Cu扩散防止膜1014的表面中。需要注意的是，此时，各第一接合电极1016连接到与其对应的通孔1018。此外，第一接合电极1016由Cu形成。
需要注意的是，如图9所示，各第一接合电极1016由在预定方向(第一方向)延伸的棒状电极构成。与各第一接合电极1016的延伸方向直交的截面为矩形状，矩形截面的尺寸和形状在延伸方向上是一致的。此外，在本实施方案中，3个第一接合电极1016在与第一接合电极1016的延伸方向直交的方向上以预定间隔平行配置。
第一Cu阻挡层1017配置在3个第一接合电极1016和3个通孔1018与第一层间绝缘膜1015之间，并且配置成覆盖3个第一接合电极1016和3个通孔1018。需要注意的是，第一Cu阻挡层1017可以例如由Ti、Ta、Ru或其氮化物形成。
通孔1018是将第一Cu配线1012和第一接合电极1016彼此电连接的纵孔配线，并且由Cu形成。此外，在本实施方案中，如图9和图10所示，3个通孔1018经由第一Cu阻挡层1017分别电连接到第一Cu配线1012。
另一方面，第二配线部1102包括第二半导体基板(图未示)、第二SiO2层1021、第二Cu配线1022(第二配线)、第二Cu阻挡膜1023和第二Cu扩散防止膜1024。第二配线部1102还包括第二层间绝缘膜1025、包含3个第二接合电极1026(第二电极)的第二Cu接合部1020(第二接合部)、第二Cu阻挡层1027和3个通孔1028。需要注意的是，在第二配线部1102中，第二Cu接合部1020以外的构成与第一配线部1101的对应构成类似；因此，这里仅说明第二Cu接合部1020的构成。
第二Cu接合部1020由3个第二接合电极1026构成，并且3个第二接合电极1026配置成埋在第二层间绝缘膜1025的更远离第二Cu扩散防止膜1024的表面中。需要注意的是，此时，各第二接合电极1026连接到与其对应的通孔1028。此外，第二接合电极1026由Cu形成。
如图9所示，象第一接合电极1016那样，各第二接合电极1026由在预定方向(第二方向)延伸的棒状电极构成。在本实施方案中，3个第二接合电极1026在与第二接合电极1026的延伸方向直交的方向上以预定间隔平行配置。
在本实施方案中，如图9所示，第二接合电极1026形成为使第二接合电极1026的延伸方向(第二方向)与第一接合电极1016的延伸方向(第一方向)交叉。需要注意的是，在本实施方案中，第二接合电极1026的延伸方向以外的构成(例如，形状、尺寸、间距和数量等)与第一接合电极1016类似。
第一接合电极1016的延伸方向和第二接合电极1026的延伸方向之间的交叉角度α被设置为0度<α<180度的范围内的值(参照后述的图11)。交叉角度α取决于半导体装置1100的用途在考虑诸如Cu接合部的所需规格(电阻值和接合间距等)、对准装置的对准精度以及在接合时估计的半导体基板的旋转位移量等条件下适宜地确定。然而，从接合界面Sj处的接触电阻减小的观点来看，交叉角度α可以优选设置为0度或180度附近以扩大接触面积。此外，从接合对准的精度改善的观点来看，交叉角度α可以优选设置为90度附近。
这里，在具有上述构成的半导体装置1100中，第一Cu接合部1010和第二Cu接合部1020之间形成的Cu电极之间的接合区域的构成示于图11。如上所述，在本实施方案中，由于第一接合电极1016的延伸方向和第二接合电极1026的延伸方向彼此相交，因此Cu电极之间的接合区域1103形成在第一接合电极1016和第二接合电极1026之间的交叉区域中。
需要注意的是，在本实施方案中，说明了其中各Cu接合部(第一Cu接合部1010或第二Cu接合部1020)由3个接合电极(第一接合电极1016或第二接合电极1026)构成的例子；然而，本技术不限于此。构成各Cu接合部的接合电极的数量可以任意设定，并且可以设定在例如1～约100的范围内。
此外，各接合电极尺寸(例如，延伸长度、宽度和厚度等)和接合电极的配置间隔(间距)例如在考虑到诸如设计规则和估计的接合错位等条件下适宜地设定。例如，各接合电极的宽度和接合电极的间距可以设定为约0.1μm～5μm。然而，从接合界面Sj处的接触电阻降低的观点来看，各接合电极的宽度可以在设计规则容许的范围内优选尽可能地大。此外，从Cu接合部易于制造的观点来看，接合电极的宽度与相邻接合电极之间的距离之间的比值可以优选为1：1。
此外，在本实施方案中，说明了其中通孔配置在接合电极(第一Cu接合部1010或第二Cu接合部1020)的一个端部附近的例子；然而，本技术不限于此，通孔可以配置在接合电极的任意位置。例如，通孔可以配置在对应于接合电极的Cu电极之间的接合区域的位置。
如上所述，在根据本实施方案的半导体装置1100中，第一接合电极1016和第二连接电极1026接合成彼此相交；因此，即使在接合时发生接合电极之间的接合错位，Cu电极之间的接合区域1103的面积也不改变。需要注意的是，当在接合时发生旋转位移的情况下，Cu电极之间的接合区域1103的面积略微偏离期望区域。然而，如上所述，在考虑半导体基板的旋转位移量的条件下设定各Cu接合部的构成；因此，即使在接合时发生旋转位移，Cu电极之间的接合区域1103的面积的变化也可以被限制到估计的范围。
因此，在本实施方案中，即使发生接合错位，也可以获得Cu电极之间的接合区域1103的期望面积，并且可以抑制在接合界面Sj处的接触电阻的变化。需要注意的是，在本实施方案中，接合电极和绝缘部在Cu接合部的接合面中交替地配置；因此，具有宽的宽度的接合电极部分被消除，并且凹陷的问题得到解决。
因此，在本实施方案中，例如，可以进一步抑制在接合界面Sj处发生导通故障和接触电阻增加等，可以提供具有更可靠的接合界面Sj的半导体装置1100。此外，在本实施方案中，由于可以抑制在接合界面Sj处的接触电阻增加，因此可以抑制半导体装置1100的功耗增加和处理速度的延迟。
(第八实施方案)
图12示出根据第二实施方案的半导体装置的示意性构成。图12是根据本实施方案的半导体装置的各Cu接合部的示意性立体图。需要注意的是，在图12中，为了简化说明，仅示出了Cu电极之间的一个接合区域附近的示意性构成。此外，在图12中，为了简化说明，仅示出了电极部，电极部周围配置的Cu阻挡层和层间绝缘膜等未示出。此外，在图12中，为了更清楚地示出各Cu接合部的构成，各Cu接合部分离地示出。此外，在图12所示的根据本实施方案的半导体装置中，相同的部件用与图9所示的根据第七实施方案的半导体装置1100相同的附图标记表示。
尽管图12中未示出，但是象第七实施方案那样，根据本实施方案的半导体装置1110包括包含第一Cu接合部1030(第一接合部)的第一配线部(第一半导体部)和包含第二Cu接合部1040(第二接合部)的第二配线部(第二半导体部)。通过使用诸如等离子体接合或常温接合等技术将第一配线部和第二配线部贴合(接合)在一起形成半导体装置1110。
需要注意的是，在本实施方案中，第一Cu接合部1030和第二Cu接合部1040以外的构成与上述第七实施方案(图10)类似；因此，这里仅说明第一Cu接合部1030和第二Cu接合部1040的构成。
如图12所示，第一Cu接合部1030包括3个第一接合电极部1031(第一电极)和第一引出电极部1032(第一引出电极)。需要注意的是，在本实施方案中，第一Cu接合部1030经由一个通孔1018连接到第一Cu配线1012。
第一接合电极部1031以与上述第七实施方案中的第一接合电极1016类似的方式配置。因此，在本实施方案中的第一接合电极部1031的诸如形状、尺寸、间距和数量等构成不限于图12所示的例子，象上述第七实施方案中的第一接合电极1016那样，可以适宜地变化。
第一引出电极部1032连接到3个第一接合电极部1031的各自一个端部。此外，第一引出电极部1032连接到一个通孔1018，并且经由通孔1018电连接到第一Cu配线1012。换句话说，在本实施方案中，3个第一接合电极部1031经由第一引出电极部1032和通孔1018电连接到第一Cu配线1012。需要注意的是，第一引出电极部1032的诸如形状和尺寸等构成在考虑到诸如设计规则等条件下适宜地确定。
另一方面，如图12所示，第二Cu接合部1040包括3个第二接合电极部1041(第二电极)和第二引出电极部1042(第二引出电极)。需要注意的是，在本实施方案中，第二Cu接合部1040经由一个通孔1028连接到第二Cu配线1022。
第二接合电极部1041以与上述第七实施方案中的第二接合电极1026类似的方式配置。因此，在本实施方案中的第二接合电极部1041的诸如形状、尺寸、间距和数量等构成不限于图12所示的例子，象上述第七实施方案中的第二接合电极1026那样，可以适宜地变化。此外，在本实施方案中，第二接合电极部1041的延伸方向以外的构成(例如，形状、尺寸、间距和数量等)与第一接合电极部1031类似。
第二引出电极部1042连接到3个第二接合电极部1041的各自一个端部。此外，第二引出电极部1042连接到一个通孔1028，并且经由通孔1028电连接到第二Cu配线1022。换句话说，在本实施方案中，3个第二接合电极部1041经由第二引出电极部1042和通孔1028电连接到第二Cu配线1022。需要注意的是，象第一引出电极部1032那样，第二引出电极部1042的诸如形状和尺寸等构成在考虑到诸如设计规则等条件下适宜地确定。
在本实施方案中，如图12所示，第一Cu接合部1030和第二Cu接合部1040被接合成使得第一Cu接合部1030的第一接合电极部1031的延伸方向和第二Cu接合部1040的第二接合电极部1041的延伸方向彼此相交。
需要注意的是，象上述第七实施方案那样，第一接合电极部1031的延伸方向和第二接合电极部1041的延伸方向之间的交叉角度α被设置为0度<α<180度的范围内的值。此外，在本实施方案中，象上述第七实施方案那样，交叉角度α在考虑诸如Cu接合部的所需规格、对准装置的对准精度以及在接合时估计的半导体基板的旋转位移量等条件下适宜地确定。
如上所述，在本实施方案中，第一接合电极部1031的延伸方向和第二接合电极部1041的延伸方向彼此相交；因此，即使其间发生接合错位，也可以充分地抑制其间的接触面积(接触电阻)的变化。因此，在根据本实施方案的半导体装置1110中，可以获得与上述第七实施方案类似的效果。
(第九实施方案)
图13示出根据第九实施方案的半导体装置的示意性构成。图13是根据本实施方案的半导体装置的Cu接合部的示意性立体图。需要注意的是，在图13中，为了简化说明，仅示出了Cu电极之间的一个接合区域附近的示意性构成。此外，在图13中，为了简化说明，仅示出了电极部，电极部周围配置的Cu阻挡层和层间绝缘膜等未示出。此外，在图13中，为了更清楚地示出各Cu接合部的构成，各Cu接合部分离地示出。此外，在图13所示的根据本实施方案的半导体装置中，相同的部件用与图9所示的根据第七实施方案的半导体装置1100相同的附图标记表示。
尽管图13中未示出，但是象第七实施方案那样，根据本实施方案的半导体装置1120包括包含第一Cu接合部1050(第一接合部)的第一配线部(第一半导体部)和包含第二Cu接合部1060(第二接合部)的第二配线部(第二半导体部)。通过使用诸如等离子体接合或常温接合等技术将第一配线部和第二配线部贴合(接合)在一起形成半导体装置1120。
需要注意的是，在本实施方案中，第一Cu接合部1050和第二Cu接合部1060以外的构成与上述第七实施方案(图10)类似；因此，这里仅说明第一Cu接合部1050和第二Cu接合部1060的构成。
如图13所示，第一Cu接合部1050由3个第一接合电极部1031(第一电极)和第一引出电极部1032(第一引出电极)。需要注意的是，在本实施方案中，第一Cu接合部1030经由一个通孔1018连接到第一Cu配线1012。
如图13所示，第一Cu接合部1050由其中形成有矩形开口形状的3个第一狭缝1051的板状电极部件构成。需要注意的是，在本实施方案中，第一Cu接合部1050经由一个通孔1018连接到第一Cu配线1012。
3个第一狭缝1051在第一Cu接合部1050的面内沿着第一狭缝1051的短边方向以预定间隔配置。因此，第一Cu接合部1050具有其中第一接合电极部1052(第一电极)形成在相邻第一狭缝1051的长边部之间和最外位置的第一狭缝1051的外侧的构成。换句话说，第一Cu接合部1050具有其中沿着第一狭缝1051的长边方向延伸的4个第一接合电极部1052在其间沿着第一狭缝1051的短边方向夹着第一狭缝1051而配置的构成。
需要注意的是，第一接合电极部1052以与上述第七实施方案中的第一接合电极1016类似的方式配置。因此，在本实施方案中的第一接合电极部1052的诸如形状、尺寸、间距和数量等构成不限于图13所示的例子，象上述第七实施方案中的第一接合电极1016那样，可以适宜地变化。
此外，第一Cu接合部1050具有其中4个第一接合电极部1052的各自一个端部和另一个端部分别连接到2个第一引出电极部1053的构成。第一引出电极部1053中的一个连接到一个通孔1018，并且经由通孔1018电连接到第一Cu配线1012。换句话说，在本实施方案中，4个第一接合电极部1052经由第一引出电极部1053和通孔1018电连接到第一Cu配线1012。需要注意的是，第一引出电极部1053的诸如形状和尺寸等构成与上述第二实施方案中的第一引出电极部1032类似。
另一方面，如图13所示，象第一Cu接合部1050那样，第二Cu接合部1060由其中形成有矩形开口形状的3个第二狭缝1061的板状电极部件构成。需要注意的是，在本实施方案中，第二Cu接合部1060经由一个通孔1028连接到第二Cu配线1022。
3个第二狭缝1061在第二Cu接合部1060的面内沿着第二狭缝1061的短边方向以预定间隔配置。因此，第二Cu接合部1060具有其中第二接合电极部1062(第二电极)形成在相邻第二狭缝1061的长边部之间和最外位置的第二狭缝1061的外侧的构成。换句话说，第二Cu接合部1060具有其中沿着第二狭缝1061的长边方向延伸的4个第二接合电极部1062在其间沿着第二狭缝1061的短边方向夹着第二狭缝1061而配置的构成。
需要注意的是，第二接合电极部1062以与上述第七实施方案中的第二接合电极1026类似的方式配置。因此，在本实施方案中的第二接合电极部1062的诸如形状、尺寸、间距和数量等构成不限于图13所示的例子，象上述第七实施方案中的第二接合电极1026那样，可以适宜地变化。此外，在本实施方案中，第二接合电极部1062的延伸方向以外的构成(例如，形状、尺寸、间距和数量等)与第一接合电极部1052类似。
此外，第二Cu接合部1060具有其中4个第二接合电极部1062的各自一个端部和另一个端部分别连接到2个第二引出电极部1063的构成。第二引出电极部1063中的一个连接到一个通孔1028，并且经由通孔1028电连接到第二Cu配线1022。换句话说，在本实施方案中，4个第二接合电极部1062经由第二引出电极部1063和通孔1028电连接到第二Cu配线1022。需要注意的是，第二引出电极部1063的诸如形状和尺寸等构成与上述第八实施方案中的第二引出电极部1042类似。
在本实施方案中，如图13所示，第一Cu接合部1050和第二Cu接合部1060被接合成使得第一Cu接合部1050的第一接合电极部1052的延伸方向和第二Cu接合部1060的第二接合电极部1062的延伸方向彼此相交。
这里，在具有上述构成的半导体装置1120中，在第一Cu接合部1050和第二Cu接合部1060之间形成的Cu电极之间的接合区域的构成示于图14。在本实施方案中，Cu电极之间的接合区域1121和1122分别形成在第一接合电极部1052和第二接合电极部1062之间的交叉区域以及各Cu接合部的外周部中。
需要注意的是，象上述第七实施方案那样，第一接合电极部1052的延伸方向和第二接合电极部1062的延伸方向之间的交叉角度α被设置为0度<α<180度的范围内的值。此外，在本实施方案中，象上述第七实施方案那样，交叉角度α在考虑诸如Cu接合部的所需规格、对准装置的对准精度以及在接合时估计的半导体基板的旋转位移量等条件下适宜地确定。
在上述构成中，象上述第七实施方案那样，即使发生接合错位，在第一接合电极部1052和第二接合电极部1062之间的交叉区域中形成的Cu电极之间的接合区域1121的面积也不改变。另一方面，当发生接合错位时，在各Cu接合部的外周部中形成的Cu电极之间的接合区域1122的面积略微改变。
换句话说，在本实施方案中，当发生接合错位时，由于在各Cu接合部的外周部中形成的Cu电极之间的接合区域1122的面积改变，因此第一Cu接合部1050和第二Cu接合部1060之间的接触面积(接触电阻)改变。然而，例如，在具有图7所示的构成的半导体装置中，当发生接合错位时，不仅在Cu接合部的外周部中而且在绝缘膜之间的区域(内部区域)中，接触面积(接触电阻)都变化。因此，在本实施方案中，例如，与具有图7所示的构成的半导体装置相比，可以抑制在接合界面Sj处的第一Cu接合部1050和第二Cu接合部1060之间的接触面积(接触电阻)的变化。
如上所述，在本实施方案中，第一接合电极部1052的延伸方向和第二接合电极部1062的延伸方向彼此相交。因此，即使在接合时发生接合错位，也可以充分地抑制第一Cu接合部1050和第二Cu接合部1060之间的接触面积(接触电阻)的变化，并且可以获得与上述第七实施方案类似的效果。
(第十实施方案)
在上述第七至第九实施方案中各Cu接合部的构成(Cu电极接合在一起的技术)适用于其中通过将两个半导体部件贴合在一起进行配线接合的任意的半导体装置(例如，固态图像拾取装置和半导体存储器等)。在第十实施方案中，将说明其中上述第七至第九实施方案中各Cu接合部的构成(Cu电极接合在一起的技术)适用于固态图像拾取装置的例子。
图15示出根据第十实施方案的固态图像拾取装置的要部的示意性断面图。需要注意的是，在图15中，为了简化说明，未示出在Cu接合部和通孔与层间绝缘膜之间形成的Cu阻挡层(Cu阻挡膜)。
根据本实施方案的固态图像拾取装置1200包括具有光电转换部1210的第一半导体部件1201和具有构成运算电路的各种MOS(金属-氧化物-半导体)晶体管1220的第二半导体部件1202。此外，固态图像拾取装置1200包括滤色片1203和片上微透镜1204。
在根据本实施方案的固态图像拾取装置1200中，第一半导体部件1201和第二半导体部件1202在接合界面Sj处接合在一起。此外，在本实施方案中，滤色片1203和片上微透镜1204以该顺序层叠在第一半导体部件1201的更远离第二半导体部件1202的表面上(光电转换层211上)。
第一半导体部件1201包括：包括光电转换部1210的光电转换层1211，和配置在光电转换层1211的更远离滤色片1203侧的第一多层配线部1212。
第一多层配线部1212通过层叠多个第一Cu配线层1213而构成。各第一Cu配线层1213包括层间绝缘膜1214、埋在层间绝缘膜1214内部的第一Cu接合部1215和通孔1216，该通孔被设置成获得与位于比该通孔更靠近滤色片1203的层(第一Cu配线层1213或光电转换层1211)的电连接。此外，在本实施方案中，Cu扩散防止膜1217配置在相邻的第一Cu配线层1213之间以及第一Cu配线层1213和光电转换层1211之间。
另一方面，第二半导体部件1202包括其中形成构成运算电路的各种MOS晶体管1220的晶体管部1221，和配置在晶体管部1221的更靠近第一半导体部件1201侧的第二多层配线部1222。
第二多层配线部1222通过层叠多个第二Cu配线层1223而构成。各第二Cu配线层1223包括层间绝缘膜1224、埋在层间绝缘膜1224内部的第二Cu接合部1225和通孔1226，该通孔被设置成获得与位于比该通孔更靠近晶体管部1221的层(第二Cu配线层1223或晶体管部1221)的电连接。此外，在本实施方案中，Cu扩散防止膜1227配置在相邻的第二Cu配线层1223之间以及第二Cu配线层1223和晶体管部1221之间。
在具有上述构成的固态图像拾取装置1200中，在上述第七至第九实施方案的任一个中的第一Cu接合部和第二Cu接合部分别适用于第一Cu接合部1215和第二Cu接合部1225，它们接合在一起，其间是接合界面Sj。在这种情况下，可以获得具有更可靠的接合界面Sj的固态图像拾取装置1200。
(实施例)
下面说明上述第一至第六实施方案的实施例以及比较例。
(实施例1)
制作第一实施方案(参照图1A～1C)中示出的半导体装置100，并且对第一半导体部件10和第二半导体部件20之间的接合面进行使用超声波的空隙检查。需要注意的是，在第一半导体部件10和第二半导体部件20中，通过一般的镶嵌工艺形成分别埋在层间绝缘膜3和6中的第一电极焊盘4和第二电极焊盘7。此外，使用其中软质层和硬质层层叠的一般的CMP垫和制造半导体装置用的一般的浆料，对第一半导体部件10和第二半导体部件20的表面进行抛光。
接着，将第一半导体部件10和第二半导体部件20的抛光后的表面彼此面对地接触。然后，使用销子以12N的荷重按压第二半导体部件20的中心，进行临时接合。此后，在350℃下进行热处理，以将第一半导体部件10和第二半导体部件20接合在一起。
作为使用超声波进行空隙检查的结果，可以确认没有观察到空隙产生，在整个接合面上可靠地进行接合。需要注意的是，当通过上述NTL 2中记载的刀片试验试图测量第一半导体部件10和第二半导体部件20之间的接合强度时，电极焊盘之间和虚设电极之间的接合面没有剥离，精确的测量是不可能的。换句话说，可以确认，第一半导体部件10和第二半导体部件20牢固地接合在一起，达到通过现有技术中的测量方法不能测量接合强度的程度。
(实施例2)
通过与实施例1类似的方法制作第二实施方案中示出的半导体装置200(参照图2A～2C)，并使用超声波进行空隙检查。需要注意的是，在第一半导体部件10的接合面中，第一电极焊盘4和虚设电极5的表面积与层间绝缘膜3的表面积的比值在50％～60％的范围内。
作为使用超声波对半导体装置200进行空隙检查的结果，可以确认没有观察到空隙产生，在整个接合面上可靠地进行接合。此外，接合强度是··。
(实施例3)
当通过与实施例1类似的方法制作第三实施方案中示出的半导体装置300(参照图3)并使用超声波进行空隙检查时，可以确认没有观察到空隙产生，可靠地进行接合。此外，接合强度是··。
(实施例4)
当通过与实施例1类似的方法制作第四实施方案中示出的半导体装置400(参照图4A)并使用超声波进行空隙检查时，可以确认没有观察到空隙产生，可靠地进行接合。此外，接合强度是··。
此外，按类似方式制作图4B中示出的半导体装置410，并使用超声波进行空隙检查。需要注意的是，在第一半导体部件10的接合面中，第一电极焊盘4和虚设电极5的表面积与层间绝缘膜3的表面积的比值在50％～60％的范围内。在半导体装置410中，也可以确认在接合面中没有产生空隙，可靠地进行接合。
(实施例5)
制作第六实施方案中示出的半导体图像接收装置，并使用超声波进行空隙检查。使用一般的半导体工艺制作第一半导体部件10和第二半导体部件20，，并且通过CMP法对将被接合在一起的表面进行抛光。接着，象实施例1那样，进行第一半导体部件10和第二半导体部件20之间的临时接合，此后，在350℃下进行热处理，完成接合。
此外，在这种情况下，可以确认在第一半导体部件10和第二半导体部件20之间的接合面中没有产生空隙，并且没有发生接合面的剥离以及由于接合部的脆弱性引起的可靠性降低等。
(比较例)
作为比较例，制作具有其中未设置虚设电极的构成的半导体装置100a。图16A是示出根据比较例的半导体装置100a的第一半导体部件10a的接合面的图。此外，图16B是半导体装置100a沿着图2A的线L6的断面图。此外，图16C是半导体装置100a沿着图16A的线L7的断面图。半导体装置100a与半导体装置100类似，除了与半导体装置100相比未设置虚设电极5和8。
在第一半导体部件10a和第二半导体部件20a中，通过一般的镶嵌工艺形成分别埋在层间绝缘膜3a和6a中的第一电极焊盘4a和第二电极焊盘7a。此外，使用其中软质层和硬质层层叠的一般的CMP垫和制造半导体装置用的一般的浆料，对第一半导体部件10a和第二半导体部件20a之间的接合面Pj进行抛光。按与实施例1类似的方式进行第一半导体部件10a和第二半导体部件20a之间的接合。
如图16B所示，在图16A的线L6所示的位置中，在第一半导体部件10a和第二半导体部件20a之间的接合面中没有形成空隙。然而，在图16A的线L7所示的位置中，如图16C所示，在第一电极焊盘4a和第二电极焊盘7a之间形成空隙。这是因为，当形成各半导体部件的接合面时，形成的第一电极焊盘4a和第二电极焊盘7a之间的接合面中发生凹陷。
因此，在其中通过本技术设置虚设电极的实施例1～5中，在接合面中没有形成空隙；因此，可以提供其中两个半导体部件牢固地接合在一起的半导体装置。此外，当形成第一电极焊盘4和第二电极焊盘7时，可以同时地形成虚设电极5和8；因此，在不增加制造工序数量的情况下可以增强接合强度。
(各种变形例和应用例)
接下来，说明上述第七～第九实施方案的变形例和应用例(适用例)。
(变形例1)
在上述第七至第九实施方案中，说明了其中使用直线延伸的接合电极(接合电极部)的例子；然而，本技术不限于此。只要采用其中第一Cu接合部的第一接合电极(第一接合电极部)的延伸方向和第二Cu接合部的第二接合电极(第二接合电极部)的延伸方向被构造成彼此相交的构成，各接合电极(接合电极部)的形状就可以任意设定。例如，接合电极(接合电极部)的延伸方向可以在某些点弯曲。这样的例子(变形例1)示于图17中。
在这个例子中，如图17所示，第一Cu接合部的各第一接合电极1131和第二Cu接合部的各第二接合电极1132由“L”字母状延伸的棒状电极构成。然后，在这个例子中，第一接合电极1131和第二接合电极1132接合在一起，以0度<α<180度的范围内的交叉角度α彼此相交。然而，在这个例子中，各接合电极的延伸形状是“L”字母状；因此，如图17所示，Cu电极之间的两个接合区域1133形成在一个第一接合电极1131和一个第二接合电极1132之间。
此外，在这个例子的构成中，第一接合电极1131的延伸方向和第二接合电极1132的延伸方向彼此相交；因此，即使在接合时发生接合错位，也可以充分地抑制其间的接触面积(接触电阻)的变化。因此，在这个例子的半导体装置中，也可以获得与上述第七实施方案类似的效果。
需要注意的是，在图17中，示出了其中第一接合电极1131和第二接合电极1132均由“L”字母状延伸的棒状电极构成的例子；然而，本技术不限于此。例如，象上述第七实施方案那样，第一接合电极1131和第二接合电极1132中的任一个可以由直线状延伸的棒状电极构成。
(变形例2)
在上述第七至第九实施方案中，说明了其中第一接合电极(第一接合电极部)的延伸方向以外的构成(例如，形状、尺寸、间距和数量等)与第二接合电极(第二接合电极部)类似的例子；然而，本技术不限于此。只要第一接合电极(第一接合电极部)的延伸方向和第二接合电极(第二接合电极部)的延伸方向被构造成彼此相交，第一和第二接合电极的延伸方向以外的构成也可以彼此不同。
例如，第一Cu接合部的第一接合电极(第一接合电极部)的形状、尺寸、间距和数量中的至少一个构成可以与第二Cu接合部的第二接合电极(第二接合电极部)不同。
此外，上述第七至第九实施方案中的各Cu接合部的构成可以适宜地组合，从而使第一Cu接合部的构成和第二Cu接合部的构成彼此不同。例如，第七实施方案的构成(图9)可以适用于第一Cu接合部和第二Cu接合部之一，第八实施方案的构成(图12)可以适用于另一个Cu接合部。此外，例如，第七实施方案的构成(图9)可以适用于第一Cu接合部和第二Cu接合部之一，第九实施方案的构成(图13)可以适用于另一个Cu接合部。此外，例如，第八实施方案的构成(图12)可以适用于第一Cu接合部和第二Cu接合部之一，第九实施方案的构成(图13)可以适用于另一个Cu接合部。
(变形例3)
在上述第七至第九实施方案中，说明了其中接合电极(接合电极部)的形成材料是Cu的例子；然而，本技术不限于此。例如，接合电极(接合电极部)例如可以由诸如Al、W、Ti、TiN、Ta、TaN或Ru等材料形成。
此外，在上述各实施方案中，说明了其中由Cu制成的接合电极(接合电极部)接合在一起的例子；然而，本技术不限于此。接合电极(接合电极部)之一的形成材料可以不同于另一个接合电极(接合电极部)的形成材料。
(变形例4)
在上述第八和第九实施方案中，说明了其中各Cu接合部经由一个通孔电连接到外部Cu配线的例子。然而，在这种情况下，当通孔由于某种因素具有一定的麻烦时，在Cu接合部和Cu配线之间可能会出现导通故障，从而导致产品产率降低。
为了解决这个问题，象上述第七实施方案那样，多个通孔可以连接到上述第八和第九实施方案的各Cu接合部(变形例4)。换句话说，在根据上述第八和第九实施方案的半导体装置中，Cu接合部和外部Cu配线经由多个通孔可以彼此电连接。需要注意的是，在这种情况下，形成多个通孔的位置可以任意地确定，例如，多个通孔可以形成在引出电极部上。
在这个例子的构成中，即使多个通孔中的一个通孔具有麻烦，Cu接合部和Cu配线之间的电连接也可以由其他通孔维持；因此，上述问题得到解决。
(变形例5)
在上述第七至第九实施方案中，说明了其中当经由通孔(纵孔配线)连接到Cu配线的Cu接合部接合在一起时采用本技术的Cu电极之间的接合技术(其中接合电极或接合电极部彼此相交的构成)的例子；然而，本技术不限于此。例如，本技术的Cu电极之间的接合技术可以适用于其中第一配线部(第一半导体部)的第一Cu配线12和第二配线部(第二半导体部)的第二Cu配线22没有经由Cu接合部直接接合在一起的情况。
在这种情况下，各Cu配线形成为使得在第一配线部(第一半导体部)的接合面上形成的第一Cu配线1012(第一电极)的延伸方向和在第二配线部(第二半导体部)的接合面上形成的第二Cu配线1022(第二电极)的延伸方向彼此相交。当在各配线部的接合面上形成的Cu配线的图案简单的情况下，这个例子的构成是特别有效的。
需要注意的是，在这个例子的构成中，Cu配线可以在第一配线部和第二配线部之间的接合界面Sj的整个区域上直接接合在一起。此外，根据接合界面Sj的配线图案，在接合界面Sj的一些区域中，Cu配线可以直接接合在一起，而在其他区域中，Cu配线可以经由Cu接合部接合在一起。
(变形例6)
在上述第七至第九实施方案中，说明了其中本技术的Cu电极之间的接合技术适用于半导体装置的例子；然而，本技术不限于此。例如，在上述第七至第九实施方案中说明的Cu电极之间的接合技术也可以适用于其中分别在由半导体以外的材料形成的两个基板上配置的两个配线接合在一起的情况，并且可以获得类似的效果。
(变形例7)
在上述各种变形例中，说明了上述第七至第九实施方案的变形例；然而，本技术不限于此。例如，取决于诸如半导体装置的用途等条件，上述第七至第九实施方案和上述变形例1～6的一些构成可以任意地组合。
(应用例)
根据上述各种实施方案和各种变形例的半导体装置适用于各种电子设备。例如，在上述第六实施方案中说明的半导体图像接收装置600和在上述第十实施方案中说明的固态图像拾取装置1200适用于诸如相机系统(包括数码相机和摄像机)、具有图像拾取功能的手机、具有图像拾取功能的其他设备等电子设备。作为电子设备的构成例，这里将说明相机。
图18示出根据应用例的相机的示意性构成。需要注意的是，在图18中，示出了能够拍摄静止图像或运动图像的摄像机的构成例。
在这个例子中的相机1300包括固态图像拾取装置1301、将入射光引导到固态图像拾取装置1301的光接收传感器(未示出)的光学系统1302、设置在固态图像拾取装置1301和光学系统1302之间的快门装置1303和驱动固态图像拾取装置1301的驱动电路1304。此外，相机1300包括处理固态图像拾取装置1301的输出信号的信号处理电路1305。
固态图像拾取装置1301可以例如由在上述第六实施方案中说明的半导体图像接收装置600或在上述第十实施方案中说明的固态图像拾取装置1200构成。其他部件的构成和功能如下。
光学系统(光学透镜)1302在固态图像拾取装置1301的图像拾取面(图未示)上形成来自对象的图像光(入射光)的图像。因此，信号电荷存储在固态图像拾取装置1301中一定时间。需要注意的是，光学系统1302可以由包括多个光学透镜的光学透镜组构成。此外，快门装置1303控制入射光在固态图像拾取装置1301上的光照射时间和遮光时间。
驱动电路1304将驱动信号供给到固态图像拾取装置1301和快门装置1303。然后，驱动电路1304通过供给的驱动信号来控制信号输出到固态图像拾取装置1301的信号处理电路1305的操作以及快门装置1303的快门操作。换句话说，在这个例子中，通过从驱动电路1304供给的驱动信号(定时信号)进行从固态图像拾取装置1301传送信号到信号处理电路1305的操作。
信号处理电路1305对从固态图像拾取装置1301传送的信号进行各种信号处理。然后，进行过各种信号处理的信号(图像信号)被存储在诸如存储器(图未示)等存储介质中，或者被输出到监视器(图未示)。
(其他变形例)
需要注意的是，本技术不限于上述各种实施方案和各种变形例，在不脱离本技术的范围的情况下，可以具有任何其他各种构成。
需要注意的是，本技术可以具有以下构成。
(1)一种半导体装置，包括：
第一配线层，它包括第一层间绝缘膜、第一电极焊盘和第一虚设电极，第一电极焊盘埋在第一层间绝缘膜内并且具有与第一层间绝缘膜的一个表面在同一面上的一个表面，和第一虚设电极埋在第一层间绝缘膜内，具有与第一层间绝缘膜的上述一个表面在同一面上的一个表面，并且在第一电极焊盘的周围配置；和
第二配线层，它包括第二层间绝缘膜、第二电极焊盘和第二虚设电极，第二层间绝缘膜更靠近第一层间绝缘膜的第一电极焊盘的上述一个表面，第二电极焊盘埋在第二层间绝缘膜内，具有与第二层间绝缘膜的更靠近第一层间绝缘膜的表面在同一表面上的一个表面，并且与第一电极焊盘接合，和第二虚设电极具有与第二层间绝缘膜的更靠近第一层间绝缘膜的表面在同一面上的一个表面，在第二电极焊盘的周围配置，并且与第一虚设电极接合。
(2)如(1)所述的半导体装置，其中第一电极焊盘和第一虚设电极相对于第一配线层和第二配线层之间的接合面与第二电极焊盘和第二虚设电极面对称地配置。
(3)如(1)或(2)所述的半导体装置，其中在第一配线层和第二配线层之间的接合面上，第一电极焊盘和第一虚设电极的表面积与第一层间绝缘膜的表面积的比值在50％～60％的范围内。
(4)如(1)～(3)中任一项所述的半导体装置，其中第一和第二虚设电极都接地。
(5)如(1)～(4)中任一项所述的半导体装置，其中第一电极焊盘和第一虚设电极具有相同的外形，并且全部以等间隔配置。
(6)如(1)～(4)中任一项所述的半导体装置，其中第一虚设电极在第一配线层和第二配线层之间的接合面上仅配置在第一电极焊盘的周围。
此外，本技术可以具有以下构成。
(7)一种半导体装置，包括：
包括第一电极的第一半导体部，第一电极在更靠近接合界面的表面上形成并在第一方向上延伸；和
包括第二电极并被配置成在所述接合界面处与第一半导体部贴合的第二半导体部，第二电极在所述接合界面处与第一电极接合并在与第一方向交叉的第二方向上延伸。
(8)如(7)所述的半导体装置，其中
第一半导体部包括第一接合部和第一配线，第一接合部包括多个第一电极，和第一配线电连接到第一接合部，
第二半导体部包括第二接合部和第二配线，第二接合部包括多个第二电极，和第二配线电连接到第二接合部。
(9)如(8)所述的半导体装置，其中所述多个第一电极单独地连接到第一配线。
(10)如(9)所述的半导体装置，其中所述多个第二电极单独地连接到第二配线。
(11)如(8)所述的半导体装置，其中第一接合部包括连接到所述多个第一电极的各自一个端部的第一引出电极，和第一引出电极电连接到第一配线。
(12)如(8)或(11)所述的半导体装置，其中第二接合部包括连接到所述多个第二电极的各自一个端部的第二引出电极，和第二引出电极电连接到第二配线。
(13)如(8)所述的半导体装置，其中第一接合部包括两个第一引出电极，两个第一引出电极中的一个连接到所述多个第一电极的各自一个端部，和另一个连接到所述多个第一电极的各自另一个端部，和两个第一引出电极中的至少一个电连接到第一配线。
(14)如(8)或(13)所述的半导体装置，其中第二接合部包括两个第二引出电极，两个第二引出电极中的一个连接到所述多个第二电极的各自一个端部，和另一个连接到所述多个第二电极的各自另一个端部，和所述两个第二引出电极中的至少一个电连接到第二配线。
(15)如(7)～(14)中任一项所述的半导体装置，其中第一电极和第二电极均由Cu形成。
本申请要求于2011年5月24日向日本专利局提交的日本在先专利申请No.2011-115634和2011年6月9日向日本专利局提交的日本在先专利申请No.2011-129190的优先权，在此它们的全部内容以引用的方式并入本文。

Claims (8)

1.一种半导体图像接收装置，其包括：
第一半导体部件，其包括光电转换层和第一配线层，所述第一配线层包括第一层间绝缘膜、第一电极焊盘和第一虚设电极；
第二半导体部件，其包括第二配线层，所述第二配线层包括第二层间绝缘膜、第二电极焊盘和第二虚设电极，
其中，
所述第一电极焊盘埋在所述第一层间绝缘膜内，并具有与所述第一层间绝缘膜的表面在同一侧上的表面，
所述第一虚设电极埋在所述第一层间绝缘膜内，具有与所述第一层间绝缘膜的所述表面在同一侧上的表面，并与所述光电转换层电气独立地配置，
所述第二电极焊盘埋在所述第二层间绝缘膜内，具有与所述第二层间绝缘膜的表面在同一侧上的表面，并且与所述第一电极焊盘接合，并且
所述第二虚设电极埋在所述第二层间绝缘膜内，具有与所述第二层间绝缘膜的所述表面在同一侧上的表面，并与所述第一虚设电极接合，
其中，所述第一虚设电极布置在所述第一电极焊盘之间，且所述第二虚设电极布置在所述第二电极焊盘之间。
2.根据权利要求1所述的半导体图像接收装置，其中，所述第一电极焊盘、所述第一虚设电极与所述第二电极焊盘、所述第二虚设电极相对于所述第一配线层和所述第二配线层之间的接合面面对称地配置。
3.如权利要求1或2所述的半导体图像接收装置，其中，在所述第一配线层和所述第二配线层之间的接合面上，所述第一电极焊盘和所述第一虚设电极的表面积与所述第一层间绝缘膜的表面积的比值在50％～60％的范围内。
4.如权利要求1或2所述的半导体图像接收装置，其中所述第一虚设电极和所述第二虚设电极都接地。
5.如权利要求1或2所述的半导体图像接收装置，其中，所述第一电极焊盘和所述第一虚设电极具有相同的接合面形状，并且全部以等间隔配置。
6.如权利要求1或2所述的半导体图像接收装置，其中，所述第一虚设电极在所述第一电极焊盘的周围配置，且所述第二虚设电极在所述第二电极焊盘的周围配置。
7.如权利要求1或2所述的半导体图像接收装置，其中，所述第一虚设电极在所述第一配线层和所述第二配线层之间的接合面上仅配置在所述第一电极焊盘的周围。
8.如权利要求1或2所述的半导体图像接收装置，其中，在所述第二半导体部件中，所述第二虚设电极与所述第二配线层电气独立地配置。
CN201610307746.6A 2011-05-24 2012-05-16 半导体图像接收装置 Active CN105938825B (zh)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
JP2011115634A JP5970747B2 (ja) 2011-05-24 2011-05-24 半導体装置
JP2011-115634 2011-05-24
JP2011129190A JP5919653B2 (ja) 2011-06-09 2011-06-09 半導体装置
JP2011-129190 2011-06-09
CN201280021467.3A CN103503122B (zh) 2011-05-24 2012-05-16 半导体装置

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
CN201280021467.3A Division CN103503122B (zh) 2011-05-24 2012-05-16 半导体装置

Publications (2)

Publication Number Publication Date
CN105938825A CN105938825A (zh) 2016-09-14
CN105938825B true CN105938825B (zh) 2019-04-05

Family

ID=47217124

Family Applications (2)

Application Number Title Priority Date Filing Date
CN201280021467.3A Active CN103503122B (zh) 2011-05-24 2012-05-16 半导体装置
CN201610307746.6A Active CN105938825B (zh) 2011-05-24 2012-05-16 半导体图像接收装置

Family Applications Before (1)

Application Number Title Priority Date Filing Date
CN201280021467.3A Active CN103503122B (zh) 2011-05-24 2012-05-16 半导体装置

Country Status (6)

Country Link
US (5) US9799587B2 (zh)
EP (3) EP2717300B1 (zh)
KR (6) KR102378636B1 (zh)
CN (2) CN103503122B (zh)
TW (6) TWI835470B (zh)
WO (1) WO2012161044A1 (zh)

Families Citing this family (146)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7109092B2 (en) 2003-05-19 2006-09-19 Ziptronix, Inc. Method of room temperature covalent bonding
US7485968B2 (en) 2005-08-11 2009-02-03 Ziptronix, Inc. 3D IC method and device
EP2717300B1 (en) 2011-05-24 2020-03-18 Sony Corporation Semiconductor device
US8735219B2 (en) 2012-08-30 2014-05-27 Ziptronix, Inc. Heterogeneous annealing method and device
JP6330151B2 (ja) 2013-09-17 2018-05-30 パナソニックＩｐマネジメント株式会社 半導体装置及びその製造方法
JP6380946B2 (ja) * 2013-11-18 2018-08-29 ローム株式会社 半導体装置および半導体装置の製造方法
US20150262902A1 (en) 2014-03-12 2015-09-17 Invensas Corporation Integrated circuits protected by substrates with cavities, and methods of manufacture
US9299736B2 (en) * 2014-03-28 2016-03-29 Taiwan Semiconductor Manufacturing Company, Ltd. Hybrid bonding with uniform pattern density
TWI747805B (zh) * 2014-10-08 2021-12-01 日商索尼半導體解決方案公司 攝像裝置及製造方法、以及電子機器
US9536848B2 (en) * 2014-10-16 2017-01-03 Globalfoundries Inc. Bond pad structure for low temperature flip chip bonding
US11069734B2 (en) 2014-12-11 2021-07-20 Invensas Corporation Image sensor device
CN107251227B (zh) * 2015-02-27 2021-07-20 索尼公司 半导体装置、固态成像元件、成像装置和电子设备
CN107408565B (zh) * 2015-03-03 2021-07-20 索尼公司 半导体装置和电子设备
CN107615481B (zh) * 2015-05-18 2020-07-21 索尼公司 半导体装置和成像装置
US9741620B2 (en) 2015-06-24 2017-08-22 Invensas Corporation Structures and methods for reliable packages
US10886250B2 (en) 2015-07-10 2021-01-05 Invensas Corporation Structures and methods for low temperature bonding using nanoparticles
US9953941B2 (en) 2015-08-25 2018-04-24 Invensas Bonding Technologies, Inc. Conductive barrier direct hybrid bonding
WO2017060948A1 (ja) * 2015-10-05 2017-04-13 オリンパス株式会社 固体撮像装置および撮像装置
US9852988B2 (en) 2015-12-18 2017-12-26 Invensas Bonding Technologies, Inc. Increased contact alignment tolerance for direct bonding
US10867834B2 (en) * 2015-12-31 2020-12-15 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and manufacturing method thereof
US10446532B2 (en) 2016-01-13 2019-10-15 Invensas Bonding Technologies, Inc. Systems and methods for efficient transfer of semiconductor elements
US10050018B2 (en) * 2016-02-26 2018-08-14 Taiwan Semiconductor Manufacturing Company, Ltd. 3DIC structure and methods of forming
CN108701697B (zh) * 2016-03-30 2022-12-16 索尼公司 固态图像传感器、固态图像传感器的制造方法以及电子设备
US10204893B2 (en) 2016-05-19 2019-02-12 Invensas Bonding Technologies, Inc. Stacked dies and methods for forming bonded structures
JP6856983B2 (ja) 2016-06-30 2021-04-14 キヤノン株式会社 光電変換装置及びカメラ
US10446487B2 (en) 2016-09-30 2019-10-15 Invensas Bonding Technologies, Inc. Interface structures and methods for forming same
US10580735B2 (en) 2016-10-07 2020-03-03 Xcelsis Corporation Stacked IC structure with system level wiring on multiple sides of the IC die
JP2018073851A (ja) * 2016-10-24 2018-05-10 ソニーセミコンダクタソリューションズ株式会社 半導体装置、製造方法、及び、固体撮像装置
TW202414634A (zh) 2016-10-27 2024-04-01 美商艾德亞半導體科技有限責任公司 用於低溫接合的結構和方法
JP2018101699A (ja) * 2016-12-20 2018-06-28 ソニーセミコンダクタソリューションズ株式会社 固体撮像装置、固体撮像装置の製造方法および電子機器
US10002844B1 (en) 2016-12-21 2018-06-19 Invensas Bonding Technologies, Inc. Bonded structures
US10796936B2 (en) 2016-12-22 2020-10-06 Invensas Bonding Technologies, Inc. Die tray with channels
US20180182665A1 (en) 2016-12-28 2018-06-28 Invensas Bonding Technologies, Inc. Processed Substrate
CN110178212B (zh) 2016-12-28 2024-01-09 艾德亚半导体接合科技有限公司 堆栈基板的处理
US11626363B2 (en) 2016-12-29 2023-04-11 Adeia Semiconductor Bonding Technologies Inc. Bonded structures with integrated passive component
US10276909B2 (en) 2016-12-30 2019-04-30 Invensas Bonding Technologies, Inc. Structure comprising at least a first element bonded to a carrier having a closed metallic channel waveguide formed therein
CN106653720A (zh) * 2016-12-30 2017-05-10 武汉新芯集成电路制造有限公司 一种混合键合结构及混合键合方法
EP3580166A4 (en) 2017-02-09 2020-09-02 Invensas Bonding Technologies, Inc. RELATED STRUCTURES
US10629577B2 (en) 2017-03-16 2020-04-21 Invensas Corporation Direct-bonded LED arrays and applications
US10515913B2 (en) 2017-03-17 2019-12-24 Invensas Bonding Technologies, Inc. Multi-metal contact structure
US10508030B2 (en) 2017-03-21 2019-12-17 Invensas Bonding Technologies, Inc. Seal for microelectronic assembly
US10784191B2 (en) 2017-03-31 2020-09-22 Invensas Bonding Technologies, Inc. Interface structures and methods for forming same
US10269756B2 (en) 2017-04-21 2019-04-23 Invensas Bonding Technologies, Inc. Die processing
JP6982977B2 (ja) * 2017-04-24 2021-12-17 キヤノン株式会社 固体撮像装置の製造方法
US10529634B2 (en) 2017-05-11 2020-01-07 Invensas Bonding Technologies, Inc. Probe methodology for ultrafine pitch interconnects
US10879212B2 (en) 2017-05-11 2020-12-29 Invensas Bonding Technologies, Inc. Processed stacked dies
US10446441B2 (en) 2017-06-05 2019-10-15 Invensas Corporation Flat metal features for microelectronics applications
US10217720B2 (en) 2017-06-15 2019-02-26 Invensas Corporation Multi-chip modules formed using wafer-level processing of a reconstitute wafer
US10840205B2 (en) * 2017-09-24 2020-11-17 Invensas Bonding Technologies, Inc. Chemical mechanical polishing for hybrid bonding
US11195748B2 (en) 2017-09-27 2021-12-07 Invensas Corporation Interconnect structures and methods for forming same
US11031285B2 (en) 2017-10-06 2021-06-08 Invensas Bonding Technologies, Inc. Diffusion barrier collar for interconnects
DE102018124337A1 (de) * 2017-11-21 2019-05-23 Taiwan Semiconductor Manufacturing Co. Ltd. Ankerstrukturen und verfahren zur gleichmässigen waferplanarisierung und -bondung
DE102018125106B4 (de) 2017-11-23 2023-10-05 Taiwan Semiconductor Manufacturing Co., Ltd. Hybridgebondete Struktur und Verfahren zu deren Herstellung
US10658313B2 (en) 2017-12-11 2020-05-19 Invensas Bonding Technologies, Inc. Selective recess
US11011503B2 (en) 2017-12-15 2021-05-18 Invensas Bonding Technologies, Inc. Direct-bonded optoelectronic interconnect for high-density integrated photonics
US11380597B2 (en) 2017-12-22 2022-07-05 Invensas Bonding Technologies, Inc. Bonded structures
US10923408B2 (en) 2017-12-22 2021-02-16 Invensas Bonding Technologies, Inc. Cavity packages
JP2019140178A (ja) * 2018-02-07 2019-08-22 東芝メモリ株式会社 半導体装置
US10727219B2 (en) 2018-02-15 2020-07-28 Invensas Bonding Technologies, Inc. Techniques for processing devices
US11169326B2 (en) 2018-02-26 2021-11-09 Invensas Bonding Technologies, Inc. Integrated optical waveguides, direct-bonded waveguide interface joints, optical routing and interconnects
JP2019160833A (ja) 2018-03-07 2019-09-19 東芝メモリ株式会社 半導体装置
US11256004B2 (en) 2018-03-20 2022-02-22 Invensas Bonding Technologies, Inc. Direct-bonded lamination for improved image clarity in optical devices
JP2019179782A (ja) * 2018-03-30 2019-10-17 ソニーセミコンダクタソリューションズ株式会社 半導体装置および半導体装置の製造方法
US11056348B2 (en) 2018-04-05 2021-07-06 Invensas Bonding Technologies, Inc. Bonding surfaces for microelectronics
US11244916B2 (en) 2018-04-11 2022-02-08 Invensas Bonding Technologies, Inc. Low temperature bonded structures
US10790262B2 (en) 2018-04-11 2020-09-29 Invensas Bonding Technologies, Inc. Low temperature bonded structures
US10964664B2 (en) 2018-04-20 2021-03-30 Invensas Bonding Technologies, Inc. DBI to Si bonding for simplified handle wafer
US11004757B2 (en) 2018-05-14 2021-05-11 Invensas Bonding Technologies, Inc. Bonded structures
US11276676B2 (en) 2018-05-15 2022-03-15 Invensas Bonding Technologies, Inc. Stacked devices and methods of fabrication
US10923413B2 (en) 2018-05-30 2021-02-16 Xcelsis Corporation Hard IP blocks with physically bidirectional passageways
TW202013708A (zh) * 2018-06-05 2020-04-01 日商索尼半導體解決方案公司 固體攝像裝置、固體攝像裝置之製造方法及電子機器
CN118448377A (zh) 2018-06-12 2024-08-06 隔热半导体粘合技术公司 堆叠微电子组件的层间连接
US11393779B2 (en) 2018-06-13 2022-07-19 Invensas Bonding Technologies, Inc. Large metal pads over TSV
KR20210009426A (ko) 2018-06-13 2021-01-26 인벤사스 본딩 테크놀로지스 인코포레이티드 패드로서의 ｔｓｖ
US10910344B2 (en) 2018-06-22 2021-02-02 Xcelsis Corporation Systems and methods for releveled bump planes for chiplets
US11749609B2 (en) 2018-06-29 2023-09-05 Sony Semiconductor Solutions Corporation Semiconductor device and method of manufacturing semiconductor device
US11664357B2 (en) 2018-07-03 2023-05-30 Adeia Semiconductor Bonding Technologies Inc. Techniques for joining dissimilar materials in microelectronics
US11462419B2 (en) 2018-07-06 2022-10-04 Invensas Bonding Technologies, Inc. Microelectronic assemblies
US11158606B2 (en) 2018-07-06 2021-10-26 Invensas Bonding Technologies, Inc. Molded direct bonded and interconnected stack
US11114433B2 (en) * 2018-07-15 2021-09-07 Taiwan Semiconductor Manufacturing Company, Ltd. 3DIC structure and method of fabricating the same
US11515291B2 (en) 2018-08-28 2022-11-29 Adeia Semiconductor Inc. Integrated voltage regulator and passive components
US20200075533A1 (en) * 2018-08-29 2020-03-05 Invensas Bonding Technologies, Inc. Bond enhancement in microelectronics by trapping contaminants and arresting cracks during direct-bonding processes
US11011494B2 (en) 2018-08-31 2021-05-18 Invensas Bonding Technologies, Inc. Layer structures for making direct metal-to-metal bonds at low temperatures in microelectronics
US12002831B2 (en) 2018-08-31 2024-06-04 Sony Semiconductor Solutions Corporation Semiconductor device
US11158573B2 (en) 2018-10-22 2021-10-26 Invensas Bonding Technologies, Inc. Interconnect structures
US10861808B2 (en) 2018-11-21 2020-12-08 Taiwan Semiconductor Manufacturing Company, Ltd. Bonding structure of dies with dangling bonds
US10651157B1 (en) 2018-12-07 2020-05-12 Nanya Technology Corporation Semiconductor device and manufacturing method thereof
US11244920B2 (en) 2018-12-18 2022-02-08 Invensas Bonding Technologies, Inc. Method and structures for low temperature device bonding
WO2020150159A1 (en) 2019-01-14 2020-07-23 Invensas Bonding Technologies, Inc. Bonded structures
WO2020154954A1 (en) * 2019-01-30 2020-08-06 Yangtze Memory Technologies Co., Ltd. Hybrid bonding using dummy bonding contacts and dummy interconnects
JP7551277B2 (ja) * 2019-01-31 2024-09-17 キヤノン株式会社 半導体装置、機器
JP7541971B2 (ja) * 2019-02-20 2024-08-29 ソニーセミコンダクタソリューションズ株式会社 撮像装置
CN113272961A (zh) * 2019-02-28 2021-08-17 索尼半导体解决方案公司 图像传感器
US11901281B2 (en) 2019-03-11 2024-02-13 Adeia Semiconductor Bonding Technologies Inc. Bonded structures with integrated passive component
JP2020155711A (ja) * 2019-03-22 2020-09-24 ソニーセミコンダクタソリューションズ株式会社 半導体装置および固体撮像素子
JP2020161520A (ja) * 2019-03-25 2020-10-01 ソニーセミコンダクタソリューションズ株式会社 撮像装置
US10854578B2 (en) 2019-03-29 2020-12-01 Invensas Corporation Diffused bitline replacement in stacked wafer memory
US11205625B2 (en) 2019-04-12 2021-12-21 Invensas Bonding Technologies, Inc. Wafer-level bonding of obstructive elements
US11610846B2 (en) 2019-04-12 2023-03-21 Adeia Semiconductor Bonding Technologies Inc. Protective elements for bonded structures including an obstructive element
US11373963B2 (en) 2019-04-12 2022-06-28 Invensas Bonding Technologies, Inc. Protective elements for bonded structures
US11355404B2 (en) 2019-04-22 2022-06-07 Invensas Bonding Technologies, Inc. Mitigating surface damage of probe pads in preparation for direct bonding of a substrate
FR3095719A1 (fr) * 2019-05-03 2020-11-06 Commissariat A L'energie Atomique Et Aux Energies Alternatives Procédé de collage moléculaire hybride et circuit électronique pour la mise en oeuvre d'un tel procédé
CN110112097A (zh) * 2019-05-21 2019-08-09 德淮半导体有限公司 晶圆键合结构以及晶圆键合结构的制作方法
US11385278B2 (en) 2019-05-23 2022-07-12 Invensas Bonding Technologies, Inc. Security circuitry for bonded structures
US11315871B2 (en) * 2019-06-13 2022-04-26 Nanya Technology Corporation Integrated circuit device with bonding structure and method of forming the same
US11296053B2 (en) 2019-06-26 2022-04-05 Invensas Bonding Technologies, Inc. Direct bonded stack structures for increased reliability and improved yield in microelectronics
KR102680269B1 (ko) 2019-08-12 2024-07-01 삼성전자주식회사 이미지 센서
JP2021034560A (ja) * 2019-08-23 2021-03-01 キオクシア株式会社 半導体装置およびその製造方法
KR20210027706A (ko) 2019-09-02 2021-03-11 삼성전자주식회사 메모리 장치
US11227860B2 (en) 2019-09-02 2022-01-18 Samsung Electronics Co., Ltd. Memory device
JP2021044347A (ja) * 2019-09-10 2021-03-18 キオクシア株式会社 半導体装置
US12080672B2 (en) 2019-09-26 2024-09-03 Adeia Semiconductor Bonding Technologies Inc. Direct gang bonding methods including directly bonding first element to second element to form bonded structure without adhesive
JP7417393B2 (ja) * 2019-09-27 2024-01-18 キヤノン株式会社 半導体装置及び半導体ウエハ
JP7353121B2 (ja) 2019-10-08 2023-09-29 キヤノン株式会社 半導体装置および機器
US11456328B2 (en) 2019-10-09 2022-09-27 Omnivision Technologies, Inc. Stack chip air gap heat insulator
US12113054B2 (en) 2019-10-21 2024-10-08 Adeia Semiconductor Technologies Llc Non-volatile dynamic random access memory
US11862602B2 (en) 2019-11-07 2024-01-02 Adeia Semiconductor Technologies Llc Scalable architecture for reduced cycles across SOC
US11762200B2 (en) 2019-12-17 2023-09-19 Adeia Semiconductor Bonding Technologies Inc. Bonded optical devices
US11876076B2 (en) 2019-12-20 2024-01-16 Adeia Semiconductor Technologies Llc Apparatus for non-volatile random access memory stacks
KR20220120631A (ko) 2019-12-23 2022-08-30 인벤사스 본딩 테크놀로지스 인코포레이티드 결합형 구조체를 위한 전기적 리던던시
US11721653B2 (en) 2019-12-23 2023-08-08 Adeia Semiconductor Bonding Technologies Inc. Circuitry for electrical redundancy in bonded structures
JP2021136320A (ja) * 2020-02-26 2021-09-13 キオクシア株式会社 半導体装置およびその製造方法
JP2021141252A (ja) 2020-03-06 2021-09-16 キオクシア株式会社 半導体装置およびその製造方法
KR20230003471A (ko) 2020-03-19 2023-01-06 아데이아 세미컨덕터 본딩 테크놀로지스 인코포레이티드 직접 결합된 구조체들을 위한 치수 보상 제어
US11742314B2 (en) 2020-03-31 2023-08-29 Adeia Semiconductor Bonding Technologies Inc. Reliable hybrid bonded apparatus
US11735523B2 (en) 2020-05-19 2023-08-22 Adeia Semiconductor Bonding Technologies Inc. Laterally unconfined structure
JP7562306B2 (ja) 2020-06-23 2024-10-07 キヤノン株式会社 光電変換装置、光電変換システム、および移動体
US11631647B2 (en) 2020-06-30 2023-04-18 Adeia Semiconductor Bonding Technologies Inc. Integrated device packages with integrated device die and dummy element
US11728273B2 (en) 2020-09-04 2023-08-15 Adeia Semiconductor Bonding Technologies Inc. Bonded structure with interconnect structure
US11764177B2 (en) 2020-09-04 2023-09-19 Adeia Semiconductor Bonding Technologies Inc. Bonded structure with interconnect structure
KR20220033619A (ko) * 2020-09-08 2022-03-17 삼성전자주식회사 반도체 패키지
US11990448B2 (en) 2020-09-18 2024-05-21 Intel Corporation Direct bonding in microelectronic assemblies
US20220093492A1 (en) * 2020-09-18 2022-03-24 Intel Corporation Direct bonding in microelectronic assemblies
US11264357B1 (en) 2020-10-20 2022-03-01 Invensas Corporation Mixed exposure for large die
JP2022130097A (ja) * 2021-02-25 2022-09-06 キオクシア株式会社 半導体装置およびその製造方法
KR20220126539A (ko) 2021-03-09 2022-09-16 삼성전자주식회사 반도체 패키지
EP4287243A4 (en) * 2021-03-10 2024-08-21 Changxin Memory Tech Inc SEMICONDUCTOR STRUCTURE AND METHOD FOR MANUFACTURING SEMICONDUCTOR STRUCTURE
JP2022144884A (ja) * 2021-03-19 2022-10-03 キオクシア株式会社 半導体装置および半導体装置の製造方法
EP4343835A4 (en) * 2021-06-15 2024-07-17 Huawei Tech Co Ltd CHIP STACKING STRUCTURE AND MANUFACTURING METHOD, WAFER STACKING STRUCTURE AND ELECTRONIC DEVICE
KR20220168435A (ko) * 2021-06-16 2022-12-23 삼성전자주식회사 집적회로 장치
CN115513046A (zh) * 2021-06-23 2022-12-23 联华电子股份有限公司 半导体元件
CN113488392B (zh) * 2021-07-13 2022-08-02 武汉新芯集成电路制造有限公司 集成电路器件制造方法
CN114551409A (zh) * 2022-04-28 2022-05-27 之江实验室 用于提高多芯粒晶圆集成可靠性的混合键合结构和方法
JP2024000319A (ja) * 2022-06-20 2024-01-05 キオクシア株式会社 半導体装置
US20240096828A1 (en) * 2022-09-15 2024-03-21 Nanya Technology Corporation Semiconductor structure having dummy conductive member and manufacturing method thereof
US20240297193A1 (en) * 2023-03-01 2024-09-05 Visera Technologies Company Limited Image sensor and method for forming the same

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101452891A (zh) * 2007-12-05 2009-06-10 中国科学院微电子研究所 一种制作阻变存储器交叉阵列的方法

Family Cites Families (85)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5154454A (ja) 1974-11-08 1976-05-13 Sumitomo Metal Ind Kantannoshuchoosokuteisuruhoho
JPS532788A (en) 1976-06-30 1978-01-11 Koga Tadashi Grinding jig
JPS62173752A (ja) 1986-01-27 1987-07-30 Nec Corp 半導体装置
KR900008647B1 (ko) * 1986-03-20 1990-11-26 후지쓰 가부시끼가이샤 3차원 집적회로와 그의 제조방법
JPH01228202A (ja) * 1988-03-08 1989-09-12 Matsushita Electron Corp モノリシックマイクロ波集積回路
JPH01265866A (ja) 1988-04-19 1989-10-23 Nippon Kankitsu Kogyo Kk 嗜好性の改善された食品の製造法
DE4433845A1 (de) * 1994-09-22 1996-03-28 Fraunhofer Ges Forschung Verfahren zur Herstellung einer dreidimensionalen integrierten Schaltung
US7052941B2 (en) * 2003-06-24 2006-05-30 Sang-Yun Lee Method for making a three-dimensional integrated circuit structure
JP3638778B2 (ja) 1997-03-31 2005-04-13 株式会社ルネサステクノロジ 半導体集積回路装置およびその製造方法
JPH11150114A (ja) * 1997-11-19 1999-06-02 Ricoh Co Ltd 半導体装置及びその製造方法
US6093631A (en) 1998-01-15 2000-07-25 International Business Machines Corporation Dummy patterns for aluminum chemical polishing (CMP)
JP3532788B2 (ja) 1999-04-13 2004-05-31 唯知 須賀 半導体装置及びその製造方法
US6455398B1 (en) * 1999-07-16 2002-09-24 Massachusetts Institute Of Technology Silicon on III-V semiconductor bonding for monolithic optoelectronic integration
JP2001250913A (ja) * 1999-12-28 2001-09-14 Mitsumasa Koyanagi ３次元半導体集積回路装置及びその製造方法
JP3440057B2 (ja) * 2000-07-05 2003-08-25 唯知 須賀 半導体装置およびその製造方法
US6600173B2 (en) * 2000-08-30 2003-07-29 Cornell Research Foundation, Inc. Low temperature semiconductor layering and three-dimensional electronic circuits using the layering
US6355501B1 (en) * 2000-09-21 2002-03-12 International Business Machines Corporation Three-dimensional chip stacking assembly
US20020163072A1 (en) * 2001-05-01 2002-11-07 Subhash Gupta Method for bonding wafers to produce stacked integrated circuits
US7358578B2 (en) * 2001-05-22 2008-04-15 Renesas Technology Corporation Field effect transistor on a substrate with (111) orientation having zirconium oxide gate insulation and cobalt or nickel silicide wiring
US6661085B2 (en) * 2002-02-06 2003-12-09 Intel Corporation Barrier structure against corrosion and contamination in three-dimensional (3-D) wafer-to-wafer vertical stack
US6762076B2 (en) * 2002-02-20 2004-07-13 Intel Corporation Process of vertically stacking multiple wafers supporting different active integrated circuit (IC) devices
US6596640B1 (en) * 2002-06-21 2003-07-22 Intel Corporation Method of forming a raised contact for a substrate
JP4193438B2 (ja) 2002-07-30 2008-12-10 ソニー株式会社 半導体装置の製造方法
JP2004153015A (ja) 2002-10-30 2004-05-27 Fujitsu Ltd 半導体装置及びその製造方法
JP3986940B2 (ja) * 2002-10-31 2007-10-03 富士通株式会社 半導体装置
AU2002368524A1 (en) 2002-12-20 2004-07-22 International Business Machines Corporation Three-dimensional device fabrication method
US7354798B2 (en) * 2002-12-20 2008-04-08 International Business Machines Corporation Three-dimensional device fabrication method
US20040124509A1 (en) * 2002-12-28 2004-07-01 Kim Sarah E. Method and structure for vertically-stacked device contact
US6962835B2 (en) * 2003-02-07 2005-11-08 Ziptronix, Inc. Method for room temperature metal direct bonding
JP2004247373A (ja) * 2003-02-12 2004-09-02 Semiconductor Energy Lab Co Ltd 半導体装置
US6841883B1 (en) * 2003-03-31 2005-01-11 Micron Technology, Inc. Multi-dice chip scale semiconductor components and wafer level methods of fabrication
KR100500573B1 (ko) * 2003-07-01 2005-07-12 삼성전자주식회사 금속 배선 및 그 제조 방법, 금속 배선을 포함하는 이미지소자 및 그 제조 방법
US7049701B2 (en) * 2003-10-15 2006-05-23 Kabushiki Kaisha Toshiba Semiconductor device using insulating film of low dielectric constant as interlayer insulating film
JP2005135988A (ja) * 2003-10-28 2005-05-26 Toshiba Corp 半導体装置の製造方法
US7335972B2 (en) * 2003-11-13 2008-02-26 Sandia Corporation Heterogeneously integrated microsystem-on-a-chip
JP2005345571A (ja) * 2004-05-31 2005-12-15 Canon Inc 撮像装置および電子機器
JP4401874B2 (ja) * 2004-06-21 2010-01-20 株式会社ルネサステクノロジ 半導体装置
JP2006100301A (ja) * 2004-09-28 2006-04-13 Nitto Denko Corp 配線回路基板装置および接続構造
JP2006140326A (ja) * 2004-11-12 2006-06-01 Toshiba Corp 半導体装置
KR100610481B1 (ko) 2004-12-30 2006-08-08 매그나칩 반도체 유한회사 수광영역을 넓힌 이미지센서 및 그 제조 방법
JP4846244B2 (ja) * 2005-02-15 2011-12-28 ルネサスエレクトロニクス株式会社 半導体装置
KR100782463B1 (ko) * 2005-04-13 2007-12-05 (주)실리콘화일 3차원 구조를 갖는 이미지 센서의 분리형 단위화소 및 그제조방법
US7489018B2 (en) 2005-04-19 2009-02-10 Kabushiki Kaisha Toshiba Transistor
TW201101476A (en) * 2005-06-02 2011-01-01 Sony Corp Semiconductor image sensor module and method of manufacturing the same
US7884483B2 (en) * 2005-06-14 2011-02-08 Cufer Asset Ltd. L.L.C. Chip connector
KR100848745B1 (ko) * 2005-08-03 2008-07-25 세이코 엡슨 가부시키가이샤 반도체 장치 및 반도체 칩
DE102005038121B3 (de) * 2005-08-11 2007-04-12 Siemens Ag Verfahren zur Integration funktioneller Nanostrukturen in mikro- und nanoelektrische Schaltkreise
US7358616B2 (en) * 2005-09-14 2008-04-15 Freescale Semiconductor, Inc. Semiconductor stacked die/wafer configuration and packaging and method thereof
US7626257B2 (en) * 2006-01-18 2009-12-01 Infineon Technologies Ag Semiconductor devices and methods of manufacture thereof
US20070207592A1 (en) * 2006-03-03 2007-09-06 Lu James J Wafer bonding of damascene-patterned metal/adhesive redistribution layers
KR100791336B1 (ko) * 2006-08-10 2008-01-07 삼성전자주식회사 이미지 센서 제조 방법
US7827519B2 (en) * 2006-12-29 2010-11-02 Cadence Design Systems, Inc. Method, system, and computer program product for preparing multiple layers of semiconductor substrates for electronic designs
JP2008227253A (ja) * 2007-03-14 2008-09-25 Fujifilm Corp 裏面照射型固体撮像素子
KR100845006B1 (ko) * 2007-03-19 2008-07-09 삼성전자주식회사 적층 칩 패키지 및 그 제조 방법
JP2008277512A (ja) * 2007-04-27 2008-11-13 Fujifilm Corp 撮像素子及び光電変換素子アレイ
JP5156324B2 (ja) * 2007-10-10 2013-03-06 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
JP5103232B2 (ja) 2008-03-18 2012-12-19 ルネサスエレクトロニクス株式会社 半導体装置
JP5334459B2 (ja) * 2008-05-30 2013-11-06 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
KR101502585B1 (ko) * 2008-10-09 2015-03-24 삼성전자주식회사 수직형 반도체 장치 및 그 형성 방법
US8053900B2 (en) 2008-10-21 2011-11-08 Taiwan Semiconductor Manufacturing Company, Ltd. Through-substrate vias (TSVs) electrically connected to a bond pad design with reduced dishing effect
JP4655137B2 (ja) * 2008-10-30 2011-03-23 ソニー株式会社 半導体装置
JP4935838B2 (ja) * 2009-03-06 2012-05-23 ソニー株式会社 固体撮像素子及びその製造方法、電子機器
JP4835710B2 (ja) * 2009-03-17 2011-12-14 ソニー株式会社 固体撮像装置、固体撮像装置の製造方法、固体撮像装置の駆動方法、及び電子機器
JP2010219425A (ja) * 2009-03-18 2010-09-30 Toshiba Corp 半導体装置
KR101049083B1 (ko) * 2009-04-10 2011-07-15 (주)실리콘화일 3차원 구조를 갖는 이미지 센서의 단위 화소 및 그 제조방법
US8198174B2 (en) * 2009-08-05 2012-06-12 International Business Machines Corporation Air channel interconnects for 3-D integration
FR2949171B1 (fr) * 2009-08-13 2011-08-26 Commissariat Energie Atomique Procede d'assemblage de deux composants electroniques
JP5304536B2 (ja) * 2009-08-24 2013-10-02 ソニー株式会社 半導体装置
JP2011054637A (ja) 2009-08-31 2011-03-17 Sony Corp 半導体装置およびその製造方法
US8148728B2 (en) * 2009-10-12 2012-04-03 Monolithic 3D, Inc. Method for fabrication of a semiconductor device and structure
JP4764506B2 (ja) 2009-12-16 2011-09-07 株式会社東芝 ディスク記憶装置及びサーボ制御方法
US8026521B1 (en) * 2010-10-11 2011-09-27 Monolithic 3D Inc. Semiconductor device and structure
US8546188B2 (en) * 2010-04-09 2013-10-01 International Business Machines Corporation Bow-balanced 3D chip stacking
JP5553693B2 (ja) * 2010-06-30 2014-07-16 キヤノン株式会社 固体撮像装置及び撮像システム
JP2011115634A (ja) 2011-03-16 2011-06-16 Terumo Corp 生体内留置用ステントおよび生体器官拡張器具
EP2717300B1 (en) * 2011-05-24 2020-03-18 Sony Corporation Semiconductor device
JP5837783B2 (ja) * 2011-09-08 2015-12-24 ルネサスエレクトロニクス株式会社 半導体集積回路装置
US8629524B2 (en) * 2012-04-27 2014-01-14 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus for vertically integrated backside illuminated image sensors
US9153565B2 (en) * 2012-06-01 2015-10-06 Taiwan Semiconductor Manufacturing Company, Ltd. Image sensors with a high fill-factor
US10090349B2 (en) * 2012-08-09 2018-10-02 Taiwan Semiconductor Manufacturing Company, Ltd. CMOS image sensor chips with stacked scheme and methods for forming the same
US8957358B2 (en) * 2012-04-27 2015-02-17 Taiwan Semiconductor Manufacturing Company, Ltd. CMOS image sensor chips with stacked scheme and methods for forming the same
US9412725B2 (en) * 2012-04-27 2016-08-09 Taiwan Semiconductor Manufacturing Company, Ltd. Method and apparatus for image sensor packaging
US9425155B2 (en) * 2014-02-25 2016-08-23 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer bonding process and structure
US9548329B2 (en) * 2014-07-02 2017-01-17 Taiwan Semiconductor Manufacturing Company Ltd. Backside illuminated image sensor and method of manufacturing the same
US11011303B2 (en) * 2018-08-21 2021-05-18 Globalfoundries U.S. Inc. Dummy fill with eddy current self-canceling element for inductor component

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101452891A (zh) * 2007-12-05 2009-06-10 中国科学院微电子研究所 一种制作阻变存储器交叉阵列的方法

Also Published As

Publication number Publication date
US10236238B2 (en) 2019-03-19
CN105938825A (zh) 2016-09-14
US9799587B2 (en) 2017-10-24
KR20210032563A (ko) 2021-03-24
EP2717300B1 (en) 2020-03-18
KR102574526B1 (ko) 2023-09-07
TWI667763B (zh) 2019-08-01
KR20180037620A (ko) 2018-04-12
EP4047647A3 (en) 2023-03-08
CN103503122B (zh) 2016-05-18
KR20230130169A (ko) 2023-09-11
TWI835470B (zh) 2024-03-11
KR102378636B1 (ko) 2022-03-25
TWI746146B (zh) 2021-11-11
TWI728248B (zh) 2021-05-21
TW201707180A (zh) 2017-02-16
KR101952976B1 (ko) 2019-02-27
KR102235927B1 (ko) 2021-04-05
US20230098931A1 (en) 2023-03-30
US20220246498A1 (en) 2022-08-04
US20180096915A1 (en) 2018-04-05
TW201308560A (zh) 2013-02-16
US20180233435A1 (en) 2018-08-16
TW202315027A (zh) 2023-04-01
US11587857B2 (en) 2023-02-21
TW201832340A (zh) 2018-09-01
EP4047647A2 (en) 2022-08-24
KR102084337B1 (ko) 2020-04-23
TW202137468A (zh) 2021-10-01
KR20140022039A (ko) 2014-02-21
TW202046481A (zh) 2020-12-16
US11923279B2 (en) 2024-03-05
US11626356B2 (en) 2023-04-11
KR20200022542A (ko) 2020-03-03
TWI804887B (zh) 2023-06-11
TWI578484B (zh) 2017-04-11
EP3534399A1 (en) 2019-09-04
EP2717300A4 (en) 2015-04-22
EP2717300A1 (en) 2014-04-09
CN103503122A (zh) 2014-01-08
WO2012161044A1 (ja) 2012-11-29
KR20220030312A (ko) 2022-03-10
US20140145338A1 (en) 2014-05-29

Similar Documents

Publication Publication Date Title
US11626356B2 (en) Semiconductor device
JP5919653B2 (ja) 半導体装置
JP5970747B2 (ja) 半導体装置
TWI757433B (zh) 固態影像感測器，製造固態影像感測器之方法，以及電子器件
TWI820028B (zh) 半導體裝置

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant