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CN105374813A - 单元布局和结构 - Google Patents

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CN105374813A CN201410844399.1A CN201410844399A CN105374813A CN 105374813 A CN105374813 A CN 105374813A CN 201410844399 A CN201410844399 A CN 201410844399A CN 105374813 A CN105374813 A CN 105374813A
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Abstract

本发明提供了一种用于单元行设计的后布局邻接处理。在实施例中，将第一单元和第二单元放置在第一单元行中以及将第三单元和第四单元放置至第二单元行内。在放置之后分析将电源和接地轨连接至下面的结构的通孔以确定这些通孔是否可以合并或完全去除。通过合并和去除紧密放置的通孔，可以绕开光刻的物理限制，允许形成更小的结构。

Description

单元布局和结构
技术领域
本发明涉及单元布局和结构。
背景技术
通常，电子设计自动化(EDA)工具帮助半导体设计者采用期望电路的纯粹行为描述并且工作以制作打算制造的电路的完成了的布局。该工艺通常采用电路的行为描述并且将其变成功能描述，其然后分解成数千个布尔函数并且映入使用标准单元库的单元行。一旦映入，实施分析以将结构设计转变成物理布局。
然而，随着半导体器件大体上变得越来越小，已经出现在电子设计自动化领域内的技术问题。当结构设计达到将要用于将设计转变成物理半导体器件的制造工艺的物理限制时可能出现这些问题。需要解决和克服这些问题以便继续降低半导体器件的整体尺寸。
发明内容
为了解决现有技术中的问题，本发明提供了一种设计半导体器件的方法，所述方法包括：将第一单元和第二单元放置至第一单元行内；将第三单元和第四单元放置至与所述第一单元行相邻的第二单元行内；在放置所述第一单元和所述第二单元之后以及在放置所述第三单元和所述第四单元之后，使用微处理器实施后布局处理，其中，实施所述后布局处理还包括：将所述第一单元中的第一通孔和所述第三单元中的第二通孔合并至第三通孔内；以及在不切断电连接的情况下从所述第一单元去除第四通孔。
在上述方法中，其中，在去除所述第四通孔之前，所述第四通孔将单元边界导体与接地轨连接。
在上述方法中，其中，在去除所述第四通孔之前，所述第四通孔将单元边界导体与接地轨连接；其中，所述单元边界导体通过金属零连接件保持电连接至所述接地轨。
在上述方法中，其中，所述第一单元是反相器。
在上述方法中，其中，所述第一单元是反相器；其中，所述第二单元是反相器。
在上述方法中，其中，处于所述第一单元、所述第二单元、所述第三单元和所述第四单元的交叉处的区域包括：所述第一单元的第一漏极区；所述第二单元的第一源极区；所述第三单元的第二源极区；以及所述第四单元的第二漏极区。
在上述方法中，其中，处于所述第一单元、所述第二单元、所述第三单元和所述第四单元的交叉处的区域包括：所述第一单元的第一源极区；所述第二单元的第一漏极区；所述第三单元的第二漏极区；以及所述第四单元的第三漏极区，其中，所述第一通孔和所述第二通孔合并至“L”形状内。
根据本发明的另一个方面，提供了一种用EDA处理系统设计半导体器件的方法，所述方法包括：从单元库接收第一单元、第二单元、第三单元和第四单元；使用微处理器将所述第一单元和所述第二单元放置至第一单元行内以及将所述第三单元和所述第四单元放置至第二单元行内，其中，所述第一单元、所述第二单元、所述第三单元和所述第四单元的交叉区域包括第一通孔和第二通孔；使用所述微处理器将第一掩模层的第一部分放置在所述第一通孔的上方；使用所述微处理器将第二掩模层的第一部分放置在所述第二通孔的上方；以及基于所述第一掩模层和所述第二掩模层使用所述微处理器分析所述第一通孔和所述第二通孔，其中，分析所述第一通孔和所述第二通孔还包括确定所述第一通孔是否应该与所述第二通孔合并或去除。
在上述方法中，还包括：将第三掩模层的第一部分放置在所述第一通孔的上方；以及确定所述第一掩模层和所述第二掩模层是否位于所述第三掩模层内。
在上述方法中，其中，分析所述第一通孔和所述第二通孔还包括：围绕所述第二通孔形成禁区；以及确定所述禁区是否接触所述第一通孔。
在上述方法中，还包括：在垂直于所述第一单元行的第一方向上扩展所述第二通孔以形成第一扩展区；以及在垂直于所述第一单元行并且不同于所述第一方向的第二方向上扩展由所述第二掩模层的第二部分覆盖的第三通孔以形成第二扩展区；以及当所述第一扩展区接触所述第二扩展区时合并所述第一通孔和所述第二通孔。
在上述方法中，还包括：在垂直于所述第一单元行的第一方向上扩展所述第二通孔以形成第一扩展区；在与所述第一单元行平行的第二方向上扩展所述第一通孔以形成第二扩展区；以及将所述第二通孔、所述第一通孔、所述第一扩展区以及所述第二扩展区合并至第一单个合并通孔内。
在上述方法中，还包括：在垂直于所述第一单元行的第一方向上扩展所述第二通孔以形成第一扩展区；在与所述第一单元行平行的第二方向上扩展所述第一通孔以形成第二扩展区；以及将所述第二通孔、所述第一通孔、所述第一扩展区以及所述第二扩展区合并至第一单个合并通孔内；其中，所述第一单个合并通孔具有“L”形状。
在上述方法中，还包括：在垂直于所述第一单元行的第一方向上扩展所述第二通孔以形成第一扩展区；在与所述第一单元行平行的第二方向上扩展所述第一通孔以形成第二扩展区；以及将所述第二通孔、所述第一通孔、所述第一扩展区以及所述第二扩展区合并至第一单个合并通孔内；还包括：分析所述第一单个合并通孔是否覆盖第二单个合并通孔；以及将所述第一单个合并通孔和所述第二单个合并通孔合并至单个合并形状内。
在上述方法中，还包括降低与单元边界连接的所述第一通孔的尺寸。
根据本发明的又一个方面，提供了一种半导体器件，包括：第一单元行，具有第一单元和与所述第一单元相邻的第二单元；第二单元行，与所述第一单元行相邻，其中，所述第二单元行包括第三单元和第四单元；以及合并的通孔，将电源/接地轨电连接至第一源极/漏极区和第二源极/漏极区，所述第一源极/漏极区位于所述第二单元中并且所述第二源极/漏极区位于所述第四单元中，所述合并的通孔延伸至所述第二单元和所述第四单元内。
在上述半导体器件中，其中，所述合并的通孔电连接至与所述第一源极/漏极区物理接触的第一金属零连接件。
在上述半导体器件中，其中，所述合并的通孔电连接至与所述第一源极/漏极区物理接触的第一金属零连接件；其中，所述第一金属零连接件具有与所述第二单元中的第一单元边界导体物理接触的第一部分。
在上述半导体器件中，其中，所述合并的通孔电连接至与所述第一源极/漏极区物理接触的第一金属零连接件；其中，所述第一金属零连接件具有与所述第二单元中的第一单元边界导体物理接触的第一部分；其中，所述第一金属零连接件具有与所述第四单元中的接触件物理接触的第二部分。
在上述半导体器件中，其中，所述第一单元是第一反相器，所述第二单元是第二反相器，所述第三单元是第三反相器以及所述第四单元是第四反相器。
附图说明
当结合附图进行阅读时，根据下面详细的描述可以最佳地理解本发明的各方面。应该注意的是，根据工业中的标准实践，对各种部件没有按比例绘制。实际上，为了清楚的讨论，各部件的尺寸可以被任意地增大或减小。
图1根据一些实施例示出处理系统的框图。
图2根据一些实施例示出电子设计自动化系统使用的流程图。
图3根据一些实施例示出单个单元。
图4A至图4D根据一些实施例示出第一单元行和第二单元行。
图5A至图5D根据一些实施例示出后布局处理的结果。
图6A至图6F根据一些实施例示出后布局处理的结果。
图7A至图14G根据一些实施例示出用于后布局处理的工艺流程。
图15根据一些实施例示出用于后布局处理的工艺流程图。
图16A至图25G根据一些实施例示出用于后布局处理的第二工艺流程。
图26根据一些实施例示出用于后布局处理的第二工艺流程图。
具体实施方式
为了实施所提供主题的不同特征，以下公开内容提供了许多不同的实施例或实例。以下描述部件和布置的特定实例以简化本发明。当然这些仅仅是实例并不打算限定。例如，在以下描述中，第一部件形成在第二部件上方或上可以包括其中第一和第二部件以直接接触形成的实施例，并且也可以包括其中额外的部件形成在第一和第二部件之间，从而使得第一和第二部件不直接接触的实施例。另外，本发明可在各个实例中重复参照标号和/或字符。该重复是为了简明和清楚的目的，而且其本身没有规定所述各个实施例和/或配置之间的关系。
将参照具体内容中的具体实施例描述本实施例，即使用电子设计自动化(EDA)工具放置单元并且然后实施后邻接通孔处理以便获得更高密度单元结构。然而，该实施例也可以应用至其他设计方法。
现参照图1，根据实施例提供了处理系统100(诸如EDA处理系统)的框图。处理系统100是通用计算机平台并且可以用于实施任何或所有本文讨论的工艺或者是用于实施电子设计的专用计算机平台。处理系统100可以包括处理单元110，诸如台式计算机、工作站、手提计算机、或者为特定应用定制的专用单元。处理系统100可以装配有显示器114和一个或多个输入/输出器件112，诸如鼠标、键盘或打印机。处理单元110可以包括与总线130连接的中央处理单元(CPU)120、存储器122、大容量存储器124、视频适配器126和I/O接口128。
总线130可以是包括存储总线或存储控制器、外围总线或视频总线的一个或多个任何类型的多总线结构。CPU120可以包括任何类型的电子数据处理器，诸如微处理器，并且存储器122可以包括任何类型的系统存储器，诸如静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)或只读存储器(ROM)。
大容量存储器124可以包括被配置为储存数据、程序和其他信息以及使得数据、程序和其他信息通过总线130可获取的任何类型的存储器件。例如，大容量存储器件124可以包括一个或多个硬盘驱动器、磁盘驱动器、光盘驱动器等。
视频适配器126和I/O接口128提供接口以将外部输入和输出器件连接至处理单元110。如图1所示，输入和输出器件的实例包括与视频适配器126连接的显示器114和与I/O接口128连接的诸如鼠标、键盘、打印机等的I/O器件112。其他器件可以与处理单元110连接，并且可以使用额外的或少量的接口卡。例如，可以使用串行接口卡(未示出)从而为打印机提供串行接口。例如，处理单元110也可以包括可以是到达局域网(LAN)或广域网(WAN)116的有线连接和/或无线连接的网络接口140。
应该注意，处理系统100还可以包括其他部件。例如，处理系统100可以包括电源、电缆、主板、可移动存储介质、箱体(cases)等。这些其他部件(尽管未示出)认为是处理系统100的部分。
在实施例中，EDA是通过CPU120执行以分析用户文件从而获得集成电路布局的程序代码(以下参照图2进一步描述)。另外，如本领域所公知的，在EDA的执行期间，EDA可以分析布局的功能部件。可以通过CPU120借由总线130从存储器122、大容量存储器件124等或者远程地通过网络接口140访问程序代码。
图2示出在实施例中由EDA使用的以自动地从用户提供的行为/功能设计201产生物理布局的一个可能的流程。行为/功能设计201基于对整体设计的输入端施加的各种信号或刺激规定电路的期望行为或功能，并且可以以合适的语言写入，诸如硬件描述语言(HDL)。行为/功能设计201可以通过I/O接口128上传至处理单元110内(参见图1)，诸如通过在EDA执行时产生文件的用户。可选地，行为/功能设计201可以在存储器122或大容量存储器件124上上传和/或保存，或者行为/功能设计201可以通过网络接口140从远程用户上传(参见图1)。在这些例子中，CPU120将在EDA的执行期间访问行为/功能设计201。
另外，用户也提供一组设计约束203以便约束行为/功能设计201的物理布局的整体设计。设计约束203可以通过例如I/O接口128输入，通过网络接口140等下载。一旦物理形成至集成电路内，设计约束203可以规定行为/功能设计201的计时和其他合适的约束。
EDA采用行为/功能设计201和设计约束203并且实施综合205以产生功能上相当的逻辑门级电路描述，诸如网表。综合205通过使行为/功能设计201期望的行为和/或功能与单元库206的标准单元匹配形成功能上相当的逻辑门级电路描述，其满足设计约束203。
单元库206可以包括一个或多个单独的单元库。每个单独的单元库包含预设计的部件(称为单元)的列表，其每个均小规模地实施离散逻辑功能。单元作为包括内部电路元件、至这些电路元件的各种连接、预设计的物理布局图案(其包括与单元的设计电源轨一起的每个单元的高度)、掺杂注入、阱等的信息存储在单独的单元库中。另外，存储的单元也可以包括单元的形状、用于外部连接的终端位置、延迟特性、功率消耗等。
一旦综合205通过使用一个或多个单元库206从行为/功能设计201和设计约束203产生功能上相当的逻辑门级电路描述，实施布置和布线213从而为整体结构产生实际的物理设计。布置和布线213通过从单元库206获取选择的单元并且将其放置至单元行(诸如第一单元行401和第二单元行403，图2中未示出但是以下参照图4A示出和描述了这两者)内来形成物理设计。可以通过成本功能引导单元行内每个单独的单元的布置以及与其他单元行相关的每个单元行的布置以便使产生的集成电路的引线长度和面积需求最小化。该布置可以由布置和布线213自动地完成或者可以可选地通过手动工艺部分地实施，用户可以通过手动工艺手动地将一个或多个单元插入行。
在单独的单元在例如第一单元行401和第二单元行403内的初始布置之后，实施后布局处理215。在实施例中，后布局处理215是在将单独的单元放置至第一单元行401和第二单元行403内之后发生的处理并且是分析沿着单独的单元之间的邻接(例如，第一单元301和第二单元405之间的邻接，在图2中未示出但以下分别在图3和图4A中示出和讨论)分析通孔的处理，并且沿着邻接改变这些通孔以便克服与光刻工艺的物理限制相关的约束，并且这有助于产生更高密度的单元。以下参照图5A至图13G进一步描述后布局处理215。
一旦通过布置和布线213产生物理设计布局并且已经发生后布局处理215，可以将物理设计发送至制造工具217以产生例如可以在期望的设计的物质制造中使用的光刻掩模。物理设计布局可以通过LAN/WAN166或从EDA至制造工具217的其他合适的传送形式发送至制造工具217。
现返回至布置和布线213以及后布局处理215，图3示出可以在单元库206中存储的第一单元301的一个实施例。在实施例中，第一单元301可以是代表反相器的单元，其中第一晶体管303和第二晶体管305通过例如隔离结构307(诸如浅沟槽隔离(STI))分离。位于第一晶体管303内的是第一源极区309和第一漏极区311，而第二晶体管305具有第二源极区313和第二漏极区315。
另外，作为反相器，第一晶体管303和第二晶体管305共享共同的栅电极317(例如，多晶硅或其他导电材料)，栅电极317在隔离结构307上方延伸并且使第一源极区309与第一漏极区311分离并且也使第二源极区313与第二漏极区315分离。栅电极317具有位于栅电极317和下面的衬底(其围绕第一源极区309、第一漏极区311、第二源极区313和第二漏极区315)之间的栅极电介质(未在图3中单独地示出)。
除了栅电极317之外，第一单元边界导体319、第二单元边界导体321、第三单元边界导体318以及第四单元边界导体320也可以位于与栅电极317相似的层级中(例如，直接位于衬底上方)。第一单元边界导体319、第二单元边界导体321、第三单元边界导体318以及第四单元边界导体320沿着第一单元301的外围设置并且形成为为单元提供偏压并且有助于防止相邻单元之间的串扰和干扰。第一单元边界导体319、第二单元边界导体321、第三单元边界导体318以及第四单元边界导体320可以由与栅电极317相似的材料形成(例如，多晶硅或其他导电材料)。
为了与例如电源轨323(位于第一单元301的第一侧上)或接地轨325(位于第一单元301的第二侧上)建立电接触，接触件327可以在第一源极区309、第一漏极区311、第二源极区313和第二漏极区315的上方形成。这些接触件327实现电连接的布线到达第一单元301的外围，因此通孔(以下进一步描述)可以建立与接触件327和上面的导电迹线(例如，电源轨323或接地轨325)的电接触。
电源轨323和接地轨325位于衬底上方的金属化层中并且为第一晶体管303和第二晶体管305提供电源和接地连接。电源轨323和接地轨325(从图3的俯视图)分别沿着第一单元301的顶边缘和底边缘设置。如此，当第一单元301放置至例如第一单元行401的单元行(以下参照图4A示出和描述)内时，第一单元301中的电源轨323和接地轨325将与相邻单元中的电源轨和接地轨对准从而形成连续的电源轨和连续的接地轨。
可以形成通孔以将第一单元301的各个部分连接至电源轨323和接地轨325。例如，可以形成第一通孔329以通过接触件327中的一个连接电源轨323和第一源极区309。可以形成第二通孔331以通过接触件327中的另一个连接接地轨325和第二源极区313。
另外，可以形成第三通孔332以连接第一单元边界导体319至电源轨323以及可以形成第四通孔333以连接第二单元边界导体321至接地轨325。通过连接第一单元边界导体319至电势，第一单元边界导体319能更好地防止相邻单元之间的串扰和干扰。
最终，图3中示出第一金属零(metal-zero)连接件335和第二金属零连接件337。这些连接件是沿着衬底的表面的导电连接件。例如，第一金属零连接件335可以与第一源极区309物理接触，使用位于第一源极区309上方的接触件327，以及通过与第二单元边界导体321物理接触。如此，第一金属零连接件335提供电源轨323和第二单元边界导体321之间的电连接。同样地，第二金属零连接件337提供第四单元边界导体320和接地轨325之间的电连接。
图4A示出在布置和布线213期间可以将第一单元301放置至第一单元行401内。另外，第二单元405可以放置在第一单元行401中与第一单元301相邻。在实施例中，第二单元405可以在结构上与第一单元301相似，诸如通过成为用于反相器的单元。然而，当彼此相邻放置并且处于同一方位时，第一单元301的第一单元边界导体319(参见图3)和第二单元405的第二单元边界导体321可以合并至使第一单元301与第二单元405分离的第五边界导体407和第六边界导体408内。
图4A也示出第三单元409和第四单元411放置至第二单元行403内，其中第二单元行403是第一单元行401的相邻单元行。如此，第三单元409与第一单元301以及第四单元411两者相邻。另外，第四单元411与第三单元409和第二单元405相邻。
在实施例中，第三单元409和第四单元411可以与第一单元301类似，从而使得第一单元301、第二单元405、第三单元409和第四单元411在这个阶段全部彼此相同(其中第一单元301和第二单元405共享第五边界导体407和第六边界导体408，以及第三单元409和第四单元411共享第七边界导体413和第八边界导体414)。
图4B示出在布置和布线213已经将第一单元301和第二单元405放置至第一单元行401内并且已经将第三单元409和第四单元411放置至第二单元行403内之后图4A中的三个关注区域中的一个。在第一关注区域中(在图4A中由环形标记415表示)，存在两个彼此相邻的通孔(例如，来自第一单元301的第二通孔331和来自第三单元409的第一通孔329)。来自第一单元301的第二通孔331和来自第三单元409的第一通孔329也连接至相似的接触件327，并且连接至接地轨325。换句话说，在第一关注区域415中存在将相同的结构电连接在一起并且彼此紧密地邻近物理设置的多个通孔。
图4C示出第二关注区域(在图4A中由环形标记417代表)，其中存在连接相同结构的多组通孔。例如，在第二关注区域417中，存在来自第一单元301的第四通孔333，来自第二单元405的第二通孔331，来自第三单元409的第三通孔332以及来自第四单元411的第一通孔329。然而，所有的这些通孔提供接地轨325、接触件327、第六边界导体408和第八边界导体414之间的连接。
图4D示出第三关注区域(在图4A中由环形标记419代表)，其中存在另两个彼此相邻的通孔(例如，来自第二单元405的第四通孔333和来自第四单元411的第三通孔332)，连接至第二单元405中的第三单元边界导体318并且也连接至第四单元411中的第一单元边界导体319。
图5A至图5D示出在已经对初始设计实施后布局处理215之后的第一单元301、第二单元405、第三单元409以及第四单元411的布局。具体地，图5A示出第一单元301、第二单元405、第三单元409以及第四单元411的概观。另外，在后布局处理215之后，图5B示出第一关注区域415的放大视图，图5C示出第二关注区域417的放大视图，以及图5D示出第三放大区域419的放大视图。
在实施例中，后布局处理215意识到可以合并或完全去除位于第一关注区域415、第二关注区域417以及第三关注区域419内的多个通孔。例如，在第一关注区域415中，来自第一单元301的第二通孔331和来自第三单元409的第一通孔329可以合并至或并入至单个第五通孔501内。同样地，在第三关注区域419中，来自第二单元405的第四通孔333和来自第四单元411的第三通孔332可以合并至单个第六通孔503内。最终，在第二关注区域417中，来自第二单元405的第二通孔331和来自第四单元411的第一通孔329可以合并至单个第七通孔505内。
另外，由于第六边界导体408通过第二单元405中的第二金属零连接件337与接触件327连接，并且由于第八边界导体414通过第四单元411中的第一金属零连接件335与接触件327连接，所以第一单元301中的与第六边界导体408连接的第四通孔333和第三单元409中的与第八边界导体414连接的第三通孔332是多余连接件。如此，可以去除第四通孔333和第三通孔332切断任何电连接而不显著地影响整体设计。
在实施后布局处理215之前，与第六边界导体408连接的诸如第四通孔333的通孔以及与第八边界导体414连接的第三通孔332彼此非常紧密地物理邻近。事实上，随着尺寸降低，通孔之间的距离可以变得很小以至于低于光刻工艺确实达到的能力。然而，通过实施后布局处理215以合并通孔或去除多余的通孔，简化了整体设计并且避免了光刻工艺的物理限制，从而实现尺寸的进一步降低。
图6A至图6F示出用于第一单元301、第二单元405、第三单元409和第四单元411的各个布置和方位的在第二关注区域417内可以实施的后布局处理215的替代实施例的视图。例如，在图6A中，排列第一单元301、第二单元405、第三单元409和第四单元411从而使得彼此相邻设置的晶体管具有位于第二关注区域417内的源极区(在图6A中由字母“S”表示，其中，图6A至图6F内的漏极区由字母“D”表示)。在该实施例中，第二单元405和第四单元411可以如以上图4A中所示地定位，但是第一单元301和第三单元409可以在第一单元行401和第二单元行403内旋转180°。
在该实施例中，将通过分析第一单元301中的第一通孔329和第三单元409中的第二通孔331开始后布局处理215。一旦后布局处理215确定第一单元301中的第一通孔329和第三单元409中的第二通孔331都连接相似的结构，后布局处理215将把第一单元301中的第一通孔329和第三单元409中的第二通孔331合并至或并入至第一狭缝通孔601内。
后布局处理215将类似地分析第二单元405中的第二通孔331以及第四单元411中的第一通孔329。一旦后布局处理215确定第二单元405中的第二通孔331和第四单元411中的第一通孔329连接相似的结构，后布局处理215将把这两个通孔合并至第二狭缝通孔603内。
图6B示出另一实施例，其中第一单元301、第二单元405以及第四单元411如以上图4A中所示地排列从而使得第三关注区域419包括来自第二单元405和第四单元411中的每一个的源极区以及来自第一单元301的漏极区。然而，在该实施例中，第三单元409在第二单元行403内旋转180°从而使得第二关注区域417包括来自第三单元409的源极区。
在该实施例中，后布局处理215将分析第三单元409内的第二通孔331以便观察第二通孔331是否与其可能要并入的任何其他通孔相互作用。然而，由于位于第一单元301中的漏极上方的接触件327不具有与接地轨325或电源轨323连接的通孔，因此不存在通孔，后布局处理215可以将第三单元409内的第二通孔331并入至该通孔。如此，后布局处理215将不改变第二通孔331。
另外，后布局处理215将分析第四单元411中的第一通孔329和第二单元405中的第二通孔331以便观察第一通孔329和第二通孔331是否彼此相互作用。由于其彼此相互作用，因此后布局处理215将把第四单元411中的第一通孔329和第二单元405中的第二通孔331并入至第三狭缝通孔605内。
后布局处理215也将分析第一单元301中的第四通孔333并且观察到第四通孔333是多余的。具体地，后布局处理215将认识到第三狭缝通孔605通过例如第二单元405的第二金属零连接件337和第四单元411的第一金属零连接件335提供第四通孔333的期望的连接。如此，后布局处理215将从设计去除第四通孔333(在图6B中由无阴影方框表示)。
该分析也可用于如图6B中示出的其他情形。例如，当第二关注区域417包括来自第一单元301的源极区、来自第二单元405的漏极区、来自第三单元409的源极区以及来自第四单元411的源极区时，可以实施类似的分析。类似地，当将单元排列成使得第二关注区域417包括来自第一单元301、第二单元405和第三单元409中的每一个的源极区以及来自第四单元411的漏极区时，以及同样地当第二关注区域417包括来自第一单元301、第二单元405和第四单元411中每一个的源极区以及来自第三单元409的漏极区时，可以实施类似的分析。
图6C示出另一实施例，其中第二关注区域417包括来自第一单元301的源极区、来自第二单元405的漏极区、来自第三单元409的源极区以及来自第四单元411的漏极区。
在该实施例中，后布局处理215将分析第一单元301中的第一通孔329和第三单元409中的第二通孔331从而观察第一通孔329和第二通孔331是否相互作用。由于其相互作用，因此后布局处理215将把第一单元301中的第一通孔329和第三单元409中的第二通孔331并入至第四狭缝通孔607内。
另外，后布局处理215将分析第二单元405中的第三通孔332和第四单元411中的第四通孔333以观察第三通孔332和第四通孔333是否彼此相互作用或者与第一单元301中的第一通孔329和第三单元409中的第二通孔331相互作用。由于第二单元405中的第三通孔332和第四单元411中的第四通孔333与第三单元中的第二通孔331和第一单元301中的第一通孔329电连接(例如，通过第一金属零连接件335和第二金属零连接件337)，后布局处理215将去除第二单元405中的第三通孔332和第四单元411中的第四通孔333。
该实施例也可用于额外的情形。例如，在其中第二关注区域417包括来自第一单元301的漏极、来自第二单元405的源极、来自第三单元409的漏极以及来自第四单元411的源极的实施例中，可以实施类似的并入和去除的分析。
图6D示出另一实施例，其中第二关注区域417包括来自第一单元301的漏极、来自第二单元405的源极、来自第三单元409的源极以及来自第四单元411的漏极。在该实施例中，后布局处理215将分析来自第二单元405的第二通孔331和来自第三单元409的第二通孔331并且确定不存在用于并入这些通孔的其他通孔。如此将其单独留下。
另外，后布局处理215将分析第一单元301中的第四通孔333和第四单元411中的第四通孔333。由于第一单元301中的第四通孔333与第二单元405中的第二通孔331电连接(例如，通过第二金属零连接件337)并且由于第四单元411中的第四通孔333与第三单元409中的第二通孔电连接(例如，通过第三单元中的第二金属零连接件337)，从设计去除第一单元301中的第四通孔333和第三单元409中的第四通孔333。
该实施例也可以用于额外的情形。例如，在其中第二关注区域417包括来自第一单元301的源极、来自第二单元405的漏极、来自第三单元409的漏极以及来自第四单元411的源极的实施例中，可以实施类似的去除分析。
图6E示出当第二关注区域包括来自第一单元301的源极、来自第二单元405的漏极、来自第三单元409的漏极以及来自第四单元411的漏极时实施的后布局处理215的另一实施例。在该实施例中，后布局处理215将分析第一单元301中的第一通孔329、第二单元405中的第二通孔331以及第三单元409中的第三通孔323并且确定所有这些通孔彼此相互作用。如此，可以使用穿到所有单元内的一个大通孔609代替第一单元301中的第一通孔329、第二单元中的第二通孔331以及第三单元409中的第三通孔332。
该实施例也可以用于额外的情形。例如，在其中第二关注区域417包括来自第一单元301的漏极、来自第二单元405的漏极、来自第三单元409的源极以及来自第四单元411的源极的实施例中，可以实施类似的将通孔并入至一个大通孔609内的分析。
图6F示出其中对布局实施后布局处理215的又另一实施例，在该布局中第二关注区域417包括来自第一单元301的源极、来自第二单元405的漏极、来自第三单元409的漏极以及来自第四单元411的漏极。在该实施例中，后布局处理215将分析第一单元301中的第一通孔329和第三单元409中的第三通孔332并且确定其将相互作用。如此，后布局处理215将这两个通孔并入至“L”型通孔611内。
另外，后布局处理215也将分析第二单元405中的第三通孔332。在该分析中，后布局处理215将确定第二单元405中的第三通孔332与第三单元409中的第三通孔332相互作用(通过例如第一单元301中的第一金属零连接件335)，并且，如此，是多余的。另外，后布局处理215将从设计去除第二单元405中的第三通孔332。
该实施例也可用于额外的情形。例如，该分析可以用于以下实施例中，在该实施例中第二关注区域417包括来自第一单元301的漏极、来自第二单元405的源极、来自第三单元409的漏极以及来自第四单元411的漏极；在该实施例中第二关注区域417包括来自第一单元301的漏极、来自第二单元405的漏极、来自第三单元409的漏极以及来自第四单元411的源极；以及在该实施例中第二关注区域417包括来自第一单元301的漏极、来自第二单元405的漏极、来自第三单元409的源极以及来自第四单元411的漏极。
图7A至图7G开始示出可以通过后布局处理215使用以产生以上描述的合并和去除的逐步工艺的一个实施例。图(例如，7A、7B、7C等)中的不同字母中的每一个都表示第二关注区域417的不同组合，其中不同的单元通过虚线区分。例如，图7A示出其中第二关注区域417包括来自第一单元301的源极、来自第二单元405的源极、来自第三单元409的源极以及来自第四单元411的源极的起始点；图7B示出其中第二关注区域417包括来自第一单元301的漏极、来自第二单元405的源极、来自第三单元409的源极以及来自第四单元411的源极的起始点；图7C示出其中第二关注区域417包括来自第一单元301的漏极、来自第二单元405的源极、来自第三单元409的源极以及来自第四单元411的漏极的起始点；图7D示出其中第二关注区域417包括来自第一单元301的漏极、来自第二单元405的源极、来自第三单元409的漏极以及来自第四单元411的源极的起始点；图7E示出其中第二关注区域417包括来自第一单元301的源极、来自第二单元405的源极、来自第三单元409的漏极以及来自第四单元411的漏极的起始点；图7F示出其中第二关注区域417包括来自第一单元301的漏极、来自第二单元405的漏极、来自第三单元409的漏极以及来自第四单元411的源极的起始点；以及图7G示出其中第二关注区域417包括来自第一单元301的漏极、来自第二单元405的漏极、来自第三单元409的漏极以及来自第四单元411的漏极的起始点。
在实施例中，工艺流程1500(以下参照图15以工艺流程图形式概述)开始于第一步骤1501，在设计上方放置部分第一掩模层701、部分第二掩模层702以及部分第三掩模层703。第一掩模层701、第二掩模层702以及第三掩模层703不是物理层但是表示设计层，该设计层允许用户确定(如以下描述)围绕各种通孔的相互作用以便可以分析通孔用于合并和去除。部分第一掩模层701、部分第二掩模层702以及部分第三掩模层703的放置通过将部分第一掩模层701、部分第二掩模层702以及部分第三掩模层703覆盖(俯视方向)在其的相应的元件上方来实施。
在实施例中，改变第一掩模层701的大小从而能够表示第一掩模层701内的通孔和第二掩模层702内的通孔之间的相互作用。在实施例中，可以改变第一掩模层701的大小以具有介于约15nm和约25nm之间的第一宽度W1，诸如约20nm，以及介于约15nm和约25nm之间的第一长度L1。在特定实施例中，第一掩模层701具有20nm的第一长度L1和20nm的第一宽度W1。然而，任何合适的尺寸可以可选地用于第一掩模层701。
第一掩模层701放置在通孔连接盘(例如，通孔接触下面的结构的位置)的上方，通孔连接盘位于电源轨323和接地轨325下方的栅电极317、第一单元边界导体319、第二单元边界导体321、第三单元边界导体318以及第四单元边界导体320上。为了前后一致和清楚，图7A至图7G中未示出接地轨325和电源轨323(尽管可以在例如图4A中清楚地观察到它们)，并且保持第一单元边界导体319、第二单元边界导体321、第三单元边界导体318以及第四单元边界导体320的术语以表明其位于哪个单元内，但是这些边界已经在第一单元行401和第二单元行403的放置期间合并。
参见图7A中示出的第二关注区域417(具有位于第二关注区域417内的四个源极区)，不存在位于电源轨323和接地轨325下方的栅电极317、第一单元边界导体319、第二单元边界导体321、第三单元边界导体318以及第四单元边界导体320上的通孔连接盘。如此，在该配置中在第二关注区域417内的任何结构上均不放置第一掩模层701。
参见图7B，其具有位于第二关注区域417内的单个漏极区和三个源极区，存在位于电源轨323和接地轨325下方的栅电极317、第一单元边界导体319、第二单元边界导体321、第三单元边界导体318以及第四单元边界导体320上的单个通孔(例如，来自第一单元301的第四通孔333)。如此，第一掩模层701放置在第四通孔333的上方。
参见图7C，其具有漏极区、源极区、源极区和漏极区，存在位于电源轨323和接地轨325下方的栅电极317、第一单元边界导体319、第二单元边界导体321、第三单元边界导体318以及第四单元边界导体320上的两个通孔(例如，来自第一单元301的第四通孔333和来自第四单元411的第四通孔333)。因此，第一掩模层701的第一个放置在第一单元301中的第四通孔333上并且第一掩模层701的第二个放置在第四单元411中的第四通孔333上。
参见图7D，其具有漏极区、源极区、漏极区和源极区，存在位于电源轨323和接地轨325下方的栅电极317、第一单元边界导体319、第二单元边界导体321、第三单元边界导体318以及第四单元边界导体320上的两个通孔(例如，来自第一单元301的第四通孔333和来自第三单元409的第三通孔332)。如此，第一掩模层701的第一个放置在第一单元301中的第四通孔333上并且第一掩模层701的第二个放置在第三单元409中的第三通孔332上。
参见图7E，其示出包括源极区、源极区、漏极区和漏极区的第二关注区域417，存在位于电源轨323和接地轨325下方的栅电极317、第一单元边界导体319、第二单元边界导体321、第三单元边界导体318以及第四单元边界导体320上的单个通孔(例如，来自第三单元中的第三通孔332和第四单元411中的第四通孔333的合并通孔)。如此，第一掩模层701的单个放置在来自第三单元中的第三通孔332和第四单元411中的第四通孔333的合并通孔的上方。
参见图7F，其示出具有漏极区、漏极区、漏极区和源极区的第二关注区域417，存在位于电源轨323和接地轨325下方的栅电极317、第一单元边界导体319、第二单元边界导体321、第三单元边界导体318以及第四单元边界导体320上的两个通孔(例如，第三单元409中的第三通孔332以及第二单元405中的合并的第三通孔和第一单元301中的第四通孔333)。如此，第一掩模层701的第一个放置在第三单元409中的第三通孔332的上方并且第一掩模层701的第二个放置在第二单元405中的合并的第三通孔和第一单元301中的第四通孔333的上方。
参见图7G，其示出具有四个漏极区的第二关注区域417，存在位于电源轨323和接地轨325下方的栅电极317、第一单元边界导体319、第二单元边界导体321、第三单元边界导体318以及第四单元边界导体320上的两个通孔(例如，第一单元301中的合并的第四通孔333和第二单元405中的第三通孔332，以及第三单元409中的合并的第三通孔332和第四单元411中的第四通孔333)。如此，第一掩模层701的第一个放置在第一单元301中的合并的第四通孔333以及第二单元405中的第三通孔332的上方，并且第一掩模层701的第二个放置在第三单元409中的合并的第三通孔332和第四单元411中的第四通孔333的上方。
一旦第一掩模层701已经应用于整体设计，第二掩模层702应用于设计。在实施例中，改变第二掩模层702的尺寸从而使得随后的分析将指示由第一掩模层701覆盖的通孔和由第二掩模层702覆盖的通孔之间的相互作用。在实施例中，可以改变第二掩模层702的大小以具有约35nm和约45nm之间的第二宽度W2，诸如约40nm，以及介于约70nm和约90nm之间的第二长度L2。在特定实施例中，第二掩模层702具有82nm的第二长度L2和40nm的第二宽度W2。然而，任何合适的尺寸可以可选地用于第二掩模层702。
第二掩模层702放置在通孔连接盘(例如，通孔接触下面的结构的位置)的上方，通孔连接盘位于第一单元301、第二单元405、第三单元409以及第四单元411内的第一源极区309、第一漏极区311、第二源极区313、以及第二漏极区315的上方。例如，参见图7A中示出的第二关注区域417(具有位于第二关注区域417内的四个源极区)，存在位于第一源极区309、第一漏极区311、第二源极区313以及第二漏极区315上的四个通孔(例如，第一单元301中的第一通孔329、第二单元405中的第二通孔331、第三单元409中的第二通孔331以及第四单元411中的第一通孔329)。如此，第二掩模层702的第一个放置在第一单元301中的第一通孔329上，第二掩模层702的第二个放置在第二单元405中的第二通孔331上，第二掩模层702的第三个放置在第三单元409中的第二通孔331上，以及第二掩模层702的第四个放置在第四单元411中的第一通孔329上。
参见图7B，其示出包括单个漏极区和三个源极区的第二关注区域417，存在位于第一源极区309、第一漏极区311、第二源极区313以及第二漏极区315上的三个通孔(例如，第二单元405中的第二通孔331、第三单元409中的第二通孔331以及第四单元411中的第一通孔329)。如此，第二掩模层702的第一个放置在第二单元405中的第二通孔331上，第二掩模层702的第二个放置在第三单元409中的第二通孔331上，以及第二掩模层702的第三个放置在第四单元411中的第一通孔329上。
参见图7C，其示出包括漏极区、源极区、源极区和漏极区的第二关注区域417，存在位于第一源极区309、第一漏极区311、第二源极区313以及第二漏极区315上的两个通孔(例如，第二单元405中的第二通孔331和第三单元409中的第二通孔331)。如此，第二掩模层702的第一个放置在第二单元405中的第二通孔331上，第二掩模层702的第二个放置在第三单元409中的第二通孔331上。
参见图7D，其示出包括漏极区、源极区、漏极区和源极区的第二关注区域417，存在位于第一源极区309、第一漏极区311、第二源极区313以及第二漏极区315上的两个通孔(例如，第二单元405中的第二通孔331和第四单元411中的第一通孔329)。如此，第二掩模层702的第一个放置在第二单元405中的第二通孔331上，第二掩模层702的第二个放置在第四单元411中的第一通孔329上。
参见图7E，其示出包括源极区、源极区、漏极区和源极区的第二关注区域417，存在位于第一源极区309、第一漏极区311、第二源极区313以及第二漏极区315上的两个通孔(例如，第一单元301中的第一通孔329和第二单元405中的第二通孔331)。如此，第二掩模层702的第一个放置在第一单元301中的第一通孔329上，并且第二掩模层702的第二个放置在第二单元405中的第二通孔331上。
参见图7F，其示出包括漏极区、漏极区、漏极区和源极区的第二关注区域417，仅存在位于第一源极区309、第一漏极区311、第二源极区313以及第二漏极区315上的一个通孔(例如，第四单元411中的第一通孔329)。如此，第二掩模层702的第一个放置在第四单元411中的第一通孔329上。
参见图7G，其示出具有四个漏极区的第二关注区域417，不存在位于第一源极区309、第一漏极区311、第二源极区313以及第二漏极区315上的通孔。如此，在图7G中，第二掩模层702不放置在任何通孔上方。
一旦第一掩模层701和第二掩模层702已经放置在其相应的结构上(如上所述)，使用第三掩模层703确定哪个结构应该在后布局处理215中进一步处理。在实施例中，可以将第三掩模层703成形为具有第三长度L3的正方形，其足以指示密切相关的通孔彼此相互作用。在实施例中，第三长度L3可以介于约70nm和约90nm之间，诸如约82nm。然而，可以可选地使用任何其他合适的长度。
然后，可以将第三掩模层703放置在先前放置的部分第一掩模层701或部分第二掩模层702中的一个的上方。在图7A至图7G中描述的实施例中，放置第三掩模层703从而使得位于导电单元边界上的第一掩模层701位于第三掩模层703的中心内。然而，可以可选地使用任何合适的布置。
一旦就位，实施分析以便确定第一掩模层701和第二掩模层702中的哪一个位于第三掩模层703内。将进一步分析共同位于第三掩模层703内的那些。换句话说，如果存在两个或更多个第一掩模层701或第二掩模层702，那么将进一步一起分析那些结构。在工艺中将不进一步分析未位于第三掩模层703内的那些。
在第二步骤1502中，实施分析以识别先前由第一掩模层701覆盖并且也具有到达电源轨323或接地轨325的替代布线的那些通孔。在实施例中，每个由第一掩模层701覆盖的通孔可以朝着第一金属零连接件件335或第二金属零连接件件337扩展第一距离D1。在实施例中，选择第一距离D1从而使得不存在来自实施后布局处理215的有害作用，诸如通过小于约50nm，诸如约30nm，但是可以可选地选择任何合适的距离。如果由第一掩模层701覆盖的扩展通孔延伸至第一金属零连接件件335或者第二金属零连接件件337，则存在到达电源轨323或接地轨325的替代布线，并且通孔是多余的。
例如，参见图7B(由于图7A不具有第一掩模层701部分)，分析图7B中的第一掩模层701以确定其是否在第一距离D1内。虽然第一单元行401的宽度至少部分取决于整体设计，其随着减小技术不断缩小，并且在一些例子中可以介于约300nm至约500nm之间，在其中第一单元行401的宽度为360nm的实施例中，第一掩模层701可以位于远离第三单元409的第二金属零连接件337和第四单元411的第一金属零连接件335的47nm处。如此，如以下参照图13A至图13G进一步描述的，可以去除图7B中的第一掩模层701。参照图7C至图7F，实施相似的分析并且分析在第一单元301、第二单元405、第三单元409以及第四单元411中的第一金属零连接件335或第二金属零连接件337中的一个的第一距离D1内的第一掩模层701的那些部分以确定是否可以去除它们。
然而，在图7G中，第一掩模层701的部分不位于第一单元301、第二单元405、第三单元409以及第四单元411中的第一金属零连接件335或第二金属零连接件337中的一个的第一距离D1内。具体地，当第二关注区域417内存在四个漏极区时，第一单元301、第二单元405、第三单元409以及第四单元411中的所有第一金属零连接件335或第二金属零连接件337的位置都比第一距离D1远。如此，不选择去除第一掩模层701的部分。
图8A至图8G示出第三步骤1503，其中识别可能与由第二掩模层702覆盖的通孔合并的由第一掩模层701覆盖的通孔。在实施例中，每个由第二掩模层702覆盖的通孔均扩展以形成禁区801。例如，在图8E中示出的实施例中，第一单元301中的第一通孔329和第二单元405中的第二通孔331扩展以形成禁区801。
在实施例中，第一单元301中的第一通孔329和第二单元405中的第二通孔331可以水平地扩展(例如，在与第一单元行401平行的第一方向803上)第二距离D2，改变第二距离D2的距离以指示由第一掩模层701覆盖的通孔和由第二掩模层702覆盖的通孔之间的相互作用。在其中第二掩模层702的部分之间存在63nm间距的实施例中，第一单元301中的第一通孔329和第二单元405中的第二通孔331可以水平地扩展介于约40nm和约50nm之间的第二距离D2，诸如约43nm。可选地，在其中由第二掩模层702覆盖的通孔之间存在66nm间距的实施例中，第二距离D2可以是约46nm。
另外，第一单元301中的第一通孔329和第二单元405中的第二通孔331可以垂直地扩展(例如，在垂直于第一单元行401的第二方向805上)第三距离D3。在实施例中，可以将第三距离D3设定为垂直方向上的通孔之间的距离的二分之一。例如，在图8E中示出的实施例中，其中第二单元405中的第二通孔331和第四单元411的第一通孔329彼此分离2nm，可以将第三距离D3设定为1nm。如此，虽然将通过初始设计和布置至少部分地设定第三距离D3，但是在一些实施例中，第三距离D3可以介于约0nm和约5nm之间，诸如约1nm。然而，可以使用任何合适的距离以形成禁区801。
继续图8E中示出的实施例，一旦由第一单元301中的第一通孔329和第二单元405中的第二通孔331的扩展产生禁区，识别保留在禁区外部的被第一掩模层701识别的那些通孔用于进一步的合并。在图8E中示出的实施例中，识别来自第三单元409中的第三通孔332和第四单元411中的第四通孔333的合并通孔。
另外，在图8G的实施例中，不存在被第二掩模层702识别的通孔。如此，被第一掩模层701识别的通孔位于任何禁区801的外部(因为不存在禁区801)。另外，选择被第一掩模层701识别的通孔用于合并。
遵循图8F中示出的实施例中的相似工序，只有来自第一单元301中的第四通孔333和第二单元405中的第三通孔332的合并通孔被识别为处于由第四单元411中的第一通孔329的扩展产生的禁区801的外部。第三单元409中的第三通孔332上方的第一掩模层701被禁区801接触并且未被识别为处于禁区801的外部。另外，在图8A中示出的实施例中，不存在被第一掩模层701识别的通孔。在图8B至图8D中示出的实施例的剩余部分中，所有的通孔都位于产生的禁区内，并且如此不选择这些通孔用于合并。例如，在图8B中示出的实施例中，其中第一单元301中的第四通孔333上的第一掩模层701的位置只离第二单元405中的第二通孔33111.5nm(对于其中在第二掩模层702的部分之间存在63nm间距的实施例)或13nm(其中在第二掩模层702的部分之间存在66nm间距)，禁区801建立与第一掩模层701的接触并且如此，不选择这些通孔用于合并。
一旦已经识别通孔，此时禁区801已经完成其目的。如此，在实施例中，从整体设计去除禁区801。用于形成禁区801的通孔恢复至其初始尺寸。
图9A至图9G示出工艺中的第四步骤1504，其中被第三步骤1403识别的那些通孔(以上描述)在与第一单元行401平行的第一方向803上扩展以形成第一扩展区901。参照图9G示出的实施例，在该步骤中每个在第三步骤1403中识别的通孔(例如，来自第二单元405中的第三通孔332和第一单元301中的第四通孔333的合并通孔以及来自第三单元409中的第三通孔332和第四单元411中的第四通孔333的合并通孔)均在与第一单元行401平行的第一方向803上扩展介于约25nm和约35nm之间的第四距离D4，诸如约31.5nm。
例如，在实施例中，第四距离D4的尺寸可以由多晶硅(poly)的间距、通孔尺寸和位置确定。作为实例，在图9E中示出的实施例中，其中多晶硅上的通孔连接盘(例如，第三单元409中的合并的第三通孔332和第四单元411中的第四通孔333)位于第四单元411中的合并的第三单元边界导体318和第三单元409中的第一单元边界导体319的中心上。在该实施例中，可以将第四距离D4设定成例如第三单元409中的第一单元边界导体319和第三单元409中的栅电极317之间的间距的二分之一。如此，在其中两个多晶硅区之间的间距是63nm的实施例中，可以将第四距离D4设定成31.5nm。可选地，在其中间距是66nm的实施例中，可以将第四距离D4设定成33nm。然而，可以可选地使用任何其他合适的距离。
类似地，在图9F中示出的实施例中，来自第二单元405中的第三通孔和第一单元301中的第四通孔333的合并通孔(在第三步骤1403中识别的通孔)也在与第一单元行401平行的第一方向803上扩展以形成第一扩展区901。另外，在图9E中示出的实施例中，来自第四单元411中的第四通孔333和第三单元409中的第三通孔332的合并通孔(在第三步骤1403中识别的通孔)也在与第一单元行401平行的第一方向803上扩展第四距离D4。
图9A至图9G还示出工艺中的第五步骤1505，其中在第三步骤1403中识别的那些通孔(以上描述)也在与第一方向803相反并且与第一单元行401平行的第三方向906上扩展以形成第二扩展区904。参照图9G中示出的实施例，在该步骤中每个在第三步骤1403中识别的通孔(例如，来自第一单元301中的第四通孔333和第二单元405中的第三通孔332的合并通孔以及来自第三单元409中的第三通孔332和第四单元411中的第四通孔333的合并通孔)均在与第一方向803相反并且与第一单元行401平行的第三方向906上扩展介于约25nm和约35nm之间的第五距离D5，诸如约31.5nm。然而，可以可选地使用任何合适的距离。
类似地，在图9F中示出的实施例中，来自第二单元405中的第三通孔332和第一单元301中的第四通孔333的合并通孔(第三步骤1403中识别的通孔)也在与第一方向803相反并且与第一单元行401平行的第三方向906上扩展第五距离D5以形成第二扩展区904。另外，在图9E中示出的实施例中，来自第三单元409中的第三通孔332和第四单元411中的第四通孔333的合并通孔(在第三步骤1403中识别的通孔)在与第一方向803相反并且与第一单元行401平行的第三方向906上扩展第五距离D5。
图10A至图10G示出第六步骤1506，其中由第二掩模层702覆盖的通孔连接盘在与第一单元行401垂直的第二方向805上延伸以形成第三扩展区907并且在第七步骤1507中，也在与第二方向805相反并且与第一单元行401垂直的第四方向905上延伸以形成第四扩展区909。参照图10A中示出的实施例，每个被第二掩模层702识别的通孔(例如，第一单元301中的第一通孔329、第二单元405中的第二通孔331、第三单元409中的第二通孔331以及第四单元411中的第一通孔329)在第二方向805上扩展介于约15nm和约25nm之间的第六距离D6，诸如约21nm。类似地，第一单元301中的第一通孔329、第二单元405中的第二通孔331、第三单元409中的第二通孔331以及第四单元411中的第一通孔329也在第四方向905上扩展介于约15nm和约25nm之间的第七距离D7，诸如约21nm。然而，可以可选地使用任何合适的距离。
参照图10B，第二单元405中的第二通孔331，第三单元409中的第二通孔331以及第四单元411中的第一通孔329(被第二掩模层702识别的那些通孔)也在第二方向805和第四方向905上扩展。参照图10C，第二单元405中的第二通孔331和第三单元409中的第二通孔331(被第二掩模层702识别的那些通孔)也在第二方向805和第四方向905上扩展。参照图10D，第二单元405中的第二通孔331和第四单元411中的第一通孔329(被第二掩模层702识别的那些通孔)也在第二方向805和第四方向905上扩展。参照图10E，第一单元301中的第一通孔329和第二单元405中的第二通孔331(被第二掩模层702识别的那些通孔)也在第二方向805和第四方向905上扩展。最后，参照图10F，第四单元411中的第一通孔329(被第二掩模层702识别的通孔)也在第二方向805和第四方向905上扩展。
图10A至图10G也示出工艺中的第八步骤1508，其中分析扩展的通孔之间的相互作用。例如，在图10E中示出的实施例中，分析来自第三单元409中的第三通孔332和第四单元411中的第四通孔333的合并通孔(其已经在第一方向803和第三方向906上扩展)以确定其是否与被第二掩模层702识别的并且在第六步骤1506或第七步骤1507中扩展的任何通孔相互作用。在实施例中，通过确定来自第三单元409中的第三通孔332和第四单元411中的第四通孔333的扩展的合并通孔是否与第一单元301中的扩展的第一通孔329或第二单元405中的扩展的第二通孔331重叠可以观察到相互作用。换句话说，如果扩展区(例如第一扩展区901、第二扩展区904、第三扩展区907、或者第四扩展区909)中的任一个重叠，通孔相互作用。
在实施例中，第八步骤1508可以分成若干子步骤。例如，在第一子步骤中，分析第四步骤1504的扩展物(例如，第一扩展区901)以确定其是否与第六步骤1506的扩展物(例如，第三扩展区907)相互作用。另外，分析来自第四步骤1504的扩展物(例如，第一扩展区901)以确定其是否与来自第七步骤1507的扩展物(例如，第四扩展区909)相互作用。
在第二子步骤中，分析第五步骤1505的扩展物(例如，第二扩展区903)以确定其是否与第六步骤1506的扩展物(例如，第三扩展区907)相互作用(例如，重叠)。类似地，分析第五步骤1505中的扩展物(例如，第二扩展区903)以确定其是否与第七步骤1507的扩展物(例如，第四扩展区909)相互作用。
在第三子步骤中，分析第六步骤1506的扩展物(例如，第三扩展区907)以确定其是否与第四步骤1504的扩展物(例如，第一扩展区901)相互作用(例如，重叠)。类似地，分析第六步骤1506中的扩展物(例如，第三扩展区907)以确定其是否与第五步骤1505的扩展物(例如，第二扩展区903)相互作用。
在第四子步骤中，分析第七步骤1507的扩展物(例如，第四扩展区909)以确定其是否与第四步骤1504的扩展物(例如，第一扩展区901)相互作用。类似地，分析第七步骤1507中的扩展物(例如，第四扩展区909)以确定其是否与第五步骤1505的扩展物(例如，第二扩展区903)相互作用。
图10F示出对来自第二单元405中的第三通孔332和第一单元301中的第四通孔333的合并通孔实施的该分析。具体地，通过确定由来自第二单元405中的第三通孔332和第一单元301中的第四通孔333的合并通孔得到的第一扩展区901是否与来自第四单元411中的第一通孔329的第三扩展区907重叠来分析来自第二单元405中的第三通孔332和第一单元301中的第四通孔333的合并通孔用于与例如第四单元411中的第一通孔329的相互作用。如图10F中所示，其重叠。
在其余的实施例中实施类似的工艺。具体地，在先前未讨论的其余附图的实施例中(图10A至图10D和10G)，单独地分析每个通孔(如扩展的)。然而，在这些实施例中，在各个扩展区之间不存在相互作用。
图11A至图11G示出第九步骤1509，其中基于第八步骤1508中识别的相互作用识别合并的通孔形状。例如，在其中第一子步骤、第二子步骤、第三子步骤或第四子步骤识别相互作用(如上所述)的实施例中，通孔和其重叠的扩展区形成“L”形状1101。然而，合并的通孔形状不是L”形状1101。
例如，在图11F中示出的实施例中，第一子步骤和第三子步骤都识别存在相互作用。具体地，第一子步骤分析在第四步骤1504的扩展物(例如第一扩展区901)和第六步骤1506的扩展物(例如，第三扩展区907)之间是否存在相互作用(例如，重叠)。由于存在相互作用，产生“L”形状1101，其中“L”形状1101包括与相互作用扩展区一起的相互作用通孔。在图11F中示出的实施例中，“L”形状包括第四单元411中的第一通孔329，来自第四单元411中的第一通孔329的第三扩展区907，来自由第二单元405中的第三通孔332和第一单元301中的第四通孔333得到的的合并通孔的第一扩展区901，以及来自第二单元405中的第三通孔332和第一单元301中的第四通孔333的合并通孔。
类似地，参照图11E，在第九步骤1509中实施类似的分析。例如，回顾图10E中示出的实施例，分析确定在第四步骤1504中的扩展物(例如，第一扩展区901)和第七步骤1507中的扩展物(第四扩展区909)之间存在相互作用。另外，在第五步骤1505中的扩展物(例如，第二扩展区903)和第七步骤1507中的扩展物(第四扩展区909)之间存在相互作用。如此，存在从合并通孔(来自第三单元409中的第三通孔332和第四单元411中的第四通孔333)产生的多个“L”形状1101，其中“L”形状1101中的一个与“L”形状1101中的另一个重叠合并通孔。
图12A至图12G示出确定合并形状(例如，“L”形状1101)中的任一个是否彼此相互作用的第十步骤1510。例如，在图12E中的示出的实施例中，存在被分析以确定其是否相互作用的两个“L”形状1101，诸如通过相互重叠。在该实施例中，存在两个在来自第三单元409中的第三通孔332和第四单元411中的第四通孔333的合并通孔上方重叠的“L”形状1101。
如果存在被确定相互作用的多个形状，诸如图12E中示出的“L”形状1101，可以采取额外的步骤以通过将多个形状合并至单个形状1201内而使得处理更简单(例如，光刻掩模和蚀刻)。在图12E中示出的实施例，可以将两个“L”形状1101合并至单个形状1201内并且可以填充由两个“L”形状1101围绕的任何区域。例如，可以将两个“L”形状1101合并在一起并且然后填充以形成是矩形的单个形状1201(尽管为了清楚，两个“L”形状1101已经保留在图12E内)。
一旦已经完成该合并工艺，从设计去除第一扩展区901、第二扩展区903、第三扩展区907以及第四扩展区909。通过去除第一扩展区901、第二扩展区903、第三扩展区907以及第四扩展区909，未合并的通孔恢复至其正常形状用于进一步分析。
图13A至图13G示出第七步骤1511，其中被第二掩模层702识别的通孔(其未在第十步骤1510中合并)单独留下、合并在一起，或完全去除。在实施例中，可以通过首先在第二方向805上扩展被第二掩模层702识别的通孔第八距离D8以形成第五扩展区1301并且也在第四方向905上扩展被第二掩模层702识别的通孔第九距离D9以形成第六扩展区1303而开始第十一步骤1511。在实施例中，第八距离D8可以介于约0nm和约5nm之间，诸如约1nm，而第九距离D9可以介于约0nm和约5nm之间，诸如约1nm。
例如，在图13A示出的实施例中，第一单元301中的第一通孔329、第二单元405中的第二通孔331、第三单元409中的第二通孔331以及第四单元411中的第一通孔329中的每个都在第二方向805和第四方向905上扩展。由于来自第一单元301中的第一通孔329的第五扩展区1301与来自第三单元409中的第二通孔331的第六扩展区1304重叠或连接，该扩展将关闭第一单元301中的第一通孔329和第三单元409中的第二通孔331之间的间隙并且第一单元301中的第一通孔329和第三单元409中的第二通孔331合并。类似地，也关闭第二单元405中的第二通孔331和第四单元411中的第一通孔329之间的间隙并且第二单元405中的第二通孔331和第四单元411中的第一通孔329合并。在其中第二单元405中的第二通孔331是20nm×40nm并且第四单元411中的第一通孔329也是20nm×40nm的实施例中，新合并的单元是20nm×82nm。
参见图13B中示出的实施例，第二单元405中的第二通孔331、第三单元409中的第二通孔331以及第四单元411中的第一通孔329都扩展第八距离D8和第九距离D9。如此，关闭第二单元405中的第二通孔331和第四单元411中的第一通孔329之间的间隙并且第二单元405中的第二通孔331和第四单元411中的第一通孔329合并。
参见图13C中示出的实施例，第二单元405中的第二通孔331和第三单元409中的第二通孔331扩展第八距离D8和第九距离D9。然而，由于不存在关闭的间隙，第二单元405中的第二通孔331和第三单元409中的第二通孔331仅仅扩展而不合并。
参照图13D中示出的实施例，第二单元405中的第二通孔331和第四单元411中的第一通孔329扩展第八距离D8和第九距离D9。如此，位于第二单元405中的第二通孔331和第四单元411中的第一通孔329之间的间隙关闭，并且第二单元405中的第二通孔441和第四单元411中的第一通孔329合并至单个通孔内。
图13A至图13G也示出第十二步骤1512，其中去除被第一掩模层701识别的多余和非必要通孔。在实施例中，通过将通孔缩小比原始通孔的尺寸大的距离实施去除。例如，在其中原始通孔具有20nm×40nm的尺寸的实施例中，可以通过将通孔的尺寸降低20nm而在第二方向805或第四方向905上改变通孔的尺寸。如此，从整体设计有效地去除未合并和保留其原始尺寸的任何通孔。
另外，在第十二步骤1412中，在去除通孔之后，扩展剩余的通孔(合并并且如此具有比其原始尺寸更大的尺寸的那些)相同的距离以便将其恢复至第十二步骤1412之前的尺寸。如此，第十二步骤1412将去除未合并并且多余的通孔，但将其他通孔恢复回其原始的尺寸。
作为实例，在图13B示出的实施例中，将第一单元301中的第四通孔333(参见例如图12B)的尺寸减小其原始尺寸。例如，如果第一单元301中的第四通孔333具有20nm的原始尺寸，则将第一单元301中的第四通孔333降低至少20nm，有效地从设计去除第一单元301中的第四通孔333。
然而，仍然参见图13B中示出的实施例，第二单元405中合并的第二通孔331和第四单元411中的第一通孔329将缩小至少20nm。然而，由于这些通孔已经合并，所以该缩小不去除第二单元405中合并的第二通孔331和第四单元411中的第一通孔329。然而，当实施扩展时，第二单元405中合并的第二通孔331和第四单元411中的第一通孔329将恢复至其原始尺寸。
在图13D中的实施例中，可以实施类似的工艺以去除第一单元301中的第四通孔333和第三单元409中的第三通孔332。另外，在图13C中示出的实施例中，可以使用第十二步骤1412以去除第一单元301中的第四通孔333和第四单元411中的第四通孔333。
图14A至图14G示出第十三步骤1513，在第十二步骤1412中关闭间隙之后第十三步骤1513将调整合并通孔的尺寸恢复回其原始尺寸。在实施例中可以将合并的通孔降低相同的距离，因为其在合并期间扩展，同时仍然保留通孔的合并部分。如此，在其中第十二步骤1512使用在第三方向906和第四方向905上的1nm扩展的实施例中，第十三步骤1513在第二方向805和第四方向905上将合并通孔的尺寸降低1nm。然而，可以可选地使用任何合适的尺寸减小。
例如，在图14A示出的实施例中，将降低合并通孔(来自从第一单元301中的第一通孔329和第三单元409中的第二通孔331得到的合并通孔和从第二单元405中的第二通孔331和第四单元411中的第一通孔329得到的合并通孔)的尺寸恢复回其原始尺寸。在其中合并通孔是20nm×82nm的特定实施例中，该降低将通孔恢复回20nm×80nm。
类似地，也可以降低图11B中示出的实施例中的合并通孔(来自第二单元405中的第二通孔331和第三单元409中的第二通孔331的合并通孔)和图11D中示出的实施例中的合并通孔(来自第二单元405中的第二通孔441和第四单元411中的第一通孔329的合并通孔)的尺寸恢复回其原始尺寸。然而，保留通孔的合并部分(在图14A中由通过虚线突出的合并部分1401来表示)。
图14A至图14G也示出将加固通孔并入第一单元301、第二单元405、第三单元409和第四单元411的设计内的第十三步骤1513。例如，已经被后布局处理215合并或改变的加固通孔完全合并回整体设计内。
另外，在该阶段，一旦加固通孔合并回设计内，可以去除第一掩模层701、第二掩模层702以及第三掩模层703。通过该去除，第一掩模层701、第二掩模层702以及第三掩模层703不并入最终设计内，但是使用它们帮助确定最终设计。
图15示出用于以上参照图7A至图14G描述的后布局处理215的一个实施例的流程图1500。在第一步骤1501中，放置第一掩模层701、第二掩模层702以及第三掩模层703。在第二步骤1502中，分析被第二掩模层702识别的通孔以确定是否存在到达电源轨323或接地轨325的替代布线。在第三步骤1503中，识别出可以与被第二掩模层702识别的通孔合并的由第一掩模层701覆盖的通孔的识别。
在第四步骤1504中产生第一扩展区901，并且在第五步骤1505中产生第二扩展区903。另外，在第六步骤1506中产生第三扩展区907并且在第七步骤1507中产生第四扩展区909。在第八步骤1508中分析扩展区。在第九步骤1509中从扩展区识别形状。在第十步骤1510中将形状合并在一起。
在第十一步骤1511中，改变剩余通孔的尺寸以合并通孔。在第十二步骤1512中改变通孔的尺寸以便去除多余的通孔。在第十三步骤1513中，调整通孔的尺寸并且并入设计内，并且去除掩模层(例如，第一掩模层701、第二掩模层702以及第三掩模层703)。
通过实施上述后布局处理215，可以消除围绕单元的邻接的拥挤从而使得拥挤不阻止整体设计的进一步缩小，同时还保留与有助于防止相邻单元之间的干扰的单元边界导体的电连接。如此，后布局处理215允许避免额外的多晶硅间距(被引入的)，为了更有效的工艺。
图16A至图24示出后布局处理215的另一实施例，后布局处理215对其中通孔可以实际上延伸穿过电源轨323和/或接地轨325从而使得当将单独的单元放置在单元行(例如，第一单元行401和第二单元行403)内时通孔可以延伸至邻近的单元内的单元布局实施处理。例如，参见图16A中示出的实施例，第一单元301中的第一通孔329延伸穿过接地轨325，并且因此实际上延伸穿过第一单元301的单元边界并且至第三单元409内。类似地，第三单元409中的第二通孔331也将延伸穿过第三单元409的单元边界从而使得第三单元409中的第二通孔331将与第一单元301中的第一通孔329重叠。另外，参见第二单元405和第四单元411，当将单独的单元放置至单元行内时，第二单元405中的第二通孔331和第四单元411中的第一通孔329也将重叠。
在一个实施例中，为了对这种布局实施后布局处理215，通过将部分第一掩模层701、部分第二掩模层702以及部分第三掩模层703放置在设计的上方，如以上参照图7A至图7G所讨论地实施第一步骤1501。另外，也可以实施第二步骤1502以识别先前由第一掩模层701覆盖的并且也具有到达电源轨323或接地轨325的替代布线的那些通孔。
图17A至图17G示出将延伸穿过单元边界的通孔考虑在内的改变的第三步骤1503。具体地，关于延伸穿过单元边界的那些通孔，降低这些通孔的尺寸从而使得其不再穿过单元之间的边界。在图17A中示出的实施例中，降低第一单元301中的第一通孔329的尺寸一距离以将其带回至或带回穿过第一单元301的边界。在其中第一通孔329具有46nm的垂直尺寸并且延伸9nm穿入第三单元409内的特定实施例中，将第一通孔329的尺寸降低9nm达到37nm的垂直尺寸，从而使得第一通孔329位于第一单元301内。
类似地，参照图17B中示出的实施例，降低第三单元409中的第二通孔331、第二单元405中的第二通孔331以及第四单元411中的第一通孔329的尺寸从而使得通孔不延伸穿过单元边界。参照图17C中示出的实施例，降低第二单元405中的第二通孔331和第三单元409中的第二通孔331的尺寸。参照图17D中示出的实施例，降低第二单元405中的第二通孔331和第四单元411中的第一通孔329的尺寸。接着参照图17E中示出的实施例，降低第一单元301中的第一通孔329和第二单元405中的第二通孔331的尺寸。最后，参照图17F中示出的实施例，降低第四单元411中的第一通孔329的尺寸。
一旦已经降低各个通孔的尺寸，可以如以上参照图8A至图8G所描述地实施剩余的改变的第三步骤1503。具体地，通过形成禁区801识别可以与由第二掩模层702覆盖的通孔合并的由第一掩模层701覆盖的通孔。
图18A至图18G示出第四步骤1504和第五步骤1505。具体地，在第三步骤1503中识别的那些通孔在第一方向803和第三方向906上扩展。在实施例中，可以如以上参照图9A至图9G所描述地实施第四步骤1504和第五步骤1505。
图19A至图19G示出第六步骤1506和第七步骤1507，其中由第二掩模层702覆盖的通孔连接盘在第二方向805上延伸并且也在第四方向905上延伸以便形成第三扩展区907和第四扩展区909以确定扩展的通孔之间的相互作用。然而，由于已经减小了起初延伸穿过单元边界的通孔，那些特定的通孔扩展与剩余的通孔不同的量。
例如，参照图19A中示出的实施例，可以在第二方向805和第四方向905上将第一单元301中的第一通孔329扩展比其他通孔少的距离，诸如通过扩展13nm以便形成第三扩展区907和第四扩展区909(在图19A至图19G中由虚线框表示)。另外，将剩余的通孔扩展更大的量，诸如扩展23nm。
图19A至图19G也示出第八步骤1508，其中分析扩展的通孔之间的相互作用。具体地，通过扩展的通孔在其扩展之后是否彼此重叠来确定相互作用。在实施例中，可以如以上参照图10A至图10G所描述地实施第八步骤1508，具有少许改变。具体地，可以如以上参照图10A至图10G所描述地实施第一子步骤和第二子步骤。
然而，改变第三子步骤和第四子步骤以便使需要的原始通孔适应被降低尺寸。具体地，首先参见第三子步骤，降低最初在第一方向803(在第四步骤1504内)和第三方向906(在第五步骤1505中)上扩展的那些通孔的尺寸一个量从而使得通孔不总是相互作用。在实施例中，可以降低最初在第一方向上扩展的通孔诸如8nm的量。一旦已经降低通孔，可以如上所述地确定相互作用。
在第四子步骤中，降低最初在第一方向803(第四步骤1504内)和第三方向906(在第五步骤1505中)上扩展的那些通孔的尺寸一量从而使得该通孔不总是相互作用。在实施例中，降低最初在第一方向上扩展的通孔诸如8nm的量。一旦已经降低通孔，可以如上所述地确定相互作用。
图20A至图20G示出第九步骤1509，其中基于第八步骤1508中识别的相互作用识别合并的通孔形状。在实施例中，可以如以上参照图11A至图11G所描述地实施第九步骤1509。
图21A至图21G示出第十步骤1510以确定是否任何合并的形状彼此相互作用并且可以合并在一起。在实施例中，可以如以上参照图12A至图12G所描述地实施第十步骤1510。
图22A至图22G示出第十一步骤1511，其中被第二掩模层702识别的通孔单独留下、合并在一起，或者使用第五扩展区1301和第六扩展区1303完全去除。在该实施例中，已经合并的通孔(例如，具有介于86nm和98nm之间的垂直尺寸的通孔，位于电源轨323下方的那些通孔，以及具有36nm的垂直宽度的通孔)在垂直方向上具有0.01的尺寸。
然而，由于尺寸限制，所以这些通孔的尺寸可能受到限制从而使得其不采用过多的尺寸并且干扰单独单元内的其他结构。如此，去除被第二掩模层702识别的具有使其延伸超过单元边界的尺寸的通孔并且将已经改变大小的替换通孔放置至其位置内。例如，对于可能具有20nm×86nm的原始合并尺寸的通孔，可以用具有20nm×74nm尺寸的通孔替换这些通孔。类似地，可以用具有20nm×74nm尺寸的通孔替换具有20nm×90nm尺寸的通孔。这种改变大小防止通孔进一步延伸至其相应的单元内并且干扰单元设计的其他部分。
类似地，对于未合并的通孔，可以向上地改变这些通孔的大小以便保证这些通孔恢复至其原始尺寸。例如，对于具有20nm×36nm原始尺寸的通孔，这些通孔可以在垂直方向上扩展10nm，从而使得其具有20nm×46nm的尺寸。类似地，可能具有20nm×72nm尺寸的通孔可以扩展1nm以便具有20nm×74nm的最终尺寸。
图22A至图22G示出第十二步骤1512，其中合并、调整大小或完全去除被第一掩模层701识别的那些通孔。在图22G示出的实施例中，第一单元301中的合并的第四通孔333和第二单元405中的第三通孔332以及第三单元409中的合并的第三通孔和第四单元411中的第四通孔333扩展以便将通孔合并至单个通孔内。在实施例中，可以通过在垂直方向上扩展通孔一距离以合并单元来实施扩展，诸如在垂直方向上扩展2nm。
一旦通孔已经扩展和合并，然后可以在垂直方向上降低单个通孔一类似的量以便将通孔恢复回尺寸。例如，在图22G中示出的实施例中，其中，合并第一单元301中合并的第四通孔333和第二单元405中的第三通孔332以及第三单元409中的合并的第三通孔和第四单元411中的第四通孔333，然后可以降低合并的通孔的尺寸一类似的距离，诸如2nm。如此，在其中原始通孔具有诸如20nm×20nm尺寸的实施例中，新的合并通孔具有20nm×44nm的尺寸。
图23A至图23G示出第十五步骤1515，第十五步骤1515可以用于帮助克服与“L”形状1101相关的光刻限制。具体地，由于工艺条件，将用于形成“L”形状1101的光刻掩模分离成两个分离掩模可以是有利的以便避免图案退化。在图23F中示出的实施例中，第一单元301中的合并的第四通孔333和第二单元405中的第三通孔332(其被识别为L形状的部分)垂直地扩展第十距离D10以形成第七扩展区2301和第八扩展区2303以观察其是否与诸如第四单元411中的第一金属零连接件335的金属零相互作用(例如，重叠)。
图24至图24G示出一旦已经确定L形状相互作用，则去除L形状并且由两个分离的形状取代。在实施例中，第一形状可以是原始L形状的第一边并且第二形状可以是原始L形状的第二边。在特定的实例中，第一形状可以是原始通孔(例如，第一单元301中的合并的第四通孔333和第二单元405中的第三通孔332)以及来自第四步骤1504的第一扩展区901。可选地，在其中不期望使用第一扩展区901的实施例中，可以简单地延伸原始通孔(例如，第一单元301中的合并的第四通孔333和第二单元405中的第三通孔332)足以接触第三扩展区907，诸如通过在第一方向803上扩展24nm。另外，第二形状可以是原始通孔(第四单元411中的第一通孔329)以及来自第六步骤1506的第三扩展区907。
图25A至图25G示出第十三步骤1513，第十三步骤1513实施第一掩模层701、第二掩模层702以及第三掩模层703的去除。一旦去除，最终的设计即将被处理、储存和使用以制备用于使用单元行内的单元的半导体器件的最终制造的掩模。
图26示出图16A至图25G中示出的实施例的工艺流程2600。具体地，图26示出在改变的第三步骤1503中的通孔的降低，以及在第十五步骤1515中的合并的形状的分析和潜在分裂。
一旦已经实施后布局处理215，可以储存、改变并且最终发送设计以转变为一系列或多系列的光刻掩模。一旦形成，可以在一系列掩蔽和蚀刻工艺、其他制造工艺中使用光刻掩模以从原始设计制造半导体器件。
根据实施例，提供了一种设计半导体器件的方法，包括将第一单元和第二单元放置至第一单元行内以及将第三单元和第四单元放置至与第一单元行相邻的第二单元行内。在放置第一单元和第二单元以及放置第三单元和第四单元之后使用微处理器实施后布局处理，其中，后布局处理包括将第一单元中的第一通孔和第三单元中的第二通孔合并至第三通孔内；以及在不切断电连接的情况下从第一单元去除第四通孔。
根据另一实施例，提供了一种设计半导体器件的方法，包括从单元库接收第一单元、第二单元、第三单元和第四单元。使用微处理器将第一单元和第二单元放置至第一单元行内以及将第三单元和第四单元放置至第二单元行内，其中，第一单元、第二单元、第三单元和第四单元的交叉区域包括第一通孔和第二通孔。使用微处理器将第一掩模层的第一部分放置在第一通孔的上方。使用微处理器将第二掩模层的第一部分放置在第二通孔的上方。基于第一掩模层和第二掩模层使用微处理器分析第一通孔和第二通孔，其中，分析第一通孔和第二通孔还包括确定第一通孔是否应该与第二通孔合并或去除。
根据又一实施例，提供了一种半导体器件，包括具有第一单元和与第一单元相邻的第二单元的第一单元行。第二单元行与第一单元行相邻，其中，第二单元行包括第三单元和第四单元。合并的通孔电连接电源/接地轨至第一源极/漏极区和第二源极/漏极区，第一源极/漏极区位于第一单元中并且第二源极/漏极区位于第四单元中，合并的通孔延伸至第二单元和第四单元内。
上面论述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的各个方面。本领域技术人员应该理解，他们可以很容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优点的其他处理和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文他们可以做出多种变化、替换以及改变。

Claims (10)

1.一种设计半导体器件的方法，所述方法包括：
将第一单元和第二单元放置至第一单元行内；
将第三单元和第四单元放置至与所述第一单元行相邻的第二单元行内；
在放置所述第一单元和所述第二单元之后以及在放置所述第三单元和所述第四单元之后，使用微处理器实施后布局处理，其中，实施所述后布局处理还包括：
将所述第一单元中的第一通孔和所述第三单元中的第二通孔合并至第三通孔内；以及
在不切断电连接的情况下从所述第一单元去除第四通孔。
2.根据权利要求1所述的方法，其中，在去除所述第四通孔之前，所述第四通孔将单元边界导体与接地轨连接。
3.根据权利要求2所述的方法，其中，所述单元边界导体通过金属零连接件保持电连接至所述接地轨。
4.根据权利要求1所述的方法，其中，所述第一单元是反相器。
5.根据权利要求4所述的方法，其中，所述第二单元是反相器。
6.根据权利要求1所述的方法，其中，处于所述第一单元、所述第二单元、所述第三单元和所述第四单元的交叉处的区域包括：
所述第一单元的第一漏极区；
所述第二单元的第一源极区；
所述第三单元的第二源极区；以及
所述第四单元的第二漏极区。
7.根据权利要求1所述的方法，其中，处于所述第一单元、所述第二单元、所述第三单元和所述第四单元的交叉处的区域包括：
所述第一单元的第一源极区；
所述第二单元的第一漏极区；
所述第三单元的第二漏极区；以及
所述第四单元的第三漏极区，其中，所述第一通孔和所述第二通孔合并至“L”形状内。
8.一种用EDA处理系统设计半导体器件的方法，所述方法包括：
从单元库接收第一单元、第二单元、第三单元和第四单元；
使用微处理器将所述第一单元和所述第二单元放置至第一单元行内以及将所述第三单元和所述第四单元放置至第二单元行内，其中，所述第一单元、所述第二单元、所述第三单元和所述第四单元的交叉区域包括第一通孔和第二通孔；
使用所述微处理器将第一掩模层的第一部分放置在所述第一通孔的上方；
使用所述微处理器将第二掩模层的第一部分放置在所述第二通孔的上方；以及
基于所述第一掩模层和所述第二掩模层使用所述微处理器分析所述第一通孔和所述第二通孔，其中，分析所述第一通孔和所述第二通孔还包括确定所述第一通孔是否应该与所述第二通孔合并或去除。
9.根据权利要求8所述的方法，还包括：
将第三掩模层的第一部分放置在所述第一通孔的上方；以及
确定所述第一掩模层和所述第二掩模层是否位于所述第三掩模层内。
10.一种半导体器件，包括：
第一单元行，具有第一单元和与所述第一单元相邻的第二单元；
第二单元行，与所述第一单元行相邻，其中，所述第二单元行包括第三单元和第四单元；以及
合并的通孔，将电源/接地轨电连接至第一源极/漏极区和第二源极/漏极区，所述第一源极/漏极区位于所述第二单元中并且所述第二源极/漏极区位于所述第四单元中，所述合并的通孔延伸至所述第二单元和所述第四单元内。
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