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CN105161063A - 一种液晶显示装置的栅极驱动电路 - Google Patents

一种液晶显示装置的栅极驱动电路 Download PDF

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CN105161063A CN201510583082.1A CN201510583082A CN105161063A CN 105161063 A CN105161063 A CN 105161063A CN 201510583082 A CN201510583082 A CN 201510583082A CN 105161063 A CN105161063 A CN 105161063A
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Abstract

本发明公开了一种液晶显示装置的栅极驱动电路。该栅极驱动电路包括多级栅极驱动单元以及控制芯片，每级栅极驱动单元包括第一拉动控制单元、第一拉动单元、第二拉动控制单元、第二拉动单元、第一复位单元以及第二复位单元，控制芯片用于拉动第一时钟信号和第一电压参考信号到第一电平。通过以上方式，本发明能够使栅极驱动电路所驱动的扫描线全部打开，稳定地实现All？Gate？On功能。

Description

一种液晶显示装置的栅极驱动电路
技术领域
本发明涉及液晶显示技术领域，特别是涉及一种液晶显示装置的栅极驱动电路。
背景技术
阵列基板行驱动(GOA，GateDriverOnArray或GateOnArray)电路，是利用现有薄膜晶体管显示装置(TFT-LCD)阵列(Array)制程将栅线(Gate)行扫描驱动信号电路制作在阵列基板上，以实现对栅线逐行扫描的驱动方式的一项技术。其与传统的柔性电路板(COF)和玻璃电路板(COG)工艺相比，不仅节省了制作成本，而且还可以省去栅极方向邦定(Bonding)的工艺，对提升产能极为有利，并提高了显示装置的集成度。
在实际使用时，由于显示装置通常需要搭配触摸屏(TouchPanel)功能进行使用，因此GOA电路需要实现信号中停以配合触摸屏的功能，如配合触摸屏的扫描。通常情况下，GOA电路在实现信号中停后，需将显示装置进行黑屏唤醒，此时GOA电路需要在一段时间内将所有的栅线均设置为充电或导通状态，通过向数据线施加黑电压以清空像素电容中残留的电平，以使得显示装置的显示效果良好，此段时间称为栅线全开(AllGateOn)阶段。但是现有技术中的GOA电路在实现AllGateOn时会存在功能失效风险，进而不能稳定的实现AllGateOn功能。
发明内容
本发明主要解决的技术问题是提供一种液晶显示装置的栅极驱动电路，能够稳定地实现AllGateOn功能。
本发明提供一种液晶显示装置的栅极驱动电路，其包括多级栅极驱动单元和控制芯片，每级栅极驱动单元包括：
第一拉动控制单元，用于在第一节点输出第一拉动控制信号；
第一拉动单元，其耦接第一节点，接收第一时钟信号，根据第一拉动控制信号和第一时钟信号拉动栅极驱动信号输出端的电平到第一电平，以输出栅极驱动信号；
第二拉动控制单元，用于在第二节点输出第二拉动控制信号；
第二拉动单元，其耦接第一节点和第二节点，接收第一电压参考信号，根据第二拉动控制信号拉动第一节点的电平到第一电压参考信号的第二电平；
第一复位单元，其耦接第一节点，接收复位信号和第一电压参考信号，根据复位信号拉动第一节点的电平到第二电平；
第二复位单元，其耦接第二节点，接收复位信号和第二电压参考信号，根据复位信号拉动第二节点的电平到第二电压参考信号的第三电平，第二拉动单元拉动栅极驱动信号的电平到第二电平；
其中，控制芯片用于拉动第一时钟信号和第一电压参考信号到第一电平，以使栅极驱动电路所驱动的扫描线全部打开。
其中，第一拉动控制单元包括第一薄膜晶体管和第二薄膜晶体管；
第一薄膜晶体管的第一端接收第一信号，第一薄膜晶体管的第二端接收前一级的栅极驱动信号，第一薄膜晶体管的第三端与第一节点连接；
第二薄膜晶体管的第一端接收第二信号，第二薄膜晶体管的第二端接收后一级的栅极驱动信号，第二薄膜晶体管的第三端与第一节点连接。
其中，第一拉动单元包括第三薄膜晶体管和第一电容，第三薄膜晶体管的第一端接收第一时钟信号，第三薄膜晶体管的第二端与第一节点连接，第三薄膜晶体管的第三端为栅极驱动信号输出端，第一电容连接在第三薄膜晶体管的第二端和第三端之间。
其中，第一复位单元包括第四薄膜晶体管，第四薄膜晶体管的第一端与第一节点连接，第四薄膜晶体管的第二端接收复位信号，第四薄膜晶体管的第三端接收第一参考电压信号。
其中，第二复位单元包括第五薄膜晶体管，第五薄膜晶体管的第一端接收第二参考电压信号，第五薄膜晶体管的第二端接收复位信号，第五薄膜晶体管的第三端与第二节点连接。
其中，第二拉动控制单元包括第六薄膜晶体管和第七薄膜晶体管，第六薄膜晶体管的第一端接收第二时钟信号，第六薄膜晶体管的第二端与第四薄膜晶体管的第一端连接，第六薄膜晶体管的第三端和第七薄膜晶体管的第三端与第二节点连接，第七薄膜晶体管的第一端接收第二电压参考信号，第七薄膜晶体管的第二端接收第二时钟信号；
第二拉动单元包括第八薄膜晶体管、第九薄膜晶体管、第十薄膜晶体管以及第二电容，第八薄膜晶体管的第一端与第三薄膜晶体管的第二端连接，第八薄膜晶体管的第二端接收第一时钟信号，第八薄膜晶体管的第三端与第九薄膜晶体管的第一端连接，第九薄膜晶体管的第二端与第七薄膜晶体管的第三端连接，第九薄膜晶体管的第三端接收第一参考电压信号，第十薄膜晶体管的第一端与第三薄膜晶体管的第三端连接，第十薄膜晶体管的第二端与第九薄膜晶体管的第二端连接，第十薄膜晶体管的第三端接收第一参考电压信号，第二电容连接在第十薄膜晶体管的第二端和第三端之间。
其中，栅极驱动单元进一步包括第十一薄膜晶体管，第十一薄膜晶体管的第一端与第一节点连接，第十一薄膜晶体管的第二端接收第二参考电压信号，第十一薄膜晶体管的第三端与第二薄膜晶体管的第三端、第一薄膜晶体管的第三端以及第四薄膜晶体管的第一端连接。
其中，第一薄膜晶体管、第二薄膜晶体管、第三薄膜晶体管、第四薄膜晶体管、第五薄膜晶体管、第六薄膜晶体管、第七薄膜晶体管、第八薄膜晶体管、第九薄膜晶体管、第十薄膜晶体管以及第十一薄膜晶体管均为P型薄膜晶体管；
在复位信号为低电平时，第四薄膜晶体管导通，第三薄膜晶体管的第二端的电平拉动到第二电平，第三薄膜晶体管截止；第五薄膜晶体管导通，第十薄膜晶体管的第二端的电平拉动到第三电平，第十薄膜晶体管导通，以将栅极驱动信号的电平拉动到第二电平。
其中，第一电平和第三电平为低电平，第二电平为高电平。
其中，第一薄膜晶体管、第二薄膜晶体管、第三薄膜晶体管、第四薄膜晶体管、第五薄膜晶体管、第六薄膜晶体管、第七薄膜晶体管、第八薄膜晶体管、第九薄膜晶体管、第十薄膜晶体管以及第十一薄膜晶体管均为N型薄膜晶体管。
通过上述方案，本发明的有益效果是：本发明的栅极驱动电路包括多级栅极驱动单元以及控制芯片，每级栅极驱动单元包括第一拉动控制单元、第一拉动单元、第二拉动控制单元、第二拉动单元、第一复位单元以及第二复位单元，控制芯片用于拉动第一时钟信号和第一电压参考信号到第一电平，以使栅极驱动电路所驱动的扫描线全部打开，稳定地实现AllGateOn功能。
附图说明
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。其中：
图1是本发明第一实施例的栅极驱动电路的结构示意图；
图2是图1中栅极驱动单元的结构示意图；
图3是本发明第二实施例的栅极驱动单元的电路图；
图4是图3中第一时钟信号、第二时钟信号、复位信号以及栅极驱动信号的时序图；
图5是本发明第三实施例的栅极驱动单元的电路图；
图6是本发明第一实施例的液晶显示装置的结构示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性的劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
请参见图1所示，图1是本发明第一实施例的栅极驱动电路的结构示意图。本实施例所揭示的栅极驱动电路应用于液晶显示装置，用于驱动液晶显示装置的多条扫描线，以使多条扫描线打开。
如图1所示，栅极驱动电路10与多条扫描线20连接，用于驱动多条扫描线20，该栅极驱动电路10包括多级栅极驱动单元11和控制芯片12，一个栅极驱动单元11对应一条扫描线20，栅极驱动单元11的输出端与扫描线20连接。
以下以第n级栅极驱动单元11进行详细说明，其中n为大于或等于1的整数。
如图2所示，第n级栅极驱动单元11包括第一拉动控制单元111、第一拉动单元112、第二拉动控制单元113、第二拉动单元114、第一复位单元115以及第二复位单元116。
第一拉动控制单元111用于在第一节点Qn输出第一拉动控制信号CL1。第一拉动单元112耦接第一节点Qn，第一拉动单元112接收第一时钟信号CK1，并根据第一拉动控制信号CL1和第一时钟信号CK1拉动栅极驱动信号输出端的电平到第一电平，输出栅极驱动信号Gn为第一电平，栅极驱动信号Gn用于驱动扫描线20。优选地，第一拉动控制信号CL1为第一电平。
第二拉动控制单元113用于在第二节点Pn输出第二拉动控制信号CL2。第二拉动单元114耦接第一节点Qn和第二节点Pn，第二拉动单元114接收第一电压参考信号V1，并根据第二拉动控制信号CL2拉动第一节点Qn的电平到第一电压参考信号V1的第二电平。
第一复位单元115耦接第一节点Qn，第一复位单元115接收复位信号Reset和第一电压参考信号V1，并根据复位信号Reset拉动第一节点Qn的电平到第二电平，此时第一拉动控制信号CL1为第二电平。
第二复位单元116耦接第二节点Pn，第二复位单元116接收复位信号Reset和第二电压参考信号V2，并根据复位信号Reset拉动第二节点Pn的电平到第二电压参考信号V2的第三电平。第二拉动单元114进一步耦接栅极驱动信号输出端，第二拉动单元114拉动栅极驱动信号Gn的电平到第二电平。优选地，第一电平与第三电平相同。
在栅极驱动信号Gn的电平为第一电平时，扫描线20打开；在栅极驱动信号Gn的电平为第二电平时，扫描线20关闭，控制芯片12用于拉动第一时钟信号CK1和第一电压参考信号V1到第一电平，栅极驱动信号Gn为第一电平，栅极驱动信号Gn所驱动的扫描线20打开，以使栅极驱动电路10所驱动的扫描线20全部打开，稳定地实现AllGateOn功能。
在AllGateOn功能结束后，第一复位单元115根据复位信号Reset拉动第一节点Qn的电平到第二电平，第一拉动单元112断开；第二复位单元116根据复位信号Reset拉动第二节点Pn的电平到第二电压参考信号V2的第三电平，第二拉动单元114拉动栅极驱动信号Gn的电平到第二电平，此时扫描线20关闭，进而实现在AllGateOn功能结束后所有扫描线20均回到关闭电平。
本发明还提供第二实施例的栅极驱动单元，其在第一实施例所揭示的栅极驱动单元11的基础上进行描述。如图3所示，第一拉动控制单元111包括第一薄膜晶体管T1和第二薄膜晶体管T2，第一薄膜晶体管T1的第一端接收第一信号U2D，第一薄膜晶体管T1的第二端接收前一级的栅极驱动信号Gn-1，第一薄膜晶体管T1的第三端与第一节点Qn连接；第二薄膜晶体管T2的第一端接收第二信号D2U，第二薄膜晶体管T2的第二端接收后一级的栅极驱动信号Gn+1，第二薄膜晶体管T2的第三端与第一节点Qn连接。其中，第一拉动控制单元111用于控制栅极驱动单元11的正反扫描信号，并根据前一级的栅极驱动信号Gn-1或者后一级的栅极驱动信号Gn+1选择输入第一信号U2D或者第二信号D2U，其中第一信号U2D与第二信号D2U相反，例如第一信号U2D为高电平时，第二信号D2U为低电平。第一薄膜晶体管T1的第三端和第二薄膜晶体管T2的第三端输出第一拉动控制信号CL1。
第一拉动单元112包括第三薄膜晶体管T3和第一电容C1，第三薄膜晶体管T3的第一端接收第一时钟信号CK1，第三薄膜晶体管T3的第二端与第一节点Qn连接，第三薄膜晶体管T3的第三端为栅极驱动信号输出端，第一电容C1连接在第三薄膜晶体管T3的第二端和第三端之间。
第一复位单元115包括第四薄膜晶体管T4，第四薄膜晶体管T4的第一端与第一节点Qn连接，第四薄膜晶体管T4的第二端接收复位信号Reset，第四薄膜晶体管T4的第三端接收第一参考电压信号V1。
第二复位单元116包括第五薄膜晶体管T5，第五薄膜晶体管T5的第一端接收第二参考电压信号V2，第五薄膜晶体管T5的第二端接收复位信号Reset，第五薄膜晶体管T5的第三端与第二节点Pn连接。
第二拉动控制单元113包括第六薄膜晶体管T6和第七薄膜晶体管T7，第六薄膜晶体管T6的第一端接收第二时钟信号CK2，第六薄膜晶体管T6的第二端与第四薄膜晶体管T4的第一端连接，第六薄膜晶体管T6的第三端和第七薄膜晶体管T7的第三端与第二节点Pn连接，第七薄膜晶体管T7的第一端接收第二电压参考信号V2，第七薄膜晶体管T7的第二端接收第二时钟信号CK2。第六薄膜晶体管T6的第三端和第七薄膜晶体管T7的第三端输出第二拉动控制信号CL2。
第二拉动单元114包括第八薄膜晶体管T8、第九薄膜晶体管T9、第十薄膜晶体管T10以及第二电容C2，第八薄膜晶体管T8的第一端与第三薄膜晶体管T3的第二端连接，第八薄膜晶体管T8的第二端接收第一时钟信号CK1，第八薄膜晶体管T8的第三端与第九薄膜晶体管T9的第一端连接，第九薄膜晶体管T9的第二端与第七薄膜晶体管T7的第三端连接，第九薄膜晶体管T9的第三端接收第一参考电压信号V1，第十薄膜晶体管T10的第一端与第三薄膜晶体管T3的第三端连接，第十薄膜晶体管T10的第二端与第九薄膜晶体管T9的第二端连接，第十薄膜晶体管T10的第三端接收第一参考电压信号V1，第二电容C2连接在第十薄膜晶体管T10的第二端和第三端之间。
优选地，第一薄膜晶体管T1、第二薄膜晶体管T2、第三薄膜晶体管T3、第四薄膜晶体管T4、第五薄膜晶体管T5、第六薄膜晶体管T6、第七薄膜晶体管T7、第八薄膜晶体管T8、第九薄膜晶体管T9以及第十薄膜晶体管T10均为P型薄膜晶体管，P型薄膜晶体管在栅极为低电平时导通。
结合图4所示的时序图详细描述本实施例所揭示的栅极驱动单元的工作原理。
优选地，第一电平和第三电平为低电平，第二电平为高电平，即第一参考电压信号V1为VGH(高电平)，第二参考电压信号V2为VGL(低电平)。
如图4所示，在时间t1-t2之间，第一时钟信号CK1为低电平，第二时钟信号CK2为高电平，复位信号Reset为高电平；第一拉动控制单元111输出的第一拉动控制信号CL1为低电平(第一电平)，第三薄膜晶体管T3导通，栅极驱动信号输出端的电平与第一时钟信号CK1的电平相同，栅极驱动信号Gn为低电平，与栅极驱动信号Gn对应的扫描线20打开，即第一拉动单元112根据第一拉动控制信号CL1和第一时钟信号CK1拉动栅极驱动信号输出端的电平到第一电平(低电平)；此时，第四薄膜晶体管T4、第五薄膜晶体管T5以及第七薄膜晶体管T7断开，第六薄膜晶体管T6和第八薄膜晶体管T8导通，第二拉动控制信号CL2为高电平(第二电平)，第九薄膜晶体管T9和第十薄膜晶体管T10断开。
在时间t2-t3之间，第一时钟信号CK1为高电平，第二时钟信号CK2为高电平，复位信号Reset为高电平；第一拉动控制单元111输出的第一拉动控制信号CL1为低电平(第一电平)，第三薄膜晶体管T3导通，栅极驱动信号输出端的电平与第一时钟信号CK1的电平相同，栅极驱动信号Gn为高电平，与栅极驱动信号Gn对应的扫描线20关闭。此时，第四薄膜晶体管T4、第五薄膜晶体管T5、第七薄膜晶体管T7以及第八薄膜晶体管T8断开，第六薄膜晶体管T6导通，第二拉动控制信号CL2为高电平(第二电平)，第九薄膜晶体管T9和第十薄膜晶体管T10断开。
此时，所有的栅极驱动信号均为高电平，该栅极驱动电路的GOA暂停，即栅极驱动信号Gn-1、Gn以及Gn+1均为高电平。
在时间t4-t5之间，控制芯片12拉动第一时钟信号CK1和第一参考电压信号V1到第一电平(低电平)，第一时钟信号CK1为低电平，第二时钟信号CK2为低电平，复位信号Reset为高电平；第四薄膜晶体管T4和第五薄膜晶体管T5断开，第七薄膜晶体管T4导通，第二拉动控制信号CL2为低电平，第八薄膜晶体管T8和第九薄膜晶体管T9导通，第一节点Qn通过第八薄膜晶体管T8和第九薄膜晶体管T9接收第一电压参考信号V1，即第二拉动单元114根据第二拉动控制信号CL2拉动第一节点Qn的电平到第一电压参考信号V1，此时第一节点Qn的电平拉动到低电平。第三薄膜晶体管T3和第六薄膜晶体管T6均导通，输出栅极驱动信号Gn的电位为低电平；第十薄膜晶体管导通，输出栅极驱动信号Gn的电位与第一电压参考信号V1的电位相同，以保证输出栅极驱动信号Gn为低电平，栅极驱动信号Gn所驱动的扫描线20打开，进而栅极驱动电路10所驱动的扫描线20全部打开，稳定地实现AllGateOn功能。
在AllGateOn功能结束后，时间t5-t6，第一时钟信号CK1为高电平，第二时钟信号CK2为高电平，复位信号Reset为低电平；第四薄膜晶体管T4导通，以拉动第一节点Qn的电位到高电平，第一拉动控制信号CL1为高电平，即第一复位单元115根据复位信号Reset拉动第一节点Qn的电平到第二电平，此时第三晶体管T3断开，即第一拉动单元112断开。第五薄膜晶体管T5导通，拉动第二节点Pn的电位到低电平，第二拉动控制信号CL2为低电平，即第二复位单元116根据复位信号Reset拉动第二节点Pn的电平到第二电压参考信号V2的第三电平，第九薄膜晶体管T9和第十薄膜晶体管T10导通，此时第十薄膜晶体管T10拉动栅极驱动信号Gn的电平到高电平，即第二拉动单元114拉动栅极驱动信号Gn的电平到第二电平。栅极驱动信号Gn为高电平，栅极驱动信号Gn所驱动的扫描线20关闭，进而实现在AllGateOn功能结束后所有扫描线20均回到关闭电平。此时，第六薄膜晶体管T6、第七薄膜晶体管T7以及第八薄膜晶体管T8断开。
在其他实施例中，本领域的技术人员完全可以将第一薄膜晶体管T1、第二薄膜晶体管T2、第三薄膜晶体管T3、第四薄膜晶体管T4、第五薄膜晶体管T5、第六薄膜晶体管T6、第七薄膜晶体管T7、第八薄膜晶体管T8、第九薄膜晶体管T9以及第十薄膜晶体管T10设置为N型薄膜晶体管，N型薄膜晶体管在栅极为高电平时导通。此时，各节点的电位与上述扫描驱动时的电位变化相反，且第一参考电压信号V1和第二参考电压信号V2也与上述扫描驱动时的电位相反，即当N型薄膜晶体管时，第一参考电压信号V1为低电平，第二参考电压信号V2为高电平，此处不再赘述。
本发明还提供第三实施例的栅极驱动单元，其在第二实施例所揭示的栅极驱动单元的基础上进行描述。本实施例所揭示的栅极驱动单元与第二实施例所揭示的栅极驱动单元的不同之处在于：栅极驱动单元进一步包括第十一薄膜晶体管T11，如图5所示，第十一薄膜晶体管11的第一端与第一节点Qn连接，第十一薄膜晶体管T11的第二端接收第二参考电压信号V2，第十一薄膜晶体管T11的第三端与第二薄膜晶体管T2的第三端、第一薄膜晶体管T1的第三端以及第四薄膜晶体管T4的第一端连接。
优选地，第十一薄膜晶体管T11为P型薄膜晶体管。第二参考电压信号V2为低电平，第十一薄膜晶体管T11导通。
在其他实施例中，本领域的技术人员完全可以将第一薄膜晶体管T1、第二薄膜晶体管T2、第三薄膜晶体管T3、第四薄膜晶体管T4、第五薄膜晶体管T5、第六薄膜晶体管T6、第七薄膜晶体管T7、第八薄膜晶体管T8、第九薄膜晶体管T9以及第十薄膜晶体管T10设置为N型薄膜晶体管，第十一薄膜晶体管T11为N型薄膜晶体管。
本发明还提供一种液晶显示装置，如图6所示，本实施例所揭示的液晶显示装置60包括显示面板61和上述实施例所揭示的栅极驱动电路62，此处不再赘述。
值得注意的是，本实施例所揭示的液晶显示装置60包括手机、显示器或者电视。
综上所述，本发明的栅极驱动电路包括多级栅极驱动单元和控制芯片，每级栅极驱动单元包括第一拉动控制单元、第一拉动单元、第二拉动控制单元、第二拉动单元、第一复位单元以及第二复位单元，控制芯片用于拉动第一时钟信号和第一电压参考信号到第一电平，以使栅极驱动电路所驱动的扫描线全部打开，以稳定地实现AllGateOn功能。此外，在AllGateOn功能结束后，第一复位单元根据复位信号Reset拉动第一节点的电平到第二电平，第一拉动单元断开；第二复位单元根据复位信号拉动第二节点的电平到第二电压参考信号的第三电平，第二拉动单元拉动栅极驱动信号的电平到第二电平，此时栅极驱动信号所驱动的扫描线关闭，进而实现在AllGateOn功能结束后所有扫描线均回到关闭电平。
以上所述仅为本发明的实施例，并非因此限制本发明的专利范围，凡是利用本发明说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本发明的专利保护范围内。

Claims (10)

1.一种栅极驱动电路，其特征在于，所述栅极驱动电路包括多级栅极驱动单元和控制芯片，每级所述栅极驱动单元包括：
第一拉动控制单元，用于在第一节点输出第一拉动控制信号；
第一拉动单元，其耦接所述第一节点，接收第一时钟信号，根据所述第一拉动控制信号和第一时钟信号拉动栅极驱动信号输出端的电平到第一电平，以输出栅极驱动信号；
第二拉动控制单元，用于在第二节点输出第二拉动控制信号；
第二拉动单元，其耦接所述第一节点和所述第二节点，接收第一电压参考信号，根据所述第二拉动控制信号拉动所述第一节点的电平到所述第一电压参考信号的第二电平；
第一复位单元，其耦接所述第一节点，接收复位信号和所述第一电压参考信号，根据所述复位信号拉动所述第一节点的电平到所述第二电平；
第二复位单元，其耦接所述第二节点，接收所述复位信号和第二电压参考信号，根据所述复位信号拉动所述第二节点的电平到所述第二电压参考信号的第三电平，所述第二拉动单元拉动所述栅极驱动信号的电平到所述第二电平；
其中，所述控制芯片用于拉动所述第一时钟信号和所述第一电压参考信号到所述第一电平，以使所述栅极驱动电路所驱动的扫描线全部打开。
2.根据权利要求1所述的栅极驱动电路，其特征在于，所述第一拉动控制单元包括第一薄膜晶体管和第二薄膜晶体管；
所述第一薄膜晶体管的第一端接收第一信号，所述第一薄膜晶体管的第二端接收前一级的栅极驱动信号，所述第一薄膜晶体管的第三端与所述第一节点连接；
所述第二薄膜晶体管的第一端接收第二信号，所述第二薄膜晶体管的第二端接收后一级的栅极驱动信号，所述第二薄膜晶体管的第三端与所述第一节点连接。
3.根据权利要求2所述的栅极驱动电路，其特征在于，所述第一拉动单元包括第三薄膜晶体管和第一电容，所述第三薄膜晶体管的第一端接收所述第一时钟信号，所述第三薄膜晶体管的第二端与所述第一节点连接，所述第三薄膜晶体管的第三端为所述栅极驱动信号输出端，所述第一电容连接在所述第三薄膜晶体管的第二端和第三端之间。
4.根据权利要求3所述的栅极驱动电路，其特征在于，所述第一复位单元包括第四薄膜晶体管，所述第四薄膜晶体管的第一端与所述第一节点连接，所述第四薄膜晶体管的第二端接收所述复位信号，所述第四薄膜晶体管的第三端接收所述第一参考电压信号。
5.根据权利要求4所述的栅极驱动电路，其特征在于，所述第二复位单元包括第五薄膜晶体管，所述第五薄膜晶体管的第一端接收所述第二参考电压信号，所述第五薄膜晶体管的第二端接收所述复位信号，所述第五薄膜晶体管的第三端与所述第二节点连接。
6.根据权利要求5所述的栅极驱动电路，其特征在于，所述第二拉动控制单元包括第六薄膜晶体管和第七薄膜晶体管，所述第六薄膜晶体管的第一端接收第二时钟信号，所述第六薄膜晶体管的第二端与所述第四薄膜晶体管的第一端连接，所述第六薄膜晶体管的第三端和所述第七薄膜晶体管的第三端与所述第二节点连接，所述第七薄膜晶体管的第一端接收所述第二电压参考信号，所述第七薄膜晶体管的第二端接收所述第二时钟信号；
所述第二拉动单元包括第八薄膜晶体管、第九薄膜晶体管、第十薄膜晶体管以及第二电容，所述第八薄膜晶体管的第一端与所述第三薄膜晶体管的第二端连接，所述第八薄膜晶体管的第二端接收所述第一时钟信号，所述第八薄膜晶体管的第三端与所述第九薄膜晶体管的第一端连接，所述第九薄膜晶体管的第二端与所述第七薄膜晶体管的第三端连接，所述第九薄膜晶体管的第三端接收所述第一参考电压信号，所述第十薄膜晶体管的第一端与所述第三薄膜晶体管的第三端连接，所述第十薄膜晶体管的第二端与所述第九薄膜晶体管的第二端连接，所述第十薄膜晶体管的第三端接收所述第一参考电压信号，所述第二电容连接在所述第十薄膜晶体管的第二端和第三端之间。
7.根据权利要求6所述的栅极驱动电路，其特征在于，所述栅极驱动单元进一步包括第十一薄膜晶体管，所述第十一薄膜晶体管的第一端与所述第一节点连接，所述第十一薄膜晶体管的第二端接收所述第二参考电压信号，所述第十一薄膜晶体管的第三端与所述第二薄膜晶体管的第三端、所述第一薄膜晶体管的第三端以及所述第四薄膜晶体管的第一端连接。
8.根据权利要求7所述的栅极驱动电路，其特征在于，所述第一薄膜晶体管、所述第二薄膜晶体管、所述第三薄膜晶体管、所述第四薄膜晶体管、所述第五薄膜晶体管、所述第六薄膜晶体管、所述第七薄膜晶体管、所述第八薄膜晶体管、所述第九薄膜晶体管、所述第十薄膜晶体管以及所述第十一薄膜晶体管均为P型薄膜晶体管；
在所述复位信号为低电平时，所述第四薄膜晶体管导通，所述第三薄膜晶体管的第二端的电平拉动到所述第二电平，所述第三薄膜晶体管截止；所述第五薄膜晶体管导通，所述第十薄膜晶体管的第二端的电平拉动到所述第三电平，所述第十薄膜晶体管导通，以将所述栅极驱动信号的电平拉动到所述第二电平。
9.根据权利要求8所述的栅极驱动电路，其特征在于，所述第一电平和所述第三电平为低电平，所述第二电平为高电平。
10.根据权利要求7所述的栅极驱动电路，其特征在于，所述第一薄膜晶体管、所述第二薄膜晶体管、所述第三薄膜晶体管、所述第四薄膜晶体管、所述第五薄膜晶体管、所述第六薄膜晶体管、所述第七薄膜晶体管、所述第八薄膜晶体管、所述第九薄膜晶体管、所述第十薄膜晶体管以及所述第十一薄膜晶体管均为N型薄膜晶体管。
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