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BREVET D'INVENTION
INTERNATIONAL STANDARD ELECTRIC CORPORATION 320 Park Avenue NEW YORK 22, N. Y.
Etats-Unis d'Amérique DISPOSITIF D'ASSERVISSEMENT, EN FREQUENCE, D'UNE HORLOGE SUR UN SIGNAL EXTERIEUR DE FREQUENCE MOYENNE TRES PRECISE MAIS COMPORTANT UNE GIGUE IMPORTANTE Inventeur : J-L CALVEZ
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La présente invention se rapporte à un dispositif d'asservissement, en fréquence, d'une horloge sur un signal extérieur de fréquence moyenne très précise mais comportant une gigue importante. Ce type de dispositif est particulièrement utile dans les centraux téléphoniques numériques du type à Modulation par Impulsions Codées (MIC) plus communément connus sous la dénomination plus générale de centraux temporels.
Dans les centraux téléphoniques de ce type, on utilise une horloge centrale qui peut être synchronisée par un signal d'horloge issu d'un autre central et qui permet de connaître la provenance des différents échantillons reçus de cet autre central. Pour se prémunir contre les pannes, cette horloge centrale est dupliquée. Cette horloge centrale se compose principalement d'un oscillateur commandé OCT, piloté par un quartz, que l'on peut asservir sur l'horloge extérieure extraite d'un canal MIC ou un oscillateur de référence choisi parmi trois. Le signal d'horloge extérieure issu d'un autre central comporte généralement une gigue importante résultant de toutes les interactions électromagnétiques de la ligne avec le milieu traversé.
Dans certains matériels, l'asservissement de l'oscillateur se fait en fréquence de la façon suivante. Le signal d'entrée sur lequel doit s'asservir l'horloge est décompté, ainsi que le signal de l'oscillateur commandé OCT. Le résultat des compteurs, qui tournent de façon permanente, est lu régulièrement par un calculateur de ce central, par l'intermédiaire d'un interface. La différence des résultats est comparée par le calculateur à la différence au moment de la lecture précédente.
Si la différence a augmenté, c'est que l'oscillateur commandé OCT est trop lent et si la différence a diminué, c'est que l'oscillateur commandé est trop rapide. Le calculateur corrige alors la fréquence de
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cet oscillateur en changeant le contenu d'un registre qui est" connecté à l'entrée de contrôle de l'oscillateur commandé par l'intermédiaire d'un convertisseur numérique/analogique N/A. La boucle à asservissement de fréquence étant une boucle très lente, la stabilité à court terme des signaux d'horloge sera celle de l'oscillateur de l'horloge centrale et non de l'oscillateur de référence. Il sera commode d'utiliser un oscillateur commandé de très grande stabilité. Lorsque l'horloge centrale ne doit pas être asservie sur un signal extérieur, la boucle pourra alors être simplement ouverte.
Les principaux inconvénients d'une telle horloge centrale sont les suivants. La boucle à asservissement en fréquence commandée par un calculateur est trop lente pour compenser les propres variations de l'oscillateur, dues à des fluctuations de température par exemple.
L'horloge centrale est commandée par un calculateur qui lui-même nécessite une horloge pour fonctionner et, comme dans le système de distribution, une seule horloge distribue son signal aux deux branches, il peut y avoir des problèmes difficiles à résoudre en cas de panne. Si le calculateur utilisé pour le contrôle de l'horloge est un microprocesseur utilisé à toutes les tâches générales des équipements centralisés, la commande de l'horloge pourrait être perturbée par le traitement d'une autre tâche (fautes de logiciel). De plus, la conception d'une telle horloge centrale, aussi bien sur le plan matériel (grand nombre de capots) que sur le plan logicieL est trop compliquée et donc trop coûteuse, particulièrement dans le cas de petits centraux, et de plus peu fiable dans le cas de grands centraux.
Il serait donc intéressant d'avoir un module d'horloge centrale autonome ne dépendant pas d'un microprocesseur et d'un logiciel extérieur. Un fonctionnement purement automatique ne communiquant avec le processeur que pour des tâches lentes, comme le traitement des alarmes, serait donc souhaitable. Cependant, s'il est matériellement facile de réaliser une boucle à verrouillage de phase, il est beaucoup plus difficile de faire une boucle en fréquence. Or, celle-ci est absolument nécessaire pour rendre le signal d'horloge indépendant des variations de phase du signal extérieur.
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Une conception matérielle d'une boucle à verrouillage en fréquence a déjà été décrite dans le brevet belge No 888.265 mais il s'agissait en fait d'une-------------------------- boucle à verrouillage de phase capable de compenser les sauts de phase dus au fonctionnement des sélecteurs et qui ne saurait fonctionner correctement en présence de bruit de phase trop important.
Une véritable boucle de fréquence ne peut être réalisée qu'à l'aide de compteurs qui mesurent la fréquence ; c'est nécessairement une boucle lente nécessitant un oscillateur très stable. Cependant, on ne peut se contenter de réaliser le circuit simplement à l'aide d'un comparateur numérique qui compare le contenu des compteurs à des instants réguliers et qui agit directement sur la commande de l'oscillateur OCT.
En effet, dans ce cas, on peut vérifier que l'accrochage de la boucle pourrait demander plusieurs dizaines d'heures.
Ainsi, l'objet de la présente invention est donc un dispositif d'accrochage rapide d'une horloge, constituée par exemple par un oscillateur commandé en tension, sur un signal de référence extérieur ayant une fréquence moyenne très précise mais pouvant comporter une gigue importante et de phase quelconque par rapport à celle de cette horloge.
Selon l'invention, l'accrochage de cette horloge commence par se faire grâce à une boucle de phase comportant un comparateur de phase recevant sur sa première entrée le signal de référence suivi par un filtre passe-bas, puis par un circuit d'aiguillage qui commande l'oscillateur commandé en tension, et se refermant sur la deuxième entrée du détecteur de phase. Après la détection du verrouillage de cette boucle de phase par un circuit détecteur de verrouillage, la boucle de phase est déconnectée au niveau du circuit d'aiguillage et une boucle de fréquence est connectée à sa place.
L'invention sera mieux comprise et d'autres caractéristiques apparaîtront à l'aide de la description ci-après et des dessins joints où : - la figure 1 est un schéma de principe selon la présente invention ; - la figure 2 représente la boucle de phase et le système permettant de détecter son accrochage ;
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- la figure 3 représente le comparateur de fréquence, de la boucle de fréquence, selon une des caractéristiques de la présente invention ; - les figures 4. a et 4. b représentent un diagramme de temps décrivant le fonctionnement du comparateur de phase ; - la figure 5 représente un diagramme de temps décrivant le fonction- nement du comparateur de fréquence ;
et - la figure 6 représente un diagramme de temps décrivant le fonction- nement de la boucle de fréquence.
La figure 1 représente un schéma de principe selon la présente invention. Il comporte une boucle de phase à accrochage relativement rapide, qui permet de réaliser une première approche rapide de la fréquence FS du signal de sortie S, fourni par l'oscillateur de sortie OCT, sur la fréquence F du signal de référence E et réalise une première mise en phase de ces deux signaux, et une boucle de fréquence à accrochage lent et à constante de temps variable avec l'écart de fréquence FE -FS, qui agit après la boucle de phase et qui permet d'affranchir le signal d'horloge obtenu des fluctuations de phase ou gigue du signal d'horloge de référence.
La boucle de phase comporte un comparateur de phase Cd) recevant sur son entrée notée E le signal extérieur ou signal d'entrée E servant de référence, et sur son entrée notée d) le signal de sortie S de la boucle de phase fourni par un oscillateur commandé en tension et piloté par un quartz OCT. Ce comparateur fournit à un filtre passe-bas F une mesure de la différence de phase E - < )) entre le signal de référence E et le signal de sortie S de la boucle. Après intégration par le filtre F, cette information analogique fournie pourrait être utilisée pour piloter l'oscillateur commandé en tension OCT.
De façon à pouvoir introduire une boucle numérique de fréquence qui puisse piloter aussi cet oscillateur commandé, on intercale dans cette boucle de phase, après le filtre passe-bas F, un circuit d'aiguillage ANA attaquant l'entrée de commande de l'oscillateur de sortie. Ce circuit d'aiguillage comporte un échantillonneur-codeur EC recevant, du filtre F, un signal analogique et fournissant, à un compteur-décompteur CD à comptage synchrone et à affichage asynchrone, un signal numérisé. Quand le système est en configuration
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boucle de phase, la fonction compteur-décompteur est inhibée et le circuit fonctionne en registre. Il transmet à sa sortie les éléments binaires présents sur son entrée après chaque réception d'une impulsion sur son entrée d'affichage"load".
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Ces éléments binaires sont transmis à un registre tampon RE puis à un convertisseur numérique/analogique CNA qui fournit une information analogique à l'entrée de commande de l'oscillateur de sortie.
C'est le circuit pilote CP qui fournit à l'échantillonneur-codeur EC sa fréquence d'échantillonnage sous la forme d'un signal, de période T,, noté T.. Ce signal n'est transmis qu'en configuration boucle de phase.
Pendant cette phase de fonctionnement, ce signal d'horloge de période T, est aussi transmis vers l'entrée d'affichage"load"du compteurdécompteur. Ce circuit pilote CP fournit aussi au registre RE un signal d'horloge de période Tl quand le système est en configuration boucle de phase, mais, en configuration boucle de fréquence, c'est un signal d'horloge de plus grande période To qui est transmis vers l'entrée d'horloge de ce registre et qui commande la charge de ce registre. Ces deux types de signaux d'horloge sent obtenus à partir d'un premier signal d'horloge de période Tl et d'un second signal d'horloge de période To tous deux fournis par une horloge auxiliaire H et générés à partir du signal de sortie S de l'oscillateur commandé OCT.
Tous ces signaux d'horloge de même période porteront la même référence, Tl ou To' sans distinction de leurs phases relatives. La première période T, fournie est relativement faible, de l'ordre de dix fois celle du signal fourni par l'oscillateur commandé, alors que la deuxième période T0 fournie est beaucoup plus grande, de l'ordre de 10 fois celle de cet oscillateur commandé. Ce circuit pilote CP est lui-même commandé par un détecteur de verrouillage DV de cette boucle de phase qui reçoit du comparateur de phase C ( () une information sur l'état de cette boucle de phase. Après détection de ce verrouillage, c'est ce circuit qui prend la décision"configuration boucle de phase"ou"configuration boucle de fréquence".
Son signal de sortie est non seulement fourni au circuit pilote, qui fournit alors les signaux d'horloge voulus aux différents circuits composant le circuit d'aiguillage, mais est aussi transmis à la porte P commandant le transfert des signaux de comptage et de décomptage fournis
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par le comparateur de fréquence et destinés à être reçus, en configuration boucle de fréquence, par les entrées correspondantes du compteurdécompter.
La boucle de fréquence comporte un comparateur numérique de fréquence Cf recevant sur son entrée notée FE le signal extérieur ou signal d'entrée E pris comme référence de fréquence et, sur son entrée notée Fus, le signal de sortie S fourni par l'oscillateur commandé en tension OCT. Ce comparateur reçoit d'autre part de l'horloge auxiliaire H le deuxième signal d'horloge de période T-. C'est pendant un certain nombre, variable au cours du temps, de ces périodes d'horloge T- que sera effectué le comptage respectif des nombres de périodes des deux signaux d'entrée, puis la comparaison de ces nombres.
Ce comparateur de fréquence fournit à une porte P, commandée par le détecteur de verrouillage DV, une paire de signaux destinés chacun, après qu'ils ont franchi cette porte, respectivement aux entrées de comptage et de décomptage du compteur-décompteur CD. Comme ce compteur-décompteur, la suite de cette boucle de fréquence est commune avec la boucle de phase :
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on trouve le registre RE suivi du convertisseur numérique/analogique CNA fournissant son signal de commande à l'oscillateur de sortie OCT.
La commande de l'oscillateur de sortie est donc réalisée par le circuit d'aiguillage ANA. Ce dernier comporte deu : entrées, une entrée ana- logique constituée par l'entrée de l'échantillonneur-codeur et associée à la boucle de phase, et une entrée numérique, constituée par les entrées de comptage et de décomptage du compteur-décompteur et associée à la boucle de fréquence. Ce circuit d'aiguillage est commandé d'abord à partir de la boucle de phase puis par la boucle numérique de fréquence.
La figure 2 représente le détail de la boucle de phase ainsi qu'une réalisation possible d'un détecteur de verrouillage DV. Le comparateur de phase représenté est celui décrit dans le brevet belge No 879¯-=-649. Il fournit. sur la sortie complémentée de la bascule Bl, une impulsion up de durée proportionnelle à la différence de phase des deux signaux d'entrée si le signal d'entrée issu de l'oscillateur de sortie est en retard par rapport au signal de référence et, sur la sortie de la bascule B2, une impulsion dw de durée
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proportionnelle à cette différence de phase dans le cas contraire. Les signaux up et dw fournis sont représentés sur les figures 4. a et 4. b, le signal d'entrée E étant pris comme référence de phase. Sur la figure 4. a, le signal de sortie S est en retard sur ce signal d'entrée.
Sur la figure 4. b, le signal de sortie S est en avance sur ce signal d'entrée. Ce comparateur de phase est suivi par un filtre F comportant un circuit connu sous le nom de"charge pump"dont les entrées sont reliées aux sorties du comparateur de phase C. Ce circuit à diodes est suivi par un intégrateur à seuil utilisant un amplificateur opérationnel.
Si ce sont les impulsions up qui sont présentes à la sortie du comparateur de phase C, il apparaîtra à la sortie de cet intégrateur une tension de sortie qui croîtra, à chaque apparition de ces impulsions, d'une grandeur approximativement proportionnelle à la durée de ces impulsions. Si ce sont des impulsions dw qui sont présentes à la sortie de ce comparateur de phase C, on aura en sortie de cet intégrateur une décroissance à chaque apparition de ces impulsions. Dans le cadre d'une boucle de phase de type connu, cet intégrateur commanderait directement l'oscillateur de sortie.
De par l'introduction du circuit d'aiguillage ANA, le signal analogique fourni par cet intégrateur est tout d'abord numérisé puis retransformé en un signal analogique de sorte qu'au pas de numérisation près, il se retrouve identiquement en sortie pour commander l'oscillateur de sortie. Ce pas de numérisation est défini par le choix du nombre N d'éléments binaires fournis par l'échantillonneur-codeur.
Celui-ci est suivi par un compteur-décompteur CD comportant aussi N entrées de données et N sorties qui, en configuration boucle de phase, fonctionne comme un registre et retransmet à sa sortie les informations binaires présentes sur son entrée. Il est suivi par le registre de mémorisation RE à N entrées de données et N sorties puis par le convertisseur numérique/analogique CNA.
Au cours du verrouillage de la boucle de phase, il s'effectue un prépositionnement de la fréquence de l'oscillateur de sortie par rapport à la fréquence FE du signal de référence E reçu à l'entrée de la boucle. Il est évident que ceci correspond aussi à un préchargement du registre RE et surtout du compteur-décompteur CD à une valeur s'approchant de celle nécessaire pour obtenir l'identité des fréquences
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d'entrée et de sortie de la boucle. Ce verrouillage ou ce préchargement étant effectue, il est nécessaire de le détecter pour savoir si on peut faire basculer le système en configuration boucle de fréquence.
Un exemple simple de réalisation d'un système détecteur de verrouillage DV est fourni sur la figure 2. Il comporte, à l'entrée, une porte ET recevant du détecteur de phase le signal up et le complément dw du signal dw représentés sur les figures 4. a et 4. b. Cette porte ET est suivie par un intégrateur RC et par un comparateur de tension CO, recevant une tension de référence sur son autre entrée, puis par un inverseur dont la sortie est connectée à l'entrée de mémorisation S d'une bascule B3 de type RS, l'entrée R de cette bascule B3 étant attaquée par la sortie d'une porte ET P5 à deux entrées, une entrée de contrôle et une entrée d'initialisation comportant une temporisation.
Dès que la durée du créneau, up ou dw, est inférieure à une certaine valeur, c'est-à-dire dès que le comparateur détecte que le signal fourni par l'intégrateur RC a dépassé une certaine valeur, on décide que la boucle de phase est verrouillée. Le détecteur fournit alors un niveau logique 1 sur sa sortie et la bascule RS recevra un niveau logique 0 sur son entrée S.
En configuration boucle de phase, l'échantillonneur-codeur EC, le compteur-décompteur CD et le registre R sont pilotés par un signal d'horloge à fréquence élevée de l'ordre du mégahertz (T.). En configuration boucle de fréquence, l'échantillonneur-codeur EC est inutile et ne recevra plus de signaux d'horloge ; par contre, le registre devra être piloté par des signaux d'horloge à fréquence beaucoup plus basse, de l'ordre du hertz ou du dixième de hertz (T, J. C'est le circuit pilote CP qui effectuera cette gestion des signaux d'horloge, qu'il reçoit de l'horloge auxiliaire H, à partir du signal binaire reçu de la sortie Q de la bascule B3 du détecteur de verrouillage. Une réalisation possible de ce circuit pilote CP est représentée à la figure 2.
Il comporte une entrée de commande qui commande la porte ET P5, par l'intermédiaire de l'inverseur 16, la porte ET P6, par l'intermédiaire
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de l'inverseur 18, et la porte ET P7 de façon directe. La porte ET P5
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reçoit le signal T. et le retransmet, par l'intermédiaire de 0 1 l'inverseur 17, à l'échantillonneur-codeur EC, et directement au compteur-décompteur CD ainsi qu'à l'entrée de la porte ET P6. La
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porte ET P7 reçoit le signal Ta et le transmet à l'entrée de la 0 0 porte OU P8. Cette porte OU P8 reçoit les sorties des portes ET P6 et P7. Sa sortie est transmise directement à l'entrée d'horloge C du registre R.
Après détection du verrouillage de la boucle de phase, il est nécessaire de passer en configuration boucle de fréquence. L'apparition du 1 logique à la sortie du détecteur de verrouillage DV commande le déblocage des deux portes ET P3 et P4 de la porte P. Celles-ci deviennent alors transparentes et transmettent respectivement sur les entrées de comptage et de décomptage"Comp"et"Dec"du compteurdécompter CD les impulsions fournies par les générateurs Gl et G2 respectivement, comme on le verra en se référant à la figure 3.
Le comparateur de fréquence CF représenté à la figure 3 reçoit le signal de référence E à la fréquence FE et le signal de sortie de boucle, fourni par l'horloge interne OCT, à la fréquence FS. Il comporte un premier compteur CFE à m éléments binaires recevant sur son entrée
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d'horloge le signal de référence à la fréquence FE un second b compteur CFS à m éléments binaires recevant sur son entrée d'horloge le signal de sortie de boucle à la fréquence FS. A la fin de chaque période de référence T0 du signal fourni par l'horloge auxiliaire, les contenus de ces compteurs sont transférés respectivement dans les registres RFE et RFS commandés chacun par la sortie d'une bascule de type D, D3 et D4 respectivement.
Ces bascules reçoivent sur leur entrée D le signal à la
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, période de référence T.-, associée à cette boucle de fréquence, et sur leur autre entrée la sortie d'un inverseur, 13 et 14 respectivement, recevant le premier le signal à la fréquence FE et le second le signal à la fréquence FS. Les m éléments binaires fournis par chacun de ces registres sont transmis à un soustracteur ST. Ce soustracteur fournit les m éléments binaires du résultat à un premier comparateur C- recevant d'autre part sur sa première entrée A, en complément à deux, la valeur-4, et à un deuxième comparateur C, recevant d'autre part sur
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sa deuxième entree, en complément à deux, la valeur +4.
Le miéme element binaire ou élément binaire de signe s est aussi transmis, par l'intermédiaire d'un inverseur 15, à une porte NON-ET P2 et, directement, à une porte NON-ET Pl de façon que, si s = 0, cette porte P2 soit transparente et la porte Pl bloquée ; et inversement si s = 1. Un générateur d'impulsions G 1 associé à la porte Pl et un générateur d'impulsions G2 associé à la porte P2 transmettent, toutes les T-secondes, une impulsion vers les entrées de comptage ou de décomptage du compteurdécompter si leur entrée de commande, recevant les sorties des portes ET PI et P2, est au niveau logique 1.
Une porte ET P5 détecte si l'une ou l'autre des sorties des portes NON-ET PI ouP2 est au niveau logique 0. Sa sortie est appliquée aux entrées D des bascules DI et D2 qui reçoivent sur leur entrée d'horloge C, par l'intermédiaire d'un inverseur Il, 12, respectivement un signal à la
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fréquence FE et un signal à la fréquence FS et qui fournissent les b impulsions de réinitialisation R des compteurs CFE et CFS. Donc, à la fin de chaque période de référence Ta, si l'une des portes Pl ou P2 comporte en sortie un niveau logique 0, le générateur G ! ou le générateur G2 émettra vers l'entrée de comptage ou de décomptage du compteurdécompter une impulsion qui incrémentera on décrémentera le compteurdécompter d'une unité binaire.
Le fonctionnement de cette boucle de fréquence peut être schématisé par les diagrammes temporels représentés sur les figures 5 et 6. Le diagramme de la figure 5 représente la variation dans le temps de la différence nE - nS des contenus des compteurs CFE et CFS, et le diagramme de la figure 6 représente la fréquence du signal fourni par l'oscillateur de sortie OCT, la fréquence de référence FE étant prise comme origine et l'unité choisie étant cette même fréquence de référence FE.
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A l'instant t = 0 où l'on passe en configuration boucle de fréquence, on peut ppser que la fréquence de sortie de l'oscillateur commandé s'écrit Fso = FE (l+k) (1). A un instant t compris entre 0 et Ta, le contenu du compteur CFE s'écrit n = FEt et le contenu du compteur CFS s'écrit n = Fsot. En tenant compte de l'équation (1), la
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différence -nS du contenu de ces deux compteurs s'écrit -nS = -nnEk. A l'instant t = Ta, le registre RFE se chargera avec le contenu, à cet instant, du compteur CFE et contiendra donc la
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valeur = (2) et le registre RFS se chargera avec le contenu, cet instant, du compteur CFS et contiendra donc la valeur n'=F,.T (3).
Des trois relations (1), (2), (3), on peut extraire l'expression de la différence contenue dans le soustracteur ST à l'instant t = T0'
Sur la figure 5, est représentée la variation dans le temps de la différence nE - nS de contenu des compteurs pour le cas où la fréquence F so est supérieure à la fréquence FE, soit pour k > 0. Pour l'instant t = T0, cette valeur est ici inférieure -4 et le comparateur C- fournira à sa sortie un 1 logique. L'élément binaire de signe s étant égal à !, la porte Pl transmettra au générateur Gl un 1 logique et celui-ci fournira alors, au temps t = Thune impulsion à l'entrée de décomptage Dec du compteur-décompteur CD.
Le contenu du compteur-décompteur sera alors décrémenté d'une unité binaire, ce qui se répercutera sur le contenu du registre RE et sur la sortie du convertisseur numérique/analogique CNA. La fréquence fournie par l'oscillateur de sortie décroîtra donc d'une unité que l'on notera αFE. A partir de
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l'instant t = Tos la fréquence de sortie sera donc égale à FE nE La pente du graphe nE va donc croître d'une unité E et sera égale à-TE (k-a).
Si à l'instant t = 2TO'la valeur 0 Fn'E2 - n'S2 = -n'E2(k-α) est encore inférieure à quatre, la fréquence FS de l'oscillateur de sortie sera encore décrémentée d'une unité et on aura FS2 = FE (I+k-2a). A chaque fois qu'une ou l'autre des sorties des portes Pl ou P2 passe au niveau logique t et que la sortie du compteur est décrémentée ou incrémentée d'une unité, la porte OU P5 fournit sur les entrées D des bascules D ! et D2 un I logique et il en résulte la remise à zéro des compteurs CFE et CFS dès la réception par ces bascules d'un signal d'horloge à travers respectivement les inverseurs Il et 12.
Si au bout d'un temps T0 après cette réinitialisation, le contenu nE - nS du soustracteur ST est inférieur en valeur absolue à la valeur choisie comme seuil, 4 dans le cas de la figure 3, aucune impulsion ni de
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réinitialisation, ni d'incrémentation ou de décrémentation n'est fournie par les générateurs d'impulsions Gl et G2 et le comptage continue de s'effectuer. Il peut ainsi continuer pendant plusieurs périodes To sans qu'il y ait de réinitialisation. Ce nombre de périodes T0 sans réinitialisation va d'ailleurs s'accroître au fur et à mesure que la fréquence F fournie par l'oscillateur de sortie OCT se rapproche de la fréquence de référence FE.
Sur la figure 6 ont été reportées les différentes valeurs
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que prend la fréquence de sortie Fgp, .... Les sauts de fréquence sont toujours de valeur aFE mais ils se font toutes les une puis deux puis trois... périodes En fait, cette description est très schématique et ne tient pas compte des ordres de grandeur des variables d'entrée. Après l'accrochage de la boucle de phase, la fréquence de référence FE et la fréquence de sortie de la boucle FS sont déjà très proches et il sera nécessaire d'attendre un grand nombre de périodes pour que la différence du nombre de passages à zéro soit significative. Ce nombre étant de
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7 l'ordre de on ne peut utiliser des compteurs qui puissent compter un aussi grand nombre d'impulsions.
On choisira donc des compteurs à m = 4 éléments binaires, par exemple, que l'on laissera tourner et qui, à chaque tour intégreront le nouvel écart de phase. Au bout d'un temps T0 suffisamment grand mais inférieur à la plus petite demi-période
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de battement T du phénomène, on échantillonnera la différence des m1n contenus de ces deux compteurs. Cet échantillonnage sera réalisé en envoyant sur les entrées D des bascules D3 et D4 une impulsion ayant une période de T0, ces deux bascules recevant d'autre part, sur leur entrée d'horloge C et à travers respectivement les inverseurs I3 et I4, les signaux de référence FE et de sortie de la boucle F. Les registres RFE et RFS seront alors chargés à la valeur n'E et n'S respectivement.
Si la différence n'p-n'S n'est pas significative au bout de ce temps TOY on laissera tourner les compteurs CFE et CFS pendant ZTO'3T0'" pTa jusqu'à ce que cette différence n'E -n'S soit significative, c'est-àdire en l'occurence supérieure à 4. Ce seuil de 4 résulte de l'erreur faite sur le comptage des valeurs nE et nS connues à 1 près.
L'erreur faite sur la différence nE-nS est donc de 12 et il sera donc
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nécessaire de choisir un seuil au moins égal à 3.4 paraît un bon choix. Pour un nombre m d'éléments binaires, un élément binaire de signe et m-1 éléments binaires de valeur, à la sortie du soustracteur,
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la différence s donc être comprise entre 4 et ou E nIEentre-4 et-2 M-1 pour que puisse être décidé un changement de fréquence. on choisira une valeur de m au moins égale à 4.
Pour situer les ordres de grandeur, avec une commande élec- tronique de fréquence donnant une plage de variation relative de
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Ar fréquence-= un échantillonneur-codeur EC à n = 10 éléments F-10 binaires, on obtient une incrémentation unitaire relative a = 10, de l'ordre de grandeur du bruit de phase de l'oscillateur commandé OCT utilisé. La fréquence fournie par cet oscillateur est de l'ordre de huit mégahertz. Pour cette plage de variation relative de la fréquence de sortie, la plus grande valeur kmax de la grandeur k est de l'ordre de kmax = 1000 a et se code sur N = 10 éléments binaires. Pour un tel écart, le temps d'accrochage maximal est de l'ordre de dix heures (trois heures environ pour k = 10 a).
Bien que la présente invention ait été décrite dans le cadre d'un exemple particulier de réalisation, il est clair qu'elle n'est pas limitée audit exemple et qu'elle est susceptible de modifications ou de variantes sans sortir de son domaine.
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PATENT
INTERNATIONAL STANDARD ELECTRIC CORPORATION 320 Park Avenue NEW YORK 22, N. Y.
United States of America FREQUENCY LOCKING DEVICE FOR A CLOCK ON AN EXTERNAL SIGNAL OF VERY PRECISE MEDIUM FREQUENCY BUT INCLUDING A SIGNIFICANT JIG Inventor: J-L CALVEZ
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The present invention relates to a device for controlling, in frequency, a clock on an external signal of very precise average frequency but comprising a significant jitter. This type of device is particularly useful in digital telephone exchanges of the Pulse Code Modulation (MIC) type more commonly known under the more general name of time exchanges.
In telephone exchanges of this type, a central clock is used which can be synchronized by a clock signal coming from another central and which makes it possible to know the source of the different samples received from this other central. To protect against breakdowns, this central clock is duplicated. This central clock mainly consists of an OCT controlled oscillator, controlled by a quartz, which can be controlled by the external clock extracted from a MIC channel or a reference oscillator chosen from three. The external clock signal from another exchange generally has a significant jitter resulting from all the electromagnetic interactions of the line with the medium crossed.
In some equipment, the oscillator is controlled in frequency as follows. The input signal on which the clock must be controlled is counted down, as well as the signal from the OCT controlled oscillator. The results of the counters, which rotate permanently, are read regularly by a computer from this central office, via an interface. The difference in results is compared by the calculator to the difference at the time of the previous reading.
If the difference has increased, the OCT controlled oscillator is too slow, and if the difference has decreased, the controlled oscillator is too fast. The computer then corrects the frequency of
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this oscillator by changing the content of a register which is "connected to the control input of the oscillator controlled by means of a digital / analog converter D / A. The frequency-controlled loop being a very loop The short-term stability of the clock signals will be that of the central clock oscillator and not of the reference oscillator. It will be convenient to use a controlled oscillator of very high stability. control panel must not be slaved to an external signal, the loop can then be simply opened.
The main disadvantages of such a central clock are as follows. The frequency controlled loop controlled by a computer is too slow to compensate for the oscillator's own variations, due to temperature fluctuations for example.
The central clock is controlled by a computer which itself requires a clock to operate and, as in the distribution system, a single clock distributes its signal to the two branches, there can be problems difficult to solve in the event of a breakdown . If the computer used for controlling the clock is a microprocessor used for all the general tasks of centralized equipment, the control of the clock could be disturbed by the processing of another task (software faults). In addition, the design of such a central clock, both in terms of hardware (large number of covers) and in terms of software is too complicated and therefore too expensive, particularly in the case of small exchanges, and more unreliable in the case of large exchanges.
It would therefore be interesting to have an autonomous central clock module that does not depend on a microprocessor and external software. A purely automatic operation communicating with the processor only for slow tasks, such as the processing of alarms, would therefore be desirable. However, if it is materially easy to make a phase locked loop, it is much more difficult to make a frequency loop. However, this is absolutely necessary to make the clock signal independent of the phase variations of the external signal.
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A material design of a frequency locked loop has already been described in Belgian patent No 888.265 but it was in fact a ------------------- ------- phase locked loop capable of compensating for phase jumps due to the operation of the selectors and which cannot function correctly in the presence of excessive phase noise.
A true frequency loop can only be achieved using counters that measure the frequency; it is necessarily a slow loop requiring a very stable oscillator. However, one cannot be satisfied with carrying out the circuit simply using a digital comparator which compares the content of the counters at regular times and which acts directly on the control of the OCT oscillator.
Indeed, in this case, it can be verified that the attachment of the loop could require several tens of hours.
Thus, the object of the present invention is therefore a device for quickly hooking a clock, constituted for example by a voltage-controlled oscillator, on an external reference signal having a very precise average frequency but which may include a large jitter and of any phase with respect to that of this clock.
According to the invention, the hooking of this clock begins with a phase loop comprising a phase comparator receiving on its first input the reference signal followed by a low-pass filter, then by a switching circuit which controls the voltage controlled oscillator, and which closes on the second input of the phase detector. After the detection of the locking of this phase loop by a locking detector circuit, the phase loop is disconnected at the level of the routing circuit and a frequency loop is connected in its place.
The invention will be better understood and other characteristics will appear from the following description and the accompanying drawings in which: - Figure 1 is a block diagram according to the present invention; - Figure 2 shows the phase loop and the system for detecting its attachment;
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- Figure 3 shows the frequency comparator of the frequency loop, according to one of the characteristics of the present invention; - Figures 4. a and 4. b show a time diagram describing the operation of the phase comparator; FIG. 5 represents a time diagram describing the operation of the frequency comparator;
and FIG. 6 represents a time diagram describing the operation of the frequency loop.
Figure 1 shows a block diagram according to the present invention. It comprises a phase loop with relatively quick coupling, which makes it possible to carry out a first rapid approach to the frequency FS of the output signal S, supplied by the output oscillator OCT, on the frequency F of the reference signal E and performs a first phasing of these two signals, and a frequency loop with slow coupling and variable time constant with the frequency difference FE -FS, which acts after the phase loop and which makes it possible to free the signal clock obtained from phase fluctuations or jitter of the reference clock signal.
The phase loop comprises a phase comparator Cd) receiving on its input denoted E the external signal or input signal E serving as a reference, and on its input denoted d) the output signal S of the phase loop supplied by a voltage controlled oscillator controlled by an OCT crystal. This comparator provides a low-pass filter F with a measurement of the phase difference E - <)) between the reference signal E and the output signal S of the loop. After integration by the filter F, this analog information provided could be used to control the OCT voltage controlled oscillator.
In order to be able to introduce a digital frequency loop which can also control this controlled oscillator, there is interposed in this phase loop, after the low-pass filter F, a switching circuit ANA driving the control input of the oscillator Release. This switching circuit comprises a sampler-coder EC receiving, from the filter F, an analog signal and supplying, to a counter-down counter CD with synchronous counting and with asynchronous display, a digitized signal. When the system is in configuration
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phase loop, the up-down function is inhibited and the circuit operates in register. It transmits at its output the bits present on its input after each reception of a pulse on its display input "load".
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These bits are transmitted to a buffer register RE and then to a digital / analog converter DAC which supplies analog information to the control input of the output oscillator.
It is the pilot circuit CP which supplies the sampler-coder EC with its sampling frequency in the form of a signal, of period T ,, denoted T .. This signal is only transmitted in loop configuration. phase.
During this operating phase, this clock signal of period T, is also transmitted to the display input "load" of the up-down counter. This pilot circuit CP also supplies to the register RE a clock signal of period Tl when the system is in phase loop configuration, but, in frequency loop configuration, it is a clock signal of greater period To which is transmitted to the clock input of this register and which controls the load of this register. These two types of clock signals are obtained from a first clock signal of period Tl and a second clock signal of period To both supplied by an auxiliary clock H and generated from the signal of output S of the OCT controlled oscillator.
All these clock signals of the same period will bear the same reference, Tl or To 'without distinction of their relative phases. The first period T, supplied is relatively weak, of the order of ten times that of the signal supplied by the controlled oscillator, while the second period T0 supplied is much larger, of the order of 10 times that of this oscillator ordered. This pilot circuit CP is itself controlled by a locking detector DV of this phase loop which receives from the phase comparator C (() information on the state of this phase loop. is this circuit which takes the decision "phase loop configuration" or "frequency loop configuration".
Its output signal is not only supplied to the pilot circuit, which then supplies the desired clock signals to the various circuits making up the routing circuit, but is also transmitted to gate P controlling the transfer of the counting and down counting signals supplied.
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by the frequency comparator and intended to be received, in frequency loop configuration, by the corresponding inputs of the countdown counter.
The frequency loop comprises a digital frequency comparator Cf receiving on its input marked FE the external signal or input signal E taken as frequency reference and, on its input marked Fus, the output signal S supplied by the controlled oscillator in OCT voltage. This comparator also receives from the auxiliary clock H the second clock signal of period T-. It is during a certain number, variable over time, of these clock periods T- that the respective counting of the numbers of periods of the two input signals will be carried out, then the comparison of these numbers.
This frequency comparator supplies a door P, controlled by the locking detector DV, with a pair of signals each intended, after they have passed through this door, respectively for the counting and counting down inputs of the up-down counter CD. Like this up-down counter, the continuation of this frequency loop is common with the phase loop:
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there is the register RE followed by the digital / analog converter DAC supplying its control signal to the output oscillator OCT.
The control of the output oscillator is therefore carried out by the switching circuit ANA. The latter comprises two: inputs, an analog input constituted by the input of the sampler-encoder and associated with the phase loop, and a digital input, constituted by the counting and down counting inputs of the up-down counter and associated with the frequency loop. This switching circuit is controlled first from the phase loop and then by the digital frequency loop.
FIG. 2 shows the detail of the phase loop as well as a possible embodiment of a DV locking detector. The phase comparator shown is that described in Belgian patent No 879¯ - = - 649. He gives. on the complemented output of the flip-flop B1, an up pulse of duration proportional to the phase difference of the two input signals if the input signal from the output oscillator is late with respect to the reference signal and, on the output of rocker B2, a pulse dw of duration
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proportional to this phase difference otherwise. The up and dw signals supplied are shown in FIGS. 4. a and 4. b, the input signal E being taken as the phase reference. In FIG. 4 a, the output signal S lags behind this input signal.
In FIG. 4. b, the output signal S is ahead of this input signal. This phase comparator is followed by a filter F comprising a circuit known as a "charge pump", the inputs of which are connected to the outputs of the phase comparator C. This diode circuit is followed by a threshold integrator using an operational amplifier .
If it is the up pulses which are present at the output of the phase comparator C, an output voltage will appear at the output of this integrator which will increase, with each appearance of these pulses, by a magnitude approximately proportional to the duration of these impulses. If dw pulses are present at the output of this phase comparator C, there will be at the output of this integrator a decrease at each appearance of these pulses. In the context of a known type phase loop, this integrator would directly control the output oscillator.
Due to the introduction of the ANA switching circuit, the analog signal supplied by this integrator is first digitized and then re-transformed into an analog signal so that, at the nearest digitization step, it ends up identically at the output to control the 'output oscillator. This digitization step is defined by the choice of the number N of binary elements supplied by the sampler-coder.
This is followed by an up-down counter CD also comprising N data inputs and N outputs which, in phase loop configuration, functions as a register and retransmits at its output the binary information present on its input. It is followed by the storage register RE with N data inputs and N outputs, then by the digital / analog converter CNA.
During the locking of the phase loop, the frequency of the output oscillator is prepositioned with respect to the frequency FE of the reference signal E received at the input of the loop. It is obvious that this also corresponds to a preloading of the register RE and especially of the up-down counter CD to a value approaching that necessary to obtain the identity of the frequencies
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input and output of the loop. This locking or preloading being carried out, it is necessary to detect it in order to know if it is possible to switch the system to the frequency loop configuration.
A simple embodiment of a DV locking detector system is provided in FIG. 2. It comprises, at the input, an AND gate receiving from the phase detector the signal up and the complement dw of the signal dw represented in the figures 4.a and 4.b. This AND gate is followed by an integrator RC and by a voltage comparator CO, receiving a reference voltage on its other input, then by an inverter whose output is connected to the storage input S of a flip-flop B3 of the type RS, the input R of this flip-flop B3 being attacked by the output of an AND gate P5 with two inputs, a control input and an initialization input comprising a time delay.
As soon as the duration of the slot, up or dw, is less than a certain value, i.e. as soon as the comparator detects that the signal supplied by the integrator RC has exceeded a certain value, it is decided that the loop phase is locked. The detector then provides a logic level 1 on its output and the flip-flop RS will receive a logic level 0 on its input S.
In phase loop configuration, the sampler-encoder EC, the up-down counter CD and the register R are controlled by a clock signal at high frequency of the order of megahertz (T.). In the frequency loop configuration, the EC sampler-encoder is useless and will no longer receive clock signals; on the other hand, the register will have to be controlled by clock signals with much lower frequency, of the order of the hertz or the tenth of hertz (T, J. It is the pilot circuit CP which will carry out this management of the signals d clock, which it receives from the auxiliary clock H, on the basis of the binary signal received from the output Q of the flip-flop B3 of the locking detector, a possible embodiment of this pilot circuit CP is shown in FIG.
It has a control input which controls the AND gate P5, via the inverter 16, the AND gate P6, via
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of the inverter 18, and the AND gate P7 directly. The gate AND P5
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receives the signal T. and retransmits it, via 0 1 the inverter 17, to the sampler-coder EC, and directly to the up-down counter CD as well as at the input of the AND gate P6. The
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AND gate P7 receives the signal Ta and transmits it to the input of the 0 0 OR gate P8. This OR gate P8 receives the outputs of AND gates P6 and P7. Its output is transmitted directly to the clock input C of the register R.
After detecting the phase loop lock, it is necessary to switch to frequency loop configuration. The appearance of the logic 1 at the output of the DV locking detector controls the unlocking of the two AND doors P3 and P4 of door P. These then become transparent and transmit respectively to the counting and down counting inputs "Comp" and "Dec" of the counter count down the pulses supplied by the generators Gl and G2 respectively, as will be seen with reference to FIG. 3.
The frequency comparator CF shown in FIG. 3 receives the reference signal E at the frequency FE and the loop output signal, supplied by the internal clock OCT, at the frequency FS. It comprises a first counter CFE with m binary elements receiving on its input
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clock the reference signal at the frequency FE a second b counter CFS with m binary elements receiving on its clock input the loop output signal at the frequency FS. At the end of each reference period T0 of the signal supplied by the auxiliary clock, the contents of these counters are transferred respectively to the registers RFE and RFS each controlled by the output of a flip-flop of type D, D3 and D4 respectively.
These flip-flops receive at their input D the signal at the
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, reference period T.-, associated with this frequency loop, and on their other input the output of an inverter, 13 and 14 respectively, receiving the first signal at the frequency FE and the second the signal at the frequency FS . The m binary elements provided by each of these registers are transmitted to a subtractor ST. This subtractor supplies the m binary elements of the result to a first comparator C- receiving on the other hand on its first input A, in addition to two, the value-4, and to a second comparator C, receiving on the other hand on
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its second entry, in addition to two, the value +4.
The same binary element or binary element of sign s is also transmitted, via an inverter 15, to a NAND gate P2 and, directly, to a NAND gate Pl so that, if s = 0 , this door P2 is transparent and the door P1 blocked; and conversely if s = 1. A pulse generator G 1 associated with the gate P1 and a pulse generator G2 associated with the gate P2 transmit, every T-seconds, a pulse towards the counting or counting down inputs of the counter count down if their control input, receiving the outputs of the doors ET PI and P2, is at logic level 1.
An AND gate P5 detects whether one or other of the outputs of the NAND gates PI or P2 is at logic level 0. Its output is applied to the inputs D of the flip-flops DI and D2 which receive on their clock input C, via an inverter Il, 12, respectively a signal to the
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FE frequency and a signal at the frequency FS and which supply the b reset pulses R of the counters CFE and CFS. Therefore, at the end of each reference period Ta, if one of the doors Pl or P2 has an output level 0 of logic, the generator G! or the generator G2 will transmit to the counting or counting down input of the counter count down a pulse which will increment the count down will be decremented by a binary unit.
The operation of this frequency loop can be shown diagrammatically by the time diagrams represented in FIGS. 5 and 6. The diagram in FIG. 5 represents the variation over time of the difference nE - nS of the contents of the counters CFE and CFS, and the diagram of FIG. 6 represents the frequency of the signal supplied by the output oscillator OCT, the reference frequency FE being taken as origin and the unit chosen being this same reference frequency FE.
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At the instant t = 0 when we go into frequency loop configuration, we can ppser that the output frequency of the controlled oscillator is written Fso = FE (l + k) (1). At a time t comprised between 0 and Ta, the content of the CFE counter is written n = FEt and the content of the CFS counter is written n = Fsot. Taking into account equation (1), the
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difference -nS of the content of these two counters is written -nS = -nnEk. At time t = Ta, the RFE register will load with the content, at this time, of the CFE counter and will therefore contain the
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value = (2) and the RFS register will load with the content, this moment, of the CFS counter and will therefore contain the value n '= F, .T (3).
From the three relations (1), (2), (3), we can extract the expression of the difference contained in the subtractor ST at time t = T0 '
In FIG. 5, the variation over time of the difference nE - nS in the content of the counters is shown for the case where the frequency F so is greater than the frequency FE, ie for k> 0. For the moment t = T0 , this value is lower here -4 and the comparator C- will provide a logic 1 at its output. The binary element of sign s being equal to!, The gate Pl will transmit to the generator Gl a logic 1 and the latter will then supply, at time t = Thune impulse to the down counting input Dec of the up-down counter CD.
The content of the up-down counter will then be decremented by a binary unit, which will affect the content of the RE register and the output of the digital / analog converter DAC. The frequency supplied by the output oscillator will therefore decrease by one unit which we will denote α FE. From
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the instant t = Tos the output frequency will therefore be equal to FE nE The slope of the graph nE will therefore increase by one unit E and will be equal to-TE (k-a).
If at time t = 2TO'0 0 Fn'E2 - n'S2 = -n'E2 (k- α) is still less than four, the frequency FS of the output oscillator will be further decremented by a unit and we will have FS2 = FE (I + k-2a). Whenever either of the outputs of the doors Pl or P2 goes to logic level t and the output of the counter is decremented or incremented by one unit, the OR gate P5 provides flip-flops D on the inputs D! and D2 a logic I and this results in the resetting of the counters CFE and CFS as soon as these flip-flops receive a clock signal through the inverters Il and 12 respectively.
If at the end of a time T0 after this reinitialization, the content nE - nS of the subtractor ST is less in absolute value than the value chosen as threshold, 4 in the case of FIG. 3, no pulse or
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reset, neither increment or decrement is provided by the pulse generators Gl and G2 and the counting continues to be carried out. It can thus continue for several periods To without there being a reinitialization. This number of periods T0 without reinitialization will moreover increase as the frequency F supplied by the output oscillator OCT approaches the reference frequency FE.
In Figure 6 the different values have been reported
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that takes the output frequency Fgp, .... The frequency jumps are always of value AFE but they are done every one then two then three ... periods In fact, this description is very schematic and does not take into account the orders of magnitude of the input variables. After the hooking of the phase loop, the reference frequency FE and the output frequency of the loop FS are already very close and it will be necessary to wait for a large number of periods for the difference in the number of zero crossings is significant. This number being
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7 the order of counters that can count such a large number of pulses cannot be used.
We will therefore choose counters with m = 4 binary elements, for example, which we will let rotate and which, at each turn will integrate the new phase difference. After a time T0 sufficiently large but less than the smallest half-period
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of beat T of the phenomenon, we will sample the difference of the m1n contents of these two counters. This sampling will be carried out by sending on the inputs D of the flip-flops D3 and D4 a pulse having a period of T0, these two flip-flops receiving on the other hand, on their clock input C and through the inverters I3 and I4, respectively. reference signals FE and output of the loop F. The registers RFE and RFS will then be loaded at the value n'E and n'S respectively.
If the difference n'p-n'S is not significant at the end of this time TOY, let the counters CFE and CFS run for ZTO'3T0 '"pTa until this difference n'E -n'S is significant, c 'in this case greater than 4. This threshold of 4 results from the error made on the counting of the values nE and nS known to the nearest 1.
The error made on the difference nE-nS is therefore 12 and it will therefore be
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necessary to choose a threshold at least equal to 3.4 seems a good choice. For a number m of binary elements, a binary element of sign and m-1 binary elements of value, at the output of the subtractor,
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the difference s therefore be between 4 and or E nIEentre-4 and-2 M-1 so that a change in frequency can be decided. we will choose a value of m at least equal to 4.
To locate orders of magnitude, with an electronic frequency control giving a relative variation range of
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Ar frequency- = a sampler-coder EC with n = 10 binary F-10 elements, a relative unit increment a = 10 is obtained, of the order of magnitude of the phase noise of the OCT controlled oscillator used. The frequency supplied by this oscillator is of the order of eight megahertz. For this range of relative variation of the output frequency, the largest kmax value of the quantity k is of the order of kmax = 1000 a and is coded on N = 10 binary elements. For such a deviation, the maximum hanging time is of the order of ten hours (approximately three hours for k = 10 a).
Although the present invention has been described in the context of a particular embodiment, it is clear that it is not limited to said example and that it is capable of modifications or variants without departing from its field.