PETA MEMORI

outline
• Z80  KONFIGURASI MINIMAL
• Z80  Rangkaian memory
• Alamat Bit Map
• Peta Memori
• Decoding penuh dan parsial
• Bit Memori Dengan I / O Terpisah
• Z80 Input Output
Konfigurasi Minimal Mikroprosesor Z80

Clock Memory Power

Generator (ROM, RAM) Supply

Address Bus
Input Out
Z - 80 CPU Data Bus Output
In
Control Bus (I/O)
Hubungan memori Z80
• CPU 16 bit address bus  memori 64 k (maks)
• CPU 8 bit data bus  lebar data 8 bit
• Secara umum harus terhubung
• Data ke data
• Alamat ke alamat
• Wr ke wr
• Rd ke rd
• Mreq ke cs
Hubungan memori Z80
• Jika hanya satu chip RAM Ukuran penuh (kapasitas 64 kb)

D7~D0 D7~D0
RAM
64 kb

A15~A0 A15~A0

Z80 WR CS RD
CPU

RD
WR

MREQ
Hubungan memori Z80
• Jika kapasitas RAM adalah 32 kb
• A15 terhubung dengan MREQ
• Area RAM mulai dari 0000h hingga 7FFFh
D7~D0 D7~D0
RAM
32 kb
A14~A0 A14~A0

Z80 RD WR CS

CPU
RD
WR

A15 MREQ
Hubungan memori Z80
• Ada dua RAM 32 kb
• Masalah  Konflik Bus. Dua chip memori akan memberikan data
pada saat yang sama ketika mikroprosesor melakukan pembacaan
memori.
• Solusi  Gunakan baris alamat A15 sebagai "penengah". Jika A15
menampilkan logika "1", memori atas diaktifkan (dan memori rendah
dinonaktifkan) dan sebaliknya.
Hubungan memori Z80
• Ada dua RAM 32 kb
• A15 diterapkan untuk memilih satu chip RAM
• Dua area RAM dari 0000h hingga 7FFFh (RAM1)
• dan 8000h ke FFFFh (RAM1)

D7~D0 D7~D0 D7~D0

RAM RAM
32 kb 32 kb
A14~A0 A14~A0 A14~A0

Z80 RD WR CS RD WR CS
CPU

RD
WR

A15 MREQ
Hubungan memori Z80
• ROM 32 kb dan 32 kb RAM
• ROM tidak memiliki sinyal sinyal
D7~D0 D7~D0 D7~D0
ROM RAM
32 kb 32 kb

A14~A0 A14~A0 A14~A0

Z80 OE CS RD WR CS
CPU

RD
WR

A15 MREQ
Hubungan memori Z80
• Ada 4 chip memori
• A14 dan A15 diterapkan untuk pemilihan chip
D7~D0 D7~D0 D7~D0 D7~D0 D7~D0
ROM RAM RAM RAM
16 kb 16 kb 16 kb 16 kb
A13~A0 A13~A0 A13~A0 A13~A0 A13~A0

OE CS RD WR CS RD WR CS RD WR CS

RD
WR
A15
A14

MREQ
En

S0
S1
Alamat Bit Map
Pilihan chip Pilihan lokasi pada chip

A15 to A0 AA AA AAAA AAAA AAAA

Memory
(HEX) 11 11 1198 7654 3210
Chip
54 32 10

0000h 00 00 0000 0000 0000

ROM
3FFFh
00 11 1111 1111 1111

4000h 01 00 0000 0000 0000

RAM1
7FFFh
01 11 1111 1111 1111

8000h 10 00 0000 0000 0000

RAM2
BFFFh
10 11 1111 1111 1111

C000h 11 00 0000 0000 0000

RAM3
FFFFh
11 11 1111 1111 1111
 Peta memori 0000h
ROM
• Merupakan tipe memori 16k
3FFFh

• Area alamat setiap chip memori

4000h
• Area kosong RAM1
D7~D0 D7~D0 D7~D0 D7~D0 D7~D0 7FFFh 16k

ROM RAM RAM RAM

16 kb 16 kb 16 kb 16 kb

A13~A0 A13~A0 A13~A0 A13~A0 A13~A0

8000h
RAM2
OE CS RD WR CS RD WR CS RD WR CS BFFFh 16k

RD
WR
C000h
RAM3
En

FFFFh 16k
A15

A14

MREQ
S0

S1
 0000h
Peta memori ROM
3FFFh
• Area Kosong tidak dapat menulis dan membaca
• Operasi Read  mengembalikan nilai FFh (biasanya)
• Operasi Write  tidak dapat menyimpan nilai apa pun di 4000h
dalamnya Empty

7FFFh
D7~D0 D7~D0 D7~D0 D7~D0

ROM RAM RAM

16 kb 16 kb 16 kb
8000h
A13~A0 A13~A0 A13~A0 A13~A0
RAM2
OE CS RD WR CS RD WR CS BFFFh

RD
WR
C000h
RAM3
En
A15

A14

MREQ
S0
FFFFh
S1
Peta memori 0000h
• Area Kosong tidak dapat menulis dan membaca ROM
• Operasi Read  mengembalikan nilai FFh (biasanya) 3FFFh
• Operasi Write  tidak dapat menyimpan nilai apa pun di
dalamnya
4000h
Empty

D7~D0 D7~D0 D7~D0 7FFFh

ROM RAM
16 kb 16 kb

A13~A0 A13~A0 A13~A0

8000h
RAM
OE CS RD WR CS
BFFFh

RD
WR C000h
En Empty
A15

A14

MREQ
S0
FFFFh
S1
Full and Partial Decoding

• Full (exhaust) Decoding

• Semua jalur alamat terhubung ke memori / perangkat apa saja
untuk melakukan seleksi
• Alamat absolut: setiap lokasi memori memiliki satu alamat

• Parsial Decoding
• Ketika beberapa jalur alamat terhubung, memori / perangkat untuk
melakukan pemilihan
• Menggunakan jenis ini hasil decoding ke alamat roll-over (fold back
atau shading).
• alamat roll-over: setiap lokasi memori memiliki lebih dari satu
alamat
Partial Decoding
A15 ~ A12 tidak memiliki koneksi
Maka tidak memainkan peran apa pun dalam alamat
Apakah yang dimaksud dengan peta Memori dan Bit Alamat?

D7~D0 D7~D0
RAM
4 kb

A11~A0 A11~A0

A15~A12 X WR CS
RD

Z80
CPU RD
WR

MREQ
 Partial Decoding
0000h
RAM
0FFFh

1000h
RAM’
1FFFh

2000h
RAM’
• Setiap lokasi memori memiliki lebih dari satu alamat 2FFFh

• Misalnya lokasi RAM pertama memiliki alamat:

3000h
RAM’
3FFFh

 0000h
 1000h
 2000h
F000h
 3000h Roll-over Address RAM’
…………….
FFFFh
…………….

 F000h
D7~D0 D7~D0

RAM
4 kb
AAAA AAAA AAAA AAAA
A15 to A0 Memory A11~A0 A11~A0
1111 1198 7654 3210
(HEX) Chip
5432 10
A15~A12
X RD WR CS

Z80
X000h xxxx 0000 0000 0000 RD
CPU
RAM WR
XFFFh xxxx 1111 1111 1111

MREQ
 Partial Decoding
A12 hanya terhubung ke RAM
A13 tidak memiliki koneksi
Apa peta memori?
D7~D0 D7~D0 D7~D0
ROM RAM
4 kb 8 kb
A12~A0 A11~A0 A12~A0
OE CS RD WR CS
A13 X

Z80
RD
CPU WR
A15
A14

MREQ
Partial Decoding
• 8 alamat roll-over untuk ROM
• 4 alamat roll-over untuk RAM

AAAA AAAA AAAA AAAA

D7~D0 D7~D0 D7~D0 Memor
ROM
1111 1198 7654 3210 y
RAM
4 kb 8 kb 5432 10 Chip
A12~A0 A11~A0 A12~A0

OE CS RD WR CS 0xxx 0000 0000 0000

Z80 A13
X
CPU ROM
RD
0xxx 1111 1111 1111
WR
X0x0 0000 0000 0000
RAM
A15
A14

MREQ
X0x1 1111 1111 1111
Partial Decoding 0000h

RAM’
0000h
0FFFh
ROM

Conflict ROM’
1000h
1FFFh 1FFFh

D7~D0 D7~D0 D7~D0

2000h 2000h
ROM
4 kb
RAM
8 kb
ROM’
2FFFh
A12~A0 A11~A0 A12~A0
RAM’
3000h
OE CS RD WR CS ROM’
Z80 A13
X 3FFFh 3FFFh
CPU 4000h 4000h
RD ROM’
WR 4FFFh

5000h
ROM’
A15
A14 5FFFh
MREQ
5FFFh

6000h 6000h
ROM’
6FFFh

AAAA AAAA AAAA AAAA 7000h

ROM’
Memor 7FFFh 7FFFh
1111 1198 7654 3210 y
8000h F000h
5432 10 Chip
RAM
0xxx 0000 0000 0000 4k
9FFFh
ROM
0xxx 1111 1111 1111 A000h

X0x0 0000 0000 0000 8k

RAM’
RAM
X0x1 1111 1111 1111 BFFFh

C000h

DFFFh

E000h

FFFFh
FFFFh
Partial Decoding
0000h 0000h
ROM
0FFFh

1000h
ROM’
1FFFh 1FFFh

2000h 2000h
D7~D0 D7~D0
ROM’
D7~D0 2FFFh
ROM RAM 3000h
4 kb 8 kb ROM’
A12~A0 A11~A0 A12~A0
3FFFh 3FFFh

Conflict
4000h 4000h
OE CS RD WR CS ROM’
Z80 A13
X 4FFFh
CPU RAM’
5000h
RD
ROM’
WR 5FFFh 5FFFh

6000h 6000h
ROM’
A15
A14

MREQ
6FFFh
RAM’
7000h
ROM’
7FFFh 7FFFh

AAAA AAAA AAAA AAAA 8000h F000h

Memor
1111 1198 7654 3210 y
5432 10 Chip
9FFFh

0xxx 0000 0000 0000 4k A000h

ROM
0xxx 1111 1111 1111
X1x0 0000 0000 0000 8k BFFFh

RAM C000h
X1x1 1111 1111 1111 RAM
DFFFh

E000h

RAM’
FFFFh
FFFFh
Full (exhaustive) decoding
AAAA AAAA AAAA AAAA Memory
1111 1198 7654 3210 Chip
5432 10
A12~A0 A12~A0
0000 0000 0000 0000 D7~D0
ROM 2764
0001 1111 1111 1111
EPROM
0010 0000 0000 0000 8k8
WR
RAM OE CE
0010 0111 1111 1111
D7~D0
RD
A13 C 0000h-07FFh
Y0
A12 B Y1 0800h-0FFFh
A11 A Y2 1000h-17FFh 7421
1800h-1FFFh A10~A0 A10~A0
Y3 D7~D0
74138 2000h-27FFh 6116
Y4 RWM
A15 G2A Y5 2k8

A14 G2B Y6 RD WR CS
MREQ G1 Y7

RD
Partial decoding

AAAA AAAA AAAA AAAA Memory

1111 1198 7654 3210 Chip
5432 10
A12~A0 A12~A0
0000 0000 0000 0000 D7~D0
ROM 2764
0001 1111 1111 1111
EPROM
001x x000 0000 0000 8k8
WR
RAM OE CE
001x x111 1111 1111
D7~D0
RD
A15 C 0000h-1FFFh
Y0
A14 B Y1 2000h-3FFFh
A13 A Y2
A10~A0 A10~A0
Y3 D7~D0
74138 6116
Y4 RWM
MREQ G2A Y5 2k8
GND G2B Y6 RD WR CS
VCC G1 Y7

RD
 1 Bit Memory dengan I/O terpisah

D7-D0

D7 D1 D0

Din Din Din

A11~A0 Dout A11~A0 Dout A11~A0 Dout
A11-A0 A11-A0 A11-A0
2147 2147 2147
RWM RWM RWM
4k1 4k1 4k1

WR / RD CS WR / RD CS WR / RD CS

WR / RD

CS
 Bagaiman Peta Memori ?
A12~A0
D7~D0
2764
EPROM
8k8
OE CE

RD
C 0000h-1FFFh
Y0
B Y1
2000h-3FFFh D7-D0
D7 D1
A Y2
Y3 Din Din Din
74138 A11~A0 Dout A11~A0 Dout A11~A0 Dout
Y4 A11-A0 A11-A0 A11-A0
2147 2147 2147
G2A Y5 RWM RWM RWM
4k1 4k1 4k1
G2B Y6 WR / RD CS WR / RD CS WR / RD CS

G1 Y7

WR WR
RD
Penambahan RAM & ROM
Minimum Sistem Z80
# CPU Z80 at 4MHz (U6)
# RAM 32 Kbytes with battery backup (U8)
# ROM 8 Kbytes (U7)
# Clock generator (U2)
# Address Decoder (U5)
# 8 bit Output Port (U4)
# 8 bit Input Port (U3)
# 5V Voltage Regulator (U1)
Z80-µP-Family (Typical Environment)
PIO DMA
+5V

INT - INT - IEI RDY

System Buses (Address, Data, Control)

INT - INT - INT - IEO W/RDYB -

Z80 CPU CTC SIO
+5V IEI IEO IEI TxCA - TxCB -
ZC/TO1 ZC/TO2 RxCA - RxCB -
* Z80 paling banyak bisa memiliki 256 port input dan 256 output
* Alamat port 8 bit ditempatkan pada pin A7 – A0 untuk memilih perangkat I / O
* OUT (n), A
* n adalah alamat port 8 bit
* A adalah data
* OUT (C), r
C adalah alamat porta
r adalah register data
* IN A, (n)
n adalah alamat port 8 bit
Data ditransfer ke A
* IN r (C)
Reg C adalah alamat port
Input data ditransfer ke r (data reg)
Sikulus IO read/write
output port Z80 sederhana
A15
A14
:
A0
D7 D0 Q0
D6 D1 Q1
D5 D2 Q2
Z80 D4 D3 Q3
D4
D3 74LS373 Q4
CPU D2 D5 Q5
D1 D6 Q6
D0 D7 Q7

LE OE
IORQ
WR

AA A A A AA A
IOWR 76 5 4 3 21 0
Port input Z80

A15 5V
A14
IN A, (02)
:
A0
D7 Y0 A0
D6 Y1 A1
D5 Y2 A2
Z80 D4 Y3 A3
D3 Y4 74LS244 A4
CPU D2 Y5 A5
D1 Y6 A6
D0 Y7 A7

G1 G2

IORQ
RD

A AA A AA AA
IORD 7 65 4 32 10
Tugas
• Buat rangkaian dengan peta memori