Unidad I Circuitos Lgicos Secuenciales

Objetivo
Diferenciar un circuito secuencial de un circuito combinacional. Enlistar los tipos de Flip-Flop. Conocer las caractersticas de los Flip-Flop S-R, J-K, T y D. Utilizar el Flip-Flop J-K como universal.

Elabor: m en c cesar mendez beltran

Los Circuitos Secuenciales Sincrnos.

Introduccin.
Algunos de los circuitos digitales existentes hasta el momento no poseen ningn tipo de memoria. Esto es, la salida del circuito combinacional en cualquier momento esta en funcin de las entradas de ese momento. En la prctica, muchos sistemas digitales contienen elementos de memoria agregados a la porcin lgica combinacional, de este modo funcionan los circuitos secuenciales. La salida de un circuito secuencial en cualquier momento esta en funcin de sus entradas externas y de su estado interno. El estado del circuito, est definido por el contenido de la memoria y est en funcin de los estados previos y sus entradas al circuito.
1 2 ENTRADAS m 1 2 n

LGICA COMBINACIONAL

... Elementos de Memoria

Estado Siguiente

Figura 1.1 Diagrama a bloque de un circuito secuencial

Considere, por ejemplo, el circuito de un contador decimal. Este contador tiene 10 estados internos, correspondientes a cada cuenta. El contador se mueve de una cuenta a la siguiente en respuesta al incremento que tenga como entrada externa. La cuenta actual es el estado presente del contador. El siguiente estado es la nueva cuenta ( que es una ms que su cuenta actual), que se logr en respuesta a la seal de: incremento. En cualquier momento, la cuenta ( o el estado presente) es usado por otros circuitos en el sistema. As, la salida del contador es su estado presente. En general, la salida y el estado siguiente son funciones del estado presente, y de la entrada externa. La figura 1. 1 muestra un diagrama a bloques de un circuito secuencial con m entradas, n salidas, y p elementos de memoria interna. La salida de los p elementos de memoria combinados constituyen el estado del circuito en el tiempo t (p.e., el estado presente). La lgica combinacional determina la salida del circuito en un tiempo t y provee el siguiente estado de informacin a los elementos de memoria basados en las entradas externas y el estado presente. Basado en la informacin del estado siguiente de t, los contenidos de todos los elementos de memoria cambian para el siguiente estado, que es el estado para el tiempo ( t + t ), donde t es el tiempo de incremento suficiente para que los elementos de memoria realicen la transicin. Denotaremos ( t + t) como ( t + 1) en este captulo. Hay dos tipos de circuitos secuenciales: Sincrno y Asincrno. El comportamiento de un circuito sincrno depende del valor de su seal en puntos discretos de tiempo. El comportamiento de un circuito asincrno depende del orden en que las seales de entrada cambian, y estos cambios pueden ocurrir en cualquier momento.
Elabor: m en c cesar mendez beltran

1 0
Borde Ancho de Pulso Borde C Borde Negativo Borde Decreciente

0 1
Periodo T Tiempo Figura 1.2 Reloj Periodo T Frecuencia de l j

El tiempo discreto instantneo en un circuito sincrno est determinado por una seal controladora, generalmente llamada reloj. Una seal de reloj hecha de transiciones de 0 a 1 y 1 a 0 a intervalos regulares. La figura 1.2 muestra dos seales de reloj ( uno es el complemento de el otro), junto con los diversos trminos usados para describir el reloj. Un par de transiciones de 0 a 1 y 1 a 0 constituyen un pulso. Esto es, un pulso consiste de un borde creciente y un borde decreciente. El tiempo entre stas transiciones (Borde) es el ancho del pulso. El perodo ( T) del reloj es el tiempo correspondiente entre los bordes del reloj, y la frecuencia reloj es el recproco del perodo. Aunque el reloj, de la Figura 1.2, esta mostrado con un perodo regular T, los intervalos entre los dos pulsos no necesitan ser iguales. Los circuitos secuenciales sincrnos usan flip - flops como elementos de memoria. Un flip - flop es un dispositivo electrnico que puede almacenar un 0 o un 1. Esto es, un flip - flop se puede estar en uno de los dos estados lgicos, y un cambio en las entradas del flip - flop se requiere para causar un cambio de estado. Tpicamente, son dos las salidas de un flip - flop: Una corresponde al estado normal (Q) y la otra corresponde al estado de complemento Q'). Examinaremos cuatro tipos de flip flops en este captulo. Los circuitos asincrnos utilizan elementos time - delay (lneas de retardo) como elementos de memoria. Lnea de retardo mostrada en la figura 1.3 ( a ) introduce una demora de propagacin ( t ) en su seal de entrada. Como se muestra en ( b ), la seal de salida es la misma que la seal de entrada, excepto que est retrasado por t. Entrada

t
(a) Diagrama de Bl

1 Entrada 0

t
1 Salida 0 t1

t
t2 t3 t4
TIEMPO

(b) Caractersticas I/O

Elabor: m en c cesar mendez beltran

Figura 1.3 elementos de Retardo

Por ejemplo, las transiciones de 0 a 1 de la entrada en t1 ocurre sobre la salida en t2, despus de t . Por lo tanto, si las lneas de retardo son usadas como elementos de memoria, la informacin del estado - presente en el tiempo t forman su entrada y el estado siguiente est dado por (I+ t). En la prctica, los retardos de propagacin introducidos por las compuertas lgicas de los circuitos combinacionales puede ser suficiente para producir los retardos necesarios, aunque no se necesite un elemento time-delay. En tales casos, el modelo de la figura 1.1 se refiere a un circuito combinacional con retroalimentacin (p.e., un circuito cuyas salidas estn alimentando a las entradas). As, un circuito asincrno puede considerarse como un circuito combinacional con retroalimentacin. Debido a la retroalimentacin, los cambios que ocurren en la salida como resultado de los, cambios de entrada pueden contribuir por turno a nuevos cambios en las entradas y el ciclo de cambios pueden continuar para hacer el circuito inestable si el circuito no est diseado adecuadamente. En general, los circuitos asincrnos son difciles de analizar y disear. Sin embargo si se disearn adecuadamente, los circuitos asincrnos tienden a ser ms rpidos que los circuitos sincrnos. Un circuito secuencial sincrno generalmente est controlado por pulsos de un reloj maestro. Ios flip-flops, en los circuitos hacen una transicin al nuevo estado solamente cuando un pulso de reloj esta presente en sus entradas. En ausencia de un reloj maestro nico, la operacin del circuito se hace indispensable, de dos pulsos de reloj que llegan de diferentes fuentes a las entradas del flip-flop no puede ser garantizados para llegar al mismo tiempo ( debido a los retardos en trayectorias diferentes). Este fenmeno es llamado sesgador de reloj (clock skewing). El sesgador de reloj puede evitarse analizando el retraso en cada trayectoria de reloj e insertando compuertas adicionales en trayectorias con retardos ms cortos para hacer todas las trayectorias de retrasos iguales. En este captulo se describirn los procedimientos de anlisis y diseo para circuitos secuenciales sincrnos

Flip-Flops
Como se mencion anteriormente, un flip-flop es un dispositivo que puede almacenar ya sea un 0 o un 1. Cuando el flip-flop contiene un 1, se llama set (p. e., Q = 1, Q'= 0) y cuando contiene un 0 se llama reset (p. e., Q = 0, Q'= l). introduciremos las propiedades lgicas de cuatro tipos populares de flip-flops en esta seccin.

Flip-Flop Set-Reset (SR)

Un flip-flop SR tiene dos entradas: La S para colocar y R para restablecer el flip-flop. Un flip-flop SR ideal puede ser construido un circuito NOR como se muestra en la Figura 1.4 ( a ). La operacin de este circuito est ilustrado en ( b ). Cuando las entradas S = 1 y R = 0 son aplicadas en cualquier tiempo t, Q' supone un valor de 0 (mas tarde una compuerta de retardo). Ya que Q' y R estn ambas en 0, Q supone un valor de 1 ( posteriormente otra compuerta de retardo). As, en las dos compuertas de retraso el circuito se coloca en el estado set. Denotaremos los dos tiempos de retraso como t. por lo tanto, el estado en el tiempo ( t + t) o ( t + l), designado como Q t + 1) es 1. Si S cambia a 0, como se muestra en la segunda fila de ( b un anlisis del circuito indica que los valores de Q y Q' no cambian.

Elabor: m en c cesar mendez beltran

Q S(t ) 1 1 0 0 Q R(t ) 1 0 1 0 Q(t) 1 1 0 Q(t ) 0 0 1 Q(t+1 ) 1 1 0 0 Q(t+1) 0 0 1 1 0

2 (a) DIAGRAMA LGICO

(b) TABLA DE VERDAD

ENTRADAS S(t) Estado presente Q(t) 00 0 1 0 1 01 0 0

R(t) 10 1 1 11

(c) TABLA DE ESTADO Figura 1.4 Flip Flop SR

Si R cambia a 1, la salida de valores cambia para Q = 0 y Q '= 1. El cambio de R a 0 no altera los valores de salida. Cuando S = 1 y R = 1 son aplicados, ambas salidas suponen un valor de 0, independientemente del estado previo del circuito. Esta condicin no es aconsejable, desde que la operacin de un flip-flop requiere que una salida siempre es el complemento de la otra. Adems, si ahora las condiciones de cambio son S = 0 y R = 0, el estado del circuito depende del orden en que las entradas cambian de 1 a 0. S cambiara ms rpida que R, el circuito alcanza el estado reset; de otra manera, se tiene estado set. As, el circuito con compuertas NOR forma un flip-flop SR. la condicin de entrada S = 1 y R = 0 ponen al flip-flop en estado reset; La condicin S = 0 y R = 1 reestablecen al flip-flop en estado de reset. U S = 0 y R = 0 constituyen una condicin " ningn cambio". (la condicin de entrada S = 1 y R = 1 no est permitido para ocurrir en las entradas.) La transicin del flip-flop del estado presente Q ( t ) para el estado siguiente Q ( t + 1) para varias combinaciones de entrada estn resumidas en la Figura 1.4 ( c ). Esta tabla es llamada tabla de estado. Tiene cuatro columnas ( correspondiendo a cada combinacin de entrada) y dos filas ( correspondiendo al estado en que un flip-flop puede estar). Recuerde que las salidas del circuito con compuertas NOR de la Figura 1.4 no cambia instantneamente una vez que hay un cambio en la condicin de entrada. El cambio ocurre despus de un retraso de t, que es el equivalente de al menos dos retrasos de compuertas. Este es un circuito asincrno, desde el cambio de salidas hasta el cambio de entradas. El circuito es tambin llamado el SR lanch. Como su nombre lo indica, es un dispositivo que es usado como un cerrojo (p.e., almacenar) la informacin para uso posterior. En el siguiente circuito, la informacin ( 1 o 0) en la lnea de ENTRADA estn almacenados por el flip-flop:

Elabor: m en c cesar mendez beltran

Una entrada de reloj se puede agregar a un circuito asincrno para construir un flip-flop SR con reloj, como se muestra en Figura 1.5 ( a ). En tanto que el reloj permanece a 0 ( p. e., en ausencia del pulso de reloj), las salidas de las dos compuertas AND ( S 1 y R 1 ) son 0, y por lo tanto el estado del flip-flop no cambia. Los valores de S y R son enviados como entradas al flip-flop (S 1 y R 1 ) solamente durante el pulso de reloj. As, el reloj controla toda la transicin de este circuito sincrno. El smbolo para un reloj flip-flop SR se muestra en ( b ). Dado el estado presente y las condiciones de entrada de S y R, el estado siguiente del flip-flop puede estar determinado, como se muestra en la tabla caracterstica en (c ). Esta tabla es obtenida redistribuyendo la tabla de estado de la Figura 1.4 ( c ) de modo que el estado siguiente puede ser determinado fcilmente una vez que el estado presente una condicin de entrada conocida. La ecuacin caracterstica derivada de la tabla caracterstica muestra la operacin del flip-flop en la forma de una ecuacin. Est derivado, por la representacin y simplificacin de Q ( t + 1) en trminos de S, R, y Q ( t ) en un mapa de karnaugh, como se muestra en ( d donde la condicin de entrada " no permitida est tratada sin ningn cuidado.

Figura 1.5 Flip-Flop SR con Reloj

Elabor: m en c cesar mendez beltran

Un flip-flop SR puede tambin estar formado por dos puertas NAND. El anlisis del circuito se deja como un ejercicio al alumno. Como se mencion anteriormente, se toman dos compuertas de retardo para el estado de transicin que ocurrir despus de que ha habido un cambio en la condicin de entrada del flip-flop. As el ancho del pulso del reloj que controla al flip-flop tiene que ser al menos igual a este retardo, y la entrada no debera cambiar hasta que la transicin sea completa. Si el ancho del pulso es ms grande que el retardo, el estado de transicin resultante de la primera condicin de entrada de cambio son omitidos para cualquier cambio posterior durante el pulso de reloj. Es necesario reconocer todos los cambios de las condiciones de entrada, sin embargo, el ancho de pulso deber ser suficientemente corto. El ancho y la frecuencia del pulso de reloj debern estar ajustados para adaptarse al tiempo de transicin del circuito de flip-flop y a sus cambios de entrada.

Figura 1.6 Flip-Flop de SR de Reloj con PRESET/CLEAR

Figura 1.6 muestra el smbolo flip-flop tipo SR con seales de reloj (SR) y entradas asincrnas ( reset y clear ). El pulso de reloj no se requiere para activar al flip-flop por medio de sus entradas asincrnas, las entradas asincrnas ( o directas) no se utilizan durante la operacin normal del flip-flop. Generalmente se usan para inicializar al flip-flop a su estado SET o RESET Por ejemplo, cuando el circuito se activa, el estado del flip-flop no puede determinarse. Las entradas directas son empleadas para inicializar el estado, ya sea manualmente o a travs de un " master clear" o a travs de un circuito de puesta (POWER\ UP) pulsa la entrada directa de todos los flip-flops en el circuito. Ahora examinaremos otros flip-flops. Las configuraciones reset, clear, y de reloj que se analizaron anteriormente para los flip-flops tambin sern consideradas. En las secciones restantes de este captulo, si una referencia a una seal no muestra un tiempo asociado con la misma se asume que ocurre en el tiempo actual t.

Flip-Flop tipo D.
La figura 1.7 muestra un flip-flop tipo D ( data ) y sus tablas de estado. El flip-flop tipo D asume el estado de la entrada D; Esto es, Q (t + 1) = 1 si D (t ) = 1, y Q (t + 1) = 0 si D (t ) = 0. La funcin de este flip-flop es para introducir un retardo (t ) en la seal de entrada de D. Por lo que a este flip-flop se le conoce como flip-flop DELAY Tambin es conocido como flip-flop data, ya que almacena los datos de la lnea de entrada D.
Elabor: m en c cesar mendez beltran

El flip-flop D es una modificacin del flip-flop SR que se obtiene al conectar D a una entrada S y D a una entrada R, como se muestra en ( c ). Un flip-flop D con reloj es conocido como una compuerta gated D-latch, en que las compuertas de la seal de reloj proporcionan la informacin a la aldaba. El estado siguiente del flip-flop D es el mismo de la entrada en cualquier momento, independientemente del estado presente. Esto est ilustrado por la tabla caracterstica mostrada en (d y la ecuacin caracterstica en (e )

Figura 1.7 Flip-Flop D

Flip-Flops JK.
El flip-flop JK es un flip-flop SR modificado ya que las entradas J =1 y k 1 son permitidas. Cuando esta combinacin ocurre, el flip-flop completa sus estados. La entrada J corresponde a la entrada de S, y la entrada K corresponde a la entrada de R de una flip-flop de SR. La figura 1.8 muestra el smbolo, la tabla de estado, la tabla caractersticas y la ecuacin, y la relacin de un flip-flop JK utilizando un flip-flop SR.

Figura 1.8 Flip-Flop tipo T

Elabor: m en c cesar mendez beltran

Flip-Flop tipo T.
La figura 1.9 muestra, el smbolo, tabla del estado, tabla caracterstica, y la ecuacin para un flip-flop T ( toggle ). Este flip-flop, completa su estado cuando T = 1 y el resto en el mismo estado que cuando fue T = 0. Un flip-flop tipo T puede realizarse conectando las entradas J y K de un flip-flop tipo JK como se muestra en Figura 1.10

Figura 1.9 Flip-Flop T

Tablas Caractersticas y de Excitacin.

La tabla caracterstica de un flip-flop es til en el anlisis de circuitos secuenciales, ya que provee la informacin del estado - siguiente como una funcin del estado presente y de las entradas. Las tablas caractersticas de todos los flip-flops se encuentran en la Figura 1. 11 para una referencia rpida.

Figura 1.10 Flip Flop T formado a partir de un Flip Flop JK

Elabor: m en c cesar mendez beltran

Figura 1.11 Tabla Caractersticas

Las tablas de excitacin ( o tablas de entrada ) se muestran en la figura 1. 12 para cada flip-flop son tiles en los diseos de los circuitos secuenciales, ya que describen los requerimientos de excitacin ( o condicin de entrada) para producir el estado de transicin del flip-flop, de Q ( t ) a Q (t + 1). Estas tablas son obtenidas de las tablas de estado de los flip-flops correspondientes. Considere la tabla de estado para el flip-flop SR mostrada en figura la 1.4.

Figura 1.12 Tablas de Excitacin

Para una transicin del flip-flop del estado 0 a 0 ( como se muestra en la primera lnea de tabla de estado), la entrada puede estar ya sea SR = 00 o 01. Esto es, un flip-flop SR realiza una transicin de 0 a 0 cuando S es 0 y R esta en 1 o 0. Este requisito de excitacin se muestra cuando SR = 0 en la primera lnea de la tabla de excitacin. Una transicin de 0 a 1 requiere una entrada de SR = 10; una transicin de 1 a 0 requiere SR = 01 y de 1 a 1 requiere SR = d0. As, la tabla de excitacin explica las cuatro transiciones posibles. Las tablas de excitacin para los dems flip-flops se obtienen de la misma manera.

Caractersticas de Tiempo de los Flip-Flops.

Considere el circuito con compuertas NOR para obtener un flip-flop SR. La figura 1. 13 (a ) muestra un diagrama de tiempo, asumiendo que el flip-flop est en el estado 0 al inicio. En ti, la entrada S cambia de 0 a 1. En respuesta a esto, Q cambia a 1 en t 2 , un retraso de t despus de ti. t es el tiempo requerido por el circuito para poner el nuevo estado. En t 3 , S va a 0, sin cambio en Q. En t4, R cambia a 1, y por lo tanto Q cambia a 0, el tiempo t despus de t 5. . En t 6, R cambia a 0, sin efecto en Q. Observen que las entradas de S y R debera cada una permanecer en su nuevo valor de informacin al menos para el tiempo t para que el flip-flop reconozca el cambio en la condicin de entrada (p.e., para hacer la transicin de estado). Este tiempo se conoce como tiempo de sostn (hold time). Ahora considere el diagrama de tiempo para el flip-flop SR con reloj que se muestra en la Figura 1.13 ( b ). El ancho del pulso de relojes w =t 8 t 1. La S cambia a l en t 2,y posteriormente la respuesta de Q cambia a 1 en t3, despus de t. Ya que el pulso de reloj est an en l cuando R cambia a 1 en t5 Q cambia a O en t6. Si el ancho de pulso fuera de w1 = t 4 - t 1 , solamente los cambios de S seran reconocidos.

Elabor: m en c cesar mendez beltran

10

Figura 1.13 Diagrama de tiempo para un Flip Flop SR

Figura 1.14 Diagrama de tiempo para un Flip Flop T

As, en el caso de un flip-flop SR con reloj, el ancho de pulso de reloj deber igualar al menos con t para que el flip-flop cambie su estado en respuesta a el cambio en la entrada. Si el ancho de pulso es mayor que t, los valores de S y R debern cambiar no ms de una vez durante el pulso de reloj, debido a que el circuito del flip-flop mantendr los estados de cambio como resultado de cada cambio de la entrada y registrar solamente el ltimo cambio de la entrada. Por lo que, el ancho del pulso de reloj es un parmetro crtico para la operacin adecuada del flip-flop. Considere el diagrama de tiempo de la Figura 1.14 para un flip-flop T Cuando T cambia a 1 en t 1 , el flip-flop cambia posteriormente su esta do original de 0 en t 2, despus de t. Debido a que el circuito del flip-flop T contiene una trayectoria de retroalimentacin de las salidas a la entrada, si la entrada T permanece en 1 ms tiempo , la salida deber retroalimentar a la entrada y los estados del flip-flop sern diferentes Para evitar esta oscilacin, w deber ser menor que t. Para evitar tales problemas con el ancho del pulso de reloj, los flip-flop se disean en la prctica con flip-flop maestro - esclavo (master - slave flip-flops).

Flip Flop Maestro - Esclavo.

La configuracin de un Flip-Flop maestro - esclavo se muestra en la Figura 1.15(a). Para esto se utilizan dos flip flops. El reloj controla la separacin y conexin de las entradas al circuito a las entradas del maestro, y el reloj invertido controla la separacin y la conexin de las entradas del esclavo a las salidas del maestro. En la prctica, la seal de reloj toma un cierto tiempo para hacer la transicin desde 0 a 1 y de 1 a 0, tal como se muestra con tr , tf respectivamente, en el diagrama de tiempo (b). Cuando el reloj cambia de 0 a 1, en el punto A el esclavo est desconecta del maestro; en el punto B, el maestro est conectado a las entradas del circuito y los cambios de sus estado son funcin de las entradas. En el punto C, el reloj hace su transicin de 1 a 0, la etapa del maestro est aislado de las entradas, y en D, las entradas del esclavo estn conectadas a las salidas del maestro. El flip flop esclavo cambia su estado basado en sus entradas, y la etapa esclava est aislada con la etapa del maestro en A nuevamente. As, la configuracin maestro-esclavo resulta con muchos cambios de estado durante cada perodo de reloj, de ese modo evitando las condiciones variantes en el ancho de pulso de reloj.

Elabor: m en c cesar mendez beltran

11

Figura 1.15 Flip Flop Maestro - Esclavo

Figura 1.15 Continuacin

Observen que las entradas al maestro pueden cambiar despus del pulso de reloj mientras la etapa esclava est cambiando su estado sin afectar la operacin del flip-flop maestro-esclavo, ya que estos cambios no son reconocidos por el maestro hasta el siguiente pulso de reloj. Los flipflops maestro-esclavo son especialmente usados cuando la entrada de un flip-flop esta en funcin de su propia salida. Considere el diagrama de tiempo de la Figura 1. 15 (c) para un flip-flop, maestro-esclavo. Aqu, S y R inician en 0. El flip-flop no debera cambiar su estado durante el pulso de reloj. Sin embargo, una variacin en la lnea S mientras el pulso de reloj esta en alto activa al maestro, el cual en turno es transferido a la etapa esclava, provocando un error. Esto es llamado un problema de recepcin y puede ser evitado mediante el aseguramiento de todos los cambios de entrada estn completos y las entradas estn estables antes del cambio de la seal del pulso del reloj.
Elabor: m en c cesar mendez beltran

12

Este requerimiento de tiempo es conocido como tiempo de inicializacin ( t setup). Eso es, la t setup w, el ancho del pulso de reloj. Esto puede ser logrado tambin con un ancho de pulso de reloj angosto ( que es difcil de garantizar) o por un largo tiempo de disposicin (el cual reduce la velocidad de operacin del flip-flop). Los flip-flop con disparo en el borde son preferidos sobre los flip-flops maestro-esclavo debido al problema de recepcin asociado con esto ltimo.

Flip-Flop con disparo en el Borde.

Estos flip-flops son diseados para cambiar sus estado basndose en las condiciones de entrada en el borde creciente o descendente de la seal de reloj. El borde ascendente del reloj produce un disparo positivo al flip-flop (como se muestra en Figura 1.13), y el borde descendente del reloj produce un disparo negativo al flip-flop. Cualquier cambio en los valores de entrada despus de ocurrir los disparos no causar una transicin de estado en estos flip-flops hasta el siguiente disparo. El borde de disparo puede elaborarse agregando un circuito resistorcapacitor en la entrada de reloj del flip flop. El circuito resistor-capacitor reconoce el cambio en sus entradas por producir una espiga, como se muestra a continuacin:

El circuito flip-flop, puede estar diseado para reconocer la espiga positiva o negativa. La figura 1. 16 muestra otros circuitos comunes que reconocen el cambio en sus entradas para producir un pulso corto. Asumiendo que Z est en 0 un estado constante. Cuando X cambia de 0 a 1, P tambin cambia instantneamente mientras Y cambia despus de un retardo introducida por el inversor. Para la duracin del retardo, la compuerta AND tiene ambas entradas en 1 que produce un pulso corto en Z, como se muestra en el diagrama de tiempo. El ancho de pulso depende del retardo de propagacin a travs del inversor. La figura 1. 17 (a) muestra el circuito flip-flop con borde de disparo mas comn, construido por tres circuitos NOR. Los flip-flops 1 y 2 sirven para activar las entradas del tercer flip flop a los valores apropiados basados en las entradas del reloj y D. Consider las transiciones del reloj y la entrada D como se muestra en ( b ). El flip-flop, 3 inicialmente se restablece ( Q = 0). Cuando el reloj va a 1 en t0 cambiando W a 0 (despus de un retardo). As Z cambia a 0, el flip-flop 3 ni cambia su estado. Mientras el pulso de reloj esta en 1, X y Y se mantienen como D (por ej., X = Uy Y = D), como en ti. Cuando el reloj cambia a 0 en t2 y Z cambia a 1 (despus de un retardo) en t3, pero W permanece en 0. Por consiguiente, el flip flop 3 cambia su estado a 1 ( despus de un retardo). As el cambio de estado es producido por el borde de salida del reloj. Mientras el reloj est en 0, no hay cambio en la entrada D ni Z 0 W, como se muestran en t 4 y t 5. Z es 1 y W es 0 en t6 cuando el reloj cambia a 1 y Z va a 0. En t7, los cambios de entrada D estn en 0. Cuando el reloj est en I, Xy Y cambian (despus de un retardo). Estos cambios resultan al cambiar W a 1 en el borde de disparo del reloj en t8. Cuando Z 0 y W 1, el flip flop 3 cambia a 0.

Elabor: m en c cesar mendez beltran

13

Figura 1.16 Circuito generador de espigas

Figura 1.17 Borde de disparo del flip-flop.

Como se puede observar en el diagrama de tiempo ilustrado en ( b ) ,despus del borde de disparo del pulso de reloj, W o Z se hacen 1. Cuando Z es 1, D est bloqueado en la compuerta 1. Cuando W es 1, D est bloqueado por las compuertas 2 y 4. Este bloqueo requiere una compuerta de retardo despus del borde de salida del reloj, y por lo tanto D no deber cambiar hasta que el bloqueo ocurra. As el tiempo de sostn es una compuerta de retardo. Observe que el tiempo total requerido para la transicin de flip-flop tiene tres compuertas de retardo despus del borde de salida una compuerta de retardo para W y Z para cambiar y dos compuertas de retraso despus para cambiar a Q y Q' . As, si agregamos t setup de dos compuertas de retardo para el tiempo de transicin de tres compuerta de retraso, el perodo mnimo de reloj tiene cinco compuertas de retardo si la salida de los flip flops estn alimentando a sus entradas. Si el conjunto de circuitos en la trayectoria de retroalimentacin, como es de suceder en todos los circuitos secuenciales, el perodo mnimo del reloj aumenta correspondiente mente.

Figura 1.17 Continuacin

Elabor: m en c cesar mendez beltran

14

Flip-Flop con Circuitos integrados.

La figura 1.18 muestra el circuito integrado TTL 7474, correspondiente al flip-flop tipo D con borde de disparo. El tringulo en la entrada de reloj en el smbolo grfico indica el borde de disparo positivo. ( el borde de disparo negativo est indicado por un tringulo junto con una burbuja en la entrada, como se muestran en el caso de 74 M73, de la Figura 1.19) SD y RD son entradas asincrnicas que establecen y reestablecen en activo-bajo, respectivamente, y operan independientemente del reloj. La informacin en la entrada D est transferida a la salida de Q en el borde de reloj positivo. La entrada D tiene que ser estable para un tiempo establecido (20 nanosegundos) para el borde positivo del reloj.

Figura 1.18 Circuito Integrado del Flip-Flop Elabor: m en c cesar mendez beltran

15

Figura 1.19 Circuito Integrado del Flip-Flop dual JK

El tiempo de transicin positivo del reloj ( por ej., desde 0.8 V a 2.0 V) deber ser menor o igual que el tiempo de retardo de salida del reloj para la operacin confiable del flip-flop. Los circuitos integrados 7473 y 74 LS73 mostrados en la Figura 1.19 son flip flops JK maestro-esclavo. El 7473 tiene un pulso de disparo positivo ( observe en el smbolo la ausencia del tringulo en la entrada de reloj). La informacin en JK es cargada en el maestro mientras el reloj esta en alto y la transfiere a el esclavo durante la transicin de alto abajo. Para la operacin convencional de este flip flop, las entradas de X tienen que ser estables mientras el reloj es alto. El flip flop tambin tendr entradas directas de set y reset. El circuito integrado 74LS73 tiene un borde de disparo negativo. Las entradas de JK debern ser estables para un tiempo establecido (20 nanosegundos) previamente de las transiciones altas y bajas del reloj. Este flip-flop tiene una entrada de restablecimiento directa activa-baja. El 7475 tiene cuatro flip-flops tipo latch. Cada dos bits estn controlados por un habilitamiento de entrada alta (E). Cuando se habilita, la informacin entra al flip-flop y aparece en las salidas de Q. Las salidas Q siguen las entradas de informacin en tanto que el habilitamiento es alto. Las salidas del flip-flop permanecen estables en tanto que el habilitamiento de entrada permanece en bajo. Las entradas de informacin debern estar estables durante un tiempo (20 nanosegundos) previamente de transicin de alto-bajo del habilitamiento para la informacin a ser guardada.

Elabor: m en c cesar mendez beltran

16

Elabor: m en c cesar mendez beltran

17

Unidad II Registros de Corrimiento

Objetivo
Conocer las caractersticas y aplicaciones de los registros corrientes.

Elabor: m en c cesar mendez beltran

18

REGISTROS DE CORRIMIENTO
Los Flip - Flops que tienen 2 estados de salida estables. Pueden ser utilizados como almacenamiento de memoria Cuando se conectan grupos de stos dispositivos entre s y son utilizados para almacenar datos digitales, son llamados registros. Cada Flip - Flop almacena un bit (Binary Digit 0 1 ) de datos, y la informacin completa almacenada por un grupo se llama palabra. Un circuito de 8 Flip-Flops puede formar un registros almacenado una palabra de 8 bits. Los datos o informacin, pueden ser transferidos entre registros alternativamente, los bits pueden ser recorridos a la izquierda o a la derecha dentro de del registro. Un registro que permite el corrimiento de los bits dentro del mismo, es llamado registro de corrimiento. Los registros de corrimiento pueden ser construidos utilizando Flip - Flops tipo D o J-K. Existe 2 formas de cargar un registro: 1. En paralelo. La informacin se introduce simultneamente mediante la aplicacin de slo pulsos de reloj, su configuracin se muestra en la siguiente figura.

Entradas de Informacin

Elabor: m en c cesar mendez beltran

19

Por ejemplo para la carga en paralelo de un registro de 4 bits se utiliza el circuito anterior. S suponemos que la informacin a cargar es la siguiente

I=1 I1

0 I2

1 I3

1 I4

NOTA: Los valores anteriores a la aplicacin del pulso se suponen aleatoriamente

Si suponemos que la informacin a cargar es la siguiente

En este tipo de transferencia la informacin entra por el primer F -Fy se va trasladando hacia el ultimo mediante la aplicacin de varios pulsos de reloj.
Elabor: m en c cesar mendez beltran

20

CARGA EN SERIE
Por ejemplo para una carga en serie de un registro de 4 bits se deber utilizar el siguiente circuito.

Entrada de informacin

Salida de Informacin en paralelo

Este registro puede tener tanto salida de Informacin en serie como en paralelo. Cuando un registro tenga la capacidad de recorrer su informacin binarla hacia la Izquierda o hacia la derecha se le conoce como REGISTRO DE CORRIMIENTO y cuando tiene ambas capacidades se le llama BIDIRECCIONAL Existen registros de corrimiento bidireccional con propiedades de carga en paralelo y en serie, controlados por dos terminales que, dependiendo de su combinacin binarla realizan operaciones especficas, tal como el que se presenta en el CI 74194 cuya distribucin de terminales se muestra a continuacin

NOTA : Este registro permite la activacin de sus Flip-Flops en la transicin de 0 a 1 del pulso de reloj.
Elabor: m en c cesar mendez beltran

21

En esta practica se utilizar un circuito basculante R S con la caracterstica de no tener entrada de reloj construido con compuertas NAND como eliminador de rebotes mecnicos con el objetivo de proporcionar pulsos de reloj exentos de ruidos.

DESARROLLO DE LA PRACTICA
Construya el circuito basculante RS de la siguiente figura. El interruptor Sw ser un alambre conectado a tierra operado manualmente

Compruebe su funcionamiento, para lo cual simplemente deber tocar ligeramente el punto R con el alambre a tierra para provocar que se active con 1 lgico a travs de la resistencia el punto S y se le ordene al basculante ubicar su salida Q en el nivel alto ( LED encendido ) cuando la salida Q tiene nivel alto simplemente deber tocar ligeramente te con el alambre a tierra el punto S para la activacin con 1 lgico del punto R que ordenar al basculante que su salida vaya al nivel bajo LED apagado ). Haga la comprobacin del funcionamiento varas veces Ahora alimente el CI 74194 y conecte en las salidas en paralelo resistencias y LEDs para observar el contenido del registro. Conecte permanentemente la terminal CLR ( pata 1 ) a 1 lgico para no activar esta terminal de borrado. La salida Q del basculante debe conectarse a la entrada Ck ( pata 11 ) para aplicar los pulsos de reloj Haga que el basculante RS tenga un 0 en su salida Q. Borre el contenido del registro ( en caso de ser necesario ) pasando la terminal borrado CLR a nivel lgico 0. Una vez borrado el registro regrese esta terminal a 1.

Elabor: m en c cesar mendez beltran

22

I. CARGA DEL REGISTRO EN PARALELO

Para cargar el registro en paralelo, ambas terminales de control S1, y So debern conectarse a 1 lgico, una vez hecho esto efecte los siguientes pasos : a).- Aplique a las entradas paralelas la Informacin binarla: 1001 b).- Mande un pulso Ck con el basculante RS provocando que cambie de 0 a 19 regresndolo despus de 1 a 0.

Qu informacin tiene el registro despus de mandar el pulso Ck ?

c).- Sin borrar el registro ubique las siguientes Informaciones a manera de ejercicio :

0 0 1 1 1 1 0 1 1 1 1 1 II. CARGA DEL REGISTRO EN SERIE .

Este circuito es un registro bidireccional que permite la carga en serie en ambos sentidos. Para cargarlo de Izquierda a derecha las entradas de control debern estar en S1 = 0 y S0 = 1 y seguir los pasos: a).- Borre el registro y aplique bit por bit la siguiente informacin binaria a la entrada serie en corrimiento a la derecha ( pata 2 ) empezando con el bit de la derecha. 0011 b).- Por cada bit aplicado deber mandar un pulso Ck. Llene la siguiente tabla No. 1 CONTENIDO DEL REGISTRO QA Valor Inicial Despus del 1er pulso Despus del 2o pulso Despus del 3er pulso Despus del 4o pulso
Tabla 1

QB

QC

QD

Para cargar al registro de derecha a Izquierda las entradas de control debern estar en S1 = 1 Y So= 0 y aplicar la Informacin e la entrada serie en corrimiento a la Izquierda ( pata 7 ) bit por bit empezando con el de la izquierda.

Elabor: m en c cesar mendez beltran

23

Borre el contenido del registro y crguelo en serle a la Izquierda con la siguiente informacin llenando la tabla NO. 2 Informacin a cargar: 1101

CONTENIDO DEL REGISTRO QA Valor Inicial Despus del ler pulso Despus del 2o pulso Despus del 3er pulso Despus del 4o pulso
TABLA 2

QB

QC

QD

Sin borrar el registro, aplique a las entradas de control los valores S1 = 0 y So = 0 y aplique varios pulsos de reloj Ck.

Cmo se comport el registro?

Conclusiones

de

la

practica

comentarios

Elabor: m en c cesar mendez beltran

24

Unidad III Circuitos Contadores Binarios

Objetivo
Conocer las caractersticas y aplicaciones de los registros corrientes.

Elabor: m en c cesar mendez beltran

25

Unidad 1

Circuitos Lgicos Secuenciales

CIRCUITOS CONTADORES BINARIOS

Un contador es un circuito lgico secuencial que tiene un entrada a la cual se le aplican pulsos cuadrados de una cierta frecuencia, y en sus salidas representan binariamente los pulsos que ha recibido. La cantidad de salidas determina la capacidad del controlador efectuando un cclico. Por ejemplo :un contador de base 10 efectuar un -conteo del 0 al 9. Los contadores se construyen a la base de los Flip-Flop's y de compuertas lgicas.

TIPOS DE CONTADORES.
Existen dos tipos de contadores: 1. asincrnos 2. sincrnos

DISEO DE CONTADORES ASINCRNOS

S la base del contador es potencia 2 se debe seguir el siguiente proceso: 1. Determinar el nmero de bits que requiere el ultimo conteo, el cual indicar el numero de Flip-Flop's que se necesitan. 2. Todas las entradas del Flip-Flop J-K se interconectan y se alimentan con un nivel lgico de 1. 3. Los primeros Flip-Flop's se conectan en cascada, esto es, la salida del primer Flip - Flop se conecta a la entrada Cp del segundo y as sucesivamente. 4. La salida del contador las tomaremos de las salidas Q, teniendo cuidado de verificar el orden en que se deben considerarse. Ejemplo : Diseo un contador asincrno de base 16(0-15). Se demuestra que sea de base 2 20 = l 21 = 2 22 = 4 23 = 8 24 = 16

Se convierte el ultimo numero a contar(15)

Elabor: m en c cesar mendez beltran

26

Unidad 1

Circuitos Lgicos Secuenciales

8 (1 5)10= 1

4 1

2 1

1 1
Se necesitan 4 Flip-Flop's .

Se conectan todos los Flip Flops en cascada.

DISEO DE CONTADORES DE CUALQUIER BASE.

1. Determine el numero de Flip - Flop's. 2. Determine las salidas que estarn en 1 en la ltima cuenta + 1 y aplicarlas a una compuerta NAND. La salida de la compuerta NAND. Se conecta a todos los CLR. 3. Colocar todos los Flip - Flop's en cascada. Ejemplo: 1. Disee un contador de base 12(0-11) Se cambia a binario el ltimo nmero de la cuenta. 8 1 4 0 2 1 1 1

(11)10=

Numero de Flip - Flop's es 4

2. Se le suma un 1 al ltimo conteo y se cambia a binario A 8 1 B 4 1 C 2 0 D 1 0

11+1=(12)10=

3.Se conectan los Flip Flops en cascada.

Elabor: m en c cesar mendez beltran

27

Unidad 1

Circuitos Lgicos Secuenciales

DISEO DE UN GENERADOR DE PULSOS CUADRADOS.

Elabor: m en c cesar mendez beltran

28

Unidad 1

Circuitos Lgicos Secuenciales

DIAGRAMA DE LA CONSTRUCCIN DE UN GENERADOR DE PULSOS ELCTRICOS.

FRECUENCIA. B 1 Hz

En donde TA > TB
TA = Tiempo en Estado Alto TB = Tiempo en Estado Bajo T = TA+TB.

FRMULAS
TA = 0.693(R1 + R 2 )

R1 =

TB = 0.693(R 2 )
TA > TB.

TA = R2 0.693(C ) TB R2 = 0.693.(C )

TA = R2 0.693(C ) TB R2 = 0.693(C ) R1 =

Elabor: m en c cesar mendez beltran

29

Unidad 1

Circuitos Lgicos Secuenciales

DISEO DE UN DE GENERADOR DE 1 PULSO DE 1 Hz.

Se propone los valores para cada pza. TA=0.7 TB = 0.3 T = 1.0

Se propone

1 T = = 1seg 1

C= 10uf=10 f

se propone

0.3 = 43,290.00ohm 6 0.693(10) 0.3 R1 = = 1019010.00 = 43290 = 57720.10 6 0.693(10) TA 0.7 R1 = R2 433290 R1 = 57720ohm 0.693(0.693) 10 * 110 6 R2 =

Ejemplo: Disear un generador de pulsos cuadrados de 15 Hz

T=

1 = 0.666 15

TA=0.0450 TB=0.0216 C =0.1 mt

proponer

RESPUESTA: R1=337662.omhs R2=311688.omhs

Elabor: m en c cesar mendez beltran

30