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    SDP6

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    Angelo Espinoza
    Este documento presenta un resumen de 3 oraciones de un proyecto de práctica de un curso de sistemas digitales secuenciales. Los objetivos del proyecto son implementar un sistema digital secuencial usando VHDL y diagramas de bloques, y aplicar conceptos de simulación. El proyecto implementa con éxito un sumador binario secuencial en una FPGA que cuenta de 0 a 15 en cada ciclo del reloj cuando la señal de reinicio es alta, y se reinicia a 0 cuando la señal es baja. Este contador podría

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    practica 6 sistemas digitales

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    Sistemas Digitales I

    Práctica # 6
    Capítulo del curso: Principios de Diseño Lógico Secuencial

    Nombre:

    Objetivos de aprendizaje:
     Implementar en la tarjeta de desarrollo DE10-Nano un sistema digital
    secuencial diseñado a partir de programación en código VHDL y
    programación gráfica con diagramas de bloques.
     Aplicar conceptos de simulación en Quartus para convertir un
    código VHDL en su correspondiente símbolo.
    Resultados

    1. Registre una captura del registro de compilación (sin errores)

    2. De la ventana Compilation Report/Flow Summary generada durante la


    compilación determine qué número y porcentaje de Elementos Lógicos
    de la FPGA han sido utilizados por el circuito:

    # LEs= 4 % LEs utilizados = (<1%)


    3. Analice el diagrama de bloques implementado y explique para qué sirve
    cada componente en el sistema digital.
    Se implementó un sumador para que cumpla la función de sumar 1 en
    binario por cada iteración que se da en el registro universal donde este
    mide la señal de reloj y por cada 0 en la señal de reinicio no pasa nada y
    mantiene el valor anterior que ingresó “0”, pero al leer una señal de 1 o
    high este deja pasar el valor anterior por el sumador y se hace la
    operación +1 en binario por cada valor de high en la señal reinicio hasta
    que esta cambie.

    Como es el caso del ejemplo implementado vemos que al inicio la señal


    de reloj es 0 y la señal de reinicio es 1 por lo tanto el valor de salía es 0
    al inicio y luego se le suma +1, luego el valor de reinicio cambia a 0 por
    lo que se reinicia la el registro y no se suma +1 hasta el 8vo intervalo de
    la señal de reloj donde el valor de reinicio cambia a 1, por lo tanto,
    comienza el conteo de 0+1, luego 1+1, 2+1, 3+1, hasta que la señal de
    reinicio cambia a 0 de nuevo y el valor de salida se resetea, y así con la
    misma lógica a lo largo de la simulación.
    Cabe recalcar que cuando la suma sea 15+1 en binario esto ya hace
    perder ese bit de acarreo por lo que el conteo de la suma se inicia desde
    1 de nuevo ya que el 16 no es posible representarlo en el sumador.
    4. ¿Este sistema digital podría formar parte de otro sistema digital?
    Explique con detalle y qué haría para integrarlo en otro sistema.
    Podría ser implementado en un sistema de control de motores donde se
    requiera que un motor se mantenga encendido por cierto tiempo desde
    que se inició su función, para luego cambiar con otro motor, y así vayan
    intercalando su encendido. Lo implementaría con un mux y un
    comparador, el mux servirá para cambiar de motor según se requiera y
    el comparador para saber que motor elijo por medio del valor medio por
    medio del contador.

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