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Aula15 FlipFlops
Aula15 FlipFlops
Aula15 FlipFlops
Aula 15
GRECO-CIN-UFPE
Latches e Flip-
Flip-Flops
R
S
\Q
Estado Estado
proibido proibido
Chaveamento de sinais eletrônicos
usando Latchs RS
Sinais digitais podem ser introduzidos em um sistema através de
chaves mecânicas.
Quando aberta Vout = o V Vh Vout
Quando fechada Vout = Vh
Problema
– Quando a chave aberta é fechada, seus contatos mecânicos
vibram ou “bounce” por um curto período de tempo até estabilizar
e fechar completamente.
– Esta vibração causa transientes indesejáveis na tensão de saída,
que provocam um comportamento irregular do circuito digital
(circuito lógico)
Vh
tempo
Chaveamento de sinais eletrônicos
usando Latch RS
Solução
– Retirar o “bounce” usando um Latch tipo RS, ou seja, o circuito pode
ser “debounced”.
Ligar chave (on) Desligar chave (off)
S
R
Q
on
+ Q tempo
off S
\Q
tempo
Clear e Preset
Clear (Reset)
Reset
S Q
R Q
R-S
clock c
S Q
R Q
Set
Preset (Set)
Clear Preset Q Q’
(Reset) (Set)
0 0 normal normal
1 0 0 1 *com clock = ´0’
0 1 1 0 *com clock = ´0’
1 1 Não Não
usado usado
Latches e Flip-
Flip-Flops - JK
Latch JK
Como eliminar o estado proibido Q
K R Q
dos Latches tipo RS? R-S
latch
Usar uma re-alimentação para Q
J S Q
garantir que R e S nunca são “1”.
Est. Pres. Pró. Estado
J
K
Q
\Q
Nesta estrutura o
latch começa a
oscilar (Toggle)
O Latch deveria mudar de estado a cada evento de relógio.
Para solucionar esta problema devemos usar a estrutura
Master/Slave (Mestre/Escravo).
Latches e Flip-
Flip-Flops
Flip-Flop
– São componentes de memória, que diferentemente dos
latches, permitem que suas saídas mudem apenas na
transição do relógio ou clock.
• Flip-Flop que dispara na subida do relógio (positive edge-
triggered). Mostra suas entradas na saída quando o clock
vai de do nível lógico’0’ para o nível lógico ‘1’.
• Flip-Flop que dispara na descida do relógio (negative
edge-triggered). Mostra suas entradas na saída quando o
clock vai de do nível lógico’1’ para o nível lógico ‘0’.
• Flip-Flop Mestre-Escravo
Latches e Flip-
Flip-Flops - RS
Flip-Flop mestre-Escravo
Estágio Mestre Estágio Escravo
R \P \Q
R \Q R \Q
R-S R-S
Latch Latch
S Q S Q
S P Q
Clk
Clk
1
0
S
1
0
R
1
2 t 2 t
0
P
1
0 2 t
Q
1
0
clock p
K \P \Q
R \Q R \Q
R-S R-S
Latch Latch
S Q P S Q
J Q
Clk
P Master
\ P outputs
Q
Slave
\Q outputs
Flip-Flop tipo D
Características
– Flip-Flop tipo D construído a partir de um Flip-Flop tipo RS
D
– A saída recebe a entrada Q 0 1
– Equação de próximo estado: 0 0 1
Estado presente
Próximo estado D Q 1 0 1
Clk Q´ Q+ = D
D Q Q+ R S
0 0 0 X 0 Equação de próximo estado
1 0 1 0 1 Q+ = D(t)
1 1 1 0 X Flip-Flop D implementado a
0 1 0 1 0 partir de Flip-Flop tipo RS
D D Q
Q 0 1 S Q
Q 0 1
C
0 0 1 0 X 0 D
R Q
1 0 X 1 1 0
S=D R=D
Flip-Flop tipo D a partir de FF JK
Características
– Flip-Flop tipo D construído a partir de um Flip-Flop tipo JK
D
– Equação de próximo estado: Q 0 1
Q(t+δ ) = D(t) 0 0 1
1 0 1
Q+ = D
D = Q = 1, Q+ = 1 D = Q= 0, Q+ = 0
Então J = X, K=0 Então J = 0, K = X Q
J Q
D D C
D
Q 0 1 Q 0 1 K Q
0 0 1 0 X X
1 X X 1 1 0
J= D K =D Flip-Flop D implementado a
partir de Flip-Flop tipo JK
Flip-Flop tipo T
Características
– Flip-Flop tipo T construído a partir de um Flip-Flop tipo JK
– A saída Q é invertida sempre que T =´1´.
– Equação de próximo estado: Q(t+δ ) = T(t)Q(t)+T(t)Q(t)
T Q Q+ J K
0 0 0 0 X
1 0 1 1 X Flip-Flop T implementado a
1 1 0 X 1 partir de Flip-Flop tipo JK
0 1 1 X 0
T T
0 1 0 1 Q
Q Q J Q
0 0 1 0 X X C
T
K Q
1 X X 1 0 1
J= T K=T
Flip-Flops
Tabela verdade dos Flip-Flops
Q Q+ R S J K T D
0 0 X 0 0 X 0 0
0 1 0 1 1 X 1 1
1 0 1 0 X 1 1 0
1 1 0 X X 0 0 1
D: Q+ = D
J-K: Q+ = J Q + K Q
T: Q+ = T Q + T Q
Flip-Flops
Características
R-S Clocked Latch:
Usado como elemento de memória.
Fundamental na construção de outros tipos de Flip-Flops.
Flip-Flop J-K
Construção versátil
Pode ser usado na construção de Flip-Flops D e T
Usualmente requer menos lógica para implementar controles
sequênciais
Flip-FlopD
Reduz conexões, preferível em projetos VLSI
Técnica simples em projetos
Melhor escolha para registradores
Flip-Flop T
Não existe na realidade. São construídos a partir de Flip-Flops JK.
Usualmente é uma boa escolha em projetos de contadores.
Latches e Flip-
Flip-Flops - RS
Flip-Flop - trigado na
subida do relógio
Dispositivo que dispara, ou seja, carrega o
7474
dado de entrada na descida do relógio
D Q (Negative Edge Triggered).
Clk
Latch - sensível
a nível
7476* Dispositivo no qual a informação de entrada
fica disponível na saída enquanto o relógio
D Q estiver ativado (enable).
Diagrama de Tempo
D
Flip-Flop
Clk
informação
7474 segura quando
D Q o relógio vai
Q para ‘1’
7474
Latch Clk
7476
Q
D Q 7476
informação
Clk segura com
o clk =‘1’
Exemplo circuito sequencial – utilizando latch tipo D
a b c
1010 100 011
1 0 1 D Q D Q D Q
C Q C Q C Q
C Q C Q C Q
Mudança de estado
D=1 D=0 D=1
Flip-Flop a=0 a= 1 a= 0 a= 1
b=0 b=0 b= 1 b= 0
c=0 c=0 c= 0 c= 1
‘1’ J Q J Q J Q
C C C
K Q K Q K Q
clock
Exercício
Flip-Flop trigado na borda - Entender seu funcionamento
– Além do FF tipo Master-Slave existem dois outros modelos
largamente utilizados:
• Positive edge-triggered (Trigado na borda positiva 0 → 1), ou
seja na subida do relógio.
• Negative edge-triggered (Trigado na borda negativa 1 → 0), ou
seja na descida do relógio.
Exemplo (FF-D trigado na descida)
segura D quando
D D o clock vai para ‘0’
R clock
Q
clock
S \Q D
Q
segura D quando
D D o clock vai para ‘0’