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WO2024157707A1 - 半導体装置 - Google Patents

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WO2024157707A1
WO2024157707A1 PCT/JP2023/046439 JP2023046439W WO2024157707A1 WO 2024157707 A1 WO2024157707 A1 WO 2024157707A1 JP 2023046439 W JP2023046439 W JP 2023046439W WO 2024157707 A1 WO2024157707 A1 WO 2024157707A1
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WO
WIPO (PCT)
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gate
transistor
resistance
pad
internal
Prior art date
Application number
PCT/JP2023/046439
Other languages
English (en)
French (fr)
Inventor
透 日吉
Original Assignee
住友電気工業株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 住友電気工業株式会社 filed Critical 住友電気工業株式会社
Publication of WO2024157707A1 publication Critical patent/WO2024157707A1/ja

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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N

Definitions

  • This disclosure relates to a semiconductor device.
  • a semiconductor device in which multiple transistors are provided on an insulating substrate.
  • the semiconductor device disclosed herein comprises a gate terminal, a gate wiring electrically connected to the gate terminal, a first transistor having a first gate pad electrically connected to the gate wiring, and a second transistor having a second gate pad electrically connected to the gate wiring in parallel with the first transistor, a first signal path length between the first gate pad and the gate terminal being shorter than a second signal path length between the second gate pad and the gate terminal, and a first internal gate resistance of the first transistor being higher than a second internal gate resistance of the second transistor.
  • FIG. 1 is a plan view showing a semiconductor device according to an embodiment.
  • FIG. 2 is a schematic diagram showing the signal path length of a control signal in the semiconductor device according to the embodiment.
  • the present disclosure aims to provide a semiconductor device that can suppress differences in gate resistance between multiple transistors.
  • a semiconductor device includes a gate terminal, a gate wiring electrically connected to the gate terminal, a first transistor having a first gate pad electrically connected to the gate wiring, and a second transistor having a second gate pad electrically connected to the gate wiring in parallel with the first transistor, a first signal path length between the first gate pad and the gate terminal being shorter than a second signal path length between the second gate pad and the gate terminal, and a first internal gate resistance of the first transistor being higher than a second internal gate resistance of the second transistor.
  • the wiring resistance between the first gate pad and the gate terminal is lower than the wiring resistance between the second gate pad and the gate terminal.
  • the first internal gate resistance is higher than the second internal gate resistance. Therefore, the difference between the sum of the wiring resistance between the first gate pad and the gate terminal and the first internal gate resistance and the sum of the wiring resistance between the second gate pad and the gate terminal and the second internal gate resistance is suppressed to a small value. This makes it possible to suppress the difference in gate resistance between the first transistor and the second transistor.
  • the gate wiring may include a third transistor having a third gate pad electrically connected in parallel with the first transistor, a third signal path length between the third gate pad and the gate terminal may be longer than the first signal path length and shorter than the second signal path length, and a third internal gate resistance of the third transistor may be lower than the first internal gate resistance and higher than the second internal gate resistance.
  • the difference in gate resistance between the first transistor and the third transistor may be suppressed, and the difference in gate resistance between the third transistor and the second transistor may be suppressed.
  • the semiconductor device may further include a plurality of transistors having gate pads electrically connected to the gate wiring, and the first signal path length may be the shortest among the first signal path length, the second signal path length, and a plurality of signal path lengths between the gate pad and the gate terminal, and the second signal path length may be the longest among the first signal path length, the second signal path length, and a plurality of signal path lengths between the gate pad and the gate terminal.
  • the difference in gate resistance between the first transistor, the second transistor, and the plurality of transistors can be suppressed.
  • the first internal gate resistance may be the highest among the first internal gate resistance, the second internal gate resistance, and the internal gate resistance of each of the plurality of transistors
  • the second internal gate resistance may be the lowest among the first internal gate resistance, the second internal gate resistance, and the internal gate resistance of each of the plurality of transistors. In this case, it is particularly easy to suppress the difference in gate resistance between the first transistor, the second transistor, and the plurality of transistors.
  • the first transistor and the second transistor may include at least one selected from the group consisting of silicon carbide, silicon, gallium nitride, and gallium oxide.
  • the semiconductor device can be easily used in a power module, etc.
  • the semiconductor device may further include an insulating substrate on which the gate wiring is formed, a first wire connecting the gate wiring to the first gate pad, a second wire connecting the gate wiring to the second gate pad, and a third wire connecting the gate terminal to the gate wiring.
  • the semiconductor device is easy to assemble.
  • the first transistor may have a first mark reflecting the first internal gate resistance
  • the second transistor may have a second mark reflecting the second internal gate resistance. In this case, it is easy to recognize the first internal gate resistance of the first transistor and the second internal gate resistance of the second transistor when assembling a semiconductor device.
  • the first internal gate resistor and the second internal gate resistor may be 50 ⁇ or less. In this case, it is easy to suppress heat generation during operation of the first transistor and the second transistor, and it is easy to suppress power consumption.
  • FIG. 1 is a plan view showing a semiconductor device according to an embodiment of the present invention.
  • the semiconductor device 1 As shown in FIG. 1, the semiconductor device 1 according to the embodiment has an insulating substrate 10, a gate pattern 11, a source pattern 12, a drain pattern 13, transistors 20A, 20B, 20C, and 20D, a gate terminal 51, a source terminal 52, and a drain terminal 53.
  • the semiconductor device 1 further has wires 31A, 31B, 31C, 31D, 41, 42, and 43.
  • the transistors 20A, 20B, 20C, and 20D are, for example, field effect transistors (FETs).
  • the insulating substrate 10 has a bottom surface (-Z side surface) and a top surface (+Z side surface) opposite the bottom surface, and the gate pattern 11, the source pattern 12 and the drain pattern 13 are provided on the top surface of the insulating substrate 10.
  • the material of the insulating substrate 10 is, for example, silicon nitride (SiN), aluminum oxide (Al 2 O 3 ) or aluminum nitride (AlN).
  • the material of the gate pattern 11, the source pattern 12 and the drain pattern 13 is, for example, copper (Cu).
  • the gate pattern 11 has a rectangular planar shape with its longitudinal direction along the X-axis direction.
  • the drain pattern 13 has a rectangular planar shape with its longitudinal direction along the X-axis direction.
  • the drain pattern 13 is on the -Y side of the gate pattern 11.
  • the source pattern 12 has an L-shaped planar shape, and has a portion on the -Y side of the drain pattern 13 and a portion on the -X side of the drain pattern 13.
  • the -Y side portion of the drain pattern 13 has a rectangular planar shape with its longitudinal direction along the X-axis direction, and the -X side portion of the drain pattern 13 has a rectangular planar shape with its longitudinal direction along the Y-axis direction.
  • the gate pattern 11 is an example of gate wiring.
  • Transistor 20A mainly has a silicon carbide substrate, a gate pad 21A, a source pad 22A, a drain pad (not shown), a passivation film 23A, and a marker 24A.
  • Transistor 20A includes one or more transistor cells, and a gate electrode is provided for each transistor cell.
  • the silicon carbide substrate of transistor 20A has a lower surface and an upper surface opposite to the lower surface. Gate pad 21A and source pad 22A are provided on the upper surface, and the drain pad is provided on the lower surface.
  • the silicon carbide substrate includes a silicon carbide single crystal substrate and a silicon carbide epitaxial layer formed on the silicon carbide single crystal substrate. Passivation film 23A covers silicon carbide substrate, gate pad 21A, and source pad 22A.
  • a gate opening exposing gate pad 21A and a source opening exposing source pad 22A are formed in passivation film 23A.
  • the mark 24A is formed on the upper surface of the passivation film 23A.
  • the transistor 20A has an internal gate resistor R1A.
  • the internal gate resistor R1A is an electrical resistance between the gate pad 21A and the gate electrode of the transistor cell.
  • the transistor 20A is an example of a first transistor, and the gate pad 21A is an example of a first gate pad.
  • the internal gate resistor R1A is an example of a first internal gate resistor.
  • Transistor 20B mainly has a silicon carbide substrate, a gate pad 21B, a source pad 22B, a drain pad (not shown), a passivation film 23B, and a marker 24B.
  • Transistor 20B includes one or more transistor cells, and a gate electrode is provided for each transistor cell.
  • the silicon carbide substrate of transistor 20B has a lower surface and an upper surface opposite to the lower surface. Gate pad 21B and source pad 22B are provided on the upper surface, and the drain pad is provided on the lower surface.
  • the silicon carbide substrate includes a silicon carbide single crystal substrate and a silicon carbide epitaxial layer formed on the silicon carbide single crystal substrate. Passivation film 23B covers the silicon carbide substrate, gate pad 21B, and source pad 22B.
  • a gate opening exposing gate pad 21B and a source opening exposing source pad 22B are formed in passivation film 23B.
  • Mark 24B is formed on the upper surface of passivation film 23B.
  • Transistor 20B has an internal gate resistor R1B.
  • the internal gate resistor R1B is an electrical resistance between gate pad 21B and the gate electrode of the transistor cell.
  • Transistor 20B is an example of a third transistor, and gate pad 21B is an example of a third gate pad.
  • the internal gate resistor R1B is an example of a third internal gate resistor.
  • Transistor 20C mainly has a silicon carbide substrate, a gate pad 21C, a source pad 22C, a drain pad (not shown), a passivation film 23C, and a marker 24C.
  • Transistor 20C includes one or more transistor cells, and a gate electrode is provided for each transistor cell.
  • the silicon carbide substrate of transistor 20C has a lower surface and an upper surface opposite to the lower surface. Gate pad 21C and source pad 22C are provided on the upper surface, and the drain pad is provided on the lower surface.
  • the silicon carbide substrate includes a silicon carbide single crystal substrate and a silicon carbide epitaxial layer formed on the silicon carbide single crystal substrate. Passivation film 23C covers the silicon carbide substrate, gate pad 21C, and source pad 22C.
  • a gate opening exposing gate pad 21C and a source opening exposing source pad 22C are formed in passivation film 23C.
  • Mark 24C is formed on the upper surface of passivation film 23C.
  • Transistor 20C has an internal gate resistor R1C.
  • the internal gate resistor R1C is an electrical resistance between gate pad 21C and the gate electrode of the transistor cell.
  • Transistor 20C is another example of a third transistor, and gate pad 21C is another example of a third gate pad.
  • the internal gate resistor R1C is another example of a third internal gate resistor.
  • Transistor 20D mainly has a silicon carbide substrate, a gate pad 21D, a source pad 22D, a drain pad (not shown), a passivation film 23D, and a marker 24D.
  • Transistor 20D includes one or more transistor cells, and a gate electrode is provided for each transistor cell.
  • the silicon carbide substrate of transistor 20D has a lower surface and an upper surface opposite to the lower surface. Gate pad 21D and source pad 22D are provided on the upper surface, and the drain pad is provided on the lower surface.
  • the silicon carbide substrate includes a silicon carbide single crystal substrate and a silicon carbide epitaxial layer formed on the silicon carbide single crystal substrate. Passivation film 23D covers silicon carbide substrate, gate pad 21D, and source pad 22D.
  • a gate opening exposing gate pad 21D and a source opening exposing source pad 22D are formed in passivation film 23D.
  • Mark 24D is formed on the upper surface of passivation film 23D.
  • Transistor 20D has an internal gate resistor R1D.
  • the internal gate resistor R1D is an electrical resistance between gate pad 21D and the gate electrode of the transistor cell.
  • Transistor 20D is an example of a second transistor, and gate pad 21D is an example of a second gate pad.
  • the internal gate resistor R1D is an example of a second internal gate resistor.
  • the internal gate resistance R1A of transistor 20A is higher than the internal gate resistance R1B of transistor 20B.
  • the internal gate resistance R1B of transistor 20B is higher than the internal gate resistance R1C of transistor 20C.
  • the internal gate resistance R1C of transistor 20C is higher than the internal gate resistance R1D of transistor 20D.
  • the internal gate resistances R1A, R1B, R1C and R1D depend mainly on the electrical resistance of the gate electrode material, e.g., polycrystalline silicon.
  • the labels 24A, 24B, 24C and 24D reflect the internal gate resistances R1A, R1B, R1C and R1D, respectively.
  • the labels 24A, 24B, 24C and 24D may also directly indicate the internal gate resistances R1A, R1B, R1C and R1D, respectively.
  • the markers 24A, 24B, 24C, and 24D may indicate identification numbers such as product numbers of the transistors 20A, 20B, 20C, and 20D, respectively, and the internal gate resistance for each identification number may be recorded in a recording medium such as a database.
  • the marker 24A is an example of a first marker
  • the marker 24D is an example of a second marker.
  • Transistors 20A, 20B, 20C, and 20D are provided on the drain pattern 13.
  • Transistor 20B is on the +X side of transistor 20A
  • transistor 20C is on the +X side of transistor 20B
  • transistor 20D is on the +X side of transistor 20C. That is, transistors 20B and 20C are between transistors 20A and 20D
  • transistor 20B is between transistors 20A and 20C
  • transistor 20C is between transistors 20B and 20D.
  • the drain pads of transistors 20A, 20B, 20C, and 20D are joined to the drain pattern 13 by a conductive bonding material.
  • the material of the conductive bonding material is, for example, a solder such as a lead-free solder containing tin (Sn).
  • Gate pads 21A, 21B, 21C, and 21D are connected to gate pattern 11 by wires 31A, 31B, 31C, and 31D, respectively. That is, gate pads 21A, 21B, 21C, and 21D are electrically connected to gate pattern 11. The number of wires 31A, 31B, 31C, and 31D may each be one. Wire 31B is connected to gate pattern 11 on the +X side of wire 31A, wire 31C is connected to gate pattern 11 on the +X side of wire 31B, and wire 31D is connected to gate pattern 11 on the +X side of wire 31C.
  • wires 31B and 31C are connected to gate pattern 11 between wire 31A and wire 31D
  • wire 31B is connected to gate pattern 11 between wire 31A and wire 31C
  • wire 31C is connected to gate pattern 11 between wire 31B and wire 31D.
  • the material of wires 31A, 31B, 31C, and 31D is, for example, gold (Au).
  • Wire 31A is an example of a first wire
  • wire 31D is an example of a second wire.
  • Source pads 22A, 22B, 22C, and 22D are connected to source pattern 12 by wires 32A, 32B, 32C, and 32D, respectively. That is, source pads 22A, 22B, 22C, and 22D are electrically connected to source pattern 12.
  • the number of wires 32A, 32B, 32C, and 32D may be multiple. Wire 32B is connected to source pattern 12 on the +X side of wire 32A, wire 32C is connected to source pattern 12 on the +X side of wire 32B, and wire 32D is connected to source pattern 12 on the +X side of wire 32C.
  • wires 32B and 32C are connected to source pattern 12 between wire 32A and wire 32D
  • wire 32B is connected to source pattern 12 between wire 32A and wire 32C
  • wire 32C is connected to source pattern 12 between wire 32B and wire 32D.
  • the material of wires 32A, 32B, 32C and 32D is, for example, gold (Au).
  • the gate terminal 51, source terminal 52, and drain terminal 53 are provided, for example, on the upper surface of the insulating substrate 10.
  • the gate terminal 51 is provided near the gate pattern 11 on the +Y side of the gate pattern 11.
  • the gate terminal 51 is connected to the gate pattern 11 by a wire 41. That is, the gate terminal 51 is electrically connected to the gate pattern 11.
  • the wire 41 is connected to the gate pattern 11 on the -X side of the wires 31A, 31B, 31C, and 31D.
  • the source terminal 52 is provided near the source pattern 12 on the -X side of the source pattern 12.
  • the source terminal 52 is connected to the source pattern 12 by a wire 42. That is, the source terminal 52 is electrically connected to the source pattern 12.
  • the drain terminal 53 is provided near the drain pattern 13 on the +X side of the drain pattern 13.
  • the drain terminal 53 is connected to the drain pattern 13 by a wire 43. That is, the drain terminal 53 is electrically connected to the drain pattern 13.
  • the number of wires 41 may be one.
  • the number of wires 42 and 43 may be multiple.
  • the material of wires 41, 42, and 43 is, for example, gold (Au).
  • Wire 41 is an example of a third wire.
  • Control signals for transistors 20A, 20B, 20C, and 20D are input to gate terminal 51.
  • the control signals input to gate terminal 51 are transmitted to gate pads 21A, 21B, 21C, and 21D via wire 41, gate pattern 11, and wires 31A, 31B, 31C, or 31D.
  • Figure 2 is a schematic diagram showing the signal path length of the control signal in semiconductor device 1.
  • the length of wire 41 is L0, and the lengths of wires 31A, 31B, 31C, and 31D are L2A, L2B, L2C, and L2D, respectively. Excluding manufacturing errors, lengths L2A, L2B, L2C, and L2D are equal to one another.
  • the distances between the connection point of wire 41 and the connection points of wires 31A, 31B, 31C, and 31D on gate pattern 11 are L1A, L1B, L1C, and L1D, respectively. Length L1B is longer than length L1A, length L1C is longer than length L1B, and length L1D is longer than length L1C.
  • the signal path length (L0+L1A+L2A) between gate pad 21A and gate terminal 51 is shorter than the signal path length (L0+L1B+L2B) between gate pad 21B and gate terminal 51. Therefore, the gate wiring resistance R2A between gate terminal 51 and gate pad 21A is lower than the gate wiring resistance R2B between gate terminal 51 and gate pad 21B.
  • the signal path length (L0+L1A+L2A) between gate pad 21A and gate terminal 51 is an example of a first signal path length.
  • the signal path length (L0+L1B+L2B) between gate pad 21B and gate terminal 51 is an example of a third signal path length.
  • the signal path length (L0+L1B+L2B) between gate pad 21B and gate terminal 51 is shorter than the signal path length (L0+L1C+L2C) between gate pad 21C and gate terminal 51. Therefore, the gate wiring resistance R2B between gate terminal 51 and gate pad 21B is lower than the gate wiring resistance R2C between gate terminal 51 and gate pad 21C.
  • the signal path length (L0+L1C+L2C) between gate pad 21C and gate terminal 51 is another example of a third signal path length.
  • the signal path length (L0+L1C+L2C) between gate pad 21C and gate terminal 51 is shorter than the signal path length (L0+L1D+L2D) between gate pad 21D and gate terminal 51. Therefore, the gate wiring resistance R2C between gate terminal 51 and gate pad 21C is lower than the gate wiring resistance R2D between gate terminal 51 and gate pad 21D.
  • the signal path length (L0+L1D+L2D) between gate pad 21D and gate terminal 51 is another example of the second signal path length.
  • the internal gate resistance R1A is higher than the internal gate resistance R1B, the internal gate resistance R1B is higher than the internal gate resistance R1C, and the internal gate resistance R1C is higher than the internal gate resistance R1D.
  • the internal gate resistance R1A is the highest, and the internal gate resistance R1D is the lowest.
  • the gate wiring resistance R2A is lower than the gate wiring resistance R2B, the gate wiring resistance R2B is lower than the gate wiring resistance R2C, and the gate wiring resistance R2C is lower than the gate wiring resistance R2D.
  • the difference between the gate resistance (R1A+R2A) between the gate terminal 51 and the gate electrode of transistor 20A and the gate resistance (R1B+R2B) between the gate terminal 51 and the gate electrode of transistor 20B is suppressed to a small value.
  • the difference between the gate resistance (R1B+R2B) between the gate terminal 51 and the gate electrode of transistor 20B and the gate resistance (R1C+R2C) between the gate terminal 51 and the gate electrode of transistor 20C is suppressed to a small value.
  • the difference between the gate resistance (R1C+R2C) between the gate terminal 51 and the gate electrode of transistor 20C and the gate resistance (R1D+R2D) between the gate terminal 51 and the gate electrode of transistor 20D is suppressed to a small value.
  • the deviation in operation timing caused by differences in gate resistance between transistors 20A, 20B, 20C, and 20D it is possible to suppress the deviation in turn-on and turn-off timing between transistors 20A, 20B, 20C, and 20D.
  • By suppressing the deviation in operation timing it is possible to suppress the difference in current flowing through transistors 20A, 20B, 20C, and 20D.
  • Transistors 20A, 20B, 20C, and 20D may contain at least one selected from the group consisting of silicon carbide, silicon, gallium nitride, and gallium oxide. In this case, semiconductor device 1 is easy to use in a power module, etc. In particular, when a high-voltage material is used, semiconductor device 1 is suitable for a power module. Transistors 20A, 20B, 20C, and 20D may contain the same material as each other, and may be made of the same material as each other. Also, some of transistors 20A, 20B, 20C, and 20D may contain a material different from the other parts, and may be made of a material different from the other parts. For example, two of transistors 20A, 20B, 20C, and 20D may contain silicon carbide, and the other two may contain gallium nitride.
  • the semiconductor device 1 has an insulating substrate 10, wires 31A, 31B, 31C, and 31D, and wire 41, making it easy to assemble the semiconductor device 1. Also, the transistors 20A, 20B, 20C, and 20D have the marks 24A, 24B, 24C, and 24D, respectively, making it easy to recognize the internal gate resistances of the transistors 20A, 20B, 20C, and 20D when assembling the semiconductor device 1, and facilitating accurate placement of the transistors 20A, 20B, 20C, and 20D.
  • the number of transistors included in the semiconductor device is not particularly limited as long as it is two or more.
  • transistor 20B when focusing on transistors 20A and 20B, transistor 20B may be considered as an example of a second transistor.
  • transistor 20B when focusing on transistors 20B and 20C, transistor 20B may be considered as an example of a first transistor, and transistor 20C may be considered as an example of a second transistor.
  • transistor 20C when focusing on transistors 20A, 20B, and 20C, transistor 20C may be considered as an example of a second transistor.
  • transistor 20B when focusing on transistors 20B, 20C, and 20D, transistor 20B may be considered as an example of a first transistor.
  • the internal gate resistance of each of transistors 20A, 20B, 20C, and 20D may be 50 ⁇ or less, 10 ⁇ or less, or 2 ⁇ or less. The lower the internal gate resistance, the easier it is to suppress heat generation during operation and the easier it is to suppress power consumption.
  • the internal gate resistance of a transistor can be measured by preparing a discrete package such as a TO-247 that contains the transistor, and using a device capable of measuring internal gate resistance such as the Teseq Internal Gate Parasitic Resistance Tester (3041-R). During the manufacturing stage of a semiconductor device, if the distribution of internal gate resistance within the surface of the wafer from which the transistors are cut is known, it may be possible to identify the internal gate resistance according to the position of the transistor within the wafer surface.
  • an insulated gate bipolar transistor may be used as the transistor.

Landscapes

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Abstract

半導体装置は、ゲート端子と、前記ゲート端子に電気的に接続されたゲート配線と、前記ゲート配線に電気的に接続された第１ゲートパッドを有する第１トランジスタと、前記ゲート配線に、前記第１トランジスタと並列に電気的に接続された第２ゲートパッドを有する第２トランジスタと、を有し、前記第１ゲートパッドと前記ゲート端子との間の第１信号経路長は、前記第２ゲートパッドと前記ゲート端子との間の第２信号経路長よりも短く、前記第１トランジスタの第１内部ゲート抵抗は、前記第２トランジスタの第２内部ゲート抵抗よりも高い。

Description

半導体装置
　本開示は、半導体装置に関する。
　本出願は、２０２３年１月２３日出願の日本出願第２０２３－００８３８７号に基づく優先権を主張し、前記日本出願に記載された全ての記載内容を援用するものである。
　絶縁基板の上に複数のトランジスタが設けられた半導体装置が知られている。
日本国特開２００５－１３６２２９号公報 国際公開第２０１５／０３３４７６号
　本開示の半導体装置は、ゲート端子と、前記ゲート端子に電気的に接続されたゲート配線と、前記ゲート配線に電気的に接続された第１ゲートパッドを有する第１トランジスタと、前記ゲート配線に、前記第１トランジスタと並列に電気的に接続された第２ゲートパッドを有する第２トランジスタと、を有し、前記第１ゲートパッドと前記ゲート端子との間の第１信号経路長は、前記第２ゲートパッドと前記ゲート端子との間の第２信号経路長よりも短く、前記第１トランジスタの第１内部ゲート抵抗は、前記第２トランジスタの第２内部ゲート抵抗よりも高い。
図１は、実施形態に係る半導体装置を示す平面図である。 図２は、実施形態に係る半導体装置における制御信号の信号経路長を示す模式図である。
　［本開示が解決しようとする課題］
　従来の半導体装置においては、複数のトランジスタの間でゲート抵抗の相違が大きくなるおそれがある。
　本開示は、複数のトランジスタの間でのゲート抵抗の相違を抑制できる半導体装置を提供することを目的とする。
　［本開示の効果］
　本開示によれば、複数のトランジスタの間でのゲート抵抗の相違を抑制できる。
　実施するための形態について、以下に説明する。
　［本開示の実施形態の説明］
　最初に本開示の実施態様を列記して説明する。以下の説明では、同一または対応する要素には同一の符号を付し、それらについて同じ説明は繰り返さない。以下の説明では、ＸＹＺ直交座標系を用いるが、当該座標系は、説明のために定めるものであって、半導体装置の姿勢について限定するものではない。また、任意の点からみて、＋Ｚ側を上方、上側または上ということがあり、－Ｚ側を下方、下側または下ということがある。本開示において、「平面視」とは、対象物を上方か見ることをいい、「平面形状」とは、対象物を上方から見た形状のことをいう。
　〔１〕　本開示の一態様に係る半導体装置は、ゲート端子と、前記ゲート端子に電気的に接続されたゲート配線と、前記ゲート配線に電気的に接続された第１ゲートパッドを有する第１トランジスタと、前記ゲート配線に、前記第１トランジスタと並列に電気的に接続された第２ゲートパッドを有する第２トランジスタと、を有し、前記第１ゲートパッドと前記ゲート端子との間の第１信号経路長は、前記第２ゲートパッドと前記ゲート端子との間の第２信号経路長よりも短く、前記第１トランジスタの第１内部ゲート抵抗は、前記第２トランジスタの第２内部ゲート抵抗よりも高い。
　第１ゲートパッドとゲート端子との間の第１信号経路長が第２ゲートパッドとゲート端子との間の第２信号経路長よりも短いため、第１ゲートパッドとゲート端子との間の配線抵抗が第２ゲートパッドとゲート端子との間の配線抵抗よりも低い。また、第１内部ゲート抵抗が第２内部ゲート抵抗よりも高い。従って、第１ゲートパッドとゲート端子との間の配線抵抗と第１内部ゲート抵抗との和と、第２ゲートパッドとゲート端子との間の配線抵抗と第２内部ゲート抵抗との和との間の相違が小さく抑制される。このため、第１トランジスタと第２トランジスタとの間でのゲート抵抗の相違を抑制できる。
　〔２〕　〔１〕において、前記ゲート配線に、前記第１トランジスタと並列に電気的に接続された第３ゲートパッドを有する第３トランジスタを有し、前記第３ゲートパッドと前記ゲート端子との間の第３信号経路長は、前記第１信号経路長よりも長く、前記第２信号経路長よりも短く、前記第３トランジスタの第３内部ゲート抵抗は、前記第１内部ゲート抵抗よりも低く、前記第２内部ゲート抵抗よりも高くてもよい。この場合、第１トランジスタと第３トランジスタとの間でのゲート抵抗の相違を抑制でき、第３トランジスタと第２トランジスタとの間でのゲート抵抗の相違を抑制できる。
　〔３〕　〔１〕において、前記ゲート配線に電気的に接続されたゲートパッドを有する複数のトランジスタを更に有し、前記第１信号経路長は、前記第１信号経路長と、前記第２信号経路長と、前記ゲートパッドと前記ゲート端子との間の複数の信号経路長とのうちで最も短く、前記第２信号経路長は、前記第１信号経路長と、前記第２信号経路長と、前記ゲートパッドと前記ゲート端子との間の複数の信号経路長とのうちで最も長くてもよい。この場合、第１トランジスタ、第２トランジスタおよび複数のトランジスタの間でのゲート抵抗の相違を抑制できる。
　〔４〕　〔３〕において、前記第１内部ゲート抵抗は、前記第１内部ゲート抵抗と、前記第２内部ゲート抵抗と、前記複数のトランジスタの各々の内部ゲート抵抗とのうちで最も高く、前記第２内部ゲート抵抗は、前記第１内部ゲート抵抗と、前記第２内部ゲート抵抗と、前記複数のトランジスタの各々の内部ゲート抵抗とのうちで最も低くてもよい。この場合、第１トランジスタ、第２トランジスタおよび複数のトランジスタの間でのゲート抵抗の相違を特に抑制しやすい。
　〔５〕　〔１〕から〔４〕のいずれかにおいて、前記第１トランジスタおよび前記第２トランジスタは、炭化珪素、シリコン、窒化ガリウムおよび酸化ガリウムからなる群から選択された少なくとも１種を含んでもよい。この場合、半導体装置をパワーモジュール等に使用しやすい。
　〔６〕　〔１〕から〔５〕のいずれかにおいて、前記ゲート配線が形成された絶縁基板と、前記ゲート配線と前記第１ゲートパッドとを接続する第１ワイヤと、前記ゲート配線と前記第２ゲートパッドとを接続する第２ワイヤと、前記ゲート端子と前記ゲート配線とを接続する第３ワイヤと、を有してもよい。この場合、半導体装置を組み立てやすい。
　〔７〕　〔１〕から〔６〕のいずれかにおいて、前記第１トランジスタは前記第１内部ゲート抵抗を反映する第１標識を有し、前記第２トランジスタは前記第２内部ゲート抵抗を反映する第２標識を有してもよい。この場合、半導体装置を組み立てる際に、第１トランジスタの第１内部ゲート抵抗および第２トランジスタの第２内部ゲート抵抗を認識しやすい。
　〔８〕　〔１〕から〔７〕のいずれかにおいて、前記第１内部ゲート抵抗および前記第２内部ゲート抵抗は、５０Ω以下であってもよい。この場合、第１トランジスタおよび第２トランジスタの動作時の発熱を抑制しやすく、消費電力を抑制しやすい。
　［本開示の実施形態］
　実施形態は半導体装置に関する。図１は、実施形態に係る半導体装置を示す平面図である。
　図１に示すように、実施形態に係る半導体装置１は、絶縁基板１０と、ゲートパターン１１と、ソースパターン１２と、ドレインパターン１３と、トランジスタ２０Ａ、２０Ｂ、２０Ｃおよび２０Ｄと、ゲート端子５１と、ソース端子５２と、ドレイン端子５３とを有する。半導体装置１は、更に、ワイヤ３１Ａ、３１Ｂ、３１Ｃ、３１Ｄ、４１、４２および４３を有する。トランジスタ２０Ａ、２０Ｂ、２０Ｃおよび２０Ｄは、例えば電界効果トランジスタ（ｆｉｅｌｄ　ｅｆｆｅｃｔ　ｔｒａｎｓｉｓｔｏｒ：ＦＥＴ）である。
　絶縁基板１０は、下面（－Ｚ側の面）と、下面とは反対の上面（＋Ｚ側の面）とを有し、ゲートパターン１１、ソースパターン１２およびドレインパターン１３は絶縁基板１０の上面に設けられている。絶縁基板１０の材料は、例えば窒化珪素（ＳｉＮ）、酸化アルミニウム（Ａｌ２Ｏ３）または窒化アルミニウム（ＡｌＮ）である。ゲートパターン１１、ソースパターン１２およびドレインパターン１３の材料は、例えば銅（Ｃｕ）である。
　ゲートパターン１１は、Ｘ軸方向に沿う長手方向を備えた長方形状の平面形状を有する。ドレインパターン１３は、Ｘ軸方向に沿う長手方向を備えた長方形状の平面形状を有する。ドレインパターン１３はゲートパターン１１の－Ｙ側にある。ソースパターン１２はＬ字型の平面形状を有し、ドレインパターン１３の－Ｙ側の部分と、ドレインパターン１３の－Ｘ側の部分とを有する。ドレインパターン１３の－Ｙ側の部分は、Ｘ軸方向に沿う長手方向を備えた長方形状の平面形状を有し、ドレインパターン１３の－Ｘ側の部分は、Ｙ軸方向に沿う長手方向を備えた長方形状の平面形状を有する。ゲートパターン１１はゲート配線の一例である。
　トランジスタ２０Ａは、主として、炭化珪素基板と、ゲートパッド２１Ａと、ソースパッド２２Ａと、ドレインパッド（図示せず）と、パッシベーション膜２３Ａと、標識２４Ａとを有する。トランジスタ２０Ａは１又は２以上のトランジスタセルを含み、トランジスタセル毎にゲート電極が設けられている。トランジスタ２０Ａの炭化珪素基板は、下面と、下面とは反対の上面とを有する。ゲートパッド２１Ａおよびソースパッド２２Ａは上面に設けられ、ドレインパッドは下面に設けられている。炭化珪素基板は、炭化珪素単結晶基板と、炭化珪素単結晶基板の上に形成された炭化珪素エピタキシャル層とを含む。パッシベーション膜２３Ａは、炭化珪素基板、ゲートパッド２１Ａおよびソースパッド２２Ａを覆う。パッシベーション膜２３Ａには、ゲートパッド２１Ａが露出するゲート開口部と、ソースパッド２２Ａが露出するソース開口部とが形成されている。標識２４Ａはパッシベーション膜２３Ａの上面に形成されている。トランジスタ２０Ａは内部ゲート抵抗Ｒ１Ａを備える。内部ゲート抵抗Ｒ１Ａは、ゲートパッド２１Ａとトランジスタセルのゲート電極との間の電気抵抗である。トランジスタ２０Ａは第１トランジスタの一例であり、ゲートパッド２１Ａは第１ゲートパッドの一例である。内部ゲート抵抗Ｒ１Ａは第１内部ゲート抵抗の一例である。
　トランジスタ２０Ｂは、主として、炭化珪素基板と、ゲートパッド２１Ｂと、ソースパッド２２Ｂと、ドレインパッド（図示せず）と、パッシベーション膜２３Ｂと、標識２４Ｂとを有する。トランジスタ２０Ｂは１又は２以上のトランジスタセルを含み、トランジスタセル毎にゲート電極が設けられている。トランジスタ２０Ｂの炭化珪素基板は、下面と、下面とは反対の上面とを有する。ゲートパッド２１Ｂおよびソースパッド２２Ｂは上面に設けられ、ドレインパッドは下面に設けられている。炭化珪素基板は、炭化珪素単結晶基板と、炭化珪素単結晶基板の上に形成された炭化珪素エピタキシャル層とを含む。パッシベーション膜２３Ｂは、炭化珪素基板、ゲートパッド２１Ｂおよびソースパッド２２Ｂを覆う。パッシベーション膜２３Ｂには、ゲートパッド２１Ｂが露出するゲート開口部と、ソースパッド２２Ｂが露出するソース開口部とが形成されている。標識２４Ｂはパッシベーション膜２３Ｂの上面に形成されている。トランジスタ２０Ｂは内部ゲート抵抗Ｒ１Ｂを備える。内部ゲート抵抗Ｒ１Ｂは、ゲートパッド２１Ｂとトランジスタセルのゲート電極との間の電気抵抗である。トランジスタ２０Ｂは第３トランジスタの一例であり、ゲートパッド２１Ｂは第３ゲートパッドの一例である。内部ゲート抵抗Ｒ１Ｂは第３内部ゲート抵抗の一例である。
　トランジスタ２０Ｃは、主として、炭化珪素基板と、ゲートパッド２１Ｃと、ソースパッド２２Ｃと、ドレインパッド（図示せず）と、パッシベーション膜２３Ｃと、標識２４Ｃとを有する。トランジスタ２０Ｃは１又は２以上のトランジスタセルを含み、トランジスタセル毎にゲート電極が設けられている。トランジスタ２０Ｃの炭化珪素基板は、下面と、下面とは反対の上面とを有する。ゲートパッド２１Ｃおよびソースパッド２２Ｃは上面に設けられ、ドレインパッドは下面に設けられている。炭化珪素基板は、炭化珪素単結晶基板と、炭化珪素単結晶基板の上に形成された炭化珪素エピタキシャル層とを含む。パッシベーション膜２３Ｃは、炭化珪素基板、ゲートパッド２１Ｃおよびソースパッド２２Ｃを覆う。パッシベーション膜２３Ｃには、ゲートパッド２１Ｃが露出するゲート開口部と、ソースパッド２２Ｃが露出するソース開口部とが形成されている。標識２４Ｃはパッシベーション膜２３Ｃの上面に形成されている。トランジスタ２０Ｃは内部ゲート抵抗Ｒ１Ｃを備える。内部ゲート抵抗Ｒ１Ｃは、ゲートパッド２１Ｃとトランジスタセルのゲート電極との間の電気抵抗である。トランジスタ２０Ｃは第３トランジスタの他の一例であり、ゲートパッド２１Ｃは第３ゲートパッドの他の一例である。内部ゲート抵抗Ｒ１Ｃは第３内部ゲート抵抗の他の一例である。
　トランジスタ２０Ｄは、主として、炭化珪素基板と、ゲートパッド２１Ｄと、ソースパッド２２Ｄと、ドレインパッド（図示せず）と、パッシベーション膜２３Ｄと、標識２４Ｄとを有する。トランジスタ２０Ｄは１又は２以上のトランジスタセルを含み、トランジスタセル毎にゲート電極が設けられている。トランジスタ２０Ｄの炭化珪素基板は、下面と、下面とは反対の上面とを有する。ゲートパッド２１Ｄおよびソースパッド２２Ｄは上面に設けられ、ドレインパッドは下面に設けられている。炭化珪素基板は、炭化珪素単結晶基板と、炭化珪素単結晶基板の上に形成された炭化珪素エピタキシャル層とを含む。パッシベーション膜２３Ｄは、炭化珪素基板、ゲートパッド２１Ｄおよびソースパッド２２Ｄを覆う。パッシベーション膜２３Ｄには、ゲートパッド２１Ｄが露出するゲート開口部と、ソースパッド２２Ｄが露出するソース開口部とが形成されている。標識２４Ｄはパッシベーション膜２３Ｄの上面に形成されている。トランジスタ２０Ｄは内部ゲート抵抗Ｒ１Ｄを備える。内部ゲート抵抗Ｒ１Ｄは、ゲートパッド２１Ｄとトランジスタセルのゲート電極との間の電気抵抗である。トランジスタ２０Ｄは第２トランジスタの一例であり、ゲートパッド２１Ｄは第２ゲートパッドの一例である。内部ゲート抵抗Ｒ１Ｄは第２内部ゲート抵抗の一例である。
　トランジスタ２０Ａの内部ゲート抵抗Ｒ１Ａはトランジスタ２０Ｂの内部ゲート抵抗Ｒ１Ｂよりも高い。トランジスタ２０Ｂの内部ゲート抵抗Ｒ１Ｂはトランジスタ２０Ｃの内部ゲート抵抗Ｒ１Ｃよりも高い。トランジスタ２０Ｃの内部ゲート抵抗Ｒ１Ｃはトランジスタ２０Ｄの内部ゲート抵抗Ｒ１Ｄよりも高い。内部ゲート抵抗Ｒ１Ａ、Ｒ１Ｂ、Ｒ１ＣおよびＲ１Ｄは、主として、ゲート電極の材料、例えば多結晶シリコンの電気抵抗に依存する。標識２４Ａ、２４Ｂ、２４Ｃおよび２４Ｄは、それぞれ内部ゲート抵抗Ｒ１Ａ、Ｒ１Ｂ、Ｒ１ＣおよびＲ１Ｄを反映する。標識２４Ａ、２４Ｂ、２４Ｃおよび２４Ｄは、それぞれ内部ゲート抵抗Ｒ１Ａ、Ｒ１Ｂ、Ｒ１ＣおよびＲ１Ｄを直接的に表示してもよい。また、標識２４Ａ、２４Ｂ、２４Ｃおよび２４Ｄが、それぞれトランジスタ２０Ａ、２０Ｂ、２０Ｃおよび２０Ｄの製品番号等の識別番号を示し、識別番号毎の内部ゲート抵抗がデータベース等の記録媒体に記録されていてもよい。標識２４Ａは第１標識の一例であり、標識２４Ｄは第２標識の一例である。
　トランジスタ２０Ａ、２０Ｂ、２０Ｃおよび２０Ｄは、ドレインパターン１３の上に設けられている。トランジスタ２０Ｂはトランジスタ２０Ａの＋Ｘ側にあり、トランジスタ２０Ｃはトランジスタ２０Ｂの＋Ｘ側にあり、トランジスタ２０Ｄはトランジスタ２０Ｃの＋Ｘ側にある。つまり、トランジスタ２０Ｂおよび２０Ｃはトランジスタ２０Ａとトランジスタ２０Ｄとの間にあり、トランジスタ２０Ｂはトランジスタ２０Ａとトランジスタ２０Ｃとの間にあり、トランジスタ２０Ｃはトランジスタ２０Ｂとトランジスタ２０Ｄとの間にある。トランジスタ２０Ａ、２０Ｂ、２０Ｃおよび２０Ｄの各ドレインパッドが導電性接合材によりドレインパターン１３に接合されている。導電性接合材の材料は、例えば錫（Ｓｎ）を含む鉛フリーはんだ等のはんだである。
　ゲートパッド２１Ａ、２１Ｂ、２１Ｃ、２１Ｄが、それぞれワイヤ３１Ａ、３１Ｂ、３１Ｃ、３１Ｄによりゲートパターン１１に接続されている。つまり、ゲートパッド２１Ａ、２１Ｂ、２１Ｃ、２１Ｄはゲートパターン１１に電気的に接続されている。ワイヤ３１Ａ、３１Ｂ、３１Ｃ、３１Ｄの数は、それぞれ１本であってよい。ワイヤ３１Ｂはワイヤ３１Ａより＋Ｘ側でゲートパターン１１に接続され、ワイヤ３１Ｃはワイヤ３１Ｂより＋Ｘ側でゲートパターン１１に接続され、ワイヤ３１Ｄはワイヤ３１Ｃより＋Ｘ側でゲートパターン１１に接続されている。つまり、ワイヤ３１Ｂおよび３１Ｃはワイヤ３１Ａとワイヤ３１Ｄとの間でゲートパターン１１に接続され、ワイヤ３１Ｂはワイヤ３１Ａとワイヤ３１Ｃとの間でゲートパターン１１に接続され、ワイヤ３１Ｃはワイヤ３１Ｂとワイヤ３１Ｄとの間でゲートパターン１１に接続されている。ワイヤ３１Ａ、３１Ｂ、３１Ｃおよび３１Ｄの材料は、例えば金（Ａｕ）である。ワイヤ３１Ａは第１ワイヤの一例であり、ワイヤ３１Ｄは第２ワイヤの一例である。
　ソースパッド２２Ａ、２２Ｂ、２２Ｃ、２２Ｄが、それぞれワイヤ３２Ａ、３２Ｂ、３２Ｃ、３２Ｄによりソースパターン１２に接続されている。つまり、ソースパッド２２Ａ、２２Ｂ、２２Ｃ、２２Ｄはソースパターン１２に電気的に接続されている。ワイヤ３２Ａ、３２Ｂ、３２Ｃ、３２Ｄの数は、それぞれ複数本であってよい。ワイヤ３２Ｂはワイヤ３２Ａより＋Ｘ側でソースパターン１２に接続され、ワイヤ３２Ｃはワイヤ３２Ｂより＋Ｘ側でソースパターン１２に接続され、ワイヤ３２Ｄはワイヤ３２Ｃより＋Ｘ側でソースパターン１２に接続されている。つまり、ワイヤ３２Ｂおよび３２Ｃはワイヤ３２Ａとワイヤ３２Ｄとの間でソースパターン１２に接続され、ワイヤ３２Ｂはワイヤ３２Ａとワイヤ３２Ｃとの間でソースパターン１２に接続され、ワイヤ３２Ｃはワイヤ３２Ｂとワイヤ３２Ｄとの間でソースパターン１２に接続されている。ワイヤ３２Ａ、３２Ｂ、３２Ｃおよび３２Ｄの材料は、例えば金（Ａｕ）である。
　ゲート端子５１、ソース端子５２およびドレイン端子５３は、例えば絶縁基板１０の上面に設けられている。ゲート端子５１はゲートパターン１１の＋Ｙ側でゲートパターン１１の近傍に設けられている。ゲート端子５１はワイヤ４１によりゲートパターン１１に接続されている。つまり、ゲート端子５１はゲートパターン１１に電気的に接続されている。ワイヤ４１はワイヤ３１Ａ、３１Ｂ、３１Ｃおよび３１Ｄより－Ｘ側でゲートパターン１１に接続されている。ソース端子５２はソースパターン１２の－Ｘ側でソースパターン１２の近傍に設けられている。ソース端子５２はワイヤ４２によりソースパターン１２に接続されている。つまり、ソース端子５２はソースパターン１２に電気的に接続されている。ドレイン端子５３はドレインパターン１３の＋Ｘ側でドレインパターン１３の近傍に設けられている。ドレイン端子５３はワイヤ４３によりドレインパターン１３に接続されている。つまり、ドレイン端子５３はドレインパターン１３に電気的に接続されている。ワイヤ４１の数は１本であってよい。ワイヤ４２、４３の数は、それぞれ複数本であってよい。ワイヤ４１、４２および４３の材料は、例えば金（Ａｕ）である。ワイヤ４１は第３ワイヤの一例である。
　ゲート端子５１にトランジスタ２０Ａ、２０Ｂ、２０Ｃおよび２０Ｄの制御信号が入力される。ゲート端子５１に入力された制御信号は、ワイヤ４１と、ゲートパターン１１と、ワイヤ３１Ａ、３１Ｂ、３１Ｃまたは３１Ｄとを通じて、ゲートパッド２１Ａ、２１Ｂ、２１Ｃおよび２１Ｄに伝達される。ここで、制御信号の信号経路長について説明する。図２は、半導体装置１における制御信号の信号経路長を示す模式図である。
　図２に示すように、ワイヤ４１の長さはＬ０であり、ワイヤ３１Ａ、３１Ｂ、３１Ｃ、３１Ｄの長さは、それぞれＬ２Ａ、Ｌ２Ｂ、Ｌ２Ｃ、Ｌ２Ｄである。製造誤差を除けば、長さＬ２Ａ、Ｌ２Ｂ、Ｌ２ＣおよびＬ２Ｄは互いに等しい。ゲートパターン１１上での、ワイヤ４１の接続点とワイヤ３１Ａ、３１Ｂ、３１Ｃ、３１Ｄの接続点との間の距離は、それぞれＬ１Ａ、Ｌ１Ｂ、Ｌ１Ｃ、Ｌ１Ｄである。長さＬ１Ｂは長さＬ１Ａよりも長く、長さＬ１Ｃは長さＬ１Ｂよりも長く、長さＬ１Ｄは長さＬ１Ｃよりも長い。
　従って、ゲートパッド２１Ａとゲート端子５１との間の信号経路長（Ｌ０＋Ｌ１Ａ＋Ｌ２Ａ）は、ゲートパッド２１Ｂとゲート端子５１との間の信号経路長（Ｌ０＋Ｌ１Ｂ＋Ｌ２Ｂ）よりも短い。このため、ゲート端子５１とゲートパッド２１Ａとの間のゲート配線抵抗Ｒ２Ａは、ゲート端子５１とゲートパッド２１Ｂとの間のゲート配線抵抗Ｒ２Ｂよりも低い。ゲートパッド２１Ａとゲート端子５１との間の信号経路長（Ｌ０＋Ｌ１Ａ＋Ｌ２Ａ）は第１信号経路長の一例である。ゲートパッド２１Ｂとゲート端子５１との間の信号経路長（Ｌ０＋Ｌ１Ｂ＋Ｌ２Ｂ）は第３信号経路長の一例である。
　また、ゲートパッド２１Ｂとゲート端子５１との間の信号経路長（Ｌ０＋Ｌ１Ｂ＋Ｌ２Ｂ）は、ゲートパッド２１Ｃとゲート端子５１との間の信号経路長（Ｌ０＋Ｌ１Ｃ＋Ｌ２Ｃ）よりも短い。このため、ゲート端子５１とゲートパッド２１Ｂとの間のゲート配線抵抗Ｒ２Ｂは、ゲート端子５１とゲートパッド２１Ｃとの間のゲート配線抵抗Ｒ２Ｃよりも低い。ゲートパッド２１Ｃとゲート端子５１との間の信号経路長（Ｌ０＋Ｌ１Ｃ＋Ｌ２Ｃ）は第３信号経路長の他の一例である。
　また、ゲートパッド２１Ｃとゲート端子５１との間の信号経路長（Ｌ０＋Ｌ１Ｃ＋Ｌ２Ｃ）は、ゲートパッド２１Ｄとゲート端子５１との間の信号経路長（Ｌ０＋Ｌ１Ｄ＋Ｌ２Ｄ）よりも短い。このため、ゲート端子５１とゲートパッド２１Ｃとの間のゲート配線抵抗Ｒ２Ｃは、ゲート端子５１とゲートパッド２１Ｄとの間のゲート配線抵抗Ｒ２Ｄよりも低い。ゲートパッド２１Ｄとゲート端子５１との間の信号経路長（Ｌ０＋Ｌ１Ｄ＋Ｌ２Ｄ）は第２信号経路長の他の一例である。
　本実施形態では、上述のように、内部ゲート抵抗Ｒ１Ａが内部ゲート抵抗Ｒ１Ｂよりも高く、内部ゲート抵抗Ｒ１Ｂが内部ゲート抵抗Ｒ１Ｃよりも高く、内部ゲート抵抗Ｒ１Ｃが内部ゲート抵抗Ｒ１Ｄよりも高い。つまり、内部ゲート抵抗Ｒ１Ａ、Ｒ１Ｂ、Ｒ１ＣおよびＲ１Ｄのうちで、内部ゲート抵抗Ｒ１Ａが最も高く、内部ゲート抵抗Ｒ１Ｄが最も低い。また、ゲート配線抵抗Ｒ２Ａがゲート配線抵抗Ｒ２Ｂよりも低く、ゲート配線抵抗Ｒ２Ｂがゲート配線抵抗Ｒ２Ｃよりも低く、ゲート配線抵抗Ｒ２Ｃがゲート配線抵抗Ｒ２Ｄよりも低い。従って、ゲート端子５１とトランジスタ２０Ａのゲート電極との間のゲート抵抗（Ｒ１Ａ＋Ｒ２Ａ）と、ゲート端子５１とトランジスタ２０Ｂのゲート電極との間のゲート抵抗（Ｒ１Ｂ＋Ｒ２Ｂ）との間の相違が小さく抑制される。また、ゲート端子５１とトランジスタ２０Ｂのゲート電極との間のゲート抵抗（Ｒ１Ｂ＋Ｒ２Ｂ）と、ゲート端子５１とトランジスタ２０Ｃのゲート電極との間のゲート抵抗（Ｒ１Ｃ＋Ｒ２Ｃ）との間の相違が小さく抑制される。また、ゲート端子５１とトランジスタ２０Ｃのゲート電極との間のゲート抵抗（Ｒ１Ｃ＋Ｒ２Ｃ）と、ゲート端子５１とトランジスタ２０Ｄのゲート電極との間のゲート抵抗（Ｒ１Ｄ＋Ｒ２Ｄ）との間の相違が小さく抑制される。
　このため、本実施形態によれば、トランジスタ２０Ａ、２０Ｂ、２０Ｃおよび２０Ｄの間での、ゲート抵抗の相違に起因する動作タイミングのずれを抑制できる。例えば、トランジスタ２０Ａ、２０Ｂ、２０Ｃおよび２０Ｄの間でのターンオンおよびターンオフのタイミングのずれを抑制できる。動作タイミングのずれの抑制により、トランジスタ２０Ａ、２０Ｂ、２０Ｃおよび２０Ｄを流れる電流の相違を抑制できる。更に、トランジスタ２０Ａ、２０Ｂ、２０Ｃおよび２０Ｄを含む回路の発振も抑制できる。
　トランジスタ２０Ａ、２０Ｂ、２０Ｃおよび２０Ｄは、炭化珪素、シリコン、窒化ガリウムおよび酸化ガリウムからなる群から選択された少なくとも１種を含んでもよい。この場合、半導体装置１をパワーモジュール等に使用しやすい。特に高耐圧の材料が用いられる場合、半導体装置１はパワーモジュールに好適である。トランジスタ２０Ａ、２０Ｂ、２０Ｃおよび２０Ｄが互いに同じ材料を含んでもよく、互いに同じ材料から構成されていてもよい。また、トランジスタ２０Ａ、２０Ｂ、２０Ｃおよび２０Ｄの一部が他の一部とは異なる材料を含んでもよく、他の一部とは異なる材料から構成されていてもよい。例えば、トランジスタ２０Ａ、２０Ｂ、２０Ｃおよび２０Ｄのうちの２つが炭化珪素を含有し、他の２つが窒化ガリウムを含有してもよい。
　半導体装置１が、絶縁基板１０と、ワイヤ３１Ａ、３１Ｂ、３１Ｃおよび３１Ｄと、ワイヤ４１とを有することで、半導体装置１を組み立てやすい。また、トランジスタ２０Ａ、２０Ｂ、２０Ｃおよび２０Ｄがそれぞれ標識２４Ａ、２４Ｂ、２４Ｃおよび２４Ｄを有することで、半導体装置１の組み立ての際に、トランジスタ２０Ａ、２０Ｂ、２０Ｃおよび２０Ｄの各内部ゲート抵抗を認識しやすく、トランジスタ２０Ａ、２０Ｂ、２０Ｃおよび２０Ｄを正確に配置しやすい。
　なお、半導体装置に含まれるトランジスタの数は、２以上であれば特に限定されない。また、一例として、トランジスタ２０Ａおよび２０Ｂに着目した場合、トランジスタ２０Ｂを第２トランジスタの一例とみなしてもよい。他の一例として、トランジスタ２０Ｂおよび２０Ｃに着目した場合、トランジスタ２０Ｂを第１トランジスタの一例とみなし、トランジスタ２０Ｃを第２トランジスタの一例とみなしてもよい。他の一例として、トランジスタ２０Ａ、２０Ｂおよび２０Ｃに着目した場合、トランジスタ２０Ｃを第２トランジスタの一例とみなしてもよい。他の一例として、トランジスタ２０Ｂ、２０Ｃおよび２０Ｄに着目した場合、トランジスタ２０Ｂを第１トランジスタの一例とみなしてもよい。
　例えば、トランジスタ２０Ａ、２０Ｂ、２０Ｃおよび２０Ｄの各内部ゲート抵抗は５０Ω以下であってもよく、１０Ω以下であってもよく、２Ω以下であってもよい。内部ゲート抵抗が低いほど、動作時の発熱を抑制しやすく、消費電力を抑制しやすい。
　トランジスタの内部ゲート抵抗は、例えば当該トランジスタを含むＴＯ－２４７等のディスクリートのパッケージを作製し、株式会社テセック製の内部ゲート寄生抵抗テスタ（３０４１－Ｒ）等の内部ゲート抵抗を測定できる装置を用いて測定できる。半導体装置の製造段階では、トランジスタが切り出されるウェハ面内の内部ゲート抵抗の分布が把握されている場合には、ウェハ面内の当該トランジスタの位置に応じて内部ゲート抵抗を特定できることもある。
　本開示において、トランジスタとして、絶縁ゲート型バイポーラトランジスタ（ｉｎｓｕｌａｔｅｄ　ｇａｔｅ　ｂｉｐｏｌａｒ　ｔｒａｎｓｉｓｔｏｒ：ＩＧＢＴ）が用いられてもよい。
　以上、実施形態について詳述したが、本開示は特定の実施形態に限定されるものではなく、請求の範囲に記載された範囲内において、種々の変形および変更が可能である。
１：半導体装置
１０：絶縁基板
１１：ゲートパターン（ゲート配線）
１２：ソースパターン
１３：ドレインパターン
２０Ａ：トランジスタ（第１トランジスタ）
２０Ｂ：トランジスタ（第３トランジスタ）
２０Ｃ：トランジスタ（第３トランジスタ）
２０Ｄ：トランジスタ（第２トランジスタ）
２１Ａ：ゲートパッド（第１ゲートパッド）
２１Ｂ：ゲートパッド（第３ゲートパッド）
２１Ｃ：ゲートパッド（第３ゲートパッド）
２１Ｄ：ゲートパッド（第２ゲートパッド）
２２Ａ、２２Ｂ、２２Ｃ、２２Ｄ：ソースパッド
２３Ａ、２３Ｂ、２３Ｃ、２３Ｄ：パッシベーション膜
２４Ａ：標識（第１標識）
２４Ｂ、２４Ｃ：標識
２４Ｄ：標識（第２標識）
３１Ａ：ワイヤ（第１ワイヤ）
３１Ｂ、３１Ｃ：ワイヤ
３１Ｄ：ワイヤ（第２ワイヤ）
３２Ａ、３２Ｂ、３２Ｃ、３２Ｄ：ワイヤ
４１：ワイヤ（第３ワイヤ）
４２、４３：ワイヤ
５１：ゲート端子
５２：ソース端子
５３：ドレイン端子

Claims (8)

  1. 　ゲート端子と、
    　前記ゲート端子に電気的に接続されたゲート配線と、
    　前記ゲート配線に電気的に接続された第１ゲートパッドを有する第１トランジスタと、
    　前記ゲート配線に、前記第１トランジスタと並列に電気的に接続された第２ゲートパッドを有する第２トランジスタと、
    　を有し、
    　前記第１ゲートパッドと前記ゲート端子との間の第１信号経路長は、前記第２ゲートパッドと前記ゲート端子との間の第２信号経路長よりも短く、
    　前記第１トランジスタの第１内部ゲート抵抗は、前記第２トランジスタの第２内部ゲート抵抗よりも高い、
    　半導体装置。
  2. 　前記ゲート配線に、前記第１トランジスタと並列に電気的に接続された第３ゲートパッドを有する第３トランジスタを有し、
    　前記第３ゲートパッドと前記ゲート端子との間の第３信号経路長は、前記第１信号経路長よりも長く、前記第２信号経路長よりも短く、
    　前記第３トランジスタの第３内部ゲート抵抗は、前記第１内部ゲート抵抗よりも低く、
    前記第２内部ゲート抵抗よりも高い、
    　請求項１に記載の半導体装置。
  3. 　前記ゲート配線に電気的に接続されたゲートパッドを有する複数のトランジスタを更に有し、
    　前記第１信号経路長は、前記第１信号経路長と、前記第２信号経路長と、前記ゲートパッドと前記ゲート端子との間の複数の信号経路長とのうちで最も短く、
    　前記第２信号経路長は、前記第１信号経路長と、前記第２信号経路長と、前記ゲートパッドと前記ゲート端子との間の複数の信号経路長とのうちで最も長い、
    　請求項１に記載の半導体装置。
  4. 　前記第１内部ゲート抵抗は、前記第１内部ゲート抵抗と、前記第２内部ゲート抵抗と、前記複数のトランジスタの各々の内部ゲート抵抗とのうちで最も高く、
    　前記第２内部ゲート抵抗は、前記第１内部ゲート抵抗と、前記第２内部ゲート抵抗と、前記複数のトランジスタの各々の内部ゲート抵抗とのうちで最も低い、
    　請求項３に記載の半導体装置。
  5. 　前記第１トランジスタおよび前記第２トランジスタは、炭化珪素、シリコン、窒化ガリウムおよび酸化ガリウムからなる群から選択された少なくとも１種を含む、
    　請求項１または請求項２に記載の半導体装置。
  6. 　前記ゲート配線が形成された絶縁基板と、
    　前記ゲート配線と前記第１ゲートパッドとを接続する第１ワイヤと、
    　前記ゲート配線と前記第２ゲートパッドとを接続する第２ワイヤと、
    　前記ゲート端子と前記ゲート配線とを接続する第３ワイヤと、
    　を有する、
    　請求項１または請求項２に記載の半導体装置。
  7. 　前記第１トランジスタは前記第１内部ゲート抵抗を反映する第１標識を有し、
    　前記第２トランジスタは前記第２内部ゲート抵抗を反映する第２標識を有する、
    　請求項１または請求項２に記載の半導体装置。
  8. 　前記第１内部ゲート抵抗および前記第２内部ゲート抵抗は、５０Ω以下である、
    　請求項１または請求項２に記載の半導体装置。
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Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63150910A (ja) * 1986-12-15 1988-06-23 ティーディーケイ株式会社 チツプ部品連製造装置
JPH09172140A (ja) * 1995-12-21 1997-06-30 Mitsubishi Electric Corp 半導体装置
JP2009016757A (ja) * 2007-07-09 2009-01-22 Toyota Industries Corp 半導体モジュール及び半導体チップ
JP2017093232A (ja) * 2015-11-16 2017-05-25 株式会社日立製作所 パワー半導体モジュールおよび電力変換装置
JP2018078406A (ja) * 2016-11-08 2018-05-17 三菱電機株式会社 スイッチング回路及びスイッチング回路の生成方法
JP2019114727A (ja) * 2017-12-26 2019-07-11 株式会社日立製作所 パワーモジュールおよび電力変換装置
JP2021019094A (ja) * 2019-07-19 2021-02-15 株式会社 日立パワーデバイス パワー半導体モジュール

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63150910A (ja) * 1986-12-15 1988-06-23 ティーディーケイ株式会社 チツプ部品連製造装置
JPH09172140A (ja) * 1995-12-21 1997-06-30 Mitsubishi Electric Corp 半導体装置
JP2009016757A (ja) * 2007-07-09 2009-01-22 Toyota Industries Corp 半導体モジュール及び半導体チップ
JP2017093232A (ja) * 2015-11-16 2017-05-25 株式会社日立製作所 パワー半導体モジュールおよび電力変換装置
JP2018078406A (ja) * 2016-11-08 2018-05-17 三菱電機株式会社 スイッチング回路及びスイッチング回路の生成方法
JP2019114727A (ja) * 2017-12-26 2019-07-11 株式会社日立製作所 パワーモジュールおよび電力変換装置
JP2021019094A (ja) * 2019-07-19 2021-02-15 株式会社 日立パワーデバイス パワー半導体モジュール

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