Nothing Special   »   [go: up one dir, main page]

WO2024075328A1 - Ｉｉｉ族元素窒化物半導体基板 - Google Patents

Ｉｉｉ族元素窒化物半導体基板 Download PDF

Info

Publication number
WO2024075328A1
WO2024075328A1 PCT/JP2023/016348 JP2023016348W WO2024075328A1 WO 2024075328 A1 WO2024075328 A1 WO 2024075328A1 JP 2023016348 W JP2023016348 W JP 2023016348W WO 2024075328 A1 WO2024075328 A1 WO 2024075328A1
Authority
WO
WIPO (PCT)
Prior art keywords
group iii
nitride semiconductor
semiconductor substrate
iii element
element nitride
Prior art date
Application number
PCT/JP2023/016348
Other languages
English (en)
French (fr)
Inventor
亜有実 齊藤
智彦 杉山
Original Assignee
日本碍子株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 日本碍子株式会社 filed Critical 日本碍子株式会社
Publication of WO2024075328A1 publication Critical patent/WO2024075328A1/ja

Links

Images

Classifications

    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B29/00—Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
    • C30B29/10—Inorganic compounds or compositions
    • C30B29/38—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • H01L21/2003—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy characterised by the substrate
    • H01L21/2015—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy characterised by the substrate the substrate being of crystalline semiconductor material, e.g. lattice adaptation, heteroepitaxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/304—Mechanical treatment, e.g. grinding, polishing, cutting

Definitions

  • the present invention relates to a Group III element nitride semiconductor substrate. More specifically, the present invention relates to a Group III element nitride semiconductor substrate having a main surface and a back surface that are in a reverse relationship, and which suppresses the occurrence of chipping defects during device fabrication.
  • Group III element nitride semiconductor substrates such as gallium nitride (GaN) wafers, aluminum nitride (AlN) wafers, and indium nitride (InN) wafers are used as substrates for various semiconductor devices (see, for example, Patent Document 1).
  • the semiconductor substrate has a first surface and a second surface.
  • the main surface is typically a Group III element polar surface
  • the back surface is typically a nitrogen polar surface.
  • Epitaxial crystals can be grown on the main surface, and various devices can be fabricated.
  • Group III element nitride semiconductor substrates are used as base substrates for semiconductor devices such as LEDs and LDs.
  • Patent Document 2 reports a gallium nitride substrate in which the difference between the maximum and minimum values of the Raman shift corresponding to the E2H phonon mode within a region excluding a region extending 5 mm inward from the periphery of the surface with an area of 10 cm2 or more is 0.5 cm -1 or less.
  • Patent Document 3 reports a gallium nitride substrate with a diameter of 150 mm or more, in which the difference between the maximum and minimum peak wavenumbers corresponding to the E2H phonon mode at a total of five locations, namely the center and four locations on the periphery of the surface, is 0.1 cm -1 or more and 1 cm -1 or less.
  • Patent Document 4 reports a gallium nitride substrate with an area of 18 cm2 or more, in which the difference in the Raman shift amount corresponding to the E2H phonon mode between the position of the center of gravity of the front surface and the position of the center of gravity of the back surface is 0.1 cm -1 or more and 0.5 cm - 1 or less, and the difference between the position of the center of gravity of the front surface and the periphery is 0.1 cm - 1 or more and 0.5 cm- 1 or less.
  • gallium nitride substrates are then cut out together with the substrate. If chipping occurs in the gallium nitride substrate during this cutting process, this can result in a reduced device yield.
  • Patent No. 4386031 Japanese Patent No. 6405767 Patent No. 6384229
  • the object of the present invention is to provide a Group III element nitride semiconductor substrate having a first surface and a second surface, which suppresses the occurrence of chipping defects during device fabrication.
  • a Group III element nitride semiconductor substrate is a Group III element nitride semiconductor substrate having a first surface and a second surface.
  • the substrate has a thickness of 100 ⁇ m or more; when peak wavenumbers corresponding to E2H phonon mode are measured at 5 ⁇ m intervals on a straight line from the position of the center of gravity of the surface of the first side to the position of the center of gravity of the surface of the second side from a point 5 ⁇ m inside the surface of the first side to a point halfway through the thickness of the substrate, and from a point 5 ⁇ m inside the surface of the second side to a point halfway through the thickness of the substrate, the n peak wavenumbers are designated B1 to Bn (where n is the number of measured peak wavenumbers and is an integer obtained by rounding up the decimal point of [(thickness of III-group element nitride semiconductor substrate ( ⁇ m)-5 ( ⁇ m))/5 ( ⁇ m)]) in order from
  • the absolute values are all 1.5 cm ⁇ 1 or less.
  • the absolute values are all 1.0 cm ⁇ 1 or less.
  • the n peak wavenumbers vary so as to define a peak-valley shaped variation curve in the thickness direction of the substrate.
  • the Group III element nitride semiconductor substrate has a diameter of 45 mm or more.
  • the thickness is 300 ⁇ m or more.
  • a Group III element nitride semiconductor substrate having a first surface and a second surface, in which the occurrence of chipping defects during device fabrication is suppressed.
  • FIG. 1 is a schematic representative cross-sectional view of a Group III element nitride semiconductor substrate according to an embodiment of the present invention.
  • FIG. 11 is an optical microscope photograph of the end face of the chip obtained in Example 3.
  • 1 is an optical microscope photograph of an end face of a chip obtained in Comparative Example 1.
  • FIG. FIG. 4 is a conceptual graph illustrating the fluctuation state of the peak wave number corresponding to the E 2 H phonon mode along the thickness direction of the substrate in the embodiment of the present invention.
  • 13 is a graph showing the fluctuation state of the peak wave number corresponding to the E 2 H phonon mode along the thickness direction of the substrate in Example 3.
  • 11 is a graph showing the fluctuation state of the peak wave number corresponding to the E 2 H phonon mode along the thickness direction of the substrate of Comparative Example 1.
  • weight Whenever the term “weight” appears in this specification, it may be read as “mass,” which is the commonly used SI unit for indicating weight.
  • the Group III element nitride semiconductor substrate according to an embodiment of the present invention is typically a free-standing substrate made of Group III element nitride crystal.
  • free-standing substrate means a substrate that does not deform or break under its own weight when handled and can be handled as a solid object.
  • the free-standing substrate can be used as a substrate for various semiconductor devices such as light-emitting elements and power control elements.
  • the Group III element nitride semiconductor substrate according to the embodiment of the present invention is typically in the form of a wafer (approximately circular). However, if necessary, it may be processed into other shapes, such as a rectangle.
  • the size (diameter) of the Group III element nitride semiconductor substrate according to the embodiment of the present invention may be any appropriate size as long as it does not impair the effects of the embodiment of the present invention. Such sizes include, for example, 25 mm (about 1 inch), 45 to 55 mm (about 2 inches), 95 to 105 mm (about 4 inches), 145 to 155 mm (about 6 inches), 195 to 205 mm (about 8 inches), 295 to 305 mm (about 12 inches), etc.
  • the size (diameter) of the Group III element nitride semiconductor substrate according to the embodiment of the present invention is preferably 45 mm or more, and more preferably 50 mm or more.
  • the Group III element nitride semiconductor substrate according to an embodiment of the present invention has a thickness (if the thickness is not constant, the thickness at the thickest point) of 100 ⁇ m or more, preferably 300 ⁇ m to 1000 ⁇ m.
  • Group III element nitrides include gallium nitride (GaN), aluminum nitride (AlN), indium nitride (InN), or mixed crystals of these. These may be used alone or in combination of two or more types.
  • Typical p-type dopants include zinc (Zn), manganese (Mn), iron (Fe), beryllium (Be), magnesium (Mg), strontium (Sr), and cadmium (Cd). These may be used alone or in combination of two or more types.
  • Typical n-type dopants include silicon (Si), germanium (Ge), tin (Sn), and oxygen (O). These may be used alone or in combination of two or more.
  • the plane orientation of the Group III element nitride semiconductor substrate can be the c-plane, m-plane, a-plane, or a specific crystal plane tilted from each of the c-plane, a-plane, and m-plane.
  • the effect of the embodiment of the present invention is more pronounced when the c-plane is used.
  • specific crystal planes tilted from each of the c-plane, a-plane, and m-plane include so-called semi-polar planes such as the ⁇ 11-22 ⁇ plane and the ⁇ 20-21 ⁇ plane.
  • the plane orientation is not limited to so-called just planes perpendicular to the c-plane, a-plane, m-plane, or specific crystal planes tilted from these, but also includes off angles in the range of ⁇ 5°.
  • the III-nitride semiconductor substrate according to an embodiment of the present invention is a III-nitride semiconductor substrate having a first surface and a second surface.
  • the first surface is the main surface and the second surface is the back surface
  • the main surface is typically a III-polar surface and the back surface is typically a nitrogen-polar surface.
  • the main surface may be a nitrogen-polar surface, or the back surface may be a III-polar surface.
  • Epitaxial crystals can be grown on the main surface, and various devices can be fabricated.
  • the back surface can be held by a susceptor or the like, and the III-nitride semiconductor substrate according to an embodiment of the present invention can be transported.
  • the first surface will be described as the main surface and the second surface as the back surface. Therefore, in this specification, “main surface” may be read as “first surface”, “first surface” may be read as “main surface”, “back surface” may be read as “second surface”, and “second surface” may be read as “back surface”.
  • the main surface may be specular or non-specular.
  • the main surface is specular.
  • the main surface is a surface from which the processing-affected layer has been substantially removed and which has low surface roughness in the microscopic region.
  • the back surface may be either specular or non-specular.
  • a mirror surface is a surface that has been mirror-finished, and refers to a surface in a state where the roughness and waviness of the surface have been reduced to such an extent that light can be reflected and objects can be visually confirmed to be reflected on the mirror-finished surface. In other words, it is a surface in a state where the roughness and waviness of the surface after mirror finishing have been reduced to a level that can be ignored compared to the wavelength of visible light. Epitaxial crystal growth is fully possible on a mirror-finished surface.
  • any suitable method may be used for the mirror finish as long as it does not impair the effects of the embodiment of the present invention.
  • Examples of such methods include a method of mirror finish using one or a combination of a polishing device using tape, a lapping device using diamond abrasive grains, a CMP (Chemical Mechanical Polish) device using a slurry such as colloidal silica and a nonwoven fabric polishing pad, etc. If a process-affected layer remains on the surface after processing, the process-affected layer is removed. Examples of methods for removing the process-affected layer include a method of removing the process-affected layer using RIE (Reactive Ion Etching) or a chemical solution, a method of annealing the substrate, etc.
  • RIE Reactive Ion Etching
  • a non-mirror surface is a surface that has not been mirror-finished, and a typical example is a rough surface obtained by a roughening process.
  • Any appropriate method may be used for the roughening process as long as it does not impair the effects of the embodiments of the present invention. Examples of such methods include grinding using a grindstone, laser texturing, etching using various chemicals or gases, physical or chemical coating, and texturing by mechanical processing.
  • FIG. 1 is a schematic cross-sectional view of a group III element nitride semiconductor substrate according to an embodiment of the present invention.
  • a group III element nitride semiconductor substrate 100 according to an embodiment of the present invention typically has a primary surface (group III element polar surface) 10 and a back surface (nitrogen polar surface) 20.
  • the group III element nitride semiconductor substrate 100 according to an embodiment of the present invention may also have a side surface 30.
  • the end of the Group III element nitride semiconductor substrate according to the embodiment of the present invention may have any suitable shape as long as it does not impair the effect of the embodiment of the present invention.
  • Examples of the end of the Group III element nitride semiconductor substrate according to the embodiment of the present invention include a shape that is chamfered so that the main surface side and the back surface side are flat, a shape that is chamfered in an R shape on the main surface side and the back surface side, a shape that is chamfered so that only the main surface side of the end is flat, and a shape that is chamfered so that only the back surface side of the end is flat.
  • the chamfered portion may be provided around the entire circumference of the outer periphery, or may be provided around only a portion of the outer periphery.
  • the n peak wavenumbers are denoted as B1 to Bn (where n is the number of measured peak wavenumbers and is an integer obtained by rounding up the decimal point of [(thickness of Group III element nitride semiconductor substrate ( ⁇ m) - 5 ( ⁇ m)) / 5 ( ⁇ m)]) in order from the surface side of the first surface, the difference ( Bmax - Bmin ) between the maximum peak wavenumber Bmax and the minimum peak wave
  • the n above represents the number of peak wave numbers measured.
  • n the thickness of the Group III element nitride semiconductor substrate is 300 ⁇ m (a multiple of 5 ⁇ m)
  • n will be 59. Measurements are taken at a point 5 ⁇ m inside from the surface of the first side (peak wavenumber B1), a point 10 ⁇ m inside from the surface of the first side (peak wavenumber B2), a point 15 ⁇ m inside from the surface of the first side (peak wavenumber B3), and then 5 ⁇ m inward, up to a point halfway through the thickness of the substrate (a point 150 ⁇ m inside from the surface of the first side) (peak wavenumber B30).
  • n will be 60.
  • the measurement points are a point 5 ⁇ m inside from the surface of the first side (peak wavenumber B1), a point 10 ⁇ m inside from the surface of the first side (peak wavenumber B2), a point 15 ⁇ m inside from the surface of the first side (peak wavenumber B3), and then moving inward by 5 ⁇ m each time up to a point 150 ⁇ m inside from the surface of the first side (peak wavenumber B30) which is closest to the point at half the thickness of the substrate (a point 151 ⁇ m inside from the surface of the first side).
  • measurements are taken at a point 5 ⁇ m inside from the surface of the second side (peak wave number B60), a point 10 ⁇ m inside from the surface of the second side (peak wave number B59), a point 15 ⁇ m inside from the surface of the second side (peak wave number B58), and then 5 ⁇ m inward, up to a point 150 ⁇ m inside from the surface of the second side (peak wave number B31) that is closest to the point at half the thickness of the substrate (point 151 ⁇ m inside from the surface of the second side).
  • the distance between the point 150 ⁇ m inside from the surface of the first side (peak wave number B30) and the point 150 ⁇ m inside from the surface of the second side (peak wave number B31) is 2 ⁇ m.
  • the present inventors have conducted extensive research to solve the conventional problem that, when semiconductor devices fabricated on a Group III element nitride semiconductor substrate are cut out together with the substrate, chipping defects occur in the gallium nitride substrate, resulting in a decrease in device yield.
  • the n peak wavenumbers are designated as B1 to Bn (where n is the number of measured peak wavenumbers and is an integer obtained by rounding up the decimal point of [(thickness of Group III element nitride semiconductor substrate ( ⁇ m)-5( ⁇ m))/5( ⁇ m)]) in order from the surface side of the first surface, it was found that the difference ( Bmax - Bmin ) between the maximum peak wavenumber
  • the present inventors arrived at the technical idea that if a Group III element nitride semiconductor substrate is designed using the above absolute value as an evaluation criterion, it is possible to provide a Group III element nitride semiconductor substrate in which the occurrence of chipping defects during device fabrication is suppressed, and have thus completed the present invention.
  • the E 2 H phonon mode is, for example, a mode in which adjacent N atoms in a wurtzite gallium nitride (GaN) crystal vibrate in the in-plane direction in the C-plane.
  • the Raman shift corresponding to the E 2 H phonon mode is specified by the wave number at the maximum peak of the peak corresponding to the E 2 H phonon mode in the Raman shift spectrum obtained by Raman analysis.
  • Patent Documents 2 to 4 describe that the wave number of the E 2 H phonon mode of a wurtzite GaN crystal at a temperature of 300 K is 567.6 cm -1 , and that the wave number at the maximum peak of the peak corresponding to the E 2 H phonon mode appears in the vicinity of 567.6 cm -1 .
  • the n peak wavenumbers may typically vary in such a way as to define a variation curve of a peak-valley shape (uneven shape) in the thickness direction of the substrate.
  • the peak wavenumbers may vary from the main surface to the back surface in a variation curve as shown in FIG. 4.
  • the difference between the maximum peak wavenumber Bmax and the minimum peak wavenumber Bmin ( Bmax - Bmin ), i.e., the difference between the maximum peak and the maximum valley in the variation curve is controlled to a predetermined value or less, thereby suppressing the occurrence of chipping defects during device fabrication.
  • One of the features of the embodiment of the present invention is that the difference between the maximum peak and the maximum valley is controlled, rather than the average degree of variation (average deviation from the central value) in the variation curve.
  • the deviation from the central value in the stress (peak wavenumber) in the thickness direction represents the magnitude of local crystal lattice distortion.
  • chipping occurs by a mechanism in which force is concentrated on an atomic level crack during cutting out, causing it to extend to a macro level crack. Therefore, it can be presumed that chipping defects can be suppressed by controlling the difference between the maximum peak and the maximum valley at which local stress fluctuations can be evaluated, rather than the average degree of fluctuation.
  • such a mechanism is merely presumed, and is not intended to limit the interpretation of the embodiments of the present invention, and is not intended to restrict the embodiments of the present invention by the mechanism.
  • the Group III element nitride semiconductor substrate according to the embodiment of the present invention may be manufactured by any appropriate method as long as the effect of the embodiment of the present invention is not impaired. Below, a preferred method for manufacturing the Group III element nitride semiconductor substrate according to the embodiment of the present invention will be described in terms of further exerting the effect of the embodiment of the present invention.
  • a group III element nitride semiconductor substrate is formed by forming a seed crystal film on the main surface of a base substrate, and then forming a group III element nitride layer on the group III element polar surface of the seed crystal film.
  • the group III element nitride layer seed crystal film + group III element nitride layer
  • the free-standing substrate is separated from the base substrate to obtain a free-standing substrate having a main surface and a back surface.
  • the material of the base substrate may be any suitable material as long as it does not impair the effects of the embodiment of the present invention, such as sapphire, crystal-oriented alumina, gallium oxide, Al x Ga 1-x N (0 ⁇ x ⁇ 1), GaAs, SiC, etc.
  • the seed crystal film may be made of any suitable material as long as it does not impair the effects of the embodiment of the present invention.
  • suitable materials include Al x Ga 1-x N (0 ⁇ x ⁇ 1) and In x Ga 1-x N (0 ⁇ x ⁇ 1), and is preferably made of gallium nitride.
  • Any suitable method for forming the seed crystal film may be used as long as it does not impair the effects of the embodiments of the present invention.
  • suitable methods include vapor phase growth, and preferably include metal-organic chemical vapor deposition (MOCVD), hydride vapor phase epitaxy (HVPE), pulsed excitation deposition (PXD), MBE, and sublimation.
  • MOCVD metal-organic chemical vapor deposition
  • HVPE hydride vapor phase epitaxy
  • PXD pulsed excitation deposition
  • MBE microlimation
  • the formation of a seed crystal film using the MOCVD method is preferably carried out, for example, by depositing a low-temperature grown buffer layer to a thickness of 20 nm to 50 nm at 450°C to 550°C, and then laminating a film to a thickness of 2 ⁇ m to 4 ⁇ m at 1000°C to 1200°C.
  • any appropriate growth direction may be adopted as the growth direction of the Group III element nitride crystal layer as long as it does not impair the effects of the embodiment of the present invention.
  • growth directions include the normal direction of the c-plane of the wurtzite structure, the normal directions of the a-plane and the m-plane, and the normal directions of the planes inclined from the c-plane, the a-plane, and the m-plane.
  • any suitable method may be adopted as long as the method has a crystal orientation that generally follows the crystal orientation of the seed crystal film, without impairing the effects of the embodiments of the present invention.
  • vapor phase growth methods such as metal organic chemical vapor deposition (MOCVD), hydride vapor phase epitaxy (HVPE), pulsed excited deposition (PXD), MBE, and sublimation; liquid phase growth methods such as the Na flux method, ammonothermal method, hydrothermal method, and sol-gel method; powder growth methods using solid phase growth of powder; and combinations of these.
  • the Na flux method is used as a method for forming a Group III element nitride crystal layer, it is preferable to carry out the Na flux method in accordance with the manufacturing method described in Japanese Patent No. 5244628, adjusting the conditions as appropriate so as to better realize the effects of the embodiments of the present invention.
  • the formation of a Group III element nitride crystal layer by the Na flux method is typically performed by placing a seed crystal substrate (base substrate + seed crystal film) in a crucible as a growth container in a nitrogen atmosphere, filling the crucible with a molten composition containing a Group III element, metallic Na, and, if necessary, a dopant (e.g., n-type dopants such as germanium (Ge), silicon (Si), oxygen (O), etc.; p-type dopants such as beryllium (Be), magnesium (Mg), calcium (Ca), strontium (Sr), zinc (Zn), cadmium (Cd), etc.), covering the crucible, placing the crucible with the lid in an outer container, and further placing the outer container in a pressure-resistant container, heating and pressurizing in a nitrogen atmosphere, and then rotating while maintaining the temperature and pressure.
  • a dopant e.g., n-type dopants such as germanium (Ge),
  • the above-mentioned temperature increase is preferably performed until the temperature reaches the range of 700°C to 1000°C, and more preferably until the temperature reaches the range of 800°C to 900°C. In this specification, this temperature is sometimes referred to as the final temperature.
  • the above-mentioned temperature rise time is preferably 105 minutes or more, more preferably 120 to 250 minutes, even more preferably 140 to 220 minutes, and particularly preferably 160 to 200 minutes. If the above-mentioned temperature rise time is too short outside the above range, there is a risk of variation in the timing of the start of crystal growth and the growth rate, which makes it easier for regions with different residual stresses to form, and there is a risk of chipping defects occurring when the semiconductor device fabricated on the obtained Group III element nitride semiconductor substrate is cut out together with the substrate.
  • the heating time required to reach 400°C is preferably 5 minutes or more, more preferably 10 to 70 minutes, even more preferably 20 to 60 minutes, and particularly preferably 30 to 50 minutes.
  • the heating time from 400°C to the final temperature is preferably 100 minutes or more, more preferably 110 to 210 minutes, even more preferably 120 to 200 minutes, even more preferably 130 to 190 minutes, particularly preferably 140 to 180 minutes, and most preferably 150 to 170 minutes. If the heating time from 400°C to the final temperature is outside the above range, there is a risk of variation in the timing of the start of crystal growth and the growth rate, which makes it easier for regions with different residual stresses to be formed, and there is a risk of chipping defects occurring when the semiconductor device fabricated on the obtained Group III element nitride semiconductor substrate is cut out together with the substrate.
  • the pressure is preferably in the range of 1 MPa to 7 MPa, and more preferably in the range of 2 MPa to 6 MPa.
  • the group III element nitride crystal layer is separated from the base substrate to obtain a free-standing substrate including the group III element nitride crystal layer.
  • any suitable method may be used to separate the group III element nitride crystal layer from the base substrate as long as it does not impair the effects of the embodiments of the present invention.
  • suitable methods include a method in which the group III element nitride crystal layer is spontaneously separated from the base substrate by using a thermal contraction difference in a cooling step after the growth of the group III element nitride crystal layer, a method in which the group III element nitride crystal layer is separated from the base substrate by chemical etching, a method in which a laser beam is irradiated from the back side of the base substrate to peel the group III element nitride crystal layer from the base substrate by a laser lift-off method, and a method in which the group III element nitride crystal layer is peeled off from the base substrate by grinding.
  • a free-standing substrate including the group III element nitride crystal layer may be obtained by slicing the group III element nitride crystal layer using a wire saw or the like.
  • the Group III element nitride crystal layer thus obtained by the Na flux method is preferably ground with a grindstone or the like to flatten the plate surface, and then smoothed by lapping using diamond abrasive grains or the like.
  • the outer periphery of the free-standing substrate is ground to form a circle of the desired diameter.
  • any appropriate size may be adopted as the size of the freestanding substrate as long as it does not impair the effects of the embodiments of the present invention.
  • Such sizes include, for example, 25 mm (approximately 1 inch), 45-55 mm (approximately 2 inches), 95-105 mm (approximately 4 inches), 145-155 mm (approximately 6 inches), 195-205 mm (approximately 8 inches), 295-305 mm (approximately 12 inches), etc.
  • the main surface and/or back surface are removed by grinding, lapping, polishing, etc. to thin and flatten the substrate to the desired thickness, resulting in a free-standing substrate.
  • the free-standing substrate When performing surface processing such as grinding, lapping, and polishing, the free-standing substrate is usually attached to a processing table using wax or the like.
  • the pressure with which the free-standing substrate is attached to the processing table specifically the pressure applied to the free-standing substrate when attaching it to the processing table, is appropriately adjusted.
  • the thickness of the free-standing substrate after polishing (if the thickness is not constant, the thickness at the thickest point) is preferably 300 ⁇ m to 1000 ⁇ m.
  • the outer edge of the free-standing substrate is chamfered by grinding. If a process-affected layer remains on the main surface, the process-affected layer is substantially removed. Furthermore, if residual stress resulting from the process-affected layer remains on the rear surface, the residual stress is removed, and finally, a Group III element nitride semiconductor substrate according to an embodiment of the present invention is obtained.
  • chamfering can be performed by any appropriate chamfering method as long as the effect of the embodiment of the present invention is not impaired.
  • chamfering methods include grinding using a diamond grindstone, polishing using tape, and CMP (Chemical Mechanical Polish) using a slurry such as colloidal silica and a nonwoven polishing pad.
  • the resulting Group III element nitride semiconductor substrate can have crystals epitaxially grown on its main surface (Group III element polar surface), and functional layers can be formed to obtain functional elements.
  • Examples of epitaxial crystals grown on the obtained III-group element nitride semiconductor substrate include gallium nitride, aluminum nitride, indium nitride, and mixed crystals thereof.
  • examples of functional layers provided on the obtained III-group element nitride semiconductor substrate include a rectifier layer, a switching element, and a power semiconductor layer in addition to a light-emitting layer.
  • the nitrogen polar surface can be processed, for example, by grinding or polishing, to reduce the thickness and thickness distribution of the free-standing substrate.
  • the obtained group III element nitride semiconductor substrate and a support substrate can be bonded together to form a bonded substrate according to an embodiment of the present invention.
  • the bonded substrate according to an embodiment of the present invention is formed by bonding a group III element nitride semiconductor substrate and a support substrate according to an embodiment of the present invention together.
  • the laminated substrate according to the embodiment of the present invention may further include any appropriate layer as long as the effect of the embodiment of the present invention is not impaired.
  • the type, function, number, combination, arrangement, etc. of such layers may be appropriately determined according to the purpose.
  • the thickness of the support substrate may be any appropriate thickness as long as it does not impair the effects of the embodiment of the present invention.
  • the thickness of the support substrate is, for example, 100 ⁇ m to 1000 ⁇ m.
  • the support substrate may be made of a single crystal or a polycrystalline material.
  • the bonding surface of the group III element nitride semiconductor substrate and the bonding surface of the support substrate are directly bonded.
  • the bonding surface of the support substrate and the bonding surface of the group III element nitride semiconductor substrate are placed opposite each other, the bonding surfaces of the support substrate and the group III element nitride semiconductor substrate are surface activated, and then bonded to obtain the bonded substrate according to an embodiment of the present invention.
  • a desired epitaxial film can be formed on the film formation surface of the group III element nitride semiconductor substrate.
  • the bonded substrate according to the embodiment of the present invention may have a bonding layer between the III-group element nitride semiconductor substrate and the support substrate.
  • the bonding surface of the bonding layer on the main surface of the support substrate and the bonding surface of the III-group element nitride semiconductor substrate are opposed to each other, the bonding surface of the bonding layer and the bonding surface of the III-group element nitride semiconductor substrate are surface-activated, and then bonded to obtain the bonded substrate according to the embodiment of the present invention.
  • a desired epitaxial film can be formed on the film formation surface of the III-group element nitride semiconductor substrate.
  • a bonding layer may be provided on the main surface of the III-group element nitride semiconductor substrate, and the bonding surface of the bonding layer may be directly bonded to the bonding surface of the support substrate, or a first bonding layer may be provided on the main surface of the III-group element nitride semiconductor substrate, a second bonding layer may be provided on the main surface of the support substrate, and the bonding surface of the first bonding layer may be directly bonded to the bonding surface of the second bonding layer.
  • the bonding layer is preferably at least one selected from the group consisting of tantalum pentoxide, alumina, aluminum nitride, silicon carbide, sialon, and Si (1-x) Ox (0.008 ⁇ x ⁇ 0.408), which can further improve the bonding strength between the support substrate and the Group III element nitride semiconductor substrate.
  • Sialon is a ceramic obtained by sintering a mixture of silicon nitride and alumina, and has the following composition. Si6 - zAlzOzN8 -z That is, sialon has a composition in which alumina is mixed in silicon nitride, and z indicates the mixing ratio of alumina. z is more preferably 0.5 or more. z is more preferably 4.0 or less.
  • the wavenumber at the maximum peak was calculated. (Measuring method) The Ga surface at the center of gravity of the GaN substrate was irradiated with laser light, and the position where the intensity of the reflected light was maximum was determined as the outermost surface on the Ga surface side. From there, the stage was moved 5 ⁇ m upward to obtain a Raman spectrum. Thereafter, the stage was raised every 5 ⁇ m to obtain a Raman spectrum. The measurement was stopped when the raised stage height reached half the thickness of the GaN substrate.
  • the substrate was turned over, and the N surface at the center of gravity of the GaN substrate was irradiated with laser light, and the position where the intensity of the reflected light was maximum was determined as the outermost surface on the N surface side.
  • the spectrum was obtained up to half the height of the sample thickness every 5 ⁇ m while raising the stage.
  • it is preferable to polish the roughened surface before measurement from the roughened surface side and it is more preferable to polish the arithmetic average roughness Ra to 1.0 nm or less.
  • the surface to be measured has an arithmetic surface roughness Ra of 1.0 nm or less.
  • n peak wave numbers corresponding to the E2H phonon mode are measured at 5 ⁇ m intervals from a point 5 ⁇ m inside the outermost surface on the Ga surface side to a point halfway through the thickness of the GaN substrate, and from a point 5 ⁇ m inside the outermost surface on the N surface side to a point halfway through the thickness of the GaN substrate, and the n peak wave numbers are designated as B1 to Bn (where n is the number of measured peak wave numbers, and is an integer obtained by rounding up the decimal point of [(thickness of the III-group element nitride semiconductor substrate ( ⁇ m)-5 ( ⁇ m))/5 (
  • the obtained GaN substrate was cut into chips of 10 mm square, and the edge of the chip was observed with an optical microscope. Among the chippings observed at the edge, those having a size of 100 ⁇ m or more in the inward direction were counted as chipping defects.
  • the "size in the inward direction" here was calculated as follows. First, the entire area of the end of the chip was imaged with an optical microscope at 50x magnification. In each of the N images obtained, two ends where no chipping had occurred were connected with a line to determine the normal edge position. For each chipping, a line was drawn from the edge position formed by the chipping to the normal edge position at the shortest distance. The length of this line was determined as the "size in the inward direction.”
  • Example 1 A gallium nitride film having a thickness of 2 ⁇ m was formed on a sapphire substrate by MOCVD to prepare a seed crystal substrate.
  • the seed crystal substrate was placed in an alumina crucible in a glove box with a nitrogen atmosphere.
  • the crucible was placed in a stainless steel inner container, which was then placed in a stainless steel outer container that could accommodate the crucible and closed with a container lid.
  • the outer container was placed on a turntable installed in the heating section of the crystal manufacturing apparatus, and the pressure-resistant container was covered and sealed.
  • the pressure vessel was evacuated to 0.1 Pa or less by a vacuum pump.
  • the upper heater, the middle heater, and the lower heater were adjusted to heat the heating space to 870 ° C.
  • the temperature was raised to 400 ° C. in 60 minutes, and then raised to 870 ° C. in 120 minutes.
  • the state was maintained for 40 hours.
  • nitrogen gas was introduced from a nitrogen gas cylinder to 4.0 MPa, and the outer vessel was rotated clockwise and counterclockwise at a constant rate around the central axis at a speed of 20 rpm. After that, the vessel was naturally cooled to room temperature and decompressed to atmospheric pressure, and the lid of the pressure vessel was opened and the crucible was taken out from inside.
  • the solidified metallic sodium in the crucible was removed, and the gallium nitride crystal grown on the seed crystal substrate was collected.
  • the gallium nitride crystal thus obtained was separated from the seed substrate and polished and ground to produce a free-standing gallium nitride crystal substrate having a diameter of 50.8 mm and a thickness of 400 ⁇ m.
  • the produced free-standing substrate was subjected to Raman analysis, and the difference between the maximum and minimum values of the Raman shift corresponding to the E 2 H phonon mode was measured and found to be 1.70 cm -1 .
  • Nine chips were cut out from the free-standing substrate after the measurement, and the end of each chip was observed under an optical microscope. The chipping in the inward direction with a size of 100 ⁇ m or more was counted as a chipping defect when observed at 50 times magnification. No chipping defects were found.
  • Example 2 A freestanding gallium nitride crystal substrate was produced in the same manner as in Example 1. However, in the crystal growth step, the temperature was increased to 400° C. over 40 minutes, and increased from 400° C. to 870° C. over 140 minutes. Raman analysis was carried out in the same manner as in Example 1, and the difference between the maximum and minimum values of the Raman shift corresponding to the E 2 H phonon mode was measured and found to be 1.48 cm -1 . After the measurement, nine chips were cut out from the free-standing substrate, and the end of each chip was observed under an optical microscope. The chipping in the inward direction was counted as a chipping defect when observed at 50 times magnification, and chipping of 100 ⁇ m or more in size was counted as a chipping defect. No chipping defects were found.
  • Example 3 A freestanding gallium nitride crystal substrate was produced in the same manner as in Example 1. However, in the crystal growth step, the temperature was increased to 400° C. over 40 minutes, and increased from 400° C. to 870° C. over 160 minutes. Raman analysis was performed in the same manner as in Example 1, and the difference between the maximum and minimum values of the Raman shift corresponding to the E 2 H phonon mode was measured and found to be 0.93 cm -1 . Furthermore, the state of variation of the Raman shift from the main surface to the back surface of the substrate is shown in FIG. 5. In addition, the average variation width D ave of the Raman shift (peak wavenumber) was calculated from FIG. 5. D ave was 0.17.
  • D ave is the average of the absolute values of the differences between the average values of B1 to Bn and each peak wavenumber.
  • Example 1 A freestanding gallium nitride crystal substrate was produced in the same manner as in Example 1. However, in the crystal growth step, the temperature was increased to 400° C. over 40 minutes, and then increased from 400° C. to 870° C. over 60 minutes. Raman analysis was performed in the same manner as in Example 1, and the difference between the maximum and minimum values of the Raman shift corresponding to the E 2 H phonon mode was measured, and was found to be 2.01 cm -1 . Furthermore, the state of variation of the Raman shift from the main surface to the back surface of the substrate is shown in Figure 6. In addition, D ave was calculated from Figure 6. D ave was 0.14.
  • FIG. 3 shows an optical microscope photograph of the end where chipping occurred.
  • chipping defects can be suppressed by controlling the difference between the maximum and minimum values of the Raman shift (peak wavenumber) corresponding to the E2H phonon mode to a predetermined value or less. Furthermore, as is clear from a comparison between Example 3 and Comparative Example 1, even if the average fluctuation width D ave of the peak wavenumber is small, if the difference between the maximum and minimum values of the peak wavenumber is large, the chipping suppression effect cannot be obtained.
  • the Group III element nitride semiconductor substrate according to the embodiment of the present invention can be used as a substrate for various semiconductor devices.
  • Group III element nitride semiconductor substrate 10 Main surface 20 Back surface 30 Side surface

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Inorganic Chemistry (AREA)
  • Materials Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)

Abstract

第一面と第二面とを備える大口径のＩＩＩ族元素窒化物半導体基板であって、デバイス作製時のチッピング不良の発生が抑制されたＩＩＩ族元素窒化物半導体基板が提供される。本発明の実施形態によるＩＩＩ族元素窒化物半導体基板は、第一面と第二面とを備えるＩＩＩ族元素窒化物半導体基板であって、厚みが１００μｍ以上であり、該第一面の表面の重心位置から該第二面の表面の重心位置に至る直線上において、該第一面の表面から５μｍ内部の地点から該基板の厚みの半分の地点に至るまで、および、該第二面の表面から５μｍ内部の地点から該基板の厚みの半分の地点に至るまで、５μｍ間隔でＥ２ Ｈフォノンモードに対応するピーク波数を測定したときのｎ個のピーク波数を、該第一面の表面の側から順にＢ１～Ｂｎ（ただし、ｎはピーク波数の測定個数であり、〔（ＩＩＩ族元素窒化物半導体基板の厚み（μｍ）－５（μｍ））／５（μｍ）〕の小数点以下を切り上げた整数）としたときに、ｎ個の測定値のうちの最大のピーク波数Ｂｍａｘと最小のピーク波数Ｂｍｉｎの差（Ｂｍａｘ－Ｂｍｉｎ）が２．０ｃｍ－１以下である。

Description

ＩＩＩ族元素窒化物半導体基板
　本発明はＩＩＩ族元素窒化物半導体基板に関する。より詳細には、表裏の関係にある主面と裏面とを備えるＩＩＩ族元素窒化物半導体基板であって、デバイス作製時のチッピング不良の発生が抑制されたＩＩＩ族元素窒化物半導体基板に関する。
　各種半導体デバイスの基板として、窒化ガリウム（ＧａＮ）ウエハ、窒化アルミニウム（ＡｌＮ）ウエハ、窒化インジウム（ＩｎＮ）ウエハなどのＩＩＩ族元素窒化物半導体基板が用いられている（例えば、特許文献１など）。
　半導体基板は、第一面と第二面とを備える。第一面を主面、第二面を裏面としたとき、主面は、代表的には、ＩＩＩ族元素極性面であり、裏面は、代表的には、窒素極性面である。主面上には、エピタキシャル結晶を成長でき、また、各種デバイスを作製できる。
　ＩＩＩ族元素窒化物半導体基板は、ＬＥＤやＬＤなどの半導体デバイスの下地基板として用いられている。
　窒化ガリウム基板においては、デバイス作製時にクラックやカケ、チッピングといった不良が発生しやすい。このような不良は、基板内の残留応力の差が大きいほど発生しやすいことが知られている（特許文献２～４）。このような基板内の残留応力の評価方法として、一般に、ラマン分析法が用いられ、Ｅ２ Ｈフォノンモードに対応するピークの波数により残留応力を評価する。波数の変化が大きいほど残留応力の変化が大きいとされている。
　特許文献２では、面積が１０ｃｍ２以上の表面の周縁から５ｍｍ内側までの領域を除いた領域内におけるＥ２ Ｈフォノンモードに対応するラマンシフトの最大値と最小値との差が０．５ｃｍ－１以下である窒化ガリウム基板が報告されている。
　特許文献３では、表面の中央と周縁の４箇所の合計５箇所のＥ２ Ｈフォノンモードに対応するピーク波数の最大値と最小値との差が０．１ｃｍ－１以上１ｃｍ－１以下の、直径１５０ｍｍ以上の窒化ガリウム基板が報告されている。
　特許文献４では、Ｅ２ Ｈフォノンモードに対応するラマンシフト量の表面重心位置と裏面重心位置との差が０．１ｃｍ－１以上０．５ｃｍ－１以下であって、表面重心位置と周縁との差が０．１ｃｍ－１以上０．５ｃｍ－１以下である、面積が１８ｃｍ２以上の窒化ガリウム基板が報告されている。
　他方、窒化ガリウム基板上に作製された半導体デバイスは、その後、該基板とともに切り出される。この切り出しの際に、窒化ガリウム基板にチッピング不良が発生すると、デバイスの歩留まりが低下してしまうという問題がある。
特開２００５－２６３６０９号公報 特許第４３８６０３１号公報 特許第６４０５７６７号公報 特許第６３８４２２９号公報
　本発明の課題は、第一面と第二面とを備えるＩＩＩ族元素窒化物半導体基板であって、デバイス作製時のチッピング不良の発生が抑制されたＩＩＩ族元素窒化物半導体基板を提供することにある。
　［１］本発明の実施形態によるＩＩＩ族元素窒化物半導体基板は、第一面と第二面とを備えるＩＩＩ族元素窒化物半導体基板である。該基板は、厚みが１００μｍ以上であり；該第一面の表面の重心位置から該第二面の表面の重心位置に至る直線上において、該第一面の表面から５μｍ内部の地点から該基板の厚みの半分の地点に至るまで、および、該第二面の表面から５μｍ内部の地点から該基板の厚みの半分の地点に至るまで、５μｍ間隔でＥ２ Ｈフォノンモードに対応するピーク波数を測定したときのｎ個のピーク波数を、該第一面の表面の側から順にＢ１～Ｂｎ（ただし、ｎはピーク波数の測定個数であり、〔（ＩＩＩ族元素窒化物半導体基板の厚み（μｍ）－５（μｍ））／５（μｍ）〕の小数点以下を切り上げた整数）としたときに、ｎ個の測定値のうちの最大のピーク波数Ｂｍａｘと最小のピーク波数Ｂｍｉｎの差（Ｂｍａｘ－Ｂｍｉｎ）が２．０ｃｍ－１以下である。
　［２］上記［１］において、上記絶対値はいずれも１．５ｃｍ－１以下である。
　［３］上記［２］において、上記絶対値はいずれも１．０ｃｍ－１以下である。
　［４］上記［１］から［３］のいずれかにおいて、上記ｎ個のピーク波数は、基板の厚み方向において山谷形状の変動曲線を規定するようにして変動している。
　［５］上記［１］から［４］のいずれかにおいて、上記ＩＩＩ族元素窒化物半導体基板は、直径が４５ｍｍ以上である。
　［６］上記［１］から［５］のいずれかにおいて、上記厚みは３００μｍ以上である。
　［７］本発明の別の局面によれば、貼り合わせ基板が提供される。該貼り合わせ基板は、上記［１］から［６］のいずれかのＩＩＩ族元素窒化物半導体基板と支持基板とが貼り合わされてなる。
　本発明の実施形態によれば、第一面と第二面とを備えるＩＩＩ族元素窒化物半導体基板であって、デバイス作製時のチッピング不良の発生が抑制されたＩＩＩ族元素窒化物半導体基板を提供することができる。
本発明の実施形態によるＩＩＩ族元素窒化物半導体基板の代表的な概略断面図である。 実施例３で得られたチップの端面の光学顕微鏡写真図である。 比較例１で得られたチップの端面の光学顕微鏡写真図である。 本発明の実施形態における基板の厚み方向に沿ったＥ２ Ｈフォノンモードに対応するピーク波数の変動状態を説明する概念的なグラフ図である。 実施例３の基板の厚み方向に沿ったＥ２ Ｈフォノンモードに対応するピーク波数の変動状態を示すグラフである。 比較例１の基板の厚み方向に沿ったＥ２ Ｈフォノンモードに対応するピーク波数の変動状態を示すグラフである。
　本明細書中で「重量」との表現がある場合は、重さを示すＳＩ系単位として慣用されている「質量」と読み替えてもよい。
　本発明の実施形態によるＩＩＩ族元素窒化物半導体基板は、代表的には、ＩＩＩ族元素窒化物結晶からなる自立基板である。本明細書において、「自立基板」とは、取り扱う際に自重で変形または破損せず、固形物として取り扱うことのできる基板を意味する。自立基板は発光素子や電力制御素子等の各種半導体デバイスの基板として使用可能である。
　本発明の実施形態によるＩＩＩ族元素窒化物半導体基板は、代表的には、ウエハ状（略真円状）である。しかし、必要に応じて、それ以外の形状、例えば、矩形等の形状に加工してもよい。
　本発明の実施形態によるＩＩＩ族元素窒化物半導体基板のサイズ（直径）としては、本発明の実施形態による効果を損なわない範囲で、任意の適切なサイズを採用し得る。このようなサイズとしては、例えば、２５ｍｍ（約１インチ）、４５～５５ｍｍ（約２インチ）、９５～１０５ｍｍ（約４インチ）、１４５～１５５ｍｍ（約６インチ）、１９５～２０５ｍｍ（約８インチ）、２９５～３０５ｍｍ（約１２インチ）等である。本発明の実施形態によるＩＩＩ族元素窒化物半導体基板のサイズ（直径）としては、好ましくは４５ｍｍ以上であり、より好ましくは５０ｍｍ以上である。
　本発明の実施形態によるＩＩＩ族元素窒化物半導体基板は、その厚み（厚みが一定でない場合は最大厚み箇所の厚み）が１００μｍ以上であり、好ましくは３００μｍ～１０００μｍである。
　ＩＩＩ族元素窒化物としては、代表的には、窒化ガリウム（ＧａＮ）、窒化アルミニウム（ＡｌＮ）、窒化インジウム（ＩｎＮ）またはこれらの混晶が挙げられる。これらは、１種のみであってもよいし、２種以上であってもよい。
　ＩＩＩ族元素窒化物は、具体的には、ＧａＮ、ＡｌＮ、ＩｎＮ、ＧａｘＡｌ１－ｘＮ（１＞ｘ＞０）、ＧａｘＩｎ１－ｘＮ（１＞ｘ＞０）、ＡｌｘＩｎ１－ｘＮ（１＞ｘ＞０）、ＧａｘＡｌｙＩｎｚＮ（１＞ｘ＞０、１＞ｙ＞０、ｘ＋ｙ＋ｚ＝１）である。これらは、各種のｎ型ドーパントまたはｐ型ドーパントでドープされていてもよい。
　ｐ型ドーパントとしては、代表的には、亜鉛（Ｚｎ）、マンガン（Ｍｎ）、鉄（Ｆｅ）、ベリリウム（Ｂｅ）、マグネシウム（Ｍｇ）、ストロンチウム（Ｓｒ）、およびカドミウム（Ｃｄ）が挙げられる。これらは、１種のみであってもよいし、２種以上であってもよい。
　ｎ型ドーパントとしては、代表的には、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、スズ（Ｓｎ）、および酸素（Ｏ）が挙げられる。これらは、１種のみであってもよいし、２種以上であってもよい。
　ＩＩＩ族元素窒化物半導体基板の面方位は、ｃ面、ｍ面、ａ面、およびｃ面、ａ面、ｍ面それぞれから傾斜した特定の結晶面とすることができ、特に、ｃ面とした際に本発明の実施形態による効果がより発現される。ｃ面、ａ面、ｍ面それぞれから傾斜した特定の結晶面としては、｛１１－２２｝面や｛２０－２１｝面といった、いわゆる半極性面が例示できる。また、面方位としては、ｃ面、ａ面、ｍ面あるいはこれらから傾斜した特定の結晶面に対して、垂直ないわゆるジャスト面だけでなく、±５°の範囲でのオフ角を含むことが許容される。
　本発明の実施形態によるＩＩＩ族元素窒化物半導体基板は、第一面と第二面とを備えるＩＩＩ族元素窒化物半導体基板である。第一面を主面、第二面を裏面としたとき、ＩＩＩ族元素窒化物半導体基板の面方位がc面であれば、主面は、代表的には、ＩＩＩ族元素極性面であり、裏面は、代表的には、窒素極性面である。しかしながら、主面を窒素極性面としてもよいし、裏面をＩＩＩ族元素極性面としてもよい。主面上には、エピタキシャル結晶を成長させることができ、また、各種デバイスを作製することができる。裏面は、サセプタなどによって保持させて、本発明の実施形態によるＩＩＩ族元素窒化物半導体基板を移送できる。
　本発明の実施形態によるＩＩＩ族元素窒化物半導体基板の説明においては、第一面を主面、第二面を裏面として説明する。したがって、本明細書において、「主面」とあるものは「第一面」と読み替えてもよく、「第一面」とあるものは「主面」と読み替えてもよく、「裏面」とあるものは「第二面」と読み替えてもよく、「第二面」とあるものは「裏面」と読み替えてもよい。
　主面は、鏡面であっても非鏡面であってもよい。好ましくは、主面は鏡面である。
　主面は、デバイス層をエピタキシャル成長させて、作製するデバイスの特性が良好で、デバイス間のデバイス特性のバラツキの少ない半導体デバイスを得る観点からは、加工変質層が実質的に除去され、かつ、ミクロな領域での表面粗さが小さい面が好ましい。
　裏面は、鏡面であっても非鏡面であってもよい。
　鏡面とは、鏡面加工された表面であり、鏡面加工後に、光が反射して鏡面加工された表面上に物が映っていることを目視で確認することができるまで表面の粗さやうねりが低減されている状態の表面を指す。つまり、鏡面加工後の表面の粗さやうねりの大きさが、可視光の波長に対して十分無視できる程度にまで低減されている状態の表面である。鏡面加工されている表面上にはエピタキシャル結晶成長が十分可能である。
　鏡面加工の方法としては、本発明の実施形態による効果を損なわない範囲で、任意の適切な方法を採用し得る。このような方法としては、例えば、テープを用いた研磨装置、ダイヤモンド砥粒を用いたラッピング装置、コロイダルシリカ等のスラリーと不織布の研磨パッドとを用いたＣＭＰ（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈ）装置などを、１つまたは組み合わせて用いて鏡面加工する方法などが挙げられる。加工後の表面に加工変質層が残る場合は、加工変質層を除去する。加工変質層を除去する方法としては、例えば、ＲＩＥ（Ｒｅａｃｔｉｖｅ　Ｉｏｎ　Ｅｔｃｈｉｎｇ：反応性イオンエッチング）や薬液を用いて加工変質層を除去する方法、基板をアニールする方法、などが挙げられる。
　非鏡面とは、鏡面加工されていない表面であり、代表的には、粗面化処理によって得られる粗面が挙げられる。
　粗面化処理の方法としては、本発明の実施形態による効果を損なわない範囲で、任意の適切な方法を採用し得る。このような方法としては、例えば、砥石を用いた研削加工、レーザーテクスチャ加工、各種薬液やガスを用いたエッチング処理、物理的あるいは化学的なコーティング処理、機械加工によるテクスチャリングなどが挙げられる。
　図１は、本発明の実施形態によるＩＩＩ族元素窒化物半導体基板の代表的な概略断面図である。図１に示すように、本発明の実施形態によるＩＩＩ族元素窒化物半導体基板１００は、代表的には、主面（ＩＩＩ族元素極性面）１０と裏面（窒素極性面）２０を有する。本発明の実施形態によるＩＩＩ族元素窒化物半導体基板１００は、側面３０を有していてもよい。
　本発明の実施形態によるＩＩＩ族元素窒化物半導体基板の端部は、本発明の実施形態による効果を損なわない範囲で、任意の適切な形態を採り得る。本発明の実施形態によるＩＩＩ族元素窒化物半導体基板の端部は、例えば、主面側と裏面側が平坦面となるように面取りされた形状、主面側と裏面側がＲ状に面取りされた形状、端部の主面側だけが平坦面となるように面取りされている形状、端部の裏面側だけが平坦面となるように面取りされている形状などが挙げられる。
　本発明の実施形態によるＩＩＩ族元素窒化物半導体基板の端部が面取りされている場合、その面取りされた部分は、外周部の１周全部にわたって設けられていてよく、あるいは、外周部の一部のみに設けられていてもよい。
　本発明の実施形態によるＩＩＩ族元素窒化物半導体基板は、該第一面の表面の重心位置から該第二面の表面の重心位置に至る直線上において、該第一面の表面から５μｍ内部の地点から該基板の厚みの半分の地点に至るまで、および、該第二面の表面から５μｍ内部の地点から該基板の厚みの半分の地点に至るまで、５μｍ間隔でＥ２ Ｈフォノンモードに対応するピーク波数を測定したときのｎ個のピーク波数を、該第一面の表面の側から順にＢ１～Ｂｎ（ただし、ｎはピーク波数の測定個数であり、〔（ＩＩＩ族元素窒化物半導体基板の厚み（μｍ）－５（μｍ））／５（μｍ）〕の小数点以下を切り上げた整数）としたときに、ｎ個の測定値のうちの最大のピーク波数Ｂｍａｘと最小のピーク波数Ｂｍｉｎの差（Ｂｍａｘ－Ｂｍｉｎ）が２．０ｃｍ－１以下であり、好ましくは１．５ｃｍ－１以下であり、より好ましくは１．０ｃｍ－１以下である。上記の絶対値がいずれも上記範囲内にあれば、デバイス作製時のチッピング不良の発生が抑制されたＩＩＩ族元素窒化物半導体基板を提供し得る。
　上記ｎは、ピーク波数の測定個数を表している。
　例えば、ＩＩＩ族元素窒化物半導体基板の厚みが３００μｍである場合（５μｍの倍数である場合）には、ｎは５９となる。測定箇所は、第一面の表面から５μｍ内部の地点（ピーク波数がＢ１）、第一面の表面から１０μｍ内部の地点（ピーク波数がＢ２）、第一面の表面から１５μｍ内部の地点（ピーク波数がＢ３）、その後、５μｍずつ内部に向かい、基板の厚みの半分の地点（第一面の表面から１５０μｍ内部の地点）（ピーク波数がＢ３０）まで測定する。次に、第二面の表面から５μｍ内部の地点（ピーク波数がＢ５９）、第二面の表面から１０μｍ内部の地点（ピーク波数がＢ５８）、第二面の表面から１５μｍ内部の地点（ピーク波数がＢ５７）、その後、５μｍずつ内部に向かい、基板の厚みの半分の地点（第二面の表面から１５０μｍ内部の地点）は、第一面の表面から１５０μｍ内部の地点と重なり、Ｂ３０である。
　例えば、ＩＩＩ族元素窒化物半導体基板の厚みが３０２μｍである場合（５μｍの倍数でない場合）には、ｎは６０となる。測定箇所は、第一面の表面から５μｍ内部の地点（ピーク波数がＢ１）、第一面の表面から１０μｍ内部の地点（ピーク波数がＢ２）、第一面の表面から１５μｍ内部の地点（ピーク波数がＢ３）、その後、５μｍずつ内部に向かい、基板の厚みの半分の地点（第一面の表面から１５１μｍ内部の地点）に最も近い、第一面の表面から１５０μｍ内部の地点（ピーク波数がＢ３０）まで測定する。次に、第二面の表面から５μｍ内部の地点（ピーク波数がＢ６０）、第二面の表面から１０μｍ内部の地点（ピーク波数がＢ５９）、第二面の表面から１５μｍ内部の地点（ピーク波数がＢ５８）、その後、５μｍずつ内部に向かい、基板の厚みの半分の地点（第二面の表面から１５１μｍ内部の地点）に最も近い、第二面の表面から１５０μｍ内部の地点（ピーク波数がＢ３１）まで測定する。第一面の表面から１５０μｍ内部の地点（ピーク波数がＢ３０）と第二面の表面から１５０μｍ内部の地点（ピーク波数がＢ３１）との間の距離は２μｍである。
　本発明者らは、ＩＩＩ族元素窒化物半導体基板上に作製された半導体デバイスを該基板とともに切り出す際に、窒化ガリウム基板にチッピング不良が発生すると、デバイスの歩留まりが低下してしまうという従来の問題を解決するべく、鋭意検討を行った。その結果、第一面と第二面とを備えるＩＩＩ族元素窒化物半導体基板において、該第一面の表面の重心位置から該第二面の表面の重心位置に至る直線上において、該第一面の表面から５μｍ内部の地点から該基板の厚みの半分の地点に至るまで、および、該第二面の表面から５μｍ内部の地点から該基板の厚みの半分の地点に至るまで、５μｍ間隔でＥ２ Ｈフォノンモードに対応するピーク波数を測定したときのｎ個のピーク波数を、該第一面の表面の側から順にＢ１～Ｂｎ（ただし、ｎはピーク波数の測定個数であり、〔（ＩＩＩ族元素窒化物半導体基板の厚み（μｍ）－５（μｍ））／５（μｍ）〕の小数点以下を切り上げた整数）としたときに、ｎ個の測定値のうちの最大のピーク波数Ｂｍａｘと最小のピーク波数Ｂｍｉｎの差（Ｂｍａｘ－Ｂｍｉｎ）が、ＩＩＩ族元素窒化物半導体基板の切断時に発生するチッピングの大きさに関連することを見出した。サイズの大きいチッピングはチッピング不良となることを踏まえると、上記の絶対値を評価基準としてＩＩＩ族元素窒化物半導体基板を設計すれば、デバイス作製時のチッピング不良の発生が抑制されたＩＩＩ族元素窒化物半導体基板を提供することができるという技術的思想に至り、本発明を完成するに至った。
　ここで、Ｅ２ Ｈフォノンモードとは、例えば、ウルツ鉱型の窒化ガリウム（ＧａＮ）結晶を例に挙げると、ＧａＮ結晶中の隣接するＮ原子がＣ面内で面内方向に振動するモードである。Ｅ２ Ｈフォノンモードに対応するラマンシフトは、ラマン分析によって得られるラマンシフトのスペクトルにおいてＥ２ Ｈフォノンモードに対応するピークの最大ピーク時の波数により特定される。ここで、特許文献２～４には、３００Ｋの温度におけるウルツ鉱型のＧａＮ結晶のＥ２ Ｈフォノンモードの波数が５６７．６ｃｍ－１であり、そのＥ２ Ｈフォノンモードに対応するピークの最大ピーク時の波数が５６７．６ｃｍ－１の近傍に現れることが記載されている。
　上記ｎ個のピーク波数は、代表的には、基板の厚み方向において山谷形状（凹凸形状）の変動曲線を規定するようにして変動し得る。例えば、上記ピーク波数は、主面から裏面にむかって図４に示すような変動曲線で変動し得る。本発明の実施形態によれば、最大のピーク波数Ｂｍａｘと最小のピーク波数Ｂｍｉｎの差（Ｂｍａｘ－Ｂｍｉｎ）、すなわち、変動曲線における最大の山と最大の谷との差を所定値以下に制御することにより、デバイス作製時のチッピング不良の発生を抑制し得る。変動曲線における平均的な変動度合い（中心値からのずれの平均）ではなく最大の山と最大の谷との差を制御したことが、本発明の実施形態の特徴の１つである。厚み方向の応力（ピーク波数）において中心値からのずれは、局所的な結晶格子の歪みの大きさを表している。歪みが大きい場合、原子レベルでは亀裂が存在するような状態となる。チッピングは、切り出し加工時に力が原子レベルの亀裂に集中することでマクロレベルの亀裂へと伸展するというメカニズムで発生していると推察され得る。それゆえに、平均的な変動度合いではなく、局所的な応力変動を評価可能な最大の山と最大の谷との差を制御することにより、チッピング不良を抑制し得ると推定され得る。ただし、このようなメカニズムはあくまでも推定であり、本発明の実施形態を限定的に解釈するものではなく、当該メカニズムにより本発明の実施形態を拘束するものでもない。
　本発明の実施形態によるＩＩＩ族元素窒化物半導体基板は、本発明の実施形態による効果を損なわない範囲で、任意の適切な方法で製造し得る。以下、本発明の実施形態による効果をより発現させる点で、本発明の実施形態によるＩＩＩ族元素窒化物半導体基板の好ましい製造方法について説明する。
　本発明の実施形態によるＩＩＩ族元素窒化物半導体基板は、代表的には、下地基板の主面上に種結晶膜を形成し、種結晶膜のＩＩＩ族元素極性面上にＩＩＩ族元素窒化物層を形成する。次いで、下地基板から自立基板となるＩＩＩ族元素窒化物層（種結晶膜＋ＩＩＩ族元素窒化物層）を分離し、主面と裏面を有する自立基板を得る。
　下地基板の材質としては、本発明の実施形態による効果を損なわない範囲で、任意の適切な材質を採用し得る。このような材質としては、例えば、サファイア、結晶配向性アルミナ、酸化ガリウム、ＡｌｘＧａ１－ｘＮ（０≦ｘ≦１）、ＧａＡｓ、ＳｉＣなどが挙げられる。
　種結晶膜の材質としては、本発明の実施形態による効果を損なわない範囲で、任意の適切な材質を採用し得る。このような材質としては、例えば、ＡｌｘＧａ１－ｘＮ（０≦ｘ≦１）やＩｎｘＧａ１－ｘＮ（０≦ｘ≦１）が挙げられ、好ましくは、窒化ガリウムである。
　種結晶膜の形成方法としては、本発明の実施形態による効果を損なわない範囲で、任意の適切な形成方法を採用し得る。このような形成方法としては、例えば、気相成長法が挙げられ、好ましくは、有機金属化学気相成長（ＭＯＣＶＤ：Ｍｅｔａｌ－Ｏｒｇａｎｉｃ　Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法、ハイドライド気相成長（ＨＶＰＥ）法、パルス励起堆積（ＰＸＤ）法、ＭＢＥ法、昇華法が挙げられる。種結晶膜の形成方法としては、これらの中でも、有機金属化学気相成長法（ＭＯＣＶＤ：Ｍｅｔａｌ－Ｏｒｇａｎｉｃ　Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）がより好ましい。
　ＭＯＣＶＤ法による種結晶膜の形成は、例えば、４５０℃～５５０℃にて低温成長緩衝層を２０ｎｍ～５０ｎｍ堆積させた後に、１０００℃～１２００℃にて厚さ２μｍ～４μｍの膜を積層させることにより行うことが好ましい。
　ＩＩＩ族元素窒化物結晶層の育成方向としては、本発明の実施形態による効果を損なわない範囲で、任意の適切な育成方向を採用し得る。このような育成方向としては、例えば、ウルツ鉱構造のｃ面の法線方向、ａ面、ｍ面それぞれの法線方向、ｃ面、ａ面、ｍ面それぞれから傾斜した面の法線方向が挙げられる。
　ＩＩＩ族元素窒化物結晶層の形成方法としては、種結晶膜の結晶方位に概ね倣った結晶方位を有する形成方法であれば、本発明の実施形態による効果を損なわない範囲で、任意の適切な形成方法を採用し得る。このような形成方法としては、例えば、有機金属化学気相成長（ＭＯＣＶＤ：Ｍｅｔａｌ　Ｏｒｇａｎｉｃ　Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法、ハイドライド気相成長（ＨＶＰＥ）法、パルス励起堆積（ＰＸＤ）法、ＭＢＥ法、昇華法等の気相成長法；Ｎａフラックス法、アモノサーマル法、水熱法、ゾルゲル法等の液相成長法；粉末の固相成長を利用した粉末成長法；これらの組み合わせ；が挙げられる。
　ＩＩＩ族元素窒化物結晶層の形成方法としてＮａフラックス法を採用する場合は、特許第５２４４６２８号公報に記載の製造方法に準じ、適宜、本発明の実施形態による効果をより発現し得るように条件等を調整して、Ｎａフラックス法を行うことが好ましい。
　Ｎａフラックス法によるＩＩＩ族元素窒化物結晶層の形成は、代表的には、窒素雰囲気中で、育成容器としての坩堝に種結晶基板（下地基板＋種結晶膜）を配置し、さらに、その坩堝の中に、ＩＩＩ族元素、金属Ｎａ、および、必要に応じてドーパント（例えば、ゲルマニウム（Ｇｅ）、シリコン（Ｓｉ）、酸素（Ｏ）等のｎ型ドーパント；ベリリウム（Ｂｅ）、マグネシウム（Ｍｇ）、カルシウム（Ｃａ）、ストロンチウム（Ｓｒ）、亜鉛（Ｚｎ）、カドミウム（Ｃｄ）等のｐ型ドーパント；など）を含む融液組成物を充填し、その坩堝に蓋をし、その蓋付き坩堝を外容器中に入れ、さらに、その外容器を耐圧容器に入れ、窒素雰囲気中で、昇温、加圧した後、温度および圧力を保持しつつ、回転することにより行うことが好ましい。
　上記昇温は、好ましくは７００℃～１０００℃の範囲に到達するまで、より好ましくは８００℃～９００℃の範囲に到達するまで行う。本明細書では、この到達温度を最終到達温度と称することがある。
　上記昇温の時間は、好ましくは１０５分以上であり、より好ましくは１２０分～２５０分であり、さらに好ましくは１４０分～２２０分であり、特に好ましくは１６０分～２００分である。上記昇温の時間が上記範囲を外れて小さすぎると、結晶の成長開始のタイミングや成長速度にばらつきが生じるおそれがあり、その結果、異なる残留応力を有する領域が形成されやすくなり、得られるＩＩＩ族元素窒化物半導体基板上に作製された半導体デバイスを該基板とともに切り出す際に、チッピング不良が発生するおそれがある。
　上記昇温は、４００℃に到達するまでの昇温時間として、好ましくは５分以上であり、より好ましくは１０分～７０分であり、さらに好ましくは２０分～６０分であり、特に好ましくは３０分～５０分である。
　上記昇温は、４００℃から最終到達温度に到達するまでの昇温時間として、好ましくは１００分以上であり、より好ましくは１１０分～２１０分であり、さらに好ましくは１２０分～２００分であり、さらに好ましくは１３０分～１９０分であり、特に好ましくは１４０分～１８０分であり、最も好ましくは１５０分～１７０分である。上記４００℃から最終到達温度に到達するまでの昇温時間が上記範囲を外れると、結晶の成長開始のタイミングや成長速度にばらつきが生じるおそれがあり、その結果、異なる残留応力を有する領域が形成されやすくなり、得られるＩＩＩ族元素窒化物半導体基板上に作製された半導体デバイスを該基板とともに切り出す際に、チッピング不良が発生するおそれがある。
　上記加圧は、好ましくは１ＭＰａ～７ＭＰａの範囲で、より好ましくは２ＭＰａ～６ＭＰａの範囲で行う。
　次に、ＩＩＩ族元素窒化物結晶層を下地基板から分離することによって、ＩＩＩ族元素窒化物結晶層を含む自立基板を得ることができる。
　ＩＩＩ族元素窒化物結晶層を下地基板から分離する方法としては、本発明の実施形態による効果を損なわない範囲で任意の適切な方法を採用し得る。このような方法としては、例えば、ＩＩＩ族元素窒化物結晶層を育成した後の降温工程において熱収縮差を使用してＩＩＩ族元素窒化物結晶層を下地基板から自発分離させる方法、ＩＩＩ族元素窒化物結晶層を下地基板からケミカルエッチングによって分離する方法、下地基板の裏面側からレーザー光を照射し、ＩＩＩ族元素窒化物結晶層を下地基板からレーザーリフトオフ法によって剥離する方法、ＩＩＩ族元素窒化物結晶層を下地基板から研削によって剥離する方法、が挙げられる。また、ＩＩＩ族元素窒化物結晶層を、ワイヤソーなどを利用してスライスすることにより、ＩＩＩ族元素窒化物結晶層を含む自立基板を得てもよい。
　このようにしてＮａフラックス法により得られたＩＩＩ族元素窒化物結晶層は、砥石等で研削して板面を平坦にした後、ダイヤモンド砥粒を用いたラップ加工等により板面を平滑化することが好ましい。
　次いで、自立基板の外周部を研削加工することにより、所望の直径の円形状に整える。
　自立基板のサイズとしては、本発明の実施形態による効果を損なわない範囲で、任意の適切なサイズを採用し得る。このようなサイズとしては、例えば、２５ｍｍ（約１インチ）、４５～５５ｍｍ（約２インチ）、９５～１０５ｍｍ（約４インチ）、１４５～１５５ｍｍ（約６インチ）、１９５～２０５ｍｍ（約８インチ）、２９５～３０５ｍｍ（約１２インチ）等である。
　次いで、研削、ラップ、研磨加工などにより主面および／または裏面を除去加工することによって、所望の厚さに薄板化および平坦化し、自立基板を得る。
　研削、ラップ、研磨加工などの表面加工を行うにあたっては、通常、ワックスを用いる等により自立基板を加工定盤に貼り付けて行う。この際、自立基板を加工定盤に貼り付ける圧力、具体的には、自立基板を加工定盤に貼り付ける際に該自立基板に印加する圧力を適切に調整する。
　研磨加工後の自立基板の厚さ（厚さが一定でない場合は最大厚さ箇所の厚さ）は、好ましくは３００μｍ～１０００μｍである。
　必要に応じて、研削加工により、自立基板外周エッジの面取りをする。主面表面に加工変質層が残る場合は、加工変質層を実質的に除去する。また、裏面表面に加工変質層に起因した残留応力が残る場合は、残留応力を除去し、最終的に、本発明の実施形態によるＩＩＩ族元素窒化物半導体基板を得る。
　本発明の実施形態によるＩＩＩ族元素窒化物半導体基板において、面取りは、本発明の実施形態による効果を損なわない範囲で、任意の適切な面取り加工方法で行うことができる。このような面取り加工方法としては、例えば、ダイヤモンド砥石を用いた研削加工、テープを用いた研磨加工、コロイダルシリカ等のスラリーと不織布の研磨パッドとを用いたＣＭＰ（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈ）が挙げられる。
　得られるＩＩＩ族元素窒化物半導体基板は、その主面（ＩＩＩ族元素極性面）上に結晶をエピタキシャル成長させることができ、機能層を成膜し、機能素子を得ることができる。
　得られるＩＩＩ族元素窒化物半導体基板上に成長させるエピタキシャル結晶としては、窒化ガリウム、窒化アルミニウム、窒化インジウムまたはこれらの混晶を例示できる。このようなエピタキシャル結晶としては、具体的には、例えば、ＧａＮ、ＡｌＮ、ＩｎＮ、ＧａｘＡｌ１－ｘＮ（１＞ｘ＞０）、ＧａｘＩｎ１－ｘＮ（１＞ｘ＞０）、ＡｌｘＩｎ１－ｘＮ（１＞ｘ＞０）、ＧａｘＡｌｙＩｎｚＮ（１＞ｘ＞０、１＞ｙ＞０、ｘ＋ｙ＋ｚ＝１）が挙げられる。また、得られるＩＩＩ族元素窒化物半導体基板上に設ける機能層としては、発光層の他、整流素子層、スイッチング素子素子、パワー半導体層などが挙げられる。また、得られるＩＩＩ族元素窒化物半導体基板のＩＩＩ族元素極性面上に機能層を設けた後に、窒素極性面を加工、例えば、研削、研磨加工することによって、自立基板の厚さや厚さ分布を小さくすることもできる。
　得られるＩＩＩ族元素窒化物半導体基板と支持基板とを貼り合わせ、本発明の実施形態である貼り合わせ基板とすることもできる。すなわち、本発明の実施形態による貼り合わせ基板は、本発明の実施形態によるＩＩＩ族元素窒化物半導体基板と支持基板とが貼り合わされてなる。
　本発明の実施形態による貼り合わせ基板は、本発明の実施形態による効果を損なわない範囲で、任意の適切な層をさらに有していてもよい。このような層の種類・機能、数、組み合わせ、配置等は、目的に応じて適切に決定され得る。
　支持基板の厚みは、本発明の実施形態による効果を損なわない範囲で、任意の適切な厚みが採用され得る。支持基板の厚みは、例えば、１００μｍ～１０００μｍである。
　支持基板としては、本発明の実施形態による効果を損なわない範囲で、任意の適切な基板が用いられ得る。支持基板は、単結晶体で構成されてもよく、多結晶体で構成されてもよい。
　本発明の実施形態による貼り合わせ基板は、例えば、ＩＩＩ族元素窒化物半導体基板の接合面と支持基板の接合面とが直接接合されている。具体的には、例えば、支持基板の接合面とＩＩＩ族元素窒化物半導体基板の接合面とを対向させ、支持基板の接合面およびＩＩＩ族元素窒化物半導体基板の接合面を表面活性化し、次いで、接合することで、本発明の実施形態による貼り合わせ基板を得る。この後、ＩＩＩ族元素窒化物半導体基板の成膜面上には、所望のエピタキシャル膜を成膜できる。
　本発明の実施形態による貼り合わせ基板は、例えば、ＩＩＩ族元素窒化物半導体基板と支持基板との間に接合層を設けることができる。具体的には、例えば、支持基板の主面上の接合層の接合面とＩＩＩ族元素窒化物半導体基板の接合面とを対向させ、接合層の接合面およびＩＩＩ族元素窒化物半導体基板の接合面を表面活性化し、次いで、接合することで、本発明の実施形態による貼り合わせ基板を得る。この後、ＩＩＩ族元素窒化物半導体基板の成膜面上には、所望のエピタキシャル膜を成膜できる。なお、ＩＩＩ族元素窒化物半導体基板の主面上に接合層を設け、接合層の接合面を支持基板の接合面に対して直接接合してもよいし、ＩＩＩ族元素窒化物半導体基板の主面上に第一の接合層を設け、支持基板の主面上に第二の接合層を設け、第一の接合層の接合面を第二の接合層の接合面に対して直接接合してもよい。
　本発明の実施形態による貼り合わせ基板が、ＩＩＩ族元素窒化物半導体基板と支持基板との間に接合層が設けられた実施形態である場合、接合層は、五酸化タンタル、アルミナ、窒化アルミニウム、炭化珪素、サイアロンまたはＳｉ（１－ｘ）Ｏｘ（０．００８≦ｘ≦０．４０８）からなる群から選ばれる少なくとも１種であることが好ましい。これによって、支持基板とＩＩＩ族元素窒化物半導体基板との接合強度を一層向上させることができる。
　なお、サイアロンは、窒化珪素とアルミナとの混合物を焼結して得られるセラミックスであり、以下のような組成を有する。
　Ｓｉ６－ｚＡｌｚＯzＮ８－ｚ
　すなわち、サイアロンは、窒化珪素中にアルミナが混合された組成を有しており、ｚがアルミナの混合比率を示している。ｚは、０．５以上がより好ましい。ｚは、４．０以下がより好ましい。
　以下、実施例により本発明を具体的に説明するが、本発明はこれら実施例になんら限定されるものではない。なお、実施例等における、試験および評価方法は以下のとおりである。なお、「部」と記載されている場合は、特記事項がない限り「重量部」を意味し、「％」と記載されている場合は、特記事項がない限り「重量％」を意味する。
＜ラマン分析＞
（測定条件）
装置：顕微レーザーラマン分光装置ＬａｂＲａｍ　ＡＲＡＭＩＳ（堀場製作所社製）
光源：半導体励起固体レーザー（５２０ｎｍ）
分光器スリット：１００μｍ
レーザースポット径：Φ０．８μｍ
対物レンズ：１００倍
検出器：ＣＣＤ（１０２４×２５６ピクセル）
回折格子：２４００ｇｒ／ｍｍ
（補正条件）
　波数校正のためにＮｅランプの１７０８ｃｍ－１のピークを使用した。ＧａＮ基板のＥ２ Ｈフォノンモードに対応するピークをガウスローレンツ関数で近似した後に、最大ピーク時の波数を算出した。
（測定方法）
　ＧａＮ基板の重心位置のＧａ面にレーザー光を照射し、反射光の強度が最大となる位置をＧａ面側の最表面とした。そこからステージを５μｍ上に移動し、ラマンスペクトルを取得した。その後、ステージを５μｍ毎に上げながらラマンスペクトルを取得していった。上げたステージ高さがＧａＮ基板の厚みの半分に到達した時点で測定を中断した。基板を裏返し、ＧａＮ基板の重心位置のＮ面にレーザー光を照射し、反射光の強度が最大となる位置をＮ面側の最表面とした。Ｇａ面側から測定した場合と同様、ステージを上げながら５μｍ毎にサンプル厚み半分高さまでスペクトルを取得した。なお、ＧａＮ基板のＧａ面および／またはＮ面が粗面化されている場合は、該粗面化されている面側からの測定の前に、該粗面化されている面の研磨を行うことが好ましく、算術平均粗さＲａが１．０ｎｍ以下となるように研磨することがより好ましい。また、研磨によらなくても、測定する表面は、その算術表面粗さＲａが１．０ｎｍ以下であることが好ましい。
＜Ｅ２ Ｈフォノンモードに対応するラマンシフトの最大値と最小値の差の測定＞
　ラマン分析によって得られたＥ２ Ｈフォノンモードに対応するピーク波数Ｅ２ Ｈフォノンモードに対応するピーク波数に基づき、
（１）Ｇａ面側の最表面の重心位置からＮ面側の最表面の重心位置に至る直線上において、該Ｇａ面側の最表面から５μｍ内部の地点からＧａＮ基板の厚みの半分の地点に至るまで、および、該Ｎ面側の最表面から５μｍ内部の地点からＧａＮ基板の厚みの半分の地点に至るまで、５μｍ間隔でＥ２ Ｈフォノンモードに対応するピーク波数を測定したときのｎ個のピーク波数を、該第一面の表面の側から順にＢ１～Ｂｎ（ただし、ｎはピーク波数の測定個数であり、〔（ＩＩＩ族元素窒化物半導体基板の厚み（μｍ）－５（μｍ））／５（μｍ）〕の小数点以下を切り上げた整数）とし、
（２）ｎ個の測定値のうちの最大のピーク波数Ｂｍａｘと最小のピーク波数Ｂｍｉｎの差（Ｂｍａｘ－Ｂｍｉｎ）を求めた。
＜基板切断時のチッピング不良数の評価＞
　得られたＧａＮ基板を１０ｍｍ角のチップとなるよう切断し、チップの端部を光学顕微鏡により観察した。
　端部に見られるチッピングのうち、内部方向への大きさが１００μｍ以上のものをチッピング不良としてカウントした。
　ここでいう「内部方向への大きさ」とは以下のようにして算出されたものである。まず、チップの端部の全域を５０倍の光学顕微鏡にて撮像した。得られたＮ個の画像それぞれにチッピングが発生していない端部２箇所を線でつなぎ、正常時のエッジ位置とした。各チッピングに対しチッピングにより形成されたエッジ位置から正常時のエッジ位置に最短距離となるよう線分を引いた。この線分の長さを「内部方向への大きさ」とした。
［実施例１］
　サファイア基板上に、ＭＯＣＶＤ法により厚さ２μｍの窒化ガリウム膜を形成して、種結晶基板を作製した。この種結晶基板を、窒素雰囲気のグローブボックス内でアルミナ坩堝の中に配置した。次に、Ｇａ／Ｇａ＋Ｎａ（ｍｏｌ％）＝１５ｍｏｌ％となるように金属ガリウムと金属ナトリウムを坩堝内に充填し、アルミナ板で蓋をした。その坩堝をステンレス製内容器に入れ、さらにそれを収納できるステンレス製外容器に入れて容器蓋で閉じた。この外容器を結晶製造装置内の加熱部に設置されている回転台の上に配置し、耐圧容器に蓋をして密閉した。
　次いで、耐圧容器内を真空ポンプにて０．１Ｐａ以下まで真空引きした。続いて、上段ヒータ、中段ヒータ、および下段ヒータを調節して加熱空間の温度を８７０℃になるように加熱した。６０分かけて４００℃まで昇温し、１２０分かけて８７０℃に昇温した。その状態で４０時間保持した。加熱の際、４．０ＭＰａまで窒素ガスボンベから窒素ガスを導入し、外容器を中心軸周りに２０ｒｐｍの速度で一定周期の時計回りと反時計回りで回転させた。その後、室温まで自然冷却して大気圧にまで減圧した後、耐圧容器の蓋を開けて中から坩堝を取り出した。坩堝の中の固化した金属ナトリウムを除去し、種結晶基板上に成長した窒化ガリウム結晶を回収した。
　このようにして得た窒化ガリウム結晶を種基板から分離し、研磨、研削することで、直径が５０．８ｍｍ、厚みが４００μｍの窒化ガリウム結晶の自立基板を作製した。
　作製した自立基板のラマン分析を行い、Ｅ２ Ｈフォノンモードに対応するラマンシフトの最大値と最小値の差を測定したところ、１．７０ｃｍ－１であった。
　測定後の自立基板から９個のチップを切り出し、各チップの端部を光学顕微鏡にて観察した。５０倍にて観察し、内部方向への大きさが１００μｍ以上のチッピングをチッピング不良としてカウントした。チッピング不良は発生していなかった。
［実施例２］
　実施例１と同様にして窒化ガリウム結晶の自立基板を作製した。ただし、結晶育成工程において、４００℃までの昇温を４０分、４００℃から８７０℃までの昇温を１４０分かけて実施した。
　実施例１と同様にしてラマン分析を行い、Ｅ２ Ｈフォノンモードに対応するラマンシフトの最大値と最小値の差を測定したところ、１．４８ｃｍ－１であった。
　測定後の自立基板から９個のチップを切り出し、各チップの端部を光学顕微鏡にて観察した。５０倍にて観察し、内部方向への大きさが１００μｍ以上のチッピングをチッピング不良としてカウントした。チッピング不良は発生していなかった。
［実施例３］
　実施例１と同様にして窒化ガリウム結晶の自立基板を作製した。ただし、結晶育成工程において、４００℃までの昇温を４０分、４００℃から８７０℃までの昇温を１６０分かけて実施した。
　実施例１と同様にしてラマン分析を行い、Ｅ２ Ｈフォノンモードに対応するラマンシフトの最大値と最小値の差を測定したところ、０．９３ｃｍ－１であった。さらに、基板の主面から裏面にかけてのラマンシフトの変動状態を図５に示す。加えて、図５からラマンシフト（ピーク波数）の平均変動幅Ｄａｖｅを算出した。Ｄａｖｅは０．１７であった。なお、ＤａｖｅはＢ１～Ｂｎの平均値と各ピーク波数との差の絶対値の平均値である。
　測定後の自立基板から９個のチップを切り出し、各チップの端部を光学顕微鏡にて観察した。５０倍にて観察し、内部方向への大きさが１００μｍ以上のチッピングをチッピング不良としてカウントした。チッピング不良は発生していなかった。
　また、端部の光学顕微鏡写真を図２に示す。
［比較例１］
　実施例１と同様にして窒化ガリウム結晶の自立基板を作製した。ただし、結晶育成工程において、４００℃までの昇温を４０分、４００℃から８７０℃までの昇温を６０分かけて実施した。
　実施例１と同様にしてラマン分析を行い、Ｅ２ Ｈフォノンモードに対応するラマンシフトの最大値と最小値の差を測定したところ、２．０１ｃｍ－１であった。さらに、基板の主面から裏面にかけてのラマンシフトの変動状態を図６に示す。加えて、図６からＤａｖｅを算出した。Ｄａｖｅは０．１４であった。
　測定後の自立基板から９個のチップを切り出し、各チップの端部を光学顕微鏡にて観察した。５０倍にて観察し、内部方向への大きさが１００μｍ以上のチッピングをチッピング不良としてカウントした。チッピング不良は９個中４個のチップで発生し、発生箇所は合計で１０箇所であった。
　チッピング不良が発生した端部の光学顕微鏡写真を図３に示す。
［評価］
　実施例および比較例から明らかなとおり、Ｅ２ Ｈフォノンモードに対応するラマンシフト（ピーク波数）の最大値と最小値の差を所定値以下に制御することにより、チッピング不良を抑制できることがわかる。さらに、実施例３と比較例１を比較すると明らかなとおり、ピーク波数の平均変動幅Ｄａｖｅが小さくてもピーク波数の最大値と最小値の差が大きいと、チッピング抑制効果は得られないことがわかる。
　本発明の実施形態によるＩＩＩ族元素窒化物半導体基板は、各種半導体デバイスの基板として利用可能である。
１００　　　ＩＩＩ族元素窒化物半導体基板
１０　　　　主面
２０　　　　裏面
３０　　　　側面

Claims (7)

  1. 　第一面と第二面とを備えるＩＩＩ族元素窒化物半導体基板であって、
    　厚みが１００μｍ以上であり、
    　該第一面の表面の重心位置から該第二面の表面の重心位置に至る直線上において、該第一面の表面から５μｍ内部の地点から該基板の厚みの半分の地点に至るまで、および、該第二面の表面から５μｍ内部の地点から該基板の厚みの半分の地点に至るまで、５μｍ間隔でＥ２ Ｈフォノンモードに対応するピーク波数を測定したときのｎ個のピーク波数を、該第一面の表面の側から順にＢ１～Ｂｎ（ただし、ｎはピーク波数の測定個数であり、〔（ＩＩＩ族元素窒化物半導体基板の厚み（μｍ）－５（μｍ））／５（μｍ）〕の小数点以下を切り上げた整数）としたときに、
    　ｎ個の測定値のうちの最大のピーク波数Ｂｍａｘと最小のピーク波数Ｂｍｉｎの差（Ｂｍａｘ－Ｂｍｉｎ）が２．０ｃｍ－１以下である、
    　ＩＩＩ族元素窒化物半導体基板。
  2. 　前記絶対値がいずれも１．５ｃｍ－１以下である、請求項１に記載のＩＩＩ族元素窒化物半導体基板。
  3. 　前記絶対値がいずれも１．０ｃｍ－１以下である、請求項２に記載のＩＩＩ族元素窒化物半導体基板。
  4. 　前記ｎ個のピーク波数が、基板の厚み方向において山谷形状の変動曲線を規定するようにして変動している、請求項１に記載のＩＩＩ族元素窒化物半導体基板。
  5. 　直径が４５ｍｍ以上である、請求項１に記載のＩＩＩ族元素窒化物半導体基板。
  6. 　前記厚みが３００μｍ以上である、請求項１に記載のＩＩＩ族元素窒化物半導体基板。
  7. 　請求項１から６までのいずれかに記載のＩＩＩ族元素窒化物半導体基板と支持基板とが貼り合わされてなる、
    　貼り合わせ基板。
     
PCT/JP2023/016348 2022-10-06 2023-04-25 Ｉｉｉ族元素窒化物半導体基板 WO2024075328A1 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPPCT/JP2022/037460 2022-10-06
JP2022037460 2022-10-06

Publications (1)

Publication Number Publication Date
WO2024075328A1 true WO2024075328A1 (ja) 2024-04-11

Family

ID=90608108

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2023/016348 WO2024075328A1 (ja) 2022-10-06 2023-04-25 Ｉｉｉ族元素窒化物半導体基板

Country Status (1)

Country Link
WO (1) WO2024075328A1 (ja)

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005323944A (ja) * 2004-05-17 2005-11-24 Olympus Corp 医療用具懸架装置
JP2007169132A (ja) * 2005-12-26 2007-07-05 Sumitomo Electric Ind Ltd 窒化ガリウム結晶基板、半導体デバイス、半導体デバイスの製造方法および窒化ガリウム結晶基板の識別方法
JP2009536139A (ja) * 2006-05-08 2009-10-08 フライベルガー・コンパウンド・マテリアルズ・ゲゼルシャフト・ミット・ベシュレンクテル・ハフツング Ｉｉｉ−ｎバルク結晶及び自立型ｉｉｉ−ｎ基板の製造方法、並びにｉｉｉ−ｎバルク結晶及び自立型ｉｉｉ−ｎ基板
CN102359956A (zh) * 2011-10-02 2012-02-22 西安电子科技大学 a面GaN外延层薄膜腐蚀应力的拉曼表征方法
JP2015044707A (ja) * 2013-08-28 2015-03-12 住友電気工業株式会社 窒化ガリウム基板および半導体デバイス
JP2016060676A (ja) * 2014-09-19 2016-04-25 住友電気工業株式会社 窒化ガリウム基板

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005323944A (ja) * 2004-05-17 2005-11-24 Olympus Corp 医療用具懸架装置
JP2007169132A (ja) * 2005-12-26 2007-07-05 Sumitomo Electric Ind Ltd 窒化ガリウム結晶基板、半導体デバイス、半導体デバイスの製造方法および窒化ガリウム結晶基板の識別方法
JP2009536139A (ja) * 2006-05-08 2009-10-08 フライベルガー・コンパウンド・マテリアルズ・ゲゼルシャフト・ミット・ベシュレンクテル・ハフツング Ｉｉｉ−ｎバルク結晶及び自立型ｉｉｉ−ｎ基板の製造方法、並びにｉｉｉ−ｎバルク結晶及び自立型ｉｉｉ−ｎ基板
CN102359956A (zh) * 2011-10-02 2012-02-22 西安电子科技大学 a面GaN外延层薄膜腐蚀应力的拉曼表征方法
JP2015044707A (ja) * 2013-08-28 2015-03-12 住友電気工業株式会社 窒化ガリウム基板および半導体デバイス
JP2016060676A (ja) * 2014-09-19 2016-04-25 住友電気工業株式会社 窒化ガリウム基板

Similar Documents

Publication Publication Date Title
US20100107969A1 (en) Method for manufacturing group III nitride single crystals
EP2924150B1 (en) ß-GA2O3-BASED SINGLE CRYSTAL SUBSTRATE
CN108025979B (zh) 外延生长用取向氧化铝基板
WO2022004046A1 (ja) エピタキシャル結晶成長用自立基板および機能素子
WO2024075328A1 (ja) Ｉｉｉ族元素窒化物半導体基板
US11862689B2 (en) Group-III element nitride semiconductor substrate
CN108137411B (zh) 外延生长用取向氧化铝基板
WO2022059244A1 (ja) Ｉｉｉ族元素窒化物半導体基板
WO2015146978A1 (ja) 複合基板およびそれを用いた半導体ウエハの製造方法
WO2023157547A1 (ja) Ｉｉｉ族元素窒化物半導体基板および貼り合わせ基板
WO2022201986A1 (ja) ＡｌＮ単結晶基板
US20230246132A1 (en) Group-iii element nitride semiconductor substrate
WO2024127513A1 (ja) Ｉｉｉ族元素窒化物基板およびｉｉｉ族元素窒化物基板の製造方法
WO2024184969A1 (ja) Ｉｉｉ族元素窒化物基板、ｉｉｉ族元素窒化物基板の検査方法およびｉｉｉ族元素窒化物基板の製造方法
JP7361990B1 (ja) Ｉｉｉ族元素窒化物基板およびｉｉｉ族元素窒化物基板の製造方法
WO2023176128A1 (ja) Ｉｉｉ族元素窒化物半導体基板および貼り合わせ基板
WO2022079939A1 (ja) Ｉｉｉ族元素窒化物半導体基板
US20240379907A1 (en) Group iii element nitride semiconductor substrate and bonded substrate
WO2024184966A1 (ja) Ｉｉｉ族元素窒化物基板およびｉｉｉ族元素窒化物基板の製造方法
WO2023188574A1 (ja) Ｉｉｉ族元素窒化物基板およびｉｉｉ族元素窒化物基板の製造方法
WO2023188575A1 (ja) Ｉｉｉ族元素窒化物基板およびｉｉｉ族元素窒化物基板の製造方法
WO2022181322A1 (ja) Ｉｉｉ族元素窒化物半導体基板
WO2023153154A1 (ja) Ｉｉｉ族元素窒化物半導体基板、エピタキシャル基板および機能素子
WO2022201635A1 (ja) Ｉｉｉ族元素窒化物半導体基板
JPWO2006111804A1 (ja) 半導体製造方法及び半導体装置

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 23874464

Country of ref document: EP

Kind code of ref document: A1