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WO2023191507A1 - 회로 기판 - Google Patents

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WO2023191507A1
WO2023191507A1 PCT/KR2023/004197 KR2023004197W WO2023191507A1 WO 2023191507 A1 WO2023191507 A1 WO 2023191507A1 KR 2023004197 W KR2023004197 W KR 2023004197W WO 2023191507 A1 WO2023191507 A1 WO 2023191507A1
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WO
WIPO (PCT)
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layer
circuit
circuit layer
metal layer
metal
Prior art date
Application number
PCT/KR2023/004197
Other languages
English (en)
French (fr)
Inventor
김한상
박재만
유채영
Original Assignee
엘지이노텍 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지이노텍 주식회사 filed Critical 엘지이노텍 주식회사
Priority to CN202380037476.XA priority Critical patent/CN119054074A/zh
Priority to EP23781360.5A priority patent/EP4503122A1/en
Publication of WO2023191507A1 publication Critical patent/WO2023191507A1/ko

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    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process

Definitions

  • the embodiment relates to a circuit board and a semiconductor package including the same.
  • a circuit board is an electrically insulating board with a pattern of circuit lines made of a conductive material such as copper.
  • Circuit board refers to a board before mounting electronic components.
  • a circuit board may mean that in order to mount many different types of electronic components on a flat plate, the mounting position of each component is determined and a circuit layer is formed to connect the electronic components.
  • signal transmission on the circuit board may be accomplished through the circuit layer.
  • a semiconductor package has a structure in which electronic components are mounted on a circuit board. Additionally, signal transmission in the semiconductor package is accomplished through a circuit layer formed on the circuit board. At this time, the signal may include a signal input to the electronic component, a signal output from the electronic component, a signal input from an external board, and a signal output from the external board.
  • the circuit layer of such a circuit board must be capable of transmitting signals without degrading the quality of high-frequency signals.
  • the circuit layer of a circuit board must be able to minimize signal transmission loss.
  • the transmission loss of the circuit layer in the circuit board mainly consists of conductor loss caused by a thin metal film such as copper and dielectric loss caused by an insulator such as an insulating layer.
  • the conductor loss due to the metal thin film is related to the surface roughness of the circuit layer. That is, as the surface roughness of the circuit layer increases, transmission loss may increase due to the skin effect.
  • Embodiments provide a circuit board capable of minimizing signal transmission loss and a semiconductor package including the same.
  • the embodiment provides a circuit board capable of improving adhesion between a circuit layer and an insulating layer and a semiconductor package including the same.
  • the embodiment provides a circuit board suitable for high-frequency applications and a semiconductor package including the same.
  • a circuit board includes a first insulating layer; and a circuit layer disposed on the first insulating layer, wherein the circuit layer includes a first layer disposed on the first insulating layer and a second layer partially disposed on the surface of the first layer. wherein the profile of the surface of the first layer is different from the profile of the surface of the second layer.
  • the first layer of the circuit layer includes a first metal layer disposed on an upper surface of the first insulating layer, a second metal layer disposed on an upper surface of the first metal layer, and the second metal layer of the circuit layer
  • the layer includes a third metal layer disposed on a top surface of the second metal layer, and the profile of the top surface of the second metal layer is different from the profile of the top surface of the third metal layer.
  • the upper surface of the second metal layer includes a plurality of peaks and valleys
  • the third metal layer is formed by filling a portion of at least one of the plurality of valleys on the upper surface of the second metal layer.
  • the third metal layer is disposed on the side of the first metal layer and the side of the second metal layer, and each profile of the side of the first metal layer and the side of the second metal layer is the side of the third metal layer. It is different from the profile of
  • each side of the first metal layer and the side of the second metal layer includes a plurality of peaks and valleys
  • the third metal layer includes at least one of the plurality of valleys on each side of the first and second metal layers. Fills one part.
  • the upper surface of the circuit layer includes a first portion corresponding to the upper surface of the second metal layer and a second portion corresponding to the upper surface of the third metal layer.
  • the arithmetic average roughness (Ra) of the upper surface of the circuit layer ranges from 0.05 ⁇ m to 0.2 ⁇ m
  • the ten-point average roughness (Rz) of the upper surface of the circuit layer ranges from 0.1 ⁇ m to 1.0 ⁇ m.
  • the side surface of the circuit layer includes a first part corresponding to the side surface of the first and second metal layers, and a second part corresponding to the side surface of the third metal layer.
  • the arithmetic average roughness (Ra) of the side of the circuit layer ranges from 0.05 ⁇ m to 0.2 ⁇ m
  • the ten-point average roughness (Rz) of the side of the circuit layer ranges from 0.1 ⁇ m to 1.0 ⁇ m.
  • the circuit board further includes a second insulating layer disposed on the first insulating layer and covering the circuit layer, and a lower surface of the second insulating layer is in contact with the first layer of the circuit layer. It includes a first lower surface, a second lower surface in contact with the second layer of the circuit layer, and a third lower surface in contact with the first insulating layer.
  • the first layer of the circuit layer includes a first metal material
  • the second layer of the circuit layer includes a second metal material different from the first metal material
  • the first metal material includes copper and the second metal material includes tin.
  • the first metal layer includes a 1-1 metal layer and a 1-2 metal layer disposed on the 1-1 metal layer, and the second metal layer is disposed on the 1-2 metal layer.
  • a circuit board includes an insulating layer; and a circuit layer disposed on the insulating layer, wherein the surface of the circuit layer includes a first portion including a first metal material, and a second portion including a second metal material different from the first metal material. It includes a portion, wherein the first metallic material includes copper and the second metallic material includes tin.
  • the surface of the circuit layer includes the top, left, right, and bottom surfaces of the circuit layer, and the arithmetic average roughness (Ra) of at least two of the top, left, right, and bottom surfaces of the circuit layer is 0.05. It has a range between ⁇ m and 0.2 ⁇ m.
  • the surface of the circuit layer includes the top, left, right, and bottom surfaces of the circuit layer, and the ten-point average roughness (Rz) of at least two surfaces among the top, left, right, and bottom surfaces of the circuit layer is 0.1. It has a range between ⁇ m and 1.0 ⁇ m.
  • a semiconductor package includes a plurality of insulating layers; and a plurality of circuit layers respectively disposed on surfaces of the plurality of insulating layers. a first connection portion disposed on the uppermost circuit layer among the plurality of circuit layers; and an element disposed on the first connection portion, wherein at least one first circuit layer among the plurality of circuit layers includes a first metal layer, a second metal layer disposed on the first metal layer, and the first metal layer. and a third metal layer disposed on the second metal layer, wherein the upper surface of the first circuit layer includes a first upper surface corresponding to the second metal layer and a second upper surface corresponding to the third metal layer.
  • the side of the first circuit layer includes a first side corresponding to the first metal layer and the second metal layer, and a second side corresponding to the third metal layer, and the upper surface of the first circuit layer and the At least one of the sides of the first circuit layer has an arithmetic average roughness (Ra) ranging from 0.05 ⁇ m to 0.2 ⁇ m and a ten-point average roughness (Rz) ranging from 0.1 ⁇ m to 1.0 ⁇ m.
  • Ra arithmetic average roughness
  • Rz ten-point average roughness
  • the circuit board of the embodiment includes a circuit layer.
  • the circuit layer includes a first metal layer corresponding to the seed layer and a second metal layer disposed on the first metal layer.
  • the surface of the circuit layer may be given a certain level of surface roughness during the etching process of the first metal layer.
  • the provided surface roughness may act as a factor in increasing signal transmission loss. As a result, application to high-frequency applications may be difficult.
  • the circuit layer of the embodiment includes a third metal layer.
  • the third metal layer is selectively disposed on the surface of the first metal layer and the surface of the second metal layer.
  • the surface of the circuit layer includes a first surface corresponding to the top surface of the second metal layer.
  • the third metal layer is partially disposed on the first surface.
  • the first surface includes a plurality of valleys and peaks corresponding to the applied surface roughness.
  • the third metal layer is formed to fill a portion of the valley on the first surface by controlling the crystal grains of metal ions in the plating solution. Accordingly, in the embodiment, the surface roughness of the first surface can be lowered to correspond to the thickness of the third metal layer.
  • the surface of the circuit layer includes a first side of the first metal layer and a second surface corresponding to the first side of the second metal layer. Additionally, the surface of the circuit layer includes a third surface corresponding to the second side of the first metal layer and the second side of the second metal layer. Additionally, the third metal layer is disposed so as to fill not only the first surface, but also a portion of the valleys of the second surface and a portion of the valleys of the third surface. Accordingly, in the embodiment, the surface roughness of the second and third surfaces of the circuit layer can be lowered.
  • the embodiment can lower the signal transmission loss of the circuit layer compared to the comparative example. Thereby, in this embodiment, the signal characteristics of the circuit board can be improved. Furthermore, the embodiment may provide a circuit board suitable for high frequency use.
  • the third metal layer is disposed to fill only a portion of the valleys of the first to third surfaces. Accordingly, in the embodiment, the surface roughness of the circuit layer can be lowered without affecting the thickness and line width of the circuit layer composed of the first metal layer and the second metal layer. Accordingly, the embodiment can further improve the electrical and physical reliability of the circuit board.
  • an additional insulating layer is laminated on the circuit layer.
  • the additional insulating layer is in additional contact with the third metal layer as well as the first and second metal layers of the circuit layer.
  • the first and second metal layers may contain copper
  • the third metal layer may contain tin.
  • the tin contains more hydroxyl groups than the copper.
  • the additional insulating layer may have higher adhesive strength with the third metal layer than with the first and second metal layers.
  • the additional insulating layer in the comparative example only contacts the first and second metal layers of the circuit layer. Accordingly, in the comparative example, there is a limit to increasing the adhesion between the circuit layer and the additional insulating layer.
  • the additional insulating layer in an embodiment additionally contacts the third metal layer as well as the first and second metal layers of the circuit layer. Accordingly, in the embodiment, the adhesion between the circuit layer and the additional insulating layer can be improved compared to the comparative example. Accordingly, in this embodiment, product reliability of the circuit board can be further improved.
  • an undercut is formed in the lower part of the side surface of the circuit layer in the comparative example. Additionally, the undercut acts as a factor that reduces the reliability of the circuit layer. At this time, in the embodiment, the depth of the undercut may be reduced by the thickness of the third metal layer compared to the comparative example. Accordingly, in this embodiment, product reliability of the circuit board can be further improved.
  • FIG. 1 is a cross-sectional view of a circuit board according to a comparative example.
  • Figure 2 is a diagram showing a circuit board according to an embodiment.
  • Figure 3 is a diagram for explaining the layer structure of a circuit layer according to the first embodiment.
  • Figure 4 is a diagram for explaining the layer structure of a circuit layer according to the second embodiment.
  • Figure 5 is a diagram showing a circuit layer according to the first embodiment.
  • Figure 6 is a view showing the surface of a circuit layer before surface treatment according to an embodiment.
  • Figure 7 is a view showing the surface of a circuit layer after surface treatment according to an embodiment.
  • Figure 8 is a diagram showing a circuit layer according to the second embodiment.
  • Figure 9 is a diagram for explaining the adhesion between a circuit layer and an insulating layer according to an embodiment.
  • Figure 10 is a diagram showing an undercut of a circuit layer in a comparative example.
  • FIG. 11 is a diagram showing an undercut of a circuit layer according to an embodiment.
  • Figure 12 is a diagram showing a semiconductor package according to an embodiment.
  • 13 to 23 are diagrams for explaining a method of manufacturing a circuit board according to an embodiment in process order.
  • the terms used in the embodiments of the present invention are for describing the embodiments and are not intended to limit the present invention.
  • the singular may also include the plural unless specifically stated in the phrase, and when described as “and at least one (or more than one) of B and C,” it can be combined with A, B, and C. It can contain one or more of all possible combinations.
  • first, second, A, B, (a), and (b) may be used. These terms are only used to distinguish the component from other components, and are not limited to the essence, sequence, or order of the component.
  • a component when a component is described as being 'connected', 'coupled' or 'connected' to another component, the component is not only directly connected, coupled or connected to the other component, but also is connected to the other component. It may also include cases where other components are 'connected', 'coupled', or 'connected' by another component between them.
  • “above” or “below” refers not only to cases where two components are in direct contact with each other, but also to one This also includes cases where another component described above is formed or placed between two components.
  • top (above) or bottom (bottom), it can include the meaning of not only the upward direction but also the downward direction based on one component.
  • FIG. 1 is a cross-sectional view of a circuit board according to a comparative example.
  • the circuit board of the comparative example includes an insulating layer 10 and a circuit layer 20.
  • the circuit layer 20 is disposed on the surface of the insulating layer 10.
  • the circuit layer 20 is disposed on at least one of the upper and lower surfaces of the insulating layer 10.
  • the circuit layer 20 includes a plurality of surfaces.
  • the circuit layer 20 includes a first surface 20U, a second surface 20S1, and a third surface 20S2.
  • the first surface 20U may refer to the top surface of the circuit layer 20.
  • the second surface 20S1 may refer to the first side or left side of the circuit layer 20.
  • the third surface 20S2 may refer to the second side or right side of the circuit layer 20.
  • the circuit layer 20 may include a fourth surface or a bottom surface that contacts the top surface of the insulating layer 10.
  • the first surface 20U, the second surface 20S1, and the third surface 20S2 of the circuit layer 20 have a specific surface roughness.
  • the surface roughness may be provided during the manufacturing process of forming the circuit layer 20.
  • the circuit layer 20 has a multiple layer structure.
  • the circuit layer 20 includes a first metal layer (not shown) and a second metal layer (not shown).
  • the first metal layer may refer to a seed layer for electroplating the second metal layer.
  • the second metal layer may be an electrolytic plating layer formed by electroplating the first metal layer as a seed layer.
  • the second metal layer is formed on the first metal layer, and the area that does not overlap the second metal layer in the thickness direction among the entire area of the first metal layer is removed by etching. It can be manufactured.
  • the first surface 20U, the second surface 20S1, and the third surface 20S2 of the circuit layer 20 may be given a specific surface roughness in a process of etching the first metal layer.
  • the arithmetic mean roughness Ra of the first surface 20U, the second surface 20S1, and the third surface 20S2 of the circuit layer 20 of the comparative example exceeds 0.3 ⁇ m.
  • the ten-point average roughness (Rz) of the first surface 20U, the second surface 20S1, and the third surface 20S2 of the circuit layer 20 of the comparative example exceeds 3.5 ⁇ m.
  • the circuit layer 20 of the comparative example has a relatively high signal transmission loss due to the arithmetic average illuminance and the ten-point average illuminance of the first surface 20U, the second surface 20S1, and the third surface 20S2.
  • the signal transmission loss increases in proportion to the surface roughness of the surface of the circuit layer 20.
  • the circuit board of the comparative example produces a signal by a skin effect according to the arithmetic mean illuminance or the ten-point average illuminance of the first surface 20U, the second surface 20S1, and the third surface 20S2 of the circuit layer 20.
  • the circuit board of the comparative example has a problem in that it is difficult to apply to high-frequency applications.
  • the surface of the circuit layer 20 is oxidized to reduce the surface roughness of the circuit layer 20.
  • the surface of the circuit layer 20 is oxidized to form an oxide layer, and the oxide layer is reduced to reduce the surface roughness of the circuit layer 20.
  • the adhesion between the formed oxide layer and the circuit layer 20 is relatively low. Accordingly, in the process of forming the oxidation layer, a portion of the oxidation layer may be separated from the circuit layer 20.
  • the oxidation layer is separated from the circuit layer 20.
  • a problem may occur in which the oxide layer cannot be partially reduced. Additionally, if the oxide layer cannot be partially reduced, the electrical reliability of the circuit layer 20 may deteriorate.
  • a circuit board is manufactured through a process of stacking a plurality of insulating layers. At this time, when the surface roughness of the circuit layer 20 decreases, there is a problem that the bonding strength between the circuit layer 20 and an additional insulating layer (not shown) is reduced. Accordingly, a problem may occur in which the additionally laminated insulating layer is separated from the circuit layer 20.
  • the embodiment provides a circuit board with a new structure that can reduce the surface roughness of the circuit layer compared to the comparative example and improve the bonding strength between the circuit layer and the insulating layer, and a semiconductor package including the same. Accordingly, the embodiment provides a circuit board and semiconductor package suitable for high-frequency applications.
  • the electronic device includes a main board (not shown).
  • the main board may be physically and/or electrically connected to various components.
  • the main board may be electrically connected to the semiconductor package of the embodiment.
  • Various devices may be mounted on the semiconductor package.
  • the semiconductor package includes memory chips such as volatile memory (e.g., DRAM), non-volatile memory (e.g., ROM), flash memory, a central processor (e.g., CPU), and a graphics processor (e.g., GPU).
  • memory chips such as volatile memory (e.g., DRAM), non-volatile memory (e.g., ROM), flash memory, a central processor (e.g., CPU), and a graphics processor (e.g., GPU).
  • application processor chips such as antenna chips, digital signal processors, cryptographic processors, microprocessors, and microcontrollers, and logic chips such as analog-to-digital converters and application-specific ICs (ASICs) may be mounted.
  • ASICs application-specific ICs
  • At least one of various types of passive elements and active elements may be mounted on the semiconductor package.
  • the electronic device includes a smart phone, a personal digital assistant, a digital video camera, a digital still camera, a network system, and a computer. ), monitor, tablet, laptop, netbook, television, video game, smart watch, automotive, etc.
  • a smart phone a personal digital assistant
  • a digital video camera a digital still camera
  • a network system a network system
  • a computer a computer.
  • monitor tablet, laptop, netbook, television, video game, smart watch, automotive, etc.
  • it is not limited to this, and of course, it can be any other electronic device that processes data.
  • the circuit board may refer to a board before electronic devices are mounted.
  • the semiconductor package may refer to a package in which an electronic device is mounted on the circuit board.
  • Figure 2 is a diagram showing a circuit board according to an embodiment.
  • the circuit board may include an insulating layer, a circuit layer, a through electrode, and a protective layer.
  • the circuit board is shown in the drawing as having a three-layer structure based on the number of layers of the insulating layer, but it is not limited to this.
  • the circuit board may have a number of layers of 2 or less based on the number of insulating layers, or alternatively, it may have a number of layers of 4 or more.
  • the insulating layer may include a first insulating layer 111, a second insulating layer 112, and a third insulating layer 113.
  • the first insulating layer 111 may refer to an insulating layer disposed on the inside of a stacked structure of a circuit board.
  • the second insulating layer 112 may refer to an insulating layer disposed on the first insulating layer 111.
  • the third insulating layer 113 may refer to an insulating layer disposed below the first insulating layer 111.
  • At least one of the first insulating layer 111, the second insulating layer 112, and the third insulating layer 113 may include prepreg (PPG).
  • the prepreg can be formed by impregnating an epoxy resin or the like into a fiber layer in the form of a fabric sheet, such as a glass fabric woven with glass fiber yarn, and then performing heat compression.
  • the embodiment is not limited to this, and the prepreg constituting at least one of the first insulating layer 111, the second insulating layer 112, and the third insulating layer 113 is a fabric sheet woven with carbon fiber thread. It may include a fibrous layer in the form of
  • At least one of the first insulating layer 111, the second insulating layer 112, and the third insulating layer 113 may be rigid or flexible.
  • At least one of the first insulating layer 111, the second insulating layer 112, and the third insulating layer 113 may have a thickness ranging from 10 ⁇ m to 60 ⁇ m.
  • at least one of the first insulating layer 111, the second insulating layer 112, and the third insulating layer 113 may have a thickness ranging from 12 ⁇ m to 50 ⁇ m. More preferably, at least one of the first insulating layer 111, the second insulating layer 112, and the third insulating layer 113 may have a thickness of 15 ⁇ m to 40 ⁇ m.
  • the circuit layer included in the antenna substrate may not be stably protected. .
  • the thickness of at least one of the first insulating layer 111, the second insulating layer 112, and the third insulating layer 113 exceeds 60 ⁇ m, the thickness of the circuit board, semiconductor package, and electronic device including the same increases. It can increase.
  • the thickness of at least one of the first insulating layer 111, the second insulating layer 112, and the third insulating layer 113 exceeds 60 ⁇ m, the thickness of the circuit layer and the thickness of the through electrode correspondingly may increase. And when the thickness of the circuit layer and the thickness of the through electrode increases, signal transmission loss may increase.
  • a circuit layer may be disposed on the surface of the insulating layer.
  • the circuit layer may be disposed on the surface of the insulating layer for signal transmission on the circuit board.
  • the circuit layer may be disposed on each surface of the first insulating layer 111, the second insulating layer 112, and the third insulating layer 113.
  • the circuit layer may include a first circuit layer 121 disposed on the upper surface of the first insulating layer 111. Additionally, the circuit layer may include a first circuit layer 121 disposed on the lower surface of the first insulating layer 111. Additionally, the circuit layer may include a third circuit layer 123 disposed on the second insulating layer 112. Additionally, the circuit layer may include a fourth circuit layer 124 disposed on the lower surface of the third insulating layer 113.
  • the first circuit layer 121, the second circuit layer 122, the third circuit layer 123, and the fourth circuit layer 124 may each have a thickness of 10 ⁇ m to 25 ⁇ m.
  • the first circuit layer 121, the second circuit layer 122, the third circuit layer 123, and the fourth circuit layer 124 may each have a thickness of 12 ⁇ m to 23 ⁇ m. More preferably, each of the first circuit layer 121, the second circuit layer 122, the third circuit layer 123, and the fourth circuit layer 124 may have a thickness of 15 ⁇ m to 20 ⁇ m.
  • the first circuit layer 121, second circuit layer 122, third circuit layer 123, and fourth circuit layer 124 may include a conductive material.
  • the first circuit layer 121, the second circuit layer 122, the third circuit layer 123, and the fourth circuit layer 124 are gold (Au), silver (Ag), and platinum (Pt). ), titanium (Ti), tin (Sn), copper (Cu), and zinc (Zn).
  • the first circuit layer 121, the second circuit layer 122, the third circuit layer 123, and the fourth circuit layer 124 are made of copper (Cu), which has high electrical conductivity and is relatively inexpensive. You can.
  • the first circuit layer 121, the second circuit layer 122, the third circuit layer 123, and the fourth circuit layer 124 are formed using the additive process, which is a typical circuit board manufacturing process. This is possible using subtractive process, MSAP (Modified Semi Additive Process), and SAP (Semi Additive Process) methods, and detailed descriptions are omitted here.
  • MSAP Modified Semi Additive Process
  • SAP Semi Additive Process
  • the circuit board includes penetrating electrodes.
  • the circuit board includes a penetrating electrode that penetrates the insulating layer and electrically connects circuit layers disposed in different layers.
  • the through electrode includes a first through electrode 131 penetrating the first insulating layer 111.
  • the first through electrode 131 may electrically connect the first circuit layer 121 and the second circuit layer 122.
  • the through electrode includes a second through electrode 132 penetrating the second insulating layer 112.
  • the second through electrode 132 may electrically connect the first circuit layer 121 and the third circuit layer 123.
  • the through electrode includes a third through electrode 133 penetrating the third insulating layer 113.
  • the third through electrode 133 may electrically connect the second circuit layer 122 and the fourth circuit layer 124.
  • the circuit board includes a protective layer.
  • the protective layer may be disposed on the top or bottom side of the circuit board.
  • the protective layer may protect the surface of the circuit layer or insulating layer disposed on the uppermost or lowermost side of the circuit board.
  • the protective layer may include a first protective layer 141 disposed on the upper surface of the second insulating layer 112.
  • the first protective layer 141 may protect the top surface of the second insulating layer 112 and the third circuit layer 123.
  • the first protective layer 141 may include a first opening (not shown) that overlaps at least a portion of the upper surface of the third circuit layer 123 in the thickness direction. The first opening may be formed to correspond to the mounting location of the electronic device.
  • the protective layer may include a second protective layer 142 disposed on the lower surface of the third insulating layer 113.
  • the second protective layer 142 may protect the lower surface of the third insulating layer 113 and the lower surface of the fourth circuit layer 124.
  • the second protective layer 142 may include a second opening (not shown) that overlaps at least a portion of the lower surface of the fourth circuit layer 124 in the thickness direction. The second opening may be formed to correspond to a mounting location of the electronic device or a connection location with an external substrate.
  • the first protective layer 141 and the second protective layer 142 may be solder resist, but are not limited thereto.
  • the layer structure of the circuit layer may vary depending on the manufacturing method of the circuit board.
  • the circuit layer may have different numbers depending on the circuit board manufacturing method.
  • FIG. 3 is a diagram for explaining the layer structure of a circuit layer according to the first embodiment
  • FIG. 4 is a diagram for explaining the layer structure of the circuit layer according to the second embodiment.
  • the description will focus on one of the first to fourth circuit layers 121 to 124.
  • the layer structure of the first circuit layer 121 will be described below.
  • the layer structures of the second circuit layer 122, third circuit layer 123, and fourth circuit layer 124 may correspond to the layer structure of the first circuit layer 121 described below.
  • the first insulating layer 111 will be referred to as an insulating layer
  • the first circuit layer 121 will be referred to as a circuit layer
  • the first through electrode 131 will be referred to as a through electrode. .
  • the circuit board of the first embodiment can be manufactured by the MSAP method.
  • the circuit layer is composed of first to third metal layers.
  • the circuit layer may include a first layer and a second layer.
  • first layer of the circuit layer may refer to the first metal layer and the second metal layer described below.
  • second layer of the circuit layer may refer to the third metal layer described below.
  • the circuit board includes an insulating layer 111, a circuit layer 121, and a through electrode 131.
  • the circuit layer 121 may include a first metal layer 121-1 and a second metal layer 121-2.
  • the first metal layer 121-1 of the circuit layer 121 may be disposed on the upper surface of the insulating layer 111.
  • the first metal layer 121-1 of the circuit layer 121 may refer to a seed layer of the circuit layer 121.
  • the circuit layer 121 is manufactured through the MSAP process. Accordingly, the first metal layer 121-1 of the circuit layer 121 may be composed of a plurality of layers.
  • the first metal layer 121-1 of the circuit layer 121 may include a 1-1 metal layer 121-1a and a 1-2 metal layer 121-1b.
  • the 1-1 metal layer 121-1a of the first metal layer 121-1 of the circuit layer 121 may be disposed on the upper surface of the insulating layer 111.
  • the 1-1 metal layer 121-1a of the first metal layer 121-1 of the circuit layer 121 may refer to a copper foil layer disposed on the upper surface of the insulating layer 111.
  • the 1-1 metal layer 121-1a of the first metal layer 121-1 of the circuit layer 121 may mean copper foil (Cu foil).
  • the 1-2 metal layer 121-1b of the first metal layer 121-1 of the circuit layer 121 may be disposed on the 1-1 metal layer 121-1a.
  • the 1-2 metal layer 121-1b of the first metal layer 121-1 of the circuit layer 121 is formed by electroless plating on the 1-1 metal layer 121-1a. can be formed.
  • the 1-2 metal layer 121-1b of the first metal layer 121-1 of the circuit layer 121 may be a chemical copper plating layer.
  • the second metal layer 121-2 of the circuit layer 121 is disposed on the first metal layer 121-1 of the circuit layer 121.
  • the second metal layer 121-2 of the circuit layer 121 is disposed on the 1-2 metal layer 121-1b of the first metal layer 121-1 of the circuit layer 121. do.
  • the second metal layer 121-2 of the circuit layer 121 may be an electrolytic plating layer formed by electroplating the 1-2 metal layer 121-1b as a seed layer.
  • the penetrating electrode 131 may penetrate the insulating layer 111.
  • the through electrode 131 may be formed by filling the inside of a through hole penetrating the insulating layer 111 with a conductive material. At this time, the through electrode 131 may be formed simultaneously during the forming process of the circuit layer 121.
  • the through electrode 131 includes a first metal layer 131-1 corresponding to the first metal layer 121-1 of the circuit layer 121.
  • the first metal layer 131-1 of the through electrode 131 may correspond to the 1-2 metal layer 121-1b of the first metal layer 121-1 of the circuit layer 121.
  • the 1-2 metal layer 121-1b of the first metal layer 121-1 of the circuit layer 121 and the first metal layer 131-1 of the through electrode 131 are subjected to a chemical copper plating process. It may mean one layer formed by. However, the 1-2 metal layer 121-1b of the first metal layer 121-1 of the circuit layer 121 and the first metal layer 131-1 of the through electrode 131 are the chemical copper plating layer. It may be classified according to the placement location.
  • the 1-2 metal layer 121-1b of the first metal layer 121-1 of the circuit layer 121 is one chemical copper plating layer
  • the first metal layer 121-1 of the circuit layer 121 is one chemical copper plating layer. It may refer to a portion in contact with the 1-1 metal layer (121-1a) of -1).
  • the first metal layer 131-1 of the through electrode 131 may refer to a portion of one chemical copper plating layer that contacts the inner wall of a through hole penetrating the insulating layer 111.
  • the through electrode 131 may include a second metal layer 131-2.
  • the second metal layer 131-2 of the through electrode 131 may correspond to the second metal layer 121-2 of the circuit layer 121.
  • the through electrode 131 includes a second metal layer 131-2 corresponding to the second metal layer 121-2 of the circuit layer 121. That is, the second metal layer 121-2 of the circuit layer 121 and the second metal layer 131-2 of the through electrode 131 are formed by electrolytic plating using the chemical copper plating layer as a seed layer. It can mean a layer. However, the second metal layer 121-2 of the circuit layer 121 and the second metal layer 131-2 of the through electrode 131 may be distinguished according to the arrangement position of the electrolytic plating layer.
  • the second metal layer 131-2 of the through electrode 131 may refer to a portion of one electrolytic plating layer disposed within the through hole of the insulating layer 111.
  • the second metal layer 121-2 of the circuit layer 121 may refer to a portion of one electrolytic plating layer disposed outside the through hole.
  • circuit layer of the circuit board of the second embodiment shown in FIG. 4 may have a different number of layers than the circuit layer of the circuit board of the first embodiment shown in FIG. 3.
  • the through electrode of the circuit board of the second embodiment may have substantially the same structure as the through electrode of the circuit board of the first embodiment.
  • circuit layer 121 of the circuit board of the second embodiment may have a different number of layers than the circuit layer of the circuit board of the first embodiment.
  • the circuit layer 121 of the circuit board of the second embodiment includes a first metal layer 121-1 and a second metal layer 121-2.
  • the first metal layer 121-1 of the circuit layer of the circuit board of the first embodiment included a 1-1 metal layer 121-1a and a 1-2 metal layer 121-1b.
  • the first metal layer 121-1 of the circuit layer 121 of the circuit board of the second embodiment may be composed of one layer.
  • the circuit layer 121 of the circuit board of the second embodiment may include only the 1-2 metal layer 121-1b from the first metal layer of the first embodiment.
  • the circuit board of the second embodiment can be manufactured using the SAP method.
  • the copper foil layer or copper foil corresponding to the 1-1 metal layer 121-1a disposed on the surface of the insulating layer may be removed.
  • the first metal layer corresponding to the seed layer may include only the 1-2 metal layer 121-1b corresponding to the chemical copper plating layer.
  • the first metal layer 121-1 corresponding to the 1-2 metal layer 121-1b in the second embodiment may directly contact the upper surface of the insulating layer 111.
  • circuit layer 121 of the circuit board in FIGS. 3 and 4 may represent a circuit layer before surface treatment according to an embodiment.
  • the circuit layer 121 of the embodiment may be formed by performing surface treatment of the circuit layer of FIGS. 3 and 4 to form a surface treatment layer.
  • FIG. 5 is a view showing a circuit layer according to the first embodiment
  • FIG. 6 is a view showing the surface of the circuit layer before surface treatment according to the embodiment
  • FIG. 7 is a view showing the circuit layer after surface treatment according to the embodiment.
  • This is a drawing showing the surface
  • Figure 8 is a drawing showing the circuit layer according to the second embodiment.
  • the circuit layer 121 includes a surface.
  • the surface of the circuit layer 121 may include a first surface 121U, a second surface 121S1, and a third surface 121S2.
  • the first surface 121U of the circuit layer 121 may refer to the upper surface of the circuit layer 121.
  • the second surface 121S1 of the circuit layer 121 may refer to the first side or left side of the circuit layer 121.
  • the third surface 121S2 of the circuit layer 121 may refer to a second side or a right side opposite to the first side of the circuit layer 121.
  • the first surface 121U of the circuit layer 121 may refer to the upper surface of the second metal layer 121-2 of the circuit layer 121.
  • the second surface 121S1 of the circuit layer 121 may refer to the left side of the first metal layer 121-1 and the left side of the second metal layer 121-2 of the circuit layer 121. there is.
  • the second surface 121S1 of the circuit layer 121 includes a first portion corresponding to the left side or first side corresponding to the first metal layer 121-1 of the circuit layer 121, It may include a second portion corresponding to the left side or the first side of the second metal layer 121-2.
  • the third surface 121S2 of the circuit layer 121 may refer to the right side of the first metal layer 121-1 and the right side of the second metal layer 121-2 of the circuit layer 121.
  • the third surface 121S2 of the circuit layer 121 includes a first portion corresponding to the right side or the second side of the first metal layer 121-1 of the circuit layer 121, and the second surface 121S2 of the circuit layer 121. It may include a second part corresponding to the right side or the second side of the metal layer 121-2.
  • the first surface 121U, the second surface 121S1, and the third surface 121S2 may refer to the surface of the circuit layer 121 before the surface treatment described below is performed.
  • the first surface 121U, the second surface 121S1, and the third surface 121S2 are formed by the first metal layer 121-1 and the second metal layer 121-2 of the circuit layer 121. It can mean a surface made up of
  • the surfaces of the final circuit layer 121 include not only the first metal layer 121-1 and the second metal layer 121-2, but also a third metal layer 121-3 corresponding to the surface layer described below. Includes more. Accordingly, the surface of the final circuit layer 121 in the embodiment may have a structure including the third surface 121S2.
  • the first surface 121U, the second surface 121S1, and the third surface 121S2 of the circuit layer 121 will be described as meaning the surface before surface treatment.
  • the surface of the final circuit layer 121 may have a structure including the third metal layer 121-3, which will be described below. This will be explained in more detail below.
  • the first surface 121U, the second surface 121S1, and the third surface 121S2 of the circuit layer 121 may have a certain surface roughness.
  • at least one of the first surface 121U, the second surface 121S1, and the third surface 121S2 of the circuit layer 121 has the surface roughness of the surface of the circuit layer 20 in the comparative example. You can have it.
  • the arithmetic mean roughness (Ra) of the first surface 121U, the second surface 121S1, and the third surface 121S2 of the circuit layer 121 may exceed 0.3 ⁇ m.
  • the ten-point average roughness (Rz) of the first surface 121U, the second surface 121S1, and the third surface 121S2 of the circuit layer 121 may exceed 3.5 ⁇ m.
  • the circuit board of the embodiment may include a surface layer 121-3 formed on at least one of the first surface 121U, the second surface 121S1, and the third surface 121S2 of the circuit layer 121. You can.
  • the circuit board of the embodiment includes a surface layer 121-3 formed on at least two of the first surface 121U, the second surface 121S1, and the third surface 121S2 of the circuit layer 121. may include.
  • the surface layer 121-3 may be formed on the first surface 121U, the second surface 121S1, and the third surface 121U of the circuit layer 121, respectively. At this time, the surface layer 121-3 may also be referred to as the third metal layer of the circuit layer 121. Hereinafter, the surface layer 121-3 will be described as the third metal layer 121-3.
  • the third metal layer 121-3 may be formed on the first surface 121U, the second surface 121S1, and the third surface 121S2 of the circuit layer 121, respectively.
  • the third metal layer 121-3 may include a metal material different from the first metal layer 121-1 and the second metal layer 121-2 of the circuit layer 121.
  • the first metal layer 121-1 and the second metal layer 121-2 of the circuit layer 121 may include copper.
  • the third metal layer 121-3 of the circuit layer 121 may include a metal material other than copper.
  • the third metal layer 121-3 of the circuit layer 121 may include tin (Sn).
  • the circuit layer 121 of the embodiment is a third metal layer 121-3 formed by electroless plating tin (Sn) on the first surface 121U, the second surface 121S1, and the third surface 121S2. ) may include.
  • the third metal layer 121-3 may be partially formed on the first surface 121U, the second surface 121S1, and the third surface 121S2 of the circuit layer 121.
  • the profile of the third metal layer 121-3 may be different from the profiles of the first surface 121U, the second surface 121S1, and the third surface 121S2 of the circuit layer 121.
  • the profiles of the first surface 121U, the second surface 121S1, and the third surface 121S2 of the circuit layer 121 may correspond to the arithmetic average roughness (Ra) and the ten-point average roughness (Rz). You can.
  • the first surface 121U, the second surface 121S1, and the third surface 121S2 of the circuit layer 121 correspond to the arithmetic average roughness (Ra) and the ten-point average roughness (Rz). It includes multiple mountains and valleys.
  • the mountain may refer to a portion that protrudes from the first surface 121U, the second surface 121S1, and the third surface 121S2 of the circuit layer 121 toward the outside of the circuit layer 121.
  • the valley may refer to a depressed portion in the inner direction of the circuit layer 121 on the first surface 121U, the second surface 121S1, and the third surface 121S2 of the circuit layer 121. .
  • the profiles of the first surface 121U, the second surface 121S1, and the third surface 121S2 of the circuit layer 121 have peaks and valleys corresponding to the arithmetic average roughness (Ra) and the ten-point average roughness (Rz). It can be included.
  • the third metal layer 121-3 of the circuit layer 121 has a profile different from the first surface 121U, the second surface 121S1, and the third surface 121S2 of the circuit layer 121. You can have it.
  • the profile of the electroless plating layer may correspond to the profile of the base layer.
  • the third metal layer 121-3 in the embodiment is different from the profile of the first surface 121U, the second surface 121S1, and the third surface 121S2 of the circuit layer 121, which is an underlying layer. You can have different profiles.
  • the composition of the plating solution for forming the third metal layer 121-3 will first be described.
  • the plating solution contains tin (Sn).
  • the plating solution may include first tin ions.
  • the plating solution may include stannous salt.
  • the plating solution may include at least one first stannous salt selected from the group consisting of tin methanesulfonate, tin sulfate, tin sulfamate, and tin pyrophosphate.
  • the plating solution may contain a complexing agent.
  • the complexing agent may be added to the plating solution to enable copper substitution plating, which is theoretically impossible due to the surface electrode potential in electroless plating.
  • the complexing agent may include a thiourea derivative.
  • the complexing agent may be selected from the group consisting of 1,3 dimethylthiourea, trimethylthiourea and diethylthiourea.
  • the plating solution may contain a stabilizer.
  • the stabilizer may be added to the tin plating solution to stabilize or prevent decomposition of the tin plating solution.
  • the stabilizer may be selected from the group consisting of thiosulfate, sulfite, thioglycolic acid, and thioglycol polyethoxylate.
  • the plating solution may contain an antioxidant.
  • the antioxidant may be added to the plating solution to prevent the first tin ions included in the plating solution from being oxidized into second tin ions (eg, tetravalent tin ions).
  • the antioxidant may be selected from the group consisting of resorcinol, proroglucin, hydrazine, hypophosphorous acid, ascorbic acid, and cresol sulfonic acid.
  • the plating solution may contain a surfactant.
  • the surfactant may be added to the plating solution to improve the appearance, density, smoothness, and adhesion of the plating film.
  • the surfactant may include ethylene oxide or propylene oxide.
  • the plating solution may contain additives.
  • the additive may bind to tin ions contained in the plating solution and function to reduce crystal grains of the tin ions.
  • the additive may include benzotriazole or imidazole.
  • an additive that controls the crystal grains of the tin ions is added to the plating solution of the example. And the additive reduces the crystal grains of the tin ions, so that the third metal layer 121-3 is formed on the first surface 121U, the second surface 121S1, and the third surface 121S2 of the circuit layer 121. )
  • the plating can be done so as not to follow the profile.
  • the first surface 121U, the second surface 121S1, and the third surface 121S2 of the circuit layer 121 include valleys and mountains.
  • the third metal layer 121-3 may be formed by filling the valleys of the first surface 121U, the second surface 121S1, and the third surface 121S2 of the circuit layer 121 due to the additive. there is.
  • the third metal layer 121-3 may be formed to fill a portion of the valleys on the surface of the circuit layer 121.
  • the first surface 121U, the second surface 121S1, and the third surface 121S2 of the circuit layer 121 correspond to the thickness of the third metal layer 121-3. Eggplant can reduce surface roughness.
  • the third metal layer 121-3 may fill the valleys of the surface of the circuit layer 121 at a level of about 0.1 ⁇ m.
  • the surface of the final circuit layer 121 in the embodiment includes a first portion corresponding to the first metal layer 121-1 and the second metal layer 121-2, and the third metal layer 121-2. It may include a second part corresponding to 3).
  • the first surface 121U of the circuit layer 121 may be divided into a plurality of parts.
  • the first surface 121U of the circuit layer 121 has a first portion 121U1-1 corresponding to the second metal layer 121-2 and a first portion 121U1-1 corresponding to the third metal layer 121-3. It may include a second part (121U-2).
  • the first surface 121U of the circuit layer 121 includes a first portion 121U1-1 corresponding to a first metal material (eg, copper), and a first surface 121U1-1 that is different from the first metal material. 2 It may include a second part 121U-2 corresponding to a metal material (eg, tin).
  • the second surface 121S1 of the circuit layer 121 may be divided into a plurality of parts.
  • the second surface 121S1 of the circuit layer 121 includes a first portion 121S1-1 corresponding to the first metal layer 121-1 and the second metal layer 121-2, and the third It may include a second part 121S1-2 corresponding to the metal layer 121-3.
  • the second surface 121S1 of the circuit layer 121 includes a first portion 121S1-1 corresponding to a first metal material (eg, copper), and a first part 121S1-1 that is different from the first metal material. 2 It may include a second part 121S1-2 corresponding to a metal material (eg, tin).
  • the third surface 121S2 of the circuit layer 121 may be divided into a plurality of parts.
  • the third surface 121S2 of the circuit layer 121 includes a first portion 121S2-1 corresponding to the first metal layer 121-1 and the second metal layer 121-2, and the third surface 121S2 of the circuit layer 121. It may include a second part (121S2-2) corresponding to the third metal layer (121-3).
  • the third surface 121S2 of the circuit layer 121 includes a first portion 121S2-1 corresponding to a first metal material (eg, copper), and a first part 121S2-1 that is different from the first metal material. 2 It may include a second part 121S2-2 corresponding to a metal material (eg, tin).
  • the surface of the circuit layer 121 is subjected to surface treatment using tin to form a surface layer.
  • the surface layer may not be entirely formed on the surface of the circuit layer, but may be formed partially.
  • the circuit layer may include a plurality of valleys and mountains corresponding to surface roughness.
  • the surface layer may be formed to partially fill a plurality of valleys on the surface of the circuit layer.
  • the surface roughness of the circuit layer may be reduced corresponding to the thickness of the surface layer filling the valley.
  • the third metal layer 121-3 is formed by filling a portion of the valleys among the plurality of peaks and valleys on the surface of the circuit layer 121. there was.
  • Figure 6(a) is a picture taken of the surface before the third metal layer 121-3 is formed according to the embodiment (magnification: 10k)
  • Figure 6(b) is a picture taken of the surface before the third metal layer 121-3 is formed according to the embodiment.
  • This is a drawing (magnification: 30k) taken with the surface of ) tilted 40 degrees.
  • the surface of the circuit layer 121 has a certain level of surface roughness. (For example, it was confirmed that mountains and valleys of a certain depth or height) were formed.
  • Figure 7 (a) is a photograph (magnification: 10k) of the surface of the circuit layer with the third metal layer 121-3 formed after surface treatment according to an embodiment
  • Figure 7 (b) is a drawing (magnification: 30k) taken with the surface of Figure 7 (a) tilted 40 degrees.
  • the surface of the circuit layer 121 after surface treatment has a lower surface roughness (e.g., lower depth or lower surface roughness) than the surface of the circuit layer 121 before surface treatment. It was confirmed that high mountains and valleys were formed.
  • the embodiment may reduce the surface roughness of the circuit layer 121 by forming the third metal layer 121-3.
  • the arithmetic mean roughness (Ra) of the surface of the circuit layer 121 in the embodiment may be 0.2 ⁇ m or less.
  • the arithmetic mean roughness (Ra) of the surface of the circuit layer 121 in the embodiment may be 0.1 ⁇ m or less.
  • the arithmetic mean roughness (Ra) of the surface of the circuit layer 121 in the embodiment may range between 0.05 ⁇ m and 0.2 ⁇ m.
  • the arithmetic mean roughness (Ra) of the surface of the circuit layer 121 in the embodiment may range between 0.08 ⁇ m and 0.18 ⁇ m. More preferably, the arithmetic mean roughness (Ra) of the surface of the circuit layer 121 in the embodiment may range between 0.09 and 0.15 ⁇ m.
  • the ten-point average roughness (Rz) of the surface of the circuit layer 121 in the embodiment may be 1 ⁇ m or less.
  • the ten-point average roughness (Rz) of the surface of the circuit layer 121 in the embodiment may be 0.8 ⁇ m or less.
  • the ten-point average roughness (Rz) of the surface of the circuit layer 121 in the embodiment may be 0.6 ⁇ m or less.
  • the ten-point average roughness (Rz) of the surface of the circuit layer 121 in the embodiment may range between 0.1 ⁇ m and 1.0 ⁇ m.
  • the ten-point average roughness (Rz) of the surface of the circuit layer 121 in the embodiment may range between 0.15 ⁇ m and 0.8 ⁇ m. More preferably, the ten-point average roughness (Rz) of the surface of the circuit layer 121 in the embodiment may range between 0.15 ⁇ m and 0.6 ⁇ m.
  • the resistance of the circuit layer may increase. Additionally, if the arithmetic average roughness (Ra) or ten-point average roughness (Rz) of the surface of the circuit layer 121 is less than the range described above, adhesion with the additionally laminated insulating layer may not be secured. Additionally, if the arithmetic average roughness (Ra) or ten-point average roughness (Rz) of the surface of the circuit layer 121 is greater than the range described above, signal transmission loss due to skin effect may increase. For example, if the arithmetic average roughness (Ra) or ten-point average roughness (Rz) of the surface of the circuit layer 121 is greater than the range described above, a circuit board suitable for high frequency use may not be provided.
  • the signal transmission loss of the comparative example under conditions in which a 20 GHz signal was transmitted was -1.77, and in the example, it was confirmed that a lower signal transmission loss of -1.49 appeared.
  • the signal transmission loss of 30 GHz was confirmed to be -1.77.
  • the signal transmission loss of the comparative example under signal transmission conditions was confirmed to be -2.12, and in the embodiment, it was confirmed that the signal transmission loss was lower than this of -1.77.
  • plating is performed on the surface of the circuit layer 121 with the third metal layer 121-3.
  • the surface roughness of the circuit layer 121 is lowered by the third metal layer 121-3 compared to the comparative example. Accordingly, in the embodiment, the signal transmission loss of the circuit layer 121 can be reduced, and signal characteristics can be improved accordingly.
  • a circuit board suitable for high frequency use can be provided.
  • the third metal layer 121-3 according to the first embodiment in FIG. 5 was formed on the surface of the circuit layer 121 with a certain curvature.
  • the third metal layer 121-3 of the first embodiment may have a curved surface that is convex in the outward direction or a curved surface that is depressed in the inward direction.
  • the circuit layer 121a of the second embodiment may have a shape different from that of the first embodiment.
  • the surface of the circuit layer 121a in the second embodiment may include a first surface 121Ua, a second surface 121S1a, and a third surface 121S2a.
  • the first surface 121Ua of the circuit layer 121a may be divided into a plurality of parts.
  • the first surface 121Ua of the circuit layer 121a has a first portion 121U1-1 corresponding to the second metal layer 121-2 and a first portion 121U1-1 corresponding to the third metal layer 121-3a. It may include a second part (121U-2a).
  • the first surface 121Ua of the circuit layer 121a includes a first portion 121U1-1 corresponding to a first metal material (eg, copper), and a first part 121U1-1 that is different from the first metal material. 2 It may include a second part 121U-2a corresponding to a metal material (eg, tin).
  • the first portion 121U1-1 of the first surface 121Ua may have a curve.
  • the second portion 121U-2a of the first surface 121Ua may be flat.
  • the fact that the second part 121U-2a of the first surface 121Ua is flat means that the difference between the maximum height and minimum height of the upper surface of the second part 121U-2a is 0.05 ⁇ m or less, or 0.03 ⁇ m or less. , or it may mean 0.02 ⁇ m or less.
  • the second surface 121S1a of the circuit layer 121a includes a first portion 121S1-1 corresponding to the first metal layer 121-1 and the second metal layer 121-2, and the third metal layer ( It may include a second part (121S1-2a) corresponding to 121-3a).
  • the second surface 121S1a of the circuit layer 121a includes a first portion 121S1-1 corresponding to a first metal material (eg, copper), and a first metal material different from the first metal material. 2
  • It may include a second part 121S1-2a corresponding to a metal material (eg, tin).
  • the first part 121S1-1 of the second surface 121S1a may have a certain curve, and the second part 121S1-2a may be flat.
  • the third surface 121S2a of the circuit layer 121a may be divided into a plurality of parts.
  • the third surface 121S2a of the circuit layer 121a includes a first portion 121S2-1 corresponding to the first metal layer 121-1 and the second metal layer 121-2, and the third surface 121S2a of the circuit layer 121a. 3 It may include a second part (121S2-2a) corresponding to the metal layer (121-3a).
  • the third surface 121S2a of the circuit layer 121a includes a first portion 121S2-1 corresponding to a first metal material (eg, copper), and a first part 121S2-1 that is different from the first metal material.
  • a first metal material eg, copper
  • It may include a second part 121S2-2a corresponding to a metal material (eg, tin).
  • a metal material eg, tin
  • the first part 121S2-1 of the third surface 121S2a may be curved, and the second part 121S2-2a may be flat.
  • the surface of the circuit layer 121 includes not only a first part containing copper but also a second part containing tin. Accordingly, in the embodiment, the adhesion between the circuit layer 121 and the second insulating layer 112 can be further improved.
  • Figure 9 is a diagram for explaining the adhesion between a circuit layer and an insulating layer according to an embodiment.
  • the circuit board of the embodiment includes a first insulating layer 111, a circuit layer 121, and a second insulating layer 112.
  • the circuit layer 121 is disposed on the first insulating layer 111.
  • the second insulating layer 112 is disposed on the first insulating layer 111 and covers the circuit layer 121.
  • the surface of the circuit layer 121 is divided into a plurality of parts as described above.
  • the surface of the circuit layer 121 has a first portion containing copper corresponding to the first metal layer 121-1 and the second metal layer 121-2, and the third surface 121S2. and a second part containing corresponding annotations.
  • the lower surface of the second insulating layer 112 may be divided into a plurality of parts corresponding to the surface of the circuit layer 121.
  • the lower surface of the second insulating layer 112 includes a first lower surface (112B1) in contact with the first metal layer 121-1 and the second metal layer 121-2 of the circuit layer 121. do.
  • the lower surface of the second insulating layer 112 includes the first portion 121U-1 of the first surface 121U of the circuit layer 121 and the first portion 121S1 of the second surface 121S1. -1) and a first lower surface (112B1) in contact with the first portion (121S2-1) of the third surface (121S2).
  • the lower surface of the second insulating layer 112 includes a second lower surface 112B2 that contacts the third metal layer 121-3 of the circuit layer 121.
  • the lower surface of the second insulating layer 112 includes the second portion 121U-2 of the first surface 121U of the circuit layer 121 and the second portion 121S1 of the second surface 121S1. -2) and a second lower surface (112B2) in contact with the second portion (121S2-2) of the third surface (121S2).
  • the lower surface of the second insulating layer 112 includes a third lower surface 112B3 that contacts the upper surface of the first insulating layer 111.
  • the second insulating layer in the comparative example included only the first and third lower surfaces among the lower surfaces of the second insulating layer in the example.
  • the second insulating layer 112 of the embodiment further includes not only the first lower surface 112B1 and the third lower surface 112B3, but also a second lower surface 112B2. And, in the embodiment, the second insulating layer 112 further includes the second lower surface 112B2, thereby improving the adhesion between the second insulating layer 112 and the circuit layer 121. .
  • the first portion of the surface of the circuit layer 121 includes copper.
  • the second part of the circuit layer 121 includes tin.
  • the isoelectric points for each oxide of copper and tin are shown in Table 2 below.
  • the isoelectric point may represent the quantity of hydroxyl groups on the surface of the oxide of each material.
  • IEPS in Table 1 may be a unit representing the content of isoelectric point (IEP). Referring to Table 1, it can be seen that the IEPS of CuO, an oxide of copper, is 9.5, and the IEPS of SnO 2 , an oxide of tin, is 4.3. .
  • the lower the IEPS the greater the number of hydroxyl groups on the surface of the oxide layer.
  • the circuit layer of the comparative example is composed only of copper oxide with a relatively low hydroxyl content. Accordingly, there is a limit to increasing the adhesion between the circuit layer and the insulating layer of the comparative example.
  • the surface of the circuit layer in the embodiment includes not only copper oxide but also tin oxide. Additionally, the tin oxide contains a larger amount of hydroxyl groups than the copper oxide.
  • the quantity of the hydroxyl group is related to the adhesion with the second insulating layer 112.
  • adhesion with the second insulating layer 112 which is a dielectric layer
  • the second insulating layer 112 includes not only the first lower surface 112B1 but also the second lower surface 112B2. Accordingly, in the embodiment, the adhesion between the circuit layer and the second insulating layer 112 can be further improved compared to the comparative example.
  • the third metal layer 121-3 is partially formed on the surface of the circuit layer 121, so that the depth of the undercut of the circuit layer 121 can be reduced compared to the comparative example.
  • FIG. 10 is a diagram showing an undercut of a circuit layer according to a comparative example
  • FIG. 11 is a diagram showing an undercut of a circuit layer according to an embodiment.
  • the circuit layer 20 includes a first metal layer 20-1 and a second metal layer 20-2.
  • the circuit layer 20 may have a step formed between the side surface of the first metal layer 201 and the side surface of the second metal layer 20-2. You can.
  • the step can be said to be an undercut formed on the lower side of the circuit layer 20.
  • the depth of the undercut may refer to the horizontal distance between the outermost side of the circuit layer 20 and the innermost side of the circuit layer 20.
  • the depth (w1) of the undercut in the comparative example exceeded 5 ⁇ m.
  • the depth (w1) of the undercut in the comparative example exceeded 6 ⁇ m.
  • the undercut may act as a factor in reducing the electrical and physical reliability of the circuit layer. For example, as the depth of the undercut increases, the electrical and physical reliability of the circuit layer may decrease.
  • the circuit layer 121 of the embodiment includes a first metal layer 121-1, a second metal layer 121-2, and a third metal layer 121-3. And, the third metal layer 121-3 may be partially formed on the surfaces of the first metal layer 121-1 and the second metal layer 121-2.
  • the third metal layer 121-3 is also disposed on the side of the first metal layer 121-1.
  • the third metal layer 121-3 is formed to fill a portion of the valley on the side of the first metal layer 121-1. Accordingly, in the embodiment, the depth of the undercut of the circuit layer 121 can be reduced to correspond to the thickness of the third metal layer 121-3.
  • the embodiment may reduce the depth (W1) of the undercut to 4 ⁇ m or less.
  • the embodiment may reduce the depth (W1) of the undercut to 3 ⁇ m or less. Accordingly, in the embodiment, the depth of the undercut of the circuit layer 121 can be reduced compared to the comparative example, and thus the electrical reliability and physical reliability of the circuit layer 121 can be improved.
  • Figure 12 is a diagram showing a semiconductor package according to an embodiment.
  • the semiconductor package of the embodiment includes the circuit board described with reference to the previous drawings.
  • the circuit board includes a first protective layer 141 and a second protective layer 142. And, the first protective layer 141 and the second protective layer 142 each include an opening.
  • the semiconductor package includes a first connection portion 210 disposed in the opening of the first protective layer 141.
  • the first connection part 210 may be disposed on the third circuit layer 123 that vertically overlaps the opening of the first protective layer 141.
  • the first connection part 210 may have a spherical shape.
  • the cross section of the first connection part 210 may include a circular shape or a semicircular shape.
  • the cross section of the first connection portion 210 may include a partially or entirely rounded shape.
  • the cross-sectional shape of the first connection part 210 may be flat on one side and curved on the other side.
  • the first connection part 210 may be a solder ball, but is not limited thereto.
  • the device 220 may be a processor chip.
  • the device 220 may be an application processor (AP) chip of any one of a central processor (e.g., CPU), graphics processor (e.g., GPU), digital signal processor, cryptographic processor, microprocessor, and microcontroller. there is.
  • a central processor e.g., CPU
  • graphics processor e.g., GPU
  • digital signal processor e.g., cryptographic processor
  • microprocessor e.g., microcontroller.
  • the embodiment is not limited to this, and the device 220 may be various types of passive devices or active devices such as driver ICs, capacitors, inductors, etc. other than processor chips.
  • a terminal 225 is formed on the lower surface of the device 220. And, the terminal 225 of the device 220 is connected to the first connection portion 210. Through this, the device 220 can be electrically connected to the third circuit layer 123.
  • the semiconductor package of the embodiment may include a first device and a second device arranged to be spaced apart from each other in the horizontal direction on one circuit board.
  • the first device and the second device may be different types of application processors (APs).
  • APs application processors
  • the first element and the second element may be spaced apart at a certain distance in the horizontal direction on the circuit board.
  • the horizontal separation width between the first element and the second element may be 150 ⁇ m or less.
  • the horizontal separation width between the first element and the second element may be 120 ⁇ m or less.
  • the horizontal separation width between the first element and the second element may be 100 ⁇ m or less.
  • the horizontal separation width between the first element and the second element may satisfy the range of 60 ⁇ m to 150 ⁇ m. More preferably, the horizontal separation width between the first element and the second element may be within the range of 70 ⁇ m to 120 ⁇ m. More preferably, the horizontal separation width between the first element and the second element may satisfy the range of 80 ⁇ m to 110 ⁇ m.
  • the horizontal separation width of the first element and the second element is less than 60 ⁇ m, the operation reliability of the first element or the second element may be reduced due to mutual interference between the first element and the second element. Problems may arise.
  • the horizontal separation width between the first element and the second element is greater than 150 ⁇ m, the signal transmission distance between the first element and the second element increases, and signal transmission loss may increase accordingly. .
  • the semiconductor package may include a molding layer 230.
  • the molding layer 230 may be disposed to mold the device 220 on the circuit board.
  • the molding layer 230 may function to protect the device 220.
  • the molding layer 230 may be EMC (Epoxy Mold Compound), but is not limited thereto.
  • the molding layer 230 may have a low dielectric constant. Accordingly, the molding layer 230 can improve heat dissipation characteristics.
  • the dielectric constant (Dk) of the molding layer 230 may be 0.2 to 10.
  • the molding layer 230 may have a dielectric constant of 0.5 to 5. More preferably, the dielectric constant of the molding layer 230 may be 0.8 to 5. Accordingly, in the embodiment, the molding layer 230 may have a low dielectric constant. As a result, in the embodiment, heat dissipation characteristics for heat generated from the device 220 can be improved.
  • the semiconductor package further includes a second connection portion 240.
  • the second connection portion 240 may be disposed on the lowermost side of the circuit board.
  • the second protective layer 142 includes an opening.
  • the second connection part 240 may be disposed within the opening of the second protective layer 142.
  • at least a portion of the lower surface of the fourth circuit layer 124 overlaps the opening of the second protective layer 142 in the thickness direction.
  • the second connection portion 240 may be disposed on the lower surface of the fourth circuit layer 124 overlapping the opening of the second protective layer 142 in the thickness direction.
  • the second connection portion 240 may be used to connect the semiconductor package and an external substrate (eg, a main board of an electronic device).
  • 13 to 23 are diagrams for explaining a method of manufacturing a circuit board according to an embodiment in process order.
  • the base material may have a structure in which an insulating layer and a copper foil layer or copper foil are attached to the insulating layer.
  • the basic material of the embodiment is a first insulating layer 111, a 1-1 metal layer 121-1a of the first circuit layer 121 disposed on the upper surface of the first insulating layer 111, and It may include a 1-1 metal layer 122-1a of the second circuit layer 122 disposed on the lower surface of the first insulating layer 111.
  • the embodiment may proceed with a process of forming a through hole TH1 penetrating the upper and lower surfaces of the prepared basic material.
  • Figure 14 may show a manufacturing method of manufacturing a circuit board using the MSAP process. Differently, when manufacturing a circuit board using the SAP process, the 1-1 metal layer 121-1a of the first circuit layer 121 and the 1-1 metal layer 122- of the second circuit layer 122- The process to remove 1a) can be carried out.
  • the through hole TH1 is formed by forming the 1-1 metal layer 122-1a of the second circuit layer 122 from the top of the 1-1 metal layer 121-1a of the first circuit layer 121. It can penetrate up to.
  • the embodiment may proceed with a process of forming a chemical copper plating layer by performing chemical copper plating.
  • the chemical copper plating layer is substantially formed as one layer, but can be divided depending on the location as follows.
  • the chemical copper plating layer is the 1-2 metal layer 121-1b of the first circuit layer 121 formed on the upper surface of the 1-1 metal layer 121-1a of the first circuit layer 121,
  • the embodiment may proceed with the process of forming a mask.
  • the embodiment may proceed with a process of forming the first mask M1 on the upper surface of the 1-2 metal layer 121-1b of the first circuit layer 121.
  • the first mask M1 may include an open portion.
  • the first mask M1 has an open portion that overlaps the arrangement area of the second metal layer 121-2 of the first circuit layer 121 and the arrangement area of the first through electrode 131 in the thickness direction. It can be included.
  • the embodiment may proceed with a process of forming a second mask M2 on the lower surface of the 1-2 metal layer 122-1b of the second circuit layer 122.
  • the second mask M2 may include an open portion.
  • the second mask M2 has an open portion that overlaps the arrangement area of the second metal layer 122-2 of the second circuit layer 122 and the arrangement area of the first through electrode 131 in the thickness direction. It can be included.
  • an electrolytic plating layer may be formed to fill the open portion of the first mask M1, the open portion of the second mask M2, and the through hole TH1.
  • the electrolytic plating layer may refer to one layer substantially connected to each other, but may be divided into a plurality of parts depending on the location as follows.
  • the electrolytic plating layer may include the second metal layer 121-2 of the first circuit layer 121 disposed in the open portion of the first mask M1. Additionally, the electrolytic plating layer may include a second metal layer 122-2 of the second circuit layer 122 disposed in the open portion of the second mask M2. Additionally, the electrolytic plating layer may include the second metal layer 131-2 of the first through electrode 131 disposed in the through hole TH1.
  • the embodiment may proceed with a process of removing the first mask M1 and the second mask M2.
  • the second metal layer 121 of the first circuit layer 121 among the upper surfaces of the 1-2 metal layer 121-1b of the first circuit layer 121 may be exposed to the outside.
  • the second metal layer 122 of the second circuit layer 122 among the lower surfaces of the 1-2 metal layer 122-1b of the second circuit layer 122 may be exposed to the outside.
  • the second metal layer of the first circuit layer 121 among the first metal layers (1-1 metal layer and 1-2 metal layer) of the first circuit layer 121 A process may be performed to remove areas that do not overlap with (121-2) in the thickness direction by etching.
  • the second metal layer 122-2 and the thickness of the second circuit layer 122 among the first metal layers (1-1 metal layer and 1-2 metal layer) of the second circuit layer 122 A process can be performed to remove areas that do not overlap in one direction by etching.
  • the thickness of each first metal layer of the first circuit layer 121 and the second circuit layer 122 is about 3 ⁇ m. Accordingly, the etching process may refer to a process of removing approximately 3 ⁇ m in the thickness direction.
  • the surfaces of the first circuit layer 121 and the second circuit layer 122 have the arithmetic average roughness (Ra) and the ten-point average roughness (Rz) as described above. You can.
  • first metal layer 121-1 and the second metal layer 121-2 of the first circuit layer 121 may be pretreated in the etching process.
  • first metal layer 121-1 and the second metal layer 121-2 of the first circuit layer 121 have the arithmetic average roughness (Ra) and the ten-point average roughness (Rz) as described above through the pretreatment. ) can be given a surface roughness.
  • first metal layer 122-1 and the second metal layer 122-2 of the second circuit layer 122 may be pretreated in the etching process.
  • first metal layer 122-1 and the second metal layer 122-2 of the second circuit layer 122 have the arithmetic average roughness (Ra) and the ten-point average roughness (Rz) as described above through the pretreatment. ) can be given a surface roughness.
  • a process of forming a surface layer on the surface of the first circuit layer 121 and the second circuit layer 122 may be performed.
  • the surface layer may be partially formed on the surface of the first circuit layer 121 and the surface of the second circuit layer 122, respectively.
  • the surface layer includes a first surface layer 121-3 disposed on the surface of the first circuit layer 121 or a third metal layer 121-3 of the first circuit layer 121.
  • the third metal layer 121-3 of the first circuit layer 121 may be formed on the top and side surfaces of the first circuit layer 121.
  • the surface of the first circuit layer 121 includes a plurality of peaks and valleys corresponding to the surface roughness provided in the pretreatment process.
  • the third metal layer 121-3 may be formed to fill a portion of the valleys on the surface of the first circuit layer 121.
  • the surface layer includes a second surface layer 122-3 or a third metal layer 122-3 of the second circuit layer 122 disposed on the surface of the second circuit layer 122.
  • the third metal layer 122-3 of the second circuit layer 122 may be formed on the bottom and side surfaces of the second circuit layer 122.
  • the surface of the second circuit layer 122 includes a plurality of peaks and valleys corresponding to the surface roughness provided in the pretreatment process.
  • the third metal layer 122-3 may be formed to fill a portion of the valleys on the surface of the second circuit layer 122.
  • the first circuit layer 121 includes the third metal layer 121-3, so that the surface roughness of the surface of the first circuit layer 121 can be lowered compared to the comparative example. . Additionally, by including the third metal layer 122-3 in the second circuit layer 122, the surface roughness of the second circuit layer 122 can be lowered compared to the comparative example.
  • a process of laminating the second insulating layer 112 on the top surface of the first insulating layer 111 may be performed. Additionally, in the embodiment, a process of laminating the third insulating layer 113 on the lower surface of the first insulating layer 111 may be performed.
  • the second insulating layer 112 has a first lower surface in contact with the first metal layer 121-1 and the second metal layer 121-2 of the first circuit layer 121, and the first circuit
  • the layer 121 may include a second lower surface in contact with the third metal layer 121-3 and a third lower surface in contact with the upper surface of the first insulating layer 111.
  • the third insulating layer 113 has a first upper surface in contact with the first metal layer 122-1 and the second metal layer 122-2 of the second circuit layer 122, and the second circuit layer 122.
  • the layer 122 may include a second upper surface in contact with the third metal layer 122-3 and a third upper surface in contact with the lower surface of the first insulating layer 111.
  • the process of forming can proceed.
  • the process of forming the third circuit layer 123 may be the same as the process of forming the first circuit layer 121.
  • the surface roughness of the third circuit layer 123 may correspond to the surface roughness of the first circuit layer 121.
  • the third circuit layer 123 may include first to third metal layers corresponding to the first circuit layer 121.
  • a copper foil layer (not shown) or copper foil (not shown) may be disposed on the upper surface of the second insulating layer 112.
  • a process of forming the third through electrode 133 penetrating the third insulating layer 113 and the fourth circuit layer 124 disposed on the lower surface of the third insulating layer 1131 may be performed.
  • the process of forming the fourth circuit layer 124 may be the same as the process of forming the second circuit layer 122.
  • the surface roughness of the fourth circuit layer 124 may correspond to the surface roughness of the second circuit layer 122.
  • the fourth circuit layer 124 may include first to third metal layers corresponding to the second circuit layer 122.
  • a copper foil layer (not shown) or copper foil (not shown) may be disposed on the lower surface of the third insulating layer 112.
  • a process of forming the first protective layer 141 on the upper surface of the second insulating layer 112 may be performed. Additionally, in the embodiment, a process of forming the second protective layer 142 on the lower surface of the third insulating layer 113 may be performed. In addition, the embodiment may proceed with a process of forming a first opening that overlaps at least a portion of the upper surface of the third circuit layer 123 in the thickness direction on the first protective layer 141. Additionally, the embodiment may proceed with a process of forming a second opening on the second protective layer 142 that overlaps at least a portion of the lower surface of the fourth circuit layer 124 in the thickness direction.
  • the circuit board of the embodiment includes a circuit layer.
  • the circuit layer includes a first metal layer corresponding to the seed layer and a second metal layer disposed on the first metal layer.
  • the surface of the circuit layer may be given a certain level of surface roughness during the etching process of the first metal layer.
  • the provided surface roughness may act as a factor in increasing signal transmission loss. As a result, application to high-frequency applications may be difficult.
  • the circuit layer of the embodiment includes a third metal layer.
  • the third metal layer is selectively disposed on the surface of the first metal layer and the surface of the second metal layer.
  • the surface of the circuit layer includes a first surface corresponding to the top surface of the second metal layer.
  • the third metal layer is partially disposed on the first surface.
  • the first surface includes a plurality of valleys and peaks corresponding to the applied surface roughness.
  • the third metal layer is formed to fill a portion of the valley on the first surface by controlling the crystal grains of metal ions in the plating solution. Accordingly, in the embodiment, the surface roughness of the first surface can be lowered to correspond to the thickness of the third metal layer.
  • the surface of the circuit layer includes a first side of the first metal layer and a second surface corresponding to the first side of the second metal layer. Additionally, the surface of the circuit layer includes a third surface corresponding to the second side of the first metal layer and the second side of the second metal layer. Additionally, the third metal layer is disposed so as to fill not only the first surface, but also a portion of the valleys of the second surface and a portion of the valleys of the third surface. Accordingly, in the embodiment, the surface roughness of the second and third surfaces of the circuit layer can be lowered.
  • the embodiment can lower the signal transmission loss of the circuit layer compared to the comparative example. Thereby, in this embodiment, the signal characteristics of the circuit board can be improved. Furthermore, the embodiment may provide a circuit board suitable for high frequency use.
  • the third metal layer is disposed to fill only a portion of the valleys of the first to third surfaces. Accordingly, in the embodiment, the surface roughness of the circuit layer can be lowered without affecting the thickness and line width of the circuit layer composed of the first metal layer and the second metal layer. Accordingly, the embodiment can further improve the electrical and physical reliability of the circuit board.
  • an additional insulating layer is laminated on the circuit layer.
  • the additional insulating layer is in additional contact with the third metal layer as well as the first and second metal layers of the circuit layer.
  • the first and second metal layers may contain copper
  • the third metal layer may contain tin.
  • the tin contains more hydroxyl groups than the copper.
  • the additional insulating layer may have higher adhesive strength with the third metal layer than with the first and second metal layers.
  • the additional insulating layer in the comparative example only contacts the first and second metal layers of the circuit layer. Accordingly, in the comparative example, there is a limit to increasing the adhesion between the circuit layer and the additional insulating layer.
  • the additional insulating layer in an embodiment additionally contacts the third metal layer as well as the first and second metal layers of the circuit layer. Accordingly, in the embodiment, the adhesion between the circuit layer and the additional insulating layer can be improved compared to the comparative example. Accordingly, in this embodiment, product reliability of the circuit board can be further improved.
  • an undercut is formed in the lower part of the side surface of the circuit layer in the comparative example. Additionally, the undercut acts as a factor that reduces the reliability of the circuit layer. At this time, in the embodiment, the depth of the undercut may be reduced by the thickness of the third metal layer compared to the comparative example. Accordingly, in this embodiment, product reliability of the circuit board can be further improved.
  • a circuit board having the characteristics of the above-described invention when used in IT devices such as smartphones, server computers, TVs, or home appliances, functions such as signal transmission or power supply can be stably performed.
  • a circuit board having the characteristics of the present invention when a circuit board having the characteristics of the present invention performs a semiconductor package function, it can safely protect the semiconductor chip from external moisture or contaminants, and can prevent problems such as leakage current or electrical short circuits between terminals. Alternatively, the problem of electrical opening of the terminal supplying the semiconductor chip can be solved. Additionally, if it is responsible for the function of signal transmission, the noise problem can be solved.
  • the circuit board having the characteristics of the above-described invention can maintain the stable function of IT devices or home appliances, so that the entire product and the antenna board to which the present invention is applied can achieve functional unity or technical interoperability with each other.
  • a circuit board having the characteristics of the above-mentioned invention is used in a transportation device such as a vehicle, it is possible to solve the problem of distortion of signals transmitted to the transportation device, or to safely protect the semiconductor chip that controls the transportation device from the outside and prevent leakage.
  • the stability of the transport device can be further improved by solving the problem of electrical short-circuiting between currents or terminals, or the problem of electrical opening of the terminal supplying the semiconductor chip. Accordingly, the transportation device and the circuit board to which the present invention is applied can achieve functional unity or technical interoperability with each other.

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Abstract

실시 예에 따른 회로 기판은 제1 절연층; 및 상기 제1 절연층 상에 배치된 회로층을 포함하고, 상기 회로층은 상기 제1 절연층 상에 배치되는 제1층과, 상기 제1층 상에 부분적으로 배치되는 제2층을 포함하고, 상기 제1층의 표면의 프로파일은 상기 제2층의 표면의 프로파일과 다르다.

Description

회로 기판
실시 예는 회로 기판 및 이를 포함하는 반도체 패키지에 관한 것이다.
회로기판은 전기 절연성 기판에 구리와 같은 전도성 재료로 회로 라인의 패턴을 형성한 것이다. 회로 기판은 전자 부품을 실장하기 이전의 기판을 의미한다.
즉, 회로 기판은 여러 종류의 많은 전자 부품을 평판 위에 탑재하기 위해 각 부품의 장착 위치를 확정하고, 상기 전자 부품을 연결하는 회로층을 형성한 것을 의미할 수 있다.
한편, 회로 기판에서의 신호 전송은 상기 회로층을 통해 이루어질 수 있다. 예를 들어, 반도체 패키지는 회로 기판에 전자 부품이 실장된 구조를 가진다. 그리고, 상기 반도체 패키지에서의 신호 전송은 상기 회로 기판에 형성된 회로층을 통해 이루어진다. 이때, 상기 신호는 전자 부품으로 입력되는 신호, 상기 전자 부품에서 출력되는 신호, 외부 기판에서 입력되는 신호 및 외부 기판으로 출력되는 신호 등을 포함할 수 있다.
한편, 휴대용 전자 기기 등의 고기능화에 수반하여, 대량의 정보의 고속 처리를 하기 위해 신호의 고주파화가 진행되고 있다. 그리고, 고주파 용도에 적합한 회로 기판이 요구되고 있다.
이러한 회로 기판의 회로층은 고주파 신호의 품질을 저하시키지 않으면서 신호 전송이 가능해야 한다. 예를 들어, 회로 기판의 회로층은 신호 전송 손실을 최소화할 수 있어야 한다.
이때, 회로 기판에서의 회로층의 전송 손실은, 구리와 같은 금속 박막에 기인하는 도체 손실과, 절연층과 같은 절연체에 기인하는 유전체 손실로 주로 이루어진다.
금속 박막에 기인하는 도체손실은 회로층의 표면 조도와 관계가 있다. 즉, 회로층의 표면 조도가 증가할수록 스킨 이펙트(skin effect) 효과에 의해 전송 손실이 증가할 수 있다.
그리고, 회로층의 표면 조도를 감소시키면, 신호 전송 손실을 감소할 수 있다. 그러나, 상기 회로층의 표면 조도가 감소시키는 경우, 이에 따른 회로층과 절연층 사이의 접합력이 저하되는 문제가 있다.
따라서, 신호 전송 손실을 최소화하면서, 상기 회로층과 절연층 사이의 접합력을 향상시킬 수 있는 새로운 회로 기판이 요구되고 있다.
실시 예는 신호 전송 손실을 최소화할 수 있는 회로 기판 및 이를 포함하는 반도체 패키지를 제공한다.
또한, 실시 예는 회로층과 절연층 사이의 접합력을 향상시킬 수 있는 회로 기판 및 이를 포함하는 반도체 패키지를 제공한다.
또한, 실시 예는 고주파 용도에 적합한 회로 기판 및 이를 포함하는 반도체 패키지를 제공한다.
제안되는 실시 예에서 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 제안되는 실시 예가 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
실시 예에 따른 회로 기판은 제1 절연층; 및 상기 제1 절연층 상에 배치된 회로층을 포함하고, 상기 회로층은 상기 제1 절연층 상에 배치되는 제1층과, 상기 제1층의 표면 상에 부분적으로 배치되는 제2층을 포함하고, 상기 제1층의 표면의 프로파일은 상기 제2층의 표면의 프로파일과 다르다.
또한, 상기 회로층의 상기 제1층은, 상기 제1 절연층의 상면에 배치되는 제1 금속층과, 상기 제1 금속층의 상면에 배치되는 제2 금속층을 포함하고, 상기 회로층의 상기 제2층은, 상기 제2 금속층의 상면에 배치되는 제3 금속층을 포함하며, 상기 제2 금속층의 상면의 프로파일은, 상기 제3 금속층의 상면의 프로파일과 다르다.
또한, 상기 제2 금속층의 상면은 복수의 산 및 골을 포함하고, 상기 제3 금속층은 상기 제2 금속층의 상면에서 상기 복수의 골 중 적어도 하나의 일부를 채우며 형성된다.
또한, 상기 제3 금속층은, 상기 제1 금속층의 측면 및 상기 제2 금속층의 측면에 배치되며, 상기 제1 금속층의 측면 및 상기 제2 금속층의 측면의 각각의 프로파일은, 상기 제3 금속층의 측면의 프로파일과 다르다.
또한, 상기 제1 금속층의 측면 및 상기 제2 금속층의 측면의 각각은 복수의 산 및 골을 포함하고, 상기 제3 금속층은 상기 제1 및 상기 제2 금속층의 각각의 측면의 복수의 골 중 적어도 하나의 일부를 채운다.
또한, 상기 회로층의 상면은, 상기 제2 금속층의 상면에 대응하는 제1 부분과, 상기 제3 금속층의 상면에 대응하는 제2 부분을 포함한다.
또한, 상기 회로층의 상면의 산술 평균 조도(Ra)는 0.05㎛ 내지 0.2㎛ 사이의 범위를 가지고, 상기 회로층의 상면의 십점 평균 조도(Rz)는 0.1㎛ 내지 1.0㎛ 사이의 범위를 가진다.
또한, 상기 회로층의 측면은, 상기 제1 및 제2 금속층의 측면에 대응하는 제1 부분과, 상기 제3 금속층의 측면에 대응하는 제2 부분을 포함한다.
또한, 상기 회로층의 측면의 산술 평균 조도(Ra)는 0.05㎛ 내지 0.2㎛ 사이의 범위를 가지고, 상기 회로층의 측면의 십점 평균 조도(Rz)는 0.1㎛ 내지 1.0㎛ 사이의 범위를 가진다.
또한, 상기 회로 기판은 상기 제1 절연층 상에 상기 회로층을 덮으며 배치되는 제2 절연층을 더 포함하고, 상기 제2 절연층의 하면은, 상기 회로층의 상기 제1층과 접촉하는 제1 하면과, 상기 회로층의 상기 제2층과 접촉하는 제2 하면과, 상기 제1 절연층과 접촉하는 제3 하면을 포함한다.
또한, 상기 회로층의 상기 제1층은 제1 금속 물질을 포함하고, 상기 회로층의 상기 제2층은 상기 제1 금속 물질과 다른 제2 금속물질을 포함한다.
또한, 상기 제1 금속 물질은 구리를 포함하고, 상기 제2 금속 물질은 주석을 포함한다.
또한, 상기 제1 금속층은 제1-1 금속층 및 상기 제1-1 금속층 상에 배치된 제1-2 금속층을 포함하고, 상기 제2 금속층은 상기 제1-2 금속층 상에 배치된다.
한편, 실시 예에 따른 회로 기판은, 절연층; 및 상기 절연층 상에 배치된 회로층;을 포함하고, 상기 회로층의 표면은, 제1 금속 물질을 포함하는 제1 부분과, 상기 제1 금속 물질과 다른 제2 금속물질을 포함하는 제2 부분을 포함하고, 상기 제1 금속 물질은 구리를 포함하고, 상기 제2 금속 물질은 주석을 포함한다.
또한, 상기 회로층의 표면은 상기 회로층의 상면, 좌측면, 우측면 및 하면을 포함하며, 상기 회로층의 상면, 좌측면, 우측면 및 하면 중 적어도 2개의 표면의 산술 평균 조도(Ra)는 0.05㎛ 내지 0.2㎛ 사이의 범위를 가진다.
또한, 상기 회로층의 표면은 상기 회로층의 상면, 좌측면, 우측면 및 하면을 포함하며, 상기 회로층의 상면, 좌측면, 우측면 및 하면 중 적어도 2개의 표면의 십점 평균 조도(Rz)는 0.1㎛ 내지 1.0㎛ 사이의 범위를 가진다.
한편, 실시 예에 따른 반도체 패키지는 복수의 절연층; 및 상기 복수의 절연층의 표면에 각각 배치된 복수의 회로층; 상기 복수의 회로층 중 최상측에 배치된 회로층 상에 배치된 제1 접속부; 상기 제1 접속부 상에 배치된 소자를 포함하고, 상기 복수의 회로층 중 적어도 하나의 제1 회로층은, 제1 금속층과, 상기 제1 금속층 상에 배치된 제2 금속층과, 상기 제1 금속층 및 상기 제2 금속층 상에 배치된 제3 금속층을 포함하고, 상기 제1 회로층의 상면은, 상기 제2 금속층에 대응하는 제1 상면과, 상기 제3 금속층에 대응하는 제2 상면을 포함하고, 상기 제1 회로층의 측면은, 상기 제1 금속층 및 상기 제2 금속층에 대응하는 제1 측면과, 상기 제3 금속층에 대응하는 제2 측면을 포함하고, 상기 제1 회로층의 상면 및 상기 제1 회로층의 측면 중 적어도 하나는, 0.05㎛ 내지 0.2㎛ 사이의 범위의 산술 평균 조도(Ra)와, 0.1㎛ 내지 1.0㎛ 사이의 범위의 십점 평균 조도(Rz)를 가진다.
실시 예의 회로 기판은 회로층을 포함한다. 상기 회로층은 시드층에 대응되는 제1 금속층 및 상기 제1 금속층 상에 배치되는 제2 금속층을 포함한다. 이때, 상기 회로층의 표면은 상기 제1 금속층의 식각 공정에서 일정 수준의 표면 조도가 부여될 수 있다. 그리고, 상기 부여된 표면 조도는 신호 전송 손실을 증가하는 요인으로 작용할 수 있다. 이에 의해, 고주파 용도로의 적용이 어려울 수 있다.
이에 따라, 실시 예의 회로층은 제3 금속층을 포함한다. 상기 제3 금속층은 상기 제1 금속층의 표면 및 상기 제2 금속층의 표면에 선택적으로 배치된다. 예를 들어, 상기 회로층의 표면은 상기 제2 금속층의 상면에 대응되는 제1 표면을 포함한다. 그리고, 상기 제3 금속층은 상기 제1 표면에 부분적으로 배치된다. 구체적으로, 상기 제1 표면은 상기 적용된 표면 조도에 대응하는 복수의 골과 산을 포함한다. 그리고, 상기 제3 금속층은 도금액의 금속 이온의 결정립의 조절을 통해, 상기 제1 표면에서 상기 골의 일부를 채우며 형성되도록 한다. 이에 따라, 실시 예에서는 상기 제3 금속층의 두께에 대응하게 상기 제1 표면이 가지는 표면 조도를 낮출 수 있다.
이에 대응하게, 상기 회로층의 표면은 상기 제1 금속층의 제1측면과 제2 금속층의 제1 측면에 대응하는 제2 표면을 포함한다. 또한, 상기 회로층의 표면은 상기 제1 금속층의 제2 측면과 제2 금속층의 제2 측면에 대응하는 제3 표면을 포함한다. 그리고, 상기 제3 금속층은 상기 제1 표면뿐 아니라, 상기 제2 표면의 골의 일부 및 상기 제3 표면의 골이 일부를 채우며 배치된다. 이에 따라, 실시 예에서는 상기 회로층의 제2 표면 및 제3 표면의 표면 조도를 낮출 수 있다.
이를 통해, 실시 예는 비교 예 대비 회로층의 신호 전송 손실을 낮출 수 있다. 이에 의해, 실시 예에서는 회로 기판의 신호 특성을 향상시킬 수 있다. 나아가, 실시 예에서는 고주파용으로 적합한 회로 기판을 제공할 수 있다.
한편, 실시 예에서는 상기 제3 금속층의 상기 제1 내지 제3 표면의 골의 일부만을 채우며 배치된다. 이에 따라, 실시 예에서는 상기 제1 금속층 및 제2 금속층으로 구성된 상기 회로층의 두께 및 선폭에 영향을 주지 않으면서, 상기 회로층의 표면 조도를 낮출 수 있다. 이에 따라 실시 예는 상기 회로기판의 전기적 신뢰성 및 물리적 신뢰성을 더욱 향상시킬 수 있다.
한편, 실시 예는 상기 회로층 상에 추가 절연층이 적층된다. 이때, 상기 추가 절연층은 상기 회로층의 제1 및 제2 금속층뿐 아니라, 상기 제3 금속층과 추가로 접촉한다. 이때, 상기 제1 및 제2 금속층은 구리를 포함할 수 있고, 상기 제3 금속층은 주석을 포함할 수 있다. 이때, 상기 주석은 상기 구리보다 많은 수산기를 포함한다. 그리고 상기 추가 절연층은 상기 제1 및 제2 금속층과의 접착력보다 상기 제3 금속층과의 접착력이 더 높을 수 있다. 이때, 비교 예에서의 추가 절연층은 상기 회로층의 제1 및 제2 금속층과만 접촉한다. 이에 따라, 비교 예에서는 상기 회로층과 상기 추가 절연층 사이의 접착력을 높이는데 한계가 있다. 이와 다르게, 실시 예에서의 추가 절연층은 상기 회로층의 제1 및 제2 금속층뿐 아니라, 제3 금속층과 추가로 접촉한다. 이에 따라, 실시 예에서는 비교 예 대비 상기 회로층과 상기 추가 절연층 사이의 접착력을 향상시킬 수 있다. 이에 따라 실시 예에서는 회로 기판의 제품 신뢰성을 더욱 향상시킬 수 있다.
한편, 비교 예의 회로층의 측면의 하부에는 언더 컷이 형성된다. 그리고, 상기 언더 컷은 상기 회로층의 신뢰성을 감소시키는 요인으로 작용한다. 이때, 실시 예에서는 비교 예 대비 상기 제3 금속층의 두께만큼 상기 언더 컷의 깊이를 줄일 수 있다. 이에 따라, 실시 예에서는 회로 기판의 제품 신뢰성을 더욱 향상시킬 수 있다.
도 1은 비교 예에 따른 회로 기판의 단면도이다.
도 2는 실시 예에 따른 회로 기판을 나타낸 도면이다.
도 3은 제1 실시 예에 따른 회로층의 층 구조를 설명하기 위한 도면이다.
도 4는 제2 실시 예에 따른 회로층의 층 구조를 설명하기 위한 도면이다.
도 5는 제1 실시 예에 따른 회로층을 나타낸 도면이다.
도 6은 실시 예에 따른 표면 처리 이전의 회로층의 표면을 나타낸 도면이다.
도 7은 실시 예에 따른 표면 처리 이후의 회로층의 표면을 나타낸 도면이다.
도 8은 제2 실시 예에 따른 회로층을 나타낸 도면이다.
도 9는 실시 예에 따른 회로층과 절연층 사이의 밀착력을 설명하기 위한 도면이다.
도 10은 비교 예의 회로층의 언더컷을 나타낸 도면이다.
도 11은 실시 예에 따른 회로층의 언더컷을 나타낸 도면이다.
도 12는 실시 예에 따른 반도체 패키지를 나타낸 도면이다.
도 13 내지 도 23은 실시 예에 따른 회로 기판의 제조 방법을 공정 순으로 설명하기 위한 도면이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다. 다만, 본 발명의 기술 사상은 설명되는 일부 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있고, 본 발명의 기술 사상 범위 내에서라면, 실시예들간 그 구성 요소들 중 하나 이상을 선택적으로 결합, 치환하여 사용할 수 있다.
또한, 본 발명의 실시예에서 사용되는 용어(기술 및 과학적 용어를 포함)는, 명백하게 특별히 정의되어 기술되지 않는 한, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 일반적으로 이해될 수 있는 의미로 해석될 수 있으며, 사전에 정의된 용어와 같이 일반적으로 사용되는 용어들은 관련 기술의 문맥상의 의미를 고려하여 그 의미를 해석할 수 있을 것이다.
또한, 본 발명의 실시예에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함할 수 있고, “및(와) B, C중 적어도 하나(또는 한개이상)”로 기재되는 경우 A, B, C로 조합할 수 있는 모든 조합 중 하나이상을 포함 할 수 있다.
또한, 본 발명의 실시 예의 구성 요소를 설명하는 데 있어서, 제1, 제2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질이나 차례 또는 순서 등으로 한정되지 않는다.
그리고, 어떤 구성 요소가 다른 구성요소에 '연결', '결합' 또는 '접속'된다고 기재된 경우, 그 구성 요소는 그 다른 구성요소에 직접적으로 연결, 결합 또는 접속되는 경우뿐만 아니라, 그 구성 요소와 그 다른 구성요소 사이에 있는 또 다른 구성 요소로 인해 '연결', '결합' 또는 '접속＇되는 경우도 포함할 수 있다.
또한, 각 구성 요소의 " 상(위) 또는 하(아래)"에 형성 또는 배치되는 것으로 기재되는 경우, 상(위) 또는 하(아래)는 두 개의 구성 요소들이 서로 직접 접촉되는 경우뿐만 아니라 하나 이상의 또 다른 구성 요소가 두 개의 구성 요소들 사이에 형성 또는 배치되는 경우도 포함한다.
또한 “상(위) 또는 하(아래)”으로 표현되는 경우 하나의 구성 요소를 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.
실시 예의 설명에 앞서, 비교 예의 회로 기판에 대해 설명하기로 한다.
도 1은 비교 예에 따른 회로 기판의 단면도이다.
도 1을 참조하면, 비교 예의 회로 기판은 절연층(10) 및 회로층(20)을 포함한다.
상기 회로층(20)은 상기 절연층(10)의 표면에 배치된다. 예를 들어, 상기 회로층(20)은 상기 절연층(10)의 상면 및 하면 중 적어도 하나에 배치된다.
상기 회로층(20)은 복수의 표면을 포함한다.
예를 들어, 상기 회로층(20)은 제1 표면(20U), 제2 표면(20S1) 및 제3 표면(20S2)을 포함한다. 상기 제1 표면(20U)은 상기 회로층(20)의 상면을 의미할 수 있다. 상기 제2 표면(20S1)은 상기 회로층(20)의 제1 측면 또는 좌측면을 의미할 수 있다. 상기 제3 표면(20S2)은 상기 회로층(20)의 제 2측면 또는 우측면을 의미할 수 있다. 또한, 상기 회로층(20)은 상기 절연층(10)의 상면과 접촉하는 제4 표면 또는 하면을 포함할 수 있다.
이때, 상기 회로층(20)의 제1 표면(20U), 제2 표면(20S1) 및 제3 표면(20S2)은 특정 표면 조도를 가진다.
상기 표면 조도는 상기 회로층(20)을 형성하는 제조 공정에서 부여될 수 있다. 예를 들어, 상기 회로층(20)은 복수의 층 구조를 가진다. 예를 들어, 상기 회로층(20)은 제1 금속층(미도시) 및 제2 금속층(미도시)을 포함한다. 상기 제1 금속층은 상기 제2 금속층을 전해 도금하기 위한 시드층을 의미할 수 있다. 그리고, 상기 제2 금속층은 상기 제1 금속층을 시드층으로 전해 도금하여 형성된 전해 도금층일 수 있다.
그리고 비교 예의 회로 기판의 회로층(20)은 상기 제1 금속층 상에 상기 제2 금속층을 형성하고, 상기 제1 금속층의 전체 영역 중 상기 제2 금속층과 두께 방향으로 중첩되지 않는 영역을 식각으로 제거하여 제조될 수 있다.
이때, 상기 회로층(20)의 제1 표면(20U) 및 제2 표면(20S1) 및 제3 표면(20S2)은 상기 제1 금속층을 식각하는 공정에서 특정 표면 조도가 부여될 수 있다.
예를 들어, 비교 예의 회로층(20)의 제1 표면(20U), 제2 표면(20S1) 및 제3 표면(20S2)의 산술 평균 조도(Ra)는 0.3㎛를 초과한다. 예를 들어, 비교 예의 회로층(20)의 제1 표면(20U), 제2 표면(20S1) 및 제3 표면(20S2)의 십점 평균 조도(Rz)는 3.5㎛를 초과한다.
이에 따라, 비교 예의 회로층(20)은 상기 제1 표면(20U), 제2 표면(20S1) 및 제3 표면(20S2)이 가지는 산술 평균 조도 및 십점 평균 조도에 의해 신호 전송 손실이 상대적으로 높은 문제가 있다. 예를 들어, 상기 신호 전송 손실은 상기 회로층(20)의 표면이 가지는 표면 조도에 비례하여 증가한다. 그리고, 비교 예의 회로 기판은 상기 회로층(20)의 제1 표면(20U), 제2 표면(20S1) 및 제3 표면(20S2)이 가지는 산술 평균 조도 또는 십점 평균 조도에 따른 스킨 이펙트에 의해 신호 전송 손실이 상대적으로 높은 문제가 있다. 따라서, 비교 예의 회로 기판은 고주파 용도에 적용이 어려운 문제가 있다.
또한, 비교 예에서는 상기 회로층(20)의 표면을 산화시켜 상기 회로층(20)의 표면 조도를 감소시키고 있다.
예를 들어 비교 예에서는 상기 회로층(20)의 표면을 산화시켜 산화층을 형성하고, 상기 산화층을 환원시켜 상기 회로층(20)의 표면 조도를 감소시키고 있다. 그러나, 상기 형성된 산화층과 상기 회로층(20)의 밀착력은 상대적으로 낮다. 이에 따라, 상기 산화층을 형성하는 공정에서, 산화층의 일부가 상기 회로층(20)으로부터 분리될 수 있다. 그리고, 상기 산화층이 상기 회로층(20)으로부터 분리되는 경우, 해당 부분에서의 표면 조도가 상대적으로 높게 나타나는 문제가 있다. 또한, 상기 산화층을 환원시키는 공정에서, 상기 산화층이 부분적으로 환원되지 못하는 문제가 발생할 수 있다. 그리고, 상기 산화층이 부분적으로 환원되지 못하는 경우, 상기 회로층(20)의 전기적 신뢰성이 저하되는 문제가 발생할 수 있다.
한편, 상기 회로층(20)의 표면 조도를 무작정 감소하는 경우, 다른 문제가 발생할 수 있다. 예를 들어, 회로 기판은 복수의 절연층을 적층하는 공정을 진행하여 제조된다. 이때, 상기 회로층(20)의 표면 조도가 감소하는 경우, 상기 회로층(20)과 추가 적층되는 절연층(미도시) 사이의 접합력이 저하되는 문제가 있다. 이에 따라, 상기 추가 적층되는 절연층이 상기 회로층(20)으로부터 분리되는 문제가 발생할 수 있다.
따라서, 실시 예는 회로층의 표면 조도를 비교 예 대비 낮출 수 있으면서, 상기 회로층과 절연층 사이의 접합력을 향상시킬 수 있는 새로운 구조의 회로 기판 및 이를 포함하는 반도체 패키지를 제공하도록 한다. 이에 따라, 실시 예는 고주파 용도에 적합한 회로 기판 및 반도체 패키지를 제공하도록 한다.
-전자 디바이스-
실시 예의 설명에 앞서, 실시 예의 반도체 패키지를 포함하는 전자 디바이스에 대해 간략하게 설명하기로 한다. 전자 디바이스는 메인 보드(미도시)를 포함한다. 상기 메인 보드는 다양한 부품들과 물리적 및/또는 전기적으로 연결될 수 있다. 예를 들어, 메인 보드는 실시 예의 반도체 패키지와 전기적으로 연결될 수 있다. 상기 반도체 패키지에는 다양한 소자가 실장될 수 있다.
예를 들어, 상기 반도체 패키지에는 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩과, 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 안테나 칩, 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 어플리케이션 프로세서 칩과, 아날로그-디지털 컨버터, ASIC(application-specific IC) 등의 로직 칩 등이 실장될 수 있다.
예를 들어, 상기 반도체 패키지에는 다양한 종류의 수동 소자 및 능동 소자 중 적어도 하나가 실장될 수 있다.
이때, 상기 전자 디바이스는 스마트 폰(smart phone), 개인용 정보 단말기(personal digital assistant), 디지털 비디오 카메라(digital video camera), 디지털 스틸 카메라(digital still camera), 네트워크 시스템(network system), 컴퓨터(computer), 모니터(monitor), 태블릿(tablet), 랩탑(laptop), 넷북(netbook), 텔레비전(television), 비디오 게임(video game), 스마트 워치(smart watch), 오토모티브(Automotive) 등일 수 있다. 다만, 이에 한정되는 것은 아니며, 이들 외에도 데이터를 처리하는 임의의 다른 전자기기일 수 있음은 물론이다.
이하에서는 실시 예에 따른 회로 기판 및 반도체 패키지에 대해 구체적으로 설명하기로 한다. 여기에서, 상기 회로 기판은 전자 소자가 실장되기 이전의 기판을 의미할 수 있다. 그리고 상기 반도체 패키지는 상기 회로 기판에 전자 소자가 실장된 상태의 패키지를 의미할 수 있다.
도 2는 실시 예에 따른 회로 기판을 나타낸 도면이다.
도 2를 참조하면, 회로 기판은 절연층, 회로층, 관통 전극, 및 보호층을 포함할 수 있다. 이때, 도면상에는 상기 회로 기판이 절연층의 층수를 기준으로 3층 구조를 가지는 것으로 도시하였으나, 이에 한정되는 것은 아니다. 예를 들어, 상기 회로 기판은 절연층의 층수를 기준으로 2층 이하의 층수를 가질 수 있고, 이와 다르게 4층 이상의 층수를 가질 수도 있을 것이다.
상기 절연층은 제1 절연층(111), 제2 절연층(112) 및 제3 절연층(113)을 포함할 수 있다. 상기 제1 절연층(111)은 회로 기판의 적층 구조에서 내측에 배치된 절연층을 의미할 수 있다. 그리고, 상기 제2 절연층(112)은 상기 제1 절연층(111)의 상측에 배치된 절연층을 의미할 수 있다. 그리고 상기 제3 절연층(113)은 상기 제1 절연층(111)의 하측에 배치된 절연층을 의미할 수 있다.
상기 제1 절연층(111), 제2 절연층(112) 및 제3 절연층(113) 중 적어도 하나는 프리프레그(PPG, prepreg)를 포함할 수 있다. 상기 프리프레그는 유리 섬유 실(glass yarn)으로 직조된 글라스 패브릭(glass fabric)과 같은 직물 시트(fabric sheet) 형태의 섬유층에 에폭시 수지 등을 함침한 후 열 압착을 진행함으로써 형성될 수 있다. 다만, 실시 예는 이에 한정되지 않으며, 상기 제1 절연층(111), 제2 절연층(112) 및 제3 절연층(113) 중 적어도 하나를 구성하는 프리프레그는 탄소 섬유 실로 직조된 직물 시트 형태의 섬유층을 포함할 수 있을 것이다.
예를 들어, 상기 제1 절연층(111), 제2 절연층(112) 및 제3 절연층(113) 중 적어도 하나는 리지드(rigid)하거나 또는 플렉서블(flexible)할 수 있다.
상기 제1 절연층(111), 제2 절연층(112) 및 제3 절연층(113) 중 적어도 하나는 10㎛ 내지 60㎛의 범위의 두께를 가질 수 있다. 바람직하게, 상기 제1 절연층(111), 제2 절연층(112) 및 제3 절연층(113) 중 적어도 하나는 12㎛ 내지 50㎛의 범위의 두께를 가질 수 있다. 더욱 바람직하게, 상기 제1 절연층(111), 제2 절연층(112) 및 제3 절연층(113) 중 적어도 하나는 15㎛ 내지 40㎛의 두께를 가질 수 있다.
상기 제1 절연층(111), 제2 절연층(112) 및 제3 절연층(113) 중 적어도 하나의 두께가 10㎛ 미만이면, 안테나 기판에 포함된 회로층이 안정적으로 보호되지 않을 수 있다. 상기 제1 절연층(111), 제2 절연층(112) 및 제3 절연층(113) 중 적어도 하나의 두께가 60㎛를 초과하면, 회로 기판, 반도체 패키지 및 이를 포함하는 전자 디바이스의 두께가 증가할 수 있다. 또한, 상기 제1 절연층(111), 제2 절연층(112) 및 제3 절연층(113) 중 적어도 하나의 두께가 60㎛를 초과하면, 이에 대응하게 회로층의 두께 및 관통 전극의 두께가 증가할 수 있다. 그리고 상기 회로층의 두께 및 관통 전극의 두께가 증가하는 경우, 신호 전송 손실이 증가할 수 있다.
상기 절연층의 표면에는 회로층이 배치될 수 있다.
상기 회로층은 상기 회로 기판에서 신호 전송을 위해 상기 절연층의 표면에 배치될 수 있다.
예를 들어, 상기 회로층은 상기 제1 절연층(111), 제2 절연층(112) 및 제3 절연층(113)의 각각의 표면에 배치될 수 있다.
구체적으로, 상기 회로층은 상기 제1 절연층(111)의 상면에 배치된 제1 회로층(121)을 포함할 수 있다. 또한, 상기 회로층은 상기 제1 절연층(111)의 하면에 배치된 제1 회로층(121)을 포함할 수 있다. 또한, 상기 회로층은 상기 제2 절연층(112)의 상면에 배치된 제3 회로층(123)을 포함할 수 있다. 또한, 상기 회로층은 상기 제3 절연층(113)의 하면에 배치된 제4 회로층(124)을 포함할 수 있다.
상기 제1 회로층(121), 제2 회로층(122), 제3 회로층(123) 및 제4 회로층(124)은 각각 10㎛ 내지 25㎛의 두께를 가질 수 있다. 바람직하게, 상기 제1 회로층(121), 제2 회로층(122), 제3 회로층(123) 및 제4 회로층(124)은 각각 12㎛ 내지 23㎛의 두께를 가질 수 있다. 더욱 바람직하게, 상기 제1 회로층(121), 제2 회로층(122), 제3 회로층(123) 및 제4 회로층(124) 각각은 15㎛ 내지 20㎛의 두께를 가질 수 있다.
상기 제1 회로층(121), 제2 회로층(122), 제3 회로층(123) 및 제4 회로층(124)은 전도성 물질을 포함할 수 있다. 예를 들어, 상기 제1 회로층(121), 제2 회로층(122), 제3 회로층(123) 및 제4 회로층(124)은 금(Au), 은(Ag), 백금(Pt), 티타늄(Ti), 주석(Sn), 구리(Cu) 및 아연(Zn) 중에서 선택되는 적어도 하나의 금속 물질을 포함할 수 있다. 바람직하게, 제1 회로층(121), 제2 회로층(122), 제3 회로층(123) 및 제4 회로층(124)은 전기 전도성이 높으면서 가격이 비교적 저렴한 구리(Cu)로 형성될 수 있다.
상기 제1 회로층(121), 제2 회로층(122), 제3 회로층(123) 및 제4 회로층(124)은 통상적인 회로기판의 제조 공정인 어디티브 공법(Additive process), 서브트렉티브 공법(Subtractive Process), MSAP(Modified Semi Additive Process) 및 SAP(Semi Additive Process) 공법 등으로 가능하며 여기에서는 상세한 설명은 생략한다.
상기 회로 기판은 관통 전극을 포함한다. 예를 들어, 상기 회로 기판은 상기 절연층을 관통하며, 서로 다른 층에 배치된 회로층 사이를 전기적으로 연결하는 관통 전극을 포함한다.
예를 들어, 상기 관통 전극은 상기 제1 절연층(111)을 관통하는 제1 관통 전극(131)을 포함한다. 상기 제1 관통 전극(131)은 상기 제1 회로층(121)과 제2 회로층(122) 사이를 전기적으로 연결할 수 있다.
또한, 상기 관통 전극은 상기 제2 절연층(112)을 관통하는 제2 관통 전극(132)을 포함한다. 상기 제2 관통 전극(132)은 상기 제1 회로층(121)과 제3 회로층(123) 사이를 전기적으로 연결할 수 있다.
또한, 상기 관통 전극은 상기 제3 절연층(113)을 관통하는 제3 관통 전극(133)을 포함한다. 상기 제3 관통 전극(133)은 상기 제2 회로층(122)과 제4 회로층(124) 사이를 전기적으로 연결할 수 있다.
또한, 상기 회로 기판은 보호층을 포함한다. 상기 보호층은 회로 기판의 최상측 또는 최하측에 배치될 수 있다. 상기 보호층은 상기 회로 기판의 최상측 또는 최하측에 배치된 회로층 또는 절연층의 표면을 보호할 수 있다.
바람직하게, 상기 보호층은 상기 제2 절연층(112)의 상면에 배치된 제1 보호층(141)을 포함할 수 있다. 상기 제1 보호층(141)은 상기 제2 절연층(112)의 상면 및 상기 제3 회로층(123)의 상면을 보호할 수 있다. 또한, 상기 제1 보호층(141)은 상기 제3 회로층(123)의 상면의 적어도 일부와 두께 방향으로 중첩되는 제1 개구부(미도시)를 포함할 수 있다. 상기 제1 개구부는 전자 소자의 실장 위치에 대응하게 형성될 수 있다.
또한, 상기 보호층은 제3 절연층(113)의 하면에 배치된 제2 보호층(142)을 포함할 수 있다. 상기 제2 보호층(142)은 상기 제3 절연층(113)의 하면 및 제4 회로층(124)의 하면을 보호할 수 있다. 또한, 상기 제2 보호층(142)은 상기 제4 회로층(124)의 하면의 적어도 일부와 두께 방향으로 중첩되는 제2 개구부(미도시)를 포함할 수 있다. 상기 제2 개구부는 전자 소자의 실장 위치 또는 외부 기판과의 접속 위치에 대응하게 형성될 수 있다.
이때, 상기 제1 보호층(141) 및 제2 보호층(142)은 솔더 레지스트일 수 있으나, 이에 한정되는 것은 아니다.
이하에서는 실시 예에 따른 회로층의 층 구조 및 이의 표면 조도에 대해 구체적으로 설명하기로 한다.
이때, 상기 회로층의 층 구조는 회로 기판의 제조 방법에 따라 달라질 수 있다. 예를 들어, 상기 회로층은 회로 기판의 제조 방법에 따라 서로 다른 층 수를 가질 수 있다.
도 3은 제1 실시 예에 따른 회로층의 층 구조를 설명하기 위한 도면이고, 도 4는 제2 실시 예에 따른 회로층의 층 구조를 설명하기 위한 도면이다.
이하에서는 제1 회로층(121) 내지 제4 회로층(124) 중 어느 하나의 회로층을 중심으로 설명하기로 한다. 예를 들어, 이하에서는 제1 회로층(121)의 층 구조에 대해 설명하기로 한다. 다만, 제2 회로층(122), 제3 회로층(123) 및 제4 회로층(124)의 층 구조는 이하에서 설명되는 제1 회로층(121)의 층 구조에 대응할 수 있다.
이에 따라, 이하에서는 제1 절연층(111)을 절연층이라 지칭하고, 제1 회로층(121)을 회로층이라 지칭하며, 제1 관통 전극(131)을 관통 전극이라 지칭하여 설명하기로 한다.
도 3을 참조하면, 제1 실시 예의 회로 기판은 MSAP 공법으로 제조될 수 있다.
한편, 이하에서는 회로층이 제1 내지 제3 금속층으로 구성되는 것으로 설명하였다.
이때, 상기 회로층은 제1층 및 제2층을 포함할 수 있다.
그리고, 상기 회로층의 제1층은 이하에서 설명되는 제1 금속층 및 제2 금속층을 의미할 수 있다. 그리고, 상기 회로층의 제2층은 이하에서 설명되는 제3 금속층을 의미할 수 있다.
이하에서는 회로층의 제1 내지 제3 금속층을 중심으로 설명하기로 한다.
한편, 회로 기판은 절연층(111), 회로층(121) 및 관통 전극(131)을 포함한다.
상기 회로층(121)은 제1 금속층(121-1) 및 제2 금속층(121-2)을 포함할 수 있다.
상기 회로층(121)의 제1 금속층(121-1)은 상기 절연층(111)의 상면에 배치될 수 있다. 상기 회로층(121)의 상기 제1 금속층(121-1)은 상기 회로층(121)의 시드층을 의미할 수 있다.
이때, 상기 회로층(121)은 MSAP 공정으로 제조된다. 이에 따라 상기 회로층(121)의 상기 제1 금속층(121-1)은 복수의 층으로 구성될 수 있다.
바람직하게, 상기 회로층(121)의 제1 금속층(121-1)은 제1-1 금속층(121-1a) 및 제1-2 금속층(121-1b)을 포함할 수 있다.
상기 회로층(121)의 제1 금속층(121-1)의 제1-1 금속층(121-1a)은 상기 절연층(111)의 상면에 배치될 수 있다. 상기 회로층(121)의 제1 금속층(121-1)의 제1-1 금속층(121-1a)은 상기 절연층(111)의 상면에 배치된 동박층을 의미할 수 있다. 예를 들어, 상기 회로층(121)의 제1 금속층(121-1)의 제1-1 금속층(121-1a)은 구리 호일(Cu foil)을 의미할 수 있다.
상기 회로층(121)의 제1 금속층(121-1)의 제1-2 금속층(121-1b)은 상기 제1-1 금속층(121-1a) 상에 배치될 수 있다. 예를 들어, 상기 회로층(121)의 제1 금속층(121-1)의 제1-2 금속층(121-1b)은 상기 제1-1 금속층(121-1a) 상에 무전해 도금을 진행하여 형성될 수 있다. 바람직하게, 상기 회로층(121)의 제1 금속층(121-1)의 제1-2 금속층(121-1b)은 화학동도금층일 수 있다.
상기 회로층(121)의 상기 제2 금속층(121-2)은 상기 회로층(121)의 상기 제1 금속층(121-1) 상에 배치된다. 예를 들어, 상기 회로층(121)의 상기 제2 금속층(121-2)은 상기 회로층(121)의 제1 금속층(121-1)의 제1-2 금속층(121-1b) 상에 배치된다. 예를 들어, 상기 회로층(121)의 제2 금속층(121-2)은 상기 제1-2 금속층(121-1b)을 시드층으로 전해 도금하여 형성된 전해 도금층일 수 있다.
한편, 관통 전극(131)은 상기 절연층(111)을 관통할 수 있다. 예를 들어, 상기 관통 전극(131)은 상기 절연층(111)을 관통하는 관통 홀 내부를 전도성 물질로 충진하여 형성될 수 있다. 이때, 상기 관통 전극(131)은 상기 회로층(121)의 형성 공정에서 동시에 형성될 수 있다.
바람직하게, 상기 관통 전극(131)은 상기 회로층(121)의 제1 금속층(121-1)에 대응하는 제1 금속층(131-1)을 포함한다. 바람직하게, 상기 관통 전극(131)의 제1 금속층(131-1)은 상기 회로층(121)의 제1 금속층(121-1)의 제1-2 금속층(121-1b)에 대응할 수 있다.
구체적으로, 상기 회로층(121)의 제1 금속층(121-1)의 제1-2 금속층(121-1b)과 상기 관통 전극(131)의 제1 금속층(131-1)은 화학동도금 공정에 의해 형성된 하나의 층을 의미할 수 있다. 다만, 상기 회로층(121)의 제1 금속층(121-1)의 제1-2 금속층(121-1b)과 상기 관통 전극(131)의 제1 금속층(131-1)은 상기 화학동도금층의 배치 위치에 따라 구분한 것일 수 있다.
예를 들어, 상기 회로층(121)의 제1 금속층(121-1)의 제1-2 금속층(121-1b)은 하나의 화학동도금층에서, 상기 회로층(121)의 제1 금속층(121-1)의 제1-1 금속층(121-1a)과 접촉하는 부분을 의미할 수 있다.
예를 들어, 상기 관통 전극(131)의 제1 금속층(131-1)은 하나의 화학동도금층에서, 상기 절연층(111)을 관통하는 관통 홀의 내벽과 접촉하는 부분을 의미할 수 있다.
한편, 상기 관통 전극(131)은 제2 금속층(131-2)을 포함할 수 있다. 상기 관통 전극(131)의 제2 금속층(131-2)은 상기 회로층(121)의 제2 금속층(121-2)에 대응할 수 있다.
바람직하게, 상기 관통 전극(131)은 상기 회로층(121)의 제2 금속층(121-2)에 대응하는 제2 금속층(131-2)을 포함한다. 즉, 상기 회로층(121)의 제2 금속층(121-2)과 상기 관통 전극(131)의 제2 금속층(131-2)은 상기 화학동도금층을 시드층으로 전해 도금을 진행하여 형성된 하나의 층을 의미할 수 있다. 다만, 상기 회로층(121)의 제2 금속층(121-2)과 상기 관통 전극(131)의 제2 금속층(131-2)은 상기 전해 도금층의 배치 위치에 따라 구분할 것일 수 있다.
예를 들어, 상기 관통 전극(131)의 제2 금속층(131-2)은 하나의 전해 도금층에서 상기 절연층(111)의 관통 홀 내에 배치된 부분을 의미할 수 있다. 예를 들어, 상기 회로층(121)의 제2 금속층(121-2)은 하나의 전해 도금층에서 상기 관통 홀의 외부에 배치된 부분을 의미할 수 있다.
한편, 도 4에 도시된 제2 실시 예의 회로 기판의 회로층은 도 3에 도시된 제1 실시 예의 회로 기판의 회로층과 다른 층수를 가질 수 있다.
예를 들어, 제2 실시 예의 회로 기판의 관통 전극은 상기 제1 실시 예의 회로 기판의 관통 전극과 실질적으로 동일한 구조를 가질 수 있다.
다만, 제2 실시 예의 회로 기판의 회로층(121)은 제1 실시 예의 회로 기판의 회로층과는 다른 층수를 가질 수 있다.
예를 들어, 제2 실시 예의 회로 기판의 회로층(121)은 제1 금속층(121-1) 및 제2 금속층(121-2)을 포함한다.
이때, 상기 제1 실시 예의 회로 기판의 회로층의 제1 금속층(121-1)은 제1-1 금속층(121-1a) 및 제1-2 금속층(121-1b)을 포함하였다.
이와 다르게, 제2 실시 예의 회로 기판의 회로층(121)의 제1 금속층(121-1)은 1층으로 구성될 수 있다. 예를 들어, 제2 실시 예의 회로 기판의 회로층(121)은 제1 실시 예의 제1 금속층에서 제1-2 금속층(121-1b)만을 포함할 수 있다.
즉, 제2 실시 예의 회로 기판은 SAP 공법으로 제조될 수 있다. 그리고, 상기 SAP 공법으로 회로층을 형성하는 공정에서, 절연층의 표면에 배치된 상기 제1-1 금속층(121-1a)에 대응하는 동박층 또는 구리 호일은 제거될 수 있다. 이에 따라, 제2 실시 예의 회로 기판에서 시드층에 대응하는 제1 금속층은 상기 화학동도금층에 대응하는 제1-2 금속층(121-1b)만을 포함할 수 있다. 그리고, 제2 실시 예에서의 상기 제1-2 금속층(121-1b)에 대응하는 제1 금속층(121-1)은 상기 절연층(111)의 상면과 직접 접촉할 수 있다.
한편, 도 3 및 도 4에서의 회로 기판의 회로층(121)은 실시 예에 따른 표면 처리 이전의 회로층을 나타낸 것일 수 있다.
이하에서는 실시 예에 따른 회로층(121)의 표면 구조에 대해 구체적으로 설명하기로 한다. 구체적으로, 실시 예의 회로층(121)은 도 3 및 도 4의 회로층의 표면 처리를 진행하여 표면 처리층을 형성할 수 있다.
도 5는 제1 실시 예에 따른 회로층을 나타낸 도면이고, 도 6은 실시 예에 따른 표면 처리 이전의 회로층의 표면을 나타낸 도면이고, 도 7은 실시 예에 따른 표면 처리 이후의 회로층의 표면을 나타낸 도면이며, 도 8은 제2 실시 예에 따른 회로층을 나타낸 도면이다.
도 5를 참조하면, 제1 실시 예에 따른 회로층(121)은 표면을 포함한다. 이때, 상기 회로층(121)의 표면은 제1 표면(121U), 제2 표면(121S1) 및 제3 표면(121S2)을 포함할 수 있다.
이때, 상기 회로층(121)의 제1 표면(121U)은 상기 회로층(121)의 상면을 의미할 수 있다. 그리고, 상기 회로층(121)의 제2 표면(121S1)은 상기 회로층(121)의 제1 측면 또는 좌측면을 의미할 수 있다. 또한, 상기 회로층(121)의 제3 표면(121S2)은 상기 회로층(121)의 제1 측면과 반대되는 제2 측면 또는 우측면을 의미할 수 있다.
구체적으로, 상기 회로층(121)의 제1 표면(121U)은 상기 회로층(121)의 제2 금속층(121-2)의 상면을 의미할 수 있다. 그리고, 상기 회로층(121)의 제2 표면(121S1)은 상기 회로층(121)의 제1 금속층(121-1)의 좌측면 및 제2 금속층(121-2)의 좌측면을 의미할 수 있다. 예를 들어, 상기 회로층(121)의 제2 표면(121S1)은 상기 회로층(121)의 제1 금속층(121-1)에 대응하는 좌측면 또는 제1 측면에 대응하는 제1 부분과, 상기 제2 금속층(121-2)의 좌측면 또는 제1 측면에 대응하는 제2 부분을 포함할 수 있다. 또한, 상기 회로층(121)의 제3 표면(121S2)은 상기 회로층(121)의 제1 금속층(121-1)의 우측면 및 상기 제2 금속층(121-2)의 우측면을 의미할 수 있다. 예를 들어, 상기 회로층(121)의 제3 표면(121S2)은 상기 회로층(121)의 제1 금속층(121-1)의 우측면 또는 제2 측면에 대응하는 제1 부분과, 상기 제2 금속층(121-2)의 우측면 또는 제2 측면에 대응하는 제2 부분을 포함할 수 있다.
이때, 상기의 제1 표면(121U), 제2 표면(121S1) 및 제3 표면(121S2)은 이하에서 설명되는 표면 처리가 이루어지기 이전의 상기 회로층(121)의 표면을 의미할 수 있다. 바람직하게, 상기 제1 표면(121U), 제2 표면(121S1) 및 제3 표면(121S2)은 상기 회로층(121)의 제1 금속층(121-1) 및 제2 금속층(121-2)으로 이루어진 표면을 의미할 수 있다.
그리고, 최종적인 회로층(121)의 표면들은 상기 제1 금속층(121-1) 및 제2 금속층(121-2)뿐 아니라, 이하에서 설명되는 표면층에 대응하는 제3 금속층(121-3)을 더 포함한다. 이에 따라, 실시 예의 최종 회로층(121)의 표면은 상기 제3 표면(121S2)을 포함하는 구조를 가질 수 있다.
이하에서는, 회로층(121)의 제1 표면(121U), 제2 표면(121S1) 및 제3 표면(121S2)이 표면 처리 전의 표면을 의미하는 것으로 하여 설명하기로 한다. 다만, 최종적인 회로층(121)의 표면은 이하에서 설명되는 제3 금속층(121-3)을 포함하는 구조를 가질 수 있다. 이에 대해서는 하기에서 더욱 상세히 설명하기로 한다.
한편, 상기 회로층(121)의 제1 표면(121U), 제2 표면(121S1) 및 제3 표면(121S2)은 일정 표면 조도를 가질 수 있다. 예를 들어, 상기 회로층(121)의 제1 표면(121U), 제2 표면(121S1) 및 제3 표면(121S2) 중 적어도 하나 이상은 비교 예의 회로층(20)의 표면이 가지는 표면 조도를 가질 수 있다.
예를 들어, 상기 회로층(121)의 제1 표면(121U), 제2 표면(121S1) 및 제3 표면(121S2)의 산술 평균 조도(Ra)는 0.3㎛를 초과할 수 있다. 예를 들어, 상기 회로층(121)의 제1 표면(121U), 제2 표면(121S1) 및 제3 표면(121S2)의 십점 평균 조도(Rz)는 3.5㎛를 초과할 수 있다.
한편, 실시 예의 회로 기판은 상기 회로층(121)의 제1 표면(121U), 제2 표면(121S1) 및 제3 표면(121S2) 중 적어도 하나의 표면에 형성된 표면층(121-3)을 포함할 수 있다. 예를 들어, 실시 예의 회로 기판은 상기 회로층(121)의 제1 표면(121U), 제2 표면(121S1) 및 제3 표면(121S2) 중 적어도 2개 이상의 표면에 형성된 표면층(121-3)을 포함할 수 있다.
바람직하게, 상기 표면층(121-3)은 상기 회로층(121)의 제1 표면(121U), 제2 표면(121S1) 및 제3 표면(121U)에 각각 형성될 수 있다. 이때, 상기 표면층(121-3)은 상기 회로층(121)의 제3 금속층이라고도 할 수 있다. 이하에서는 상기 표면층(121-3)을 제3 금속층(121-3)이라고 하여 설명하기로 한다.
상기 제3 금속층(121-3)은 상기 회로층(121)의 제1 표면(121U), 제2 표면(121S1) 및 제3 표면(121S2)에 각각 형성될 수 있다.
이때, 상기 제3 금속층(121-3)은 상기 회로층(121)의 제1 금속층(121-1) 및 제2 금속층(121-2)과는 다른 금속물질을 포함할 수 있다. 예를 들어, 상기 회로층(121)의 제1 금속층(121-1) 및 제2 금속층(121-2)은 구리를 포함할 수 있다. 그리고, 상기 회로층(121)의 제3 금속층(121-3)은 구리를 제외한 다른 금속 물질을 포함할 수 있다. 예를 들어, 상기 회로층(121)의 제3 금속층(121-3)은 주석(Sn)을 포함할 수 있다.
바람직하게, 실시 예의 회로층(121)은 상기 제1 표면(121U), 제2 표면(121S1) 및 제3 표면(121S2)에 주석(Sn)을 무전해 도금하여 형성된 제3 금속층(121-3)을 포함할 수 있다.
이때, 상기 제3 금속층(121-3)은 상기 회로층(121)의 제1 표면(121U), 제2 표면(121S1) 및 제3 표면(121S2)에 부분적으로 형성될 수 있다.
예를 들어, 상기 제3 금속층(121-3)의 프로파일은 상기 회로층(121)의 제1 표면(121U), 제2 표면(121S1) 및 제3 표면(121S2)의 프로파일과 다를 수 있다.
구체적으로, 상기 회로층(121)의 제1 표면(121U), 제2 표면(121S1) 및 제3 표면(121S2)의 프로파일은 상기 산술 평균 조도(Ra) 및 상기 십점 평균 조도(Rz)에 대응할 수 있다.
예를 들어, 상기 회로층(121)의 제1 표면(121U), 제2 표면(121S1) 및 제3 표면(121S2)은 상기 산술 평균 조도(Ra) 및 상기 십점 평균 조도(Rz)에 대응하는 복수의 산과 골을 포함한다. 상기 산은 상기 회로층(121)의 제1 표면(121U), 제2 표면(121S1) 및 제3 표면(121S2)에서 회로층(121)의 외측 방향으로 돌출된 부분을 의미할 수 있다. 그리고, 상기 골은 상기 회로층(121)의 제1 표면(121U), 제2 표면(121S1) 및 제3 표면(121S2)에서 회로층(121)의 내측 방향으로 함몰된 부분을 의미할 수 있다.
상기 회로층(121)의 제1 표면(121U), 제2 표면(121S1) 및 제3 표면(121S2)의 프로파일은 상기 산술 평균 조도(Ra) 및 십점 평균 조도(Rz)에 대응하는 산과 골을 포함할 수 있다.
그리고 상기 회로층(121)의 상기 제3 금속층(121-3)은 상기 회로층(121)의 제1 표면(121U), 제2 표면(121S1) 및 제3 표면(121S2)과는 다른 프로파일을 가질 수 있다.
예를 들어, 일반적인 무전해 도금층의 경우, 상기 무전해 도금층의 프로파일은 하지층의 프로파일에 대응될 수 있다.
이와 다르게, 실시 예에서의 상기 제3 금속층(121-3)은 하지층인 회로층(121)의 제1 표면(121U), 제2 표면(121S1) 및 제3 표면(121S2)의 프로파일과는 다른 프로파일을 가질 수 있다.
이는, 상기 제3 금속층(121-3)을 형성하기 위한 도금액의 조성에 의해 달성될 수 있다. 이하에서는 상기 제3 금속층(121-3)을 형성하기 위한 도금액의 조성에 대해 먼저 설명하기로 한다.
상기 도금액은 주석(Sn)을 포함한다. 예를 들어, 상기 도금액은 제1 주석 이온을 포함할 수 있다. 예를 들어, 상기 도금액에는 제1 주석염을 포함할 수 있다. 구체적으로, 상기 도금액에는 메탄솔폰산 주석, 황산 주석, 설파민산주석 및 피로인산 주석으로 이루어진 군에서 선택되는 적어도 하나의 제1 주석염을 포함할 수 있다.
또한, 상기 도금액은 착화제를 포함할 수 있다. 상기 착화제는 무전해 도금에서 표면 전극 전위에 의해 이론적으로 도금이 불가능한 구리 치환 도금을 가능하게 하기 위해 상기 도금액에 첨가될 수 있다. 예를 들어, 상기 착화제는 티오요소 유도체를 포함할 수 있다. 바람직하게, 상기 착화제는 1,3 디메틸티오요소, 트리메틸티오요소 및 디에틸티오요소로 이루어진 군에서 선택될 수 있다.
또한, 상기 도금액은 안정제를 포함할 수 있다. 상기 안정제는 주석 도금액의 안정화 또는 분해 방지를 위해 도금액에 첨가될 수 있다. 예를 들어, 상기 안정제는 티오황산염, 아황산염, 티오글리콜산, 티오글리콜 폴리에톡실레이트로 이루어진 군에서 선택될 수 있다.
또한, 상기 도금액은 산화 방지제를 포함할 수 있다. 상기 산화 방지제는 상기 도금액에 포함된 제1 주석 이온이 제2 주석 이온(예를 들어, 4가 주석 이온)으로 산화되는 것을 방지하기 위해 상기 도금액에 첨가될 수 있다. 예를 들어, 상기 산화 방지제는 레조르신, 프로로글루신, 히드라진, 차아인산, 아스코르브산, 크레졸 술폰산으로 이루어진 군에서 선택될 수 있다.
또한, 상기 도금액은 계면 활성제를 포함할 수 있다. 상기 계면 활성제는 도금 피막의 외관, 치밀성, 평활성 및 밀착성을 향상시키기 위해 상기 도금액에 첨가될 수 있다. 예를 들어, 상기 계면 활성제는 에틸렌옥사이드 또는 프로필렌옥사이드를 포함할 수 있다.
또한, 상기 도금액은 첨가제를 포함할 수 있다. 상기 첨가제는 상기 도금액에 포함된 주석 이온과 결합하여, 상기 주석 이온이 가지는 결정립을 작게하는 기능을 할 수 있다. 예를 들어, 상기 첨가제는 벤조트리아졸 또는 이미다졸을 포함할 수 있다.
상기와 같이, 실시 예의 도금액에는 상기 주석 이온의 결정립을 컨트롤하는 첨가제가 첨가된다. 그리고 상기 첨가제는 상기 주석 이온이 가지는 결정립을 작게 하여, 상기 제3 금속층(121-3)이 상기 회로층(121)의 제1 표면(121U), 제2 표면(121S1) 및 제3 표면(121S2)의 프로파일을 그대로 따라가지 않도록 도금이 이루어지도록 할 수 있다.
예를 들어, 상기 회로층(121)의 제1 표면(121U), 제2 표면(121S1) 및 제3 표면(121S2)은 골과 산을 포함한다. 그리고, 상기 제3 금속층(121-3)은 상기 첨가제로 인해 상기 회로층(121)의 제1 표면(121U), 제2 표면(121S1) 및 제3 표면(121S2)의 골을 채우며 형성될 수 있다. 예를 들어, 상기 제3 금속층(121-3)은 상기 회로층(121)의 표면의 골의 일부를 채우며 형성될 수 있다. 이에 따라, 실시 예에서는 상기 제3 금속층(121-3)이 가지는 두께에 대응하게, 상기 회로층(121)의 제1 표면(121U), 제2 표면(121S1) 및 제3 표면(121S2)이 가지는 표면 조도를 낮출 수 있다. 이때, 상기 제3 금속층(121-3)은 0.1㎛ 정도의 수준을 가지고 상기 회로층(121)의 표면의 골을 채울 수 있다.
이에 따라, 실시 예에서의 최종적인 회로층(121)의 표면은 상기 제1 금속층(121-1) 및 제2 금속층(121-2)에 대응하는 제1 부분과, 상기 제3 금속층(121-3)에 대응하는 제2 부분을 포함할 수 있다.
예를 들어, 상기 회로층(121)의 제1 표면(121U)은 복수의 부분으로 구분될 수 있다. 예를 들어, 상기 회로층(121)의 제1 표면(121U)은 제2 금속층(121-2)에 대응하는 제1 부분(121U1-1)과, 상기 제3 금속층(121-3)에 대응하는 제2 부분(121U-2)을 포함할 수 있다. 예를 들어, 상기 회로층(121)의 제1 표면(121U)은 제1 금속 물질(예를 들어, 구리)에 대응하는 제1 부분(121U1-1)과, 상기 제1 금속 물질과 다른 제2 금속 물질(예를 들어, 주석)에 대응하는 제2 부분(121U-2)을 포함할 수 있다.
예를 들어, 회로층(121)의 제2 표면(121S1)은 복수의 부분으로 구분될 수 있다. 예를 들어, 회로층(121)의 제2 표면(121S1)은 제1 금속층(121-1) 및 제2 금속층(121-2)에 대응하는 제1 부분(121S1-1)과, 상기 제3 금속층(121-3)에 대응하는 제2 부분(121S1-2)을 포함할 수 있다. 예를 들어, 상기 회로층(121)의 제2 표면(121S1)은 제1 금속 물질(예를 들어, 구리)에 대응하는 제1 부분(121S1-1)과, 상기 제1 금속 물질과 다른 제2 금속 물질(예를 들어, 주석)에 대응하는 제2 부분(121S1-2)을 포함할 수 있다.
예를 들어, 상기 회로층(121)의 제3 표면(121S2)은 복수의 부분으로 구분될 수 있다. 예를 들어, 상기 회로층(121)의 제3 표면(121S2)은 제1 금속층(121-1) 및 제2 금속층(121-2)에 대응하는 제1 부분(121S2-1)과, 상기 제3 금속층(121-3)에 대응하는 제2 부분(121S2-2)을 포함할 수 있다. 예를 들어, 상기 회로층(121)의 제3 표면(121S2)은 제1 금속 물질(예를 들어, 구리)에 대응하는 제1 부분(121S2-1)과, 상기 제1 금속 물질과 다른 제2 금속 물질(예를 들어, 주석)에 대응하는 제2 부분(121S2-2)을 포함할 수 있다.
상기와 같이, 실시 예에서는 상기 회로층(121)의 표면에 주석을 이용하여 표면 처리를 진행하여 표면층을 형성한다. 이때, 상기 표면층은 상기 회로층의 표면에 전체적으로 형성되지 않고 부분적으로 형성될 수 있다. 예를 들어, 상기 회로층은 표면 조도에 대응하는 복수의 골과 산을 포함할 수 있다. 그리고, 상기 표면층은 상기 회로층의 표면의 복수의 골을 부분적으로 채우며 형성될 수 있다. 그리고, 실시 예에서는 상기 골을 채우는 상기 표면층의 두께에 대응하게, 상기 회로층이 가지는 표면 조도를 감소시킬 수 있다.
구체적으로, 도 6 및 도 7을 참조하면, 실시 예에 따른 제3 금속층(121-3)은 상기 회로층(121)의 표면의 복수의 산과 골 중 상기 골의 일부를 채우며 형성되는 것을 확인할 수 있었다.
즉, 도 6의 (a)는 실시 예에 따른 제3 금속층(121-3)이 형성되기 이전의 표면을 촬영한 도면(배율: 10k)이고, 도 6의 (b)는 도 6의 (a)의 표면을 40도 틸트한 상태에서 촬영한 도면(배율: 30k)이다. 도 6의 (a) 및 (b)를 참조하면, 표면 처리 이전(예를 들어, 제3 금속층(121-3)이 형성되기 이전)에는 상기 회로층(121)의 표면에 일정 수준의 표면 조도(예를 들어, 일정 깊이 또는 높이의 산과 골)가 형성되는 것을 확인할 수 있었다.
즉, 도 7의 (a)는 실시 예에 따른 표면 처리 이후의 제3 금속층(121-3)이 형성된 상태의 회로층의 표면을 촬영한 도면(배율: 10k)이고, 도 7의 (b)는 도 7의 (a)의 표면을 40도 틸트한 상태에서 촬영한 도면(배율: 30k)이다. 도 7의 (a) 및 (b)를 참조하면, 표면 처리 이후의 회로층(121)의 표면은 표면 처리 이전의 회로층(121)의 표면보다 낮은 표면 조도(예를 들어, 낮은 깊이 또는 낮은 높이의 산과 골)가 형성되는 것을 확인할 수 있었다.
구체적으로, 실시 예는 상기 제3 금속층(121-3)을 형성하는 것에 의해 상기 회로층(121)의 표면 조도를 감소시킬 수 있다.
예를 들어, 실시 예의 회로층(121)의 표면의 산술 평균 조도(Ra)는 0.2㎛ 이하일 수 있다. 예를 들어, 실시 예의 회로층(121)의 표면의 산술 평균 조도(Ra)는 0.1㎛ 이하일 수 있다.
구체적으로, 실시 예의 회로층(121)의 표면의 산술 평균 조도(Ra)는 0.05㎛ 내지 0.2㎛ 사이의 범위를 가질 수 있다. 바람직하게, 실시 예의 회로층(121)의 표면의 산술 평균 조도(Ra)는 0.08㎛ 내지 0.18㎛ 사이의 범위를 가질 수 있다. 더욱 바람직하게, 실시 예의 회로층(121)의 표면의 산술 평균 조도(Ra)는 0.09 내지 0.15㎛ 사이의 범위를 가질 수 있다.
예를 들어, 실시 예의 회로층(121)의 표면의 십점 평균 조도(Rz)는 1㎛ 이하일 수 있다. 예를 들어, 실시 예의 회로층(121)의 표면의 십점 평균 조도(Rz)는 0.8㎛ 이하일 수 있다. 예를 들어, 실시 예의 회로층(121)의 표면의 십점 평균 조도(Rz)는 0.6㎛ 이하일 수 있다.
구체적으로, 실시 예의 회로층(121)의 표면의 십점 평균 조도(Rz)는 0.1㎛ 내지 1.0㎛ 사이의 범위를 가질 수 있다. 바람직하게, 실시 예의 회로층(121)의 표면의 십점 평균 조도(Rz)는 0.15㎛ 내지 0.8㎛ 사이의 범위를 가질 수 있다. 더욱 바람직하게, 실시 예의 회로층(121)의 표면의 십점 평균 조도(Rz)는 0.15㎛ 내지 0.6㎛ 사이의 범위를 가질 수 있다.
이때, 상기 회로층(121)의 표면의 산술 평균 조도(Ra) 또는 십점 평균 조도(Rz)가 상기 기재한 범위보다 작을 경우, 회로층의 저항이 증가할 수 있다. 또한, 상기 회로층(121)의 표면의 산술 평균 조도(Ra) 또는 십점 평균 조도(Rz)가 상기 기재한 범위보다 작을 경우, 추가 적층되는 절연층과의 밀착력이 확보되지 않을 수 있다. 또한, 상기 회로층(121)의 표면의 산술 평균 조도(Ra) 또는 십점 평균 조도(Rz)가 상기 기재한 범위보다 클 경우, 스킨 이펙트에 의한 신호 전송 손실이 증가할 수 있다. 예를 들어, 상기 회로층(121)의 표면의 산술 평균 조도(Ra) 또는 십점 평균 조도(Rz)가 상기 기재한 범위보다 클 경우, 고주파 용도에 적합한 회로 기판을 제공하지 못할 수 있다.
한편, 실시 예에 따른 회로층의 신호 손실(transmission loss)를 테스트한 결과는 다음의 표 1과 같다.
Transmission loss(dB/in), strip line
20GHz 30GHz 40GHz
실시 예 -1.49 -1.77 -2.04
비교 예 -1.77 -2.12 -2.46
표 1을 참조하면, 20GHz의 신호가 전송되는 조건에서의 비교 예의 신호 전송 손실은 -1.77인 것이 확인되었고, 실시 예에서는 이보다 낮은 -1.49의 신호 전송 손실이 나타나는 것을 확인할 수 있었다.또한, 30GHz의 신호가 전송되는 조건에서의 비교 예의 신호 전송 손실은 -2.12인 것이 확인되었고, 실시 예에서는 이보다 낮은 -1.77의 신호 전송 손실이 나타나는 것을 확인할 수 있었다.
또한, 40GHz의 신호가 전송되는 조건에서의 비교 예의 신호 전송 손실은 -2.46인 것이 확인되었고, 실시 예에서는 이보다 낮은 -2.04의 신호 전송 손실이 나타나는 것을 확인할 수 있었다.
상기와 같이, 실시 예에서는 회로층(121)의 표면에 제3 금속층(121-3)으로 도금을 진행한다. 그리고, 실시 예에서는 상기 제3 금속층(121-3)에 의해 상기 회로층(121)의 표면 조도가 비교 예 대비 낮도록 한다. 이에 따라 실시 예에서는 회로층(121)의 신호 전송 손실을 낮출 수 있고, 이에 따른 신호 특성을 향상시킬 수 있다. 또한, 실시 예에서는 고주파용에 적합한 회로 기판을 제공할 수 있다.
한편, 도 5에서의 제1 실시 예에 따른 제3 금속층(121-3)은 상기 회로층(121)의 표면에 표면이 일정 곡률을 가지며 형성되었다. 예를 들어, 제1 실시 예의 제3 금속층(121-3)은 외측 방향으로 볼록한 곡면 또는 내측 방향으로 함몰된 곡면을 가질 수 있다.
이와 다르게, 도 8에 도시된 바와 같이, 제2 실시 예의 회로층(121a)은 제1 실시 예와 다른 형상을 가질 수 있다.
예를 들어, 제2 실시 예의 회로층(121a)의 표면은 제1 표면(121Ua), 제2 표면(121S1a) 및 제3 표면(121S2a)을 포함할 수 있다.
상기 회로층(121a)의 제1 표면(121Ua)은 복수의 부분으로 구분될 수 있다. 예를 들어, 상기 회로층(121a)의 제1 표면(121Ua)은 제2 금속층(121-2)에 대응하는 제1 부분(121U1-1)과, 상기 제3 금속층(121-3a)에 대응하는 제2 부분(121U-2a)을 포함할 수 있다. 예를 들어, 상기 회로층(121a)의 제1 표면(121Ua)은 제1 금속 물질(예를 들어, 구리)에 대응하는 제1 부분(121U1-1)과, 상기 제1 금속 물질과 다른 제2 금속 물질(예를 들어, 주석)에 대응하는 제2 부분(121U-2a)을 포함할 수 있다. 이때, 상기 제1 표면(121Ua)의 제1 부분(121U1-1)은 굴곡을 가질 수 있다. 그리고 상기 제1 표면(121Ua)의 제2 부분(121U-2a)은 평탄할 수 있다. 이때, 상기 제1 표면(121Ua)의 제2 부분(121U-2a)이 평탄하다는 것은 상기 제2 부분(121U-2a)의 상면의 최대 높이 및 최소 높이의 차이가 0.05㎛ 이하, 또는 0.03㎛ 이하, 또는 0.02㎛ 이하인 것을 의미할 수 있다.
또한, 회로층(121a)의 제2 표면(121S1a)은 제1 금속층(121-1) 및 제2 금속층(121-2)에 대응하는 제1 부분(121S1-1)과, 상기 제3 금속층(121-3a)에 대응하는 제2 부분(121S1-2a)을 포함할 수 있다. 예를 들어, 상기 회로층(121a)의 제2 표면(121S1a)은 제1 금속 물질(예를 들어, 구리)에 대응하는 제1 부분(121S1-1)과, 상기 제1 금속 물질과 다른 제2 금속 물질(예를 들어, 주석)에 대응하는 제2 부분(121S1-2a)을 포함할 수 있다. 이때, 상기 제2 표면(121S1a)의 제1 부분(121S1-1)은 일정 굴곡을 가질 수 있고, 제2 부분(121S1-2a)은 평탄할 수 있다.
예를 들어, 상기 회로층(121a)의 제3 표면(121S2a)은 복수의 부분으로 구분될 수 있다. 예를 들어, 상기 회로층(121a)의 제3 표면(121S2a)은 제1 금속층(121-1) 및 제2 금속층(121-2)에 대응하는 제1 부분(121S2-1)과, 상기 제3 금속층(121-3a)에 대응하는 제2 부분(121S2-2a)을 포함할 수 있다. 예를 들어, 상기 회로층(121a)의 제3 표면(121S2a)은 제1 금속 물질(예를 들어, 구리)에 대응하는 제1 부분(121S2-1)과, 상기 제1 금속 물질과 다른 제2 금속 물질(예를 들어, 주석)에 대응하는 제2 부분(121S2-2a)을 포함할 수 있다. 이때, 상기 제3 표면(121S2a)의 제1 부분(121S2-1)은 굴곡을 가질 수 있고, 제2 부분(121S2-2a)은 평탄할 수 있다.
한편, 실시 예에서는 상기 회로층(121)의 표면이 구리를 포함하는 제1 부분뿐 아니라, 주석을 포함하는 제2 부분을 포함한다. 이에 따라, 실시 예에서는 상기 회로층(121)과 제2 절연층(112) 사이의 밀착력을 더욱 향상시킬 수 있다.
도 9는 실시 예에 따른 회로층과 절연층 사이의 밀착력을 설명하기 위한 도면이다.
도 9를 참조하면, 실시 예의 회로 기판은 제1 절연층(111), 회로층(121) 및 제2 절연층(112)을 포함한다.
이때, 상기 회로층(121)은 상기 제1 절연층(111) 상에 배치된다. 그리고, 제2 절연층(112)은 상기 제1 절연층(111) 상에 상기 회로층(121)을 덮으며 배치된다.
이때, 상기 회로층(121)의 표면은 상기 설명한 바와 같이 복수의 부분으로 구분된다. 예를 들어, 상기 회로층(121)의 표면은 제1 금속층(121-1) 및 제2 금속층(121-2)에 대응하는 구리를 포함하는 제1 부분과, 상기 제3 표면(121S2)에 대응하는 주석을 포함하는 제2 부분을 포함한다.
이에 따라, 상기 제2 절연층(112)의 하면은 회로층(121)의 표면에 대응하게 복수의 부분으로 구분될 수 있다.
예를 들어, 상기 제2 절연층(112)의 하면은 상기 회로층(121)의 제1 금속층(121-1) 및 제2 금속층(121-2)과 접촉하는 제1 하면(112B1)을 포함한다. 예를 들어, 상기 제2 절연층(112)의 하면은 상기 회로층(121)의 제1 표면(121U)의 제1 부분(121U-1), 제2 표면(121S1)의 제1 부분(121S1-1) 및 제3 표면(121S2)의 제1 부분(121S2-1)과 접촉하는 제1 하면(112B1)을 포함한다.
또한, 상기 제2 절연층(112)의 하면은 상기 회로층(121)의 제3 금속층(121-3)과 접촉하는 제2 하면(112B2)을 포함한다. 예를 들어, 상기 제2 절연층(112)의 하면은 상기 회로층(121)의 제1 표면(121U)의 제2 부분(121U-2), 제2 표면(121S1)의 제2 부분(121S1-2) 및 제3 표면(121S2)의 제2 부분(121S2-2)과 접촉하는 제2 하면(112B2)을 포함한다.
또한, 상기 제2 절연층(112)의 하면은 상기 제1 절연층(111)의 상면과 접촉하는 제3 하면(112B3)을 포함한다.
이때, 비교 예에서의 제2 절연층은 실시 예의 제2 절연층의 하면 중 제1 하면 및 제3 하면만을 포함하였다.
이와 다르게, 실시 예의 제2 절연층(112)은 상기 제1 하면(112B1) 및 제3 하면(112B3)뿐 아니라, 제2 하면(112B2)을 더 포함한다. 그리고, 실시 예에서는 상기 제2 절연층(112)이 상기 제2 하면(112B2)을 더 포함하는 것에 의해, 상기 제2 절연층(112)과 상기 회로층(121)의 접착력을 향상시킬 수 있다.
예를 들어, 상기 회로층(121)의 표면의 제1 부분은 구리를 포함한다. 그리고, 상기 회로층(121)의 제2 부분은 주석을 포함한다. 이때, 구리 및 주석의 각각의 산화물에 대한 등전점을 보면 다음의 표 2와 같다. 여기에서, 등전점은 각 물질의 산화물의 표면에서의 수산기의 수량을 나타낸 것일 수 있다.
산화물 IEPS
CuO 9.5
SnO2 4.3
표 1에서의 IEPS는 등전점(IEP)의 함량을 나타내는 단위일 수 있다.표 1을 참조하면, 구리의 산화물인 CuO의 IEPS는 9.5이고, 주석의 산화물인 SnO2의 IEPS는 4.3임을 확인할 수 있다.
이때, IEPS가 낮을수록 산화물층의 표면에 수산기의 수량이 많다는 것을 의미한다.
여기에서, 비교 예의 회로층에는 상대적으로 수산기 함량이 낮은 구리 산화물로만 구성된다. 이에 따라, 비교 예의 회로층과 절연층 사이의 접착력을 높이는데에 한계가 있다.
이와 다르게, 실시 예에서의 상기 회로층의 표면에는 구리의 산화물뿐 아니라, 주석의 산화물을 포함한다. 그리고, 상기 주석의 산화물은 상기 구리의 산화물 대비 많은 수량의 수산기를 포함한다.
이때, 상기 수산기의 수량은 상기 제2 절연층(112)과의 밀착력과 연관된다. 예를 들어, 상기 수산기의 수량이 증가할수록 유전층인 상기 제2 절연층(112)과의 밀착력을 높일 수 있다. 그리고, 실시 예에서는 상기 제2 절연층(112)이 상기 제1 하면(112B1)뿐 아니라, 제2 하면(112B2)도 포함한다. 이에 따라, 실시 예에서는 비교 예 대비 상기 회로층과 상기 제2 절연층(112) 사이의 밀착력을 더욱 향상시킬 수 있다.
한편, 실시 예에서는 상기 회로층(121)의 표면에 제3 금속층(121-3)이 부분적으로 형성되는 것에 의해, 상기 회로층(121)이 가지는 언더컷의 깊이를 비교 예 대비 줄일 수 있다.
도 10은 비교 예의 회로층의 언더컷을 나타낸 도면이고, 도 11은 실시 예에 따른 회로층의 언더컷을 나타낸 도면이다.
도 10을 참조하면, 회로층(20)은 제1 금속층(20-1) 및 제2 금속층(20-2)을 포함한다. 그리고, 상기 회로층(20)은 상기 제1 금속층(20-1)을 식각하는 공정에서, 상기 제1 금속층(201)의 측면과 제2 금속층(20-2)의 측면 사이에 단차가 형성될 수 있다. 상기 단차는 상기 회로층(20)의 하부 측면에 형성되는 언더컷이라고 할 수 있다. 상기 언더컷의 깊이는 상기 회로층(20)의 측면의 최외측에서 상기 회로층(20)의 최내측 사이의 수평 거리를 의미할 수 있다.
이때, 비교 예에서의 상기 언더컷의 깊이(w1)는 5㎛를 초과하였다. 예를 들어, 비교 예에서의 상기 언더컷의 깊이(w1)는 6㎛를 초과하였다. 그리고, 상기 언더컷은 상기 회로층의 전기적 신뢰성 및 물리적 신뢰성을 감소시키는 요인으로 작용할 수 있다. 예를 들어, 상기 언더컷의 깊이가 증가할수록 회로층의 전기적 신뢰성 및 물리적 신뢰성이 감소할 수 있다.
도 11을 참조하면, 실시 예의 회로층(121)은 제1 금속층(121-1), 제2 금속층(121-2) 및 제3 금속층(121-3)을 포함한다. 그리고, 상기 제3 금속층(121-3)은 상기 제1 금속층(121-1) 및 제2 금속층(121-2)의 표면상에 부분적으로 형성될 수 있다.
이때, 상기 제3 금속층(121-3)은 상기 제1 금속층(121-1)의 측면에도 배치된다. 예를 들어, 상기 제3 금속층(121-3)은 상기 제1 금속층(121-1)의 측면의 골의 일부를 채우며 형성된다. 이에 따라, 실시 예에서는 상기 제3 금속층(121-3)의 두께에 대응하게 상기 회로층(121)이 가지는 언더컷의 깊이를 줄일 수 있다.
예를 들어, 실시 예는 상기 언더컷의 깊이(W1)를 4㎛ 이하로 줄일 수 있다. 예를 들어, 실시 예는 상기 언더컷의 깊이(W1)를 3㎛ 이하로 줄일 수 있다. 이에 따라, 실시 예에서는 상기 회로층(121)이 가지는 언더컷의 깊이를 비교 예 대비 줄일 수 있고, 이에 따라 상기 회로층(121)의 전기적 신뢰성 및 물리적 신뢰성을 향상시킬 수 있다.
도 12는 실시 예에 따른 반도체 패키지를 나타낸 도면이다.
도 12를 참조하면, 실시 예의 반도체 패키지는 이전의 도면을 참조하여 설명한 회로 기판을 포함한다.
상기 회로 기판은 제1 보호층(141) 및 제2 보호층(142)을 포함한다. 그리고, 상기 제1 보호층(141) 및 제2 보호층(142)은 각각 개구부를 포함한다.
한편, 반도체 패키지는 제1 보호층(141)의 개구부에 배치된 제1 접속부(210)를 포함한다. 예를 들어, 상기 제1 접속부(210)는 상기 제1 보호층(141)의 개구부와 수직으로 중첩된 제3 회로층(123) 상에 배치될 수 있다.
상기 제1 접속부(210)는 구형 형상을 포함할 수 있다. 예를 들어, 상기 제1 접속부(210)의 단면은 원형 형상 또는 반원 형상을 포함할 수 있다. 예를 들어, 상기 제1 접속부(210)의 단면은 부분적으로 또는 전체적으로 라운드진 형상을 포함할 수 있다. 예를 들어, 상기 제1 접속부(210)의 단면 형상은 일 측면에서 평면이고, 다른 일 측면에서 곡면일 수 있다. 상기 제1 접속부(210)는 솔더 볼일 수 있으나, 이에 한정되는 것은 아니다.
상기 제1 접속부(210) 상에는 소자(220)가 배치될 수 있다. 상기 소자(220)는 프로세서 칩일 수 있다. 예를 들어, 상기 소자(220)는 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 중 어느 하나의 애플리케이션 프로세서(AP) 칩일 수 있다. 다만, 실시 예는 이에 한정되지 않으며, 상기 소자(220)는 프로세서 칩 이외의 드라이버 IC, 커패시터, 인덕터 등과 같은 다양한 종류의 수동 소자 또는 능동 소자일 수 있다.
상기 소자(220)의 하면에는 단자(225)가 형성된다. 그리고, 상기 소자(220)의 단자(225)는 상기 제1 접속부(210)와 연결된다. 이를 통해, 상기 소자(220)는 상기 제3 회로층(123)과 전기적으로 연결될 수 있다.
이때, 도면상에는 회로 기판 상에 1개의 소자가 실장되는 것으로 도시하였으나, 이에 한정되는 것은 아니다. 예를 들어, 실시 예의 반도체 패키지는 하나의 회로 기판 상에 수평 방향으로 상호 이격되며 배치되는 제1 소자 및 제2 소자를 포함할 수 있다.
일 예로, 상기 제1 소자 및 제2 소자는 서로 다른 종류의 어플리케이션 프로세서(AP)일 수 있다.
이때, 상기 제1 소자와 상기 제2 소자는 상기 회로 기판 상에서 수평 방향으로 일정 간격 이격될 수 있다. 예를 들어, 상기 제1 소자와 제2 소자의 수평 방향으로의 이격 폭은 150㎛ 이하일 수 있다. 예를 들어, 상기 제1 소자와 제2 소자의 수평 방향으로의 이격 폭은 120㎛ 이하일 수 있다. 예를 들어, 상기 제1 소자와 제2 소자의 수평 방향으로의 이격 폭은 100㎛ 이하일 수 있다.
바람직하게, 상기 제1 소자와 상기 제2 소자의 수평 방향으로의 이격 폭은 60㎛ 내지 150㎛의 범위를 만족할 수 있다. 더욱 바람직하게, 상기 제1 소자와 제2 소자의 수평 방향으로의 이격 폭은 70㎛ 내지 120㎛ 사이의 범위를 만족할 수 있다. 더욱 바람직하게, 상기 제1 소자와 제2 소자의 수평 방향으로의 이격 폭은 80㎛ 내지 110㎛의 범위를 만족할 수 있다.
이때, 상기 제1 소자와 제2 소자의 수평 방향으로의 이격 폭이 60㎛보다 작으면, 상기 제1 소자와 제2 소자의 상호 간섭에 의해, 상기 제1 소자 또는 제2 소자의 동작 신뢰성에 문제가 발생할 수 있다. 또한, 상기 제1 소자와 제2 소자의 수평 방향으로의 이격 폭이 150㎛보다 크면, 상기 제1 소자와 제2 소자 사이의 신호 전송 거리가 증가하고, 이에 따른 신호 전송 손실이 증가할 수 있다.
한편, 상기 반도체 패키지는 몰딩층(230)을 포함할 수 있다. 상기 몰딩층(230)은 상기 회로 기판 상에서 상기 소자(220)를 몰딩하며 배치될 수 있다. 상기 몰딩층(230)는 상기 소자(220)를 보호하는 기능을 할 수 있다. 예를 들어, 상기 몰딩층(230)은 EMC(Epoxy Mold Compound)일 수 있으나, 이에 한정되는 것은 아니다.
한편, 상기 몰딩층(230)은 저유전율을 가질 수 있다. 이에 따라 상기 몰딩층(230)은 방열 특성을 높일 수 있다. 이를 위해, 상기 몰딩층(230)의 유전율(Dk)은 0.2 내지 10일 수 있다. 바람직하게, 상기 몰딩층(230)의 유전율은 0.5 내지 5일 수 있다. 더욱 바람직하게, 상기 몰딩층(230)의 유전율은 0.8 내지 5일 수 있다. 이에 따라, 실시 예에서는 상기 몰딩층(230)이 저유전율을 가지도록 할 수 있다. 이에 의해, 실시 예에서는 상기 소자(220)에서 발생하는 열에 대한 방열 특성을 높일 수 있다.
한편, 상기 반도체 패키지는 제2 접속부(240)를 더 포함한다. 상기 제2 접속부(240)는 상기 회로 기판의 최하측에 배치될 수 있다. 바람직하게, 상기 제2 보호층(142)은 개구부를 포함한다. 그리고, 상기 제2 접속부(240)는 상기 제2 보호층(142)의 상기 개구부 내에 배치될 수 있다. 바람직하게, 상기 제4 회로층(124)의 하면 중 적어도 일부는 상기 제2 보호층(142)의 개구부와 두께 방향으로 중첩된다. 그리고, 상기 제2 접속부(240)는 상기 제2 보호층(142)의 개구부와 두께 방향으로 중첩된 상기 제4 회로층(124)의 하면에 배치될 수 있다. 상기 제2 접속부(240)는 상기 반도체 패키지와 외부 기판(예를 들어, 전자 디바이스의 메인 보드) 사이를 연결하기 위한 것일 수 있다.
이하에서는 실시 예에 따른 회로 기판의 제조 방법에 대해 설명하기로 한다.
도 13 내지 도 23은 실시 예에 따른 회로 기판의 제조 방법을 공정 순으로 설명하기 위한 도면이다.
도 13을 참조하면, 실시 예는 회로 기판의 제조에 기초가 되는 기초 자재를 준비한다. 예를 들어, 상기 기초 자재는 절연층 및 상기 절연층 상에 동박층 또는 동박 호일이 부착된 구조를 가질 수 있다.
구체적으로, 실시 예의 기초 자재는 제1 절연층(111), 상기 제1 절연층(111)의 상면에 배치된 제1 회로층(121)의 제1-1 금속층(121-1a), 및 상기 제1 절연층(111)의 하면에 배치된 제2 회로층(122)의 제1-1 금속층(122-1a)을 포함할 수 있다.
다음으로, 도 14를 참조하면, 실시 예는 상기 준비된 기초 자재의 상면 및 하면을 관통하는 관통 홀(TH1)을 형성하는 공정을 진행할 수 있다. 이때, 도 14는 MSAP 공정으로 회로 기판을 제조하는 제조 방법을 나타낸 것일 수 있다. 이와 다르게, SAP 공정으로 회로 기판을 제조하는 경우, 상기 제1 회로층(121)의 제1-1 금속층(121-1a) 및 상기 제2 회로층(122)의 제1-1 금속층(122-1a)을 제거하는 공정을 진행할 수 있다.
상기 관통 홀(TH1)은 상기 제1 회로층(121)의 제1-1 금속층(121-1a)의 상면에서부터 상기 제2 회로층(122)의 제1-1 금속층(122-1a)을 하면까지를 관통할 수 잇다.
다음으로, 도 15를 참조하면, 실시 예는 화학동도금을 진행하여 화학동도금층을 형성하는 공정을 진행할 수 있다.
이때, 상기 화학동도금층은 실질적으로 하나의 층으로 형성되지만, 위치에 따라 아래와 같이 구분될 수 있다.
즉, 상기 화학동도금층은 상기 제1 회로층(121)의 제1-1 금속층(121-1a)의 상면에 형성된 제1 회로층(121)의 제1-2 금속층(121-1b), 상기 제2 회로층(122)의 제1-1 금속층(122-1a)의 하면에 형성된 제2 회로층(122)의 제1-2 금속층(122-1b), 및 상기 관통 홀(TH1)의 내벽에 형성된 제1 관통 전극(131)의 제1 금속층(131-1)을 포함할 수 있다.
다음으로, 도 16에 도시된 바와 같이, 실시 예는 마스크를 형성하는 공정을 진행할 수 있다.
예를 들어, 실시 예는 상기 제1 회로층(121)의 제1-2 금속층(121-1b)의 상면에 제1 마스크(M1)를 형성하는 공정을 진행할 수 있다. 이때, 상기 제1 마스크(M1)는 오픈부를 포함할 수 있다. 예를 들어, 상기 제1 마스크(M1)는 제1 회로층(121)의 제2 금속층(121-2)의 배치 영역 및 제1 관통 전극(131)의 배치 영역과 두께 방향으로 중첩되는 오픈부를 포함할 수 있다.
또한, 실시 예는 상기 제2 회로층(122)의 제1-2 금속층(122-1b)의 하면에 제2 마스크(M2)를 형성하는 공정을 진행할 수 있다. 이때, 상기 제2 마스크(M2)는 오픈부를 포함할 수 있다. 예를 들어, 상기 제2 마스크(M2)는 제2 회로층(122)의 제2 금속층(122-2)의 배치 영역 및 제1 관통 전극(131)의 배치 영역과 두께 방향으로 중첩되는 오픈부를 포함할 수 있다.
다음으로, 도 17에 도시된 바와 같이 실시 예는 상기 제1 마스크(M1)의 오픈부, 제2 마스크(M2)의 오픈부 및 상기 관통 홀(TH1)을 채우는 전해 도금층을 형성할 수 있다.
이때, 상기 전해 도금층은 실질적으로 서로 연결된 하나의 층을 의미할 수 있으나, 위치에 따라 아래와 같이 복수의 부분으로 구분될 수 있다.
상기 전해 도금층은 상기 제1 마스크(M1)의 오픈부에 배치되는 제1 회로층(121)의 제2 금속층(121-2)을 포함할 수 있다. 또한, 상기 전해 도금층은 상기 제2 마스크(M2)의 오픈부에 배치되는 제2 회로층(122)의 제2 금속층(122-2)을 포함할 수 있다. 또한, 상기 전해 도금층은 상기 관통 홀(TH1) 내에 배치되는 제1 관통 전극(131)의 제2 금속층(131-2)을 포함할 수 있다.
다음으로, 도 18에 도시된 바와 같이, 실시 예는 상기 제1 마스크(M1) 및 제2 마스크(M2)를 제거하는 공정을 진행할 수 있다.
이때, 상기 제1 마스크(M1)가 제거됨에 따라, 상기 제1 회로층(121)의 제1-2 금속층(121-1b)의 상면 중 상기 제1 회로층(121)의 제2 금속층(121-2)의 비배치 영역은 외측으로 노출될 수 있다.
또한, 상기 제2 마스크(M2)가 제거됨에 따라, 상기 제2 회로층(122)의 제1-2 금속층(122-1b)의 하면 중 상기 제2 회로층(122)의 제2 금속층(122-2)의 비배치 영역은 외측으로 노출될 수 있다.
다음으로, 도 19를 참조하면, 실시 예에서는 상기 제1 회로층(121)의 제1 금속층(제1-1 금속층 및 제1-2 금속층) 중 상기 제1 회로층(121)의 제2 금속층(121-2)과 두께 방향으로 중첩되지 않는 영역을 식각으로 제거하는 공정을 진행할 수 있다.
또한, 실시 예에서는 상기 제2 회로층(122)의 제1 금속층(제1-1 금속층 및 제1-2 금속층) 중 상기 제2 회로층(122)의 제2 금속층(122-2)과 두께 방향으로 중첩되지 않는 영역을 식각으로 제거하는 공정을 진행할 수 있다.
이때, 상기 제1 회로층(121) 및 제2 회로층(122)의 각각의 제1 금속층의 두께는 3㎛ 수준을 가진다. 이에 따라, 상기 식각 공정은 두께 방향으로 3㎛ 정도를 제거하는 공정을 의미할 수 있다.
여기에서, 상기 제1 금속층의 식각 공정에서, 상기 제1 회로층(121) 및 제2 회로층(122)의 표면은 상기 설명한 바와 같은 산술 평균 조도(Ra) 및 십점 평균 조도(Rz)를 가질 수 있다.
예를 들어, 상기 제1 회로층(121)의 제1 금속층(121-1) 및 제2 금속층(121-2)은 상기 식각 공정에서 전처리가 이루어질 수 있다. 그리고, 상기 제1 회로층(121)의 제1 금속층(121-1) 및 제2 금속층(121-2)은 상기 전처리에 의해, 상기 설명한 바와 같은 산술 평균 조도(Ra) 및 십점 평균 조도(Rz)의 표면 조도가 부여될 수 있다.
이에 대응하게, 제2 회로층(122)의 제1 금속층(122-1) 및 제2 금속층(122-2)은 상기 식각 공정에서 전처리가 이루어질 수 있다. 그리고, 상기 제2 회로층(122)의 제1 금속층(122-1) 및 제2 금속층(122-2)은 상기 전처리에 의해, 상기 설명한 바와 같은 산술 평균 조도(Ra) 및 십점 평균 조도(Rz)의 표면 조도가 부여될 수 있다.
다음으로, 도 20에 도시된 바와 같이, 실시 예에서는 상기 제1 회로층(121)의 표면 및 제2 회로층(122)의 표면에 표면층을 형성하는 공정을 진행할 수 있다. 이때, 상기 표면층은 상기 제1 회로층(121)의 표면 및 상기 제2 회로층(122)의 표면에 각각 부분적으로 형성될 수 있다.
예를 들어, 상기 표면층은 상기 제1 회로층(121)의 표면에 배치된 제1 표면층(121-3) 또는 제1 회로층(121)의 제3 금속층(121-3)을 포함한다. 그리고, 상기 제1 회로층(121)의 제3 금속층(121-3)은 상기 제1 회로층(121)의 상면 및 측면에 형성될 수 있다. 이때, 상기 제1 회로층(121)의 표면은 상기 전처리 공정에서 부여된 표면 조도에 대응하게 복수의 산과 골을 포함한다. 그리고, 상기 제3 금속층(121-3)은 상기 제1 회로층(121)의 표면의 골의 일부를 채우며 형성될 수 있다.
이에 대응하게, 상기 표면층은 상기 제2 회로층(122)의 표면에 배치된 제2 표면층(122-3) 또는 제2 회로층(122)의 제3 금속층(122-3)을 포함한다. 그리고, 상기 제2 회로층(122)의 제3 금속층(122-3)은 상기 제2 회로층(122)의 하면 및 측면에 형성될 수 있다. 이때, 상기 제2 회로층(122)의 표면은 상기 전처리 공정에서 부여된 표면 조도에 대응하게 복수의 산과 골을 포함한다. 그리고, 상기 제3 금속층(122-3)은 상기 제2 회로층(122)의 표면의 골의 일부를 채우며 형성될 수 있다. 이에 따라, 실시 예에서는 상기 제1 회로층(121)이 상기 제3 금속층(121-3)을 포함하도록 하여, 상기 제1 회로층(121)의 표면이 가지는 표면 조도를 비교 예 대비 낮출 수 있다. 또한, 상기 제2 회로층(122)의 상기 제3 금속층(122-3)을 포함하도록 하여, 상기 제2 회로층(122)이 가지는 표면 조도를 비교 예 대비 낮출 수 있다.
다음으로, 도 21에 도시된 바와 같이, 실시 예에서는 상기 제1 절연층(111)의 상면에 제2 절연층(112)을 적층하는 공정을 진행할 수 있다. 또한, 실시 예에서는 상기 제1 절연층(111)의 하면에 제3 절연층(113)을 적층하는 공정을 진행할 수 있다.
이때, 상기 제2 절연층(112)은 상기 제1 회로층(121)의 상기 제1 금속층(121-1) 및 제2 금속층(121-2)과 접촉하는 제1 하면과, 상기 제1 회로층(121)의 제3 금속층(121-3)과 접촉하는 제2 하면과, 상기 제1 절연층(111)의 상면과 접촉하는 제3 하면을 포함할 수 있다.
또한, 상기 제3 절연층(113)은 상기 제2 회로층(122)의 상기 제1 금속층(122-1) 및 제2 금속층(122-2)과 접촉하는 제1 상면과, 상기 제2 회로층(122)의 제3 금속층(122-3)과 접촉하는 제2 상면과, 상기 제1 절연층(111)의 하면과 접촉하는 제3 상면을 포함할 수 있다.
다음으로, 도 22를 참조하면, 실시 예에서는 제2 절연층(112)을 관통하는 제2 관통 전극(132) 및 상기 제2 절연층(112)의 상면에 배치되는 제3 회로층(123)을 형성하는 공정을 진행할 수 있다. 이때, 상기 제3 회로층(123)을 형성하는 공정은 상기 제1 회로층(121)을 형성하는 공정과 동일할 수 있다. 이에 따라, 상기 제3 회로층(123)의 표면 조도는 상기 제1 회로층(121)의 표면 조도에 대응할 수 있다. 예를 들어, 상기 제3 회로층(123)은 제1 회로층(121)에 대응하게 제1 내지 제3 금속층을 포함할 수 있다. 이를 위해, 상기 제2 절연층(112)을 적층하는 공정에서, 상기 제2 절연층(112)의 상면에는 동박층(미도시) 또는 구리 호일(미도시)이 배치될 수 있다.
또한, 실시 예에서는 제3 절연층(113)을 관통하는 제3 관통 전극(133) 및 상기 제3 절연층(1131)의 하면에 배치되는 제4 회로층(124)을 형성하는 공정을 진행할 수 있다. 이때, 상기 제4 회로층(124)을 형성하는 공정은 상기 제2 회로층(122)을 형성하는 공정과 동일할 수 있다. 이에 따라, 상기 제4 회로층(124)의 표면 조도는 상기 제2 회로층(122)의 표면 조도에 대응할 수 있다. 예를 들어, 상기 제4 회로층(124)은 상기 제2 회로층(122)에 대응하게 제1 내지 제3 금속층을 포함할 수 있다. 이를 위해, 상기 제3 절연층(113)을 적층하는 공정에서 상기 제3 절연층(112)의 하면에는 동박층(미도시) 또는 구리 호일(미도시)이 배치될 수 있다.
다음으로, 도 23에 도시된 바와 같이, 실시 예에서는 상기 제2 절연층(112)의 상면에 제1 보호층(141)을 형성하는 공정을 진행할 수 있다. 또한, 실시 예에서는 제3 절연층(113)의 하면에 제2 보호층(142)을 형성하는 공정을 진행할 수 있다. 그리고, 실시 예는 상기 제1 보호층(141) 상에 상기 제3 회로층(123)의 상면 중 적어도 일부와 두께 방향으로 중첩되는 제1 개구부를 형성하는 공정을 진행할 수 있다. 또한, 실시 예는 상기 제2 보호층(142) 상에 상기 제4 회로층(124)의 하면 중 적어도 일부와 두께 방향으로 중첩되는 제2 개구부를 형성하는 공정을 진행할 수 있다.
실시 예의 회로 기판은 회로층을 포함한다. 상기 회로층은 시드층에 대응되는 제1 금속층 및 상기 제1 금속층 상에 배치되는 제2 금속층을 포함한다. 이때, 상기 회로층의 표면은 상기 제1 금속층의 식각 공정에서 일정 수준의 표면 조도가 부여될 수 있다. 그리고, 상기 부여된 표면 조도는 신호 전송 손실을 증가하는 요인으로 작용할 수 있다. 이에 의해, 고주파 용도로의 적용이 어려울 수 있다.
이에 따라, 실시 예의 회로층은 제3 금속층을 포함한다. 상기 제3 금속층은 상기 제1 금속층의 표면 및 상기 제2 금속층의 표면에 선택적으로 배치된다. 예를 들어, 상기 회로층의 표면은 상기 제2 금속층의 상면에 대응되는 제1 표면을 포함한다. 그리고, 상기 제3 금속층은 상기 제1 표면에 부분적으로 배치된다. 구체적으로, 상기 제1 표면은 상기 적용된 표면 조도에 대응하는 복수의 골과 산을 포함한다. 그리고, 상기 제3 금속층은 도금액의 금속 이온의 결정립의 조절을 통해, 상기 제1 표면에서 상기 골의 일부를 채우며 형성되도록 한다. 이에 따라, 실시 예에서는 상기 제3 금속층의 두께에 대응하게 상기 제1 표면이 가지는 표면 조도를 낮출 수 있다.
이에 대응하게, 상기 회로층의 표면은 상기 제1 금속층의 제1측면과 제2 금속층의 제1 측면에 대응하는 제2 표면을 포함한다. 또한, 상기 회로층의 표면은 상기 제1 금속층의 제2 측면과 제2 금속층의 제2 측면에 대응하는 제3 표면을 포함한다. 그리고, 상기 제3 금속층은 상기 제1 표면뿐 아니라, 상기 제2 표면의 골의 일부 및 상기 제3 표면의 골이 일부를 채우며 배치된다. 이에 따라, 실시 예에서는 상기 회로층의 제2 표면 및 제3 표면의 표면 조도를 낮출 수 있다.
이를 통해, 실시 예는 비교 예 대비 회로층의 신호 전송 손실을 낮출 수 있다. 이에 의해, 실시 예에서는 회로 기판의 신호 특성을 향상시킬 수 있다. 나아가, 실시 예에서는 고주파용으로 적합한 회로 기판을 제공할 수 있다.
한편, 실시 예에서는 상기 제3 금속층의 상기 제1 내지 제3 표면의 골의 일부만을 채우며 배치된다. 이에 따라, 실시 예에서는 상기 제1 금속층 및 제2 금속층으로 구성된 상기 회로층의 두께 및 선폭에 영향을 주지 않으면서, 상기 회로층의 표면 조도를 낮출 수 있다. 이에 따라 실시 예는 상기 회로기판의 전기적 신뢰성 및 물리적 신뢰성을 더욱 향상시킬 수 있다.
한편, 실시 예는 상기 회로층 상에 추가 절연층이 적층된다. 이때, 상기 추가 절연층은 상기 회로층의 제1 및 제2 금속층뿐 아니라, 상기 제3 금속층과 추가로 접촉한다. 이때, 상기 제1 및 제2 금속층은 구리를 포함할 수 있고, 상기 제3 금속층은 주석을 포함할 수 있다. 이때, 상기 주석은 상기 구리보다 많은 수산기를 포함한다. 그리고 상기 추가 절연층은 상기 제1 및 제2 금속층과의 접착력보다 상기 제3 금속층과의 접착력이 더 높을 수 있다. 이때, 비교 예에서의 추가 절연층은 상기 회로층의 제1 및 제2 금속층과만 접촉한다. 이에 따라, 비교 예에서는 상기 회로층과 상기 추가 절연층 사이의 접착력을 높이는데 한계가 있다. 이와 다르게, 실시 예에서의 추가 절연층은 상기 회로층의 제1 및 제2 금속층뿐 아니라, 제3 금속층과 추가로 접촉한다. 이에 따라, 실시 예에서는 비교 예 대비 상기 회로층과 상기 추가 절연층 사이의 접착력을 향상시킬 수 있다. 이에 따라 실시 예에서는 회로 기판의 제품 신뢰성을 더욱 향상시킬 수 있다.
한편, 비교 예의 회로층의 측면의 하부에는 언더 컷이 형성된다. 그리고, 상기 언더 컷은 상기 회로층의 신뢰성을 감소시키는 요인으로 작용한다. 이때, 실시 예에서는 비교 예 대비 상기 제3 금속층의 두께만큼 상기 언더 컷의 깊이를 줄일 수 있다. 이에 따라, 실시 예에서는 회로 기판의 제품 신뢰성을 더욱 향상시킬 수 있다.
한편, 상술한 발명의 특징을 갖는 회로 기판이 스마트폰, 서버용 컴퓨터, TV 등의 IT 장치나 가전제품에 이용되는 경우, 신호 전송 또는 전력 공급 등의 기능을 안정적으로 할 수 있다. 예를 들어, 본 발명의 특징을 갖는 회로 기판이 반도체 패키지 기능을 수행하는 경우, 반도체 칩을 외부의 습기나 오염 물질로부터 안전하게 보호하는 기능을 할 수 있고, 누설전류 혹은 단자 간의 전기적인 단락 문제나 혹은 반도체 칩에 공급하는 단자의 전기적인 개방의 문제를 해결할 수 있다. 또한, 신호 전송의 기능을 담당하는 경우 노이즈 문제를 해결할 수 있다. 이를 통해, 상술한 발명의 특징을 갖는 회로 기판은 IT 장치나 가전제품의 안정적인 기능을 유지할 수 있도록 함으로써, 전체 제품과 본 발명이 적용된 안테나 기판은 서로 기능적 일체성 또는 기술적 연동성을 이룰 수 있다.
상술한 발명의 특징을 갖는 회로 기판이 차량 등의 운송 장치에 이용되는 경우, 운송 장치로 전송되는 신호의 왜곡 문제를 해결할 수 있고, 또는 운송 장치를 제어하는 반도체 칩을 외부로부터 안전하게 보호하고, 누설전류 혹은 단자 간의 전기적인 단락 문제나 혹은 반도체 칩에 공급하는 단자의 전기적인 개방의 문제를 해결하여 운송 장치의 안정성을 더 개선할 수 있다. 따라서, 운송 장치와 본 발명이 적용된 회로 기판은 서로 기능적 일체성 또는 기술적 연동성을 이룰 수 있다.
이상에서 실시 예들에 설명된 특징, 구조, 효과 등은 적어도 하나의 실시 예에 포함되며, 반드시 하나의 실시 예에만 한정되는 것은 아니다. 나아가, 각 실시 예에서 예시된 특징, 구조, 효과 등은 실시 예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시 예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용은 실시 예의 범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (10)

  1. 제1 절연층; 및
    상기 제1 절연층 상에 배치된 회로층을 포함하고,
    상기 회로층은 상기 제1 절연층 상에 배치되는 제1층과,
    상기 제1층의 표면 상에 부분적으로 배치되는 제2층을 포함하고,
    상기 제1층의 표면의 프로파일은 상기 제2층의 표면의 프로파일과 다른,
    회로 기판.
  2. 제1항에 있어서,
    상기 회로층의 상기 제1층은,
    상기 제1 절연층의 상면에 배치되는 제1 금속층과,
    상기 제1 금속층의 상면에 배치되는 제2 금속층을 포함하고,
    상기 회로층의 상기 제2층은,
    상기 제2 금속층의 상면에 배치되는 제3 금속층을 포함하며,
    상기 제2 금속층의 상면의 프로파일은,
    상기 제3 금속층의 상면의 프로파일과 다른,
    회로 기판.
  3. 제2항에 있어서,
    상기 제2 금속층의 상면은 복수의 산 및 골을 포함하고,
    상기 제3 금속층은 상기 제2 금속층의 상면에서 상기 복수의 골 중 적어도 하나의 일부를 채우며 형성되는,
    회로 기판.
  4. 제2항에 있어서,
    상기 제3 금속층은,
    상기 제1 금속층의 측면 및 상기 제2 금속층의 측면에 배치되며,
    상기 제1 금속층의 측면 및 상기 제2 금속층의 측면의 각각의 프로파일은,
    상기 제3 금속층의 측면의 프로파일과 다른,
    회로 기판.
  5. 제4항에 있어서,
    상기 제1 금속층의 측면 및 상기 제2 금속층의 측면의 각각은 복수의 산 및 골을 포함하고,
    상기 제3 금속층은 상기 제1 및 상기 제2 금속층의 각각의 측면의 복수의 골중 적어도 하나의 일부를 채우는,
    회로 기판.
  6. 제2항 또는 제3항에 있어서,
    상기 회로층의 상면은,
    상기 제2 금속층의 상면에 대응하는 제1 부분과,
    상기 제3 금속층의 상면에 대응하는 제2 부분을 포함하는,
    회로 기판.
  7. 제6항에 있어서,
    상기 회로층의 상면의 산술 평균 조도(Ra)는 0.05㎛ 내지 0.2㎛ 사이의 범위를 가지고,
    상기 회로층의 상면의 십점 평균 조도(Rz)는 0.1㎛ 내지 1.0㎛ 사이의 범위를 가지는,
    회로 기판.
  8. 제4항 또는 제5항에 있어서,
    상기 회로층의 측면은,
    상기 제1 및 제2 금속층의 측면에 대응하는 제1 부분과,
    상기 제3 금속층의 측면에 대응하는 제2 부분을 포함하는,
    회로 기판.
  9. 제8항에 있어서,
    상기 회로층의 측면의 산술 평균 조도(Ra)는 0.05㎛ 내지 0.2㎛ 사이의 범위를 가지고,
    상기 회로층의 측면의 십점 평균 조도(Rz)는 0.1㎛ 내지 1.0㎛ 사이의 범위를 가지는,
    회로 기판.
  10. 제1항에 있어서,
    상기 제1 절연층 상에 상기 회로층을 덮으며 배치되는 제2 절연층을 포함하고,
    상기 제2 절연층의 하면은,
    상기 회로층의 상기 제1층과 접촉하는 제1 하면과,
    상기 회로층의 상기 제2층과 접촉하는 제2 하면과,
    상기 제1 절연층과 접촉하는 제3 하면을 포함하는,
    회로 기판.
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003046244A (ja) * 2001-07-27 2003-02-14 Kyocera Corp 多層配線基板及びその製造方法
JP2012186296A (ja) * 2011-03-04 2012-09-27 Shinko Electric Ind Co Ltd 配線基板及び配線基板の製造方法
KR20150004746A (ko) * 2013-07-03 2015-01-13 신꼬오덴기 고교 가부시키가이샤 배선 기판 및 배선 기판의 제조방법
KR20150041490A (ko) * 2013-10-08 2015-04-16 삼성전기주식회사 기판 내장용 적층 세라믹 전자부품 및 적층 세라믹 전자부품 내장형 인쇄회로기판
JP6935539B2 (ja) * 2016-11-30 2021-09-15 新光電気工業株式会社 配線基板の製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003046244A (ja) * 2001-07-27 2003-02-14 Kyocera Corp 多層配線基板及びその製造方法
JP2012186296A (ja) * 2011-03-04 2012-09-27 Shinko Electric Ind Co Ltd 配線基板及び配線基板の製造方法
KR20150004746A (ko) * 2013-07-03 2015-01-13 신꼬오덴기 고교 가부시키가이샤 배선 기판 및 배선 기판의 제조방법
KR20150041490A (ko) * 2013-10-08 2015-04-16 삼성전기주식회사 기판 내장용 적층 세라믹 전자부품 및 적층 세라믹 전자부품 내장형 인쇄회로기판
JP6935539B2 (ja) * 2016-11-30 2021-09-15 新光電気工業株式会社 配線基板の製造方法

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