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WO2023075373A1 - 표시 장치 및 이의 제조 방법 - Google Patents

표시 장치 및 이의 제조 방법 Download PDF

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WO2023075373A1
WO2023075373A1 PCT/KR2022/016376 KR2022016376W WO2023075373A1 WO 2023075373 A1 WO2023075373 A1 WO 2023075373A1 KR 2022016376 W KR2022016376 W KR 2022016376W WO 2023075373 A1 WO2023075373 A1 WO 2023075373A1
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WO
WIPO (PCT)
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bump
electrode
connection electrode
layer
display device
Prior art date
Application number
PCT/KR2022/016376
Other languages
English (en)
French (fr)
Inventor
최낙초
안상우
Original Assignee
삼성디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성디스플레이 주식회사 filed Critical 삼성디스플레이 주식회사
Priority to EP22887569.6A priority Critical patent/EP4428920A1/en
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Definitions

  • the present invention relates to a display device and a manufacturing method thereof.
  • An object of the present invention is to provide a display device capable of enhancing bonding strength between a light emitting element and a substrate and a manufacturing method thereof.
  • a display device includes a substrate; a pixel circuit layer positioned on the substrate; a first connection electrode and a second connection electrode positioned on the pixel circuit layer; a first bump positioned on the first connection electrode and a second bump positioned on the second connection electrode; and a light emitting element including a first electrode electrically connected to the first connection electrode and a second electrode electrically connected to the second connection electrode, wherein the first bump and the second bump have an elastic modulus ( materials with different modulus).
  • a modulus of elasticity of the first bump may be greater than a modulus of elasticity of the second bump.
  • the first bump and the second bump may include an organic material or a metal material.
  • the first bump may include a positive photoresist material
  • the second bump may include a negative photoresist material
  • a height of the second bump may be lower than a height of the first bump, and a diameter of the second bump may be greater than a diameter of the first bump.
  • the light emitting device includes a semiconductor structure including one surface having a different height and emitting light; A first electrode located on one surface of the semiconductor structure; And located on one surface of the semiconductor structure, it may include a second electrode different from the first electrode.
  • the first electrode may be located at a low portion on one surface of the semiconductor structure, and the second electrode may be located at a high portion on one surface of the semiconductor structure.
  • the semiconductor structure may include a first semiconductor layer; an active layer disposed on one side of the first semiconductor layer; and a second semiconductor layer disposed on one side of the active layer and having a different type from the first semiconductor layer.
  • the pixel circuit layer may include a transistor disposed on the substrate and including a semiconductor pattern, a first source electrode, a first drain electrode, and a gate electrode; and a plurality of via layers disposed on the transistor, and a first drain electrode of the transistor may be electrically connected to the first connection electrode through a contact hole of the plurality of via layers.
  • connection electrode covering the first bump and at least partially overlapping the first connection electrode; and a fourth connection electrode covering the second bump and at least partially overlapping the second connection electrode.
  • An insulating film positioned between the light emitting element and the third connection electrode and the fourth connection electrode may be further included.
  • a display device includes a substrate; a pixel circuit layer positioned on the substrate; a via layer positioned over the pixel circuit layer; a first connection electrode and a second connection electrode positioned on the pixel circuit layer; a first bump positioned on the first connection electrode and a second bump positioned on the second connection electrode; and a light emitting element including a first electrode electrically connected to the first connection electrode and a second electrode electrically connected to the second connection electrode, wherein the first bump and the second bump have an elastic modulus ( modulus) includes different materials, and the second bump and the via layer include the same material.
  • modulus elastic modulus
  • a modulus of elasticity of the first bump may be greater than a modulus of elasticity of the second bump.
  • the via layer, the first bump, and the second bump may include an organic material.
  • a height of the second bump may be lower than a height of the first bump, and a diameter of the second bump may be greater than a diameter of the first bump.
  • the light emitting device includes a semiconductor structure including one surface having a different height and emitting light; A first electrode located on one surface of the semiconductor structure; And located on one surface of the semiconductor structure, it may include a second electrode different from the first electrode.
  • the first electrode may be located at a low portion on one surface of the semiconductor structure, and the second electrode may be located at a high portion on one surface of the semiconductor structure.
  • a method of manufacturing a display device includes a pixel circuit layer including a transistor on a substrate, a first connection electrode, a second connection electrode, a first bump, a second bump, and a via layer on the pixel circuit layer. providing; disposing a light emitting device including a first electrode and a second electrode on the substrate; and combining the light emitting element and the substrate such that a first electrode of the light emitting element overlaps the first bump and a second electrode of the light emitting element overlaps the second bump.
  • the bump and the second bump include materials having different modulus of elasticity.
  • the height of the first bump and the height of the second bump may be the same.
  • the height of the first bump and the height of the second bump may be higher.
  • first bump and the second bump have different moduli of elasticity, bonding force between the light emitting device including the first electrode and the second electrode positioned at different heights and the substrate may be strengthened.
  • Effects according to an embodiment are not limited by the contents exemplified above, and more various effects are included in the present specification.
  • FIG. 1 is a plan view schematically illustrating a display device according to an exemplary embodiment.
  • FIG. 2 is a schematic cross-sectional view of the display device of FIG. 1 .
  • FIG. 3 is a plan view illustrating a multi-screen display device that can be implemented as a display device according to an exemplary embodiment.
  • FIG. 4 is a circuit diagram illustrating an electrical connection relationship of one pixel included in a display device according to an exemplary embodiment.
  • FIG. 5 is a cross-sectional view illustrating a light emitting element included in a display device according to an exemplary embodiment.
  • FIGS. 6 and 7 are cross-sectional views schematically illustrating pixels included in a display device according to an exemplary embodiment.
  • FIG. 8 is a diagram for testing characteristics of materials constituting first bumps and second bumps of a pixel according to an exemplary embodiment.
  • FIG. 9 is a graph for explaining the results of the experiment of FIG. 8 .
  • FIG. 10 is a table for explaining the results of the experiment of FIG. 8 .
  • 11 is a diagram for testing characteristics of materials constituting first bumps and second bumps of a pixel according to an exemplary embodiment.
  • Figure 12 is a graph for explaining the results of the experiment of Figure 11.
  • FIG. 13 is a table for explaining the results of the experiment of FIG. 11 .
  • FIG. 14 is a diagram for testing characteristics of materials constituting first bumps and second bumps of a pixel according to an exemplary embodiment.
  • 15 is a graph for explaining the results of the experiment of FIG. 14 .
  • 16 is a table for explaining the results of the experiment of FIG. 14 .
  • 17 is a graph illustrating a relationship between an indentation depth and a load according to materials constituting first bumps and second bumps of a pixel according to an exemplary embodiment.
  • 18 to 20 are cross-sectional views sequentially illustrating portions of a method of manufacturing a display device according to an exemplary embodiment.
  • first and second may be used to describe various components, but the components should not be limited by the terms. These terms are only used for the purpose of distinguishing one component from another. For example, a first element may be termed a second element, and similarly, a second element may be termed a first element, without departing from the scope of the present invention. Singular expressions include plural expressions unless the context clearly dictates otherwise.
  • an element or layer When an element or layer is referred to as being “on”, “connected” or “connected” to another element or layer, it may be directly connected to the other element or layer, or the element or layer or one or more intervening elements or layers may be present. When an element or layer is referred to as “directly on,” “directly connected to,” or “directly coupled to” another element or layer, there are no intermediate elements or layers present. For example, when a first element is described as being “coupled” or “connected” to a second element, the first element may be directly coupled or connected to the second element, or the first element may be one It may be indirectly connected or connected to the second component through the above intermediate elements.
  • FIG. 1 is a plan view schematically illustrating a display device according to an exemplary embodiment
  • FIG. 2 is a cross-sectional view schematically illustrating the display device of FIG. 1 .
  • a display device DD may include a display area DA displaying an image and a non-display area NDA not displaying an image.
  • the non-display area NDA may be provided on at least one side of the display area DA, and may be provided to surround the display area DA (eg, surround or extend the periphery when viewed on a plan view).
  • the shape of the display area DA and the position of the non-display area NDA may be designed relatively.
  • the display device DD may be provided in the shape of a rectangular plate with angular corners, but according to exemplary embodiments, the display device DD may be implemented in the shape of a rectangular plate with rounded corners. In addition, the present invention is not limited thereto, and the display device DD may be implemented in various shapes.
  • the display device DD is a smart phone, a television, a tablet PC, a mobile phone, a video phone, an e-book reader, a desktop PC, a laptop PC, a netbook computer, a workstation, a server, a PDA, and a portable multimedia player (PMP). ), an MP3 player, a medical device, a camera, or an electronic device having a display surface applied to at least one surface, such as a wearable display device.
  • PMP portable multimedia player
  • the display device DD includes a nano-scale or micro-scale LED display panel, a quantum dot organic light emitting display panel (QD OLED panel), and the like. It may include a display panel capable of self-emission, such as any one of the above.
  • QD OLED panel quantum dot organic light emitting display panel
  • the display device DD may include a substrate SUB and a plurality of pixels PXL disposed on the substrate SUB.
  • the substrate SUB may constitute a base member of the display device DD.
  • the substrate SUB may be a rigid or flexible substrate or film, and its material or physical properties are not particularly limited.
  • the substrate SUB may be a rigid substrate (or made of) glass or tempered glass, a flexible substrate (or thin film) made of (or made of) plastic or metal, or at least one insulating film, , the material and/or physical properties thereof are not particularly limited.
  • the plurality of pixels PXL may be located in the display area DA, and wires, pads, driving circuits, etc. connected to the pixels PXL of the display area DA may be selectively provided in the non-display area NDA. can be located as
  • a plurality of pixels PXL may be distributed and disposed in the display area DA.
  • the pixels PXL may be arranged in the display area DA in an arrangement structure such as a matrix or a stripe.
  • the present invention is not limited thereto.
  • the display device DD may include a pixel circuit layer PCL, a display element layer DPL, and a cover layer CVL sequentially disposed on the substrate SUB.
  • the pixel circuit layer PCL is positioned on the substrate SUB and may include a plurality of transistors, capacitors, and signal lines connected to the plurality of transistors.
  • each transistor may have a form in which a semiconductor pattern, a gate electrode, a source electrode, and a drain electrode are sequentially stacked with an insulating layer interposed therebetween.
  • the display element layer DPL is positioned on the pixel circuit layer PCL and may include light emitting elements.
  • the light emitting element may be an inorganic light emitting element or a light emitting element that emits light by changing the wavelength of light emitted using quantum dots.
  • the cover layer CVL may be positioned on the display element layer DPL.
  • the cover layer CVL may be an encapsulation substrate or a form of an encapsulation film made of a multilayer film.
  • an inorganic film, an organic film, and an inorganic film may be sequentially stacked.
  • the cover layer CVL may prevent or substantially prevent external air and moisture from penetrating into the display element layer DPL and the pixel circuit layer PCL.
  • the cover layer (CVL) includes (or consists of) a heat and/or light-curable resin and is coated on the substrate (SUB) in a liquid form and then cured by a curing process using heat and/or light. It can be.
  • the cover layer CVL can stably fix the light emitting element while protecting the light emitting element.
  • cover layer may include an anti-reflection film (AR).
  • AR anti-reflection film
  • FIG. 3 is a plan view illustrating a multi-screen display device that can be implemented as a display device according to an exemplary embodiment.
  • a display device may be a multi-screen display device (TDD) including a plurality of display devices.
  • TDD multi-screen display device
  • a multi-screen display device (also referred to as a tiled display) includes a plurality of display devices (DD1, DD2, DD3, DD4) may be included.
  • one display device DD1 may be the aforementioned display device DD of FIGS. 1 and 2 .
  • the plurality of display devices DD1 , DD2 , DD3 , and DD4 may display individual images or divide and display one image.
  • the plurality of display devices DD1 , DD2 , DD3 , and DD4 may include display panels of the same type, structure, size, or method, but the present invention is not limited thereto.
  • the plurality of display devices DD1 , DD2 , DD3 , and DD4 may form a single multi-screen display device TDD, and a housing ( Not shown) may be physically coupled by.
  • the plurality of display devices DD1 , DD2 , DD3 , and DD4 may be implemented in various shapes.
  • the plurality of display devices DD1 , DD2 , DD3 , and DD4 are illustrated as having a rectangular plate shape, but the present invention is not limited thereto, and the plurality of display devices DD1 , DD2 , DD3 , and DD4 are respectively It may have a shape such as round or oval.
  • pixels included in the display device according to an exemplary embodiment will be described with reference to FIG. 4 .
  • FIG. 4 is a circuit diagram illustrating an electrical connection relationship of one pixel included in a display device according to an exemplary embodiment.
  • one pixel PXL includes a light emitting unit EMU generating light having a luminance corresponding to a data signal and a pixel circuit PXC for driving the light emitting unit EMU. can do.
  • the light emitting unit EMU is a light emitting element connected between the first power line PL1 to which the voltage of the first driving power source VDD is applied and the second power line PL2 to which the voltage of the second driving power source VSS is applied. (LD).
  • the light emitting element LD is connected to the second driving power source VSS through the second electrode EL2 connected to the first driving power source VDD through the first power line PL1 and the second power line PL2.
  • a first electrode EL1 may be included.
  • the first electrode EL1 may be a cathode
  • the second electrode EL2 may be an anode.
  • the light emitting element LD may emit light with a luminance corresponding to a driving current supplied through a pixel circuit PXC to be described later.
  • the pixel circuit PXC may supply a driving current corresponding to a grayscale value of corresponding frame data to the light emitting unit EMU.
  • the driving current supplied to the light emitting unit EMU may flow through the light emitting element LD, and the light emitting element LD may emit light with a luminance corresponding to the driving current.
  • the pixel circuit PXC may be connected to the scan line Si and the data line Dj.
  • the pixel circuit PXC is disposed in the display area DA.
  • the pixel circuit PXC may include a first transistor T1 , a second transistor T2 , and a storage capacitor Cst.
  • the first transistor T1 is a driving transistor for controlling the driving current applied to the light emitting unit EMU, and may be connected between the light emitting unit EMU and the second driving power source VSS. Specifically, the first terminal of the first transistor T1 is connected to the light emitting unit EMU, and the second terminal of the first transistor T1 supplies the second driving power source VSS through the second power line PL2. , and the gate electrode of the first transistor T1 may be connected to the first node N1. The first transistor T1 may control the amount of driving current flowing from the first driving power source VDD to the light emitting unit EMU according to the voltage applied to the first node N1. In one embodiment, the first terminal of the first transistor T1 may be a drain electrode, and the second terminal of the first transistor T1 may be a source electrode.
  • the second transistor T2 is a switching transistor that selects the pixel PXL in response to the scan signal applied to the scan line Si and activates the pixel PXL, and is connected to the data line Dj and the first node N1. ) can be connected.
  • a first terminal of the second transistor T2 is connected to the data line Dj, a second terminal of the second transistor T2 is connected to the first node N1, and a gate electrode of the second transistor T2. may be connected to the scan line Si.
  • the second transistor T2 is turned on when a scan signal of a gate-on voltage (eg, a high level voltage) is supplied from the scan line Si to electrically connect the data line Dj and the first node N1. can be connected to
  • the first node N1 is a point at which the second terminal of the second transistor T2 and the gate electrode of the first transistor T1 are connected, and the second transistor T2 connects data to the gate electrode of the first transistor T1. signal can be transmitted.
  • One electrode STE1 (or first storage electrode) of the storage capacitor Cst may be connected to the second driving power source VSS, and the other electrode STE2 (or second storage electrode) may be connected to the first node N1. ) can be accessed.
  • the storage capacitor Cst may be charged with a voltage corresponding to the data signal supplied to the first node N1 and maintain the charged voltage until the data signal of the next frame is supplied.
  • the present invention is not limited to the structure shown in FIG. 4 and the structure of the pixel circuit PXC may be variously changed.
  • the pixel circuit PXC may further include a sensing transistor, a light emitting control transistor, a parasitic capacitor, and the like in addition to the transistor shown in FIG. 4 .
  • FIG. 5 is a cross-sectional view illustrating a light emitting element included in a display device according to an exemplary embodiment.
  • a light emitting device LD may include a semiconductor structure 10 , a first electrode EL1 , and a second electrode EL2 .
  • the semiconductor structure 10 may emit light according to recombination of electrons and holes according to a current flowing between the first electrode EL1 and the second electrode EL2 .
  • the light emitting device LD controls light emission of the semiconductor structure 10 using this principle, so that it can be used as a light source (or light emitting source) of various display devices (or light emitting devices).
  • the first semiconductor layer 11 may include, for example, at least one n-type semiconductor layer.
  • the first semiconductor layer 11 includes any one semiconductor material selected from among InAlGaN, GaN, AlGaN, InGaN, AlN, and InN, and includes a first conductive dopant (or an n-type dopant) such as Si, Ge, or Sn. ) may be a doped n-type semiconductor layer.
  • the material constituting the first semiconductor layer 11 is not limited thereto, and the first semiconductor layer 11 may be formed of various other materials.
  • the first semiconductor layer 11 may include a gallium nitride (GaN) semiconductor material doped with a first conductive dopant (or an n-type dopant).
  • the active layer 12 is disposed on one side of the first semiconductor layer 11 and may be formed in a single or multi quantum well structure.
  • the active layer 12 includes a barrier layer, a strain reinforcing layer, and a well layer periodically as a unit. can be repeatedly layered.
  • the strain enhancement layer has a smaller lattice constant than that of the barrier layer, so that compressive strain applied to the well layer can be further enhanced.
  • the structure of the active layer 12 is not limited to the above-described embodiment, and may be variously changed depending on the embodiment.
  • the active layer 12 may emit light having a wavelength of about 400 nm to about 900 nm, and a double hetero structure may be used.
  • a clad layer doped with a conductive dopant may be formed above and/or below the active layer 12 .
  • the cladding layer may be formed of an AlGaN layer or an InAlGaN layer.
  • materials such as AlGaN and InAlGaN may be used to form the active layer 12, and various other materials may constitute the active layer 12.
  • the active layer 12 may include a first surface in contact with the first semiconductor layer 11 and a second surface in contact with the second semiconductor layer 13 .
  • the second semiconductor layer 13 may include a semiconductor layer of a different type from that of the first semiconductor layer 11 .
  • the second semiconductor layer 13 may include at least one p-type semiconductor layer.
  • the second semiconductor layer 13 includes at least one semiconductor material selected from among InAlGaN, GaN, AlGaN, InGaN, AlN, and InN, and is doped with a second conductive dopant (or p-type dopant) such as Mg.
  • a second conductive dopant or p-type dopant
  • the material constituting the second semiconductor layer 13 is not limited thereto, and other various materials may constitute the second semiconductor layer 13 .
  • the second semiconductor layer 13 may include a gallium nitride (GaN) semiconductor material doped with a second conductive dopant (or p-type dopant).
  • the second semiconductor layer 13 is disposed on one side of the active layer 12 and may include a lower surface contacting the upper surface of the active layer 12 and an upper surface contacting the second electrode EL2 .
  • the second semiconductor layer 13 may provide holes to the active layer 12 .
  • each of the above-described first semiconductor layer 11, active layer 12, and second semiconductor layer 13 may be provided in a sequentially stacked structure on a semiconductor substrate.
  • the semiconductor substrate may include a semiconductor material such as a sapphire substrate or a silicon substrate.
  • the substrate separation process may be laser lift off or chemical lift off. Accordingly, as the semiconductor substrate for growth is removed from the semiconductor structure 10, the semiconductor structure 10 may have a thin thickness. In one embodiment, the semiconductor structure 10 may have a size as small as a micro scale, but the present invention is not limited thereto.
  • the semiconductor structure 10 may include a mesa interface formed of one surface having a different height and an oblique plane extending the one surface.
  • the mesa interface may be formed by removing portions of each of the second semiconductor layer 13 , the active layer 12 , and the first semiconductor layer 11 through an etching process. Accordingly, side surfaces of the active layer 12 and/or the second semiconductor layer 13 may be exposed to the outside.
  • the etching process may be, for example, a dry etching process.
  • the first electrode EL1 may be positioned on one surface of the semiconductor structure 10 .
  • the first electrode EL1 may be positioned at a low-height portion on one surface of the semiconductor structure 10 .
  • the first electrode EL1 may be positioned on the first semiconductor layer 11 to be electrically separated from the active layer 12 and the second semiconductor layer 13 .
  • the first electrode EL1 is shown as being located on a portion of the upper surface of the first semiconductor layer 11 , but the size of the first electrode EL1 may be variously modified.
  • the edge of the first electrode EL1 may be positioned on the same line as the edge of the first semiconductor layer 11 .
  • the first electrode EL1 may overlap a first bump (see FIG. 7 ) for bonding of the light emitting element LD.
  • the second electrode EL2 may be positioned on one surface of the semiconductor structure 10 .
  • the second electrode EL2 may be located at a high portion on one surface of the semiconductor structure 10 .
  • the second electrode EL2 may be positioned on the second semiconductor layer 13 .
  • the second electrode EL2 is shown as being positioned on a portion of the upper surface of the second semiconductor layer 13 , but the size of the second electrode EL2 may be variously modified.
  • the second electrode EL2 may be positioned to completely overlap the upper surface of the second semiconductor layer 13 .
  • the second electrode EL2 may overlap a second bump (see FIG. 7 ) for bonding of the light emitting element LD.
  • the first electrode EL1 may be a contact electrode making ohmic contact with the first semiconductor layer 11
  • the second electrode EL2 may be a contact electrode making ohmic contact with the second semiconductor layer 13
  • the first and second electrodes EL1 and EL2 may be Schottky contact electrodes.
  • the first electrode EL1 and the second electrode EL2 may include a conductive material.
  • the first electrode EL1 and the second electrode EL2 may include chromium (Cr), titanium (Ti), aluminum (Al), gold (Au), nickel (Ni), oxides or alloys thereof, and the like. It may include an opaque metal used alone or in combination, but the present invention is not limited thereto.
  • the first electrode EL1 and the second electrode EL2 may include indium tin oxide (ITO), indium zinc oxide (IZO), zinc oxide (ZnO), A transparent conductive oxide such as indium gallium zinc oxide (IGZO) or indium tin zinc oxide (ITZO) may be included.
  • FIGS. 6 and 7 are cross-sectional views schematically illustrating pixels included in a display device according to an exemplary embodiment.
  • one pixel PXL included in the display device may include a substrate SUB, a pixel circuit layer PCL, and a display element layer DPL.
  • the substrate SUB may be a rigid or flexible base layer.
  • the substrate SUB when the substrate SUB is rigid, the substrate SUB may be implemented as a glass substrate, a quartz substrate, a glass ceramic substrate, a crystalline glass substrate, or the like.
  • the substrate SUB when the substrate SUB is flexible, the substrate SUB may be implemented as a polymer organic substrate including polyimide or polyamide, a plastic substrate, or the like.
  • the pixel circuit layer PCL is positioned on the substrate SUB.
  • the pixel circuit layer PCL may include a plurality of wires connected to at least one transistor.
  • the pixel circuit layer (PCL) includes a buffer layer (BFL) sequentially stacked on one surface of the substrate (SUB), a plurality of insulating layers (GI1, GI2, ILD, INS1, INS2, INS3), and a plurality of via layers ( VIA1, VIA2, VIA3) may be included.
  • the buffer layer BFL is positioned on the substrate SUB to cover the substrate SUB.
  • the buffer layer BFL may prevent diffusion of impurities into the pixel circuit layer PCL from the outside.
  • the buffer layer BFL may include at least one of metal oxides such as silicon nitride (SiN x ), silicon oxide (SiO x ), silicon oxynitride (SiO x N y ), and aluminum oxide (AlO x ).
  • the buffer layer (BFL) may be omitted.
  • a lower metal layer may be positioned between the substrate SUB and the buffer layer BFL.
  • the transistor TR may include a semiconductor pattern ACT, a gate electrode GAT, a first source electrode TE1, and a first drain electrode TE2.
  • the semiconductor pattern ACT is positioned on the buffer layer BFL.
  • the semiconductor pattern ACT may include a channel region and a source region and a drain region positioned on both sides (eg, opposite sides) of the channel region.
  • a source region of the semiconductor pattern ACT may be electrically connected to the first source electrode TE1
  • a drain region of the semiconductor pattern ACT may be electrically connected to the first drain electrode TE2. That is, the source region and the drain region may be extended and electrically connected to electrodes of other layers through contact openings (eg, contact holes), respectively.
  • the semiconductor pattern ACT may include at least one of polysilicon, amorphous silicon, and oxide semiconductor.
  • the first gate insulating layer GI1 is positioned on the semiconductor pattern ACT and the buffer layer BFL.
  • the first gate insulating layer GI1 covers the semiconductor pattern ACT and the buffer layer BFL.
  • the first gate insulating layer GI1 may include an inorganic material.
  • the first gate insulating layer GI1 may include at least one of silicon nitride (SiN x ), silicon oxide (SiO x ), silicon oxynitride (SiO x N y ), and aluminum oxide (AlO x ). there is.
  • the first gate insulating layer GI1 may include an organic material.
  • the gate electrode GAT is positioned on the first gate insulating layer GI1.
  • the gate electrode GAT may be positioned to overlap the channel region of the semiconductor pattern ACT.
  • a first capacitor electrode CE1 may be positioned on the first gate insulating layer GI1.
  • the first capacitor electrode CE1 may form a capacitor C together with a second capacitor electrode CE2 to be described later.
  • the second gate insulating layer GI2 is positioned on the gate electrode GAT and the first gate insulating layer GI1 .
  • the second gate insulating layer GI2 covers the gate electrode GAT and the first gate insulating layer GI1.
  • the second gate insulating layer GI2 may include the same material as the first gate insulating layer GI1, and for example, silicon nitride (SiN x ), silicon oxide (SiO x ), or silicon oxynitride (SiO x N y ), and aluminum oxide (AlO x ).
  • a second capacitor electrode CE2 may be positioned on the second gate insulating layer GI2 .
  • the interlayer insulating layer ILD is positioned on the second gate insulating layer GI2 .
  • the interlayer insulating layer ILD covers the second gate insulating layer GI2 and the second capacitor electrode CE2.
  • the interlayer insulating layer ILD may include the same material as the second gate insulating layer GI2 and may include an inorganic material or an organic material.
  • the first source electrode TE1 and the first drain electrode TE2 are positioned on the interlayer insulating layer ILD.
  • the first source electrode TE1 may have the same configuration as the second terminal of the first transistor T1 of FIG. 4 described above, and the first drain electrode TE2 may have the same configuration as the first terminal of the first transistor T1. It may have the same configuration as
  • the first drain electrode TE2 includes the first contact opening (eg, first contact hole) CH1 of the first via layer VIA1, the first bridge electrode BRD1, and the second via layer VIA2, which will be described later.
  • a second contact opening eg, a second contact hole) (CH2), a second bridge electrode (BRD2), a third contact opening (eg, a third contact hole) (CH3) of the third via layer VIA3, and a first It may be electrically connected to the first electrode EL1 of the light emitting element LD through the connection electrode CNE1 and the third connection electrode CNE3. Accordingly, the transistor TR may transfer the voltage of the second driving power source VSS (refer to FIG. 4 ) to the first electrode EL1 .
  • the first via layer VIA1 is positioned on the first source electrode TE1 , the first drain electrode TE2 , and the interlayer insulating layer ILD.
  • the first via layer VIA1 covers the first source electrode TE1 , the first drain electrode TE2 , and the interlayer insulating layer ILD.
  • the first via layer VIA1 may include at least one organic insulating layer.
  • the first via layer VIA1 may be formed of a single layer or a multilayer, and may include an inorganic insulating material or an organic insulating material.
  • the first via layer VIA1 may include polyacrylates resin, epoxy resin, phenolic resin, polyamides resin, and polyimides. rein) may include at least one of them.
  • the first contact hole CH1 of the first via layer VIA1 may physically and/or electrically connect the first drain electrode TE2 and the first bridge electrode BRD1.
  • the first insulating layer INS1 is positioned on the first via layer VIA1 .
  • the first insulating layer INS1 may include an inorganic material.
  • the first insulating layer INS1 may include at least one of silicon nitride (SiN x ), silicon oxide (SiO x ), silicon oxynitride (SiO x N y ), and aluminum oxide (AlO x ).
  • the first insulating layer INS1 may include an organic material.
  • the first contact hole CH1 of the first insulating layer INS1 may physically and/or electrically connect the first drain electrode TE2 and the first bridge electrode BRD1.
  • the first bridge electrode BRD1 is positioned on the first insulating layer INS1.
  • the second via layer VIA2 is positioned on the first insulating layer INS1 and the first bridge electrode BRD1 .
  • the second via layer VIA2 may include the same material as the first via layer VIA1.
  • the second via layer VIA2 may include polyacrylates resin, epoxy resin, phenolic resin, polyamides resin, and polyimides. rein) may include at least one of them.
  • the second contact hole CH2 of the second via layer VIA2 may physically and/or electrically connect the first bridge electrode BRD1 and the second bridge electrode BRD2.
  • the second insulating layer INS2 is positioned on the second via layer VIA2 .
  • the second insulating layer INS2 may include the same material as the first insulating layer INS1.
  • the second insulating layer INS2 may include at least one of silicon nitride (SiN x ), silicon oxide (SiO x ), silicon oxynitride (SiO x N y ), and aluminum oxide (AlO x ). there is.
  • the second insulating layer INS2 may include an organic material.
  • the second contact hole CH2 of the second insulating layer INS2 may physically and/or electrically connect the first bridge electrode BRD1 and the second bridge electrode BRD2.
  • the second bridge electrode BRD2 is positioned on the second insulating layer INS2.
  • the driving voltage line DVL is positioned on the second insulating layer INS2.
  • the third via layer VIA3 is positioned on the second insulating layer INS2 , the second bridge electrode BRD2 , and the driving voltage line DVL.
  • the third via layer VIA3 may include the same material as the second via layer VIA2 .
  • the third via layer VIA3 may include polyacrylates resin, epoxy resin, phenolic resin, polyamides resin, and polyimides. rein) may include at least one of them.
  • the third contact hole CH3 of the third via layer VIA3 may physically and/or electrically connect the second bridge electrode BRD2 and the first connection electrode CNE1 described later.
  • the fourth contact opening (eg, fourth contact hole) CH4 of the third via layer VIA3 physically and/or electrically connects the driving voltage line DVL and the second connection electrode CNE2 described later.
  • the third insulating layer INS3 is positioned on the third via layer VIA3 .
  • the third insulating layer INS3 may include the same material as the second insulating layer INS2.
  • the third insulating layer INS3 may include at least one of silicon nitride (SiN x ), silicon oxide (SiO x ), silicon oxynitride (SiO x N y ), and aluminum oxide (AlO x ). there is.
  • the third insulating layer INS3 may include an organic material.
  • the display element layer DPL includes connection electrodes CNE1, CNE2, CNE3, and CNE4, a fourth via layer VIA4, a fourth insulating layer INS4, a first bump BUM1, a second bump BUM2, and light emission.
  • An element LD and an insulating film FIL may be included.
  • connection electrodes CNE1 , CNE2 , CNE3 , and CNE4 may include a first connection electrode CNE1 , a second connection electrode CNE2 , a third connection electrode CNE3 , and a fourth connection electrode CNE4 .
  • the first connection electrode CNE1 may be positioned on the pixel circuit layer PCL.
  • the first connection electrode CNE1 may be physically and/or electrically connected to the second bridge electrode BRD2 through the third contact hole CH3 of the third insulating layer INS3 and the third via layer VIA3. .
  • the second connection electrode CNE2 may be positioned on the pixel circuit layer PCL and may be positioned on the same layer as the first connection electrode CNE1.
  • the second connection electrode CNE2 may be physically and/or electrically connected to the driving voltage line DVL through the fourth contact hole CH4 of the third insulating layer INS3 and the third via layer VIA3.
  • the driving voltage line DVL may correspond to a portion of the first power line PL1 described with reference to FIG. 4 .
  • the first connection electrode CNE1 and the second connection electrode CNE2 are selected from the group consisting of copper (Cu), titanium (Ti), aluminum (Al), silver (Ag), gold (Au), and alloys thereof. Alternatively, a single layer made of a mixture thereof may be formed, or a double layer or multilayer structure of copper (Cu), titanium (Ti), aluminum (Al), silver (Ag), or gold (Au) may be formed to reduce wiring resistance. .
  • the first connection electrode CNE1 and the second connection electrode CNE2 may have a triple layer structure in which titanium (Ti), aluminum (Al), and titanium (Ti) are sequentially stacked.
  • the third connection electrode CNE3 may be positioned on the first connection electrode CNE1 and the first bump BUM1.
  • the third connection electrode CNE3 may at least partially overlap the first connection electrode CNE1 and may be positioned to cover the first bump BUM1.
  • the third connection electrode CNE3 may directly contact the first electrode EL1 of the light emitting element LD and may be physically and/or electrically connected to the first electrode EL1 of the light emitting element LD. Accordingly, the third connection electrode CNE3 can electrically connect the first electrode EL1 and the first connection electrode CNE1, and the first electrode EL1 is removed from the driving transistor of the pixel circuit layer PCL. 2
  • a driving current by a driving power source (VSS, see FIG. 4) may be applied.
  • the fourth connection electrode CNE4 may be positioned on the second connection electrode CNE2 and the second bump BUM2.
  • the fourth connection electrode CNE4 may at least partially overlap the second connection electrode CNE2 and may be positioned to cover the second bump BUM2.
  • the fourth connection electrode CNE4 may directly contact the second electrode EL2 of the light emitting element LD and may be physically and/or electrically connected to the second electrode EL2 of the light emitting element LD. Accordingly, the fourth connection electrode CNE4 can electrically connect the second electrode EL2 and the second connection electrode CNE2, and the second electrode EL2 is the driving voltage line (
  • the first driving power source VDD, see FIG. 4 ) may be applied from the DVL.
  • the third connection electrode CNE3 and the fourth connection electrode CNE4 include indium tin oxide (ITO), indium zinc oxide (IZO), zinc oxide (ZnO), indium gallium zinc A transparent conductive oxide such as indium gallium zinc oxide (IGZO) or indium tin zinc oxide (ITZO) may be included.
  • ITO indium tin oxide
  • IZO indium zinc oxide
  • ZnO zinc oxide
  • ITZO indium gallium zinc
  • IGZO indium gallium zinc oxide
  • ITZO indium tin zinc oxide
  • the third connection electrode CNE3 and the fourth connection electrode CNE4 include magnesium (Mg), aluminum (Al), silver (Ag), gold (Au), copper ( Cu), tin (Sn), platinum (Pt), palladium (Pd), nickel (Ni), neodymium (Nd), iridium (Ir), chromium (Cr), titanium (Ti) and their oxides or alloys. It may include opaque metals used alone or in combination.
  • the fourth via layer VIA4 (or via layer) may be positioned on the pixel circuit layer PCL.
  • the fourth via layer VIA4 may be an organic insulating layer including an organic material.
  • the fourth via layer VIA4 may include a polyacrylates resin (eg, polyacrylate resin), an epoxy resin, a phenolic resin, or a polyamide resin. (polyamides resin), polyimide resin (polyimides rein), unsaturated polyester resin (poly-phenylen ethers resin), poly-phenylene sulfide resin (poly-phenylene sulfides) resin), and benzocyclobutene resin.
  • the present invention is not limited thereto, and the fourth via layer VIA4 may include an inorganic material.
  • the fourth via layer VIA4 may include a negative photoresist material or may be a black pixel define layer made of the negative photoresist material. In one embodiment, the fourth via layer VIA4 may include the same organic material as the second bump BUM2 described below.
  • the fourth insulating layer INS4 may be positioned on the fourth via layer VIA4 to cover the fourth via layer VIA4 .
  • the fourth insulating layer INS4 may include an inorganic material.
  • the fourth insulating layer INS4 may include at least one of metal oxides such as silicon oxide (SiO x ), silicon nitride (SiN x ), silicon oxynitride (SiO x N y ), and aluminum oxide (AlO x ).
  • metal oxides such as silicon oxide (SiO x ), silicon nitride (SiN x ), silicon oxynitride (SiO x N y ), and aluminum oxide (AlO x ).
  • the present invention is not limited thereto, and the fourth insulating layer INS4 may include an organic material.
  • the first bump BUM1 may be positioned on the first connection electrode CNE1.
  • the second bump BUM2 may be positioned on the second connection electrode CNE2.
  • the first bump BUM1 may have a half-moon ellipse shape long in the third direction DR3 in cross section. Accordingly, the shape of the third connection electrode CNE3 covering the first bump BUM1 may correspond to the shape of the first bump BUM1. That is, in one embodiment, the third connection electrode CNE3 may have a long half-moon oval shape in cross section. However, the present invention is not limited thereto, and the shape of the first bump BUM1 may be variously modified. In one embodiment, the height hh1 of the first bump BUM1 may correspond to about 1.5 ⁇ m to about 3 ⁇ m, and the diameter dd1 of the first bump BUM1 may correspond to about 3 ⁇ m to about 6 ⁇ m. may apply.
  • the second bump BUM2 may have a half-moon ellipse shape long in the third direction DR3 in cross section. Accordingly, the shape of the fourth connection electrode CNE4 covering the second bump BUM2 may correspond to the shape of the second bump BUM2. That is, in one embodiment, the fourth connection electrode CNE4 may have a long half-moon oval shape in cross section.
  • the present invention is not limited thereto, and the shape of the second bump BUM2 may be variously modified.
  • the height hh2 of the second bump BUM2 to which the light emitting element LD is coupled may be lower than the height hh1 of the first bump BUM1, and the diameter of the second bump BUM2 ( dd2) may be greater than the diameter dd1 of the first bump BUM1.
  • the height hh2 of the second bump BUM2 may correspond to about 1.5 ⁇ m to about 3 ⁇ m, and the diameter dd2 of the second bump BUM2 may correspond to about 3 ⁇ m to about 6 ⁇ m. may apply.
  • the first bump BUM1 may include an organic material.
  • the first bump BUM1 may include a positive photoresist material.
  • the present invention is not limited thereto, and according to embodiments, the first bump BUM1 may include a metal material.
  • the second bump BUM2 may include an organic material different from that of the first bump BUM1.
  • the second bump BUM2 may include a negative photoresist material.
  • the present invention is not limited thereto, and according to embodiments, the second bump BUM2 may include a metal material having a smaller modulus of elasticity than the first bump BUM1. Also, the second bump BUM2 may include various organic materials having a smaller modulus of elasticity than the first bump BUM1.
  • the second bump BUM2 may include the same material as the fourth via layer VIA4 .
  • the present invention is not limited thereto, and the second bump BUM2 may include a material different from that of the fourth via layer VIA4 .
  • a material (or materials) constituting the first bump BUM1 and the second bump BUM2 will be described in detail with reference to FIGS. 8 to 17 .
  • the first bump BUM1 may include a material having a greater modulus of elasticity than the second bump BUM2. Accordingly, even when the same pressure is applied on the first bump BUM1 and the second bump BUM2, the second bump BUM2 may be deformed more than the first bump BUM1. That is, the amount of deformation of the second bump BUM2 may be greater than that of the first bump BUM1 under the same load and pressure.
  • the light emitting element LD when the light emitting element LD is coupled to the substrate SUB so that the first electrode EL1 and the second electrode EL2 face downward in the third direction DR3, contact with the second electrode EL2 Since the second bump BUM2 is deformed more than the first bump BUM1, despite the height difference (or step difference) between the first electrode EL1 and the second electrode EL2, the light emitting element LD and the Contact resistance between the pixel circuit layers PCL (or the circuit board or the substrate) may be reduced. Accordingly, bonding force between the light emitting element LD and the substrate may be strengthened.
  • the light emitting element LD may be positioned on the third connection electrode CNE3 and the fourth connection electrode CNE4.
  • the first electrode EL1 and the second electrode EL2 face the third connection electrode CNE3 and the fourth connection electrode CNE4 in the third direction DR3, respectively. Can be positioned to see. Since the semiconductor structure 10 of the light emitting device LD includes a mesa interface, the heights of the first electrode EL1 and the second electrode EL2 may be different.
  • the first electrode EL1 of the light emitting element LD may directly contact the third connection electrode CNE3 and may overlap the first bump BUM1.
  • the second electrode EL2 of the light emitting element LD may directly contact the fourth connection electrode CNE4 and may overlap the second bump BUM2.
  • the insulating film FIL may be positioned on the fourth insulating layer INS4 , the third connection electrode CNE3 , and the fourth connection electrode CNE4 .
  • the insulating film FIL may be positioned between the light emitting device LD and the circuit board.
  • the circuit board may refer to the substrate SUB, the pixel circuit layer PCL, and some display element layers DPL.
  • the insulating film FIL may be positioned between the light emitting element LD and the third and fourth connection electrodes CNE3 and CNE4 . That is, the insulating film FIL may be positioned between the light emitting element LD and the third connection electrode CNE3 to couple the light emitting element LD and the circuit board, and the light emitting element LD and the fourth connection electrode ( CNE4) may be positioned between the light emitting element LD and the circuit board.
  • the insulating film (FIL) may correspond to a non-conductive film (NCF).
  • NCF non-conductive film
  • the present invention is not limited thereto, and the insulating film FIL may correspond to various materials made of an insulating material and having bonding strength.
  • the display device includes a light emitting element LD by a first bump BUM1 , a second bump BUM2 , a third connection electrode CNE3 , a fourth connection electrode CNE4 , and an insulating film FIL. ) can be stably bonded to the circuit board.
  • FIG. 8 is a diagram for testing characteristics of materials constituting first bumps and second bumps of a pixel according to an exemplary embodiment
  • FIG. 9 is a graph for explaining results of the experiment of FIG. 8
  • FIG. This is a table to explain the results of the experiment in 8.
  • 11 is a diagram for testing characteristics of a material constituting a first bump and a second bump of a pixel according to an exemplary embodiment
  • FIG. 12 is a graph for explaining a result of the experiment of FIG. 11, and FIG. This is a table to explain the results of the experiment in 11.
  • 14 is a diagram for testing characteristics of materials constituting first bumps and second bumps of a pixel according to an exemplary embodiment
  • FIG. 15 is a graph for explaining the results of the experiment of FIG. 14, and FIG. This is a table to explain the results of the experiment in 14.
  • 17 is a graph illustrating a relationship between an indentation depth and a load according to materials constituting first bumps and second bumps of a pixel according to an
  • materials constituting the first bump and the second bump of a pixel according to an exemplary embodiment may be classified into a first embodiment, a second embodiment, and a third embodiment.
  • the material of each embodiment may be positioned on the base layer BSL of FIGS. 8, 11, and 14 as a bump layer BUML.
  • the bump layer BUML may be formed of the first embodiment and positioned on the base layer BSL
  • the bump layer BUML may be formed of the second embodiment and the base layer ( BSL)
  • the bump layer BUML can be configured as the third embodiment and positioned on the base layer BSL.
  • the base layer BSL may be glass
  • the bump layer BUML may be a single layer.
  • an object 810 having an inverted triangle shape in cross section is positioned on the bump layer BUML. Then, by applying a predetermined reference pressure (eg, a predetermined pressure) to the object 810 having an inverted triangular cross section (or having an inverted triangular cross sectional shape), the indentation depth according to the load of the bump layer BUML can be measured. there is.
  • a predetermined reference pressure eg, a predetermined pressure
  • an object 1110 having a circular cross-section is positioned on the bump layer BUML. Thereafter, a predetermined pressure may be applied to the object 1110 having a circular cross-section to measure the indentation depth according to the load of the bump layer BUML.
  • an object 1410 having a cylindrical shape is positioned on the bump layer BUML. Thereafter, a predetermined pressure may be applied to the object 1410 having a columnar shape to measure an indentation depth according to a load of the bump layer BUML.
  • the object 810 having an inverted triangle shape in cross section may have a smaller contact area with the top surface of the bump layer BUML than the object 1110 having a circular shape in cross section, and the object 1110 having a circular shape in cross section has a cylindrical shape.
  • An area in contact with the upper surface of the bump layer BUML may be smaller than that of the carrying object 1410 .
  • the first embodiment may correspond to a material constituting the first bump BUM1.
  • the first embodiment may correspond to a material using polyimide as a binder among positive photoresist materials.
  • the second and third embodiments may correspond to a material constituting the second bump BUM2.
  • the second and third embodiments may correspond to materials using cardo acrylate as a binder among negative photoresist materials.
  • the second and third embodiments may correspond to black pixel defining layers and may correspond to materials that transmit different wavelengths (eg, different wavelengths of light) according to initiators.
  • the black pixel defining layer refers to a black organic layer, and when the organic layer corresponds to the pixel defining layer included in the display element layer, the display element layer may include the black pixel defining layer.
  • the second embodiment can transmit short wavelengths (eg, about 365 nm), and the third embodiment can transmit both short and long wavelengths (eg, about 400 nm).
  • materials constituting the first embodiment, the second embodiment, and the third embodiment are not limited to the above-described examples.
  • the material forming the first embodiment is an organic material having a higher modulus of elasticity than the materials forming the second and third embodiments, the first bump BUM1 and the second bump (BUM2).
  • the indentation depth may be shallower than in the second and third embodiments even when the same load (or pressure) is applied.
  • the first embodiment may have greater hardness and elastic modulus than the second embodiment
  • the second embodiment may have greater hardness and elastic modulus than the third embodiment.
  • the first embodiment may have an indentation depth of about 0.14 ⁇ m when a load of 0.2 mN is applied
  • the second and third embodiments may have a depth of about 0.16 ⁇ m when a load of 0.2 mN is applied. It can have an indentation depth.
  • the results of the second embodiment and the third embodiment may be similar.
  • the deformation amount of the second bump BUM2 may be greater than that of the first bump BUM1 with respect to the same pressure. Accordingly, since the second bump BUM2 in contact with the second electrode EL2 is deformed more than the first bump BUM1, the height difference (or step difference) between the first electrode EL1 and the second electrode EL2 ), contact resistance between the light emitting element LD and the pixel circuit layer PCL (or circuit board or substrate) may be reduced. Accordingly, bonding force between the light emitting element LD and the substrate may be strengthened.
  • the indentation depth may be shallower than in the second and third embodiments even when the same load (or pressure) is applied.
  • the first embodiment may have an indentation depth of about 0.11 ⁇ m when a load of 0.2 mN is applied, and the second and third embodiments have a load of 0.2 mN. When applied, it may have an indentation depth of about 0.13 ⁇ m.
  • the results of the second embodiment and the third embodiment may be similar.
  • the deformation amount of the second bump BUM2 may be greater than that of the first bump BUM1 with respect to the same pressure. Accordingly, since the second bump BUM2 in contact with the second electrode EL2 is deformed more than the first bump BUM1, the height difference (or step difference) between the first electrode EL1 and the second electrode EL2 ), contact resistance between the light emitting element LD and the pixel circuit layer PCL (or circuit board or substrate) may be reduced. Accordingly, bonding force between the light emitting element LD and the substrate may be strengthened.
  • the indentation depth may be shallower than in the second and third embodiments even when the same load (or pressure) is applied. Further, when the bump layer BUML includes the second embodiment, the indentation depth may be shallower than that of the third embodiment even when the same load (or pressure) is applied.
  • the first embodiment may have an indentation depth of about 0.03 ⁇ m when a load of 1 mN is applied, and the second embodiment may have a depth of about 0.06 ⁇ m when a load of 1 mN is applied.
  • the third embodiment may have an indentation depth of about 0.08 ⁇ m when a load of 1 mN is applied.
  • the elastic strain has a smaller value (that is, the modulus of elasticity) even when the same load is applied than that of the second and third embodiments. ) has a large value)
  • the deformation amount of the second bump BUM2 may be greater than that of the first bump BUM1 with respect to the same pressure.
  • the second bump BUM2 in contact with the second electrode EL2 is deformed more than the first bump BUM1, the height difference (or step difference) between the first electrode EL1 and the second electrode EL2 ), contact resistance between the light emitting element LD and the pixel circuit layer PCL (or circuit board or substrate) may be reduced. Accordingly, bonding force between the light emitting element LD and the substrate may be strengthened.
  • materials constituting the first bump and the second bump of a pixel according to an exemplary embodiment may be classified into a first embodiment, a second embodiment, a third embodiment, and a fourth embodiment.
  • the first embodiment, the second embodiment, and the third embodiment may be the same as the first embodiment, the second embodiment, and the third embodiment described with reference to FIGS. 8 to 16 .
  • the fourth embodiment may correspond to a material constituting the second bump BUM2.
  • the fourth embodiment may correspond to a material using cardo acrylate and epoxy as a binder among negative photoresist materials.
  • the fourth embodiment may correspond to a black pixel defining layer (BPDL) and may correspond to a material that transmits different wavelengths according to an initiator.
  • the fourth embodiment can transmit a short wavelength (eg, about 350 nm).
  • the press-in depth may be shallow even when the same load is applied.
  • the first embodiment the first bump BUM1
  • the second bump BUM2 the fourth embodiment
  • the elastic strain is smaller than that of the fourth embodiment even when the same load is applied. (that is, because it has a large modulus of elasticity), the second bump BUM2 may have a greater amount of deformation with respect to the same pressure than the first bump BUM1.
  • the second electrode EL2 Since the second bump BUM2 in contact with the first bump BUM1 is deformed more than the first bump BUM1, despite the height difference (or step difference) between the first electrode EL1 and the second electrode EL2, the light emitting element ( Contact resistance between the LD) and the pixel circuit layer PCL (or the circuit board or the substrate) may be reduced, thereby enhancing bonding strength between the light emitting element LD and the substrate.
  • FIGS. 18 to 20 a manufacturing method of a display device according to an exemplary embodiment will be described with reference to FIGS. 18 to 20 .
  • 18 to 20 are cross-sectional views sequentially illustrating portions of a method of manufacturing a display device according to an exemplary embodiment.
  • a pixel circuit layer PCL including a transistor TR is formed on a substrate SUB, and first to fourth pixel circuit layers PCL are formed on the pixel circuit layer PCL.
  • connection electrodes CNE1, CNE2, CNE3, and CNE4, a first bump BUM1, a second bump BUM2, a fourth via layer VIA4 (or a via layer), and a fourth insulating layer INS4 are provided. May contain fire.
  • the first bump BUM1 may be provided on the first connection electrode CNE1, and the third connection electrode CNE3 covers the first bump BUM1 and overlaps at least a portion of the first connection electrode CNE1. can be provided.
  • the second bump BUM2 may be provided on the second connection electrode CNE2, and the fourth connection electrode CNE4 covers the second bump BUM2 and overlaps at least a portion of the fourth connection electrode CNE4. can be provided.
  • the first bump BUM1 and the second bump BUM2 may include materials having different modulus of elasticity.
  • the elastic modulus of the first bump BUM1 may be greater than that of the second bump BUM2.
  • the height hh1 of the first bump BUM1 may be the same as or similar to the height hh2 of the second bump BUM2, and the diameter dd1 of the first bump BUM1 may be equal to or less than the height hh2 of the second bump BUM2.
  • BUM2) may be the same as or similar to the diameter dd2. That is, before combining the light emitting device LD on the substrate SUB, the size and/or shape of the first bump BUM1 and the second bump BUM2 may be the same or similar.
  • the first bump BUM1 and the second bump BUM2 may include an organic material or a metal material. Since the material forming the first bump BUM1 and the second bump BUM2 is the same as that described in detail with reference to FIGS. 7 to 17 , the description will be omitted.
  • the second bump BUM2 and the fourth via layer VIA4 may include the same material.
  • the second bump BUM2 and the fourth via layer VIA4 may include a negative photoresist material.
  • the second bump BUM2 and the fourth via layer VIA4 may include the same material and be manufactured through the same process. Accordingly, in one embodiment, time and cost of manufacturing the display device may be reduced.
  • a light emitting element LD including a first electrode EL1 and a second electrode EL2 may be disposed on a substrate SUB.
  • the first electrode EL1 faces the first bump BUM1 and the third connection electrode CNE3 in the third direction DR3, and the second electrode EL2 faces the second bump.
  • BUM2 and the fourth connection electrode (CNE4) may be disposed to face each other.
  • the display device may couple the light emitting element LD and the substrate SUB by applying a predetermined reference (or predetermined) pressure in the third direction DR3 . Accordingly, the first electrode EL1 may directly contact the third connection electrode CNE3, and the second electrode EL2 may directly contact the fourth connection electrode CNE4.
  • the amount of deformation of the second bump BUM2 may be greater than that of the first bump BUM1. Accordingly, the second bump BUM2 overlapping the second electrode EL2 is deformed more than the first bump BUM1, so that the height difference (or step difference) between the first electrode EL1 and the second electrode EL2 ), the light emitting device LD may be stably coupled to the substrate SUB.
  • the height hh1 of the first bump BUM1 may be greater than the height hh2 of the second bump BUM2
  • the diameter dd1 of the first bump BUM1 is the diameter of the second bump BUM2. may be less than (dd2). That is, after the light emitting device LD is coupled to the substrate SUB, the size and/or shape of the first bump BUM1 and the second bump BUM2 may be changed.
  • an insulating film FIL including an insulating material may be formed between the light emitting element LD and the third and fourth connection electrodes CNE3 and CNE4 .
  • the insulating film FIL may be positioned between the light emitting element LD and the third connection electrode CNE3 to couple the light emitting element LD and the circuit board, and may connect the light emitting element LD and the fourth connection electrode CNE4. It may be positioned between the light emitting element LD and the circuit board.

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Abstract

다양한 실시예에 따른 표시 장치는 기판; 상기 기판 위에 위치하는 화소 회로층; 상기 화소 회로층 위에 위치하는 제1 연결 전극 및 제2 연결 전극; 상기 제1 연결 전극 위에 위치하는 제1 범프 및 상기 제2 연결 전극 위에 위치하는 제2 범프; 및 상기 제1 연결 전극과 전기적으로 연결되는 제1 전극 및 상기 제2 연결 전극과 전기적으로 연결되는 제2 전극을 포함하는 발광 소자를 포함하고, 상기 제1 범프 및 상기 제2 범프는 탄성 계수(modulus)가 상이한 물질을 포함한다.

Description

표시 장치 및 이의 제조 방법
본 발명은 표시 장치 및 이의 제조 방법에 관한 것이다.
정보 디스플레이에 관한 관심이 고조되고 휴대가 가능한 정보 매체를 이용하려는 요구가 높아지면서, 표시 장치에 대한 요구 및 상업화가 중점적으로 이루어지고 있다.
본 발명은, 발광 소자와 기판의 결합력을 강화시킬 수 있는 표시 장치 및 이의 제조 방법을 제공하는 것을 목적으로 한다.
본 발명의 일 실시예에 따른 표시 장치는 기판; 상기 기판 위에 위치하는 화소 회로층; 상기 화소 회로층 위에 위치하는 제1 연결 전극 및 제2 연결 전극; 상기 제1 연결 전극 위에 위치하는 제1 범프 및 상기 제2 연결 전극 위에 위치하는 제2 범프; 및 상기 제1 연결 전극과 전기적으로 연결되는 제1 전극 및 상기 제2 연결 전극과 전기적으로 연결되는 제2 전극을 포함하는 발광 소자를 포함하고, 상기 제1 범프 및 상기 제2 범프는 탄성 계수(modulus)가 상이한 물질을 포함한다.
상기 제1 범프의 탄성 계수는 상기 제2 범프의 탄성 계수보다 클 수 있다.
상기 제1 범프 및 상기 제2 범프는 유기 물질 또는 금속 물질을 포함할 수 있다.
상기 제1 범프는 포지티브(positve) 포토 레지스트 물질을 포함하고, 상기 제2 범프는 네거티브(negative) 포토 레지스트 물질을 포함할 수 있다.
상기 제2 범프의 높이는 상기 제1 범프의 높이보다 낮고, 상기 제2 범프의 지름은 상기 제1 범프의 지름보다 클 수 있다.
상기 발광 소자는, 높이가 다른 일면을 포함하고, 광을 방출하는 반도체 구조물; 상기 반도체 구조물의 일면 상에 위치하는 제1 전극; 및 상기 반도체 구조물의 일면 상에 위치하고, 상기 제1 전극과 상이한 제2 전극을 포함할 수 있다.
상기 제1 전극은 상기 반도체 구조물의 일면 상에서 높이가 낮은 부분에 위치하고, 상기 제2 전극은 상기 반도체 구조물의 일면 상에서 높이가 높은 부분에 위치할 수 있다.
상기 반도체 구조물은, 제1 반도체층; 상기 제1 반도체층의 일측 상에 배치되는 활성층; 및 상기 활성층의 일측 상에 배치되고, 상기 제1 반도체층과 상이한 타입의 제2 반도체층을 포함할 수 있다.
상기 화소 회로층은, 상기 기판 위에 위치하고, 반도체 패턴, 제1 소스 전극, 제1 드레인 전극, 및 게이트 전극을 포함하는 트랜지스터; 및 상기 트랜지스터 위에 위치하는 복수의 비아층을 포함하고, 상기 트랜지스터의 제1 드레인 전극은 상기 복수의 비아층의 컨택홀을 통해 상기 제1 연결 전극과 전기적으로 연결될 수 있다.
상기 제1 범프를 덮고, 상기 제1 연결 전극과 적어도 일부 중첩하는 제3 연결 전극; 및 상기 제2 범프를 덮고, 상기 제2 연결 전극과 적어도 일부 중첩하는 제4 연결 전극을 더 포함할 수 있다.
상기 발광 소자와 상기 제3 연결 전극 및 상기 제4 연결 전극 사이에 위치하는 절연 필름을 더 포함할 수 있다.
일 실시예에 따른 표시 장치는 기판; 상기 기판 위에 위치하는 화소 회로층; 상기 화소 회로층 위에 위치하는 비아층; 상기 화소 회로층 위에 위치하는 제1 연결 전극 및 제2 연결 전극; 상기 제1 연결 전극 위에 위치하는 제1 범프 및 상기 제2 연결 전극 위에 위치하는 제2 범프; 및 상기 제1 연결 전극과 전기적으로 연결되는 제1 전극 및 상기 제2 연결 전극과 전기적으로 연결되는 제2 전극을 포함하는 발광 소자를 포함하고, 상기 제1 범프 및 상기 제2 범프는 탄성 계수(modulus)가 상이한 물질을 포함하고, 상기 제2 범프 및 상기 비아층은 동일한 물질을 포함한다.
상기 제1 범프의 탄성 계수는 상기 제2 범프의 탄성 계수보다 클 수 있다.
상기 비아층, 상기 제1 범프, 및 상기 제2 범프는 유기 물질을 포함할 수 있다.
상기 제2 범프의 높이는 상기 제1 범프의 높이보다 낮고, 상기 제2 범프의 지름은 상기 제1 범프의 지름보다 클 수 있다.
상기 발광 소자는, 높이가 다른 일면을 포함하고, 광을 방출하는 반도체 구조물; 상기 반도체 구조물의 일면 상에 위치하는 제1 전극; 및 상기 반도체 구조물의 일면 상에 위치하고, 상기 제1 전극과 상이한 제2 전극을 포함할 수 있다.
상기 제1 전극은 상기 반도체 구조물의 일면 상에서 높이가 낮은 부분에 위치하고, 상기 제2 전극은 상기 반도체 구조물의 일면 상에서 높이가 높은 부분에 위치할 수 있다.
일 실시예에 따른 표시 장치의 제조 방법은 기판 상에 트랜지스터를 포함하는 화소 회로층, 상기 화소 회로층 상에 제1 연결 전극, 제2 연결 전극, 제1 범프, 제2 범프, 및 비아층을 제공하는 단계; 상기 기판 상에 제1 전극 및 제2 전극을 포함하는 발광 소자를 배치시키는 단계; 및 상기 발광 소자의 제1 전극은 상기 제1 범프와 중첩하고, 상기 발광 소자의 제2 전극은 상기 제2 범프와 중첩하도록, 상기 발광 소자와 상기 기판을 결합시키는 단계를 포함하고, 상기 제1 범프 및 상기 제2 범프는 탄성 계수(modulus)가 상이한 물질을 포함한다.
상기 발광 소자와 상기 기판을 결합시키기 전, 상기 제1 범프의 높이 및 상기 제2 범프의 높이는 동일할 수 있다.
상기 발광 소자와 상기 기판을 결합시킨 후, 상기 제1 범프의 높이 및 상기 제2 범프의 높이보다 높을 수 있다.
일 실시예에 따르면, 탄성 계수가 상이한 제1 범프 및 제2 범프를 포함하므로, 서로 다른 높이에 위치하는 제1 전극과 제2 전극을 포함하는 발광 소자와 기판의 결합력을 강화시킬 수 있다.
일 실시예에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 장치를 개략적으로 도시한 평면도이다.
도 2는 도 1의 표시 장치를 개략적으로 도시한 단면도이다.
도 3은 일 실시예에 따른 표시 장치로 구현될 수 있는 멀티 스크린 표시 장치를 도시한 평면도이다.
도 4는 일 실시예에 따른 표시 장치에 포함되는 한 화소의 전기적 연결 관계를 도시한 회로도이다.
도 5는 일 실시예에 따른 표시 장치에 포함되는 발광 소자를 도시한 단면도이다.
도 6 및 도 7은 일 실시예에 따른 표시 장치에 포함되는 화소를 개략적으로 도시한 단면도들이다.
도 8은 일 실시예에 따른 화소의 제1 범프 및 제2 범프를 이루는 물질의 특성을 실험하기 위한 도면이다.
도 9는 도 8의 실험에 의한 결과를 설명하기 위한 그래프이다.
도 10은 도 8의 실험에 의한 결과를 설명하기 위한 표이다.
도 11은 일 실시예에 따른 화소의 제1 범프 및 제2 범프를 이루는 물질의 특성을 실험하기 위한 도면이다.
도 12는 도 11의 실험에 의한 결과를 설명하기 위한 그래프이다.
도 13은 도 11의 실험에 의한 결과를 설명하기 위한 표이다.
도 14는 일 실시예에 따른 화소의 제1 범프 및 제2 범프를 이루는 물질의 특성을 실험하기 위한 도면이다.
도 15는 도 14의 실험에 의한 결과를 설명하기 위한 그래프이다.
도 16은 도 14의 실험에 의한 결과를 설명하기 위한 표이다.
도 17은 일 실시예에 따른 화소의 제1 범프 및 제2 범프를 이루는 물질에 따른 압입깊이 및 하중의 관계를 도시한 그래프이다.
도 18 내지 도 20은 일 실시예에 따른 표시 장치의 제조 방법 중 일부분을 순서대로 도시한 단면도들이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
요소 또는 층이 다른 요소 또는 층에 "켜져 있는", "연결된" 또는 "연결된" 것으로 참조될 때, 다른 요소 또는 층에 직접 연결되거나, 요소 또는 층 또는 하나 이상의 중간 요소 또는 층이 존재할 수도 있습니다. 요소 또는 층이 다른 요소 또는 층에 "직접 위에", "직접 연결됨" 또는 "직접 결합됨"으로 참조될 때 중간 요소 또는 층이 존재하지 않는다. 예를 들어, 제1 구성요소가 제2 구성요소에 "결합" 또는 "연결"되는 것으로 설명되는 경우, 제1 구성요소는 제2 구성요소에 직접 결합 또는 연결될 수 있거나, 제1 구성요소는 하나 이상의 중간 요소를 통해 제2 구성요소에 간접적으로 연결 또는 연결될 수 있다.
도면에서, 다양한 요소, 층 등의 치수는 예시의 명확성을 위해 과장되어 표현될 수 있다. 동일한 참조 번호는 동일한 요소를 나타낸다. 본 명세서에 사용된 바와 같이, "및/또는"이라는 용어는 관련된 나열된 항목 중 하나 이상의 모든 조합을 포함한다. 또한, 본 발명의 실시 예를 설명할 때 "~할 수 있다"의 사용은 "하나 이상의 본 발명의 실시 예"에 관한 것이다. 요소 목록 앞에 올 때 "최소한 하나"와 같은 표현 식은 전체 요소 목록을 수정하고 목록의 개별 요소를 수정하지 않는다. 본 명세서에 사용된 바와 같이, 용어 "사용하다", "사용하는" 및 "사용된"은 각각 용어 "활용하다", "이용하다" 및 "이용하다"와 동의어로 간주될 수 있다. 본 명세서에 사용된 바와 같이, "실질적으로", "약" 및 유사한 용어는 정도의 용어가 아닌 근사치의 용어로 사용되며, 이러한 용어는 해당 분야의 통상의 기술을 가진 자에 의해 인식될 측정 또는 계산된 값의 명백한 변동을 설명하기 위한 것이다.
본 명세서에서 사용된 용어는 본 발명의 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 본 명세서에 사용된 바와 같이, 단수 형태 "a" 및 "an"은 문맥이 명백하게 달리 지시하지 않는 한 복수 형태도 포함하는 것으로 의도된다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
이하, 본 발명의 실시예들과 관련된 도면들을 참고하여, 본 발명의 실시예에 따른 표시 장치에 대해 설명하도록 한다.
도 1은 일 실시예에 따른 표시 장치를 개략적으로 도시한 평면도이고, 도 2는 도 1의 표시 장치를 개략적으로 도시한 단면도이다.
도 1을 참조하면, 일 실시예에 따른 표시 장치(DD)는 영상을 표시하는 표시 영역(DA)과 영상을 표시하지 않는 비표시 영역(NDA)을 포함할 수 있다. 비표시 영역(NDA)은 표시 영역(DA)의 적어도 일측에 제공될 수 있고, 표시 영역(DA)을 둘러싸도록(예를 들어, 평면 상에서 볼 때 둘러싸거나 주변을 확장함) 제공될 수 있다. 실시예에 따라, 표시 영역(DA)의 형상과 비표시 영역(NDA)의 위치는 상대적으로 설계될 수 있다.
표시 장치(DD)는 각진 모서리를 가진 직사각형의 판상으로 제공될 수 있으나, 실시예에 따라, 표시 장치(DD)는 모서리부가 라운드(round) 형상을 가진 직사각형의 판상으로 구현될 수 있다. 또한, 본 발명이 이에 한정되는 것은 아니고 표시 장치(DD)는 다양한 형상으로 구현될 수 있다.
일 실시예에 따른 표시 장치(DD)는 스마트폰, 텔레비전, 태블릿 PC, 이동 전화기, 영상 전화기, 전자책 리더기, 데스크탑 PC, 랩탑 PC, 넷북 컴퓨터, 워크스테이션, 서버, PDA, PMP(portable multimedia player), MP3 플레이어, 의료기기, 카메라, 또는 웨어러블 표시 장치 등과 같이 적어도 일면에 표시면이 적용된 전자 장치에 적용될 수 있다.
또한, 일 실시예에 따른 표시 장치(DD)는 초소형 발광 다이오드 표시 패널(nano-scale or micro-scale LED Display panel), 양자점 유기 발광 표시 패널(quantum dot organic light emitting display panel, QD OLED panel) 등 중 어느 하나와 같은 자발광이 가능한 표시 패널을 포함할 수 있다.
표시 장치(DD)는 기판(SUB) 및 기판(SUB) 상에 배치된 복수의 화소(PXL)를 포함할 수 있다.
기판(SUB)은 표시 장치(DD)의 베이스 부재를 구성할 수 있다. 실시예에 따라, 기판(SUB)은 경성(Rigid) 또는 가요성(Flexible)의 기판이나 필름일 수 있으며, 그 재료나 물성이 특별히 한정되지는 않는다. 일 예로, 기판(SUB)은 유리 또는 강화 유리를 포함하는(또는 이루어진) 경성 기판, 플라스틱 또는 금속을 포함하는(또는 이루어진) 연성 기판(또는, 박막 필름), 또는 적어도 한 층의 절연막일 수 있으며, 그 재료 및/또는 물성이 특별히 한정되지는 않는다.
복수의 화소(PXL)는 표시 영역(DA)에 위치할 수 있고, 비표시 영역(NDA)에는 표시 영역(DA)의 화소(PXL)들에 연결되는 배선들, 패드들, 구동 회로 등이 선택적으로 위치할 수 있다.
도 1에는 하나의 화소(PXL)만이 도시되었으나, 실질적으로 복수의 화소(PXL)가 표시 영역(DA)에 분산되어 배치될 수 있다. 일 예로, 화소(PXL)들은 매트릭스, 스트라이프 등의 배열 구조로 표시 영역(DA)에 배치될 수 있다. 다만, 본 발명이 이에 한정되지는 않는다.
도 2를 참조하면, 표시 장치(DD)는 기판(SUB) 상에 순차적으로 위치한 화소 회로층(PCL), 표시 소자층(DPL), 및 커버층(CVL)을 포함할 수 있다.
화소 회로층(PCL)은 기판(SUB) 상에 위치하며, 복수의 트랜지스터, 커패시터, 및 복수의 트랜지스터에 접속된 신호 라인들을 포함할 수 있다. 예를 들어, 각 트랜지스터는 반도체 패턴, 게이트 전극, 소스 전극과 드레인 전극이 절연층을 사이에 두고 차례로 적층된 형태일 수 있다.
표시 소자층(DPL)은 화소 회로층(PCL) 상에 위치하며, 발광 소자들을 포함할 수 있다. 예를 들어, 발광 소자는 무기 발광 소자, 또는 양자점을 이용하여 출사되는 광의 파장을 변화시켜 발광하는 발광 소자일 수도 있다.
커버층(CVL)은 표시 소자층(DPL) 위에 위치할 수 있다. 커버층(CVL)은 봉지 기판이거나 다층막으로 이루어진 봉지막의 형태일 수 있다. 커버층(CVL)이 봉지막의 형태인 경우, 무기막, 유기막, 및 무기막이 차례로 적층된 형태일 수 있다. 커버층(CVL)은 외부의 공기 및 수분이 표시 소자층(DPL) 및 화소 회로층(PCL)으로 침투되는 것을 방지하거나 실질적으로 방지할 수 있다.
실시예에 따라, 커버층(CVL)은 열 및/또는 광 경화성 수지를 포함하여(또는 이루어져) 액상 형태로 기판(SUB) 상에 코팅된 후, 열 및/또는 광을 이용한 경화 공정에 의해 경화될 수 있다. 이때, 커버층(CVL)은 발광 소자를 보호함과 동시에 발광 소자를 안정적으로 고정시킬 수 있다.
또한, 커버층(CVL)은 반사방지 필름(AR, Anti-Reflective film)을 포함할 수 있다.
도 3은 일 실시예에 따른 표시 장치로 구현될 수 있는 멀티 스크린 표시 장치를 도시한 평면도이다.
도 3을 참조하면, 일 실시예에 따른 표시 장치는 복수의 표시 장치를 포함하는 멀티 스크린 표시 장치(TDD)일 수 있다.
멀티 스크린 표시 장치(TDD)(타일드 디스플레이(Tiled display)라고도 함)는 제1 방향(DR1) 및 제2 방향(DR2)을 따라 매트릭스 형태로 배열된 복수의 표시 장치(DD1, DD2, DD3, DD4)를 포함할 수 있다. 여기서, 하나의 표시 장치(DD1)는 전술한 도 1 및 도 2의 표시 장치(DD)일 수 있다.
복수의 표시 장치(DD1, DD2, DD3, DD4)는 개별 영상을 표시하거나, 하나의 영상을 분할하여 표시할 수 있다. 복수의 표시 장치(DD1, DD2, DD3, DD4)는 서로 동일한 종류, 구조, 크기, 또는 방식의 표시 패널들을 포함할 수 있으나, 본 발명이 이에 한정되지 않는다.
복수의 표시 장치(DD1, DD2, DD3, DD4)는 하나의 멀티 스크린 표시 장치(TDD)를 구성할 수 있도록, 복수의 표시 장치(DD1, DD2, DD3, DD4) 하부에 위치할 수 있는 하우징(미도시)에 의해 물리적으로 결합될 수 있다.
복수의 표시 장치(DD1, DD2, DD3, DD4)는 다양한 형상으로 구현될 수 있다. 도 3에서는 복수의 표시 장치(DD1, DD2, DD3, DD4)가 직사각형의 판 형상을 가지는 것으로 도시되었으나, 본 발명은 이에 한정되지 않고, 복수의 표시 장치(DD1, DD2, DD3, DD4)는 각각 원형 또는 타원형 등의 형상을 가질 수도 있다.
이하에서는, 도 4를 참조하여 일 실시예에 따른 표시 장치에 포함되는 화소에 관하여 살펴본다.
도 4는 일 실시예에 따른 표시 장치에 포함되는 한 화소의 전기적 연결 관계를 도시한 회로도이다.
도 4를 참조하면, 일 실시예에 따른 한 화소(PXL)는 데이터 신호에 대응하는 휘도의 광을 생성하는 발광 유닛(EMU) 및 발광 유닛(EMU)을 구동하기 위한 화소 회로(PXC)를 포함할 수 있다.
발광 유닛(EMU)은 제1 구동 전원(VDD)의 전압이 인가되는 제1 전원 배선(PL1)과 제2 구동 전원(VSS)의 전압이 인가되는 제2 전원 배선(PL2) 사이에 연결된 발광 소자(LD)를 포함할 수 있다.
발광 소자(LD)는 제1 전원 배선(PL1)을 통해 제1 구동 전원(VDD)에 접속된 제2 전극(EL2) 및 제2 전원 배선(PL2)을 통해 제2 구동 전원(VSS)에 접속된 제1 전극(EL1)을 포함할 수 있다. 일 실시예에 있어서, 제1 전극(EL1)은 캐소드일 수 있고, 제2 전극(EL2)은 애노드일 수 있다.
발광 소자(LD)는 후술하는 화소 회로(PXC)를 통해 공급되는 구동 전류에 대응하는 휘도로 발광할 수 있다. 예를 들어, 각각의 프레임 기간 동안 화소 회로(PXC)는 해당 프레임 데이터의 계조 값에 대응하는 구동 전류를 발광 유닛(EMU)으로 공급할 수 있다. 발광 유닛(EMU)으로 공급된 구동 전류는 발광 소자(LD)에 흐를 수 있고, 발광 소자(LD)는 구동 전류에 상응하는 휘도로 발광할 수 있다.
화소 회로(PXC)는 스캔 라인(Si) 및 데이터 라인(Dj)에 접속될 수 있다. 여기서, 화소(PXL)가 표시 영역(DA, 도 1 참조)의 i(i는 자연수)번째 행 및 j(j는 자연수)번째 열에 배치되었다고 할 때, 화소 회로(PXC)는 표시 영역(DA)의 i번째 스캔 라인(Si) 및 j번째 데이터 라인(Dj)에 접속될 수 있다.
또한, 화소 회로(PXC)는 제1 트랜지스터(T1), 제2 트랜지스터(T2), 및 스토리지 커패시터(Cst)를 포함할 수 있다.
제1 트랜지스터(T1)는 발광 유닛(EMU)으로 인가되는 구동 전류를 제어하기 위한 구동 트랜지스터로써, 발광 유닛(EMU)과 제2 구동 전원(VSS) 사이에 연결될 수 있다. 구체적으로, 제1 트랜지스터(T1)의 제1 단자는 발광 유닛(EMU)과 연결되고, 제1 트랜지스터(T1)의 제2 단자는 제2 전원 배선(PL2)을 통하여 제2 구동 전원(VSS)에 연결되며, 제1 트랜지스터(T1)의 게이트 전극은 제1 노드(N1)에 연결될 수 있다. 제1 트랜지스터(T1)는 제1 노드(N1)에 인가되는 전압에 따라, 제1 구동 전원(VDD)에서 발광 유닛(EMU)으로 흐르는 구동 전류의 양을 제어할 수 있다. 일 실시예에 있어서, 제1 트랜지스터(T1)의 제1 단자는 드레인 전극일 수 있고, 제1 트랜지스터(T1)의 제2 단자는 소스 전극일 수 있다.
제2 트랜지스터(T2)는 스캔 라인(Si)으로 인가되는 스캔 신호에 응답하여 화소(PXL)를 선택하고, 화소(PXL)를 활성화하는 스위칭 트랜지스터로써, 데이터 라인(Dj)과 제1 노드(N1) 사이에 연결될 수 있다. 제2 트랜지스터(T2)의 제1 단자는 데이터 라인(Dj)에 연결되고, 제2 트랜지스터(T2)의 제2 단자는 제1 노드(N1)에 연결되며, 제2 트랜지스터(T2)의 게이트 전극은 스캔 라인(Si)에 연결될 수 있다.
제2 트랜지스터(T2)는 스캔 라인(Si)으로부터 게이트-온 전압(일 예로, 하이 레벨 전압)의 스캔 신호가 공급될 때 턴-온되어 데이터 라인(Dj)과 제1 노드(N1)를 전기적으로 연결할 수 있다. 제1 노드(N1)는 제2 트랜지스터(T2)의 제2 단자와 제1 트랜지스터(T1)의 게이트 전극이 연결된 지점으로써, 제2 트랜지스터(T2)는 제1 트랜지스터(T1)의 게이트 전극에 데이터 신호를 전달할 수 있다.
스토리지 커패시터(Cst)의 일 전극(STE1)(또는 제1 스토리지 전극)은 제2 구동 전원(VSS)에 접속될 수 있고, 다른 전극(STE2)(또는 제2 스토리지 전극)은 제1 노드(N1)에 접속될 수 있다. 이와 같은 스토리지 커패시터(Cst)는 제1 노드(N1)로 공급되는 데이터 신호에 대응하는 전압을 충전하고, 다음 프레임의 데이터 신호가 공급될 때까지 충전된 전압을 유지할 수 있다.
본 발명은 도 4에 도시된 구조에 한정되는 것이 아니며 화소 회로(PXC)의 구조는 다양하게 변경 실시될 수 있다. 실시예에 따라, 화소 회로(PXC)는 도 4에 도시된 트랜지스터 이외에 센싱 트랜지스터, 발광 제어 트랜지스터, 기생 커패시터 등을 더 포함할 수 있다.
이하에서는, 도 5를 참조하여 도 4에서 설명한 발광 소자에 관하여 상세히 살펴본다.
도 5는 일 실시예에 따른 표시 장치에 포함되는 발광 소자를 도시한 단면도이다.
도 5를 참조하면, 일 실시예에 따른 발광 소자(LD)는 반도체 구조물(10), 제1 전극(EL1), 및 제2 전극(EL2)을 포함할 수 있다.
반도체 구조물(10)은 제1 전극(EL1)과 제2 전극(EL2) 사이에 흐르는 전류에 따른 전자와 정공의 재결합에 따라 광을 방출할 수 있다. 이러한 원리를 이용하여 발광 소자(LD)는 반도체 구조물(10)의 발광이 제어됨으로써, 다양한 표시 장치(또는, 발광 장치)의 광원(또는 발광원)으로 이용될 수 있다.
제1 반도체층(11)은 일 예로 적어도 하나의 n형 반도체층을 포함할 수 있다. 예를 들어, 제1 반도체층(11)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 어느 하나의 반도체 재료를 포함하며, Si, Ge, Sn 등과 같은 제1 도전성의 도펀트(또는 n형 도펀트)가 도핑된 n형 반도체층일 수 있다. 다만, 제1 반도체층(11)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질로 제1 반도체층(11)을 구성할 수 있다. 본 발명의 일 실시예에 있어서, 제1 반도체층(11)은 제1 도전성의 도펀트(또는 n형 도펀트)가 도핑된 질화갈륨(GaN) 반도체 물질을 포함할 수 있다.
활성층(12)은 제1 반도체층(11)의 일측 상에 배치되며, 단일 또는 다중 양자 우물(multi quantum wells) 구조로 형성될 수 있다. 일 예로, 활성층(12)이 다중 양자 우물 구조로 형성되는 경우, 활성층(12)은 장벽층(barrier layer), 스트레인 강화층(strain reinforcing layer), 및 웰층(well layer)이 하나의 유닛으로 주기적으로 반복 적층될 수 있다. 스트레인 강화층은 장벽층보다 더 작은 격자 상수(lattice constant)를 가져 웰층에 인가되는 압축 스트레인을 더 강화할 수 있다. 다만, 활성층(12)의 구조는 상술한 실시예에 한정되지 않으며, 실시예에 따라 다양하게 변경될 수 있다.
활성층(12)은 약 400nm 내지 약 900nm 정도의 파장을 갖는 광을 방출할 수 있으며, 이중 헤테로 구조(double hetero structure)를 사용할 수 있다. 일 실시예에서, 활성층(12)의 상부 및/또는 하부에는 도전성의 도펀트가 도핑된 클래드층(clad layer)이 형성될 수도 있다. 일 예로, 클래드층은 AlGaN층 또는 InAlGaN층으로 형성될 수 있다. 실시예에 따라, AlGaN, InAlGaN 등의 물질이 활성층(12)을 형성하는 데에 이용될 수 있으며, 이 외에도 다양한 물질이 활성층(12)을 구성할 수 있다. 활성층(12)은 제1 반도체층(11)과 접촉하는 제1 면 및 제2 반도체층(13)과 접촉하는 제2 면을 포함할 수 있다.
제2 반도체층(13)은 제1 반도체층(11)과 상이한 타입의 반도체층을 포함할 수 있다. 일 예로, 제2 반도체층(13)은 적어도 하나의 p형 반도체층을 포함할 수 있다. 예를 들어, 제2 반도체층(13)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 적어도 하나의 반도체 재료를 포함하며, Mg 등과 같은 제2 도전성의 도펀트(또는 p형 도펀트)가 도핑된 p형 반도체층을 포함할 수 있다. 다만, 제2 반도체층(13)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질이 제2 반도체층(13)을 구성할 수 있다. 일 실시예에서, 제2 반도체층(13)은 제2 도전성의 도펀트(또는 p형 도펀트)가 도핑된 질화갈륨(GaN) 반도체 물질을 포함할 수 있다.
제2 반도체층(13)은 활성층(12)의 일측 상에 배치되고, 활성층(12)의 상부 면과 접촉하는 하부 면과 제2 전극(EL2)과 접촉하는 상부 면을 포함할 수 있다. 제2 반도체층(13)은 활성층(12)에 정공을 제공할 수 있다.
반도체 구조물(10)을 형성하기 위하여, 상술한 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13) 각각은 반도체 기판 상에 순차적으로 적층된 구조로 제공될 수 있다. 여기서, 반도체 기판은 사파이어 기판(sapphire substrate) 또는 실리콘 기판 등의 반도체 물질을 포함할 수 있다. 이러한 반도체 기판은 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13) 각각을 성장시키기 위한 성장용 기판으로 사용된 후, 기판 분리 공정에 의해 제1 반도체층(11)으로부터 분리될 수 있다. 여기서, 기판 분리 공정은 레이저 리프트 오프(Laser Lift Off) 또는 케미컬 리프트 오프(Chemical Lift Off) 등이 될 수 있다. 이에 따라, 반도체 구조물(10)에서 성장용 반도체 기판이 제거됨에 따라 반도체 구조물(10)은 얇은 두께를 가질 수 있다. 일 실시예에서, 반도체 구조물(10)은 마이크로 스케일 정도로 작은 크기를 가질 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
일 실시예에서, 반도체 구조물(10)은 높이가 다른 일면 및 이러한 일면을 연장하는 빗면으로 형성된 메사(mesa) 계면을 포함할 수 있다. 메사 계면은 식각 공정을 진행하여 제2 반도체층(13), 활성층(12), 및 제1 반도체층(11) 각각의 일부를 제거함으로써 형성될 수 있다. 이에 따라, 활성층(12) 및/또는 제2 반도체층(13)의 측면이 외부로 노출될 수 있다. 여기서, 식각 공정은 일 예로 건식 식각 공정일 수 있다.
제1 전극(EL1)은 반도체 구조물(10)의 일면 상에 위치할 수 있다. 제1 전극(EL1)은 반도체 구조물(10)의 일면 상에서 높이가 낮은 부분에 위치할 수 있다. 구체적으로, 제1 전극(EL1)은 활성층(12) 및 제2 반도체층(13)과 전기적으로 분리되도록 제1 반도체층(11) 상에 위치할 수 있다. 도 5에서 제1 전극(EL1)은 제1 반도체층(11)의 상면 일부분에 위치하는 것으로 도시되었으나, 제1 전극(EL1)의 크기는 다양하게 변형될 수 있다. 실시예에 따라, 제1 전극(EL1)의 가장자리는 제1 반도체층(11)의 가장자리와 동일 선상에 위치할 수도 있다.
일 실시예에서, 제1 전극(EL1)은 발광 소자(LD)의 본딩 결합을 위한 제1 범프(도 7 참조)와 중첩할 수 있다.
제2 전극(EL2)은 반도체 구조물(10)의 일면 상에 위치할 수 있다. 제2 전극(EL2)은 반도체 구조물(10)의 일면 상에서 높이가 높은 부분에 위치할 수 있다. 구체적으로, 제2 전극(EL2)은 제2 반도체층(13) 상에 위치할 수 있다. 도 5에서 제2 전극(EL2)은 제2 반도체층(13)의 상면 일부분에 위치하는 것으로 도시되었으나, 제2 전극(EL2)의 크기는 다양하게 변형될 수 있다. 실시예에 따라, 제2 전극(EL2)은 제2 반도체층(13)의 상면과 완전히 중첩하도록 위치할 수도 있다.
일 실시예에서, 제2 전극(EL2)은 발광 소자(LD)의 본딩 결합을 위한 제2 범프(도 7 참조)와 중첩할 수 있다.
제1 전극(EL1)은 제1 반도체층(11)과 오믹 컨택하는 컨택 전극일 수 있고, 제2 전극(EL2)은 제2 반도체층(13)과 오믹 컨택하는 컨택 전극일 수 있다. 실시예에 따라, 제1 및 제2 전극들(EL1, EL2)은 쇼트키(schottky) 컨택 전극일 수도 있다.
제1 전극(EL1) 및 제2 전극(EL2)은 도전성 물질을 포함할 수 있다. 예를 들어, 제1 전극(EL1) 및 제2 전극(EL2)은 크롬(Cr), 타이타늄(Ti), 알루미늄(Al), 금(Au), 니켈(Ni), 및 이들의 산화물 또는 합금 등을 단독 또는 혼합하여 사용한 불투명 금속을 포함할 수 있으나, 본 발명이 이에 한정되지 않는다. 실시예에 따라, 제1 전극(EL1) 및 제2 전극(EL2)은 인듐 주석 산화물(indium tin oxide, ITO), 인듐 아연 산화물(indium zinc oxide, IZO), 아연 산화물(zinc oxide, ZnO), 인듐 갈륨 아연 산화물(indium gallium zinc oxide, IGZO), 인듐 주석 아연 산화물(indium tin zinc oxide, ITZO)과 같은 투명 도전성 산화물을 포함할 수도 있다.
이하에서는, 도 6 및 도 7을 참조하여, 일 실시예에 따른 표시 장치의 구체적인 구성을 살펴본다.
도 6 및 도 7은 일 실시예에 따른 표시 장치에 포함되는 화소를 개략적으로 도시한 단면도들이다.
도 6 및 도 7을 참조하면, 일 실시예에 따른 표시 장치에 포함되는 한 화소(PXL)는 기판(SUB), 화소 회로층(PCL), 및 표시 소자층(DPL)을 포함할 수 있다.
기판(SUB)은 경성(Rigid) 또는 가요성(Flexible)의 베이스층일 수 있다. 예를 들면, 기판(SUB)이 경성인 경우, 기판(SUB)은 유리 기판, 석영 기판, 유리 세라믹 기판, 결정질 유리 기판 등으로 구현될 수 있다. 기판(SUB)이 가요성인 경우, 기판(SUB)은 폴리이미드(polyimide), 폴리아마이드(polyamide) 등을 포함하는 고분자 유기물 기판, 플라스틱 기판 등으로 구현될 수 있다.
화소 회로층(PCL)은 기판(SUB) 위에 위치한다.
화소 회로층(PCL)은 적어도 하나의 트랜지스터 이에 연결되는 복수의 배선들을 포함할 수 있다. 또한, 화소 회로층(PCL)은 기판(SUB)의 일면 상에 순차적으로 적층된 버퍼층(BFL), 복수의 절연층(GI1, GI2, ILD, INS1, INS2, INS3), 및 복수의 비아층(VIA1, VIA2, VIA3)을 포함할 수 있다.
버퍼층(BFL)은 기판(SUB)을 덮도록, 기판(SUB) 위에 위치한다. 버퍼층(BFL)은 불순물이 외부로부터 화소 회로층(PCL)으로 확산되는 것을 방지할 수 있다. 버퍼층(BFL)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 및 알루미늄 산화물(AlOx) 등과 같은 금속 산화물 중 적어도 하나를 포함할 수 있다. 실시예에 따라, 버퍼층(BFL)은 생략될 수도 있다. 또한, 기판(SUB)과 버퍼층(BFL) 사이에는 하부 금속층이 위치할 수도 있다.
트랜지스터(TR)는 반도체 패턴(ACT), 게이트 전극(GAT), 제1 소스 전극(TE1), 및 제1 드레인 전극(TE2)을 포함할 수 있다.
반도체 패턴(ACT)은 버퍼층(BFL) 위에 위치한다. 반도체 패턴(ACT)은 채널 영역과 채널 영역의 양측(예: 반대 측들)에 위치하는 소스 영역 및 드레인 영역을 포함할 수 있다. 반도체 패턴(ACT)의 소스 영역은 제1 소스 전극(TE1)에 전기적으로 연결될 수 있고, 드레인 영역은 제1 드레인 전극(TE2)에 전기적으로 연결될 수 있다. 즉, 소스 영역 및 드레인 영역은 확장되어 각각 컨택 개구들(예: 컨택 홀)을 통해 다른 층의 전극들과 전기적으로 연결될 수 있다.
반도체 패턴(ACT)은 다결정 실리콘(polysilicon), 비정질 실리콘(amorphous silicon), 및 산화물(oxide) 반도체 중 적어도 하나를 포함할 수 있다.
복수의 절연층(GI1, GI2, ILD, INS1, INS2, INS3) 중 제1 게이트 절연층(GI1)은 반도체 패턴(ACT) 및 버퍼층(BFL) 위에 위치한다. 제1 게이트 절연층(GI1)은 반도체 패턴(ACT) 및 버퍼층(BFL)을 덮는다.
제1 게이트 절연층(GI1)은 무기 물질을 포함할 수 있다. 일 예로, 제1 게이트 절연층(GI1)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 및 알루미늄 산화물(AlOx) 중 적어도 하나를 포함할 수 있다. 실시예에 따라, 제1 게이트 절연층(GI1)은 유기 물질을 포함할 수도 있다.
게이트 전극(GAT)은 제1 게이트 절연층(GI1) 위에 위치한다. 게이트 전극(GAT)은 반도체 패턴(ACT)의 채널 영역과 중첩하도록 위치할 수 있다.
제1 게이트 절연층(GI1) 위에는 제1 커패시터 전극(CE1)이 위치할 수 있다. 제1 커패시터 전극(CE1)은 후술하는 제2 커패시터 전극(CE2)과 함께 커패시터(C)를 형성할 수 있다.
복수의 절연층(GI1, GI2, ILD, INS1, INS2, INS3) 중 제2 게이트 절연층(GI2)은 게이트 전극(GAT) 및 제1 게이트 절연층(GI1) 위에 위치한다. 제2 게이트 절연층(GI2)은 게이트 전극(GAT) 및 제1 게이트 절연층(GI1)을 덮는다.
제2 게이트 절연층(GI2)은 제1 게이트 절연층(GI1)과 동일한 물질을 포함할 수 있고, 일 예로, 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 및 알루미늄 산화물(AlOx) 중 적어도 하나를 포함할 수 있다.
제2 게이트 절연층(GI2) 위에는 제2 커패시터 전극(CE2)이 위치할 수 있다.
복수의 절연층(GI1, GI2, ILD, INS1, INS2, INS3) 중 층간 절연층(ILD)은 제2 게이트 절연층(GI2) 위에 위치한다. 층간 절연층(ILD)은 제2 게이트 절연층(GI2) 및 제2 커패시터 전극(CE2)을 덮는다. 층간 절연층(ILD)은 제2 게이트 절연층(GI2)과 동일한 물질을 포함할 수 있고, 무기 물질 또는 유기 물질을 포함할 수 있다.
제1 소스 전극(TE1) 및 제1 드레인 전극(TE2)은 층간 절연층(ILD) 위에 위치한다. 여기서, 제1 소스 전극(TE1)은 전술한 도 4의 제1 트랜지스터(T1)의 제2 단자와 동일한 구성일 수 있고, 제1 드레인 전극(TE2)은 제1 트랜지스터(T1)의 제1 단자와 동일한 구성일 수 있다.
제1 드레인 전극(TE2)은 후술하는 제1 비아층(VIA1)의 제1 컨택 개구(예: 제1 컨택 홀)(CH1), 제1 브릿지 전극(BRD1), 제2 비아층(VIA2)의 제2 컨택 개구(예: 제2 컨택 홀)(CH2), 제2 브릿지 전극(BRD2), 제3 비아층(VIA3)의 제3 컨택 개구(예: 제3 컨택 홀)(CH3), 제1 연결 전극(CNE1), 및 제3 연결 전극(CNE3)을 통해 발광 소자(LD)의 제1 전극(EL1)과 전기적으로 연결될 수 있다. 이에 따라, 트랜지스터(TR)는 제1 전극(EL1)에 제2 구동 전원(VSS, 도 4 참조)의 전압을 전달할 수 있다.
복수의 비아층(VIA1, VIA2, VIA3) 중 제1 비아층(VIA1)은 제1 소스 전극(TE1), 제1 드레인 전극(TE2), 및 층간 절연층(ILD) 위에 위치한다. 제1 비아층(VIA1)은 제1 소스 전극(TE1), 제1 드레인 전극(TE2), 및 층간 절연층(ILD)을 덮는다.
제1 비아층(VIA1)은 적어도 하나의 유기 절연층을 포함할 수 있다. 제1 비아층(VIA1)은 단일막 또는 다중막으로 구성될 수 있으며, 무기 절연 물질, 유기 절연 물질을 포함할 수 있다. 예를 들면, 제1 비아층(VIA1)은 아크릴계 수지(polyacrylates resin), 에폭시계 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 및 폴리이미드계 수지(polyimides rein) 중 적어도 하나를 포함할 수 있다.
제1 비아층(VIA1)의 제1 컨택홀(CH1)은 제1 드레인 전극(TE2)과 제1 브릿지 전극(BRD1)을 물리적 및/또는 전기적으로 연결할 수 있다.
복수의 절연층(GI1, GI2, ILD, INS1, INS2, INS3) 중 제1 절연층(INS1)은 제1 비아층(VIA1) 위에 위치한다. 제1 절연층(INS1)은 무기 물질을 포함할 수 있다. 일 예로, 제1 절연층(INS1)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 및 알루미늄 산화물(AlOx) 중 적어도 하나를 포함할 수 있다. 실시예에 따라, 제1 절연층(INS1)은 유기 물질을 포함할 수도 있다.
제1 절연층(INS1)의 제1 컨택홀(CH1)은 제1 드레인 전극(TE2)과 제1 브릿지 전극(BRD1)을 물리적 및/또는 전기적으로 연결할 수 있다.
제1 브릿지 전극(BRD1)은 제1 절연층(INS1) 위에 위치한다.
복수의 비아층(VIA1, VIA2, VIA3) 중 제2 비아층(VIA2)은 제1 절연층(INS1) 및 제1 브릿지 전극(BRD1) 위에 위치한다. 제2 비아층(VIA2)은 제1 비아층(VIA1)과 동일한 물질을 포함할 수 있다. 예를 들면, 제2 비아층(VIA2)은 아크릴계 수지(polyacrylates resin), 에폭시계 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 및 폴리이미드계 수지(polyimides rein) 중 적어도 하나를 포함할 수 있다.
제2 비아층(VIA2)의 제2 컨택홀(CH2)은 제1 브릿지 전극(BRD1)과 제2 브릿지 전극(BRD2)을 물리적 및/또는 전기적으로 연결할 수 있다.
복수의 절연층(GI1, GI2, ILD, INS1, INS2, INS3) 중 제2 절연층(INS2)은 제2 비아층(VIA2) 위에 위치한다. 제2 절연층(INS2)은 제1 절연층(INS1)과 동일한 물질을 포함할 수 있다. 예를 들면, 제2 절연층(INS2)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 및 알루미늄 산화물(AlOx) 중 적어도 하나를 포함할 수 있다. 실시예에 따라, 제2 절연층(INS2)은 유기 물질을 포함할 수도 있다.
제2 절연층(INS2)의 제2 컨택홀(CH2)은 제1 브릿지 전극(BRD1)과 제2 브릿지 전극(BRD2)을 물리적 및/또는 전기적으로 연결할 수 있다.
제2 브릿지 전극(BRD2)은 제2 절연층(INS2) 위에 위치한다. 또한, 구동 전압 배선(DVL)은 제2 절연층(INS2) 위에 위치한다.
복수의 비아층(VIA1, VIA2, VIA3) 중 제3 비아층(VIA3)은 제2 절연층(INS2), 제2 브릿지 전극(BRD2), 및 구동 전압 배선(DVL) 위에 위치한다. 제3 비아층(VIA3)은 제2 비아층(VIA2)과 동일한 물질을 포함할 수 있다. 예를 들면, 제3 비아층(VIA3)은 아크릴계 수지(polyacrylates resin), 에폭시계 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 및 폴리이미드계 수지(polyimides rein) 중 적어도 하나를 포함할 수 있다.
제3 비아층(VIA3)의 제3 컨택홀(CH3)은 제2 브릿지 전극(BRD2)과 후술하는 제1 연결 전극(CNE1)을 물리적 및/또는 전기적으로 연결할 수 있다. 또한, 제3 비아층(VIA3)의 제4 컨택 개구(예: 제4 컨택 홀)(CH4)은 구동 전압 배선(DVL)과 후술하는 제2 연결 전극(CNE2)을 물리적 및/또는 전기적으로 연결할 수 있다.
복수의 절연층(GI1, GI2, ILD, INS1, INS2, INS3) 중 제3 절연층(INS3)은 제3 비아층(VIA3) 위에 위치한다. 제3 절연층(INS3)은 제2 절연층(INS2)과 동일한 물질을 포함할 수 있다. 예를 들면, 제3 절연층(INS3)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 및 알루미늄 산화물(AlOx) 중 적어도 하나를 포함할 수 있다. 실시예에 따라, 제3 절연층(INS3)은 유기 물질을 포함할 수도 있다.
표시 소자층(DPL)은 연결 전극(CNE1, CNE2, CNE3, CNE4), 제4 비아층(VIA4), 제4 절연층(INS4), 제1 범프(BUM1), 제2 범프(BUM2), 발광 소자(LD), 및 절연 필름(FIL)을 포함할 수 있다.
연결 전극(CNE1, CNE2, CNE3, CNE4)은 제1 연결 전극(CNE1), 제2 연결 전극(CNE2), 제3 연결 전극(CNE3), 및 제4 연결 전극(CNE4)을 포함할 수 있다.
제1 연결 전극(CNE1)은 화소 회로층(PCL) 위에 위치할 수 있다. 제1 연결 전극(CNE1)은 제3 절연층(INS3) 및 제3 비아층(VIA3)의 제3 컨택홀(CH3)을 통해 제2 브릿지 전극(BRD2)과 물리적 및/또는 전기적으로 연결될 수 있다.
제2 연결 전극(CNE2)은 화소 회로층(PCL) 위에 위치할 수 있고, 제1 연결 전극(CNE1)과 동일층에 위치할 수 있다. 제2 연결 전극(CNE2)은 제3 절연층(INS3) 및 제3 비아층(VIA3)의 제4 컨택홀(CH4)을 통해 구동 전압 배선(DVL)과 물리적 및/또는 전기적으로 연결될 수 있다. 구동 전압 배선(DVL)은 도 4를 참조하여 설명한 제1 전원 배선(PL1)의 일 부분에 해당할 수 있다.
제1 연결 전극(CNE1) 및 제2 연결 전극(CNE2)은 구리(Cu), 타이타늄(Ti), 알루미늄(Al), 은(Ag), 금(Au) 및 이들의 합금으로 이루어진 군에서 선택된 단독 또는 이들의 혼합물로 이루어진 단일층을 형성하거나 배선 저항을 줄이기 위해 구리(Cu), 타이타늄(Ti), 알루미늄(Al), 은(Ag) 또는 금(Au)의 이중층 또는 다중층 구조로 이루어질 수 있다. 예를 들면, 제1 연결 전극(CNE1) 및 제2 연결 전극(CNE2)은 타이타늄(Ti), 알루미늄(Al), 및 타이타늄(Ti)이 순서대로 적층된 삼중층 구조로 이루어질 수 있다.
제3 연결 전극(CNE3)은 제1 연결 전극(CNE1) 및 제1 범프(BUM1) 위에 위치할 수 있다. 제3 연결 전극(CNE3)은 제1 연결 전극(CNE1)과 적어도 일부분 중첩할 수 있고, 제1 범프(BUM1)를 덮도록 위치할 수 있다. 제3 연결 전극(CNE3)은 발광 소자(LD)의 제1 전극(EL1)과 직접 접촉할 수 있고, 발광 소자(LD)의 제1 전극(EL1)과 물리적 및/또는 전기적으로 연결될 수 있다. 이에 따라, 제3 연결 전극(CNE3)은 제1 전극(EL1)과 제1 연결 전극(CNE1)을 전기적으로 연결할 수 있고, 제1 전극(EL1)은 화소 회로층(PCL)의 구동 트랜지스터로부터 제2 구동 전원(VSS, 도 4 참조)에 의한 구동 전류를 인가받을 수 있다.
제4 연결 전극(CNE4)은 제2 연결 전극(CNE2) 및 제2 범프(BUM2) 위에 위치할 수 있다. 제4 연결 전극(CNE4)은 제2 연결 전극(CNE2)과 적어도 일부분 중첩할 수 있고, 제2 범프(BUM2)를 덮도록 위치할 수 있다. 제4 연결 전극(CNE4)은 발광 소자(LD)의 제2 전극(EL2)과 직접 접촉할 수 있고, 발광 소자(LD)의 제2 전극(EL2)과 물리적 및/또는 전기적으로 연결될 수 있다. 이에 따라, 제4 연결 전극(CNE4)은 제2 전극(EL2)과 제2 연결 전극(CNE2)을 전기적으로 연결할 수 있고, 제2 전극(EL2)은 화소 회로층(PCL)의 구동 전압 배선(DVL)으로부터 제1 구동 전원(VDD, 도 4 참조)을 인가받을 수 있다.
제3 연결 전극(CNE3) 및 제4 연결 전극(CNE4)은 인듐 주석 산화물(Indium Tin Oxide, ITO), 인듐 아연 산화물(Indium Zinc Oxide, IZO), 아연 산화물(Zinc Oxide, ZnO), 인듐 갈륨 아연 산화물(Indium Gallium Zinc Oxide, IGZO), 인듐 주석 아연 산화물(Indium Tin Zinc Oxide, ITZO) 등과 같은 투명 도전성 산화물을 포함할 수 있다. 본 발명은 이에 한정되지 않고, 실시예에 따라 제3 연결 전극(CNE3) 및 제4 연결 전극(CNE4)은 마그네슘(Mg), 알루미늄(Al), 은(Ag), 금(Au), 구리(Cu), 주석(Sn), 백금(Pt), 팔라듐(Pd), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 타이타늄(Ti) 및 이들의 산화물 또는 합금 등을 단독 또는 혼합하여 사용한 불투명 금속을 포함할 수 있다.
제4 비아층(VIA4)(또는, 비아층)은 화소 회로층(PCL) 위에 위치할 수 있다.
제4 비아층(VIA4)은 유기 재료를 포함하는 유기 절연막일 수 있다. 예를 들어, 제4 비아층(VIA4)은 아크릴계 수지(polyacrylates resin)(예: 폴리 아크릴레이트 수지(polyacrylate resin)), 에폭시계 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌 에테르계 수지(poly-phenylen ethers resin), 폴리페닐렌 설파이드계 수지(poly-phenylene sulfides resin), 및 벤조사이클로부텐 수지(benzocyclobutene resin) 중 적어도 하나를 포함할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니고, 제4 비아층(VIA4)은 무기 재료 물질을 포함할 수도 있다.
또한, 일 실시예에서 제4 비아층(VIA4)은 네거티브(negative) 포토 레지스트 물질을 포함하거나 상기 네거티브 포토 레지스터 물질로 이루어진 블랙 화소 정의막(Black Pixel Define Layer)일 수 있다. 일 실시예에서, 제4 비아층(VIA4)은 후술하는 제2 범프(BUM2)와 동일한 유기 물질을 포함할 수 있다.
제4 절연층(INS4)은 제4 비아층(VIA4) 위에서, 제4 비아층(VIA4)을 덮도록 위치할 수 있다. 제4 절연층(INS4)은 무기 재료 물질을 포함할 수 있다. 예를 들어, 제4 절연층(INS4)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx)과 같은 금속 산화물 중 적어도 하나를 포함할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니고, 제4 절연층(INS4)은 유기 재료를 포함할 수도 있다.
제1 범프(BUM1)는 제1 연결 전극(CNE1) 위에 위치할 수 있다.
제2 범프(BUM2)는 제2 연결 전극(CNE2) 위에 위치할 수 있다.
제1 범프(BUM1)는 단면상 제3 방향(DR3)으로 긴 반달 타원 형상일 수 있다. 이에 따라, 제1 범프(BUM1)를 덮는 제3 연결 전극(CNE3)의 형상은 제1 범프(BUM1)의 형상에 대응할 수 있다. 즉, 일 실시예에서, 제3 연결 전극(CNE3)은 단면상 긴 반달 타원 형상을 포함할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니고, 제1 범프(BUM1)의 형상은 다양하게 변형될 수 있다. 일 실시예에서, 제1 범프(BUM1)의 높이(hh1)는 약 1.5㎛ 내지 약 3㎛ 에 해당할 수 있고, 제1 범프(BUM1)의 지름(dd1)은 약 3㎛ 내지 약 6㎛에 해당할 수 있다.
제2 범프(BUM2)는 단면상 제3 방향(DR3)으로 긴 반달 타원 형상일 수 있다. 이에 따라, 제2 범프(BUM2)를 덮는 제4 연결 전극(CNE4)의 형상은 제2 범프(BUM2)의 형상에 대응할 수 있다. 즉, 일 실시예에서, 제4 연결 전극(CNE4)은 단면상 긴 반달 타원 형상을 포함할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니고, 제2 범프(BUM2)의 형상은 다양하게 변형될 수 있다. 일 실시예에서, 발광 소자(LD)가 결합된 제2 범프(BUM2)의 높이(hh2)는 제1 범프(BUM1)의 높이(hh1)보다 낮을 수 있고, 제2 범프(BUM2)의 지름(dd2)은 제1 범프(BUM1)의 지름(dd1)보다 클 수 있다. 일 실시예에서, 제2 범프(BUM2)의 높이(hh2)는 약 1.5㎛ 내지 약 3㎛ 에 해당할 수 있고, 제2 범프(BUM2)의 지름(dd2)은 약 3㎛ 내지 약 6㎛에 해당할 수 있다.
제1 범프(BUM1)는 유기 물질을 포함할 수 있다. 예를 들면, 제1 범프(BUM1)는 포지티브(positve) 포토 레지스트 물질을 포함할 수 있다. 본 발명이 이에 한정되는 것은 아니고, 실시예에 따라, 제1 범프(BUM1)는 금속 물질을 포함할 수도 있다.
제2 범프(BUM2)는 제1 범프(BUM1)와 다른 유기 물질을 포함할 수 있다. 예를 들면, 제2 범프(BUM2)는 네거티브(negative) 포토 레지스트 물질을 포함할 수 있다. 본 발명이 이에 한정되는 것은 아니고, 실시예에 따라, 제2 범프(BUM2)는 제1 범프(BUM1)보다 탄성 계수(modulus)가 작은 금속 물질을 포함할 수도 있다. 또한, 제2 범프(BUM2)는 제1 범프(BUM1) 보다 탄성 계수(modulus)가 작은 다양한 유기 물질을 포함할 수 있다.
일 실시예에서, 제2 범프(BUM2)는 제4 비아층(VIA4)과 동일한 물질을 포함할 수 있다. 본 발명이 이에 한정되는 것은 아니고, 제2 범프(BUM2)는 제4 비아층(VIA4)과 다른 물질을 포함할 수도 있다. 제1 범프(BUM1) 및 제2 범프(BUM2)를 이루는 물질(또는 물질들)에 관하여 이하 도 8 내지 도 17을 참조하여 상세히 살펴본다.
일 실시예에서, 제1 범프(BUM1)는 제2 범프(BUM2)보다 탄성 계수(modulus)가 큰 물질을 포함할 수 있다. 이에 따라, 제1 범프(BUM1) 및 제2 범프(BUM2) 위에서 동일한 압력이 가해져도, 제2 범프(BUM2)는 제1 범프(BUM1)보다 크게 변형될 수 있다. 즉, 제2 범프(BUM2)의 변형량은 동일한 하중 및 압력에서 제1 범프(BUM1)의 변형량보다 클 수 있다. 따라서, 제3 방향(DR3)에서 제1 전극(EL1) 및 제2 전극(EL2)이 아래로 향하도록 발광 소자(LD)가 기판(SUB)과 결합될 때, 제2 전극(EL2)과 접촉하는 제2 범프(BUM2)는 제1 범프(BUM1)보다 크게 변형되므로, 제1 전극(EL1)과 제2 전극(EL2)의 높이 차이(또는, 단차)에도 불구하고, 발광 소자(LD)와 화소 회로층(PCL)(또는, 회로 기판, 기판)사이의 접촉 저항이 감소될 수 있다. 이에 따라, 발광 소자(LD)와 기판의 결합력이 강화될 수 있다.
발광 소자(LD)는 제3 연결 전극(CNE3) 및 제4 연결 전극(CNE4) 상에 위치할 수 있다. 일 실시예에서, 발광 소자(LD)는 제3 방향(DR3)으로 제1 전극(EL1) 및 제2 전극(EL2)이 제3 연결 전극(CNE3) 및 제4 연결 전극(CNE4)과 각각 마주보도록 위치할 수 있다. 발광 소자(LD)의 반도체 구조물(10)은 메사 계면을 포함하는바, 제1 전극(EL1)과 제2 전극(EL2)의 높이는 상이할 수 있다.
발광 소자(LD)의 제1 전극(EL1)은 제3 연결 전극(CNE3)과 직접 접촉할 수 있고, 제1 범프(BUM1)와 중첩할 수 있다.
발광 소자(LD)의 제2 전극(EL2)은 제4 연결 전극(CNE4)과 직접 접촉할 수 있고, 제2 범프(BUM2)와 중첩할 수 있다.
절연 필름(FIL)은 제4 절연층(INS4), 제3 연결 전극(CNE3), 및 제4 연결 전극(CNE4) 상에 위치할 수 있다.
절연 필름(FIL)은 발광 소자(LD)와 회로 기판 사이에 위치할 수 있다. 여기서, 회로 기판은 기판(SUB), 화소 회로층(PCL), 및 일부 표시 소자층(DPL)을 함께 지칭할 수 있다.
구체적으로, 절연 필름(FIL)은 발광 소자(LD)와 제3 연결 전극(CNE3) 및 제4 연결 전극(CNE4) 사이에 위치할 수 있다. 즉, 절연 필름(FIL)은 발광 소자(LD)와 제3 연결 전극(CNE3) 사이에 위치하여 발광 소자(LD)와 회로 기판을 결합할 수 있고, 발광 소자(LD)와 제4 연결 전극(CNE4) 사이에 위치하여 발광 소자(LD)와 회로 기판을 결합할 수 있다.
일 실시예에서, 절연 필름(FIL)은 비전도체 필름(Non-Conductive Film; NCF)에 해당할 수 있다. 본 발명이 이에 한정되는 것은 아니고, 절연 필름(FIL)은 절연 재료로 이루어지고 결합력이 있는 다양한 물질에 해당할 수 있다.
일 실시예에 따른 표시 장치는 제1 범프(BUM1), 제2 범프(BUM2), 제3 연결 전극(CNE3), 제4 연결 전극(CNE4), 및 절연 필름(FIL)에 의해 발광 소자(LD)를 회로 기판에 안정적으로 결합시킬 수 있다.
이하에서는, 도 8 내지 도 17을 참조하여, 도 7을 참조하여 설명한 제1 범프 및 제2 범프를 이루는 물질에 관하여 살펴본다.
도 8은 일 실시예에 따른 화소의 제1 범프 및 제2 범프를 이루는 물질의 특성을 실험하기 위한 도면이고, 도 9는 도 8의 실험에 의한 결과를 설명하기 위한 그래프이며, 도 10은 도 8의 실험에 의한 결과를 설명하기 위한 표이다. 도 11은 일 실시예에 따른 화소의 제1 범프 및 제2 범프를 이루는 물질의 특성을 실험하기 위한 도면이고, 도 12는 도 11의 실험에 의한 결과를 설명하기 위한 그래프이며, 도 13은 도 11의 실험에 의한 결과를 설명하기 위한 표이다. 도 14는 일 실시예에 따른 화소의 제1 범프 및 제2 범프를 이루는 물질의 특성을 실험하기 위한 도면이고, 도 15는 도 14의 실험에 의한 결과를 설명하기 위한 그래프이며, 도 16은 도 14의 실험에 의한 결과를 설명하기 위한 표이다. 도 17은 일 실시예에 따른 화소의 제1 범프 및 제2 범프를 이루는 물질에 따른 압입깊이 및 하중의 관계를 도시한 그래프이다.
먼저, 도 8 내지 도 16을 참조하면, 일 실시예에 따른 화소의 제1 범프 및 제2 범프를 이루는 물질을 제1 실시예, 제2 실시예, 및 제3 실시예로 구분할 수 있다. 각 실시예의 물질을 범프층(BUML)으로서, 도 8, 도 11, 및 도 14의 베이스층(BSL) 위에 위치시킬 수 있다. 예를 들면, 첫번째 실험에서 범프층(BUML)을 제1 실시예로 구성하고 베이스층(BSL) 위에 위치시킬 수 있고, 두번째 실험에서 범프층(BUML)을 제2 실시예로 구성하고 베이스층(BSL) 위에 위치시킬 수 있으며, 세번째 실험에서 범프층(BUML)을 제3 실시예로 구성하고 베이스층(BSL) 위에 위치시킬 수 있다. 여기서, 베이스층(BSL)은 유리(glass)일 수 있고, 범프층(BUML)은 단일층일 수 있다.
도 8을 참조하면, 범프층(BUML) 위에 단면상 역삼각형 형상을 가진 물체(810)를 위치시킨다. 이후, 단면상(또는 역삼각형 단면 형상을 가짐)역삼각형 형상을 가진 물체(810)에 소정의 기준 압력(예: 기 결정된 압력)을 가하여 범프층(BUML)의 하중에 따른 압입깊이를 측정할 수 있다.
도 11을 참조하면, 범프층(BUML) 위에 단면상 원 형상을 가진 물체(1110)를 위치시킨다. 이후, 단면상 원 형상을 가진 물체(1110)에 소정의 압력을 가하여 범프층(BUML)의 하중에 따른 압입깊이를 측정할 수 있다.
도 14를 참조하면, 범프층(BUML) 위에 원기둥 형상을 가진 물체(1410)를 위치시킨다. 이후, 기둥 형상을 가진 물체(1410)에 소정의 압력을 가하여 범프층(BUML)의 하중에 따른 압입깊이를 측정할 수 있다.
단면상 역삼각형 형상을 가진 물체(810)는 단면상 원 형상을 가진 물체(1110)보다 범프층(BUML)의 상면과 접촉하는 면적이 좁을 수 있고, 단면상 원 형상을 가진 물체(1110)는 원기둥 형상을 가진 물체(1410)보다 범프층(BUML)의 상면과 접촉하는 면적이 좁을 수 있다.
제1 실시예는 제1 범프(BUM1)를 이루는 물질에 해당할 수 있다. 예를 들면, 제1 실시예는 포지티브(positive) 포토 레지스트 물질 중 폴리이미드(polyimide)를 바인더(binder)로 하는 물질에 해당할 수 있다.
제2 실시예 및 제3 실시예는 제2 범프(BUM2)를 이루는 물질에 해당할 수 있다. 예를 들면, 제2 실시예 및 제3 실시예는 네거티브(negative) 포토 레지스트 물질 중 카르도 아크릴레이트(cardo acrylate)를 바인더(binder)로 하는 물질에 해당할 수 있다. 구체적으로, 제2 실시예 및 제3 실시예는 블랙 화소 정의막에 해당할 수 있고, 개시제(initiator)에 따라 서로 다른 파장(예: 빛의 서로 다른 파장)을 투과하는 물질에 해당할 수 있다. 여기서, 블랙 화소 정의막이란, 블랙(Black) 유기층을 지칭하는 것으로, 유기층이 표시 소자층에 포함된 화소 정의막에 해당할 때, 표시 소자층은 블랙 화소 정의막을 포함한다고 할 수 있다.
제2 실시예는 단파장(예를 들면, 약 365㎚)을 투과시킬 수 있고, 제3 실시예는 단파장 및 장파장(예를 들면, 약 400㎚)을 투과시킬 수 있다.
본 발명에서 제1 실시예, 제2 실시예, 및 제3 실시예를 이루는 물질은 상술한 예에 한정되지 않는다. 실시예에 따라, 제1 실시예를 이루는 물질은 제2 실시예 및 제3 실시예를 이루는 물질보다 탄성 계수(modulus)가 큰 물질인 유기 물질인 경우, 제1 범프(BUM1) 및 제2 범프(BUM2)를 이루는 물질에 해당할 수 있다.
이에 따라, 도 9를 참조하면, 범프층(BUML)이 제1 실시예를 포함하는 경우, 제2 실시예 및 제3 실시예보다 동일한 하중(또는, 압력)이 가해져도 압입깊이가 얕을 수 있다. 예를 들어, 도 10을 참조하면, 제1 실시예는 제2 실시예보다 경도 및 탄성 계수가 클 수 있고, 제2 실시예는 제3 실시예보다 경도 및 탄성 계수가 클 수 있다. 또한, 제1 실시예는 0.2 mN의 하중이 가해질 때, 약 0.14 ㎛ 정도의 압입깊이를 가질 수 있고, 제2 실시예 및 제3 실시예는 0.2 mN의 하중이 가해질 때, 약 0.16 ㎛ 정도의 압입깊이를 가질 수 있다. 도 8에 도시된 실험의 경우, 제2 실시예 및 제3 실시예의 결과는 비슷할 수 있다. 일 실시예에서는, 범프층(BUML)이 제1 실시예를 포함하는 경우, 제2 실시예 및 제3 실시예보다 동일한 하중이 가해져도 탄성 변형률이 작은 값을 가지므로(즉, 탄성 계수(modulus)가 큰 값을 가지므로), 제2 범프(BUM2)는 제1 범프(BUM1)보다 동일 압력에 대해 변형량이 클 수 있다. 이에 따라, 제2 전극(EL2)과 접촉하는 제2 범프(BUM2)는 제1 범프(BUM1)보다 크게 변형되므로, 제1 전극(EL1)과 제2 전극(EL2)의 높이 차이(또는, 단차)에도 불구하고, 발광 소자(LD)와 화소 회로층(PCL)(또는, 회로 기판, 기판)사이의 접촉 저항이 감소될 수 있다. 이에 따라, 발광 소자(LD)와 기판의 결합력이 강화될 수 있다.
도 12를 참조하면, 범프층(BUML)이 제1 실시예를 포함하는 경우, 제2 실시예 및 제3 실시예보다 동일한 하중(또는, 압력)이 가해져도 압입깊이가 얕을 수 있다. 예를 들어, 도 13을 참조하면, 제1 실시예는 0.2 mN의 하중이 가해질 때, 약 0.11 ㎛ 정도의 압입깊이를 가질 수 있고, 제2 실시예 및 제3 실시예는 0.2 mN의 하중이 가해질 때, 약 0.13 ㎛ 정도의 압입깊이를 가질 수 있다. 도 11에 도시된 실험의 경우, 제2 실시예 및 제3 실시예의 결과는 비슷할 수 있다. 일 실시예에서는, 범프층(BUML)이 제1 실시예를 포함하는 경우, 제2 실시예 및 제3 실시예보다 동일한 하중이 가해져도 탄성 변형률이 작은 값을 가지므로(즉, 탄성 계수(modulus)가 큰 값을 가지므로), 제2 범프(BUM2)는 제1 범프(BUM1)보다 동일 압력에 대해 변형량이 클 수 있다. 이에 따라, 제2 전극(EL2)과 접촉하는 제2 범프(BUM2)는 제1 범프(BUM1)보다 크게 변형되므로, 제1 전극(EL1)과 제2 전극(EL2)의 높이 차이(또는, 단차)에도 불구하고, 발광 소자(LD)와 화소 회로층(PCL)(또는, 회로 기판, 기판)사이의 접촉 저항이 감소될 수 있다. 이에 따라, 발광 소자(LD)와 기판의 결합력이 강화될 수 있다.
도 15를 참조하면, 범프층(BUML)이 제1 실시예를 포함하는 경우, 제2 실시예 및 제3 실시예보다 동일한 하중(또는, 압력)이 가해져도 압입깊이가 얕을 수 있다. 또한, 범프층(BUML)이 제2 실시예를 포함하는 경우, 제3 실시예보다 동일한 하중(또는, 압력)이 가해져도 압입깊이가 얕을 수 있다. 예를 들어, 도 16을 참조하면, 제1 실시예는 1 mN의 하중이 가해질 때, 약 0.03 ㎛ 정도의 압입깊이를 가질 수 있고, 제2 실시예는 1 mN의 하중이 가해질 때, 약 0.06 ㎛ 정도의 압입깊이를 가질 수 있으며, 제3 실시예는 1 mN의 하중이 가해질 때, 약 0.08 ㎛ 정도의 압입깊이를 가질 수 있다. 일 실시예에서는, 범프층(BUML)이 제1 실시예를 포함하는 경우, 제2 실시예 및 제3 실시예보다 동일한 하중이 가해져도 탄성 변형률이 작은 값을 가지므로(즉, 탄성 계수(modulus)가 큰 값을 가지므로), 제2 범프(BUM2)는 제1 범프(BUM1)보다 동일 압력에 대해 변형량이 클 수 있다. 이에 따라, 제2 전극(EL2)과 접촉하는 제2 범프(BUM2)는 제1 범프(BUM1)보다 크게 변형되므로, 제1 전극(EL1)과 제2 전극(EL2)의 높이 차이(또는, 단차)에도 불구하고, 발광 소자(LD)와 화소 회로층(PCL)(또는, 회로 기판, 기판)사이의 접촉 저항이 감소될 수 있다. 이에 따라, 발광 소자(LD)와 기판의 결합력이 강화될 수 있다.
도 17을 참조하면, 일 실시예에 따른 화소의 제1 범프 및 제2 범프를 이루는 물질은 제1 실시예, 제2 실시예, 제3 실시예, 및 제4 실시예로 구분될 수 있다. 여기서, 제1 실시예, 제2 실시예, 및 제3 실시예는 도 8 내지 도 16을 참조하여 설명한 제1 실시예, 제2 실시예, 및 제3 실시예와 동일할 수 있다.
제4 실시예는 제2 범프(BUM2)를 이루는 물질에 해당할 수 있다. 예를 들면, 제4 실시예는 네거티브(negative) 포토 레지스트 물질 중 카르도 아크릴레이트(cardo acrylate) 및 에폭시(epoxy)를 바인더(binder)로 하는 물질에 해당할 수 있다. 구체적으로, 제4 실시예는 블랙 화소 정의막(BPDL)에 해당할 수 있고, 개시제(initiator)에 따라 서로 다른 파장을 투과하는 물질에 해당할 수 있다. 여기서, 제4 실시예는 단파장 (예를 들면, 약 350㎚)을 투과시킬 수 있다.
제1 범프(BUM1)가 제1 실시예를 포함하는 경우, 제2 범프(BUM2)가 제4 실시예를 포함하는 경우와 비교하여, 동일한 하중이 가해져도 압입깊이가 얕을 수 있다. 예를 들어, 제1 범프(BUM1) 및 제2 범프(BUM2)에 2 mN 이하의 하중이 가해질 때, 제1 실시예(제1 범프(BUM1)는 제4 실시예(제2 범프(BUM2))보다 압입깊이가 얕음을 확인할 수 있다. 이에 따라, 일 실시예에서는, 범프층(BUML)이 제1 실시예를 포함하는 경우, 제4 실시예보다 동일한 하중이 가해져도 탄성 변형률이 작은 값을 가지므로(즉, 탄성 계수(modulus)가 큰 값을 가지므로), 제2 범프(BUM2)는 제1 범프(BUM1)보다 동일 압력에 대해 변형량이 클 수 있다. 이에 따라, 제2 전극(EL2)과 접촉하는 제2 범프(BUM2)는 제1 범프(BUM1)보다 크게 변형되므로, 제1 전극(EL1)과 제2 전극(EL2)의 높이 차이(또는, 단차)에도 불구하고, 발광 소자(LD)와 화소 회로층(PCL)(또는, 회로 기판, 기판)사이의 접촉 저항이 감소될 수 있다. 이에 따라, 발광 소자(LD)와 기판의 결합력이 강화될 수 있다.
이하에서는, 도 18 내지 도 20을 참조하여, 일 실시예에 따른 표시 장치의 제조 방법을 살펴본다.
도 18 내지 도 20은 일 실시예에 따른 표시 장치의 제조 방법 중 일부분을 순서대로 도시한 단면도들이다.
도 18을 참조하면, 일 실시예에 따른 표시 장치는 기판(SUB) 상에 트랜지스터(TR)를 포함하는 화소 회로층(PCL)이 형성되고, 화소 회로층(PCL) 상에 제1 내지 제4 연결 전극(CNE1, CNE2, CNE3, CNE4), 제1 범프(BUM1), 제2 범프(BUM2), 제4 비아층(VIA4)(또는, 비아층), 및 제4 절연층(INS4)이 제공된 화소를 포함할 수 있다.
제1 범프(BUM1)는 제1 연결 전극(CNE1) 상에 제공될 수 있고, 제3 연결 전극(CNE3)은 제1 범프(BUM1)를 덮고, 제1 연결 전극(CNE1)과 적어도 일부분 중첩하도록 제공될 수 있다.
제2 범프(BUM2)는 제2 연결 전극(CNE2) 상에 제공될 수 있고, 제4 연결 전극(CNE4)은 제2 범프(BUM2)를 덮고, 제4 연결 전극(CNE4)과 적어도 일부분 중첩하도록 제공될 수 있다.
제1 범프(BUM1) 및 제2 범프(BUM2)는 탄성 계수가 상이한 물질을 포함할 수 있다. 일 예로, 제1 범프(BUM1)의 탄성 계수는 제2 범프(BUM2)의 탄성 계수보다 클 수 있다. 이 때, 제1 범프(BUM1)의 높이(hh1)는 제2 범프(BUM2)의 높이(hh2)와 동일하거나 유사할 수 있고, 제1 범프(BUM1)의 지름(dd1)은 제2 범프(BUM2)의 지름(dd2)과 동일하거나 유사할 수 있다. 즉, 기판(SUB) 상에 발광 소자(LD)를 결합하기 전, 제1 범프(BUM1) 및 제2 범프(BUM2)의 크기 및/또는 형상은 동일하거나 유사할 수 있다.
일 실시예에서, 제1 범프(BUM1) 및 제2 범프(BUM2)는 유기 물질 또는 금속 물질을 포함할 수 있다. 제1 범프(BUM1) 및 제2 범프(BUM2)를 이루는 물질에 관한 내용은 전술한 도 7 내지 도 17을 참조하여 상세히 설명한 내용과 동일한바, 이하에서는 생략한다.
또한, 일 실시예에서, 제2 범프(BUM2) 및 제4 비아층(VIA4)은 동일한 물질을 포함할 수 있다. 예를 들면, 제2 범프(BUM2) 및 제4 비아층(VIA4)은 네거티브(negative) 포토 레지스트 물질을 포함할 수 있다. 여기서, 제2 범프(BUM2) 및 제4 비아층(VIA4)은 동일한 물질을 포함하고, 동일한 공정으로 제조될 수 있다. 이에 따라, 일 실시예에서, 표시 장치를 제조하는 시간, 비용이 감소될 수 있다.
도 19를 참조하면, 일 실시예에 따른 표시 장치는 기판(SUB) 상에 제1 전극(EL1) 및 제2 전극(EL2)을 포함하는 발광 소자(LD)를 배치시킬 수 있다.
발광 소자(LD)는 제3 방향(DR3)을 기준으로 제1 전극(EL1)이 제1 범프(BUM1) 및 제3 연결 전극(CNE3)과 마주보고, 제2 전극(EL2)이 제2 범프(BUM2) 및 제4 연결 전극(CNE4)과 마주보도록 배치될 수 있다.
도 20을 참조하면, 일 실시예에 따른 표시 장치는 제3 방향(DR3)에서 소정의 기준(또는 기 결정된) 압력을 가하여, 발광 소자(LD)와 기판(SUB)을 결합시킬 수 있다. 이에 따라, 제1 전극(EL1)은 제3 연결 전극(CNE3)과 직접 접촉할 수 있고, 제2 전극(EL2)은 제4 연결 전극(CNE4)과 직접 접촉할 수 있다.
제1 범프(BUM1)는 제2 범프(BUM2)보다 큰 탄성 계수를 가지는바, 제1 범프(BUM1)보다 제2 범프(BUM2)의 변형량이 클 수 있다. 이에 따라, 제2 전극(EL2)과 중첩하는 제2 범프(BUM2)는 제1 범프(BUM1)보다 크게 변형되어, 제1 전극(EL1)과 제2 전극(EL2)의 높이 차이(또는, 단차)에도 불구하고, 발광 소자(LD)는 기판(SUB)과 안정적으로 결합될 수 있다. 이때, 제1 범프(BUM1)의 높이(hh1)는 제2 범프(BUM2)의 높이(hh2)보다 클 수 있고, 제1 범프(BUM1)의 지름(dd1)은 제2 범프(BUM2)의 지름(dd2)보다 작을 수 있다. 즉, 기판(SUB) 상에 발광 소자(LD)를 결합한 후, 제1 범프(BUM1) 및 제2 범프(BUM2)의 크기 및/또는 형상은 변형될 수 있다.
이후, 발광 소자(LD)와 제3 연결 전극(CNE3) 및 제4 연결 전극(CNE4) 사이에 절연 물질을 포함하는 절연 필름(FIL)을 형성할 수 있다. 절연 필름(FIL)은 발광 소자(LD)와 제3 연결 전극(CNE3) 사이에 위치하여 발광 소자(LD)와 회로 기판을 결합할 수 있고, 발광 소자(LD)와 제4 연결 전극(CNE4) 사이에 위치하여 발광 소자(LD)와 회로 기판을 결합할 수 있다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정해져야만 할 것이다.

Claims (36)

  1. 기판;
    상기 기판 위에 위치하는 화소 회로층;
    상기 화소 회로층 위에 위치하는 제1 연결 전극 및 제2 연결 전극;
    상기 제1 연결 전극 위에 위치하는 제1 범프 및 상기 제2 연결 전극 위에 위치하는 제2 범프, 상기 제1 범프 및 상기 제2 범프는 탄성 계수(modulus)가 상이한 물질을 포함함; 및
    상기 제1 연결 전극과 전기적으로 연결되는 제1 전극 및 상기 제2 연결 전극과 전기적으로 연결되는 제2 전극을 포함하는 발광 소자를 포함하는 표시 장치.
  2. 제1 항에 있어서,
    상기 제1 범프의 탄성 계수는 상기 제2 범프의 탄성 계수보다 큰 표시 장치.
  3. 제2 항에 있어서,
    상기 제1 범프 및 상기 제2 범프는 유기 물질 또는 금속 물질을 포함하는 표시 장치.
  4. 제1 항에 있어서,
    상기 제1 범프는 포지티브(positve) 포토 레지스트 물질을 포함하고,
    상기 제2 범프는 네거티브(negative) 포토 레지스트 물질을 포함하는 표시 장치.
  5. 제1 항에 있어서,
    상기 제2 범프의 높이는 상기 제1 범프의 높이보다 낮고,
    상기 제2 범프의 지름은 상기 제1 범프의 지름보다 큰 표시 장치.
  6. 제1 항에 있어서,
    상기 발광 소자는,
    높이가 다른 일면을 포함하고, 광을 방출하는 반도체 구조물;
    상기 반도체 구조물의 일면 상에 위치하는 제1 전극; 및
    상기 반도체 구조물의 일면 상에 위치하고, 상기 제1 전극과 상이한 제2 전극을 포함하는 표시 장치.
  7. 제6 항에 있어서,
    상기 제1 전극은 상기 반도체 구조물의 일면 상에서 높이가 낮은 부분에 위치하고,
    상기 제2 전극은 상기 반도체 구조물의 일면 상에서 높이가 높은 부분에 위치하는 표시 장치.
  8. 제7 항에 있어서,
    상기 반도체 구조물은,
    제1 반도체층;
    상기 제1 반도체층의 일측 상에 배치되는 활성층; 및
    상기 활성층의 일측 상에 배치되고, 상기 제1 반도체층과 상이한 타입의 제2 반도체층을 포함하는 표시 장치.
  9. 제1 항에 있어서,
    상기 화소 회로층은,
    상기 기판 위에 위치하는 트랜지스터 및 상기 트랜지스터 위에 위치하는 복수의 비아층을 포함하고,
    상기 트랜지스터는 반도체 패턴, 제1 소스 전극, 제1 드레인 전극, 및 게이트 전극을 포함하고,
    상기 트랜지스터의 제1 드레인 전극은 상기 복수의 비아층의 컨택홀을 통해 상기 제1 연결 전극과 전기적으로 연결된 표시 장치.
  10. 제9 항에 있어서,
    상기 제1 범프를 덮고, 상기 제1 연결 전극과 적어도 일부 중첩하는 제3 연결 전극; 및
    상기 제2 범프를 덮고, 상기 제2 연결 전극과 적어도 일부 중첩하는 제4 연결 전극을 더 포함하는 표시 장치.
  11. 제10 항에 있어서,
    상기 발광 소자와 상기 제3 연결 전극 및 상기 제4 연결 전극 사이에 위치하는 절연 필름을 더 포함하는 표시 장치.
  12. 기판;
    상기 기판 위에 위치하는 화소 회로층;
    상기 화소 회로층 위에 위치하는 비아층;
    상기 화소 회로층 위에 위치하는 제1 연결 전극 및 제2 연결 전극;
    상기 제1 연결 전극 위에 위치하는 제1 범프 및 상기 제2 연결 전극 위에 위치하는 제2 범프, 상기 제1 범프 및 상기 제2 범프는 탄성 계수(modulus)가 상이한 물질을 포함하고, 상기 제2 범프 및 상기 비아층은 동일한 물질을 포함함; 및
    상기 제1 연결 전극과 전기적으로 연결되는 제1 전극 및 상기 제2 연결 전극과 전기적으로 연결되는 제2 전극을 포함하는 발광 소자를 포함하는 표시 장치.
  13. 제12 항에 있어서,
    상기 제1 범프의 탄성 계수는 상기 제2 범프의 탄성 계수보다 큰 표시 장치.
  14. 제13 항에 있어서,
    상기 비아층, 상기 제1 범프, 및 상기 제2 범프는 유기 물질을 포함하는 표시 장치.
  15. 제12 항에 있어서,
    상기 제2 범프의 높이는 상기 제1 범프의 높이보다 낮고,
    상기 제2 범프의 지름은 상기 제1 범프의 지름보다 큰 표시 장치.
  16. 제12 항에 있어서,
    상기 발광 소자는,
    높이가 다른 일면을 포함하고, 광을 방출하는 반도체 구조물;
    상기 반도체 구조물의 일면 상에 위치하는 제1 전극; 및
    상기 반도체 구조물의 일면 상에 위치하고, 상기 제1 전극과 상이한 제2 전극을 포함하는 표시 장치.
  17. 제16 항에 있어서,
    상기 제1 전극은 상기 반도체 구조물의 일면 상에서 높이가 낮은 부분에 위치하고,
    상기 제2 전극은 상기 반도체 구조물의 일면 상에서 높이가 높은 부분에 위치하는 표시 장치.
  18. 기판 상에 트랜지스터를 포함하는 화소 회로층, 상기 화소 회로층 상에 제1 연결 전극, 제2 연결 전극, 제1 범프, 제2 범프, 및 비아층을 제공하는 단계, 상기 제1 범프 및 상기 제2 범프는 탄성 계수(modulus)가 상이한 물질을 포함함;
    상기 기판 상에 제1 전극 및 제2 전극을 포함하는 발광 소자를 배치시키는 단계; 및
    상기 발광 소자의 제1 전극은 상기 제1 범프와 중첩하고, 상기 발광 소자의 제2 전극은 상기 제2 범프와 중첩하도록, 상기 발광 소자와 상기 기판을 결합시키는 단계를 포함하는 표시 장치의 제조 방법.
  19. 제18 항에 있어서,
    상기 발광 소자와 상기 기판을 결합시키기 전, 상기 제1 범프의 높이 및 상기 제2 범프의 높이는 동일한 표시 장치의 제조 방법.
  20. 제19 항에 있어서,
    상기 발광 소자와 상기 기판을 결합시킨 후, 상기 제1 범프의 높이 및 상기 제2 범프의 높이보다 높은 표시 장치의 제조 방법.
  21. 복수의 표시 장치들과 상기 복수의 표시 장치들 사이에 배치되는 이음부를 구비하고,
    상기 복수의 표시 장치들 중에서 제1 표시 장치는,
    기판;
    상기 기판 위에 위치하는 화소 회로층;
    상기 화소 회로층 위에 위치하는 제1 연결 전극 및 제2 연결 전극;
    상기 제1 연결 전극 위에 위치하는 제1 범프 및 상기 제2 연결 전극 위에 위치하는 제2 범프; 및
    상기 제1 연결 전극과 전기적으로 연결되는 제1 전극 및 상기 제2 연결 전극과 전기적으로 연결되는 제2 전극을 포함하는 발광 소자를 포함하고,
    상기 제1 범프 및 상기 제2 범프는 탄성 계수(modulus)가 상이한 물질을 포함하는 타일형 표시 장치.
  22. 제21 항에 있어서,
    상기 발광 소자들 각각은 플립 칩 타입의 마이크로 발광 다이오드 소자인 타일형 표시 장치.
  23. 제21 항에 있어서,
    상기 기판은 유리로 이루어진 타일형 표시 장치.
  24. 제21 항에 있어서,
    상기 제1 표시 장치는,
    상기 기판의 제1 면 상에 배치되는 패드; 및
    상기 기판의 제1 면, 상기 제1 면의 반대면인 제2 면, 상기 제1 면과 상기 제2 면 사이의 일 측면 상에 배치되며, 상기 패드에 연결되는 측면 배선을 더 포함하는 타일형 표시 장치.
  25. 제24 항에 있어서,
    상기 제1 표시 장치는,
    상기 기판의 제2 면 상에 배치되는 연결 배선; 및
    도전성 접착 부재를 통해 상기 연결 배선에 연결되는 연성 필름을 더 포함하고,
    상기 측면 배선은 상기 연결 배선에 연결되는 타일형 표시 장치.
  26. 제21 항에 있어서,
    상기 복수의 표시 장치들은 M 개의 행과 N 개의 열에 매트릭스 형태로 배열되는 타일형 표시 장치.
  27. 제21 항에 있어서,
    상기 제1 범프의 탄성 계수는 상기 제2 범프의 탄성 계수보다 큰 타일형 표시 장치.
  28. 제27 항에 있어서,
    상기 제1 범프 및 상기 제2 범프는 유기 물질 또는 금속 물질을 포함하는 표시 장치.
  29. 제21 항에 있어서,
    상기 제1 범프는 포지티브(positve) 포토 레지스트 물질을 포함하고,
    상기 제2 범프는 네거티브(negative) 포토 레지스트 물질을 포함하는 타일형 표시 장치.
  30. 제21 항에 있어서,
    상기 제2 범프의 높이는 상기 제1 범프의 높이보다 낮고,
    상기 제2 범프의 지름은 상기 제1 범프의 지름보다 큰 타일형 표시 장치.
  31. 제21 항에 있어서,
    상기 발광 소자는,
    높이가 다른 일면을 포함하고, 광을 방출하는 반도체 구조물;
    상기 반도체 구조물의 일면 상에 위치하는 제1 전극; 및
    상기 반도체 구조물의 일면 상에 위치하고, 상기 제1 전극과 상이한 제2 전극을 포함하는 표시 장치.
  32. 제31 항에 있어서,
    상기 제1 전극은 상기 반도체 구조물의 일면 상에서 높이가 낮은 부분에 위치하고,
    상기 제2 전극은 상기 반도체 구조물의 일면 상에서 높이가 높은 부분에 위치하는 타일형 표시 장치.
  33. 제32 항에 있어서,
    상기 반도체 구조물은,
    제1 반도체층;
    상기 제1 반도체층의 일측 상에 배치되는 활성층; 및
    상기 활성층의 일측 상에 배치되고, 상기 제1 반도체층과 상이한 타입의 제2 반도체층을 포함하는 타일형 표시 장치.
  34. 제21 항에 있어서,
    상기 화소 회로층은,
    상기 기판 위에 위치하고, 반도체 패턴, 제1 소스 전극, 제1 드레인 전극, 및 게이트 전극을 포함하는 트랜지스터; 및
    상기 트랜지스터 위에 위치하는 복수의 비아층을 포함하고,
    상기 트랜지스터의 제1 드레인 전극은 상기 복수의 비아층의 컨택홀을 통해 상기 제1 연결 전극과 전기적으로 연결된 타일형 표시 장치.
  35. 제34 항에 있어서,
    상기 제1 범프를 덮고, 상기 제1 연결 전극과 적어도 일부 중첩하는 제3 연결 전극; 및
    상기 제2 범프를 덮고, 상기 제2 연결 전극과 적어도 일부 중첩하는 제4 연결 전극을 더 포함하는 타일형 표시 장치.
  36. 제35 항에 있어서,
    상기 발광 소자와 상기 제3 연결 전극 및 상기 제4 연결 전극 사이에 위치하는 절연 필름을 더 포함하는 타일형 표시 장치.
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