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WO2022231016A1 - 회로기판 및 이를 포함하는 패키지 기판 - Google Patents

회로기판 및 이를 포함하는 패키지 기판 Download PDF

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WO2022231016A1
WO2022231016A1 PCT/KR2021/005262 KR2021005262W WO2022231016A1 WO 2022231016 A1 WO2022231016 A1 WO 2022231016A1 KR 2021005262 W KR2021005262 W KR 2021005262W WO 2022231016 A1 WO2022231016 A1 WO 2022231016A1
Authority
WO
WIPO (PCT)
Prior art keywords
insulating layer
cavity
disposed
layer
circuit board
Prior art date
Application number
PCT/KR2021/005262
Other languages
English (en)
French (fr)
Inventor
신종배
김무성
이수민
정재훈
Original Assignee
엘지이노텍 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
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Priority to US18/263,603 priority Critical patent/US20240120243A1/en
Priority to PCT/KR2021/005262 priority patent/WO2022231016A1/ko
Priority to CN202180094750.8A priority patent/CN116982415A/zh
Publication of WO2022231016A1 publication Critical patent/WO2022231016A1/ko

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    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/46Manufacturing multilayer circuits
    • H05K3/4697Manufacturing multilayer circuits having cavities, e.g. for mounting components
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814Conductive parts
    • H01L21/4846Leads on or in insulating or insulated substrates, e.g. metallisation
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    • H05K1/183Components mounted in and supported by recessed areas of the printed circuit board
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    • H05K2203/01Tools for processing; Objects used during processing
    • H05K2203/0195Tool for a process not provided for in H05K3/00, e.g. tool for handling objects using suction, for deforming objects, for applying local pressure

Definitions

  • the embodiment relates to a circuit board and a package board including the same.
  • the circuit board has a structure in which the mounting position of each element is determined and a circuit pattern connecting the elements is printed and fixed on the surface of the flat plate in order to densely mount various kinds of elements on the flat plate, or the element is embedded in the circuit board. It consists of an embedded structure of the form.
  • circuit boards have been used in a multi-layered structure capable of high-density integration.
  • conventional embedded circuit boards use a drill bit to form a cavity for embedding a device, use an auxiliary material such as a release film for mounting the device, or sandblast (sand blast). blast) to form a cavity for embedding the device.
  • auxiliary material such as a release film for mounting the device, or sandblast (sand blast). blast) to form a cavity for embedding the device.
  • the inclination angle of the inner wall is formed to be 150° or more with respect to the bottom surface of the cavity. Accordingly, there is a problem in that the space required for forming the cavity is relatively large. Accordingly, the conventional circuit board has a problem in that the degree of integration of the circuit decreases, and the overall volume of the circuit board increases as the cavity formation space increases.
  • the embodiment relates to a circuit board capable of improving an inclination angle of an inner wall of a cavity, a package substrate, and a method of manufacturing the same.
  • a circuit board capable of removing a stop layer required for a bottom surface of the cavity in a cavity forming process, a package substrate, and a manufacturing method thereof can be provided.
  • a circuit board includes a first insulating layer; a second insulating layer disposed on the first insulating layer and including a cavity; a plurality of pads disposed on the first insulating layer and having a top surface exposed through the cavity, wherein the cavity of the second insulating layer has a bottom surface positioned higher than the top surface of the first insulating layer; an inner wall extending from a bottom surface, wherein the inner wall is perpendicular to an upper surface or a lower surface of the second insulating layer, a bottom surface of the cavity is located lower than an upper surface of the pad; a first bottom surface positioned outside the pad; 2 It is different from the height of the floor surface.
  • the height of the first bottom surface is greater than the height of the second bottom surface.
  • the height of at least one of the first bottom surface and the second bottom surface decreases from the outside to the inside.
  • the combination shape of the first bottom surface and the second bottom surface has a V-shape.
  • the upper width of the cavity is the same as the lower width of the cavity.
  • the thickness of the second insulating layer has a range of 5um to 20um.
  • the second insulating layer includes resin coated copper (RCC).
  • the cavity includes a corner surface between the inner wall and the bottom surface, and the corner surface has a curved surface.
  • the package substrate according to the embodiment includes a first insulating layer; a second insulating layer disposed on the first insulating layer and including a cavity; a plurality of pads disposed on the first insulating layer and having an upper surface exposed through the cavity; a connection portion disposed on the plurality of pads; and an electronic device disposed on the connection part, wherein the cavity of the second insulating layer includes a bottom surface positioned higher than an upper surface of the first insulating layer, an inner wall extending from the bottom surface, the inner wall and the a corner surface between the bottom surfaces, wherein the inner wall is perpendicular to an upper surface or a lower surface of the second insulating layer, and the corner surface has a curved surface.
  • the bottom surface of the cavity is located lower than the top surface of the pad
  • the first bottom surface is located outside the arrangement area of the plurality of pads, and is located lower than the top surface of the pad, and a second bottom surface positioned inside the arrangement area, wherein a height of the first floor surface is different from a height of the second floor surface.
  • the height of the first bottom surface is greater than the height of the second bottom surface, and the height of at least one of the first bottom surface and the second bottom surface decreases from the outside to the inside.
  • the combination shape of the first bottom surface and the second bottom surface has a V-shape.
  • the upper width of the cavity is the same as the lower width of the cavity.
  • the second insulating layer includes resin coated copper (RCC) and has a thickness in the range of 5 ⁇ m to 20 ⁇ m.
  • It also includes a molding layer disposed in the cavity and covering at least a portion of the electronic device.
  • a first insulating layer is prepared, a plurality of pads are formed on an upper surface of the first insulating layer, and a jig is disposed on the plurality of pads of the first insulating layer. and using the jig to form a second insulating layer in a region other than the region where the jig is disposed among the upper regions of the first insulating layer, and separate the jig from the second insulating layer, so that the jig is and forming a cavity in the disposed region, wherein the second insulating layer includes resin coated copper (RCC), and the cavity of the second insulating layer is positioned higher than the upper surface of the first insulating layer.
  • RRCC resin coated copper
  • the height of at least one of the first bottom surface and the second bottom surface decreases from the outside to the inside
  • the combination shape of the first bottom surface and the second bottom surface has a V-shape
  • the cavity The upper width of is equal to the lower width of the cavity.
  • the method may further include desmearing the cavity of the second insulating layer, wherein an edge surface between the inner wall and the bottom surface of the cavity has a curved surface.
  • the circuit board includes a cavity.
  • the cavity of the circuit board has a non-penetrating structure rather than a structure penetrating the second insulating layer.
  • the cavity exposes the pad disposed on the upper surface of the first insulating layer.
  • the bottom surface of the cavity is positioned lower than the top surface of the pad. Accordingly, in the embodiment, it is not necessary to form an additional stop layer on the upper surface of the first insulating layer to form the cavity, and thus processes such as formation and removal of the stop layer can be omitted. have.
  • the cavity of the circuit board in the embodiment includes a bottom surface and an inner wall.
  • the bottom surface of the cavity may have different heights depending on the location.
  • the bottom surface of the cavity may have a shape in which the height gradually decreases from the outside to the inside. Accordingly, when an additional molding layer is formed on the bottom surface of the cavity, a contact area with the molding layer may be increased, and thus product reliability may be improved.
  • the cavity of the circuit board in the embodiment is formed using a jig.
  • the shape of the cavity may correspond to the shape of the jig.
  • the cavity may have an upper width and a lower width equal to each other.
  • the inclination angle of the inner wall of the cavity in the comparative example may be perpendicular to the main surface.
  • the inclination angle of the inner wall can be reduced compared to the comparative example, and accordingly, on the assumption that the same element is disposed, the space required for cavity formation can be minimized compared to the comparative example, thereby improving the circuit integration.
  • the inclination angle of the inner wall in the embodiment can be substantially vertical, more circuits can be formed in the same area as compared to the comparative example, and thus the overall volume of the circuit board can be reduced.
  • 1A is a diagram illustrating a circuit board according to a first embodiment.
  • 1B is a diagram illustrating a circuit board according to a second embodiment.
  • FIG. 2A is an enlarged view of the cavity area of FIG. 1A .
  • FIG. 2B is an enlarged view of the cavity area of FIG. 1B .
  • FIG 3 is a view showing a package substrate according to the first embodiment.
  • FIG 4 is a view showing a package substrate according to a second embodiment.
  • FIG. 5 to 9 are views showing the manufacturing method of the circuit board shown in FIG. 1B in order of process.
  • FIG. 10 is a diagram illustrating a circuit board according to a third embodiment.
  • FIG. 11 to 14 are views showing the manufacturing method of the circuit board shown in FIG. 10 in order of process.
  • the singular form may also include the plural form unless otherwise specified in the phrase, and when it is described as "at least one (or one or more) of A and (and) B, C", it is combined with A, B, C It can contain one or more of all possible combinations.
  • terms such as first, second, A, B, (a), (b), etc. may be used.
  • top (above) or below (below) is one as well as when two components are in direct contact with each other. Also includes a case in which another component as described above is formed or disposed between two components.
  • upper (upper) or lower (lower) when expressed as "upper (upper) or lower (lower)", the meaning of not only an upper direction but also a lower direction based on one component may be included.
  • FIG. 1A is a view showing a circuit board according to a first embodiment
  • FIG. 1B is a view showing a circuit board according to a second embodiment
  • FIG. 2A is an enlarged view of the cavity area of FIG. 1A
  • FIG. 2B is FIG. It is an enlarged view of the cavity area of 1b.
  • the circuit board 100 includes a first insulating layer 110, a second insulating layer 120, a third insulating layer 130, a circuit pattern 141, 141 , 143 , 144 , 145 , 146 , 147 , 148 , vias V1 , V2 , V3 , V4 , V5 , V6 , V7 , and protective layers 151 and 152 .
  • the first insulating layer 110 may be an insulating layer disposed in the center of the circuit board 100 .
  • the second insulating layer 120 is disposed on the first insulating layer 110 .
  • the third insulating layer 130 is disposed under the first insulating layer 110 .
  • the first insulating layer 110 is illustrated as being disposed at the center layer in the entire stacked structure of the circuit board 100 in the drawing, the present invention is not limited thereto. That is, in the entire stacked structure of the circuit board 100 , the first insulating layer 110 may be disposed at a position biased toward the upper side or, conversely, may be disposed at a position biased toward the lower side.
  • the second insulating layer 120 is disposed on the first insulating layer 110 .
  • the second insulating layer 120 has a plurality of layer structures.
  • the second insulating layer 120 is disposed on the 2-1 th insulating layer 121 disposed on the top surface of the first insulating layer 110 and on the top surface of the 2-1 th insulating layer 121 .
  • It may include a 2-2nd insulating layer 122 and a 2-3rd insulating layer 123 disposed on the upper surface of the 2-2nd insulating layer 122 .
  • the second insulating layer 120 has a three-layer structure in the drawings, the present invention is not limited thereto. That is, the second insulating layer 120 may be composed of two or less layers, or alternatively, it may be configured with a structure of four or more layers.
  • the third insulating layer 130 is disposed under the first insulating layer 110 .
  • the third insulating layer 130 has a plurality of layer structures.
  • the third insulating layer 130 may include a 3-1 insulating layer 131 disposed under a lower surface of the first insulating layer 110 and a lower surface of the 3-1 insulating layer 131 . It may include a 3-2nd insulating layer 132 disposed in the , and a 3-3rd insulating layer 133 disposed under a lower surface of the 3-2nd insulating layer 132 .
  • the third insulating layer 130 has a three-layer structure in the drawings, the present invention is not limited thereto. That is, the second insulating layer 130 may be configured with two or less layers, or alternatively, it may be configured with a structure of four or more layers.
  • circuit board 100 is illustrated as having a seven-layer structure based on the insulating layer in the drawings, the present invention is not limited thereto.
  • the circuit board 100 may have the number of layers of 6 or less based on the insulating layer, or alternatively, the number of layers of 8 or more.
  • the present invention is not limited thereto.
  • the second insulating layer 120 and the third insulating layer 130 may be configured as a single layer.
  • a second insulating layer 120 and a third insulating layer 130 of one layer may be disposed above and below the first insulating layer 110 , respectively.
  • a cavity (described later) is formed in the second insulating layer 120 composed of a plurality of layers, and thus the cavity may have a plurality of layer structures.
  • a cavity may be formed in the second insulating layer 120 configured as a single layer.
  • the difference between the first embodiment in FIG. 1A and the second embodiment in FIG. 1B is in whether the second insulating layer is composed of a plurality of layers or a single layer.
  • the difference between the first embodiment in FIG. 1A and the second embodiment in FIG. 1B is in whether the cavity formed in the second insulating layer is formed by processing a plurality of layers or by processing a single layer. .
  • the second insulating layer 120 in the embodiment may be composed of a plurality of layers, otherwise, may be composed of a single layer.
  • a cavity may be formed in the second insulating layer 120 of a plurality of layers or a single layer.
  • the first insulating layer 110 , the second insulating layer 120 , and the third insulating layer 130 are substrates on which an electric circuit capable of changing wiring is formed, and are made of an insulating material capable of forming circuit patterns on the surface. It may include all the manufactured printed circuit boards, wiring boards, and insulating boards.
  • the first insulating layer 110 may be rigid or flexible.
  • the first insulating layer 110 may include glass or plastic.
  • the first insulating layer 110 may include chemically strengthened/semi-tempered glass such as soda lime glass or aluminosilicate glass, polyimide (PI), or polyethylene terephthalate. , PET), propylene glycol (PPG), reinforced or soft plastic such as polycarbonate (PC), or may include sapphire.
  • the first insulating layer 110 may include an optical isotropic film.
  • the first insulating layer 110 may include cyclic olefin copolymer (COC), cyclic olefin polymer (COP), optical isotropic polycarbonate (PC), or optical isotropic polymethyl methacrylate (PMMA).
  • COC cyclic olefin copolymer
  • COP cyclic olefin polymer
  • PC optical isotropic polycarbonate
  • PMMA optical isotropic polymethyl methacrylate
  • the first insulating layer 110 may be bent while having a partially curved surface. That is, the first insulating layer 110 may be bent while partially having a flat surface and partially having a curved surface.
  • the first insulating layer 110 may have a curved end with a curved end, or may have a surface including a random curvature and may be bent or bent.
  • first insulating layer 110 may be a flexible substrate having a flexible characteristic. Also, the first insulating layer 110 may be a curved or bent substrate.
  • the second insulating layer 120 and the third insulating layer 130 may be made of resin coated copper (RCC).
  • all of the plurality of layers constituting the second insulating layer 120 and the third insulating layer 130 in the first embodiment may be composed of RCC.
  • each single layer constituting the second insulating layer 120 and the third insulating layer 130 in the second embodiment may be composed of RCC.
  • the second insulating layer 120 and the third insulating layer 130 may have a thickness of 5 ⁇ m to 20 ⁇ m.
  • each of the plurality of layers may have a thickness of 5 ⁇ m to 20 ⁇ m.
  • the thickness of the second insulating layer 120 of the single layer may be 5 ⁇ m to 20 ⁇ m.
  • the insulating layer constituting the circuit board in the comparative example was composed of a prepreg (PPG) containing glass fibers.
  • PPG prepreg
  • the glass fibers included in the PPG may be electrically connected to a circuit pattern disposed on the surface of the PPG, and thus a crack list is induced.
  • the circuit board in the comparative example has a limit in reducing the overall thickness due to the thickness of the glass fibers constituting the PPG.
  • the circuit board in the comparative example since the circuit board in the comparative example is comprised with the insulating layer only of PPG containing glass fiber, it has a high dielectric constant.
  • the circuit board in the comparative example since the dielectric constant of the glass fiber is high, a phenomenon in which the dielectric constant is broken in the high frequency band occurs.
  • an insulating layer is formed by using an RCC having a low dielectric constant, thereby reducing the thickness of the circuit board and providing a highly reliable circuit board in which signal loss is minimized even in a high frequency band.
  • the thickness of the circuit board can be remarkably reduced compared to the comparative example made of PPG. Accordingly, in the embodiment, the thickness of the circuit board can be reduced by at least 5 ⁇ m compared to the comparative example by using the RCC made of the low-dielectric constant material.
  • a cavity using a jig is formed in a portion on which a chip such as an electronic device is mounted to provide an optimal circuit board.
  • At this time, at least one of the first insulating layer 110 , the second insulating layer 120 , and the third insulating layer 130 represents the electrical wiring connecting the circuit components based on the circuit design as a wiring diagram, Electrical conductors can be reproduced in
  • at least one of the first insulating layer 110 , the second insulating layer 120 , and the third insulating layer 130 may form a wiring for mounting electrical components and connecting them in a circuit, and the electrical connection of the components It can mechanically fix non-functional parts.
  • Circuit patterns may be disposed on the surfaces of the first insulating layer 110 , the second insulating layer 120 , and the third insulating layer 130 .
  • the circuit pattern 143 may be disposed on the upper surface of the second insulating layer 120 of the single layer.
  • the first circuit pattern 141 may be disposed on the upper surface of the first insulating layer 110 .
  • a plurality of first circuit patterns 141 may be disposed on the upper surface of the first insulating layer 110 while being spaced apart from each other by a predetermined interval.
  • a second circuit pattern 142 may be disposed on a lower surface of the first insulating layer 110 .
  • a plurality of second circuit patterns 142 may be disposed on the lower surface of the first insulating layer 110 while being spaced apart from each other by a predetermined interval.
  • circuit patterns may be disposed on the surface of the second insulating layer 120 .
  • a plurality of third circuit patterns 143 may be disposed on the upper surface of the second-first insulating layer 121 to be spaced apart from each other by a predetermined interval.
  • a plurality of fourth circuit patterns 144 may be disposed on the upper surface of the 2-2 insulating layer 122 to be spaced apart from each other by a predetermined interval.
  • a plurality of fifth circuit patterns 145 may be disposed on the upper surface of the 2-3 th insulating layer 123 to be spaced apart from each other by a predetermined interval.
  • circuit patterns may be disposed on the surface of the third insulating layer 130 .
  • the circuit pattern 146 may be disposed on the lower surface of the third insulating layer 130 of the single layer.
  • a plurality of sixth circuit patterns 146 may be disposed on the lower surface of the 3-1 insulating layer 131 while being spaced apart from each other by a predetermined interval.
  • a plurality of seventh circuit patterns 147 may be disposed on the lower surface of the 3-2 insulating layer 132 to be spaced apart from each other by a predetermined interval.
  • a plurality of eighth circuit patterns 148 may be disposed on the lower surface of the 3 - 3 insulating layer 133 to be spaced apart from each other by a predetermined interval.
  • the first to eighth circuit patterns 141 , 142 , 143 , 144 , 145 , 146 , 147 , and 148 as described above are wires for transmitting electrical signals, and may be formed of a metal material having high electrical conductivity.
  • the first to eighth circuit patterns 141 , 142 , 143 , 144 , 145 , 146 , 147 , and 148 are gold (Au), silver (Ag), platinum (Pt), titanium (Ti), and tin. It may be formed of at least one metal material selected from (Sn), copper (Cu), and zinc (Zn).
  • the first to eighth circuit patterns 141 , 142 , 143 , 144 , 145 , 146 , 147 and 148 have excellent bonding strength of gold (Au), silver (Ag), platinum (Pt), and titanium (Ti).
  • tin (Sn), copper (Cu), and zinc (Zn) may be formed of a paste or solder paste including at least one metal material selected from the group consisting of.
  • the first to eighth circuit patterns 141 , 142 , 143 , 144 , 145 , 146 , 147 , and 148 may be formed of copper (Cu), which has high electrical conductivity and is relatively inexpensive.
  • the first to eighth circuit patterns 141 , 142 , 143 , 144 , 145 , 146 , 147 , and 148 are conventional circuit board manufacturing processes such as an additive process and a subtractive process. , MSAP (Modified Semi Additive Process) and SAP (Semi Additive Process) methods are possible, and detailed descriptions are omitted here.
  • the first circuit pattern 141 may include a pad 141a that is exposed through the cavity 160 while being disposed on the upper surface of the first insulating layer 110 .
  • the pad 141a may be electrically connected to an electronic device (to be described later) mounted in the cavity 160 .
  • the pad 141a may be a wire bonding pad connected to an electronic device mounted in the cavity 160 through a wire.
  • the pad 141a may be a flip-chip bonding pad directly connected to a terminal of an electronic device mounted in the cavity 160 .
  • the pad 141a may include a first pad and a second pad disposed to be spaced apart from each other by a predetermined interval. This will be described in more detail below.
  • the first to eighth circuit patterns 141 , 142 , 143 , 144 , 145 , 146 , 147 , and 148 are respectively connected to a via for interlayer conduction, a pattern for signal transfer, and an electronic device, etc. It may include a pad that becomes
  • the first insulating layer 110 , the second insulating layer 120 , and the third insulating layer 130 have vias V1 , V2 , V3 , V4 , V5 that electrically connect circuit patterns disposed on different layers to each other.
  • V6, V7) may be arranged.
  • the vias V1 , V2 , V3 , V4 , V5 , V6 , and V7 may be disposed to pass through at least one of the first insulating layer 110 , the second insulating layer 120 , and the third insulating layer 130 .
  • both ends of the vias V1 , V2 , V3 , V4 , V5 , V6 , and V7 are respectively connected to circuit patterns disposed on different insulating layers, and thus an electrical signal may be transmitted.
  • a first via V1 may be disposed on the first insulating layer 110 .
  • the first via V1 may be disposed to penetrate the top and bottom surfaces of the first insulating layer 110 .
  • the first via V1 electrically connects the first circuit pattern 141 disposed on the upper surface of the first insulating layer 110 and the second circuit pattern 142 disposed on the lower surface of the first insulating layer 110 . can connect
  • a plurality of vias may be disposed in the second insulating layer 120 . That is, the second via V2 may be disposed in the 2-1 insulating layer 121 .
  • the second via V2 includes a first circuit pattern 141 disposed on the upper surface of the first insulating layer 110 and a third circuit pattern 143 disposed on the upper surface of the second-first insulating layer 121 . can be electrically connected.
  • a third via V3 may be disposed on the 2-2nd insulating layer 122 .
  • the third via V3 includes a fourth circuit pattern 144 disposed on the upper surface of the 2-2 insulating layer 122 and a third circuit pattern 144 disposed on the upper surface of the 2-1 insulating layer 121 ( 143) can be electrically connected.
  • a fourth via V4 may be disposed on the 2-3 th insulating layer 123 .
  • the fourth via V4 includes a fifth circuit pattern 145 disposed on the upper surface of the 2-3 th insulating layer 123 and a fourth circuit pattern 145 disposed on the upper surface of the 2-2 th insulating layer 122 . 144) can be electrically connected.
  • the second insulating layer 120 is configured as a single layer, only the second via V2 may be disposed in the second insulating layer 120 of the single layer.
  • a plurality of vias may be disposed in the third insulating layer 130 . That is, a fifth via V5 may be disposed on the 3-1 th insulating layer 131 .
  • the fifth via V5 includes a second circuit pattern 142 disposed on a lower surface of the first insulating layer 110 and a sixth circuit pattern 146 disposed on a lower surface of the third-first insulating layer 131 . can be electrically connected.
  • a sixth via V6 may be disposed in the 3 - 2 insulating layer 132 .
  • the sixth via V6 includes a seventh circuit pattern 147 disposed on the lower surface of the 3-2nd insulating layer 132 and a sixth circuit pattern 147 disposed on the lower surface of the 3-1th insulating layer 131 ( 146) can be electrically connected.
  • a seventh via V7 may be disposed in the 3 - 3 insulating layer 133 .
  • the seventh via V7 includes an eighth circuit pattern 148 disposed on a lower surface of the 3-3 insulating layer 133 and a seventh circuit pattern 148 disposed on a lower surface of the 3-2 insulating layer 132 ( 147) can be electrically connected.
  • the third insulating layer 130 is configured as a single layer, only the fifth via V5 may be disposed in the third insulating layer 130 of the single layer.
  • the vias V1 , V2 , V3 , V4 , V5 , V6 , and V7 include only one insulating layer of the first insulating layer 110 , the second insulating layer 120 , and the third insulating layer 130 . may pass through, or alternatively may be disposed while passing through a plurality of insulating layers in common. Accordingly, the vias V1 , V2 , V3 , V4 , V5 , V6 , and V7 may connect circuit patterns disposed on the surface of the insulating layer that are at least two or more layers apart from each other, rather than the neighboring insulating layers.
  • the vias V1, V2, V3, V4, V5, V6, and V7 may be formed by filling the inside of a through hole (not shown) penetrating at least one insulating layer among the plurality of insulating layers with a conductive material.
  • the through hole may be formed by any one of machining methods, including mechanical, laser, and chemical machining.
  • machining methods including mechanical, laser, and chemical machining.
  • methods such as milling, drilling, and routing can be used, and when formed by laser processing, UV or CO 2 laser method is used.
  • UV or CO 2 laser method is used.
  • at least one insulating layer among the plurality of insulating layers may be opened by using a chemical containing aminosilane, ketones, or the like.
  • the processing by the laser is a cutting method that melts and evaporates a part of the material by concentrating optical energy on the surface to take a desired shape, and complex formation by a computer program can be easily processed. Even difficult composite materials can be machined.
  • the processing by the laser can have a cutting diameter of at least 0.005 mm, and has a wide advantage in a range of possible thicknesses.
  • the laser processing drill it is preferable to use a YAG (Yttrium Aluminum Garnet) laser, a CO 2 laser, or an ultraviolet (UV) laser.
  • the YAG laser is a laser that can process both the copper foil layer and the insulating layer
  • the CO 2 laser is a laser that can process only the insulating layer.
  • the vias V1 , V2 , V3 , V4 , V5 , V6 , and V7 may be formed by filling the inside of the through hole with a conductive material.
  • the metal materials forming the vias V1, V2, V3, V4, V5, V6, and V7 include copper (Cu), silver (Ag), tin (Sn), gold (Au), nickel (Ni) and palladium ( Pd), and the conductive material filling is any one of electroless plating, electrolytic plating, screen printing, sputtering, evaporation, inkjetting, and dispensing. One or a combination thereof may be used.
  • protective layers 151 and 152 may be disposed on the surface of the outermost insulating layer among the first insulating layer 110 , the second insulating layer 120 , and the third insulating layer 130 .
  • a first passivation layer 151 may be disposed on an upper surface of an uppermost insulating layer among the plurality of insulating layers.
  • a first passivation layer 151 may be disposed on an upper surface of the 2-3th insulating layer 123 disposed on the uppermost portion of the second insulating layer 120 .
  • a second passivation layer 152 may be disposed on a lower surface of the insulating layer disposed at the lowermost portion among the plurality of insulating layers.
  • a second passivation layer 152 may be disposed on a lower surface of the 3-3 insulating layer 133 disposed at the lowermost portion of the third insulating layer 130 .
  • the first protective layer 151 may be disposed on the upper surface of the second insulating layer 120
  • the second passivation layer 152 may be disposed on the lower surface of the third insulating layer 130 .
  • the first passivation layer 151 and the second passivation layer 152 may each have an opening.
  • the first protective layer 151 may have an opening exposing the surface of the fifth circuit pattern to be exposed among the fifth circuit patterns 145 disposed on the upper surface of the 2-3th insulating layer 123 . have.
  • the second passivation layer 152 may have an opening exposing the surface of the eighth circuit pattern to be exposed among the eighth circuit patterns 148 disposed on the lower surface of the 3-3 insulating layer 133 .
  • the first passivation layer 151 and the second passivation layer 152 may include an insulating material.
  • the first passivation layer 151 and the second passivation layer 152 may include various materials that can be cured by heating after being applied to protect the surface of the circuit patterns.
  • the first passivation layer 151 and the second passivation layer 152 may be a resist layer.
  • the first passivation layer 151 and the second passivation layer 152 may be a solder resist layer including an organic polymer material.
  • the first protective layer 151 and the second protective layer 152 may include an epoxy acrylate-based resin.
  • the first protective layer 151 and the second protective layer 152 may include a resin, a curing agent, a photoinitiator, a pigment, a solvent, a filler, an additive, an acryl-based monomer, and the like.
  • the embodiment is not limited thereto, and the first protective layer 151 and the second protective layer 152 may be any one of a photo-solder resist layer, a cover-lay, and a polymer material. to be.
  • the thickness of the first passivation layer 151 and the second passivation layer 152 may be 1 ⁇ m to 20 ⁇ m.
  • the thickness of the first passivation layer 151 and the second passivation layer 152 may be 1 ⁇ m to 15 ⁇ m.
  • the thickness of the first passivation layer 151 and the second passivation layer 152 may be 5 ⁇ m to 20 ⁇ m.
  • the thickness of the circuit board 100 may increase.
  • the thickness of the first passivation layer 151 and the second passivation layer 152 is less than 1 ⁇ m, the reliability of circuit patterns included in the circuit board 100 may be deteriorated.
  • a cavity 160 may be formed in the second insulating layer 120 .
  • the cavity 160 may be formed in the second insulating layer 120 composed of a plurality of layers.
  • the cavity 160 may be disposed to pass through at least one insulating layer among the second insulating layers 120 composed of the plurality of layers, and may be disposed to pass through at least another insulating layer.
  • the general cavity is formed through the insulating layer. Accordingly, at the position where the cavity is to be formed, the insulating layer overlapping the cavity 160 in the horizontal direction does not exist.
  • the cavity in the comparative example is formed to penetrate from the upper surface to the lower surface of the second insulating layer 120 .
  • At least one insulating layer of the insulating layers vertically overlapping with the cavity 160 penetrates, but at least another insulating layer does not penetrate at the position where the cavity is to be disposed.
  • the cavity 160 in the first embodiment is disposed in the second insulating layer 120 . That is, the cavity 160 is formed in the 2-1 th insulating layer 121 , the 2-2 th insulating layer 122 , and the 2-3 th insulating layer 123 . In addition, the cavity 160 in the second embodiment is formed in the second insulating layer 120 composed of one layer.
  • the cavity is disposed to penetrate through all of the 2-1 th insulating layer 121 , the 2-2 th insulating layer 122 , and the 2-3 th insulating layer 123 . Accordingly, in the circuit board of the comparative example, the upper surface of the first insulating layer in a region vertically overlapping with the cavity is exposed. That is, the second insulating layer (more specifically, the 2-1 insulating layer) does not exist on the upper surface of the first insulating layer vertically overlapping with the cavity in the circuit board of the comparative example.
  • the cavity 160 in the circuit board 100 in the embodiment shown in FIGS. 1A and 2A penetrates the 2-1 insulating layer 121 and the 2-2 insulating layer 122,
  • the 2-3th insulating layer 123 may be non-penetrated and disposed.
  • the cavity 160 includes a first part P1 disposed in the 2-1 insulating layer 121 , a second part P2 disposed in the 2-2 insulating layer 122 , and a second part P2 disposed in the second-second insulating layer 122 . 3 It may include a third part P3 disposed in the insulating layer 123 .
  • the cavity 160 is illustrated as being composed of the first to third parts P1, P2, and P3, but limited thereto. it doesn't happen
  • the cavity 160 may include only the first and second parts.
  • the cavity 160 may include first to fifth parts.
  • the cavity 160 in the embodiment is characterized in that the lowermost part has a groove shape rather than a through hole shape.
  • the first part P1 may be disposed in the second-first insulating layer 121 .
  • the first part P1 may be a groove disposed in the second-first insulating layer 121 and forming a lower region of the cavity 160 .
  • the second part P2 may be disposed in the 2-2nd insulating layer 122 .
  • the second part P2 may be disposed in the 2-2nd insulating layer 122 and may be a through hole forming a central region of the cavity 160 .
  • the third part P3 may be disposed in the 2-3 th insulating layer 123 .
  • the third part P3 may be disposed in the 2-3 th insulating layer 123 and may be a through hole forming an upper region of the cavity 160 .
  • the cavity 160 may be formed of a combination of the first part P1 , the second part P2 , and the third part P3 .
  • the thickness of the first part P1 may be smaller than the thickness of the second-first insulating layer 121 . Accordingly, the cavity 160 may be formed without penetrating the second-first insulating layer 121 .
  • the 2-1 th insulating layer 121 may include a first portion disposed on a region overlapping the cavity 160 in a vertical direction and a second portion excluding the first portion.
  • the thicknesses H3 and H4 of the first part may be different from the thickness H1 of the second part.
  • the thickness H1 of the second portion may correspond to the thickness of the second-first insulating layer 121 .
  • the thickness of the second portion may be 5 ⁇ m to 20 ⁇ m.
  • the thickness of the second portion corresponds to the thickness of the 2-1 insulating layer 121 composed of one RCC layer, and thus may have a thickness of 5 ⁇ m to 20 ⁇ m.
  • the thicknesses H3 and H4 of the first part may be smaller than the thickness H1 of the second part.
  • the thicknesses H3 and H4 of the first portion may be determined by the thickness H2 of the pad 141a.
  • the thicknesses H3 and H4 of the first portion may be smaller than the thickness H2 of the pad 141a.
  • the thickness H2 of the pad 141a may be smaller than the thickness H1 of the second portion.
  • the thickness H2 of the pad 141a may be 5 ⁇ m to 10 ⁇ m.
  • the thicknesses H3 and H4 of the first portion may be smaller than the thickness H3 of the pad 141a.
  • the thicknesses H3 and H4 of the first portion may be 3 ⁇ m to 8 ⁇ m.
  • the first portion of the second-first insulating layer 121 is disposed on the first insulating layer 110 .
  • the first portion of the second-first insulating layer 121 may expose a top surface of the pad 141a disposed on the first insulating layer 110 .
  • the thicknesses H3 and H4 of the first portion may be different for each region.
  • the thickness of the first portion may change from the outside to the inside.
  • the width of the first portion may gradually decrease from the outside to the inside.
  • the second insulating layer 120 (the 2-1 insulation described above) is penetrated through the second insulating layer 120 and the cavity 160 is not formed.
  • the cavity 160 is formed with the first portion of the layer 121 remaining on the first insulating layer 110 .
  • the remaining thicknesses H3 and H4 of a portion of the second insulating layer 120 are smaller than the thickness H2 of the pad 141a to be exposed on the cavity 160 . Accordingly, in the embodiment, the cavity 160 may be formed while maintaining the shape of the pad 141a without affecting the mounting of the electronic device on the pad 141a.
  • the cavity forming process was performed in a state in which a protective layer or a stop layer was disposed on the first insulating layer. Accordingly, in the prior art, the cavity could be formed as much as a desired depth (a depth penetrating all of the second insulating layer).
  • an etching process of removing the protective layer or the stop layer has to be performed. Accordingly, in the related art, a portion of the pad disposed on the first insulating layer is also removed during the etching process of removing the protective layer or the stop layer, which may cause a problem in the reliability of the pad.
  • the thickness of the protective layer or the stop layer required during the sand blast or laser process is in the range of 3 ⁇ m to 10 ⁇ m.
  • the cavity is conventionally formed using a laser or an etching process, the cavity has a different upper width and a lower lower width.
  • the conventional cavity has a trapezoidal shape in which the width gradually decreases from the upper side to the lower side.
  • the cavity can be easily formed in a state in which the protective layer or the stop layer is not formed, thereby solving the reliability problem that occurs during the process of removing the protective layer or the stop layer.
  • the cavity in the embodiment may have the same upper width and the same lower width. This is because the cavity is formed using a jig (described later) having the same upper width and lower lower width.
  • the cavity 160 includes an inner wall and bottom surfaces S1 and S2 .
  • the bottom surfaces S1 and S2 of the cavity 160 may have a predetermined surface roughness.
  • an additional process is not performed so that the bottom surfaces S1 and S2 of the cavity 160 have a predetermined surface roughness, but the second insulating layer 120 is formed in a state in which a jig is disposed. Accordingly, the bottom surfaces S1 and S2 may have a certain surface roughness.
  • the bottom surfaces S1 and S2 of the cavity 160 may refer to the top surface of the first portion of the second-first insulating layer 121 .
  • the height of the upper surface of the first portion of the second-first insulating layer 121 is not constant and may have a deviation depending on the position.
  • the height of the upper surface of the first portion of the second-first insulating layer 121 may change from the edge portion to the inner portion.
  • the height of the upper surface of the first portion of the second-first insulating layer 121 may decrease as the distance from the inner wall increases.
  • the depth of the cavity 160 may vary depending on the location.
  • the depth of the cavity 160 may change from the outside to the inside.
  • the depth of the cavity 160 may gradually increase from the outside to the inside.
  • the inner wall may be perpendicular to the main surface of the second insulating layer.
  • the cavity 160 may have a shape having an upper width and a lower width equal to each other.
  • the height of the first portion of the second insulating layer or the depth of the cavity 160 may be determined by the position of the pad 141a.
  • the bottom surface of the cavity 160 may include a first region R1 and a second region R2 .
  • the first region R1 may be an outer region of the cavity 160 .
  • the first region R1 may be an edge region of the cavity 160 .
  • the second region R2 may be an inner region of the cavity 160 .
  • the second region R2 may be a central region of the cavity 160 .
  • the first region R1 and the second region R2 may be determined based on a region in which the plurality of pads 141a are disposed.
  • the first region R1 may be an outer region of the arrangement region of the plurality of pads 141a.
  • the second region R2 may be an inner region of a region in which the plurality of pads 141a are disposed.
  • the second region R2 may be a region between the plurality of pads 141a.
  • the first region R1 may be a region other than a region between the plurality of pads 141a. More specifically, the first region R1 may be an outer region of the bottom surface.
  • the second region R2 may be a central region of the bottom surface. That is, the first region R1 may be formed to surround the periphery of the second region R2 .
  • the bottom surface of the cavity 160 includes a first bottom surface S1 corresponding to the first region R1 and a second bottom surface S2 corresponding to the second region R2. can do.
  • first bottom surface S1 and the second bottom surface S2 may have different heights.
  • the first bottom surface S1 and the second bottom surface S2 may have a height lower than that of the pad 141a and be disposed on an area in which the cavity is formed among the top surfaces of the first insulating layer.
  • the pad 141a may have a second height H2.
  • first bottom surface S1 may have a third height H3 smaller than the second height H2.
  • second bottom surface S2 may have a fourth height H4 smaller than the second height H2 and the third height H3 .
  • the third height H3 may have a level of 95% or less of the second height H2.
  • the first bottom surface S1 may have different heights for each location.
  • the third height H3 may mean an average height of the first floor surface S1 .
  • the third height H3 may mean the largest height value among the heights of the first floor surface S1 for each position.
  • the first bottom surface S1 has different heights for each location. That is, the third height H3 of the first bottom surface S1 may have different values according to positions.
  • the height of the first bottom surface S1 may decrease from the outside to the inside.
  • the first bottom surface S1 may have the greatest height at a portion closest to the inner wall.
  • the first bottom surface S1 may have the smallest height in a portion adjacent to the second bottom surface S2 .
  • the second bottom surface S2 may have a smaller height than the first bottom surface S1 and may be positioned between the plurality of pads 141a in the cavity 160 .
  • the second bottom surface S2 may have a smaller height than the first bottom surface S1 . Furthermore, the second bottom surface S2 may have different heights depending on the location. That is, the fourth height H4 of the second bottom surface S2 may have different values depending on the location.
  • the height of the second bottom surface S2 may decrease from the outside to the inside.
  • the second bottom surface S2 may have the greatest height at a portion adjacent to the inner side of the pad 141a (or a portion adjacent to the first bottom surface).
  • the second bottom surface S2 may have the smallest height in the central portion. That is, the cross-section of the second bottom surface S2 may have a V-shape in which the height gradually decreases from the outside to the inside.
  • a cross-sectional view of the first bottom surface S1 may have a V-shape in which the height decreases from the outside to the inside.
  • the cavity 160 is formed using a jig. Accordingly, the cavity 160 in the above embodiment may have the same upper width and the same lower width.
  • the second insulating layer 120 in the embodiment may be formed in a state in which a jig is disposed on the region where the cavity 160 is to be formed. Accordingly, the second insulating layer 120 may be formed in the remaining area except for the area where the jig is disposed. That is, the second insulating layer 120 may be formed to open an area in which the jig is disposed.
  • the pad 141a is disposed in the region where the cavity 160 is to be formed.
  • the jig may be positioned on the pad 141a.
  • the pad 141a has a certain height, and accordingly, in the region where the cavity 160 is to be formed, the jig does not come into contact with the upper surface of the first insulating layer 110, but rather the pad ( 141a) may be spaced apart from each other by a predetermined interval.
  • the second insulating layer 120 may penetrate into a region between the first insulating layer and the jig in a state in which the jig is formed.
  • the second insulating layer 120 when the second insulating layer 120 is laminated, the largest amount of resin penetrates into the relatively close first region R1, so that the highest height at the outermost part of the first bottom surface S1. can have In addition, when the second insulating layer 120 is laminated, the penetration amount of the resin gradually decreases as the distance from the first region R1 is increased, and accordingly, the lowest height in the central portion of the second bottom surface S2. can have
  • the cavity may be formed in the second insulating layer 120 composed of a single layer.
  • the cavity 160 in the circuit board 100 according to the second embodiment may be formed without penetrating the second insulating layer 120 .
  • the second insulating layer 120 may include a first portion in which the cavity 160 is formed and a second portion excluding the first portion.
  • the thicknesses H3 and H4 of the first part may be different from the thickness H1 of the second part.
  • the thickness H1 of the second portion may correspond to the thickness of the second insulating layer 120 .
  • the thickness of the second portion may be 5 ⁇ m to 20 ⁇ m.
  • the thickness of the second portion corresponds to the thickness of the second insulating layer 120 composed of one layer of RCC, and thus may have a thickness of 5 ⁇ m to 20 ⁇ m.
  • the thicknesses H3 and H4 of the first part may be smaller than the thickness H1 of the second part.
  • the thicknesses H3 and H4 of the first portion may be determined by the thickness H2 of the pad 141a.
  • the thicknesses H3 and H4 of the first portion may be smaller than the thickness H2 of the pad 141a.
  • the thickness H2 of the pad 141a may be smaller than the thickness H1 of the second portion.
  • the thickness H2 of the pad 141a may be 5 ⁇ m to 10 ⁇ m.
  • the thicknesses H3 and H4 of the first portion may be smaller than the thickness H3 of the pad 141a.
  • the thicknesses H3 and H4 of the first portion may be 3 ⁇ m to 8 ⁇ m.
  • the first portion of the second insulating layer 120 is disposed on the first insulating layer 110 .
  • the first portion of the second insulating layer 120 may expose a top surface of the pad 141a disposed on the first insulating layer 110 .
  • the thicknesses H3 and H4 of the first portion may be different for each region.
  • the thickness of the first portion may change from the outside to the inside.
  • the width of the first portion may gradually decrease from the outside to the inside.
  • the second insulating layer 120 is formed by passing through the second insulating layer 120 and not forming the cavity 160 , the first insulating layer ( The cavity 160 is formed in a state remaining on the 110).
  • the remaining thicknesses H3 and H4 of a portion of the second insulating layer 120 are smaller than the thickness H2 of the pad 141a to be exposed on the cavity 160 . Accordingly, in the embodiment, the cavity 160 may be formed while maintaining the shape of the pad 141a without affecting the mounting of the electronic device on the pad 141a.
  • the cavity 160 includes an inner wall and bottom surfaces S1 and S2 .
  • the bottom surfaces S1 and S2 of the cavity 160 may have a predetermined surface roughness.
  • an additional process is not performed so that the bottom surfaces S1 and S2 of the cavity 160 have a predetermined surface roughness, but the second insulating layer 120 is formed in a state in which a jig is disposed. Accordingly, the bottom surfaces S1 and S2 may have a certain surface roughness.
  • the bottom surfaces S1 and S2 of the cavity 160 may refer to the top surface of the first portion of the second insulating layer 120 .
  • the height of the upper surface of the first portion of the second insulating layer 120 is not constant and may have a deviation depending on the position.
  • the height of the upper surface of the first portion of the second insulating layer 121 may change from the edge portion to the inner portion.
  • the height of the upper surface of the first portion of the second insulating layer 120 may decrease as the distance from the inner wall increases.
  • the depth of the cavity 160 may vary depending on the location.
  • the depth of the cavity 160 may change from the outside to the inside.
  • the depth of the cavity 160 may gradually increase from the outside to the inside.
  • the inner wall may be perpendicular to the main surface of the second insulating layer.
  • the cavity 160 may have a shape having an upper width and a lower width equal to each other.
  • the height of the first portion of the second insulating layer or the depth of the cavity 160 may be determined by the position of the pad 141a.
  • the bottom surface of the cavity 160 may include a first region R1 and a second region R2 .
  • the first region R1 may be an outer region of the cavity 160 .
  • the first region R1 may be an edge region of the cavity 160 .
  • the second region R2 may be an inner region of the cavity 160 .
  • the second region R2 may be a central region of the cavity 160 .
  • the first region R1 and the second region R2 may be determined based on a region in which the plurality of pads 141a are disposed.
  • the first region R1 may be an outer region of the arrangement region of the plurality of pads 141a.
  • the second region R2 may be an inner region of a region in which the plurality of pads 141a are disposed.
  • the second region R2 may be a region between the plurality of pads 141a.
  • the first region R1 may be a region other than a region between the plurality of pads 141a. More specifically, the first region R1 may be an outer region of the bottom surface.
  • the second region R2 may be a central region of the bottom surface. That is, the first region R1 may be formed to surround the periphery of the second region R2 .
  • the bottom surface of the cavity 160 includes a first bottom surface S1 corresponding to the first region R1 and a second bottom surface S2 corresponding to the second region R2. can do.
  • first bottom surface S1 and the second bottom surface S2 may have different heights.
  • the first bottom surface S1 and the second bottom surface S2 may have a height lower than that of the pad 141a and be disposed on an area in which the cavity is formed among the top surfaces of the first insulating layer.
  • the pad 141a may have a second height H2.
  • first bottom surface S1 may have a third height H3 smaller than the second height H2.
  • second bottom surface S2 may have a fourth height H4 smaller than the second height H2 and the third height H3 .
  • the third height H3 may have a level of 95% or less of the second height H2.
  • the first bottom surface S1 may have different heights for each location.
  • the third height H3 may mean an average height of the first floor surface S1 .
  • the third height H3 may mean the largest height value among the heights of the first floor surface S1 for each position.
  • the first bottom surface S1 has different heights for each location. That is, the third height H3 of the first bottom surface S1 may have different values according to positions.
  • the height of the first bottom surface S1 may decrease from the outside to the inside.
  • the first bottom surface S1 may have the greatest height at a portion closest to the inner wall.
  • the first bottom surface S1 may have the smallest height in a portion adjacent to the second bottom surface S2 .
  • the second bottom surface S2 may have a smaller height than the first bottom surface S1 and may be positioned between the plurality of pads 141a in the cavity 160 .
  • the second bottom surface S2 may have a smaller height than the first bottom surface S1 . Furthermore, the second bottom surface S2 may have different heights depending on the location. That is, the fourth height H4 of the second bottom surface S2 may have different values depending on the location.
  • the height of the second bottom surface S2 may decrease from the outside to the inside.
  • the second bottom surface S2 may have the greatest height at a portion adjacent to the inner side of the pad 141a (or a portion adjacent to the first bottom surface).
  • the second bottom surface S2 may have the smallest height in the central portion. That is, the cross-section of the second bottom surface S2 may have a V-shape in which the height gradually decreases from the outside to the inside.
  • a cross-sectional view of the first bottom surface S1 may have a V-shape in which the height decreases from the outside to the inside.
  • the second insulating layer 120 is composed of a plurality of RCC layers, and the second insulating layer ( A cavity 160 is formed in 120 .
  • the second insulating layer 120 is composed of a single-layer RCC layer, and the second insulating layer 120 is formed of a single layer. A cavity 160 is formed.
  • FIG 3 is a view showing a package substrate according to the first embodiment.
  • the package substrate 200 in the embodiment includes the circuit board 100 shown in FIG. 1 and the electronic device 180 mounted in the cavity 160 of the circuit board 100 .
  • the circuit board 100 described with reference to FIGS. 1A, 1B, 2A and 2B may be used as a package substrate 200 for mounting the electronic device 180 .
  • the circuit board 100 includes a cavity 160 , and a pad 141a may be exposed in the cavity 160 .
  • the 2-1 th insulating layer 121 may be disposed in the cavity 160 except for the region where the pad 141a is formed.
  • the height of the first portion of the 2-1 th insulating layer 121 is lower than the height of the pad 141a. Accordingly, the electronic device 180 may be stably mounted on the pad 141a without being affected by the first portion of the second insulating layer.
  • the electronic device 180 when the height of the first portion of the 2-1 th insulating layer 121 is higher than the height of the pad 141a, the electronic device 180 is inclined on the pad 141a. may be mounted, and furthermore, a defect may occur in an electrical connection state with the pad 141a.
  • the electronic device 180 may be an electronic component disposed in the cavity 160 of the circuit board 100 , and may be divided into an active device and a passive device.
  • the active element is an element that actively uses a non-linear portion
  • the passive element refers to an element that does not use the non-linear characteristic even though both linear and non-linear characteristics exist.
  • the passive element may include a transistor, an IC semiconductor chip, and the like, and the passive element may include a capacitor, a resistor, an inductor, and the like.
  • the passive element is mounted on a conventional circuit board to increase a signal processing speed of a semiconductor chip, which is an active element, or to perform a filtering function.
  • connection part 170 may be disposed on the pad 141a.
  • a planar shape of the connection part 170 may be a quadrangle.
  • the connection part 170 is disposed on the pad 141a to electrically connect the electronic device 180 and the pad 141a while fixing the electronic device 180 .
  • the pad 141a may be formed of a conductive material.
  • the connection part 170 may be a solder ball.
  • a material of a different component may be contained in the solder.
  • the solder may be composed of at least one of SnCu, SnPb, and SnAgCu.
  • the heterogeneous material may include any one of Al, Sb, Bi, Cu, Ni, In, Pb, Ag, Sn, Zn, Ga, Cd, and Fe.
  • the upper surface of the electronic device 180 may be positioned higher than the surface of the uppermost layer of the circuit board 100 .
  • the embodiment is not limited thereto, and depending on the type of the electronic device 180 , the upper surface of the electronic device 180 may be disposed at the same height as the surface of the uppermost layer of the circuit board 100 . It may be placed lower.
  • FIG 4 is a view showing a package substrate according to a second embodiment.
  • the package substrate 200A includes a circuit board 100 and an electronic device 180a mounted in a cavity 160 of the circuit board 100 .
  • the package substrate 200A is disposed in the cavity 160 and further includes a molding layer 190 covering the electronic device 180a.
  • the molding layer 190 may be selectively disposed in the cavity 160 to protect the electronic device 180a mounted in the cavity 160 .
  • the molding layer 190 may be formed of a resin for molding, for example, epoxy molding compound (EMC).
  • EMC epoxy molding compound
  • the embodiment is not limited thereto, and the molding layer 190 may be formed of various other molding resins in addition to EMC.
  • the circuit board 100 may be used as a package substrate 200A for mounting the electronic device 180a.
  • the circuit board 100 includes a cavity 160 , and a pad 141a may be exposed in the cavity 160 .
  • the 2-1 th insulating layer 121 may be disposed in the cavity 160 except for the region where the pad 141a is formed.
  • the height of the first portion of the 2-1 th insulating layer 121 is lower than the height of the pad 141a. Accordingly, the electronic device 180a may be stably mounted on the pad 141a without being affected by the first portion of the second-first insulating layer 121 .
  • the electronic device 180a is inclined on the pad 141a. may be mounted, and furthermore, a defect may occur in an electrical connection state with the pad 141a.
  • the molding layer 190 is disposed in contact with the inner wall and bottom surfaces S1 and S2 of the cavity 160 .
  • the bottom surfaces S1 and S2 of the cavity 160 may have different heights according to positions.
  • the bottom surfaces S1 and S2 may not be flat and may have a predetermined inclination angle.
  • the structure of the cavity 160 as described above can increase the surface area in contact with the molding layer 190, thereby improving the bonding force between the molding layer 190 and the circuit board 100.
  • the circuit board includes a cavity.
  • the cavity 160 has a non-penetrating structure, not a penetrating structure through the second insulating layer 120 .
  • the cavity 160 exposes the pad 141a disposed on the first insulating layer 110 .
  • the bottom surface of the cavity 160 is positioned lower than the top surface of the pad 141a.
  • the cavity 160 may have the same upper width and the same lower width.
  • the cavity 160 includes an inner wall and a bottom surface, and the height of the bottom surface may decrease from the outside to the inside. In other words, the depth of the cavity 160 may gradually increase from the outside to the inside.
  • the embodiment it is not necessary to form an additional layer to form the cavity 160 , and thus the number of processes can be reduced.
  • the circuit board includes a cavity.
  • the cavity of the circuit board has a non-penetrating structure rather than a structure penetrating the second insulating layer.
  • the cavity exposes the pad disposed on the upper surface of the first insulating layer.
  • the bottom surface of the cavity is positioned lower than the top surface of the pad. Accordingly, in the embodiment, it is not necessary to form an additional stop layer on the upper surface of the first insulating layer to form the cavity, and thus processes such as formation and removal of the stop layer can be omitted. have.
  • the cavity of the circuit board in the embodiment includes a bottom surface and an inner wall.
  • the bottom surface of the cavity may have different heights depending on the location.
  • the bottom surface of the cavity may have a shape in which the height gradually decreases from the outside to the inside. Accordingly, when an additional molding layer is formed on the bottom surface of the cavity, a contact area with the molding layer may be increased, and thus product reliability may be improved.
  • the cavity of the circuit board in the embodiment is formed using a jig.
  • the shape of the cavity may correspond to the shape of the jig.
  • the cavity may have an upper width and a lower width equal to each other.
  • the inclination angle of the inner wall of the cavity in the comparative example may be perpendicular to the main surface.
  • the inclination angle of the inner wall can be reduced compared to the comparative example, and accordingly, on the assumption that the same element is disposed, the space required for cavity formation can be minimized compared to the comparative example, thereby improving the circuit integration.
  • the inclination angle of the inner wall in the embodiment can be substantially vertical, more circuits can be formed in the same area as compared to the comparative example, and thus the overall volume of the circuit board can be reduced.
  • FIG. 5 to 9 are views showing the manufacturing method of the circuit board shown in FIG. 1B in order of process.
  • the first insulating layer 110 may be prepared, and first and second circuit patterns 141 and 142 may be formed on the surface of the first insulating layer 110 , and the first insulating layer 110 may be formed.
  • a first via V1 passing through the layer 110 and electrically connecting the first and second circuit patterns 141 and 142 may be formed.
  • a metal layer (not shown) is laminated on the surface of the first insulating layer 110 .
  • the metal layer may be formed by electroless plating a metal including copper on the first insulating layer 110 .
  • copper clad laminate CCL may be used.
  • the metal layer is formed by electroless plating, roughness is provided to the upper surface of the first insulating layer 110 so that plating can be performed smoothly. Then, the metal layer is patterned to form first and second circuit patterns 141 and 142 on the upper and lower surfaces of the first insulating layer 110 , respectively.
  • the first circuit pattern 141 may include the electronic devices 180 and 180a to be mounted on the first insulating layer 110 later and the pad 141a connected through the connection unit 170 .
  • the first and second circuit patterns 141 and 142 are an additive process, a subtractive process, a Modified Semi Additive Process (MSAP) and SAP, which are typical circuit board manufacturing processes. (Semi Additive Process) method, etc., and a detailed description thereof will be omitted here.
  • the jig 300 may be disposed in a region where the cavity 160 is to be formed among the upper regions of the first insulating layer 110 .
  • the jig 300 may have a shape corresponding to the shape that the cavity 160 should have.
  • the jig 300 may have a rectangular shape.
  • the jig 300 may be formed of a material that can be easily separated from the second insulating layer 120 after lamination of the second insulating layer 120 later.
  • the jig 300 may be configured of at least one of a polymer, a ceramic, and a metal, and may have a property of being easily separated from the second insulating layer 120 .
  • a process of laminating the second insulating layer 120 and the third insulating layer 130 on the upper and lower portions of the first insulating layer 110 may be performed, respectively.
  • the second insulating layer 120 may have a single layer.
  • the third insulating layer 130 may have a single layer.
  • the second insulating layer 120 and the third insulating layer 130 may be formed of RCC.
  • the second insulating layer 120 and the third insulating layer 130 may have a thickness of 5 ⁇ m to 20 ⁇ m.
  • each of the plurality of layers may have a thickness of 5 ⁇ m to 20 ⁇ m.
  • the thickness of the second insulating layer 120 of the single layer may be 5 ⁇ m to 20 ⁇ m.
  • the jig 300 may be disposed on the first insulating layer 110 and may be substantially non-contact with the first insulating layer 110 . That is, a pad 141a is disposed on the upper surface of the first insulating layer 110 , and accordingly, the jig 300 may be positioned on the pad 141a.
  • a space corresponding to the height of the pad 141a exists between the lower surface of the jig 300 and the upper surface of the first insulating layer 110 .
  • the second insulating layer 120 may penetrate into a space between the jig 300 and the first insulating layer 110 .
  • the cavity 160 when the cavity 160 is formed in the second insulating layer 120 disposed on the first insulating layer 110 , the cavity 160 forms the second insulating layer 120 . It may have a non-penetrating structure instead of a penetrating structure. That is, a cavity in a general circuit board includes an inner wall formed on the second insulating layer 120 and a bottom surface corresponding to the top surface of the first insulating layer 110 . In addition, in the cavity 160 in the embodiment, both the inner wall and the bottom surface may be formed in the second insulating layer 120 .
  • the jig 300 may include an RCC layer constituting the second insulating layer 120 . That is, in the semi-cured state of the RCC layer, by bonding it to the jig 300 and laminating the jig 300 to which the RCC layer is bonded on the first insulating layer 110, the cavity ( The second insulating layer 120 including 160 may be formed.
  • a process of removing the jig 300 in a state in which the second insulating layer 120 is stacked is performed to form a cavity 160 in the second insulating layer 120 .
  • a process of forming a circuit pattern on the surface of the second insulating layer 120 may be performed.
  • a process of forming a circuit pattern on the surface of the third insulating layer 130 may be performed.
  • a process of forming vias for electrically connecting circuit patterns disposed on different layers to each other may be performed in the second insulating layer 120 and the third insulating layer 130 .
  • protective layers 151 and 152 are formed on the upper surface of the second insulating layer 120 and the lower surface of the third insulating layer 130 .
  • the first passivation layer 151 and the second passivation layer 152 may each have an opening.
  • the first protective layer 151 may have an opening exposing the surface of the circuit pattern to be exposed among the circuit patterns disposed on the upper surface of the second insulating layer 120 .
  • the second protective layer 152 may have an opening exposing the surface of the circuit pattern to be exposed among the circuit patterns disposed on the lower surface of the third insulating layer 130 .
  • the cavity 160A may be formed by using the jig 300 in a manner different from that of the first and second embodiments.
  • FIG. 10 is a view showing a circuit board 100B according to the third embodiment.
  • the circuit board according to the third embodiment includes the first insulating layer 110 , the second insulating layer 120 , and the third insulating layer 130 as described above.
  • a first passivation layer 151 is disposed on an upper surface of the second insulating layer 120
  • a second passivation layer 152 is disposed on a lower surface of the third insulating layer 130 .
  • the cavity 160A may be formed in the second insulating layer 120 composed of a single layer.
  • the cavity 160A may be formed in the second insulating layer 120 composed of a plurality of layers.
  • the cavity 160A in the circuit board 100B according to the third embodiment may be formed without penetrating the second insulating layer 120 .
  • the second insulating layer 120 may include a first portion in which the cavity 160A is formed and a second portion excluding the first portion.
  • the thickness H3 of the first portion may be different from the thickness H1 of the second portion.
  • the thickness H1 of the second portion may correspond to the thickness of the second insulating layer 120 .
  • the thickness of the second portion may be 5 ⁇ m to 20 ⁇ m.
  • the thickness of the second portion corresponds to the thickness of the second insulating layer 120 composed of one layer of RCC, and thus may have a thickness of 5 ⁇ m to 20 ⁇ m.
  • a thickness H3 of the first portion may be smaller than a thickness H1 of the second portion.
  • the thickness H3 of the first portion may be determined by the thickness H2 of the pad 141a.
  • the thickness H3 of the first portion may be smaller than the thickness H2 of the pad 141a.
  • the thickness H2 of the pad 141a may be smaller than the thickness H1 of the second portion.
  • the thickness H2 of the pad 141a may be 5 ⁇ m to 10 ⁇ m.
  • the thickness H3 of the first portion may be smaller than the thickness H2 of the pad 141a.
  • the thickness H3 of the first portion may be 3 ⁇ m to 8 ⁇ m.
  • the first portion of the second insulating layer 120 is disposed on the first insulating layer 110 .
  • the first portion of the second insulating layer 120 may expose a top surface of the pad 141a disposed on the first insulating layer 110 .
  • the second insulating layer 120 is formed by passing through the second insulating layer 120 and not forming the cavity 160A, and the first insulating layer ( The cavity 160 is formed in a state remaining on the 110).
  • the thickness H3 of the remaining portion of the second insulating layer 120 is smaller than the thickness H2 of the pad 141a to be exposed on the cavity 160 . Accordingly, in the embodiment, the cavity 160 may be formed while maintaining the shape of the pad 141a without affecting the mounting of the electronic device on the pad 141a.
  • the cavity 160A includes an inner wall S1 , a bottom surface S2 , and an edge surface S3 between the inner wall S1 and the bottom surface S2 .
  • the inner wall S1 may be perpendicular to an upper surface or a lower surface of the second insulating layer 120 . Also, the bottom surface S2 may be parallel to an upper surface or a lower surface of the second insulating layer 120 .
  • the edge surface S3 may connect between the inner wall S1 and the bottom surface S2.
  • the edge surface S3 may have a curved surface that is not a right angle. That is, in the embodiment, the cavity 160A may be formed by performing an additional process in a state in which the groove G of a predetermined depth is formed in the second insulating layer 120 using the jig 300 .
  • the additional process may include, for example, a desmear process.
  • the groove G formed through the jig 300 may have an area smaller than that of the cavity 160A.
  • the corner surface S3 of the cavity 160A has a curved surface.
  • the bottom surface S2 of the cavity 160A may have a certain roughness according to the desmear process.
  • the roughness of the bottom surface S2 may improve bonding strength with the molding layer later.
  • the bottom surface S2 may have a predetermined curve according to the desmear process.
  • the bottom surface S2 may have a third height H3. That is, the pad 141a may have a second height H2. In addition, the bottom surface S2 may have a third height H3 smaller than the second height H2 .
  • the third height H3 of the bottom surface S2 may have a level in the range of 30% to 95% of the second height H2.
  • the second insulating layer 120 is composed of a single RCC layer, and the cavity 160A is formed in the second insulating layer 120 of the single layer. ) is formed.
  • the cavity 160A may be formed through a desmear process that is performed after the pressing process of the jig 300, and accordingly, the inner wall S1, the bottom surface S2, and the curved edge surface S3. can do.
  • FIG. 11 to 14 are views showing the manufacturing method of the circuit board shown in FIG. 10 in order of process.
  • the first insulating layer 110 may be prepared, and first and second circuit patterns 141 and 142 may be formed on the surface of the first insulating layer 110 , and the first insulating layer 110 may be formed.
  • a first via V1 passing through the layer 110 and electrically connecting the first and second circuit patterns 141 and 142 may be formed.
  • the first circuit pattern 141 may include the electronic devices 180 and 180a to be mounted on the first insulating layer 110 later and the pad 141a connected through the connection unit 170 .
  • a second insulating layer 120 is laminated on the upper surface of the first insulating layer 110 , and a third insulating layer ( 130) may be laminated.
  • a process of forming circuit patterns on the upper surface of the second insulating layer 120 and the lower surface of the third insulating layer 130 may be performed, respectively.
  • a process of forming vias in the inside of the second insulating layer 120 and the inside of the third insulating layer 130 may be performed, respectively.
  • the second insulating layer 120 and the third insulating layer 130 may have a thickness of 5 ⁇ m to 20 ⁇ m.
  • each of the plurality of layers may have a thickness of 5 ⁇ m to 20 ⁇ m.
  • the thickness of the second insulating layer 120 of the single layer may be 5 ⁇ m to 20 ⁇ m.
  • the second insulating layer 120 using a jig 300 is used. of the press process can be performed.
  • the jig 300 may be positioned on the second insulating layer 120 , and thus the pressing process of the jig 300 may be performed.
  • a groove G having a predetermined depth may be formed in the second insulating layer 120 .
  • the area of the groove G may be smaller than the area of the cavity 160A formed in the second insulating layer 120 .
  • the jig 300 may be formed of a material that can be easily separated from the second insulating layer 120 after lamination of the second insulating layer 120 later.
  • the jig 300 may be configured of at least one of a polymer, a ceramic, and a metal, and may have a property of being easily separated from the second insulating layer 120 .
  • a cavity 160A may be formed in the second insulating layer 120 by further processing the formed groove G.
  • the additional process may include a desmear process, but is not limited thereto.
  • the cavity 160A formed by performing a pressing process and a desmear process using a jig may be formed without penetrating the second insulating layer 120 .
  • protective layers 151 and 152 are formed on the upper surface of the second insulating layer 120 and the lower surface of the third insulating layer 130 . .
  • a combination shape of the second embodiment and the third embodiment is also possible.
  • a desmear process may be additionally performed on the cavity according to the second embodiment, so that the cavity may include a curved edge surface between the inner wall and the bottom surface.
  • the circuit board includes a cavity.
  • the cavity of the circuit board has a non-penetrating structure rather than a structure penetrating the second insulating layer.
  • the cavity exposes the pad disposed on the upper surface of the first insulating layer.
  • the bottom surface of the cavity is positioned lower than the top surface of the pad. Accordingly, in the embodiment, it is not necessary to form an additional stop layer on the upper surface of the first insulating layer to form the cavity, and thus processes such as formation and removal of the stop layer can be omitted. have.
  • the cavity of the circuit board in the embodiment includes a bottom surface and an inner wall.
  • the bottom surface of the cavity may have different heights depending on the location.
  • the bottom surface of the cavity may have a shape in which the height gradually decreases from the outside to the inside. Accordingly, when an additional molding layer is formed on the bottom surface of the cavity, a contact area with the molding layer may be increased, and thus product reliability may be improved.
  • the cavity of the circuit board in the embodiment is formed using a jig.
  • the shape of the cavity may correspond to the shape of the jig.
  • the cavity may have an upper width and a lower width equal to each other.
  • the inclination angle of the inner wall of the cavity in the comparative example may be perpendicular to the main surface.
  • the inclination angle of the inner wall can be reduced compared to the comparative example, and accordingly, on the assumption that the same element is disposed, the space required for cavity formation can be minimized compared to the comparative example, thereby improving the circuit integration.
  • the inclination angle of the inner wall in the embodiment can be substantially vertical, more circuits can be formed in the same area as compared to the comparative example, and thus the overall volume of the circuit board can be reduced.

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Abstract

실시 예에 따른 회로기판은 제1 절연층; 상기 제1 절연층 위에 배치되고, 캐비티를 포함하는 제2 절연층; 상기 제1 절연층 위에 배치되고, 상기 캐비티를 통해 상면이 노출되는 복수의 패드를 포함하고, 상기 제2 절연층의 상기 캐비티는, 상기 제1 절연층의 상면보다 높게 위치하는 바닥면과, 상기 바닥면으로부터 연장되는 내벽을 포함하고, 상기 내벽은 상기 제2 절연층의 상면 또는 하면에 대해 수직하고, 상기 캐비티의 바닥면은, 상기 패드의 상면보다 낮게 위치하며, 상기 복수의 패드의 배치 영역의 외측에 위치하는 제1 바닥면과, 상기 패드의 상면보다 낮게 위치하며, 상기 복수의 패드의 배치 영역의 내측에 위치하는 제2 바닥면을 포함하고, 상기 제1 바닥면의 높이는, 상기 제2 바닥면의 높이와 다르다.

Description

회로기판 및 이를 포함하는 패키지 기판
실시 예는 회로기판 및 이를 포함하는 패키지 기판에 관한 것이다.
회로기판은 여러 종류의 소자를 평판 위에 밀집 탑재시키기 위하여 각 소자의 장착 위치를 확정하고 소자를 연결하는 회로패턴을 평판 표면에 인쇄하여 고정하는 구조로 구성하거나, 회로기판의 내부에 소자가 매립되는 형태의 임베디드(embedded) 구조로 구성된다.
최근에는 전자 부품의 소형화 및 다기능을 실현하기 위하여, 회로기판을 고밀도 집적화가 가능한 다층의 구조로 사용되고 있다.
일반적으로, 종래의 임베디드 회로기판은 드릴 비트(drill bit)를 이용하여 소자를 내장하기 위한 캐비티(cavity)를 형성하거나, 소자의 안착을 위하여 이형 필름 등의 부자재를 사용하거나, 샌드블러스트(sand blast)를 이용하여 소자를 내장하기 위한 캐비티를 형성하였다.
그러나, 종래의 회로기판에 포함된 캐비티는 내벽의 경사각이 캐비티의 바닥면을 기준으로 150° 이상으로 형성되며, 이에 따라 상기 캐비티 내에 소자의 실장 공간을 마련하기 위해서는, 상기 내벽의 경사각을 고려함에 따라 상대적으로 캐비티 형성을 위해 필요한 공간이 커지는 문제가 있다. 이에 따라, 종래의 회로기판은 회로의 집적도가 감소하며, 캐비티 형성 공간이 커짐에 따른 회로기판의 전체 부피가 증가하는 문제가 있다.
실시 예에서는 캐비티의 내벽의 경사각을 개선시킬 수 있는 회로기판, 패키지 기판 및 이의 제조 방법에 관한 것이다.
또한, 실시 예에서는 캐비티의 형성 공정에서, 캐비티의 바닥면에 필요로 한 스탑 레이어(stop layer)를 제거할 수 있는 회로기판, 패키지 기판 및 이의 제조 방법을 제공할 수 있도록 한다.
제안되는 실시 예에서 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 제안되는 실시 예가 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
실시 예에 따른 회로기판은 제1 절연층; 상기 제1 절연층 위에 배치되고, 캐비티를 포함하는 제2 절연층; 상기 제1 절연층 위에 배치되고, 상기 캐비티를 통해 상면이 노출되는 복수의 패드를 포함하고, 상기 제2 절연층의 상기 캐비티는, 상기 제1 절연층의 상면보다 높게 위치하는 바닥면과, 상기 바닥면으로부터 연장되는 내벽을 포함하고, 상기 내벽은 상기 제2 절연층의 상면 또는 하면에 대해 수직하고, 상기 캐비티의 바닥면은, 상기 패드의 상면보다 낮게 위치하며, 상기 복수의 패드의 배치 영역의 외측에 위치하는 제1 바닥면과, 상기 패드의 상면보다 낮게 위치하며, 상기 복수의 패드의 배치 영역의 내측에 위치하는 제2 바닥면을 포함하고, 상기 제1 바닥면의 높이는, 상기 제2 바닥면의 높이와 다르다.
또한, 상기 제1 바닥면의 높이는 상기 제2 바닥면의 높이보다 크다.
또한, 상기 제1 바닥면 및 상기 제2 바닥면 중 적어도 하나는 외측에서 내측으로 갈수록 높이가 감소한다.
또한, 상기 제1 바닥면과 상기 제2 바닥면의 조합 형상은 V자 형상을 가진다.
또한, 상기 캐비티의 상부폭은 상기 캐비티의 하부폭과 동일하다.
또한, 상기 제2 절연층의 두께는 5um 내지 20um 범위를 가진다.
또한, 상기 제2 절연층은 RCC(Resin Coated Copper)을 포함한다.
또한, 상기 캐비티는 상기 내벽과 상기 바닥면 사이의 모서리면을 포함하고, 상기 모서리면은 곡면을 가진다.
한편, 실시 예에 따른 패키지 기판은 제1 절연층; 상기 제1 절연층 위에 배치되고, 캐비티를 포함하는 제2 절연층; 상기 제1 절연층 위에 배치되고, 상기 캐비티를 통해 상면이 노출되는 복수의 패드; 상기 복수의 패드 위에 배치되는 접속부; 및 상기 접속부 위에 배치되는 전자소자를 포함하고, 상기 제2 절연층의 상기 캐비티는, 상기 제1 절연층의 상면보다 높게 위치하는 바닥면과, 상기 바닥면으로부터 연장되는 내벽과, 상기 내벽과 상기 바닥면 사이의 모서리면을 포함하고, 상기 내벽은 상기 제2 절연층의 상면 또는 하면에 대해 수직하고, 상기 모서리면은 곡면을 가진다.
또한, 상기 캐비티의 바닥면은, 상기 패드의 상면보다 낮게 위치하며, 상기 복수의 패드의 배치 영역의 외측에 위치하는 제1 바닥면과, 상기 패드의 상면보다 낮게 위치하며, 상기 복수의 패드의 배치 영역의 내측에 위치하는 제2 바닥면을 포함하고, 상기 제1 바닥면의 높이는, 상기 제2 바닥면의 높이와 다르다.
또한, 상기 제1 바닥면의 높이는 상기 제2 바닥면의 높이보다 크며, 상기 제1 바닥면 및 상기 제2 바닥면 중 적어도 하나는 외측에서 내측으로 갈수록 높이가 감소한다.
또한, 상기 제1 바닥면과 상기 제2 바닥면의 조합 형상은 V자 형상을 가진다.
또한, 상기 캐비티의 상부폭은 상기 캐비티의 하부폭과 동일하다.
또한, 상기 제2 절연층은 RCC(Resin Coated Copper)를 포함하고, 5um 내지 20um 범위의 두께를 가진다.
또한, 상기 캐비티 내에 배치되고, 상기 전자 소자의 적어도 일부를 덮는 몰딩층을 포함한다.
한편, 실시 예에 따른 회로기판의 제조 방법은 제1 절연층을 준비하고, 상기 제1 절연층의 상면에 복수의 패드를 형성하고, 상기 제1 절연층의 상기 복수의 패드 상에 지그를 배치하고, 상기 지그를 이용하여, 상기 제1 절연층의 상부 영역 중 상기 지그가 배치된 영역 이외의 영역에 제2 절연층을 형성하고, 상기 지그를 상기 제2 절연층으로부터 분리하여, 상기 지그가 배치된 영역에 캐비티를 형성하는 것을 포함하고, 상기 제2 절연층은 RCC(Resin Coated Copper)을 포함하며, 상기 제2 절연층의 상기 캐비티는, 상기 제1 절연층의 상면보다 높게 위치하는 바닥면과, 상기 바닥면으로부터 연장되는 내벽을 포함하고, 상기 내벽은 상기 제2 절연층의 상면 또는 하면에 대해 수직하며, 상기 캐비티의 바닥면은, 상기 패드의 상면보다 낮게 위치하고, 상기 복수의 패드의 배치 영역의 외측에 위치하는 제1 바닥면과, 상기 패드의 상면보다 낮게 위치하고, 상기 복수의 패드의 배치 영역의 내측에 위치하는 제2 바닥면을 포함하고, 상기 제1 바닥면의 높이는, 상기 제2 바닥면의 높이보다 크다.
또한, 상기 제1 바닥면 및 상기 제2 바닥면 중 적어도 하나는 외측에서 내측으로 갈수록 높이가 감소하고, 상기 제1 바닥면과 상기 제2 바닥면의 조합 형상은 V자 형상을 가지며, 상기 캐비티의 상부폭은 상기 캐비티의 하부폭과 동일하다.
또한, 상기 제2 절연층의 캐비티를 디스미어하는 공정을 포함하고, 상기 캐비티의 상기 내벽과 상기 바닥면 사이의 모서리면은 곡면을 가진다.
실시 예에 의하면, 회로기판은 캐비티를 포함한다. 그리고, 상기 회로기판의 캐비티는 제2 절연층을 관통하는 구조가 아닌 비관통 구조를 가진다. 이때, 상기 캐비티는 제1 절연층의 상면에 배치된 패드를 노출한다. 이때, 상기 캐비티의 바닥면은 상기 패드의 상면보다 낮게 위치한다. 이에 따라, 실시 예에서는 상기 캐비티를 형성하기 위해 상기 제1 절연층의 상면에 추가적인 저지층(stop layer)을 형성하지 않아도 되며, 이에 따른 상기 저지층의 형성 및 이의 제거와 같은 공정을 생략할 수 있다. 또한, 실시 예에서는 비교 예에서의 상기 저지층의 제거 과정에서 발생할 수 있는 패드의 두께 변화나 형상 변화에 의한 신뢰성 문제를 해결할 수 있으며, 이에 따른 제품 신뢰성을 향상시킬 수 있다.
또한, 실시 예에서의 회로기판의 캐비티는 바닥면 및 내벽을 포함한다. 이때, 상기 캐비티의 바닥면은 위치에 따라 서로 다른 높이를 가질 수 있다. 다시 말해서, 상기 캐비티의 바닥면은 외측에서 내측으로 갈수록 높이가 점차 감소하는 형상을 가질 수 있다. 이에 따르면, 상기 캐비티의 바닥면은 추가적인 몰딩층을 형성하는 경우, 상기 몰딩층과의 접촉 면적을 증가시킬 수 있으며, 이에 따른 제품 신뢰성을 향상시킬 수 있다.
또한, 실시 예에서의 회로기판의 캐비티는 지그를 이용하여 형성된다. 그리고, 상기 캐비티의 형상은 상기 지그의 형상에 대응될 수 있다. 예를 들어, 상기 캐비티는 상부 폭 및 하부 폭이 서로 동일할 수 있다. 이때, 비교 예에서의 캐비티의 내벽의 경사각은 주면에 대해 수직할 수 있다.
상기와 같은 실시 예에서는 상기 내벽의 경사각을 비교 예 대비 줄일 수 있으며, 이에 따라 동일 소자가 배치된다는 가정하에, 비교 예 대비 캐비티 형성을 위해 필요한 공간을 최소화할 수 있으며, 이에 따른 회로 집적도를 향상시킬 수 있다. 다시 말해서, 실시 예에서의 상기 내벽의 경사각을 실질적으로 수직하게 형성함으로써, 동일한 면적 내에서 비교 예 대비 더 많은 회로를 형성할 수 있으며, 이에 따른 전체적인 회로기판의 부피를 감소시킬 수 있다.
도 1a는 제1 실시 예에 따른 회로기판을 나타낸 도면이다.
도 1b는 제2 실시 예에 따른 회로기판을 나타낸 도면이다.
도 2a는 도 1a의 캐비티 영역을 확대한 도면이다.
도 2b는 도 1b의 캐비티 영역을 확대한 도면이다.
도 3은 제1 실시 예에 따른 패키지 기판을 나타낸 도면이다.
도 4는 제2 실시 예에 따른 패키지 기판을 나타낸 도면이다.
도 5 내지 도 9은 도 1b에 도시된 회로기판의 제조 방법을 공정순으로 나타낸 도면이다.
도 10은 제3 실시 예에 따른 회로기판을 나타낸 도면이다.
도 11 내지 도 14는 도 10에 도시된 회로기판의 제조 방법을 공정순으로 나타낸 도면이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다.
다만, 본 발명의 기술 사상은 설명되는 일부 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있고, 본 발명의 기술 사상 범위 내에서라면, 실시 예들간 그 구성 요소들 중 하나 이상을 선택적으로 결합, 치환하여 사용할 수 있다.
또한, 본 발명의 실시 예에서 사용되는 용어(기술 및 과학적 용어를 포함)는, 명백하게 특별히 정의되어 기술되지 않는 한, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 일반적으로 이해될 수 있는 의미로 해석될 수 있으며, 사전에 정의된 용어와 같이 일반적으로 사용되는 용어들은 관련 기술의 문맥상의 의미를 고려하여 그 의미를 해석할 수 있을 것이다. 또한, 본 발명의 실시예에서 사용된 용어는 실시 예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다.
본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함할 수 있고, "A 및(와) B, C중 적어도 하나(또는 한 개 이상)"로 기재되는 경우 A, B, C로 조합할 수 있는 모든 조합 중 하나 이상을 포함 할 수 있다. 또한, 본 발명의 실시 예의 구성 요소를 설명하는 데 있어서, 제1, 제2, A, B, (a), (b) 등의 용어를 사용할 수 있다.
이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질이나 차례 또는 순서 등으로 한정되지 않는다. 그리고, 어떤 구성 요소가 다른 구성요소에 '연결', '결합' 또는 '접속'된다고 기재된 경우, 그 구성 요소는 그 다른 구성요소에 직접적으로 연결, 결합 또는 접속되는 경우 뿐만아니라, 그 구성 요소와 그 다른 구성요소 사이에 있는 또 다른 구성 요소로 인해 '연결', '결합' 또는 '접속'되는 경우도 포함할 수 있다.
또한, 각 구성 요소의 " 상(위) 또는 하(아래)"에 형성 또는 배치되는 것으로 기재되는 경우, 상(위) 또는 하(아래)는 두개의 구성 요소들이 서로 직접 접촉되는 경우뿐만 아니라 하나 이상의 또 다른 구성 요소가 두 개의 구성 요소들 사이에 형성 또는 배치되는 경우도 포함한다. 또한, "상(위) 또는 하(아래)"으로 표현되는 경우 하나의 구성 요소를 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예를 상세하게 설명하면 다음과 같다.
도 1a는 제1 실시 예에 따른 회로기판을 나타낸 도면이고, 도 1b는 제2 실시 예에 따른 회로기판을 나타낸 도면이고, 도 2a는 도 1a의 캐비티 영역을 확대한 도면이며, 도 2b는 도 1b의 캐비티 영역을 확대한 도면이다.
도 1a, 도 1b, 도 2a 및 도 2b를 참조하면, 회로기판(100)은 제1 절연층(110), 제2 절연층(120), 제3 절연층(130), 회로패턴(141, 141, 143, 144, 145, 146, 147, 148), 비아(V1, V2, V3, V4, V5, V6, V7), 보호층(151, 152)을 포함한다.
제1 절연층(110)은 회로기판(100)의 중앙에 배치된 절연층일 수 있다.
제1 절연층(110)의 상부에는 제2 절연층(120)이 배치된다.
또한, 제1 절연층(110)의 하부에는 제3 절연층(130)이 배치된다.
이때, 도면 상에는 제1 절연층(110)이 회로기판(100)의 전체 적층 구조에서, 정중앙층에 배치되는 것으로 도시하였으나, 이에 한정되지는 않는다. 즉, 상기 제1 절연층(110)은 회로기판(100)의 전체 적층 구조에서, 상부측에 치우친 위치에 배치될 수도 있으며, 이와 반대로 하부측에 치우친 위치에 배치될 수도 있을 것이다.
여기에서, 도 1a를 참조하면, 제1 절연층(110)의 상부에는 제2 절연층(120)이 배치된다. 이때, 제2 절연층(120)은 복수의 층 구조를 가진다. 예를 들어, 제2 절연층(120)은 상기 제1 절연층(110)의 상면 위에 배치된 제2-1 절연층(121)과, 상기 제2-1 절연층(121)의 상면 위에 배치된 제2-2 절연층(122)과, 상기 제2-2 절연층(122)의 상면 위에 배치된 제2-3 절연층(123)을 포함할 수 있다. 이때, 도면 상에는 상기 제2 절연층(120)이 3층 구조를 가지는 것으로 도시하였으나, 이에 한정되지 않는다. 즉, 제2 절연층(120)은 2층 이하로 구성될 수도 있을 것이며, 이와 다르게 4층 이상의 구조를 가지며 구성될 수도 있을것이다.
또한, 여기에서, 도 1a를 참조하면, 제1 절연층(110)의 하부에는 제3 절연층(130)이 배치된다. 이때, 제3 절연층(130)은 복수의 층 구조를 가진다. 예를 들어, 제3 절연층(130)은 상기 제1 절연층(110)의 하면 아래에 배치된 제3-1 절연층(131)과, 상기 제3-1 절연층(131)의 하면 아래에 배치된 제3-2 절연층(132)과, 상기 제3-2 절연층(132)의 하면 아래에 배치된 제3-3 절연층(133)을 포함할 수 있다. 이때, 도면 상에는 상기 제3 절연층(130)이 3층 구조를 가지는 것으로 도시하였으나, 이에 한정되지 않는다. 즉, 제2 절연층(130)은 2층 이하로 구성될 수도 있을 것이며, 이와 다르게 4층 이상의 구조를 가지며 구성될 수도 있을 것이다.
또한, 도면 상에는 회로기판(100)이 절연층을 기준으로 7층 구조를 가지는 것으로 도시하였으나, 이에 한정되지 않는다. 예를 들어, 회로기판(100)은 절연층을 기준으로 6층 이하의 층수를 가질 수도 있으며, 이와 다르게 8층 이상의 층수를 가질 수도 있을 것이다.
한편, 도 1a에서는 제2 절연층(120) 및 제3 절연층(130)이 복수의 층 구조를 가지는 것으로 설명하였으나, 이에 한정되지 않는다. 예를 들어, 제2 절연층(120) 및 제3 절연층(130)은 단층으로 구성될 수 있다.
즉, 도 1b에 도시된 바와 같이, 제1 절연층(110)의 상부 및 하부에는 각각 1층의 제2 절연층(120) 및 제3 절연층(130)이 배치될 수 있다.
이에 따라, 도 1a에서는 복수의 층으로 구성되는 제2 절연층(120)에 캐비티(추후 설명)가 형성되고, 이에 따라 상기 캐비티는 복수의 층 구조를 가질 수 있다.
또한, 도 1b에서는 단일 층으로 구성되는 제2 절연층(120)에 캐비티가 형성될 수 있다.
즉, 도 1a에서의 제1 실시 예와, 도 1b에서의 제2 실시 예의 차이는, 제2 절연층이 복수의 층으로 구성되는지 아니면 단일 층으로 구성되는지에 있다. 또한, 도 1a에서의 제1 실시 예와, 도 1b에서의 제2 실시 예의 차이는 상기 제2 절연층에 형성되는 캐비티가 복수의 층을 가공하여 형성되는지 아니면 단일 층을 가공하여 형성되는지에 있다.
다시 말해서, 실시 예에서의 제2 절연층(120)은 복수의 층으로 구성될 수 있고, 이와 다르게 단일 층으로 구성될 수 있다. 그리고, 복수의 층 또는 단일 층의 제2 절연층(120) 내에는 캐비티가 형성될 수 있다.
제1 절연층(110), 제2 절연층(120) 및 제3 절연층(130)은 배선을 변경할 수 있는 전기 회로가 편성되어 있는 기판으로, 표면에 회로패턴들을 형성할 수 있는 절연 재료로 만들어진 프린트, 배선판 및 절연기판을 모두 포함할 수 있다.
예를 들어, 제1 절연층(110)은 리지드(rigid)하거나 또는 플렉서블(flexible)할 수 있다. 예를 들어, 상기 제1 절연층(110)은 유리 또는 플라스틱을 포함할 수 있다. 자세하게, 상기 제1 절연층(110)은 소다라임유리(soda lime glass) 또는 알루미노실리케이트유리 등의 화학 강화/반강화유리를 포함하거나, 폴리이미드(Polyimide, PI), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate, PET), 프로필렌 글리콜(propylene glycol, PPG) 폴리 카보네이트(PC) 등의 강화 혹은 연성 플라스틱을 포함하거나 사파이어를 포함할 수 있다.
또한, 상기 제1 절연층(110)은 광등방성 필름을 포함할 수 있다. 일례로, 상기 제1 절연층(110)은 COC(Cyclic Olefin Copolymer), COP(Cyclic Olefin Polymer), 광등방 폴리카보네이트(polycarbonate, PC) 또는 광등방 폴리메틸메타크릴레이트(PMMA) 등을 포함할 수 있다.
또한, 상기 제1 절연층(110)은 부분적으로 곡면을 가지면서 휘어질 수 있다. 즉, 제1 절연층(110)은 부분적으로는 평면을 가지고, 부분적으로는 곡면을 가지면서 휘어질 수 있다. 자세하게, 상기 제1 절연층(110)은 끝단이 곡면을 가지면서 휘어지거나 랜덤한 곡률을 포함한 표면을 가지며 휘어지거나 구부러질 수 있다.
또한, 상기 제1 절연층(110)은 유연한 특성을 가지는 플렉서블(flexible) 기판일 수 있다. 또한, 상기 제1 절연층(110)은 커브드(curved) 또는 벤디드(bended) 기판일 수 있다.
한편, 제2 절연층(120) 및 제3 절연층(130)은 RCC(Resin coated copper)로 구성될 수 있다.
즉, 제1 실시 예에서의 제2 절연층(120) 및 제3 절연층(130)을 각각 구성하는 복수의 층은 모두 RCC로 구성될 수 있다.
또한, 제2 실시 예에서의 제2 절연층(120) 및 제3 절연층(130)을 구성하는 각각의 단일 층은 RCC로 구성될 수 있다.
이에 따라, 상기 제2 절연층(120) 및 제3 절연층(130)은 5㎛ 내지 20㎛의 두께를 가질 수 있다. 예를 들어, 제2 절연층(120)이 복수의 층 구조를 가지는 경우, 상기 복수의 층의 각각의 두께는 5㎛ 내지 20㎛일 수 있다. 또한, 상기 제2 절연층(120)이 단일 층을 가지는 경우, 상기 단일 층의 제2 절연층(120)의 두께는 5㎛ 내지 20㎛일 수 있다.
즉, 비교 예에서의 회로기판을 구성하는 절연층은 유리 섬유를 포함하는 프리프레그(PPG)로 구성되었다. 이때, 비교 예에서의 회로 기판은 PPG를 기준으로 유리 섬유의 두께를 줄이기가 어렵다. 이는, 상기 PPG의 두께가 감소하는 경우, 상기 PPG에 포함된 유리 섬유가 상기 PPG의 표면에 배치된 회로패턴과 전기적으로 접속될 수 있으며, 이에 따른 크랙 리스트가 유발되기 때문이다. 이에 따라, 비교 예에서의 회로기판은 PPG의 두께를 감소시키는 경우, 이에 따른 유전체 파괴 및 회로패턴의 손상이 발생할 수 있었다. 이에 따라, 비교 예에서의 회로기판은 PPG를 구성하는 유리 섬유의 두께로 인해 전체적인 두께를 감소시키는데 한계가 있었다.
또한, 비교 예에서의 회로 기판은 유리 섬유를 포함한 PPG로만의 절연층으로 구성되기 때문에, 높은 유전율을 가지고 있다. 그러나, 높은 유전율을 가지는 유전체의 경우, 고주파 대용으로 접근하기가 어려운 문제가 있다. 즉, 비교 예에서의 회로 기판은 유리 섬유의 유전율이 높은 관계로 고주파수 대역에서 유전율이 파괴되는 현상이 발생하게 된다.
이에 따라, 실시 예에서는 저유전율의 RCC를 이용하여 절연층을 구성하도록 하여, 이에 따른 회로 기판의 두께를 슬림하게 하면서 고주파수 대역에서도 신호 손실이 최소화되는 신뢰성 높은 회로기판을 제공할 수 있다.
한편, 실시 예에서의 제2 절연층(120)을 RCC로 구성함에 따라, PPG로 구성되는 비교 예 대비 회로기판의 두께를 획기적으로 감소시킬 수 있다. 이에 따라, 실시 예에서는 저유전율 재료로 만들어진 RCC를 이용하여 비교 예 대비 회로기판의 두께를 최소 5㎛ 줄일 수 있다.
다만, PPG의 유전율인 3.0 수준에서 10% 개선된 2.7의 저유전율을 가진 RCC를 사용하더라도, 비교 예 대비 두께의 감소율은 10%에 불과하다. 따라서, 실시 예에서는 전자 소자와 같은 칩이 실장되는 부분에 지그를 이용한 캐비티를 형성시켜 최적의 회로기판을 제공할 수 있도록 한다.
이때, 제1 절연층(110), 제2 절연층(120) 및 제3 절연층(130) 중 적어도 하나는 회로 설계를 근거로 회로부품을 접속하는 전기배선을 배선 도형으로 표현하며, 절연물 상에 전기도체를 재현할 수 있다. 또한 제1 절연층(110), 제2 절연층(120) 및 제3 절연층(130) 중 적어도 하나는 전기 부품을 탑재하고 이들을 회로적으로 연결하는 배선을 형성할 수 있으며, 부품의 전기적 연결기능 외의 부품들을 기계적으로 고정시켜줄 수 있다.
상기 제1 절연층(110), 제2 절연층(120) 및 제3 절연층(130)의 표면에는 회로 패턴들이 배치될 수 있다. 예를 들어, 제2 절연층(120)이 단일층으로 구성된 경우, 상기 단일층의 제2 절연층(120)의 상면에는 회로 패턴(143)이 배치될 수 있다.
또한, 제2 절연층(120)이 복수의 층으로 구성된 경우, 제1 절연층(110)의 상면에는 제1 회로 패턴(141)이 배치될 수 있다. 이때, 제1 회로 패턴(141)은 상호 일정 간격 이격되면서, 상기 제1 절연층(110)의 상면에 복수 개 배치될 수 있다.
제1 절연층(110)의 하면에는 제2 회로 패턴(142)이 배치될 수 있다. 제2 회로 패턴(142)은 상호 일정 간격 이격되면서, 상기 제1 절연층(110)의 하면에 복수 개 배치될 수 있다.
또한, 제2 절연층(120)의 표면에도 회로패턴들이 배치될 수 있다. 예를 들어, 제2-1 절연층(121)의 상면에는 상호 일정 간격 이격되며 복수의 제3 회로 패턴(143)이 배치될 수 있다. 또한, 제2-2 절연층(122)의 상면에는 상호 일정 간격 이격되며 복수의 제4 회로 패턴(144)이 배치될 수 있다. 또한, 제2-3 절연층(123)의 상면에는 상호 일정 간격 이격되며 복수의 제5 회로 패턴(145)이 배치될 수 있다.
또한, 제3 절연층(130)의 표면에도 회로 패턴들이 배치될 수 있다. 예를 들어, 제3 절연층(130)이 단일층으로 구성된 경우, 상기 단일층의 제3 절연층(130)의 하면에는 회로 패턴(146)이 배치될 수 있다.
또한, 제3 절연층(130)이 복수의 층으로 구성된 경우, 제3-1 절연층(131)의 하면에는 상호 일정 간격 이격되며 복수의 제6 회로 패턴(146)이 배치될 수 있다. 또한, 제3-2 절연층(132)의 하면에는 상호 일정 간격 이격되며 복수의 제7 회로 패턴(147)이 배치될 수 있다. 또한, 제3-3 절연층(133)의 하면에는 상호 일정 간격 이격되며 복수의 제8 회로 패턴(148)이 배치될 수 있다.
한편, 상기와 같은 제1 내지 제8 회로 패턴(141, 142, 143, 144, 145, 146, 147, 148)은 전기적 신호를 전달하는 배선으로, 전기 전도성이 높은 금속물질로 형성될 수 있다. 이를 위해, 상기 제1 내지 제8 회로 패턴(141, 142, 143, 144, 145, 146, 147, 148)은 금(Au), 은(Ag), 백금(Pt), 티타늄(Ti), 주석(Sn), 구리(Cu) 및 아연(Zn) 중에서 선택되는 적어도 하나의 금속 물질로 형성될 수 있다. 또한 상기 제1 내지 제8 회로 패턴(141, 142, 143, 144, 145, 146, 147, 148)은 본딩력이 우수한 금(Au), 은(Ag), 백금(Pt), 티타늄(Ti), 주석(Sn), 구리(Cu), 아연(Zn) 중에서 선택되는 적어도 하나의 금속 물질을 포함하는 페이스트 또는 솔더 페이스트로 형성될 수 있다. 바람직하게, 상기 제1 내지 제8 회로 패턴(141, 142, 143, 144, 145, 146, 147, 148)은 전기 전도성이 높으면서 가격이 비교적 저렴한 구리(Cu)로 형성될 수 있다.
상기 제1 내지 제8 회로 패턴(141, 142, 143, 144, 145, 146, 147, 148)은 통상적인 회로기판의 제조 공정인 어디티브 공법(Additive process), 서브트렉티브 공법(Subtractive Process), MSAP(Modified Semi Additive Process) 및 SAP(Semi Additive Process) 공법 등으로 가능하며 여기에서는 상세한 설명은 생략한다.
한편, 제1 회로 패턴(141)은 상기 제1 절연층(110)의 상면에 배치되면서, 캐비티(160)를 통해 노출되는 패드(141a)를 포함할 수 있다. 상기 패드(141a)는 상기 캐비티(160) 내에 실장되는 전자 소자(추후 설명)와 전기적으로 연결될 수 있다. 예를 들어, 패드(141a)는 상기 캐비티(160) 내에 실장되는 전자 소자와 와이어를 통해 연결되는 와이어 본딩 패드일 수 있다. 이와 다르게, 패드(141a)는 상기 캐비티(160) 내에 실장되는 전자 소자의 단자와 직접 연결되는 플립칩 본딩 패드일 수 있다. 이때, 상기 패드(141a)는 상호 일정 간격 이격되며 배치되는 제1 패드 및 제2 패드를 포함할 수 있다. 이에 대해서는 하기에서 더욱 상세히 설명하기로 한다.
한편, 제1 내지 제8 회로 패턴(141, 142, 143, 144, 145, 146, 147, 148)은 각각 층간 도통을 위한 비아와 연결되는 패턴과, 신호 전달을 위한 패턴과, 전자 소자 등과 연결되는 패드를 포함할 수 있다.
제1 절연층(110), 제2 절연층(120) 및 제3 절연층(130)에는 서로 다른 층에 배치된 회로패턴들을 상호 전기적으로 연결하는 비아(V1, V2, V3, V4, V5, V6, V7)가 배치될수 있다. 비아(V1, V2, V3, V4, V5, V6, V7)는 상기 제1 절연층(110), 제2 절연층(120) 및 제3 절연층(130) 중 적어도 어느 하나를 관통하며 배치될 수 있다. 그리고, 비아(V1, V2, V3, V4, V5, V6, V7)의 양단은 서로 다른 절연층에 배치된 회로패턴들과 각각 연결되며, 그에 따라 전기적 신호를 전달할 수 있다.
제1 절연층(110)에는 제1 비아(V1)가 배치될 수 있다. 제1 비아(V1)는 상기 제1 절연층(110)의 상면 및 하면을 관통하며 배치될 수 있다. 제1 비아(V1)는 제1 절연층(110)의 상면에 배치된 제1 회로 패턴(141)과 상기 제1 절연층(110)의 하면에 배치된 제2 회로 패턴(142)을 전기적으로 연결할 수 있다.
제2 절연층(120)에는 복수의 비아가 배치될 수 있다. 즉, 제2-1 절연층(121)에는 제2 비아(V2)가 배치될 수 있다. 제2 비아(V2)는 제1 절연층(110)의 상면에 배치된 제1 회로 패턴(141)과, 상기 제2-1 절연층(121)의 상면에 배치된 제3 회로 패턴(143)을 전기적으로 연결할 수 있다.
또한, 제2-2 절연층(122)에는 제3 비아(V3)가 배치될 수 있다. 제3 비아(V3)는 상기 제2-2 절연층(122)의 상면에 배치된 제4 회로 패턴(144)과 상기 제2-1 절연층(121)의 상면에 배치된 제3 회로 패턴(143)을 전기적으로 연결할 수 있다.
또한, 제2-3 절연층(123)에는 제4 비아(V4)가 배치될 수 있다. 제4 비아(V4)는 상기 제2-3 절연층(123)의 상면에 배치된 제5 회로 패턴(145)과 상기 제2-2 절연층(122)의 상면에 배치된 제4 회로 패턴(144)을 전기적으로 연결할 수 있다.
또한, 제2 절연층(120)이 단일층으로 구성된 경우, 단일층의 제2 절연층(120)에는 제2 비아(V2)만이 배치될 수 있을 것이다.
제3 절연층(130)에는 복수의 비아가 배치될 수 있다. 즉, 제3-1 절연층(131)에는 제5 비아(V5)가 배치될 수 있다. 제5 비아(V5)는 제1 절연층(110)의 하면에 배치된 제2 회로 패턴(142)과, 상기 제3-1 절연층(131)의 하면에 배치된 제6 회로 패턴(146)을 전기적으로 연결할 수 있다.
또한, 제3-2 절연층(132)에는 제6 비아(V6)가 배치될 수 있다. 제6 비아(V6)는 상기 제3-2 절연층(132)의 하면에 배치된 제7 회로 패턴(147)과 상기 제3-1 절연층(131)의 하면에 배치된 제6 회로 패턴(146)을 전기적으로 연결할 수 있다.
또한, 제3-3 절연층(133)에는 제7 비아(V7)가 배치될 수 있다. 제7 비아(V7)는 상기 제3-3 절연층(133)의 하면에 배치된 제8 회로 패턴(148)과 상기 제3-2 절연층(132)의 하면에 배치된 제7 회로 패턴(147)을 전기적으로 연결할 수 있다.
또한, 제3 절연층(130)이 단일층으로 구성된 경우, 단일층의 제3 절연층(130)에는 제5 비아(V5)만이 배치될 수 있을 것이다.
한편, 상기 비아(V1, V2, V3, V4, V5, V6, V7)는 상기 제1 절연층(110), 제2 절연층(120) 및 제3 절연층(130) 중 어느 하나의 절연층만을 관통할 수 있으며, 이와 다르게 복수의 절연층을 공통으로 관통하며 배치될 수도 있다. 이에 따라, 비아(V1, V2, V3, V4, V5, V6, V7)는 서로 이웃하는 절연층이 아닌 적어도 2층 이상 떨어진 절연층의 표면 상에 배치된 회로패턴들을 서로 연결할 수도 있을 것이다.
한편, 상기 비아(V1, V2, V3, V4, V5, V6, V7)는 상기 복수의 절연층 중 적어도 하나의 절연층을 관통하는 관통 홀(도시하지 않음) 내부를 전도성 물질로 충진하여 형성할 수 있다.
상기 관통 홀은 기계, 레이저 및 화학 가공 중 어느 하나의 가공 방식에 의해 형성될 수 있다. 상기 관통 홀이 기계 가공에 의해 형성되는 경우에는 밀링(Milling), 드릴(Drill) 및 라우팅(Routing) 등의 방식을 사용할 수 있고, 레이저 가공에 의해 형성되는 경우에는 UV나 CO 2 레이저 방식을 사용할 수 있으며, 화학 가공에 의해 형성되는 경우에는 아미노실란, 케톤류 등을 포함하는 약품을 이용하여 상기 복수의 절연층 중 적어도 하나의 절연층을 개방할 수 있다.
한편, 상기 레이저에 의한 가공은 광학 에너지를 표면에 집중시켜 재료의 일부를 녹이고 증발시켜, 원하는 형태를 취하는 절단 방법으로, 컴퓨터 프로그램에 의한 복잡한 형성도 쉽게 가공할 수 있고, 다른 방법으로는 절단하기 어려운 복합 재료도 가공할 수 있다.
또한, 상기 레이저에 의한 가공은 절단 직경이 최소 0.005mm까지 가능하며, 가공 가능한 두께 범위로 넓은 장점이 있다.
상기 레이저 가공 드릴로, YAG(Yttrium Aluminum Garnet)레이저나 CO 2 레이저나 자외선(UV) 레이저를 이용하는 것이 바람직하다. YAG 레이저는 동박층 및 절연층 모두를 가공할 수 있는 레이저이고, CO 2 레이저는 절연층만 가공할 수 있는 레이저이다.
상기 관통 홀이 형성되면, 상기 관통 홀 내부를 전도성 물질로 충진하여 상기 비아(V1, V2, V3, V4, V5, V6, V7)를 형성할 수 있다. 상기 비아(V1, V2, V3, V4, V5, V6, V7)를 형성하는 금속 물질은 구리(Cu), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni) 및 팔라듐(Pd) 중에서 선택되는 어느 하나의 물질일 수 있으며, 상기 전도성 물질 충진은 무전해 도금, 전해 도금, 스크린 인쇄(Screen Printing), 스퍼터링(Sputtering), 증발법(Evaporation), 잉크젯팅 및 디스펜싱 중 어느 하나 또는 이들의 조합된 방식을 이용할 수 있다.
한편, 제1 절연층(110), 제2 절연층(120) 및 제3 절연층(130) 중 최외곽에 배치된 절연층의 표면에는 보호층(151, 152)이 배치될 수 있다. 예를 들어, 복수의 절연층 중 최상부에 배치된 절연층의 상면에는 제1 보호층(151)이 배치될 수 있다. 예를 들어, 제2 절연층(120) 중 최상부에 배치된 제2-3 절연층(123)의 상면에는 제1 보호층(151)이 배치될 수 있다. 또한, 복수의 절연층 중 최하부에 배치된 절연층의 하면에는 제2 보호층(152)이 배치될 수 있다. 예를 들어, 제3 절연층(130) 중 최하부에 배치된 제3-3 절연층(133)의 하면에는 제2 보호층(152)이 배치될 수 있다.
또한, 제2 절연층(120) 및 제3 절연층(130)이 각각 단일층으로 구성된 경우, 상기 제1 보호층(151)은 제2 절연층(120)의 상면에 배치될 수 있고, 제2 보호층(152)은 제3 절연층(130)의 하면에 배치될 수 있을 것이다.
상기 제1 보호층(151) 및 제2 보호층(152)은 각각 개구부를 가질 수 있다. 예를들어, 제1 보호층(151)은 제2-3 절연층(123)의 상면에 배치된 제5 회로 패턴(145) 중 노출되어야 하는 제5 회로 패턴의 표면을 노출하는 개구부를 가질 수 있다.
또한, 제2 보호층(152)은 제3-3 절연층(133)의 하면에 배치된 제8 회로 패턴(148) 중 노출되어야 하는 제8 회로 패턴의 표면을 노출하는 개구부를 가질 수 있다.
이러한 제1 보호층(151) 및 제2 보호층(152)은 절연성 물질을 포함할 수 있다. 제1 보호층(151) 및 제2 보호층(152)은 회로패턴들의 표면을 보호하기 위해 도포된 후 가열하여 경화될 수 있는 다양한 물질을 포함할 수 있다. 상기 제1 보호층(151) 및 제2 보호층(152)은 레지스트(resist)층일 수 있다. 예를 들어, 제1 보호층(151) 및 제2 보호층(152)은 유기고분자 물질을 포함하는 솔더 레지스트층일 수 있다. 일예로, 상기 제1 보호층(151) 및 제2 보호층(152)은 에폭시 아크릴레이트 계열의 수지를 포함할 수 있다. 자세하게, 제1 보호층(151) 및 제2 보호층(152)은 수지, 경화제, 광개시제, 안료, 용매, 필러, 첨가제, 아크릴 계열의 모노머 등을 포함할 수 있다. 다만, 실시 예는 이에 한정되지 않고, 상기 제1 보호층(151) 및 제2 보호층(152)은 포토솔더 레지스트층, 커버레이(cover-lay) 및 고분자 물질 중 어느 하나일 수 있음은 물론이다.
상기 제1 보호층(151) 및 제2 보호층(152)의 두께는 1㎛ 내지 20㎛일 수 있다. 상기 제1 보호층(151) 및 제2 보호층(152)의 두께는 1㎛ 내지 15㎛일 수 있다. 예를 들어, 상기 제1 보호층(151) 및 제2 보호층(152)의 두께는 5㎛ 내지 20㎛일 수 있다. 상기 제1 보호층(151) 및 제2 보호층(152)의 두께가 20㎛ 초과인 경우에는 회로기판(100)의 두께가 증가할 수 있다. 상기 제1 보호층(151) 및 제2 보호층(152)의 두께가 1㎛ 미만인 경우에는 회로기판(100)에 포함된 회로 패턴들의 신뢰성이 저하될 수 있다.
한편, 제2 절연층(120)에는 캐비티(160)가 형성될 수 있다. 이때, 상기 캐비티(160)는 복수의 층으로 구성되는 제2 절연층(120)에 형성될 수 있다. 이때, 캐비티(160)는 상기 복수의 층으로 구성된 제2 절연층(120) 중 적어도 하나의 절연층을 관통하며 배치되고, 적어도 다른 하나의 절연층을 비관통하며 배치될 수 있다.
즉, 일반적인 캐비티는 절연층을 관통하며 형성된다. 이에 따라, 캐비티가 형성될 위치에서, 상기 캐비티(160)와 수평 방향으로 중첩되는 절연층은 존재하지 않게 된다. 예를 들어, 비교 예에서의 캐비티는 상기 제2 절연층(120)의 상면에서부터 하면까지를 관통하며 형성된다.
이와 다르게, 실시 예에서의 캐비티는 캐비티가 배치될 위치에서, 상기 캐비티(160)와 수직으로 중첩되는 절연층 중 적어도 하나의 절연층은 관통하면서, 적어도 다른 하나의 절연층은 관통하지 않는다.
즉, 제1 실시 예에서의 캐비티(160)는 상기 제2 절연층(120)에 배치된다. 즉, 캐비티(160)는 제2-1 절연층(121), 제2-2 절연층(122) 및 제2-3 절연층(123) 내에 형성된다. 또한, 제2 실시 예에서의 캐비티(160)는 1층으로 구성된 제2 절연층(120) 내에 형성된다.
이하에서는, 제1 실시 예에서와 같은 복수의 층으로 구성된 제2 절연층(120) 내에 형성되는 캐비티의 구조에 대해 먼저 설명하기로 한다.
이때, 비교 예의 회로기판의 구조에서의 캐비티는 상기 제2-1 절연층(121), 제2-2 절연층(122) 및 제2-3 절연층(123)을 모두 관통하며 배치된다. 이에 따라, 비교 예의 회로기판에는 캐비티와 수직으로 중첩되는 영역에서의 제1 절연층의 상면은 노출된다. 즉, 비교 예의 회로기판에서의 상기 캐비티와 수직으로 중첩되는 제1 절연층의 상면에는 제2 절연층(보다 명확하게는, 제2-1 절연층)이 존재하지 않는다.
이에 반하여, 도 1a 및 도 2a에 도시된 실시 예에서의 회로기판(100)에서의 캐비티(160)는 제2-1 절연층(121) 및 제2-2 절연층(122)을 관통하면서, 상기 제2-3 절연층(123)을 비관통하며 배치될 수 있다.
즉, 캐비티(160)는 제2-1 절연층(121) 내에 배치되는 제1 파트(P1)와, 제2-2 절연층(122) 내에 배치되는 제2 파트(P2)와, 제2-3 절연층(123) 내에 배치되는 제3 파트(P3)를 포함할 수 있다. 여기에서, 실시 예에서의 제2 절연층(122)이 3층 구조를 가짐에 따라 상기 캐비티(160)가 제1 내지 제3파트(P1, P2, P3)로 구성되는 것으로 도시하였으나, 이에 한정되지는 않는다. 예를 들어, 제2 절연층(120)이 2층 구조를 가지는 경우, 상기 캐비티(160)는 제1 및 제2 파트만을 포함할 수 있다. 예를 들어, 상기 제2 절연층(122)이 5층 구조를 가지는 경우, 상기 캐비티(160)는 제1 내지 제5 파트를 포함할 수 있다. 다만, 실시 예에서의 캐비티(160)는 최하부에 배치된 파트가 관통홀 형상이 아닌 홈 형상을 가진다는 것에 그 특징이 있다.
상기 제1 파트(P1)는, 상기 제2-1 절연층(121) 내에 배치될 수 있다. 이때, 제1 파트(P1)는, 상기 제2-1 절연층(121) 내에 배치되며, 상기 캐비티(160)의 하부 영역을 형성하는 홈(Groove)일 수 있다.
상기 제2 파트(P2)는 상기 제2-2 절연층(122) 내에 배치될 수 있다. 상기 제2 파트(P2)는 상기 제2-2 절연층(122) 내에 배치되며, 상기 캐비티(160)의 중앙 영역을 형성하는 관통 홀일 수 있다.
상기 제3 파트(P3)는 상기 제2-3 절연층(123) 내에 배치될 수 있다. 상기 제3 파트(P3)는 상기 제2-3 절연층(123) 내에 배치되며, 상기 캐비티(160)의 상부 영역을 형성하는 관통 홀일 수 있다.
즉, 캐비티(160)는 상기 제1 파트(P1), 제2 파트(P2) 및 제3 파트(P3)의 조합으로 구성될 수 있다. 이때, 상기 제1 파트(P1)의 두께는 상기 제2-1 절연층(121)의 두께보다 작을 수 있다. 따라서, 상기 캐비티(160)는 상기 제2-1 절연층(121)을 비관통하며 형성될 수 있다.
다시 말해서, 제2-1 절연층(121)은 상기 캐비티(160)와 수직 방향으로 오버랩되는 영역 상에 배치되는 제1 부분과, 상기 제1 부분을 제외한 제2 부분을 포함할 수 있다. 그리고, 상기 제1 부분의 두께(H3, H4)는 상기 제2 부분의 두께(H1)와 다를 수 있다.
바람직하게, 상기 제2 부분의 두께(H1)는 상기 제2-1 절연층(121)이 가지는 두께에 대응될 수 있다.
상기 제2 부분의 두께는 5㎛ 내지 20㎛일 수 있다. 예를 들어, 상기 제2 부분의 두께는 1층의 RCC로 구성된 제2-1 절연층(121)의 두께에 대응되며, 이에 따라 5㎛ 내지 20㎛의 두께를 가질 수 있다.
상기 제1 부분의 두께(H3, H4)는 상기 제2 부분의 두께(H1)보다 작을 수 있다. 상기 제1 부분의 두께(H3, H4)는 상기 패드(141a)의 두께(H2)에 의해 결정될 수 있다. 바람직하게, 상기 제1 부분의 두께(H3, H4)는 상기 패드(141a)의 두께(H2)보다 작을 수 있다.
바람직하게, 상기 패드(141a)의 두께(H2)는 상기 제2 부분의 두께(H1)보다 작을 수 있다. 예를 들어, 상기 패드(141a)의 두께(H2)는 5㎛ 내지 10㎛일 수 있다.
그리고, 상기 제1 부분의 두께(H3, H4)는 상기 패드(141a)의 두께(H3)보다 작을 수 있다. 예를 들어, 제1 부분의 두께(H3, H4)는 3㎛ 내지 8㎛일 수 있다. 따라서, 상기 제2-1 절연층(121)의 상기 제1 부분은 상기 제1 절연층(110) 상에 배치된다. 이때, 제2-1 절연층(121)의 상기 제1 부분은 상기 제1 절연층(110) 상에 배치되는 패드(141a)의 상면을 노출할 수 있다. 한편, 상기 제1 부분의 두께(H3, H4)는 영역별로 서로 다를 수 있다. 예를 들어, 상기 제1 부분은 외측에서 내측으로 갈수록 두께가 변화할 수 있다. 예를 들어, 상기 제1 부분은 외측에서 내측으로 갈수록 폭이 점차 감소할 수 있다.
즉, 실시 예에서는 전자 소자를 실장시키기 위해, 상기 제2 절연층(120)을 관통하며 캐비티(160)를 형성하지 않고, 상기 제2 절연층(120)의 적어도 일부(상기 제2-1 절연층(121)의 제1 부분)를 상기 제1 절연층(110) 상에 잔존시킨 상태로 캐비티(160)를 형성한다.
이때, 상기 잔존한 상기 제2 절연층(120)의 일부의 두께(H3, H4)는 상기 캐비티(160) 상에서 노출되어야 하는 패드(141a)의 두께(H2)보다 작다. 이에 따라, 실시 예에서는 상기 패드(141a) 상에 전자 소자를 실장하는데 영향을 주지 않고 상기 패드(141a)의 형상을 유지시키면서 상기 캐비티(160)를 형성할 수 있다.
즉, 종래에는 상기와 같은 복수의 절연층 내에 캐비티를 형성하기 위해서, 보호 레이어나 스탑 레이어를 제1 절연층 상에 배치한 상태에서 캐비티 형성 공정을 진행하였다. 이에 따라, 종래에는 원하는 깊이(제2 절연층을 모두 관통하는 깊이)만큼 캐비티를 형성할 수 있었다. 다만, 종래에는 상기 캐비티가 형성된 이후에 상기 보호 레이어나 스탑 레이어를 제거하는 에칭 공정을 진행해야만 했다. 이에 따라, 종래에는 상기 보호 레이어나 스탑 레이어를 제거하는 에칭 공정 중에 상기 제1 절연층 상에 배치되는 패드의 일부도 함께 제거되며, 이에 따라 상기 패드의 신뢰성에 문제가 발생할 수 있다. 이때, 샌드블러스트(sand blast)나 레이저 공정 시에 필요한 보호 레이어나 스탑 레이어의 두께는 3um 내지 10um 수준이며, 이에 따라 상기 에칭 공정 시 상기 패드의 전체 두께 중 상기 보호 레이어나 스탑 레이어의 두께에 대응하는 만큼 제거되는 문제가 있었다. 또한, 종래에는 레이저나 에칭 공정을 이용하여 캐비티가 형성됨에 따라, 상기 캐비티는 상부폭과 하부 폭이 서로 달랐다. 예를 들어, 종래의 캐비티는 상측에서 하측으로 갈수록 폭이 점차 감소하는 사다리꼴 형상을 가졌다.
이에 따라, 실시 예에서는 상기 보호 레이어나 스탑 레이어를 형성시키지 않은 상태에서 캐비티를 용이하게 형성할 수 있도록 하며, 이에 따라 상기 보호 레이어나 스탑 레이어의 제거 공정 중에 발생하는 신뢰성 문제를 해결하도록 한다. 또한, 실시 예에서의 캐비티는 상부 폭이 하부 폭이 동일할 수 있다. 이는, 상부 폭및 하부 폭이 동일한 지그(추후 설명)를 이용하여 상기 캐비티를 형성하기 때문이다.
한편, 도 1a 및 도 2a를 참조하면, 상기 캐비티(160)는 내벽 및 바닥면(S1, S2)을 포함한다.
상기 캐비티(160)의 바닥면(S1, S2)은 일정 표면 거칠기를 가질 수 있다. 이때, 실시 예에서는 상기 캐비티(160)의 바닥면(S1, S2)이 일정 표면 거칠기를 가지도록 추가적인 공정을 진행하는 것이 아니라, 지그가 배치된 상태에서 상기 제2 절연층(120)을 형성하는 것에 의해 상기 바닥면(S1, S2)이 일정 표면 거칠기를 가지도록 할 수 있다.
다시 말해서, 상기 캐비티(160)의 바닥면(S1, S2)은 상기 제2-1 절연층(121)의 제1 부분의 상면을 의미할 수 있다. 그리고, 상기 제2-1 절연층(121)의 제1 부분의 상면의 높이는 일정하지 않고, 위치에 따라 편차를 가질 수 있다. 바람직하게, 상기 제2-1 절연층(121)의 제1 부분의 상면의 높이는 가장자리 부분에서 내측 부분으로 갈수록 변화할 수 있다. 바람직하게, 상기 제2-1 절연층(121)의 제1 부분의 상면은 상기 내벽에서 멀어질수록 높이가 감소할 수 있다. 다시 말해서, 상기 캐비티(160)의 깊이는 위치에 따라 달라질 수 있다. 예를 들어, 캐비티(160)의 깊이는 외측에서 내측으로 갈수록 변화할 수 있다. 예를 들어, 캐비티(160)의 깊이는 외측에서 내측으로 갈수록 점차 커질 수 있다.
이때, 실시 예에서는 상기 캐비티(160)를 형성함에 있어, 사각형의 지그를 사용하기 때문에, 상기 내벽은 상기 제2 절연층의 주면에 대해 수직할 수 있다. 바람직하게, 상기 캐비티(160)는 상부 폭과 하부 폭이 서로 동일한 형상을 가질 수 있다.
이때, 상기 제2 절연층의 제1 부분의 높이 또는 상기 캐비티(160)의 깊이는 상기 패드(141a)의 위치에 의해 결정될 수 있다.
즉, 상기 캐비티(160)의 바닥면은 제1 영역(R1) 및 제2 영역(R2)을 포함할 수 있다. 상기 제1 영역(R1)은 캐비티(160)의 외측 영역일 수 있다. 예를 들어, 제1 영역(R1)은 캐비티(160)의 가장자리 영역일 수 있다. 상기 제2 영역(R2)은 상기 캐비티(160)의 내측 영역일 수 있다. 예를 들어, 상기 제2 영역(R2)은 상기 캐비티(160)의 중앙 영역일 수 있다.
이때, 상기 제1 영역(R1) 및 제2 영역(R2)은 복수의 패드(141a)가 배치된 영역을 기준으로 결정될 수 있다. 예를 들어, 상기 제1 영역(R1)은 상기 복수의 패드(141a)의 배치 영역의 외측 영역일 수 있다. 예를 들어, 상기 제2 영역(R2)은 상기 복수의 패드(141a)가 배치된 영역의 내측 영역일 수 있다. 예를 들어, 상기 제2 영역(R2)은 상기 복수의 패드(141a)의 사이 영역일 수 있다. 그리고, 상기 제1 영역(R1)은 상기 복수의 패드(141a)의 사이 영역 이외의 영역일 수 있다. 더욱 명확하게, 상기 제1 영역(R1)은 상기 바닥면의 외곽영역일 수 있다. 그리고, 상기 제2 영역(R2)은 상기 바닥면의 중앙 영역일 수 있다. 즉, 상기 제1 영역(R1)은 상기 제2 영역(R2)의 주위를 둘러싸며 형성될 수 있다.
이에 따라, 상기 캐비티(160)의 바닥면은 상기 제1 영역(R1)에 대응하는 제1 바닥면(S1)과, 상기 제2 영역(R2)에 대응하는 제2 바닥면(S2)을 포함할 수 있다.
그리고, 상기 제1 바닥면(S1)과 상기 제2 바닥면(S2)은 서로 다른 높이를 가질 수 있다.
바람직하게, 제1 바닥면(S1) 및 제2 바닥면(S2)은 패드(141a)보다 낮은 높이를 가지면서, 상기 제1 절연층의 상면 중 캐비티가 형성된 영역 위에 배치될 수 있다.
상기 설명한 바와 같이, 상기 패드(141a)는 제2 높이(H2)를 가질 수 있다.
또한, 상기 제1 바닥면(S1)은 상기 제2 높이(H2)보다 작은 제3 높이(H3)를 가질 수 있다. 또한, 상기 제2 바닥면(S2)은 상기 제2 높이(H2) 및 상기 제3 높이(H3)보다 작은 제4 높이(H4)를 가질 수 있다.
상기 제3 높이(H3)는 상기 제2 높이(H2)의 95% 이하의 수준을 가질 수 있다. 이때, 상기 제1 바닥면(S1)은 위치 별로 서로 다른 높이를 가질 수 있다. 이에 따라, 상기 상기 제3 높이(H3)는 상기 제1 바닥면(S1)의 평균 높이를 의미할 수 있다. 또한, 이와 다르게, 상기 제3 높이(H3)는 상기 제1 바닥면(S1)의 위치 별 높이 중 가장 큰 높이 값을 의미할 수 있다.
이때, 상기 설명한 바와 같이 상기 제1 바닥면(S1)은 위치별로 서로 다른 높이를 가진다. 즉, 상기 제1 바닥면(S1)이 가지는 상기 제3 높이(H3)는 위치에 따라 서로 다른 값을 가질 수 있다.
바람직하게, 상기 제1 바닥면(S1)의 높이는 외측에서 내측으로 갈수록 낮아질 수 있다. 예를 들어, 상기 제1 바닥면(S1)은 상기 내벽과 가장 인접한 부분에서 가장 큰 높이를 가질 수 있다. 예를 들어, 상기 제1 바닥면(S1)은 상기 제2 바닥면(S2)과 인접한 부분에서 가장 작은 높이를 가질 수 있다.
또한, 상기 제2 바닥면(S2)은 상기 제1 바닥면(S1)보다 작은 높이를 가지면서, 상기 캐비티(160) 내에서 상기 복수의 패드(141a) 사이에 위치할 수 있다.
이때, 상기 제2 바닥면(S2)은 상기 제1 바닥면(S1)보다 작은 높이를 가질 수 있다. 나아가, 상기 제2 바닥면(S2)은 위치에 따라 서로 다른 높이를 가질 수 있다. 즉, 상기 제2 바닥면(S2)이 가지는 제4 높이(H4)는 위치에 따라 서로 다른 값을 가질 수 있다.
바람직하게, 상기 제2 바닥면(S2)의 높이는 외측에서 내측으로 갈수록 낮아질 수 있다. 예를 들어, 상기 제2 바닥면(S2)은 상기 패드(141a)의 내측과 인접한 부분(또는, 상기 제1 바닥면과 인접한 부분)에서 가장 큰 높이를 가질 수 있다. 그리고, 상기 제2 바닥면(S2)은 중앙 부분에서 가장 작은 높이를 가질 수 있다. 즉, 상기 제2 바닥면(S2)의 단면은 외측에서 내측으로 갈수록 높이가 점차 낮아지는 V자 형상을 가질 수 있다. 또한, 상기 제1 바닥면(S1)의 단면도, 외측에서 내측으로 갈수록 높이가 낮아지는 V자 형상을 가질 수 있다.
즉, 실시 예에서는 지그를 이용하여 캐비티(160)를 형성한다. 이에 따라 상기 실시 예에서의 캐비티(160)는 상부 폭과 하부 폭이 서로 동일할 수 있다.
이때, 실시 예에서의 상기 제2 절연층(120)은 상기 캐비티(160)가 형성될 영역 상에 지그가 배치된 상태에서 형성될 수 있다. 이에 따라, 상기 제2 절연층(120)은 상기 지그가 배치된 영역을 제외한 나머지 영역에 형성될 수 있다. 즉, 상기 제2 절연층(120)은 상기 지그가 배치된 영역을 오픈하며 형성될 수 있다.
여기에서, 상기 캐비티(160)가 형성될 영역에는 패드(141a)가 배치된다. 그리고, 상기 지그는 상기 패드(141a) 상에 위치할 수 있다. 이때, 상기 패드(141a)는 일정 높이를 가지고 있으며, 이에 따라 상기 캐비티(160)가 형성될 영역 내에서, 상기 지그는 상기 제1 절연층(110)의 상면과 접촉하는 것이 아니라, 상기 패드(141a)의 높이만큼 일정 간격 이격되어 위치할 수 있다. 그리고, 상기 제2 절연층(120)은 상기 지그가 형성된 상태에서, 상기 제1 절연층과 상기 지그 사이의 영역으로 침투할 수 있다. 이때, 상기 제2 절연층(120)의 적층 시, 상대적으로 가까운 상기 제1 영역(R1)으로 가장 많은 양의 레진이 침투됨에 따라 상기 제1 바닥면(S1)의 최외측 부분에서 가장 큰 높이를 가질 수 있다. 또한, 상기 제2 절연층(120)의 적층 시, 상기 제1 영역(R1)에서 멀어질수록 상기 레진의 침투량은 점차 줄어들고, 이에 따라 상기 제2 바닥면(S2)의 중앙 부분에서 가장 작은 높이를 가질 수 있다.
한편, 제2 실시 예에서와 같이 캐비티는 단일 층으로 구성된 제2 절연층(120)에 형성될 수 있다.
즉, 제2 실시 예에서의 회로기판(100)에서의 캐비티(160)는 제2 절연층(120)을 비관통하며 형성될 수 있다.
다시 말해서, 제2 절연층(120)은 상기 캐비티(160)가 형성된 제1 부분과, 상기 제1 부분을 제외한 제2 부분을 포함할 수 있다. 그리고, 상기 제1 부분의 두께(H3, H4)는 상기 제2 부분의 두께(H1)와 다를 수 있다.
바람직하게, 상기 제2 부분의 두께(H1)는 상기 제2 절연층(120)이 가지는 두께에 대응될 수 있다.
상기 제2 부분의 두께는 5㎛ 내지 20㎛일 수 있다. 예를 들어, 상기 제2 부분의 두께는 1층의 RCC로 구성된 제2 절연층(120)의 두께에 대응되며, 이에 따라 5㎛ 내지 20㎛의 두께를 가질 수 있다.
상기 제1 부분의 두께(H3, H4)는 상기 제2 부분의 두께(H1)보다 작을 수 있다. 상기 제1 부분의 두께(H3, H4)는 상기 패드(141a)의 두께(H2)에 의해 결정될 수 있다. 바람직하게, 상기 제1 부분의 두께(H3, H4)는 상기 패드(141a)의 두께(H2)보다 작을 수 있다.
바람직하게, 상기 패드(141a)의 두께(H2)는 상기 제2 부분의 두께(H1)보다 작을 수 있다. 예를 들어, 상기 패드(141a)의 두께(H2)는 5㎛ 내지 10㎛일 수 있다.
그리고, 상기 제1 부분의 두께(H3, H4)는 상기 패드(141a)의 두께(H3)보다 작을 수 있다. 예를 들어, 제1 부분의 두께(H3, H4)는 3㎛ 내지 8㎛일 수 있다. 따라서, 상기 제2 절연층(120)의 상기 제1 부분은 상기 제1 절연층(110) 상에 배치된다. 이때, 제2 절연층(120)의 상기 제1 부분은 상기 제1 절연층(110) 상에 배치되는 패드(141a)의 상면을 노출할 수 있다. 한편, 상기 제1 부분의 두께(H3, H4)는 영역별로 서로 다를 수 있다. 예를 들어, 상기 제1 부분은 외측에서 내측으로 갈수록 두께가 변화할 수 있다. 예를 들어, 상기 제1 부분은 외측에서 내측으로 갈수록 폭이 점차 감소할 수 있다.
즉, 실시 예에서는 전자 소자를 실장시키기 위해, 상기 제2 절연층(120)을 관통하며 캐비티(160)를 형성하지 않고, 상기 제2 절연층(120)의 적어도 일부를 상기 제1 절연층(110) 상에 잔존시킨 상태로 캐비티(160)를 형성한다.
이때, 상기 잔존한 상기 제2 절연층(120)의 일부의 두께(H3, H4)는 상기 캐비티(160) 상에서 노출되어야 하는 패드(141a)의 두께(H2)보다 작다. 이에 따라, 실시 예에서는 상기 패드(141a) 상에 전자 소자를 실장하는데 영향을 주지 않고 상기 패드(141a)의 형상을 유지시키면서 상기 캐비티(160)를 형성할 수 있다.
또한, 도 1b 및 도 2b를 참조하면, 상기 캐비티(160)는 내벽 및 바닥면(S1, S2)을 포함한다.
상기 캐비티(160)의 바닥면(S1, S2)은 일정 표면 거칠기를 가질 수 있다. 이때, 실시 예에서는 상기 캐비티(160)의 바닥면(S1, S2)이 일정 표면 거칠기를 가지도록 추가적인 공정을 진행하는 것이 아니라, 지그가 배치된 상태에서 상기 제2 절연층(120)을 형성하는 것에 의해 상기 바닥면(S1, S2)이 일정 표면 거칠기를 가지도록 할 수 있다.
다시 말해서, 상기 캐비티(160)의 바닥면(S1, S2)은 상기 제2 절연층(120)의 제1 부분의 상면을 의미할 수 있다. 그리고, 상기 제2 절연층(120)의 제1 부분의 상면의 높이는 일정하지 않고, 위치에 따라 편차를 가질 수 있다. 바람직하게, 상기 제2 절연층(121)의 제1 부분의 상면의 높이는 가장자리 부분에서 내측 부분으로 갈수록 변화할 수 있다. 바람직하게, 상기 제2 절연층(120)의 제1 부분의 상면은 상기 내벽에서 멀어질수록 높이가 감소할 수 있다. 다시 말해서, 상기 캐비티(160)의 깊이는 위치에 따라 달라질 수 있다. 예를 들어, 캐비티(160)의 깊이는 외측에서 내측으로 갈수록 변화할 수 있다. 예를 들어, 캐비티(160)의 깊이는 외측에서 내측으로 갈수록 점차 커질 수 있다.
이때, 실시 예에서는 상기 캐비티(160)를 형성함에 있어, 사각형의 지그를 사용하기 때문에, 상기 내벽은 상기 제2 절연층의 주면에 대해 수직할 수 있다. 바람직하게, 상기 캐비티(160)는 상부 폭과 하부 폭이 서로 동일한 형상을 가질 수 있다.
이때, 상기 제2 절연층의 제1 부분의 높이 또는 상기 캐비티(160)의 깊이는 상기 패드(141a)의 위치에 의해 결정될 수 있다.
즉, 상기 캐비티(160)의 바닥면은 제1 영역(R1) 및 제2 영역(R2)을 포함할 수 있다. 상기 제1 영역(R1)은 캐비티(160)의 외측 영역일 수 있다. 예를 들어, 제1 영역(R1)은 캐비티(160)의 가장자리 영역일 수 있다. 상기 제2 영역(R2)은 상기 캐비티(160)의 내측 영역일 수 있다. 예를 들어, 상기 제2 영역(R2)은 상기 캐비티(160)의 중앙 영역일 수 있다.
이때, 상기 제1 영역(R1) 및 제2 영역(R2)은 복수의 패드(141a)가 배치된 영역을 기준으로 결정될 수 있다. 예를 들어, 상기 제1 영역(R1)은 상기 복수의 패드(141a)의 배치 영역의 외측 영역일 수 있다. 예를 들어, 상기 제2 영역(R2)은 상기 복수의 패드(141a)가 배치된 영역의 내측 영역일 수 있다. 예를 들어, 상기 제2 영역(R2)은 상기 복수의 패드(141a)의 사이 영역일 수 있다. 그리고, 상기 제1 영역(R1)은 상기 복수의 패드(141a)의 사이 영역 이외의 영역일 수 있다. 더욱 명확하게, 상기 제1 영역(R1)은 상기 바닥면의 외곽영역일 수 있다. 그리고, 상기 제2 영역(R2)은 상기 바닥면의 중앙 영역일 수 있다. 즉, 상기 제1 영역(R1)은 상기 제2 영역(R2)의 주위를 둘러싸며 형성될 수 있다.
이에 따라, 상기 캐비티(160)의 바닥면은 상기 제1 영역(R1)에 대응하는 제1 바닥면(S1)과, 상기 제2 영역(R2)에 대응하는 제2 바닥면(S2)을 포함할 수 있다.
그리고, 상기 제1 바닥면(S1)과 상기 제2 바닥면(S2)은 서로 다른 높이를 가질 수 있다.
바람직하게, 제1 바닥면(S1) 및 제2 바닥면(S2)은 패드(141a)보다 낮은 높이를 가지면서, 상기 제1 절연층의 상면 중 캐비티가 형성된 영역 위에 배치될 수 있다.
상기 설명한 바와 같이, 상기 패드(141a)는 제2 높이(H2)를 가질 수 있다.
또한, 상기 제1 바닥면(S1)은 상기 제2 높이(H2)보다 작은 제3 높이(H3)를 가질 수 있다. 또한, 상기 제2 바닥면(S2)은 상기 제2 높이(H2) 및 상기 제3 높이(H3)보다 작은 제4 높이(H4)를 가질 수 있다.
상기 제3 높이(H3)는 상기 제2 높이(H2)의 95% 이하의 수준을 가질 수 있다. 이때, 상기 제1 바닥면(S1)은 위치 별로 서로 다른 높이를 가질 수 있다. 이에 따라, 상기 상기 제3 높이(H3)는 상기 제1 바닥면(S1)의 평균 높이를 의미할 수 있다. 또한, 이와 다르게, 상기 제3 높이(H3)는 상기 제1 바닥면(S1)의 위치 별 높이 중 가장 큰 높이 값을 의미할 수 있다.
이때, 상기 설명한 바와 같이 상기 제1 바닥면(S1)은 위치별로 서로 다른 높이를 가진다. 즉, 상기 제1 바닥면(S1)이 가지는 상기 제3 높이(H3)는 위치에 따라 서로 다른 값을 가질 수 있다.
바람직하게, 상기 제1 바닥면(S1)의 높이는 외측에서 내측으로 갈수록 낮아질 수 있다. 예를 들어, 상기 제1 바닥면(S1)은 상기 내벽과 가장 인접한 부분에서 가장 큰 높이를 가질 수 있다. 예를 들어, 상기 제1 바닥면(S1)은 상기 제2 바닥면(S2)과 인접한 부분에서 가장 작은 높이를 가질 수 있다.
또한, 상기 제2 바닥면(S2)은 상기 제1 바닥면(S1)보다 작은 높이를 가지면서, 상기 캐비티(160) 내에서 상기 복수의 패드(141a) 사이에 위치할 수 있다.
이때, 상기 제2 바닥면(S2)은 상기 제1 바닥면(S1)보다 작은 높이를 가질 수 있다. 나아가, 상기 제2 바닥면(S2)은 위치에 따라 서로 다른 높이를 가질 수 있다. 즉, 상기 제2 바닥면(S2)이 가지는 제4 높이(H4)는 위치에 따라 서로 다른 값을 가질 수 있다.
바람직하게, 상기 제2 바닥면(S2)의 높이는 외측에서 내측으로 갈수록 낮아질 수 있다. 예를 들어, 상기 제2 바닥면(S2)은 상기 패드(141a)의 내측과 인접한 부분(또는, 상기 제1 바닥면과 인접한 부분)에서 가장 큰 높이를 가질 수 있다. 그리고, 상기 제2 바닥면(S2)은 중앙 부분에서 가장 작은 높이를 가질 수 있다. 즉, 상기 제2 바닥면(S2)의 단면은 외측에서 내측으로 갈수록 높이가 점차 낮아지는 V자 형상을 가질 수 있다. 또한, 상기 제1 바닥면(S1)의 단면도, 외측에서 내측으로 갈수록 높이가 낮아지는 V자 형상을 가질 수 있다.
즉, 도 1a 및 도 2a에 따른 제1 실시 예에서의 회로기판(100)은 제2 절연층(120)이 복수의 층의 RCC층으로 구성되고, 상기 복수의 층으로 구성된 제2 절연층(120)에 캐비티(160)가 형성된다. 그리고, 도 1b 및 도 2b에 따른 제2 실시 예에서의 회로기판(100A)은 제2 절연층(120)이 단일층의 RCC층으로 구성되고, 상기 단일 층의 제2 절연층(120)에 캐비티(160)가 형성된다.
이하에서는, 제1 실시 예에서의 회로기판의 구조를 중심으로, 이를 포함하는 패키지 기판에 대해 설명하기로 한다.
도 3은 제1 실시 예에 따른 패키지 기판을 나타낸 도면이다.
도 3를 참조하면, 실시 예에서의 패키지 기판(200)은 도 1에 도시한 회로기판(100) 및 상기 회로기판(100)의 캐비티(160) 내에 실장된 전자소자(180)를 포함한다.
도 1a, 도 1b, 도 2a 및 도 2b에서 설명한 회로기판(100)은 전자소자(180)를 실장하기 위한 패키지 기판(200)으로 이용될 수 있다.
이때, 상기 회로기판(100)에 대해서는 상기에서 이미 상세하게 설명하였으므로, 이에 대한 설명은 생략하기로 한다.
회로기판(100)은 캐비티(160)를 포함하고, 상기 캐비티(160)에는 패드(141a)가 노출될 수 있다. 이때, 상기 캐비티(160) 내에서 상기 패드(141a)가 형성된 영역을 제외한 나머지 영역에는 상기 제2-1 절연층(121)이 배치될 수 있다. 다만, 상기 제2-1 절연층(121)의 제1 부분의 높이는 상기 패드(141a)의 높이보다 낮다. 이에 따라 상기 전자소자(180)는 제2 절연층의 제1 부분에 의해 영향을 받지 않고, 상기 패드(141a) 상에 안정적으로 실장될 수 있다. 다시 말해서, 상기 패드(141a)의 높이보다 상기 제2-1 절연층(121)의 상기 제1 부분의 높이가 높다면, 상기 전자소자(180)는 상기 패드(141a) 상에 기울어진 상태로 실장될 수 있으며, 더 나아가 상기 패드(141a)와 전기적 접속 상태에 불량이 발생할 수 있다.
이때, 상기 전자소자(180)는 회로기판(100)의 캐비티(160) 내에 배치되는 전자 부품일 수 있으며, 이는 능동 소자와 수동 소자로 구분될 수 있다. 그리고, 상기 능동 소자는 비선형 부분을 적극적으로 이용한 소자이고, 수동 소자는 선형 및 비선형 특성이 모두 존재하여도 비선형 특성은 이용하지 않는 소자를 의미한다. 그리고, 상기 수동 소자에는 트랜지스터, IC 반도체 칩 등이 포함될 수 있으며, 상기 수동 소자에는 콘덴서, 저항 및 인덕터 등을 포함할 수 있다. 상기 수동 소자는 능동 소자인 반도체 칩의 신호 처리 속도를 높이거나, 필터링 기능 등을 수행하기 위해, 통상의 회로기판에 실장된다.
한편, 상기 패드(141a) 상에는 접속부(170)가 배치될 수 있다. 상기 접속부(170)의 평면 형상은 사각형일 수 있다. 상기 접속부(170)는 상기 패드(141a) 상에 배치되어, 상기 전자소자(180)를 고정하면서 상기 전자소자(180)와 상기 패드(141a) 사이를 전기적으로 연결한다. 이를 위해, 패드(141a)는 전도성 물질로 형성될 수 있다. 일 예로 상기 접속부(170)는 솔더 볼일 수 있다. 상기 접속부(170)는 솔더에 이종 성분의 물질이 함유될 수 있다. 상기 솔더는 SnCu, SnPb, SnAgCu 중 적어도 어느 하나로 구성될 수 있다. 그리고, 상기 이종 성분의 물질은 Al, Sb, Bi, Cu, Ni, In, Pb, Ag, Sn, Zn, Ga, Cd 및 Fe 중 어느 하나를 포함할 수 있다.
한편, 상기 전자소자(180)의 상면은 상기 회로기판(100)의 최상층의 표면보다 높게 위치할 수 있다. 다만, 실시 예는 이에 한정되지 않으며, 상기 전자소자(180)의 종류에 따라 상기 전자소자(180)의 상면이 상기 회로기판(100)의 최상층의 표면과 동일 높이에 배치될 수 있으며, 이와 다르게 낮게 배치될 수도 있을 것이다.
도 4는 제2 실시 예에 따른 패키지 기판을 나타낸 도면이다.
도 4를 참조하면, 실시 예에서의 패키지 기판(200A)은 회로기판(100) 및 상기 회로기판(100)의 캐비티(160) 내에 실장된 전자소자(180a)를 포함한다.
또한, 패키지 기판(200A)은 상기 캐비티(160) 내에 배치되며, 상기 전자소자(180a)를 덮는 몰딩층(190)을 더 포함한다.
상기 몰딩층(190)은 선택적으로 상기 캐비티(160) 내에 배치되어, 상기 캐비티(160) 내에 실장된 전자소자(180a)를 보호할 수 있다.
상기 몰딩층(190)은 몰딩용 수지로 구성될 수 있으며, 예를 들어, EMC(Epoxy molding compound)일 수 있다. 다만, 실시 예는 이에 한정되지 않으며, 상기 몰딩층(190)은 EMC 이외에도 다양한 다른 몰딩용 수지로 구성될 수도 있을 것이다.
회로기판(100)은 전자소자(180a)를 실장하기 위한 패키지 기판(200A)으로 이용될 수 있다.
회로기판(100)은 캐비티(160)를 포함하고, 상기 캐비티(160)에는 패드(141a)가 노출될 수 있다. 이때, 상기 캐비티(160) 내에서 상기 패드(141a)가 형성된 영역을 제외한 나머지 영역에는 상기 제2-1 절연층(121)이 배치될 수 있다. 다만, 상기 제2-1 절연층(121)의 제1 부분의 높이는 상기 패드(141a)의 높이보다 낮다. 이에 따라 상기 전자소자(180a)는 상기 제2-1 절연층(121)의 제1 부분에 의해 영향을 받지 않고, 상기 패드(141a) 상에 안정적으로 실장될 수 있다. 다시 말해서, 상기 패드(141a)의 높이보다 상기 제2-1 절연층(121)의 상기 제1 부분의 높이가 높다면, 상기 전자소자(180a)는 상기 패드(141a) 상에 기울어진 상태로 실장될 수 있으며, 더 나아가 상기 패드(141a)와 전기적 접속 상태에 불량이 발생할 수 있다.
실시 예에서의 몰딩층(190)은 상기 캐비티(160)의 내벽 및 바닥면(S1, S2)과 접촉하며 배치된다. 이때, 상기 캐비티(160)의 바닥면(S1, S2)은 위치에 따라 서로 다른 높이를 가질 수 있다. 다시 말해서, 상기 바닥면(S1, S2)은 편평하지 않고, 일정 경사각을 가질 수 있다. 그리고, 상기와 같은 캐비티(160)의 구조는 상기 몰딩층(190)과의 접촉하는 표면면적을 증가시킬 수 있으며, 이에 따라 상기 몰딩층(190)과 회로기판(100) 사이의 접합력을 향상시킬 수 있다.
실시 예에 의하면, 회로기판은 캐비티를 포함한다. 이때, 상기 캐비티(160)는 제2 절연층(120)을 관통하는 구조가 아닌 비관통하는 구조를 가진다. 이때, 상기 캐비티(160)는 제1 절연층(110) 상에 배치된 패드(141a)를 노출한다. 그리고, 상기 캐비티(160)의 바닥면은 상기 패드(141a)의 상면보다 낮게 위치한다. 또한, 상기 캐비티(160)는 상부 폭 및 하부 폭이 서로 동일할 수 있다. 나아가, 상기 캐비티(160)는 내벽 및 바닥면을 포함하며, 상기 바닥면은 외측에서 내측으로 갈수록 높이가 감소할 수 있다. 다시 말해서, 상기 캐비티(160)는 외측에서 내측으로 갈수록 깊이가 점차 증가할 수 있다.
이에 따라, 실시 예에서는 상기 캐비티(160)를 형성하기 위해 추가적인 레이어를 형성하지 않아도 되며, 이에 따른 공정 수를 줄일 수 있다. 또한, 실시 예에서는 상기 추가적인 레이어를 제거하는 공정에서 발생하는 상기 패드(141a)의 두께 변화나 형상 변화에 의한 손실을 해결할 수 있으며, 이에 따른 제품 신뢰성을 향상시킬 수 있다.
실시 예에 의하면, 회로기판은 캐비티를 포함한다. 그리고, 상기 회로기판의 캐비티는 제2 절연층을 관통하는 구조가 아닌 비관통 구조를 가진다. 이때, 상기 캐비티는 제1 절연층의 상면에 배치된 패드를 노출한다. 이때, 상기 캐비티의 바닥면은 상기 패드의 상면보다 낮게 위치한다. 이에 따라, 실시 예에서는 상기 캐비티를 형성하기 위해 상기 제1 절연층의 상면에 추가적인 저지층(stop layer)을 형성하지 않아도 되며, 이에 따른 상기 저지층의 형성 및 이의 제거와 같은 공정을 생략할 수 있다. 또한, 실시 예에서는 비교 예에서의 상기 저지층의 제거 과정에서 발생할 수 있는 패드의 두께 변화나 형상 변화에 의한 신뢰성 문제를 해결할 수 있으며, 이에 따른 제품 신뢰성을 향상시킬 수 있다.
또한, 실시 예에서의 회로기판의 캐비티는 바닥면 및 내벽을 포함한다. 이때, 상기 캐비티의 바닥면은 위치에 따라 서로 다른 높이를 가질 수 있다. 다시 말해서, 상기 캐비티의 바닥면은 외측에서 내측으로 갈수록 높이가 점차 감소하는 형상을 가질 수 있다. 이에 따르면, 상기 캐비티의 바닥면은 추가적인 몰딩층을 형성하는 경우, 상기 몰딩층과의 접촉 면적을 증가시킬 수 있으며, 이에 따른 제품 신뢰성을 향상시킬 수 있다.
또한, 실시 예에서의 회로기판의 캐비티는 지그를 이용하여 형성된다. 그리고, 상기 캐비티의 형상은 상기 지그의 형상에 대응될 수 있다. 예를 들어, 상기 캐비티는 상부 폭 및 하부 폭이 서로 동일할 수 있다. 이때, 비교 예에서의 캐비티의 내벽의 경사각은 주면에 대해 수직할 수 있다.
상기와 같은 실시 예에서는 상기 내벽의 경사각을 비교 예 대비 줄일 수 있으며, 이에 따라 동일 소자가 배치된다는 가정하에, 비교 예 대비 캐비티 형성을 위해 필요한 공간을 최소화할 수 있으며, 이에 따른 회로 집적도를 향상시킬 수 있다. 다시 말해서, 실시 예에서의 상기 내벽의 경사각을 실질적으로 수직하게 형성함으로써, 동일한 면적 내에서 비교 예 대비 더 많은 회로를 형성할 수 있으며, 이에 따른 전체적인 회로기판의 부피를 감소시킬 수 있다.
이하에서는, 첨부된 도면을 참조하여 실시 예에 따른 회로기판의 제조 방법에 대해 설명하기로 한다.
도 5 내지 도 9는 도 1b에 도시된 회로기판의 제조 방법을 공정순으로 나타낸 도면이다.
도 5를 참조하면, 제1 절연층(110)을 준비하고, 상기 제1 절연층(110)의 표면에 제1 및 제2 회로 패턴(141, 142)을 형성할 수 있으며, 상기 제1 절연층(110)을 관통하며 상기 제1 및 제2 회로 패턴(141, 142)을 전기적으로 연결하는 제1 비아(V1)를 형성할 수 있다.
상기 제 1 절연층(110)의 표면에는 금속층(미도시)이 적층된다. 상기 금속층은 상기 제 1 절연층(110) 위에 구리를 포함하는 금속을 무전해 도금하여 형성될 수 있다. 또한, 상기 금속층은 상기 제 1 절연층(110)에 무전해 도금을 하여 형성하는 것과는 달리, CCL(Copper Clad Laminate)을 사용할 수 있다.
상기 금속층을 무전해 도금하여 형성하는 경우, 상기 제 1 절연층(110)의 상면에 조도를 부여하여 도금이 원활히 수행되도록 할 수 있다. 그리고, 상기 금속층을 패터닝하여, 상기 제 1 절연층(110)의 상면 및 하면에 각각 제 1 및 제2 회로 패턴(141, 142)을 형성한다. 이때, 상기 제 1 회로 패턴(141)은 추후 상기 제 1 절연층(110) 위에 실장될 전자소자(180, 180a)와 접속부(170)를 통해 연결되는 패드(141a)를 포함할 수 있다.
상기와 같은 제1 및 제2 회로패턴(141, 142)은 통상적인 회로기판의 제조 공정인 어디티브 공법(Additive process), 서브트렉티브 공법(Subtractive Process), MSAP(Modified Semi Additive Process) 및 SAP(Semi Additive Process) 공법 등으로 가능하며 여기에서는 상세한 설명은 생략한다.
다음으로, 도 6을 참조하면 상기 제1 절연층(110)의 상부 영역 중 캐비티(160)가 형성될 영역에 지그(300)를 배치할 수 있다. 상기 지그(300)는 상기 캐비티(160)가 가져야 할 형상에 대응하는 형상을 가질 수 있다. 일 예로, 상기 지그(300)는 사각 형상을 가질 수 있다.
상기 지그(300)는 추후 상기 제2 절연층(120)의 적층 후에, 상기 제2 절연층(120)과 용이하게 분리될 수 있는 재질로 형성될 수 있다. 일 예로, 상기 지그(300)는 폴리머, 세라믹 및 금속 중 적어도 하나로 구성 가능하며, 상기 제2 절연층(120)과 분리가 용이한 특성을 가질 수 있다.
다음으로, 도 7을 참조하면, 상기 제1 절연층(110)의 상부 및 하부에 각각 제2 절연층(120) 및 제3 절연층(130)을 적층하는 공정을 진행할 수 있다.
이때 제2 절연층(120)은 단일층을 가질 수 있다. 또한, 제3 절연층(130)도 단일층을 가질 수 있다.
또한, 상기 제2 절연층(120) 및 제3 절연층(130)은 RCC로 구성될 수 있다.
이에 따라, 상기 제2 절연층(120) 및 제3 절연층(130)은 5㎛ 내지 20㎛의 두께를 가질 수 있다. 예를 들어, 제2 절연층(120)이 복수의 층 구조를 가지는 경우, 상기 복수의 층의 각각의 두께는 5㎛ 내지 20㎛일 수 있다. 또한, 상기 제2 절연층(120)이 단일 층을 가지는 경우, 상기 단일 층의 제2 절연층(120)의 두께는 5㎛ 내지 20㎛일 수 있다.
이때, 상기 지그(300)는 상기 제1 절연층(110) 위에 배치되며, 실질적으로 상기 제1 절연층(110)과 비접촉할 수 있다. 즉, 상기 제1 절연층(110)의 상면에는 패드(141a)가 배치되며, 이에 따라 상기 지그(300)는 상기 패드(141a) 상에 위치할 수 있다.
따라서, 상기 지그(300)의 하면과 상기 제1 절연층(110) 상면 사이에는 상기 패드(141a)의 높이에 대응하는 공간이 존재한다.
그리고, 상기 제2 절연층(120)을 적층하는 과정에서, 상기 지그(300)와 상기 제1 절연층(110)의 사이 공간에 상기 제2 절연층(120)이 침투할 수 있다.
이에 따라, 실시 예에서는 상기 제1 절연층(110) 위에 배치된 상기 제2 절연층(120)에 캐비티(160)를 형성할 때, 상기 캐비티(160)는 상기 제2 절연층(120)을 관통하는 구조가 아닌 비관통 구조를 가질 수 있다. 즉, 일반적인 회로기판에서의 캐비티는 상기 제2 절연층(120)에 형성되는 내벽과, 상기 제1 절연층(110)의 상면에 대응하는 바닥면을 포함한다. 그리고, 실시 예에서의 캐비티(160)는 상기 내벽과 바닥면이 모두 상기 제2 절연층(120)에 형성될 수 있다.
한편, 상기에서는 상기 지그(300)를 형성한 후에 상기 제2 절연층(120)을 적층하는 공정을 진행하였다. 그러나, 이와 다르게 상기 지그(300)는 상기 제2 절연층(120)을 구성하는 RCC층을 포함할 수 있다. 즉, 상기 RCC층의 반경화상태에서, 이를 상기 지그(300)와 접합하고, 상기 RCC층이 접합된 지그(300)를 상기 제1 절연층(110) 상에 적층시키는 것에 의해, 상기 캐비티(160)를 포함하는 제2 절연층(120)을 형성할 수도 있다.
다음으로 도 8을 참조하면, 상기 제2 절연층(120)이 적층된 상태에서 상기 지그(300)를 제거하는 공정을 진행하여, 상기 제2 절연층(120)에 캐비티(160)를 형성할 수 있다.
다음으로, 도 9를 참조하면, 실시 예에서는 상기 제2 절연층(120)의 표면에 회로패턴을 형성하는 공정을 진행할 수 있다.
또한, 실시 예에서는 제3 절연층(130)의 표면에 회로 패턴을 형성하는 공정을 진행할 수 있다.
또한, 상기 제2 절연층(120) 및 제3 절연층(130)에는 서로 다른 층에 배치된 회로패턴들을 상호 전기적으로 연결하는 비아를 형성하는 공정을 진행할 수 있다.
또한, 상기 회로 패턴 및 비아가 형성되면, 상기 제2 절연층(120)의 상면 및 제3 절연층(130)의 하면에 보호층(151, 152)을 형성한다.
상기 제1 보호층(151) 및 제2 보호층(152)은 각각 개구부를 가질 수 있다. 예를들어, 제1 보호층(151)은 제2 절연층(120)의 상면에 배치된 회로 패턴 중 노출되어야 하는 회로 패턴의 표면을 노출하는 개구부를 가질 수 있다.
또한, 제2 보호층(152)은 제3 절연층(130)의 하면에 배치된 회로 패턴 중 노출되어야 하는 회로 패턴의 표면을 노출하는 개구부를 가질 수 있다.
한편, 실시 예에서는 지그(300)를 이용하여 상기 제1 및 제2 실시 예와는 다른 방식으로 캐비티(160A)를 형성할 수 있다.
도 10은 제3 실시 예에 따른 회로기판(100B)을 나타낸 도면이다.
도 10을 참조하면, 제3 실시 예에 따른 회로기판은 이상에서 설명한 바와 같은 제1 절연층(110), 제2 절연층(120) 및 제3 절연층(130)을 포함한다. 또한, 상기 제2 절연층(120)의 상면에는 제1 보호층(151)이 배치되고, 상기 제3 절연층(130)의 하면에는 제2 보호층(152)이 배치된다.
제3 실시 예에서와 같이 캐비티(160A)는 단일 층으로 구성된 제2 절연층(120)에 형성될 수 있다. 다만, 상기 캐비티(160A)는 복수의 층으로 구성된 제2 절연층(120)에 형성될 수도 있을 것이다.
한편, 제3 실시 예에서의 회로기판(100B)에서의 캐비티(160A)는 제2 절연층(120)을 비관통하며 형성될 수 있다.
다시 말해서, 제2 절연층(120)은 상기 캐비티(160A)가 형성된 제1 부분과, 상기 제1 부분을 제외한 제2 부분을 포함할 수 있다. 그리고, 상기 제1 부분의 두께(H3)는 상기 제2 부분의 두께(H1)와 다를 수 있다.
바람직하게, 상기 제2 부분의 두께(H1)는 상기 제2 절연층(120)이 가지는 두께에 대응될 수 있다.
상기 제2 부분의 두께는 5㎛ 내지 20㎛일 수 있다. 예를 들어, 상기 제2 부분의 두께는 1층의 RCC로 구성된 제2 절연층(120)의 두께에 대응되며, 이에 따라 5㎛ 내지 20㎛의 두께를 가질 수 있다.
상기 제1 부분의 두께(H3)는 상기 제2 부분의 두께(H1)보다 작을 수 있다. 상기 제1 부분의 두께(H3)는 상기 패드(141a)의 두께(H2)에 의해 결정될 수 있다. 바람직하게, 상기 제1 부분의 두께(H3)는 상기 패드(141a)의 두께(H2)보다 작을 수 있다.
바람직하게, 상기 패드(141a)의 두께(H2)는 상기 제2 부분의 두께(H1)보다 작을 수 있다. 예를 들어, 상기 패드(141a)의 두께(H2)는 5㎛ 내지 10㎛일 수 있다.
그리고, 상기 제1 부분의 두께(H3)는 상기 패드(141a)의 두께(H2)보다 작을 수 있다. 예를 들어, 제1 부분의 두께(H3)는 3㎛ 내지 8㎛일 수 있다. 따라서, 상기 제2 절연층(120)의 상기 제1 부분은 상기 제1 절연층(110) 상에 배치된다. 이때, 제2 절연층(120)의 상기 제1 부분은 상기 제1 절연층(110) 상에 배치되는 패드(141a)의 상면을 노출할 수 있다.
즉, 실시 예에서는 전자 소자를 실장시키기 위해, 상기 제2 절연층(120)을 관통하며 캐비티(160A)를 형성하지 않고, 상기 제2 절연층(120)의 적어도 일부를 상기 제1 절연층(110) 상에 잔존시킨 상태로 캐비티(160)를 형성한다.
이때, 상기 잔존한 상기 제2 절연층(120)의 일부의 두께(H3)는 상기 캐비티(160) 상에서 노출되어야 하는 패드(141a)의 두께(H2)보다 작다. 이에 따라, 실시 예에서는 상기 패드(141a) 상에 전자 소자를 실장하는데 영향을 주지 않고 상기 패드(141a)의 형상을 유지시키면서 상기 캐비티(160)를 형성할 수 있다.
상기 캐비티(160A)는 내벽(S1), 바닥면(S2) 및 상기 내벽(S1)과 바닥면(S2) 사이의 모서리면(S3)을 포함한다.
상기 내벽(S1)은 상기 제2 절연층(120)의 상면 또는 하면에 대해 수직할 수 있다. 또한, 상기 바닥면(S2)은 상기 제2 절연층(120)의 상면 또는 하면에 대해 평행할 수 있다.
또한, 모서리면(S3)은 상기 내벽(S1)과 상기 바닥면(S2) 사이를 연결할 수 있다. 이때, 모서리면(S3)은 직각이 아닌 곡면을 가질 수 있다. 즉, 실시 예에서의 캐비티(160A)는 지그(300)를 이용하여 제2 절연층(120)에 일정 깊이의 홈(G)을 형성한 상태에서, 추가적인 공정을 진행하여 형성될 수 있다. 이때, 상기 추가적인 공정은 일 예로 디스미어 공정을 포함할 수 있다.
여기에서, 상기 디스미어 공정을 진행하는 경우, 디스미어 공정에서 화학적 에칭이 진행되어 상기 지그(300)와 상기 캐비티(160A) 사이의 보상 구역 설정이 필요하다. 예를 들어, 상기 지그(300)를 통해 형성된 홈(G)은 상기 캐비티(160A)의 면적보다 작은 면적을 가질 수 있다.
이때, 상기 디스미어 공정을 진행하는 경우, 상기 캐비티(160A)의 내벽(S1)보다 모서리 부분에 에칭액의 침투가 상대적으로 어려우며, 이에 따라 상기 캐비티(160A)의 모서리면(S3)은 곡면을 가질 수 있다.
또한, 상기 캐비티(160A)의 바닥면(S2)은 디스미어 공정에 따라 일정 거칠기를 가질 수 있다. 그리고, 상기 바닥면(S2)이 가지는 거칠기는 추후 몰딩층과의 접합력을 향상시킬 수 있다. 예를 들어, 상기 바닥면(S2)은 디스미어 공정에 따라 일정 굴곡을 가질 수 있다.
상기 바닥면(S2)은 제3 높이(H3)를 가질 수 있다. 즉, 상기 패드(141a)는 제2 높이(H2)를 가질 수 있다. 그리고, 상기 바닥면(S2)은 상기 제2 높이(H2)보다 작은 제3 높이(H3)를 가질 수 있다.
상기 바닥면(S2)이 가지는 제3 높이(H3)는 상기 제2 높이(H2)의 30% 내지 95% 범위의 수준을 가질 수 있다.
즉, 도 10에 따른 제3 실시 예에서의 회로기판(100B)은 제2 절연층(120)이 단일층의 RCC층으로 구성되고, 상기 단일 층의 제2 절연층(120)에 캐비티(160A)가 형성된다. 이때, 상기 캐비티(160A)는 지그(300)의 프레스 공정 후에 진행되는 디스미어 공정을 통해 형성될 수 있으며, 이에 따라 내벽(S1), 바닥면(S2) 및 곡면의 모서리면(S3)을 포함할 수 있다.
도 11 내지 도 14는 도 10에 도시된 회로기판의 제조 방법을 공정 순으로 나타낸 도면이다.
도 11을 참조하면, 제1 절연층(110)을 준비하고, 상기 제1 절연층(110)의 표면에 제1 및 제2 회로 패턴(141, 142)을 형성할 수 있으며, 상기 제1 절연층(110)을 관통하며 상기 제1 및 제2 회로 패턴(141, 142)을 전기적으로 연결하는 제1 비아(V1)를 형성할 수 있다.
이때, 상기 제 1 회로 패턴(141)은 추후 상기 제 1 절연층(110) 위에 실장될 전자소자(180, 180a)와 접속부(170)를 통해 연결되는 패드(141a)를 포함할 수 있다.
상기 제1 절연층(110)이 형성되면, 상기 제1 절연층(110)의 상면에 제2 절연층(120)을 적층하고, 상기 제1 절연층(110)의 하면에 제3 절연층(130)을 적층하는 공정을 진행할 수 있다. 또한, 상기 제2 절연층(120)의 상면 및 상기 제3 절연층(130)의 하면에 각각 회로 패턴을 형성하는 공정을 진행할 수 있다. 또한, 상기 제2 절연층(120) 내부 및 상기 제3 절연층(130)의 내부에 각각 비아를 형성하는 공정을 진행할 수 있다.
이에 따라, 상기 제2 절연층(120) 및 제3 절연층(130)은 5㎛ 내지 20㎛의 두께를 가질 수 있다. 예를 들어, 제2 절연층(120)이 복수의 층 구조를 가지는 경우, 상기 복수의 층의 각각의 두께는 5㎛ 내지 20㎛일 수 있다. 또한, 상기 제2 절연층(120)이 단일 층을 가지는 경우, 상기 단일 층의 제2 절연층(120)의 두께는 5㎛ 내지 20㎛일 수 있다.
한편, 상기와 같이 제1 절연층(110) 상에 제2 절연층(120) 및 제3 절연층(130)이 배치된 상태에서, 지그(300)를 이용하여 상기 제2 절연층(120)의 프레스 공정을 진행할 수 있다.
즉, 상기 제2 절연층(120) 상에 지그(300)를 위치시키고, 그에 따라 상기 지그(300)의 프레스 공정을 진행할 수 있다.
이에 따라, 도 12에서와 같이, 상기 제2 절연층(120)에 일정 깊이의 홈(G)을 형성할 수 있다. 이때, 상기 홈(G)의 면적은 상기 제2 절연층(120)에 형성되는 캐비티(160A)의 면적보다 작을 수 있다.
상기 지그(300)는 추후 상기 제2 절연층(120)의 적층 후에, 상기 제2 절연층(120)과 용이하게 분리될 수 있는 재질로 형성될 수 있다. 일 예로, 상기 지그(300)는 폴리머, 세라믹 및 금속 중 적어도 하나로 구성 가능하며, 상기 제2 절연층(120)과 분리가 용이한 특성을 가질 수 있다.
다음으로, 도 13에 도시된 바와 같이, 상기 형성된 홈(G)을 추가적으로 가공하여, 상기 제2 절연층(120)에 캐비티(160A)를 형성할 수 있다. 상기 추가적인 공정은 디스미어 공정을 포함할 수 있으나, 이에 한정되지는 않는다.
즉, 지그를 이용한 프레스 공정 및 디스미어 공정을 진행하여 형성된 캐비티(160A)는 제2 절연층(120)을 비관통하며 형성될 수 있다.
다음으로, 도 14에 도시된 바와 같이 상기 캐비티(160A)가 형성되면, 상기 제2 절연층(120)의 상면 및 제3 절연층(130)의 하면에 보호층(151, 152)을 형성한다.
또한, 실시 예에서는 제2 실시 예와 제3 실시 예의 조합 형상도 가능하다. 예를 들어, 제2 실시 예에 따른 캐비티에 대해 디스미어 공정을 추가로 진행하여, 상기 캐비티가 내벽 및 바닥면 사이의 곡면의 모서리면을 포함하도록 할 수도 있다.
실시 예에 의하면, 회로기판은 캐비티를 포함한다. 그리고, 상기 회로기판의 캐비티는 제2 절연층을 관통하는 구조가 아닌 비관통 구조를 가진다. 이때, 상기 캐비티는 제1 절연층의 상면에 배치된 패드를 노출한다. 이때, 상기 캐비티의 바닥면은 상기 패드의 상면보다 낮게 위치한다. 이에 따라, 실시 예에서는 상기 캐비티를 형성하기 위해 상기 제1 절연층의 상면에 추가적인 저지층(stop layer)을 형성하지 않아도 되며, 이에 따른 상기 저지층의 형성 및 이의 제거와 같은 공정을 생략할 수 있다. 또한, 실시 예에서는 비교 예에서의 상기 저지층의 제거 과정에서 발생할 수 있는 패드의 두께 변화나 형상 변화에 의한 신뢰성 문제를 해결할 수 있으며, 이에 따른 제품 신뢰성을 향상시킬 수 있다.
또한, 실시 예에서의 회로기판의 캐비티는 바닥면 및 내벽을 포함한다. 이때, 상기 캐비티의 바닥면은 위치에 따라 서로 다른 높이를 가질 수 있다. 다시 말해서, 상기 캐비티의 바닥면은 외측에서 내측으로 갈수록 높이가 점차 감소하는 형상을 가질 수 있다. 이에 따르면, 상기 캐비티의 바닥면은 추가적인 몰딩층을 형성하는 경우, 상기 몰딩층과의 접촉 면적을 증가시킬 수 있으며, 이에 따른 제품 신뢰성을 향상시킬 수 있다.
또한, 실시 예에서의 회로기판의 캐비티는 지그를 이용하여 형성된다. 그리고, 상기 캐비티의 형상은 상기 지그의 형상에 대응될 수 있다. 예를 들어, 상기 캐비티는 상부 폭 및 하부 폭이 서로 동일할 수 있다. 이때, 비교 예에서의 캐비티의 내벽의 경사각은 주면에 대해 수직할 수 있다.
상기와 같은 실시 예에서는 상기 내벽의 경사각을 비교 예 대비 줄일 수 있으며, 이에 따라 동일 소자가 배치된다는 가정하에, 비교 예 대비 캐비티 형성을 위해 필요한 공간을 최소화할 수 있으며, 이에 따른 회로 집적도를 향상시킬 수 있다. 다시 말해서, 실시 예에서의 상기 내벽의 경사각을 실질적으로 수직하게 형성함으로써, 동일한 면적 내에서 비교 예 대비 더 많은 회로를 형성할 수 있으며, 이에 따른 전체적인 회로기판의 부피를 감소시킬 수 있다.
이상에서 실시예들에 설명된 특징, 구조, 효과 등은 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 실시예의 범위에 포함되는 것으로 해석되어야 할 것이다.
이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 실시예를 한정하는 것이 아니며, 실시예가 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 설정하는 실시예의 범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (10)

  1. 제1 절연층;
    상기 제1 절연층 위에 배치되고, 캐비티를 포함하는 제2 절연층;
    상기 제1 절연층 위에 배치되고, 상기 캐비티를 통해 상면이 노출되는 복수의 패드를 포함하고,
    상기 제2 절연층의 상기 캐비티는,
    상기 제1 절연층의 상면보다 높게 위치하는 바닥면과,
    상기 바닥면으로부터 연장되는 내벽을 포함하고,
    상기 내벽은 상기 제2 절연층의 상면 또는 하면에 대해 수직하고,
    상기 캐비티의 바닥면은,
    상기 패드의 상면보다 낮게 위치하며, 상기 복수의 패드의 배치 영역의 외측에 위치하는 제1 바닥면과,
    상기 패드의 상면보다 낮게 위치하며, 상기 복수의 패드의 배치 영역의 내측에 위치하는 제2 바닥면을 포함하고,
    상기 제1 바닥면의 높이는,
    상기 제2 바닥면의 높이와 다른
    회로기판.
  2. 제1항에 있어서,
    상기 제1 바닥면의 높이는 상기 제2 바닥면의 높이보다 큰
    회로기판.
  3. 제1항에 있어서,
    상기 제1 바닥면 및 상기 제2 바닥면 중 적어도 하나는 외측에서 내측으로 갈수록 높이가 감소하는
    회로기판.
  4. 제3항에 있어서,
    상기 제1 바닥면과 상기 제2 바닥면의 조합 형상은 V자 형상을 가지는
    회로기판.
  5. 제1항에 있어서,
    상기 캐비티의 상부폭은 상기 캐비티의 하부폭과 동일한
    회로기판.
  6. 제1항에 있어서,
    상기 제2 절연층의 두께는 5um 내지 20um 범위를 가지는
    회로기판.
  7. 제6항에 있어서,
    상기 제2 절연층은 RCC(Resin Coated Copper)을 포함하는
    회로기판.
  8. 제1항에 있어서,
    상기 캐비티는 상기 내벽과 상기 바닥면 사이의 모서리면을 포함하고,
    상기 모서리면은 곡면을 가지는
    회로기판.
  9. 제1 절연층;
    상기 제1 절연층 위에 배치되고, 캐비티를 포함하는 제2 절연층;
    상기 제1 절연층 위에 배치되고, 상기 캐비티를 통해 상면이 노출되는 복수의 패드;
    상기 복수의 패드 위에 배치되는 접속부; 및
    상기 접속부 위에 배치되는 전자소자를 포함하고,
    상기 제2 절연층의 상기 캐비티는,
    상기 제1 절연층의 상면보다 높게 위치하는 바닥면과,
    상기 바닥면으로부터 연장되는 내벽과,
    상기 내벽과 상기 바닥면 사이의 모서리면을 포함하고,
    상기 내벽은 상기 제2 절연층의 상면 또는 하면에 대해 수직하고,
    상기 모서리면은 곡면을 가지는
    패키지 기판.
  10. 제9항에 있어서,
    상기 캐비티의 바닥면은,
    상기 패드의 상면보다 낮게 위치하며, 상기 복수의 패드의 배치 영역의 외측에 위치하는 제1 바닥면과,
    상기 패드의 상면보다 낮게 위치하며, 상기 복수의 패드의 배치 영역의 내측에 위치하는 제2 바닥면을 포함하고,
    상기 제1 바닥면의 높이는,
    상기 제2 바닥면의 높이와 다른
    패키지 기판.
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