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WO2022168475A1 - 制御装置 - Google Patents

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Publication number
WO2022168475A1
WO2022168475A1 PCT/JP2021/047276 JP2021047276W WO2022168475A1 WO 2022168475 A1 WO2022168475 A1 WO 2022168475A1 JP 2021047276 W JP2021047276 W JP 2021047276W WO 2022168475 A1 WO2022168475 A1 WO 2022168475A1
Authority
WO
WIPO (PCT)
Prior art keywords
unit
value
difference
counter
synchronization signal
Prior art date
Application number
PCT/JP2021/047276
Other languages
English (en)
French (fr)
Inventor
好博 中谷
Original Assignee
オムロン株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from JP2021154989A external-priority patent/JP2022119703A/ja
Application filed by オムロン株式会社 filed Critical オムロン株式会社
Publication of WO2022168475A1 publication Critical patent/WO2022168475A1/ja

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Classifications

    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
    • G05B19/00—Programme-control systems
    • G05B19/02—Programme-control systems electric
    • G05B19/04—Programme control other than numerical control, i.e. in sequence controllers or logic controllers
    • G05B19/05—Programmable logic controllers, e.g. simulating logic interconnections of signals according to ladder diagrams or function charts

Definitions

  • the present disclosure relates to a control device.
  • a PLC generally includes a basic unit (CPU (Central Processing Unit) unit) and an expansion unit.
  • CPU Central Processing Unit
  • a counter (timer) of the CPU unit and a counter of the expansion unit are synchronized so that there is no time lag between the data acquired from the CPU unit and the data acquired from the expansion unit.
  • Patent Document 1 discloses a technique for synchronizing the time of the CPU unit timer and the time of the expansion unit timer. Specifically, a synchronization signal is transmitted from the CPU unit to the expansion unit. The expansion unit synchronizes the time of the expansion unit timer with the time of the CPU unit timer according to the synchronization signal.
  • the CPU of the CPU unit executes the process of transmitting the synchronization signal by executing firmware. Therefore, the CPU unit timer and the expansion unit timer cannot be synchronized until after the firmware has started. Therefore, the CPU unit timer and the expansion unit timer are out of sync before the firmware starts. As a result, if a problem occurs before the firmware is started, it becomes difficult to arrange the order of occurrence of events among a plurality of units, and it takes time to investigate the cause of the problem.
  • the present disclosure has been made in view of the above problems, and its purpose is to provide a control device that can shorten the time required to investigate the cause of a problem that occurred before starting the firmware.
  • the control device includes a first unit and a second unit that exchange data.
  • the first unit includes a first hardware circuit.
  • a second unit includes a second hardware circuit.
  • a first hardware circuit includes a first counter, a signal output section for outputting a synchronization signal to the second unit, and a first value of the first counter when the synchronization signal is output to a second unit. and a time information output unit for outputting to the unit.
  • the second hardware circuit includes: a second counter; a difference calculator that calculates a first difference between a second value and a first value of the second counter when receiving the synchronization signal; and a correction unit that corrects the second counter based on the difference of 1.
  • synchronization processing between the first counter and the second counter is performed by the first hardware circuit of the first unit and the second hardware circuit of the second unit. Therefore, immediately after the control device is powered on, synchronization processing between the first counter and the second counter is started. Therefore, the first and second counters are synchronized before the firmware is activated. Therefore, even before the firmware is activated, it becomes easy to arrange the order of occurrence of events in the first unit and the second unit. As a result, it is possible to shorten the time required to investigate the cause of a problem that occurred before the firmware was started.
  • the first hardware circuit further comprises a third counter.
  • the second hardware circuit further has a fourth counter.
  • the signal output section repeatedly outputs the synchronization signal.
  • the time information output unit further outputs a second difference between the value of the third counter when the previous synchronization signal was output and the value of the third counter when the current synchronization signal was output as a second difference.
  • the difference calculation unit further calculates a third difference between the value of the fourth counter when receiving the previous synchronization signal and the value of the fourth counter when receiving the synchronization signal this time. Compute a fourth difference between the difference of and the third difference.
  • the correction unit corrects the second counter based on the fourth difference.
  • the fourth difference is the count number of the third counter and the count number of the fourth counter in the target period from the output of the previous synchronization signal to the output of the current synchronization signal. Show the difference with the number. Since the first counter and the third counter are included in the same hardware circuit, they count up in the same period according to the clock from the same clock oscillation source. Similarly, since the second counter and the fourth counter are included in the same hardware circuit, they count up in the same cycle according to the clock from the same clock oscillation source. Therefore, the difference between the count number of the first counter and the count number of the second counter in the target period is also the fourth difference.
  • the correction unit corrects the second counter based on the fourth difference, thereby correcting the difference between the values of the first counter and the second counter caused by the oscillation error of the clock source.
  • the signal output unit may output the synchronization signal each time the value of the first counter increases by a constant value.
  • the time information output section also outputs a constant value to the second unit.
  • the second hardware circuit measures a second difference between the value of the second counter when the previous synchronization signal was output and the value of the second counter when the current synchronization signal was output. It further has a measurement part.
  • the difference calculator further calculates a third difference between the second difference and the constant value.
  • the correction unit corrects the second counter based on the third difference.
  • the third difference is the difference between the count number of the first counter and the count number of the second counter in the target period in which the value of the first counter increases by a constant value.
  • the correction unit corrects the second counter based on the third difference, thereby correcting the difference between the values of the first counter and the second counter caused by the oscillation error of the clock source.
  • the scale of the first and second hardware circuits can be reduced as compared with the form having the third and fourth counters.
  • the first unit further includes a first light emitting element that blinks according to the value of the first counter.
  • the second unit further comprises a second light emitting element that blinks according to the value of the second counter.
  • the blinking cycles of the first light emitting element and the second light emitting element are synchronized, and a sense of unity can be given to the user. Conversely, the user can recognize that some kind of abnormality has occurred by visually confirming that the blinking cycles of the first light emitting element and the second light emitting element are not synchronized.
  • the first unit further comprises a processor executing firmware.
  • the firmware includes instructions for setting the timing of outputting the synchronization signal to the signal output section.
  • the signal output unit outputs a synchronization signal when the value of the first counter reaches the timing.
  • the firmware further includes instructions to calculate a fifth difference between the second value and the timing, and instructions to correct the second counter based on the fifth difference.
  • the processor disables the operation of the time information output section after starting the firmware.
  • the processor can synchronize the first counter and the second counter according to the firmware.
  • the first hardware circuit is an ASIC or FPGA.
  • the second hardware circuit is an ASIC or FPGA.
  • FIG. 3 is a schematic diagram showing a configuration example of a unit of the control device according to the embodiment;
  • FIG. It is a figure which shows the signal waveform using UART.
  • FIG. 4 is a diagram showing a signal waveform corresponding to time information (value X1);
  • FIG. 4 is a diagram showing the flow of data accompanying the waveform of a synchronizing signal;
  • FIG. 5 is a diagram schematically showing the configuration of a control device according to modification 1;
  • FIG. 11 is a diagram schematically showing the configuration of a control device according to modification 2;
  • FIG. 13 is a diagram schematically showing the configuration of a control device 1C according to Modification 3;
  • FIG. 10 is a diagram showing a data flow accompanying a waveform of a synchronization signal in Modification 3;
  • FIG. 10 is a diagram showing a signal distribution method when there are a plurality of extension units;
  • FIG. 1 is a diagram schematically showing an example of the configuration of a control device 1 according to this embodiment.
  • the control device 1 corresponds to a PLC, for example.
  • a PLC will be described as a specific example as a typical example of the "control device", but the technical idea disclosed in this specification is not limited to the PLC, and can be applied to any control device. Applicable.
  • control device 1 includes a CPU unit 100 and an expansion unit 200 that exchange data.
  • control device 1 includes one expansion unit 200 in FIG. 1 , it may be provided with a plurality of expansion units 200 .
  • CPU unit 100 is connected to expansion unit 200 via data bus 2 and signal lines 3 and 4 .
  • the CPU unit 100 has a program execution section that executes a program created according to the object to be controlled. More specifically, the CPU unit 100 corresponds to an arithmetic processing section that executes system programs and various user programs.
  • the extension unit 200 can be detachably externally attached to the CPU unit 100 in order to extend the functions of the control device 1 .
  • the expansion unit 200 is arranged to mediate between the network and the control device 1, for example performing communication processing or information processing.
  • the CPU unit 100 includes a CPU 10, a memory 11, a storage 12, and a hardware circuit 13.
  • Expansion unit 200 includes CPU 20 , memory 21 , storage 22 and hardware circuit 23 .
  • the CPU 10 reads the firmware and various user programs stored in the storage 12, develops them in the memory 11, and executes them.
  • the CPU 20 reads various programs stored in the storage 22, develops them in the memory 21, and executes them.
  • the hardware circuit 13 and the hardware circuit 23 are, for example, FPGA (Field-Programmable Gate Array) or ASIC (Application Specific Integrated Circuit).
  • the hardware circuit 13 has a free-running counter (hereinafter referred to as "FRC") 131, a synchronization signal output section 132, and a latch section 133.
  • FRC free-running counter
  • the FRC 131 is a counter that counts up at regular intervals.
  • FRC 131 is, for example, a 64-bit counter.
  • Various counters may be employed instead of the FRC 131 .
  • the synchronization signal output section 132 uses the signal line 3 to output the synchronization signal to the expansion unit 200 at arbitrary timing.
  • the synchronization signal output unit 132 arbitrarily generates the output timing of the synchronization signal.
  • the synchronization signal output unit 132 may set the timing at which the value of the FRC 131 reaches the set value as the timing for outputting the synchronization signal.
  • the synchronization signal output from the synchronization signal output section 132 is also input to the latch section 133 .
  • the latch section 133 latches the value X1 of the FRC 131 when the synchronization signal is output. Furthermore, the latch section 133 outputs the held value X1 to the expansion unit 200 using the signal line 4 .
  • the value X1 latched by the latch section 133 is time information indicating the time when the synchronization signal was output.
  • the hardware circuit 23 has an FRC 231 , a latch section 232 , a difference calculation section 233 and an FRC correction section 234 .
  • the FRC 231 is a counter that counts up at regular intervals.
  • FRC 231 is, for example, a 64-bit counter.
  • Various counters may be employed instead of the FRC 231 .
  • the latch section 232 latches the value X2 of the FRC 231 when receiving the synchronization signal from the signal line 3 .
  • the latch section 232 outputs the held value X2 to the difference calculation section 233 .
  • the difference calculator 233 outputs the difference Y1 to the FRC corrector 234 .
  • the FRC correction unit 234 corrects the FRC 231 based on the difference Y1. That is, the FRC correction unit 234 corrects the value of the FRC231 by the difference Y1 so that the FRC131 and the FRC231 are synchronized.
  • the synchronous signal output section 132 of the CPU unit 100 outputs the synchronous signal to the extension unit 200 .
  • the synchronization signal is also output to the latch section 133 (see (1) in the figure).
  • the latch section 133 of the CPU unit 100 latches the value X1 of the FRC 131 when the synchronization signal was output according to the input of the synchronization signal (see (2) in the figure).
  • the latch section 232 of the extension unit 200 latches the value X2 of the FRC 231 when receiving the synchronization signal in response to the input of the synchronization signal (see (3) in the figure).
  • the latch unit 133 outputs the held value X1 (time information indicating the timing at which the synchronization signal was output) to the extension unit 200 (see (4) in the figure). That is, the latch section 133 outputs to the extension unit 200 the value X1 of the FRC 131 when the synchronization signal is output.
  • the latch unit 232 outputs the held value X2 to the difference calculation unit 233 (see (5) in the figure).
  • the difference calculation section 233 calculates the difference Y1 between the value X2 held by the latch section 232 and the value X1 received from the CPU unit 100 (see (6) in the drawing).
  • the difference calculator 233 outputs the calculated difference Y1 to the FRC corrector 234 (see (7) in the figure).
  • the FRC correction unit 234 corrects the FRC 231 based on the difference Y1 (see (8) in the figure). Thereby, FRC231 and FRC131 are synchronized. The processes (1) to (8) are repeatedly executed.
  • the synchronization processing between the FRC231 and the FRC131 is executed by the hardware circuit 13 of the CPU unit 100 and the hardware circuit 23 of the expansion unit 200. Therefore, synchronization processing between the FRC231 and the FRC131 is started immediately after the control device 1 is powered on. Therefore, the FRC231 and the FRC131 are synchronized before the firmware stored in the storage 12 is activated.
  • FIG. 2 is a diagram schematically showing the configuration of the control device 1Z according to the reference embodiment.
  • the controller 1Z differs from the controller 1 shown in FIG. 1 in that it includes a CPU unit 100Z and an expansion unit 200Z instead of the CPU unit 100 and the expansion unit 200. .
  • the CPU unit 100Z differs from the CPU unit 100 in that it includes a hardware circuit 13Z instead of the hardware circuit 13.
  • the hardware circuit 13Z differs from the hardware circuit 13 in that it does not have the latch section 133.
  • the extension unit 200Z differs from the extension unit 200 in that it includes a hardware circuit 23Z instead of the hardware circuit 23.
  • the hardware circuit 23Z is different from the hardware circuit 23 in that it does not have the difference calculator 233 .
  • the hardware circuits 13Z and 23Z do not include the latch section 133 and the difference calculation section 233, so the FRC 231 and the FRC 131 are not synchronized with the hardware circuits 13Z and 23Z alone. Therefore, the firmware stored in the storage 12 is used to synchronize the FRC231 and the FRC131.
  • the firmware includes an instruction to set the timing X1 for outputting the synchronization signal to the synchronization signal output section 132 of the hardware circuit 13Z and an instruction to read the value X1 held in the latch section 232. Further, the firmware includes an instruction to calculate the difference Y1 between the value X2 and the timing X1, and an instruction to cause the FRC corrector 234 to correct the FRC 231 based on the difference Y1.
  • the CPU 10 executes synchronization processing as follows according to firmware including such instructions.
  • the CPU 10 of the CPU unit 100Z sets the synchronization signal output timing X1 in the synchronization signal output section 132 (see (11) in the figure).
  • the synchronization signal output section 132 outputs the synchronization signal to the expansion unit 200Z (see (12) in the figure).
  • the latch section 232 of the expansion unit 200Z latches the value X2 of the FRC 231 when receiving the synchronization signal in response to the input of the synchronization signal (see (13) in the figure).
  • the CPU 10 reads out the value X2 held in the latch section 232 via the data bus 2 (see (14) in the figure).
  • the FRC correction unit 234 corrects the FRC 231 based on the difference Y1 (see (16) in the figure). Thereby, FRC231 and FRC131 are synchronized. The processes (11) to (16) are repeatedly executed.
  • the CPU 10 performs the processes (11), (14) and (15) in the figure by executing the firmware. That is, after the firmware is activated, the synchronization processing between the FRC231 and the FRC131 is started. Therefore, the FRC131 and the FRC231 are not synchronized from when the control device 1Z is powered on until the firmware is activated. As a result, if a problem occurs during this period, it becomes difficult to arrange the order of occurrence of events in the CPU unit 100Z and the expansion unit 200Z, and it takes time to investigate the cause of the problem.
  • the FRC231 and the FRC131 are synchronized before the firmware is activated. Therefore, it becomes easy to arrange the order of occurrence of events in the CPU unit 100 and the expansion unit 200 even after the power is turned on until the firmware is activated. As a result, it is possible to shorten the time required to investigate the cause of a problem that occurred before the firmware was started.
  • FIG. 3 is a schematic diagram showing a configuration example of units of the control device 1 according to the present embodiment.
  • the control device 1 includes a CPU unit 100 , one or more expansion units 200 and one or more functional units 300 .
  • CPU unit 100 is connected to one or more expansion units 200 via data bus 2 and signal lines 3 and 4 .
  • the CPU unit 100 also connects with one or more functional units 300 via the data bus 5 .
  • the functional unit 300 has the function of a so-called I/O unit that exchanges signals between equipment and devices to be controlled and various devices (sensors, actuators, etc.) arranged therein.
  • the data bus 2 is, but not limited to, an I/O serial interface bus conforming to PCIe (PCI Express), for example.
  • the signal line 3 is an optical fiber cable or an electrical signal cable and transmits a synchronous signal.
  • Signal line 3 is connected between signal port 110 P of CPU unit 100 and signal port 210 P of expansion unit 200 .
  • the CPU unit 100 uses the signal line 3 to transmit the synchronization signal to the extension unit 200 .
  • the signal line 4 is an optical fiber cable or an electrical signal cable, and transmits time information (value X1).
  • Signal line 4 is connected between signal port 111P of CPU unit 100 and signal port 211P of expansion unit 200 .
  • the CPU unit 100 uses the signal line 4 to transmit the time information (value X1) to the expansion unit 200 .
  • Hardware circuits 13 and 23 communicate time information (value X1) using, for example, an asynchronous serial communication UART (Universal Asynchronous Receiver Transmitter).
  • UART Universal Asynchronous Receiver Transmitter
  • FIG. 4 is a diagram showing signal waveforms using UART. As shown in FIG. 4, the UART communicates in units of 8-bit data chunks. A Start bit and a Stop bit are respectively communicated before and after the 8-bit data block.
  • FIG. 5 is a diagram showing a signal waveform corresponding to time information (value X1).
  • value X1 of the FRC 131 is represented by 64 bits, eight 8-bit data chunks are transmitted as shown in FIG.
  • FIG. 6 is a diagram showing the flow of data accompanying the waveform of the synchronization signal.
  • the synchronization signal is output at regular intervals.
  • the constant period is, for example, several ms to several tens of ms.
  • the latch section 133 latches the value X1 of the FRC131 and the latch section 232 latches the value X2 of the FRC231.
  • the time information indicating the value X1 held in the latch section 133 is transmitted to the expansion unit 200 using, for example, UART.
  • the value of the FRC 231 is corrected by the FRC corrector 234 using the difference Y1.
  • the FRC correction unit 234 corrects the FRC231 value by subtracting the difference Y1 from the FRC231 value.
  • the FRC correction unit 234 may collectively subtract the difference Y1 from the value of the FRC231. Alternatively, the FRC correction unit 234 may divide the difference Y1 into a plurality of correction units, and subtract the correction units from the value of the FRC 231 multiple times in the correction period. A correction unit and a correction cycle are set in advance. For example, if the difference Y1 is 2 ns, the correction unit is 1 ns, and the correction period is 100 ns, the FRC correction unit 234 subtracts 1 ns from the FRC 231 value at time t1 immediately after the difference Y1 is calculated.
  • the FRC corrector 234 subtracts 1 ns from the value of the FRC 231 at time t1+100 ns.
  • FRC231 and FRC131 are gradually synchronized.
  • extreme changes in the value of FRC231 can be suppressed.
  • the FRC 131 included in the hardware circuit 13 counts up according to a clock generated using a clock oscillation source (not shown) outside the hardware circuit 13 .
  • FRC 231 included in hardware circuit 23 counts up according to a clock generated using a clock oscillation source (not shown) outside hardware circuit 23 . Therefore, due to an oscillation error (also referred to as static jitter) between the clock oscillation source of the CPU unit 100 and the clock oscillation source of the expansion unit 200, the period in which the FRC 131 counts up and the period in which the FRC 231 counts up may differ. There may be slight deviations in between.
  • the control device corrects the difference between the values of FRC131 and FRC231 (hereinafter referred to as "clock deviation") caused by static jitter.
  • FIG. 7 is a diagram schematically showing the configuration of a control device 1A according to Modification 1.
  • the control device 1A includes a CPU unit 100A and an extension unit 200A.
  • the CPU unit 100A differs from the CPU unit 100 shown in FIG. 1 in that it includes a hardware circuit 13A instead of the hardware circuit 13.
  • FIG. Expansion unit 200A is different from expansion unit 200 shown in FIG. 1 in that it includes hardware circuit 23A instead of hardware circuit 23 . Note that the memories 11 and 21 and the storages 12 and 22 are omitted from FIG.
  • the hardware circuit 13A differs from the hardware circuit 13 in that it has a latch section 133A instead of the latch section 133 and further has an FRC 134. Note that the synchronization signal output unit 132 of the hardware circuit 13A repeatedly outputs the synchronization signal.
  • the FRC 134 is a counter that counts up at regular intervals, such as a 64-bit counter. Various counters may be employed instead of the FRC 134 .
  • FRCs 131 and 134 count up according to a clock generated using a clock oscillation source (not shown) provided in CPU unit 100A. Therefore, the FRCs 131 and 134 count up in the same period.
  • the hardware circuit 23A has a latch section 232A, a difference calculation section 233A and an FRC correction section 234A in place of the latch section 232, the difference calculation section 233 and the FRC correction section 234 compared to the hardware circuit 23. It is different in that it has
  • the FRC 235 is a counter that counts up at regular intervals, such as a 64-bit counter. Various counters may be employed instead of the FRC 235 .
  • FRCs 231 and 235 count up according to a clock generated using a clock oscillation source (not shown) provided in expansion unit 200A. Therefore, the FRCs 231 and 235 count up in the same period.
  • the latch section 232A performs the following operations. That is, the latch section 232A latches the value X4 of the FRC 235 when receiving the synchronization signal from the signal line 3.
  • the FRC correction unit 234A performs the following operations in addition to the operations of the FRC correction unit 234. That is, the FRC corrector 234A corrects the FRC 231 based on the difference Y2.
  • the synchronization signal output section 132 of the CPU unit 100A outputs the synchronization signal to the expansion unit 200A.
  • the synchronization signal is also output to the latch section 133A (see (21) in the figure).
  • the latch section 133A of the CPU unit 100A latches the value X3 of the FRC 134 when the synchronization signal was output in response to the synchronization signal input (see (22) in the figure).
  • the latch section 232A of the extension unit 200A latches the value X4 of the FRC 235 when the synchronization signal is received (see (23) in the figure) in response to the synchronization signal input.
  • the latch unit 133A calculates the difference dX3 between the value X3′ of the FRC 134 latched when the synchronization signal was output last time and the value X3 newly latched, and outputs the difference dX3 to the expansion unit 200A ((24 )reference).
  • the latch unit 232A calculates the difference dX4 between the value X4' of the FRC 235 latched when the previous synchronization signal was input and the newly latched value X4, and outputs the difference dX4 to the difference calculation unit 233A (( 25)).
  • the difference calculator 233A calculates the difference Y2 between the difference dX4 and the difference dX3 (see (26) in the figure).
  • the difference calculator 233A outputs the calculated difference Y2 to the FRC corrector 234 (see (27) in the figure).
  • the FRC correction unit 234A corrects the FRC 231 based on the difference Y2 (see (28) in the figure).
  • the difference Y2 indicates the difference between the count number of FRC134 and the count number of FRC235 in the target period from the output of the previous synchronization signal to the output of the current synchronization signal.
  • FRCs 131 and 134 count up in the same period.
  • FRCs 231 and 235 count up in the same cycle. Therefore, the difference between the FRC131 count number and the FRC231 count number in the target period is also the difference Y2.
  • the FRC corrector 234A corrects the value of the FRC 231 by the difference Y2, thereby correcting the clock deviation caused by the static jitter.
  • the FRC231 is once synchronized with the FRC131 according to the synchronization processes (1) to (7) shown in FIG.
  • clock deviation due to static jitter continues to occur. Therefore, the FRC correction unit 234A continues to periodically correct the FRC 231 based on the difference Y2.
  • the FRC corrector 234 corrects the clock deviation at a predetermined correction cycle. Assuming that the target period from the output of the previous synchronization signal to the output of the current synchronization signal is T1, and the correction period is T2, the FRC correction unit 234 performs (Y2/T1) ⁇ T2 for each correction period. FRC231 should be corrected. This always cancels clock deviations due to static jitter.
  • Dynamic jitter includes, for example, transmission delay of synchronization signals. According to Modification 1, the clock deviation caused by static jitter is always cancelled. Therefore, even if the output cycle of the synchronization signal is lengthened, it is possible to avoid excessive deviation between the values of FRC131 and FRC231 due to dynamic jitter. This reduces the load required for the synchronization processing by the CPU 10 when the synchronization processing according to (11) to (16) shown in FIG. 2 is repeatedly executed after the firmware is activated.
  • the CPU 10 may disable only the output operation of the time information by the latch section 133A and enable the output operation of the difference dX3 by the latch section 133A. This allows the hardware circuits 13A and 23A to continue correcting clock deviations caused by static jitter even after the firmware has started.
  • the CPU 10 may disable the operation of outputting the difference dX3 by the latch section 133A after the firmware is activated.
  • the firmware includes an instruction to calculate the difference Y2 between the difference dX3 calculated by the latch section 133A and the difference dX4 calculated by the latch section 232A, and an instruction to correct the FRC 231 based on the difference Y2.
  • the CPU 10 may correct the FRC 231 based on the difference Y2 according to these commands of the firmware. This allows the CPU 10 to continue correcting the clock deviation caused by static jitter after the firmware is started.
  • modification of the firmware is required.
  • the CPU 10 preferably enables the output operation of the difference dX3 by the latch section 133A after the firmware is started.
  • FIG. 8 is a diagram schematically showing the configuration of a control device 1B according to Modification 2.
  • the control device 1B includes a CPU unit 100B and an expansion unit 200B.
  • the CPU unit 100B differs from the CPU unit 100 shown in FIG. 1 in that it includes a hardware circuit 13B instead of the hardware circuit 13.
  • FIG. Expansion unit 200B is different from expansion unit 200 shown in FIG. 1 in that it includes hardware circuit 23B instead of hardware circuit 23 .
  • the memories 11 and 21 and the storages 12 and 22 are omitted from FIG.
  • Modification 2 may be combined with Modification 1.
  • FIG. 1 the control device 1B includes a CPU unit 100B and an expansion unit 200B.
  • the CPU unit 100B differs from the CPU unit 100 shown in FIG. 1 in that it includes a hardware circuit 13B instead of the hardware circuit 13.
  • FIG. Expansion unit 200B is different from expansion unit 200 shown in FIG. 1 in that it includes hardware circuit 23B instead of hardware circuit 23 .
  • the hardware circuit 13B differs from the hardware circuit 13 in that it includes a light emitting element 135.
  • the hardware circuit 23B differs from the hardware circuit 23 in that it includes a light-emitting element 236 .
  • the light emitting elements 135, 236 are, for example, light emitting diodes. Light-emitting elements 135 and 236 blink according to the values of FRC 131 and 231, respectively. Specifically, the light emitting elements 135 and 236 emit light when the FRCs 131 and 231 reach preset values. Before starting the firmware, the FRCs 131 and 231 are synchronized by the processes (1) to (7) shown in FIG. After starting the firmware, the FRCs 131 and 231 are synchronized by the processes (11) to (15) shown in FIG. Therefore, the light emitting elements 135 and 236 emit light at the same timing.
  • the blinking cycles of the light emitting elements of the units are synchronized, and a sense of unity can be given to the user. Conversely, the user can recognize that some kind of abnormality has occurred by visually confirming that the blinking cycles of the light emitting elements of the units are not synchronized.
  • Modification 3 In Modification 1, each of the CPU unit 100A and the expansion unit 200A has two FRCs. Therefore, the scale of the hardware circuit increases. Modification 3 is a mode in which the clock deviation caused by static jitter is continuously corrected while suppressing an increase in the scale of the hardware circuit.
  • FIG. 9 is a diagram schematically showing the configuration of a control device 1C according to Modification 3.
  • the control device 1C includes a CPU unit 100C and an expansion unit 200C.
  • the CPU unit 100C differs from the CPU unit 100A shown in FIG. 7 in that it includes a hardware circuit 13C instead of the hardware circuit 13A.
  • Expansion unit 200C differs from expansion unit 200A shown in FIG. 7 in that it includes hardware circuit 23C instead of hardware circuit 23A. 9, the memories 11 and 21 and the storages 12 and 22 are omitted in the same manner as in FIG.
  • the hardware circuit 13C differs from the hardware circuit 13A in that it has a synchronization signal output section 132C, a latch section 133C and a signal interval counting section 136 instead of the synchronization signal output section 132, the latch section 133A and the FRC 134. do.
  • the signal interval counting unit 136 includes a counter that counts up according to a clock generated using a clock oscillation source (not shown) provided in the CPU unit 100C.
  • the signal interval counting section 136 outputs an output instruction to the synchronization signal output section 132C at the timing when the counter value reaches a certain value T.
  • FIG. The signal interval counting section 136 resets the counter value to 0 when outputting the output instruction to the synchronization signal output section 132C.
  • the value T corresponds to a constant cycle for outputting the synchronization signal and is set in advance. If the frequency of the clock generated using the clock oscillation source (not shown) is 125 MHz, the value T is, for example, 125000 (corresponding to 1 ms).
  • the signal interval counting section 136 may include a 16-bit counter. That is, the signal interval counting unit 136 includes a counter smaller in scale than the 64-bit FRC 134 (see FIG. 7). Therefore, as compared with Modification 1, an increase in the scale of the hardware circuit 13C is suppressed.
  • the synchronization signal output section 132C outputs the synchronization signal to the expansion unit 200C in response to receiving the output instruction from the signal interval counting section 136.
  • the synchronization signal output from the synchronization signal output section 132C is also input to the latch section 133C.
  • the FRC 131 also counts up according to a clock generated using a clock oscillation source (not shown) provided in the CPU unit 100C. Therefore, the counter included in the signal interval counting unit 136 and the FRC 131 count up at the same period.
  • the latch section 133C performs the same operation as the latch section 133 shown in FIG. That is, the latch section 133C latches the value X1 of the FRC 131 when the synchronization signal is output, and outputs time information including the held value X1 to the extension unit 200C. Furthermore, the latch section 133C causes the value T set in the signal interval counting section 136 to be included in the time information.
  • the hardware circuit 23C includes a latch unit 232A, a difference calculation unit 233A, an FRC correction unit 234A and a latch unit 232 instead of the FRC correction unit 235, a difference calculation unit 233C, an FRC correction unit 234C, and a signal interval measurement. It differs in that it has a portion 237 .
  • the signal interval measuring section 237 includes a counter that counts up according to a clock generated using a clock oscillation source (not shown) provided in the expansion unit 200C.
  • the signal interval measurement unit 237 outputs the counter value T1 to the difference calculation unit 233C at the timing of receiving the synchronization signal, and resets the counter value to 0.
  • the value T1 output from the signal interval measuring section 237 represents the count-up from the timing at which the previous synchronization signal was received to the timing at which the current synchronization signal was received.
  • the signal interval measuring section 237 may include a counter of the same scale as the signal interval counting section 136 . That is, the signal interval measurement unit 237 may include a counter smaller in scale than the 64-bit FRC 235 (see FIG. 7). Therefore, as compared with Modification 1, an increase in the scale of the hardware circuit 23C is suppressed.
  • the FRC 231 also counts up according to a clock generated using a clock oscillation source (not shown) provided in the expansion unit 200C. Therefore, the counter included in signal interval measuring section 237 and FRC 231 count up at the same period. Therefore, the signal interval measuring section 237 measures the value T1 as the difference between the value of the FRC 231 when the previous synchronization signal was output and the value of the FRC 231 when the current synchronization signal was output.
  • the FRC correction unit 234C corrects the FRC 231 based on the difference Z in addition to the operation of the FRC correction unit 234 shown in FIG.
  • the signal interval counting section 136 of the CPU unit 100C outputs an output instruction to the synchronization signal output section 132C at the timing when the counter value reaches a preset value T, and resets the counter value to 0 (see (31)).
  • the synchronization signal output section 132C outputs the synchronization signal to the expansion unit 200C according to the output instruction.
  • the synchronization signal is also output to the latch section 133C of the CPU unit 100C (see (32) in the figure).
  • the latch unit 133C latches the value X1 of the FRC 131 when the synchronization signal is output in response to the input of the synchronization signal, and extends the time information including the value X1 and the value T set in the signal interval counting unit 136. Output to the unit 200C (see (33) in the figure).
  • the latch section 232 of the extension unit 200C latches the value X2 of the FRC 231 when receiving the synchronization signal in response to the input of the synchronization signal, and outputs the value X2 to the difference calculation section 233C (see (34) in the figure). .
  • the signal interval measuring section 237 of the extension unit 200C measures the value T1, which is the count-up from the timing at which the previous synchronization signal is received to the timing at which the current synchronization signal is received, in response to the input of the synchronization signal.
  • T1 is output to the difference calculator 233C (see (35) in the figure).
  • the difference calculator 233C calculates the difference Y1 between the values X2 and X1 and the difference Z between the values T1 and T (see (36) in the figure).
  • the difference calculator 233C outputs the calculated differences Y1 and Z to the FRC corrector 234C (see (37) in the figure).
  • the FRC correction unit 234C corrects the FRC 231 based on the differences Y1 and Z (see (38) in the figure).
  • the method of correcting the FRC 231 based on the difference Y1 is as described above.
  • the method of correcting FRC231 based on difference Z is the same as the method of correcting FRC231 based on difference Y2.
  • the difference Z indicates the difference between the count number of the signal interval counting section 136 and the count number of the signal interval measuring section 237 in the target period from the output of the previous synchronization signal to the output of the current synchronization signal.
  • the counter included in the signal interval counting section 136 and the FRC 131 count up at the same period.
  • the counter included in the signal interval measuring section 237 and the FRC 231 count up at the same period.
  • the difference Z is therefore the clock deviation due to static jitter.
  • the FRC correction unit 234C continues to periodically correct the FRC 231 based on the difference Z. For example, the FRC corrector 234C corrects the clock deviation at a predetermined correction period. Assuming that the target period from the output of the previous synchronization signal to the output of the current synchronization signal is T1, and the correction period is T2, the FRC correction unit 234C performs (Z/T1) ⁇ T2 for each correction period. FRC231 should be corrected. This always cancels clock deviations due to static jitter.
  • FIG. 10 is a diagram showing the flow of data accompanying the waveform of the synchronization signal in Modification 3.
  • FIG. 10 shows the data flow for correction of clock deviation due to static jitter.
  • the synchronizing signal is output at a constant cycle indicated by the value T.
  • time information including the value T is output from the CPU unit 100C to the extension unit 200C.
  • the signal interval measuring section 237 of the extension unit 200C measures a value T1 that is the count-up from the timing at which the previous synchronization signal was received to the timing at which the current synchronization signal is received. For example, when a synchronization signal is received at timing t1, a value T11 is measured which is a count-up from timing t0 at which the previous synchronization signal was received to timing t1. Then, the difference Z1 between the value T11 and the value T is calculated, and the FRC 231 is corrected based on the difference Z1 .
  • the clock deviation caused by static jitter also depends on temperature and other factors. Therefore, the value T1 measured each time the synchronization signal is received may change depending on the environment. Therefore, by measuring the value T1 at regular intervals, the clock deviation caused by the static jitter is appropriately corrected according to the environment.
  • FIG. 11 is a diagram showing a signal distribution method when there are a plurality of extension units. As shown in FIG. 11, each of signal lines 3 and 4 connects CPU unit 100 and a plurality of expansion units 200 in a multi-drop configuration. Therefore, the synchronizing signal and time information output from the CPU unit 100 are distributed to the plurality of expansion units 200 via the signal lines 3 and 4, respectively.
  • the data bus 2 conforming to PCIe connects the CPU unit 100 and each of the plurality of expansion units 200 on a one-to-one basis.
  • the CPU unit 100 may be replaced with any one of the CPU units 100A, 100B, and 100C.
  • each of the plurality of expansion units 200 may be replaced with one of expansion units 200A, 200B, and 200C.
  • the first hardware circuit comprises: a first counter (131); a signal output unit (132, 132C) that outputs a synchronization signal to the second unit; a time information output unit (133, 133A, 133C) that outputs a first value of the first counter when the synchronization signal is output to the second unit;
  • the second hardware circuit comprises: a second counter (231); a difference calculator (233, 233A, 233C) for calculating a first difference between the second value of the second counter and the first value when the synchronization signal is received; and a correction unit (234, 234A, 234C) that corrects the second counter
  • said first hardware circuit (13A) further comprising a third counter (134);
  • the second hardware circuit (23A) further comprises a fourth counter (235),
  • the signal output unit (132) repeatedly outputs the synchronization signal,
  • the time information output unit (133A) further outputs the value of the third counter when the previous synchronization signal was output and the value of the third counter when the current synchronization signal was output.
  • the difference calculator (233A) further calculating a third difference between the value of the fourth counter when receiving the previous synchronization signal and the value of the fourth counter when receiving the synchronization signal this time; calculating a fourth difference between the second difference and the third difference;
  • the signal output unit (132C) outputs the synchronization signal each time the value of the first counter increases by a constant value
  • the time information output section (133C) further outputs the constant value to the second unit
  • the second hardware circuit (23C) stores the value of the second counter when the previous synchronization signal was output and the value of the second counter when the current synchronization signal was output.
  • the difference calculator (233C) further calculates a third difference between the second difference and the constant value
  • the control device (1C) according to claim 1, wherein said correction section (234C) corrects said second counter based on said third difference.
  • the first unit (100B) further comprises a first light emitting element (135) that blinks according to the value of the first counter, 4.
  • the control device (1B) according to any one of configurations 1 to 3, wherein the second unit (100C) further comprises a second light emitting element (236) that blinks according to the value of the second counter.
  • Composition 5 said first unit further comprising a processor (10) executing firmware
  • the firmware includes an instruction for setting the timing for outputting the synchronization signal to the signal output unit, The signal output unit outputs the synchronization signal when the value of the first counter reaches the timing,
  • the firmware further: instructions for calculating a fifth difference between the second value and the timing; an instruction to correct the second counter based on the fifth difference;
  • the control device according to configuration 1, wherein the processor disables the operation of the time information output unit after the firmware is activated.
  • composition 6 the first hardware circuit is an ASIC or FPGA; 6.

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Abstract

制御装置は、第１のユニットおよび第２のユニットを備える。第１のユニットの第１のハードウェア回路は、第１のカウンタと、同期信号を第２のユニットに出力する信号出力部と、同期信号が出力されたときの第１カウンタの第１の値を第２のユニットに出力する時刻情報出力部と、を有する。第２のユニットの第２のハードウェア回路は、第２のカウンタと、同期信号を受けたときの第２のカウンタの第２の値と第１の値との第１の差分を計算する差分計算部と、第１の差分に基づいて、第２のカウンタを補正する補正部と、を有する。これにより、ファームウェアの起動前に発生した不具合の原因究明に要する時間を短縮できる。

Description

制御装置
　本開示は、制御装置に関する。
　様々な生産現場において、ＰＬＣ（プログラマブルロジックコントローラ）などの制御装置を用いたＦＡ（Factory　Automation）技術が広く普及している。ＰＬＣは、一般に基本ユニット（ＣＰＵ（Central　Processing　Unit）ユニット）と拡張ユニットとを含む。ＣＰＵユニットから取得したデータと拡張ユニットから取得したデータとの間に時間的なずれが生じないように、ＣＰＵユニットのカウンタ（タイマー）と拡張ユニットのカウンタとが同期される。
　たとえば、特開２０１７－７９００９号公報（特許文献１）には、ＣＰＵユニットタイマーの時刻と拡張ユニットタイマーの時刻とを同期させる技術が開示されている。具体的には、ＣＰＵユニットから拡張ユニットに同期信号が送信される。拡張ユニットは、同期信号に応じて、拡張ユニットタイマーの時刻をＣＰＵユニットタイマーの時刻に同期させる。
特開２０１７－７９００９号公報
　特開２０１７－７９００９号公報に記載の技術では、ＣＰＵユニットのＣＰＵは、ファームウェアを実行することにより、同期信号を送信する処理を実行する。そのため、ファームウェアの起動後でなければ、ＣＰＵユニットタイマーと拡張ユニットタイマーとが同期できない。したがって、ファームウェアの起動前において、ＣＰＵユニットタイマーと拡張ユニットタイマーとが同期していない。その結果、ファームウェアの起動前に不具合が発生した場合、複数のユニット間でのイベントの発生順序を整理することが困難となり、不具合の原因究明に時間がかかる。
　本開示は、上記の問題に鑑みてなされたものであり、その目的は、ファームウェアの起動前に発生した不具合の原因究明に要する時間を短縮できる制御装置を提供することである。
　本開示の一例によれば、制御装置は、データを遣り取りする第１のユニットおよび第２のユニットを備える。第１のユニットは、第１のハードウェア回路を含む。第２のユニットは、第２のハードウェア回路を含む。第１のハードウェア回路は、第１のカウンタと、同期信号を前記第２のユニットに出力する信号出力部と、同期信号が出力されたときの第１のカウンタの第１の値を第２のユニットに出力する時刻情報出力部と、を有する。第２のハードウェア回路は、第２のカウンタと、同期信号を受けたときの第２のカウンタの第２の値と第１の値との第１の差分を計算する差分計算部と、第１の差分に基づいて、第２のカウンタを補正する補正部と、を有する。
　上記の開示によれば、第１のカウンタと第２のカウンタとの同期処理は、第１のユニットの第１のハードウェア回路および第２のユニットの第２のハードウェア回路によって実行される。そのため、制御装置に電源を投入した直後から、第１のカウンタと第２のカウンタとの同期処理が開始される。したがって、ファームウェアが起動される前において、第１のカウンタと第２のカウンタとが同期する。そのため、ファームウェアが起動するまでの間であっても、第１のユニットおよび第２のユニットにおけるイベントの発生順序を整理することが容易となる。その結果、ファームウェアの起動前に発生した不具合の原因究明に要する時間を短縮できる。
　上述の開示において、第１のハードウェア回路は、第３のカウンタをさらに有する。第２のハードウェア回路は、第４のカウンタをさらに有する。信号出力部は、同期信号を繰り返し出力する。時刻情報出力部は、さらに、前回の同期信号が出力されたときの第３のカウンタの値と今回の同期信号が出力されたときの第３のカウンタの値との第２の差分を第２のユニットに出力する。差分計算部は、さらに、前回の同期信号を受けたときの第４のカウンタの値と今回の同期信号を受けたときの第４のカウンタの値との第３の差分を計算し、第２の差分と第３の差分との第４の差分を計算する。補正部は、第４の差分に基づいて、第２のカウンタを補正する。
　上記の開示によれば、第４の差分は、前回の同期信号が出力されてから今回の同期信号が出力されるまでの対象期間における、第３のカウンタのカウント数と第４のカウンタのカウント数との差を示す。第１のカウンタと第３のカウンタとは、同じハードウェア回路に含まれるため、同じクロック発振源のクロックに従って同一周期でカウントアップする。同様に、第２のカウンタと第４のカウンタとは、同じハードウェア回路に含まれるため、同じクロック発振源のクロックに従って同一周期でカウントアップする。そのため、対象期間における第１のカウンタのカウント数と第２のカウンタのカウント数との差も第４の差分となる。補正部によって第４の差分に基づいて第２のカウンタが補正されることにより、クロック発信源の発振誤差に起因する、第１のカウンタと第２のカウンタとの値のずれが補正される。
　あるいは、信号出力部は、第１のカウンタの値が一定値だけ増大するたびに、同期信号を出力してもよい。時刻情報出力部は、さらに一定値を第２のユニットに出力する。第２のハードウェア回路は、前回の同期信号が出力されたときの第２のカウンタの値と今回の同期信号が出力されたときの第２のカウンタの値との第２の差分を測定する測定部をさらに有する。差分計算部は、さらに、第２の差分と一定値との第３の差分を計算する。補正部は、第３の差分に基づいて、第２のカウンタを補正する。
　上記の開示によれば、第３の差分は、第１のカウンタの値が一定値だけ増大する対象期間における、第１のカウンタのカウント数と第２のカウンタのカウント数との差となる。補正部によって第３の差分に基づいて第２のカウンタが補正されることにより、クロック発信源の発振誤差に起因する、第１のカウンタと第２のカウンタとの値のずれが補正される。また、第３，第４のカウンタを備える形態と比較して、第１，第２のハードウェア回路の規模を小さくすることができる。
　上述の開示において、第１のユニットは、第１のカウンタの値に従って点滅する第１の発光素子をさらに備える。第２のユニットは、第２のカウンタの値に従って点滅する第２の発光素子をさらに備える。
　上記の開示によれば、第１の発光素子と第２の発光素子との点滅周期が同期し、ユーザに統一感を与えることができる。逆に、ユーザは、第１の発光素子と第２の発光素子との点滅周期が同期していないことを視認することにより、何らかの異常が発生していることを把握できる。
　上述の開示において、第１のユニットは、ファームウェアを実行するプロセッサをさらに備える。ファームウェアは、信号出力部に対して、同期信号を出力するタイミングを設定する命令を含む。信号出力部は、第１のカウンタの値がタイミングに到達したときに同期信号を出力する。ファームウェアは、さらに、第２の値と上記のタイミングとの第５の差分を計算する命令と、第５の差分に基づいて第２のカウンタを補正させる命令と、を含む。プロセッサは、ファームウェアの起動後に、時刻情報出力部の動作を無効にする。
　上記の開示によれば、ファームウェアの起動後には、プロセッサは、ファームウェアに従って、第１のカウンタと第２のカウンタとを同期できる。
　上述の開示において、第１のハードウェア回路は、ＡＳＩＣまたはＦＰＧＡである。第２のハードウェア回路は、ＡＳＩＣまたはＦＰＧＡである。
　本開示によれば、ファームウェアの起動前に発生した不具合の原因究明に要する時間を短縮できる。
本実施の形態に係る制御装置の構成の一例を模式的に示す図である。 参考形態に係る制御装置の構成を模式的に示す図である。 本実施の形態に係る制御装置のユニットの構成例を示す模式図である。 ＵＡＲＴを用いた信号波形を示す図である。 時刻情報（値Ｘ１）に対応する信号波形を示す図である。 同期信号の波形に伴うデータの流れを示す図である。 変形例１に係る制御装置の構成を模式的に示す図である。 変形例２に係る制御装置の構成を模式的に示す図である。 変形例３に係る制御装置１Ｃの構成を模式的に示す図である。 変形例３における同期信号の波形に伴うデータの流れを示す図である。 拡張ユニットが複数台である場合の信号の配信方法を示す図である。
　本発明の実施の形態について、図面を参照しながら詳細に説明する。なお、図中の同一または相当部分については、同一符号を付してその説明は繰返さない。
　§１　適用例
　まず、本発明が適用される場面の一例について説明する。図１は、本実施の形態に係る制御装置１の構成の一例を模式的に示す図である。制御装置１は、たとえばＰＬＣに相当する。以下の説明においては、「制御装置」の典型例として、ＰＬＣを具体例として説明するが、ＰＬＣに限定されることなく、本明細書に開示された技術思想は、任意の制御装置に対して適用可能である。
　図１に示されるように、制御装置１は、データを遣り取りするＣＰＵユニット１００および拡張ユニット２００を備える。なお、図１において、制御装置１は、１台の拡張ユニット２００を備えているが、複数台の拡張ユニット２００を備えていてもよい。ＣＰＵユニット１００は、データバス２および信号線３，４を介して、拡張ユニット２００と接続する。
　ＣＰＵユニット１００は、制御対象に応じて作成されたプログラムを実行するプログラム実行部を有している。より具体的には、ＣＰＵユニット１００は、システムプログラムおよび各種のユーザプログラムを実行する演算処理部に相当する。
　拡張ユニット２００は、制御装置１の機能を拡張するために、ＣＰＵユニット１００に対して、着脱自在に外付けされ得る。拡張ユニット２００は、たとえば、通信処理または情報処理を実施し、ネットワークと制御装置１との間を仲介するように配置される。
　ＣＰＵユニット１００は、ＣＰＵ１０と、メモリ１１と、ストレージ１２と、ハードウェア回路１３と、を含む。拡張ユニット２００は、ＣＰＵ２０と、メモリ２１と、ストレージ２２と、ハードウェア回路２３と、を含む。
　ＣＰＵ１０は、ストレージ１２に記憶されたファームウェアおよび各種のユーザプログラムを読み出し、メモリ１１に展開して実行する。同様に、ＣＰＵ２０は、ストレージ２２に記憶された各種のプログラムを読み出し、メモリ２１に展開して実行する。
　ハードウェア回路１３およびハードウェア回路２３は、たとえばＦＰＧＡ（Field-Programmable　Gate　Array）またはＡＳＩＣ（Application　Specific　Integrated　Circuit）である。
　ハードウェア回路１３は、フリーランカウンタ（以下、「ＦＲＣ」と称する。）１３１と、同期信号出力部１３２と、ラッチ部１３３と、を有する。
　ＦＲＣ１３１は、一定の周期でカウントアップするカウンタである。ＦＲＣ１３１は、例えば６４ｂｉｔのカウンタである。なお、ＦＲＣ１３１の代わりに、各種のカウンタが採用されてもよい。
　同期信号出力部１３２は、信号線３を用いて、任意のタイミングで同期信号を拡張ユニット２００に出力する。同期信号出力部１３２は、同期信号の出力タイミングを任意に生成する。あるいは、同期信号出力部１３２は、ＦＲＣ１３１の値が設定値に到達したタイミングを、同期信号の出力タイミングとしてもよい。同期信号出力部１３２から出力された同期信号は、ラッチ部１３３にも入力される。
　ラッチ部１３３は、同期信号が出力されたときのＦＲＣ１３１の値Ｘ１をラッチする。さらに、ラッチ部１３３は、信号線４を用いて、保持している値Ｘ１を拡張ユニット２００に出力する。ラッチ部１３３によってラッチされた値Ｘ１は、同期信号が出力されたときの時刻を示す時刻情報である。
　ハードウェア回路２３は、ＦＲＣ２３１と、ラッチ部２３２と、差分計算部２３３と、ＦＲＣ補正部２３４と、を有する。
　ＦＲＣ２３１は、一定の周期でカウントアップするカウンタである。ＦＲＣ２３１は、例えば６４ｂｉｔのカウンタである。なお、ＦＲＣ２３１の代わりに、各種のカウンタが採用されてもよい。
　ラッチ部２３２は、信号線３から同期信号を受けたときのＦＲＣ２３１の値Ｘ２をラッチする。ラッチ部２３２は、保持している値Ｘ２を差分計算部２３３に出力する。
　差分計算部２３３は、ラッチ部２３２から出力される値Ｘ２（つまり、同期信号を受けたときのＦＲＣ２３１の値）と信号線４から受けた値Ｘ１（つまり、同期信号が出力されたときのＦＲＣ１３１の値）との差分Ｙ１（＝Ｘ２－Ｘ１）を計算する。差分計算部２３３は、差分Ｙ１をＦＲＣ補正部２３４に出力する。
　ＦＲＣ補正部２３４は、差分Ｙ１に基づいて、ＦＲＣ２３１を補正する。すなわち、ＦＲＣ補正部２３４は、ＦＲＣ１３１とＦＲＣ２３１とが同期するように、差分Ｙ１だけＦＲＣ２３１の値を補正する。
　次に、制御装置１において実行される、ＦＲＣ１３１，２３１の同期処理の流れについて説明する。
　まず、ＣＰＵユニット１００の同期信号出力部１３２は、同期信号を拡張ユニット２００に出力する。同期信号は、ラッチ部１３３にも出力される（図中（１）参照）。
　次に、ＣＰＵユニット１００のラッチ部１３３は、同期信号の入力に応じて、同期信号が出力されたときのＦＲＣ１３１の値Ｘ１をラッチする（図中（２）参照）。拡張ユニット２００のラッチ部２３２は、同期信号の入力に応じて、同期信号を受けたときのＦＲＣ２３１の値Ｘ２をラッチする（図中（３）参照）。
　ラッチ部１３３は、保持している値Ｘ１（同期信号が出力されたタイミングを示す時刻情報）を拡張ユニット２００に出力する（図中（４）参照）。すなわち、ラッチ部１３３は、同期信号が出力されたときのＦＲＣ１３１の値Ｘ１を拡張ユニット２００に出力する。
　ラッチ部２３２は、保持している値Ｘ２を差分計算部２３３に出力する（図中（５）参照）。差分計算部２３３は、ラッチ部２３２が保持している値Ｘ２とＣＰＵユニット１００から受けた値Ｘ１との差分Ｙ１を計算する（図中（６）参照）。差分計算部２３３は、計算結果である差分Ｙ１をＦＲＣ補正部２３４に出力する（図中（７）参照）。
　ＦＲＣ補正部２３４は、差分Ｙ１に基づいて、ＦＲＣ２３１を補正する（図中（８）参照）。これにより、ＦＲＣ２３１とＦＲＣ１３１とが同期される。（１）～（８）の処理は、繰り返し実行される。
　このように、本実施の形態によれば、ＦＲＣ２３１とＦＲＣ１３１との同期処理は、ＣＰＵユニット１００のハードウェア回路１３および拡張ユニット２００のハードウェア回路２３によって実行される。そのため、制御装置１に電源を投入した直後から、ＦＲＣ２３１とＦＲＣ１３１との同期処理が開始される。したがって、ストレージ１２に記憶されるファームウェアが起動される前において、ＦＲＣ２３１とＦＲＣ１３１とが同期する。
　図２は、参考形態に係る制御装置１Ｚの構成を模式的に示す図である。図２に示されるように、制御装置１Ｚは、図１に示す制御装置１と比較して、ＣＰＵユニット１００および拡張ユニット２００の代わりに、ＣＰＵユニット１００Ｚおよび拡張ユニット２００Ｚをそれぞれ備える点で相違する。
　ＣＰＵユニット１００Ｚは、ＣＰＵユニット１００と比較して、ハードウェア回路１３の代わりにハードウェア回路１３Ｚを含む点で相違する。ハードウェア回路１３Ｚは、ハードウェア回路１３と比較して、ラッチ部１３３を有さない点で相違する。
　拡張ユニット２００Ｚは、拡張ユニット２００と比較して、ハードウェア回路２３の代わりにハードウェア回路２３Ｚを含む点で相違する。ハードウェア回路２３Ｚは、ハードウェア回路２３と比較して、差分計算部２３３を有さない点で相違する。
　このように、制御装置１Ｚでは、ハードウェア回路１３Ｚ，２３Ｚにラッチ部１３３および差分計算部２３３が含まれないため、ハードウェア回路１３Ｚ，２３Ｚだけでは、ＦＲＣ２３１とＦＲＣ１３１とが同期されない。そのため、ストレージ１２に記憶されるファームウェアを用いて、ＦＲＣ２３１とＦＲＣ１３１とが同期される。
　ファームウェアは、ハードウェア回路１３Ｚの同期信号出力部１３２に対して、同期信号を出力するタイミングＸ１を設定する命令と、ラッチ部２３２に保持される値Ｘ１を読み出す命令と、を含む。さらに、ファームウェアは、値Ｘ２とタイミングＸ１との差分Ｙ１を計算する命令と、ＦＲＣ補正部２３４に対して、差分Ｙ１に基づいてＦＲＣ２３１を補正させる命令と、を含む。ＣＰＵ１０は、このような命令を含むファームウェアに従って、以下のように同期処理を実行する。
　まず、ＣＰＵユニット１００ＺのＣＰＵ１０は、同期信号を出力するタイミングＸ１を同期信号出力部１３２に設定する（図中（１１）参照）。同期信号出力部１３２は、ＦＲＣ１３１の値がタイミングＸ１に到達すると、同期信号を拡張ユニット２００Ｚに出力する（図中（１２）参照）。
　拡張ユニット２００Ｚのラッチ部２３２は、同期信号の入力に応じて、同期信号を受けたときのＦＲＣ２３１の値Ｘ２をラッチする（図中（１３）参照）。
　ＣＰＵ１０は、データバス２を介して、ラッチ部２３２に保持されている値Ｘ２を読み出す（図中（１４）参照）。ＣＰＵ１０は、読み出したＸ２と同期信号出力部１３２に設定したタイミングＸ１との差分Ｙ１（＝Ｘ２－Ｘ１）を計算し、差分Ｙ１をＦＲＣ補正部２３４に設定する（図中（１５）参照）。
　ＦＲＣ補正部２３４は、差分Ｙ１に基づいて、ＦＲＣ２３１を補正する（図中（１６）参照）。これにより、ＦＲＣ２３１とＦＲＣ１３１とが同期される。（１１）～（１６）の処理は、繰り返し実行される。
　ＣＰＵ１０は、ファームウェアを実行することにより、図中（１１）、（１４）および（１５）の処理を行なう。すなわち、ファームウェアが起動してから、ＦＲＣ２３１とＦＲＣ１３１との同期処理が開始される。そのため、制御装置１Ｚに電源を投入してからファームウェアが起動するまでの間、ＦＲＣ１３１とＦＲＣ２３１とが同期しない。その結果、この期間に不具合が発生した場合、ＣＰＵユニット１００Ｚおよび拡張ユニット２００Ｚにおけるイベントの発生順序を整理することが困難となり、不具合の原因究明に時間がかかる。
　これに対し、本実施の形態に係る制御装置１では、ファームウェアが起動される前において、ＦＲＣ２３１とＦＲＣ１３１とが同期する。そのため、電源を投入してからファームウェアが起動するまでの間であっても、ＣＰＵユニット１００および拡張ユニット２００におけるイベントの発生順序を整理することが容易となる。その結果、ファームウェアの起動前に発生した不具合の原因究明に要する時間を短縮できる。
　§２　具体例
　＜Ａ．制御装置のユニットの構成例＞
　図３は、本実施の形態に係る制御装置１のユニットの構成例を示す模式図である。図３に示されるように、制御装置１は、ＣＰＵユニット１００、１または複数の拡張ユニット２００、および１または複数の機能ユニット３００を含む。ＣＰＵユニット１００は、データバス２および信号線３，４を介して、１または複数の拡張ユニット２００と接続する。また、ＣＰＵユニット１００は、データバス５を介して１または複数の機能ユニット３００と接続する。
　機能ユニット３００は、制御対象の設備および装置、ならびに、それらに配置されている各種デバイス（センサやアクチュエータなど）との間で信号を遣り取りする、いわゆるＩ／Ｏユニットの機能を備える。
　データバス２は、限定されないが、たとえばＰＣＩｅ（PCI　Express（ピーシーアイエクスプレス））に従うＩ／Ｏシリアルインタフェースのバスである。
　信号線３は、光ファイバケーブルまたは電気的な信号ケーブルであり、同期信号を伝送する。信号線３は、ＣＰＵユニット１００の信号ポート１１０Ｐと拡張ユニット２００の信号ポート２１０Ｐとの間に接続される。ＣＰＵユニット１００は、信号線３を用いて同期信号を拡張ユニット２００に伝送する。
　信号線４は、光ファイバケーブルまたは電気的な信号ケーブルであり、時刻情報（値Ｘ１）を伝送する。信号線４は、ＣＰＵユニット１００の信号ポート１１１Ｐと拡張ユニット２００の信号ポート２１１Ｐとの間に接続される。ＣＰＵユニット１００は、信号線４を用いて時刻情報（値Ｘ１）を拡張ユニット２００に伝送する。
　＜Ｂ．時刻情報の伝送＞
　ハードウェア回路１３，２３は、たとえば非同期シリアル通信ＵＡＲＴ（Universal　Asynchronous　Receiver　Transmitter）を用いて、時刻情報（値Ｘ１）を通信する。
　図４は、ＵＡＲＴを用いた信号波形を示す図である。図４に示されるように、ＵＡＲＴでは、８ｂｉｔのデータ塊の単位で通信が行なわれる。８ｂｉｔのデータ塊の前後には、Ｓｔａｒｔ　ｂｉｔとＳｔｏｐ　ｂｉｔとがそれぞれ通信される。
　図５は、時刻情報（値Ｘ１）に対応する信号波形を示す図である。ＦＲＣ１３１の値Ｘ１が６４ｂｉｔで表される場合、図５に示されるように、８ｂｉｔのデータ塊が８個伝送される。
　＜Ｃ．信号波形の例＞
　図６は、同期信号の波形に伴うデータの流れを示す図である。図６に示す例では、同期信号は、一定周期で出力される。一定周期は、たとえば数ｍｓ～数十ｍｓである。
　同期信号がアサートされるタイミングにおいて、ＦＲＣ１３１の値Ｘ１がラッチ部１３３によってラッチされるとともに、ＦＲＣ２３１の値Ｘ２がラッチ部２３２によってラッチされる。
　ラッチ部１３３に保持された値Ｘ１を示す時刻情報は、たとえばＵＡＲＴを用いて、拡張ユニット２００に伝送される。
　差分計算部２３３は、ラッチ部２３２に保持された値Ｘ２と、伝送された時刻情報によって示される値Ｘ１との差分Ｙ１（＝Ｘ２－Ｘ１）を計算する。ＦＲＣ２３１の値は、ＦＲＣ補正部２３４によって、差分Ｙ１を用いて補正される。
　＜Ｄ．ＦＲＣの補正方法＞
　ＦＲＣ補正部２３４は、ＦＲＣ２３１の値から差分Ｙ１を差し引くことにより、ＦＲＣ２３１の値を補正する。
　なお、ＦＲＣ補正部２３４は、ＦＲＣ２３１の値から差分Ｙ１を一括で差し引いてもよい。あるいは、ＦＲＣ補正部２３４は、差分Ｙ１を複数の補正単位に分割し、ＦＲＣ２３１の値から補正単位を差し引くことを補正周期で複数回繰り返してもよい。補正単位および補正周期は、予め設定される。たとえば、差分Ｙ１が２ｎｓであり、補正単位が１ｎｓであり、補正周期が１００ｎｓである場合、ＦＲＣ補正部２３４は、差分Ｙ１が計算された直後の時刻ｔ１においてＦＲＣ２３１の値から１ｎｓ差し引く。それから、ＦＲＣ補正部２３４は、時刻ｔ１＋１００ｎｓにおいてＦＲＣ２３１の値から１ｎｓ差し引く。これにより、ＦＲＣ２３１とＦＲＣ１３１とは、徐々に同期される。その結果、ＦＲＣ２３１の値が極端に変化することを抑制できる。
　＜Ｅ．ファームウェアの起動後の処理＞
　ＣＰＵユニット１００のストレージ１２が、図２に示す（１１）、（１４）および（１５）の処理のための命令を含むファームウェアを記憶している場合、当該ファームウェアの起動後において、図２に示す（１１）～（１６）に従った同期処理が実行される。そのため、ストレージ１２が当該ファームウェアを記憶している場合、ＣＰＵ１０は、当該ファームウェアの起動後に、ラッチ部１３３による時刻情報の出力動作を無効にする。たとえば、ラッチ部１３３は、フラグを有しており、フラグが「１」の場合に時刻情報の出力動作を行ない、フラグが「０」の場合に時刻情報の出力動作を行なわないように設定される。ＣＰＵ１０は、ファームウェアの起動後に当該フラグを「０」に切り替えればよい。フラグを「０」に切り替えられると、ＣＰＵユニット１００から拡張ユニット２００に時刻情報が出力されないため、拡張ユニット２００において、差分計算部２３３の動作も無効化される。これにより、ファームウェアの起動後には、図１に示す（１）～（８）に従った同期処理が実行されない。
　このように、ファームウェアの起動前には、図１に示す（１）～（８）に従った同期処理が繰り返し実行され、ファームウェアの起動後には、図２に示す（１１）～（１６）に従った同期処理が繰り返し実行される。
　＜Ｆ．変形例１＞
　ＣＰＵユニット１００において、ハードウェア回路１３に含まれるＦＲＣ１３１は、ハードウェア回路１３の外部にある図示しないクロック発振源を用いて生成されるクロックに従ってカウントアップする。同様に、拡張ユニット２００において、ハードウェア回路２３に含まれるＦＲＣ２３１は、ハードウェア回路２３の外部にある図示しないクロック発振源を用いて生成されるクロックに従ってカウントアップする。そのため、ＣＰＵユニット１００のクロック発振源と拡張ユニット２００のクロック発振源との間の発振誤差（静的ジッタとも称される。）により、ＦＲＣ１３１がカウントアップする周期とＦＲＣ２３１がカウントアップする周期との間にわずかなずれが生じうる。これにより、ＦＲＣ１３１の値とＦＲＣ２３１の値とは、一旦同期された場合であっても、その後に少しずつずれていく。変形例１に係る制御装置は、静的ジッタに起因する、ＦＲＣ１３１とＦＲＣ２３１との値のずれ（以下、「クロック偏差」を称する。）を補正する。
　図７は、変形例１に係る制御装置１Ａの構成を模式的に示す図である。図７に示されるように、制御装置１Ａは、ＣＰＵユニット１００Ａと拡張ユニット２００Ａとを備える。ＣＰＵユニット１００Ａは、図１に示すＣＰＵユニット１００と比較して、ハードウェア回路１３の代わりにハードウェア回路１３Ａを含む点で相違する。拡張ユニット２００Ａは、図１に示す拡張ユニット２００と比較して、ハードウェア回路２３の代わりにハードウェア回路２３Ａを含む点で相違する。なお、図７では、メモリ１１，２１、ストレージ１２，２２の図示を省略している。
　ハードウェア回路１３Ａは、ハードウェア回路１３と比較して、ラッチ部１３３の代わりにラッチ部１３３Ａを有し、さらにＦＲＣ１３４を有する点で相違する。なお、ハードウェア回路１３Ａの同期信号出力部１３２は、同期信号を繰り返し出力する。
　ＦＲＣ１３４は、一定の周期でカウントアップするカウンタであり、例えば６４ｂｉｔのカウンタである。なお、ＦＲＣ１３４の代わりに、各種のカウンタが採用されてもよい。ＦＲＣ１３１，１３４は、ＣＰＵユニット１００Ａに備えられるクロック発振源（図示せず）を用いて生成されるクロックに従ってカウントアップする。そのため、ＦＲＣ１３１，１３４は、同一周期でカウントアップする。
　ラッチ部１３３Ａは、ラッチ部１３３の動作に加えて、以下の動作を行なう。すなわち、ラッチ部１３３Ａは、同期信号が出力されたときのＦＲＣ１３４の値Ｘ３をラッチする。さらに、ラッチ部１３３Ａは、前回同期信号が出力されたときにラッチしたＦＲＣ１３４の値Ｘ３’と、新たにラッチした値Ｘ３との差分ｄＸ３（＝Ｘ３－Ｘ３’）を計算し、差分ｄＸ３を拡張ユニット２００Ａに出力する。
　ハードウェア回路２３Ａは、ハードウェア回路２３と比較して、ラッチ部２３２、差分計算部２３３およびＦＲＣ補正部２３４の代わりにラッチ部２３２Ａ、差分計算部２３３ＡおよびＦＲＣ補正部２３４Ａを有し、さらにＦＲＣ２３５を有する点で相違する。
　ＦＲＣ２３５は、一定の周期でカウントアップするカウンタであり、例えば６４ｂｉｔのカウンタである。なお、ＦＲＣ２３５の代わりに、各種のカウンタが採用されてもよい。ＦＲＣ２３１，２３５は、拡張ユニット２００Ａに備えられるクロック発振源（図示せず）を用いて生成されるクロックに従ってカウントアップする。そのため、ＦＲＣ２３１，２３５は、同一周期でカウントアップする。
　ラッチ部２３２Ａは、ラッチ部２３２の動作に加えて、以下の動作を行なう。すなわち、ラッチ部２３２Ａは、信号線３から同期信号を受けたときのＦＲＣ２３５の値Ｘ４をラッチする。ラッチ部２３２Ａは、前回同期信号を受けたときにラッチしたＦＲＣ２３５の値Ｘ４’と、新たにラッチした値Ｘ４との差分ｄＸ４（＝Ｘ４－Ｘ４’）を計算し、差分ｄＸ４を差分計算部２３３Ａに出力する。
　差分計算部２３３Ａは、差分計算部２３３の動作に加えて、以下の動作を行なう。すなわち、差分計算部２３３Ａは、ラッチ部２３２Ａから出力される差分ｄＸ４と信号線４から受けた差分ｄＸ３との差分Ｙ２（＝ｄＸ４－ｄＸ３）を計算する。差分計算部２３３Ａは、差分Ｙ２をＦＲＣ補正部２３４Ａに出力する。
　ＦＲＣ補正部２３４Ａは、ＦＲＣ補正部２３４の動作に加えて、以下の動作を行なう。すなわち、ＦＲＣ補正部２３４Ａは、差分Ｙ２に基づいて、ＦＲＣ２３１を補正する。
　次に、制御装置１Ａにおいて実行される、静的ジッタに起因するクロック偏差の補正処理の流れについて説明する。
　まず、ＣＰＵユニット１００Ａの同期信号出力部１３２は、同期信号を拡張ユニット２００Ａに出力する。同期信号は、ラッチ部１３３Ａにも出力される（図中（２１）参照）。
　次に、ＣＰＵユニット１００Ａのラッチ部１３３Ａは、同期信号の入力に応じて、同期信号が出力されたときのＦＲＣ１３４の値Ｘ３をラッチする（図中（２２）参照）。拡張ユニット２００Ａのラッチ部２３２Ａは、同期信号の入力に応じて、同期信号を受けたときのＦＲＣ２３５の値Ｘ４をラッチする（図中（２３）参照）。
　ラッチ部１３３Ａは、前回同期信号が出力されたときにラッチしたＦＲＣ１３４の値Ｘ３’と新たにラッチした値Ｘ３との差分ｄＸ３を計算し、差分ｄＸ３を拡張ユニット２００Ａに出力する（図中（２４）参照）。
　ラッチ部２３２Ａは、前回同期信号が入力されたときにラッチしたＦＲＣ２３５の値Ｘ４’と新たにラッチした値Ｘ４との差分ｄＸ４を計算し、差分ｄＸ４を差分計算部２３３Ａに出力する（図中（２５）参照）。差分計算部２３３Ａは、差分ｄＸ４と差分ｄＸ３との差分Ｙ２を計算する（図中（２６）参照）。差分計算部２３３Ａは、計算結果である差分Ｙ２をＦＲＣ補正部２３４に出力する（図中（２７）参照）。
　ＦＲＣ補正部２３４Ａは、差分Ｙ２に基づいて、ＦＲＣ２３１を補正する（図中（２８）参照）。
　差分Ｙ２は、前回の同期信号が出力されてから今回の同期信号が出力されるまでの対象期間における、ＦＲＣ１３４のカウント数とＦＲＣ２３５のカウント数との差を示す。上述したように、ＦＲＣ１３１，１３４は、同一周期でカウントアップする。さらに、ＦＲＣ２３１，２３５は、同一周期でカウントアップする。そのため、対象期間におけるＦＲＣ１３１のカウント数とＦＲＣ２３１のカウント数との差も差分Ｙ２となる。ＦＲＣ補正部２３４Ａによって差分Ｙ２だけＦＲＣ２３１の値が補正されることにより、静的ジッタに起因するクロック偏差が補正される。
　制御装置１Ａにおいても、図１に示す（１）～（７）の同期処理に従って、ＦＲＣ２３１がＦＲＣ１３１に一旦同期される。しかしながら、静的ジッタに起因するクロック偏差は、常に発生し続ける。そのため、ＦＲＣ補正部２３４Ａは、差分Ｙ２に基づいて、周期的にＦＲＣ２３１を補正し続ける。たとえば、ＦＲＣ補正部２３４は、予め定められた補正周期でクロック偏差を補正する。前回の同期信号が出力されてから今回の同期信号が出力されるまでの対象期間をＴ１、補正周期をＴ２とすると、ＦＲＣ補正部２３４は、補正周期毎に、（Ｙ２／Ｔ１）×Ｔ２だけＦＲＣ２３１を補正すればよい。これにより、静的ジッタに起因するクロック偏差が常にキャンセルされる。
　なお、ＦＲＣ１３１とＦＲＣ２３１との値のずれの発生原因として、静的ジッタの他に動的ジッタが存在する。動的ジッタは、たとえば同期信号の伝送遅延などを含む。変形例１によれば、静的ジッタに起因するクロック偏差が常にキャンセルされる。そのため、同期信号の出力周期を長くしても、動的ジッタに起因する、ＦＲＣ１３１とＦＲＣ２３１との値のずれが大きくなりすぎることを避けることができる。これにより、ファームウェアが起動した後、図２に示す（１１）～（１６）に従った同期処理が繰り返し実行されるとき、ＣＰＵ１０による同期処理に要する負荷が軽減される。
　ＣＰＵ１０は、ファームウェアが起動した後、ラッチ部１３３Ａによる時刻情報の出力動作のみを無効にし、ラッチ部１３３Ａによる差分ｄＸ３の出力動作を有効にしてもよい。これにより、ファームウェアが起動した後であっても、ハードウェア回路１３Ａ，２３Ａは、静的ジッタに起因するクロック偏差を補正し続けることができる。
　あるいは、ＣＰＵ１０は、ファームウェアが起動した後、ラッチ部１３３Ａによる差分ｄＸ３の出力動作を無効にしてもよい。この場合、ファームウェアは、ラッチ部１３３Ａによって計算される差分ｄＸ３とラッチ部２３２Ａによって計算される差分ｄＸ４との差分Ｙ２を計算する命令と、差分Ｙ２に基づいてＦＲＣ２３１を補正させる命令と、を含む。ＣＰＵ１０は、ファームウェアのこれらの命令に従って、差分Ｙ２に基づいてＦＲＣ２３１を補正させればよい。これにより、ファームウェア起動後において、ＣＰＵ１０は、静的ジッタに起因するクロック偏差を補正し続けることができる。ただし、この場合、ファームウェアの改変が必要となる。ファームウェアの改変を省略するためには、ＣＰＵ１０は、ファームウェアが起動した後、ラッチ部１３３Ａによる差分ｄＸ３の出力動作を有効にすることが好ましい。
　＜Ｇ．変形例２＞
　図８は、変形例２に係る制御装置１Ｂの構成を模式的に示す図である。図８に示されるように、制御装置１Ｂは、ＣＰＵユニット１００Ｂおよび拡張ユニット２００Ｂを備える。ＣＰＵユニット１００Ｂは、図１に示すＣＰＵユニット１００と比較して、ハードウェア回路１３の代わりにハードウェア回路１３Ｂを含む点で相違する。拡張ユニット２００Ｂは、図１に示す拡張ユニット２００と比較して、ハードウェア回路２３の代わりにハードウェア回路２３Ｂを含む点で相違する。なお、図８では、メモリ１１，２１、ストレージ１２，２２の図示を省略している。また、変形例２は、変形例１と組み合わされてもよい。
　ハードウェア回路１３Ｂは、ハードウェア回路１３と比較して、発光素子１３５を含む点で相違する。ハードウェア回路２３Ｂは、ハードウェア回路２３と比較して、発光素子２３６を含む点で相違する。
　発光素子１３５，２３６は、たとえば発光ダイオードである。発光素子１３５，２３６は、ＦＲＣ１３１，２３１の値に従ってそれぞれ点滅する。具体的には、発光素子１３５，２３６は、ＦＲＣ１３１，２３１が予め設定された値に到達したタイミングで発光する。ファームウェアの起動前では、図１に示す（１）～（７）の処理によりＦＲＣ１３１，２３１が同期している。ファームウェアの起動後では、図２に示す（１１）～（１５）の処理によりＦＲＣ１３１，２３１が同期している。そのため、発光素子１３５，２３６は同じタイミングで発光する。これにより、制御装置１Ｂにおいて、各ユニットの発光素子の点滅周期が同期し、ユーザに統一感を与えることができる。逆に、ユーザは、各ユニットの発光素子の点滅周期が同期していないことを視認することにより、何らかの異常が発生していることを把握できる。
　＜Ｈ．変形例３＞
　変形例１では、ＣＰＵユニット１００Ａおよび拡張ユニット２００Ａの各々が２つのＦＲＣを備える。そのため、ハードウェア回路の規模が増大する。変形例３は、ハードウェア回路の規模の増大を抑制しつつ、静的ジッタに起因するクロック偏差を補正し続ける形態である。
　図９は、変形例３に係る制御装置１Ｃの構成を模式的に示す図である。図９に示されるように、制御装置１Ｃは、ＣＰＵユニット１００Ｃと拡張ユニット２００Ｃとを備える。ＣＰＵユニット１００Ｃは、図７に示すＣＰＵユニット１００Ａと比較して、ハードウェア回路１３Ａの代わりにハードウェア回路１３Ｃを含む点で相違する。拡張ユニット２００Ｃは、図７に示す拡張ユニット２００Ａと比較して、ハードウェア回路２３Ａの代わりにハードウェア回路２３Ｃを含む点で相違する。なお、図９でも、図７と同様に、メモリ１１，２１、ストレージ１２，２２の図示を省略している。
　ハードウェア回路１３Ｃは、ハードウェア回路１３Ａと比較して、同期信号出力部１３２、ラッチ部１３３ＡおよびＦＲＣ１３４の代わりに同期信号出力部１３２Ｃ、ラッチ部１３３Ｃおよび信号間隔カウント部１３６をそれぞれ有する点で相違する。
　信号間隔カウント部１３６は、ＣＰＵユニット１００Ｃに備えられるクロック発振源（図示せず）を用いて生成されるクロックに従ってカウントアップするカウンタを含む。信号間隔カウント部１３６は、カウンタ値が一定の値Ｔに到達したタイミングで出力指示を同期信号出力部１３２Ｃに出力する。信号間隔カウント部１３６は、出力指示を同期信号出力部１３２Ｃに出力すると、カウンタ値を０に戻す。
　値Ｔは、同期信号を出力する一定周期に対応し、予め設定される。クロック発振源（図示せず）を用いて生成されるクロックの周波数が１２５ＭＨｚである場合、値Ｔは、例えば１２５０００（１ｍｓに相当）である。この場合、信号間隔カウント部１３６は、１６ｂｉｔのカウンタを含めばよい。すなわち、信号間隔カウント部１３６は、６４ｂｉｔのＦＲＣ１３４（図７参照）よりも規模の小さいカウンタを含む。そのため、変形例１と比較して、ハードウェア回路１３Ｃの規模の増大が抑制される。
　同期信号出力部１３２Ｃは、信号間隔カウント部１３６から出力指示を受けたことに応じて、同期信号を拡張ユニット２００Ｃに出力する。同期信号出力部１３２Ｃから出力された同期信号は、ラッチ部１３３Ｃにも入力される。
　ＦＲＣ１３１も、ＣＰＵユニット１００Ｃに備えられるクロック発振源（図示せず）を用いて生成されるクロックに従ってカウントアップする。そのため、信号間隔カウント部１３６に含まれるカウンタとＦＲＣ１３１とは、同一周期でカウントアップする。
　ラッチ部１３３Ｃは、図１に示すラッチ部１３３と同様の動作を行なう。すなわち、ラッチ部１３３Ｃは、同期信号が出力されたときのＦＲＣ１３１の値Ｘ１をラッチし、保持している値Ｘ１を含む時刻情報を拡張ユニット２００Ｃに出力する。さらに、ラッチ部１３３Ｃは、信号間隔カウント部１３６に設定された値Ｔを時刻情報に含ませる。
　ハードウェア回路２３Ｃは、ハードウェア回路２３Ａと比較して、ラッチ部２３２Ａ、差分計算部２３３Ａ、ＦＲＣ補正部２３４ＡおよびＦＲＣ２３５の代わりにラッチ部２３２、差分計算部２３３Ｃ、ＦＲＣ補正部２３４Ｃおよび信号間隔測定部２３７を有する点で相違する。
　信号間隔測定部２３７は、拡張ユニット２００Ｃに備えられるクロック発振源（図示せず）を用いて生成されるクロックに従ってカウントアップするカウンタを含む。信号間隔測定部２３７は、同期信号を受けたタイミングにおいて、カウンタの値Ｔ１を差分計算部２３３Ｃに出力し、カウンタ値を０に戻す。これにより、信号間隔測定部２３７から出力される値Ｔ１は、前回の同期信号を受けたタイミングから今回の同期信号を受けたタイミングまでのカウントアップ分を表す。
　値Ｔ１は、同期信号が出力される一定周期とほぼ一致する。値Ｔ１は、値Ｔと同程度である。そのため、信号間隔測定部２３７は、信号間隔カウント部１３６と同規模のカウンタを含めばよい。すなわち、信号間隔測定部２３７は、６４ｂｉｔのＦＲＣ２３５（図７参照）よりも規模の小さいカウンタを含めばよい。そのため、変形例１と比較して、ハードウェア回路２３Ｃの規模の増大が抑制される。
　ＦＲＣ２３１も、拡張ユニット２００Ｃに備えられるクロック発振源（図示せず）を用いて生成されるクロックに従ってカウントアップする。そのため、信号間隔測定部２３７に含まれるカウンタとＦＲＣ２３１とは、同一周期でカウントアップする。従って、信号間隔測定部２３７は、前回の同期信号が出力されたときのＦＲＣ２３１の値と今回の同期信号が出力されたときのＦＲＣ２３１の値との差分として値Ｔ１を測定している。
　差分計算部２３３Ｃは、図１に示す差分計算部２３３と同様の動作を行なう。すなわち、差分計算部２３３Ｃは、ラッチ部２３２から出力される値Ｘ２（つまり、同期信号を受けたときのＦＲＣ２３１の値）とＣＰＵユニット１００Ｃから受けた値Ｘ１（つまり、同期信号が出力されたときのＦＲＣ１３１の値）との差分Ｙ１（＝Ｘ２－Ｘ１）を計算する。さらに、差分計算部２３３Ｃは、信号間隔測定部２３７から受けた値Ｔ１とＣＰＵユニット１００Ｃから受けた値Ｔとの差分Ｚ（＝Ｔ１－Ｔ）を計算する。差分計算部２３３Ｃは、差分Ｙ１，ＺをＦＲＣ補正部２３４Ｃに出力する。
　ＦＲＣ補正部２３４Ｃは、図１に示すＦＲＣ補正部２３４の動作に加えて、差分Ｚに基づいてＦＲＣ２３１を補正する。
　次に、制御装置１Ｃにおいて実行される補正処理の流れについて説明する。まず、ＣＰＵユニット１００Ｃの信号間隔カウント部１３６は、カウンタ値が予め設定された値Ｔに到達したタイミングにおいて、出力指示を同期信号出力部１３２Ｃに出力するとともに、カウンタ値を０に戻す（図中（３１）参照）。
　次に、同期信号出力部１３２Ｃは、出力指示に応じて、同期信号を拡張ユニット２００Ｃに出力する。同期信号は、ＣＰＵユニット１００Ｃのラッチ部１３３Ｃにも出力される（図中（３２）参照）。
　ラッチ部１３３Ｃは、同期信号の入力に応じて、同期信号が出力されたときのＦＲＣ１３１の値Ｘ１をラッチし、値Ｘ１と信号間隔カウント部１３６に設定された値Ｔとを含む時刻情報を拡張ユニット２００Ｃに出力する（図中（３３）参照）。
　拡張ユニット２００Ｃのラッチ部２３２は、同期信号の入力に応じて、同期信号を受けたときのＦＲＣ２３１の値Ｘ２をラッチし、値Ｘ２を差分計算部２３３Ｃに出力する（図中（３４）参照）。
　拡張ユニット２００Ｃの信号間隔測定部２３７は、同期信号の入力に応じて、前回の同期信号を受けたタイミングから今回の同期信号を受けたタイミングまでのカウントアップ分である値Ｔ１を測定し、値Ｔ１を差分計算部２３３Ｃに出力する（図中（３５）参照）。
　次に、差分計算部２３３Ｃは、値Ｘ２と値Ｘ１との差分Ｙ１と、値Ｔ１と値Ｔとの差分Ｚとを計算する（図中（３６）参照）。差分計算部２３３Ｃは、計算結果である差分Ｙ１，ＺをＦＲＣ補正部２３４Ｃに出力する（図中（３７）参照）。
　次に、ＦＲＣ補正部２３４Ｃは、差分Ｙ１，Ｚに基づいて、ＦＲＣ２３１を補正する（図中（３８）参照）。差分Ｙ１に基づくＦＲＣ２３１の補正方法は、上述した通りである。
　差分Ｚに基づくＦＲＣ２３１の補正方法は、差分Ｙ２に基づくＦＲＣ２３１の補正方法と同じである。
　差分Ｚは、前回の同期信号が出力されてから今回の同期信号が出力されるまでの対象期間における、信号間隔カウント部１３６のカウント数と信号間隔測定部２３７のカウント数との差を示す。上述したように、信号間隔カウント部１３６に含まれるカウンタとＦＲＣ１３１とは、同一周期でカウントアップする。さらに、信号間隔測定部２３７に含まれるカウンタとＦＲＣ２３１とは、同一周期でカウントアップする。そのため、差分Ｚは、静的ジッタに起因するクロック偏差である。
　静的ジッタに起因するクロック偏差は、常に発生し続ける。そのため、ＦＲＣ補正部２３４Ｃは、差分Ｚに基づいて、周期的にＦＲＣ２３１を補正し続ける。たとえば、ＦＲＣ補正部２３４Ｃは、予め定められた補正周期でクロック偏差を補正する。前回の同期信号が出力されてから今回の同期信号が出力されるまでの対象期間をＴ１、補正周期をＴ２とすると、ＦＲＣ補正部２３４Ｃは、補正周期毎に、（Ｚ／Ｔ１）×Ｔ２だけＦＲＣ２３１を補正すればよい。これにより、静的ジッタに起因するクロック偏差が常にキャンセルされる。
　図１０は、変形例３における同期信号の波形に伴うデータの流れを示す図である。図１０には、静的ジッタに起因するクロック偏差の補正に関するデータの流れが示される。
　図１０に示されるように、同期信号は、値Ｔで示される一定周期で出力される。同期信号がアサートされるタイミングにおいて、値Ｔを含む時刻情報がＣＰＵユニット１００Ｃから拡張ユニット２００Ｃに出力される。
　拡張ユニット２００Ｃの信号間隔測定部２３７は、前回の同期信号を受けたタイミングから今回の同期信号を受けたタイミングまでのカウントアップ分である値Ｔ１を測定する。例えば、タイミングｔ１に同期信号を受けた場合、前回の同期信号を受けたタイミングｔ０からタイミングｔ１までのカウントアップ分である値Ｔ１1が測定される。そして、値Ｔ１1と値Ｔとの差分Ｚ1が計算され、差分Ｚ1に基づいてＦＲＣ２３１が補正される。
　静的ジッタに起因するクロック偏差は、温度等にも依存する。そのため、同期信号を受けるたびに測定される値Ｔ１は、環境に応じて変化し得る。そのため、一定周期で値Ｔ１が測定されることにより、環境に応じて、静的ジッタに起因するクロック偏差が適切に補正される。
　＜Ｉ．拡張ユニットが複数台の場合＞
　図１１は、拡張ユニットが複数台である場合の信号の配信方法を示す図である。図１１に示されるように、信号線３，４の各々は、ＣＰＵユニット１００と複数の拡張ユニット２００とをマルチドロップ形態で接続する。そのため、ＣＰＵユニット１００から出力された同期信号および時刻情報は、信号線３，４を介して複数の拡張ユニット２００にそれぞれ配信される。
　一方、ＰＣＩｅに従うデータバス２は、ＣＰＵユニット１００と複数の拡張ユニット２００の各々とを１対１で接続する。
　なお、図１１において、ＣＰＵユニット１００は、ＣＰＵユニット１００Ａ，１００Ｂ，１００Ｃのいずれかに置換されてもよい。また、複数の拡張ユニット２００の各々は、拡張ユニット２００Ａ，２００Ｂ，２００Ｃのいずれかに置換されてもよい。
　§３　付記
　以上のように、本実施の形態は以下のような開示を含む。
　（構成１）
　制御装置（１，１Ａ，１Ｂ，１Ｃ）であって、
　データを遣り取りする第１のユニット（１００，１００Ａ，１００Ｂ，１００Ｃ）および第２のユニット（２００，２００Ａ，２００Ｂ，２００Ｃ）を備え、
　前記第１のユニットは、第１のハードウェア回路（１３，１３Ａ，１３Ｂ，１３Ｃ）を含み、
　前記第２のユニットは、第２のハードウェア回路（２３，２３Ａ，２３Ｂ，２３Ｃ）を含み、
　前記第１のハードウェア回路は、
　　第１のカウンタ（１３１）と、
　　同期信号を前記第２のユニットに出力する信号出力部（１３２，１３２Ｃ）と、
　　前記同期信号が出力されたときの前記第１のカウンタの第１の値を前記第２のユニットに出力する時刻情報出力部（１３３，１３３Ａ，１３３Ｃ）と、を有し、
　前記第２のハードウェア回路は、
　　第２のカウンタ（２３１）と、
　　前記同期信号を受けたときの前記第２のカウンタの第２の値と前記第１の値との第１の差分を計算する差分計算部（２３３，２３３Ａ，２３３Ｃ）と、
　　前記第１の差分に基づいて、前記第２のカウンタを補正する補正部（２３４，２３４Ａ，２３４Ｃ）と、を有する、制御装置。
　（構成２）
　前記第１のハードウェア回路（１３Ａ）は、第３のカウンタ（１３４）をさらに有し、
　前記第２のハードウェア回路（２３Ａ）は、第４のカウンタ（２３５）をさらに有し、
　前記信号出力部（１３２）は、前記同期信号を繰り返し出力し、
　前記時刻情報出力部（１３３Ａ）は、さらに、前回の前記同期信号が出力されたときの前記第３のカウンタの値と今回の前記同期信号が出力されたときの前記第３のカウンタの値との第２の差分を前記第２のユニット（２００Ａ）に出力し、
　前記差分計算部（２３３Ａ）は、さらに、
　　前回の前記同期信号を受けたときの前記第４のカウンタの値と今回の前記同期信号を受けたときの前記第４のカウンタの値との第３の差分を計算し、
　　前記第２の差分と前記第３の差分との第４の差分を計算し、
　前記補正部（２３４Ａ）は、前記第４の差分に基づいて、前記第２のカウンタを補正する、構成１に記載の制御装置（１Ａ）。
　（構成３）
　前記信号出力部（１３２Ｃ）は、前記第１のカウンタの値が一定値だけ増大するたびに、前記同期信号を出力し、
　前記時刻情報出力部（１３３Ｃ）は、さらに前記一定値を前記第２のユニットに出力し、
　前記第２のハードウェア回路（２３Ｃ）は、前回の前記同期信号が出力されたときの前記第２のカウンタの値と今回の前記同期信号が出力されたときの前記第２のカウンタの値との第２の差分を測定する測定部（２３７）をさらに有し、
　前記差分計算部（２３３Ｃ）は、さらに、前記第２の差分と前記一定値との第３の差分を計算し、
　前記補正部（２３４Ｃ）は、前記第３の差分に基づいて、前記第２のカウンタを補正する、請求項１に記載の制御装置（１Ｃ）。
　（構成４）
　前記第１のユニット（１００Ｂ）は、前記第１のカウンタの値に従って点滅する第１の発光素子（１３５）をさらに備え、
　前記第２のユニット（１００Ｃ）は、前記第２のカウンタの値に従って点滅する第２の発光素子（２３６）をさらに備える、構成１から３のいずれかに記載の制御装置（１Ｂ）。
　（構成５）
　前記第１のユニットは、ファームウェアを実行するプロセッサ（１０）をさらに備え、
　前記ファームウェアは、前記信号出力部に対して、前記同期信号を出力するタイミングを設定する命令を含み、
　前記信号出力部は、前記第１のカウンタの値が前記タイミングに到達したときに前記同期信号を出力し、
　前記ファームウェアは、さらに、
　　前記第２の値と前記タイミングとの第５の差分を計算する命令と、
　　前記第５の差分に基づいて前記第２のカウンタを補正させる命令と、を含み、
　前記プロセッサは、前記ファームウェアの起動後に、前記時刻情報出力部の動作を無効にする、構成１に記載の制御装置。
　（構成６）
　前記第１のハードウェア回路は、ＡＳＩＣまたはＦＰＧＡであり、
　前記第２のハードウェア回路は、ＡＳＩＣまたはＦＰＧＡである、構成１から５のいずれかに記載の制御装置。
　本発明の実施の形態について説明したが、今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
　１，１Ａ，１Ｂ，１Ｃ，１Ｚ　制御装置、２，５　データバス、３，４　信号線、１０，２０　ＣＰＵ、１１，２１　メモリ、１２，２２　ストレージ、１３，１３Ａ，１３Ｂ，１３Ｃ，１３Ｚ，２３，２３Ａ，２３Ｂ，２３Ｃ，２３Ｚ　ハードウェア回路、１００，１００Ａ，１００Ｂ，１００Ｃ，１００Ｚ　ＣＰＵユニット、１１０Ｐ，１１１Ｐ，２１０Ｐ，２１１Ｐ　信号ポート、１３２，１３２Ｃ　同期信号出力部、１３３，１３３Ａ，１３３Ｃ，２３２，２３２Ａ　ラッチ部、１３５，２３６　発光素子、１３６　信号間隔カウント部、２００，２００Ａ，２００Ｂ，２００Ｃ，２００Ｚ　拡張ユニット、２３３，２３３Ａ，２３３Ｃ　差分計算部、２３４，２３４Ａ，２３４Ｃ　補正部、２３７　信号間隔測定部、３００　機能ユニット。

Claims (6)

  1. 　制御装置であって、
    　データを遣り取りする第１のユニットおよび第２のユニットを備え、
    　前記第１のユニットは、第１のハードウェア回路を含み、
    　前記第２のユニットは、第２のハードウェア回路を含み、
    　前記第１のハードウェア回路は、
    　　第１のカウンタと、
    　　同期信号を前記第２のユニットに出力する信号出力部と、
    　　前記同期信号が出力されたときの前記第１のカウンタの第１の値を前記第２のユニットに出力する時刻情報出力部と、を有し、
    　前記第２のハードウェア回路は、
    　　第２のカウンタと、
    　　前記同期信号を受けたときの前記第２のカウンタの第２の値と前記第１の値との第１の差分を計算する差分計算部と、
    　　前記第１の差分に基づいて、前記第２のカウンタを補正する補正部と、を有する、制御装置。
  2. 　前記第１のハードウェア回路は、第３のカウンタをさらに有し、
    　前記第２のハードウェア回路は、第４のカウンタをさらに有し、
    　前記信号出力部は、前記同期信号を繰り返し出力し、
    　前記時刻情報出力部は、さらに、前回の前記同期信号が出力されたときの前記第３のカウンタの値と今回の前記同期信号が出力されたときの前記第３のカウンタの値との第２の差分を前記第２のユニットに出力し、
    　前記差分計算部は、さらに、
    　　前回の前記同期信号を受けたときの前記第４のカウンタの値と今回の前記同期信号を受けたときの前記第４のカウンタの値との第３の差分を計算し、
    　　前記第２の差分と前記第３の差分との第４の差分を計算し、
    　前記補正部は、前記第４の差分に基づいて、前記第２のカウンタを補正する、請求項１に記載の制御装置。
  3. 　前記信号出力部は、前記第１のカウンタの値が一定値だけ増大するたびに、前記同期信号を出力し、
    　前記時刻情報出力部は、さらに前記一定値を前記第２のユニットに出力し、
    　前記第２のハードウェア回路は、前回の前記同期信号が出力されたときの前記第２のカウンタの値と今回の前記同期信号が出力されたときの前記第２のカウンタの値との第２の差分を測定する測定部をさらに有し、
    　前記差分計算部は、さらに、前記第２の差分と前記一定値との第３の差分を計算し、
    　前記補正部は、前記第３の差分に基づいて、前記第２のカウンタを補正する、請求項１に記載の制御装置。
  4. 　前記第１のユニットは、前記第１のカウンタの値に従って点滅する第１の発光素子をさらに備え、
    　前記第２のユニットは、前記第２のカウンタの値に従って点滅する第２の発光素子をさらに備える、請求項１から３のいずれか１項に記載の制御装置。
  5. 　前記第１のユニットは、ファームウェアを実行するプロセッサをさらに備え、
    　前記ファームウェアは、前記信号出力部に対して、前記同期信号を出力するタイミングを設定する命令を含み、
    　前記信号出力部は、前記第１のカウンタの値が前記タイミングに到達したときに前記同期信号を出力し、
    　前記ファームウェアは、さらに、
    　　前記第２の値と前記タイミングとの第５の差分を計算する命令と、
    　　前記第５の差分に基づいて前記第２のカウンタを補正させる命令と、を含み、
    　前記プロセッサは、前記ファームウェアの起動後に、前記時刻情報出力部の動作を無効にする、請求項１に記載の制御装置。
  6. 　前記第１のハードウェア回路は、ＡＳＩＣまたはＦＰＧＡであり、
    　前記第２のハードウェア回路は、ＡＳＩＣまたはＦＰＧＡである、請求項１から５のいずれか１項に記載の制御装置。
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