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WO2022168146A1 - 表示装置 - Google Patents

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WO2022168146A1
WO2022168146A1 PCT/JP2021/003692 JP2021003692W WO2022168146A1 WO 2022168146 A1 WO2022168146 A1 WO 2022168146A1 JP 2021003692 W JP2021003692 W JP 2021003692W WO 2022168146 A1 WO2022168146 A1 WO 2022168146A1
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WO
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metal layer
display device
driver
lines
line
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Application number
PCT/JP2021/003692
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English (en)
French (fr)
Inventor
淳一 山田
Original Assignee
シャープ株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by シャープ株式会社 filed Critical シャープ株式会社
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Priority to US18/273,533 priority patent/US20240096269A1/en
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    • H10K59/87—Passivation; Containers; Encapsulations
    • H10K59/873—Encapsulations
    • H10K59/8731—Encapsulations multilayered coatings having a repetitive structure, e.g. having multiple organic-inorganic bilayers

Definitions

  • the present invention relates to display devices.
  • Patent Document 1 discloses a configuration in which a light emission control circuit and a scanning signal line driving circuit are provided outside a display area including a plurality of sub-pixels.
  • a display device that provides a plurality of drivers outside the display area is required to have a configuration that increases the degree of freedom in the layout of each driver.
  • a display device includes: a display region provided with a plurality of pixel circuits each including a light emitting element; a plurality of signal lines and a plurality of control lines connected to the plurality of pixel circuits; A display comprising: a first driver provided outside a display area for driving the plurality of control lines; and a second driver provided between the first driver and the display area for driving the plurality of signal lines. an output wire extending from said first driver, intersecting said second driver and extending to a gap region between said second driver and said display area; and connecting to said output wire at said gap region. and a plurality of branch wirings.
  • the degree of freedom in layout of each driver is enhanced.
  • FIG. 1 is a schematic plan view showing the configuration of the display device of this embodiment.
  • FIG. 2 is a schematic cross-sectional view showing the configuration of the display device of this embodiment.
  • 4 is a circuit diagram showing a sub-pixel of this embodiment;
  • FIG. FIG. 2 is a plan view showing the configuration of a TFT layer of this embodiment;
  • FIG. 5 is a cross-sectional view taken along the arrow in FIG. 4;
  • 3 is a plan view showing the configuration around the display area of the embodiment;
  • FIG. FIG. 7 is a cross-sectional view taken along the line aa of FIG. 6;
  • FIG. 7 is a cross-sectional view taken along the line ab in FIG. 6;
  • 4 is a timing chart showing the operation of the display device of the embodiment;
  • FIG. 4 is a plan view showing another configuration around the display area of the embodiment; It is a top view which shows the reference example around a display area.
  • FIG. 1 is a schematic plan view showing the configuration of the display device of this embodiment.
  • FIG. 2 is a schematic cross-sectional view showing the configuration of the display device of this embodiment.
  • the display device 10 includes, in a display area DA, a plurality of sub-pixels SP each including a light-emitting element ED and a pixel circuit PC for controlling the same.
  • the pixel circuits PC are connected to data signal lines DL, scanning signal lines GXn and GYn, emission control lines EXn, reset lines RYn, etc. (described later).
  • a first driver DR1 is provided outside the display area DA and drives a plurality of control lines (e.g., light emission control lines). and a second driver DR2 for driving the lines (eg, scanning signal lines).
  • a barrier layer 3 As shown in FIG. 2, in the display device 10, a barrier layer 3, a thin film transistor layer (TFT layer) 4 including a pixel circuit PC, a light emitting element layer 5 including a light emitting element ED, a sealing layer 6, and a barrier layer 3 are formed on a substrate 2. and functional layer 7 are provided in this order.
  • TFT layer thin film transistor layer
  • the substrate 2 is a glass substrate or a flexible substrate whose main component is a resin such as polyimide.
  • the substrate 2 can be composed of two layers of polyimide films and an inorganic film sandwiched between them.
  • the barrier layer 3 can be composed of an inorganic insulating layer that prevents foreign substances such as water and oxygen from entering.
  • a pixel circuit PC for controlling the light emitting element ED is formed in the TFT layer 4 (described later).
  • the light emitting element layer 5 includes a lower electrode 22, an insulating edge cover film 23 covering the edge of the lower electrode 22, an EL (electroluminescence) layer 24 above the edge cover film 23, and a layer above the EL layer 24. and an upper electrode 25 of the .
  • the edge cover film 23 is formed, for example, by applying an organic material such as polyimide or acrylic resin and then patterning it by photolithography.
  • each light-emitting element includes an island-shaped lower electrode 22, an EL layer 24 including a light-emitting layer, and an upper electrode 25.
  • the upper electrode 25 is a solid common electrode common to the plurality of light emitting elements ED.
  • the light-emitting element ED may be, for example, an OLED (organic light-emitting diode) including an organic layer as a light-emitting layer, or a QLED (quantum dot light-emitting diode) including a quantum dot layer as a light-emitting layer.
  • OLED organic light-emitting diode
  • QLED quantum dot light-emitting diode
  • the EL layer 24 is configured by stacking, for example, a hole injection layer, a hole transport layer, a light emitting layer, an electron transport layer, and an electron injection layer in this order from the lower layer side.
  • the light-emitting layer is formed in an island shape in the opening (for each sub-pixel) of the edge cover film 23 by a vapor deposition method, an inkjet method, or a photolithography method.
  • Other layers are formed in an island shape or a solid shape (common layer).
  • one or more of the hole injection layer, the hole transport layer, the electron transport layer, and the electron injection layer may not be formed.
  • the lower electrode 22 is a light-reflecting electrode composed of, for example, a lamination of ITO (Indium Tin Oxide) and Ag (silver) or an alloy containing Ag.
  • the upper electrode 25 is composed of a metal thin film such as a magnesium-silver alloy, and has optical transparency.
  • the light-emitting element ED When the light-emitting element ED is an OLED, holes and electrons are recombined in the light-emitting layer by a drive current between the lower electrode 22 and the upper electrode 25, and light is emitted in the process in which excitons generated thereby transition to the ground state. be done.
  • the light-emitting element ED is a QLED, holes and electrons are recombined in the light-emitting layer by the drive current between the lower electrode 22 and the upper electrode 25, and the excitons generated by this recombine the conduction band level of the quantum dots. Light is emitted in the process of transition from the valence band to the valence band.
  • the sealing layer 6 covering the light emitting element layer 5 is a layer that prevents foreign substances such as water and oxygen from penetrating into the light emitting element layer 5.
  • the functional layer 7 is a layer having various functions such as optical control, touch sensor, and surface protection.
  • FIG. 3 is a circuit diagram showing a sub-pixel of this embodiment.
  • the pixel circuit PC includes a pixel capacitor Cp, a transistor T1 whose gate electrode is connected to the scanning signal line GYn-2 of the next stage (n-2 stage), and a scanning signal line of its own stage (n-stage).
  • a transistor T2 connected to GYn, a transistor T3 whose gate electrode is connected to the scanning signal line GXn of its own stage (n stage), a transistor T4 (drive transistor) controlling the current value of the light emitting element ED, and a gate electrode.
  • the transistors T1, T2, and T7 are, for example, N-channel oxide semiconductor transistors, and the transistors T3 to T6 are, for example, P-channel polysilicon transistors.
  • the gate electrode GE of the transistor T4 is connected to the power supply line PL via the pixel capacitor Cp, and is also connected to the initialization signal line IL via the transistor T1.
  • a high voltage power supply (ELVDD) is supplied to the power supply line PL, and a low voltage power supply (ELVSS), for example, is supplied to the initialization signal line IL and the cathode (upper electrode 25) of the light emitting element ED.
  • the source electrode of the transistor T4 is connected to the data signal line DL via the transistor T3 and to the power line PL via the transistor T5.
  • the drain electrode of the transistor T4 is connected to the anode (lower electrode 22) of the light emitting element ED via the transistor T6, and is connected to the gate electrode GE of the transistor T4 via the transistor T2.
  • the anode (lower electrode 22) of the light emitting element ED is connected to the initialization signal line IL through the transistor T7.
  • FIG. 4 is a plan view showing the structure of the TFT layer of this embodiment.
  • 5 is a cross-sectional view taken along the arrow in FIG. 4.
  • the TFT layer 4 includes a silicon film SF formed on the barrier layer 3, an inorganic insulating film 14 (first gate insulating film) covering the silicon film SF, and an inorganic insulating film 14 , the first metal layer K1 including the scanning signal line GXn and the gate electrode GE of the transistor T4, the inorganic insulating film 16 covering the first metal layer K1, and the inorganic insulating film 16 formed above the , a second metal layer K2 including a power supply line PL and a pad film PD, an oxide semiconductor film ZF formed above the second metal layer K2, and an inorganic insulating film 18 (second gate insulating film), a third metal layer K3 formed above the inorganic insulating film 18 and including the scanning signal lines GYn and GYn-2, an inorganic insulating film
  • the silicon film SF is composed of, for example, low temperature polysilicon (LTPS).
  • the silicon film SF includes a channel portion (overlapping portion with the first metal layer K1) functioning as a semiconductor and a conductor portion (non-overlapping portion with the first metal layer K1) functioning as a conductor by receiving impurity doping or the like. Including.
  • the oxide semiconductor film ZF contains oxygen and at least one element selected from, for example, indium (In), gallium (Ga), tin (Sn), hafnium (Hf), zirconium (Zr), and zinc (Zn). (InGaZnO as an example).
  • the oxide semiconductor film ZF includes a channel portion that functions as a semiconductor (overlapping portion with the third metal layer K3) and a conductor portion that functions as a conductor by a reduction action (non-overlapping portion with the third metal layer K3).
  • the first metal layer K1, the second metal layer K2, the third metal layer K3 and the fourth metal layer K4 are made of single metal, for example, including at least one of aluminum, tungsten, molybdenum, tantalum, chromium, titanium, and copper. It is composed of a layered film or a metal multi-layered film.
  • the inorganic insulating films 14, 16, 18, and 20 may be composed of a single layer film of silicon oxide (SiOx) or silicon nitride (SiNx), or may be composed of a laminated film of these.
  • the planarizing film 21 can be made of a coatable organic material such as polyimide, acrylic resin, or the like.
  • the transistor T4 includes a channel portion (overlapping portion with the gate electrode GE) of the silicon film SF, and a pixel capacitance Cp is formed between the gate electrode GE and the power supply line PL.
  • the gate electrode GE is connected through a contact hole to the source wiring JW, and the source wiring JW is connected through the contact hole to the pad film PD of the second metal layer K2. Further, an oxide semiconductor film ZF (conductor portion) is provided so as to be in contact with the pad film PD.
  • FIG. 6 is a plan view showing the configuration around the display area of this embodiment.
  • 7 is a cross-sectional view taken along the line aa in FIG. 6.
  • FIG. FIG. 8 is a cross-sectional view taken along line ab in FIG.
  • the display device 10 includes a display area DA, light emission control lines EXn-3 to EXn as the plurality of control lines, a first driver DR1 for driving the reset lines RYn-3 to RYn as the plurality of control lines, and a display area DA.
  • a second driver DR2 arranged between the area DA and the first driver DR1 and driving a plurality of scanning signal lines EXn-3 to EXn and EYn-3 to EYn;
  • An output wiring SHc intersecting DR2 and reaching a gap area KA between the second driver DR2 and the display area DA, and a plurality of branch wirings BLn-3, BLn-2, and BLn- connected to the output wiring SHc in the gap area KA. 1 ⁇ BLn.
  • the second driver DR is provided with clock wirings CK1 and CK2 through which clock signals are transmitted, and the output wiring SHc crosses the clock wirings CK1 and CK2.
  • the output wiring SHc has a first portion P1 intersecting with the clock wirings CK1 and CK2, a second portion P2 connected to the first portion P1 through the contact hole CH, and a second portion P2 connected to the first portion P1 through the contact hole CH. and a third portion P3 connected to the second portion P2 and located in the gap area KA.
  • the first portion P1 is included in the first metal layer K1, and the clock wirings CK1 and CK2 are included in the fourth metal layer K4. Also, the second portion P2 is included in the second metal layer K2, the third portion P3 is included in the fourth metal layer K4, and the plurality of branch wirings BLn-3 to BLn are included in the second metal layer K2.
  • signal trunk lines IM are provided that cross the plurality of branch lines BLn-3 to BLn.
  • the signal main line IM is included in the fourth metal layer K4 and connected to the initialization signal line IL (first metal layer) through a contact hole. Note that the initialization signal line IL can also be formed in the second metal layer K2.
  • the emission control lines EXn-3 to EXn are included in the first metal layer K1, the reset lines RYn-3 to RYn are included in the third metal layer K3, and each branch line (eg, BLn) is included in the fourth metal layer K4. are connected to corresponding control lines (for example, emission control line EXn and reset line RYn) among emission control lines EXn-3 to EXn and reset lines RYn-3 to RYn through relay wiring LW included in .
  • the branch wiring BLn-3 is electrically connected to the emission control line EXn-3 and the reset line RYn-3
  • the branch wiring BLn-2 is connected to the emission control line EXn-2 and the reset line RYn-2
  • the branch wiring BLn-1 is electrically connected to the emission control line EXn-1 and the reset line RYn-1
  • the branch wiring BLn is electrically connected to the emission control line EXn and the reset line RYn.
  • one output wiring SHc from the first driver DR1 is electrically connected to four stages of light emission control lines and reset lines (eight in total).
  • the scanning signal line GYn included in the third metal layer K3 is connected to the output line SHy (first metal layer) of the second driver DR2 via the relay wiring LW.
  • the scanning signal line GXn included in the first metal layer K1 includes a bridge wiring BW included in the fourth metal layer K4 and straddling the scanning signal line GYn, a relay electrode LE included in the second metal layer K2, and a relay wiring. LW to the output line SHx (third metal layer) of the second driver DR2.
  • the relay wiring LW, the bridge wiring BW, and the relay electrode LE are provided in the gap area KA (outside the display area DA).
  • FIG. 9 is a timing chart showing the operation of the display device of this embodiment.
  • the four lines corresponding to the four stages are turned off.
  • GXn-3 to GXn sequentially become active Low (transistor T3 is ON)
  • four scanning signal lines GYn-3 to GYn corresponding to four stages are sequentially active High (transistor T2 is ON).
  • the data signal is written from the data signal line DL to the four stages of pixel circuits PC.
  • the reset lines RYn-3 to RYn are set to High (the transistor T7 in FIG. 3 is turned on), and the anode potential of the pixel circuits PC for four stages (the potential of the lower electrode 22 of the light emitting element ED). ) is initialized.
  • one output wiring SHc drawn from the first driver DR1 and crossing the second driver DR2 is electrically connected to four stages of light emission control lines and reset lines (8 in total).
  • the degree of freedom in the layout of the second driver DR2 is increased compared to the reference example in which four stages of light emission control lines and reset lines (total of eight lines) cross the second driver DR2.
  • the degree of freedom in layout of the first driver DR1 is increased.
  • the output wiring SHc intersects the clock wirings CK1 and CK2, as shown in FIG. As a result, the parasitic capacitances of the clock wirings CK1 and CK2 are reduced, and the sluggishness of the clock signal is suppressed. Further, the output wiring SHc has a portion (first portion P1) that intersects with the clock wirings CK1 and CK2 (fourth metal layer K4) formed on the first metal layer K1. Since the inorganic insulating films 16, 18, 20 are present between them, the parasitic capacitance of the clock wirings CK1, CK2 is further reduced.
  • the emission control lines EXn-3 to EXn and the reset lines RYn-3 to RYn are connected to the output wiring SHc by the relay electrodes LW included in the fourth metal layer K4. That is, in the manufacturing process of the TFT layer 4, the light emission control lines EXn-3 to EXn and the reset lines RYn-3 to RYn are not electrically connected to the first driver DR1 until the fourth metal layer K4 is formed. Therefore, it is effective as a countermeasure against ESD (electrostatic discharge). The same applies to the scanning signal lines GXn-3 to GXn/GYn-3 to GYn and the second driver DR2.
  • FIG. 10 is a plan view showing another configuration around the display area of this embodiment.
  • the reset lines RYn-3 to RYn are connected to the first driver DR1 in FIG. 6, the present invention is not limited to this.
  • the reset lines RYn-3 to RYn may be connected to the second driver DR2.
  • the reset line RYn branches from the scanning signal line GYn
  • the reset line RYn-1 branches from the scanning signal line GYn-1
  • the reset line RYn-2 branches from the scanning signal line GYn-2.
  • the reset line RYn-3 branches from the scanning signal line GYn-3.
  • the third portion P3 of the output wiring SHc extending from the first driver DR1 is connected to the branch wirings BLn-3 to BLn in the gap region KA.
  • the branch wiring BLn-3 is connected to the emission control line EXn-3 (first metal layer K1) and the emission control line EYn-3 (third metal layer K3) via the relay wiring LW
  • the branch wiring BLn-2 is connected to , are connected to the emission control line EXn-2 (first metal layer K1) and the emission control line EYn-2 (third metal layer K3) via the relay wiring LW
  • the branch wiring BLn-1 is connected via the relay wiring LW.
  • the branch wiring BLn is connected to the emission control line EXn-1 (first metal layer K1) and the emission control line EYn-1 (third metal layer K3) through the relay wiring LW. It is connected to the metal layer K1) and the light emission control line EYn (the third metal layer K3), and the light emission control line is routed in two layers within the display area DA.
  • a display area provided with a plurality of pixel circuits each including a light emitting element; a plurality of signal lines and a plurality of control lines connected to the plurality of pixel circuits; a first driver that drives the plurality of control lines;
  • a display device comprising a second driver arranged between the display area and the first driver and driving the plurality of signal lines, output wiring extending from the first driver, intersecting the second driver, and reaching a gap region between the second driver and the display region; and a plurality of branch lines connected to the output line in the gap region.
  • the second driver includes clock wiring through which a clock signal is transmitted;
  • the display device according to aspect 1 wherein the output wiring crosses the clock wiring.
  • a silicon film a first metal layer above the silicon film, a second metal layer above the first metal layer, an oxide semiconductor film above the second metal layer, and the oxide
  • the display device including a third metal layer above the semiconductor film and a fourth metal layer above the third metal layer.
  • the output wiring includes a first portion crossing the clock wiring, a second portion connected to the first portion through a contact hole, and a third portion located in the gap region, for example, according to Mode 2. Display device as described.
  • a signal trunk line that intersects with the plurality of branch lines is provided in the gap region, The display device according to any one of aspects 4 to 7, for example, wherein the signal trunk line is included in the fourth metal layer.
  • each of the plurality of branch wirings is electrically connected to one or more corresponding control lines among the plurality of control lines via a relay wiring;
  • the display device For example, the display device according to any one of aspects 4 to 8, wherein the relay wiring is included in the fourth metal layer.
  • the display device for example, the display device according to aspect 9, wherein the plurality of control lines includes a plurality of control lines included in the first metal layer and a plurality of control lines included in the third metal layer.
  • the plurality of control lines included in the first metal layer are a plurality of light emission control lines; the plurality of control lines included in the third metal layer are a plurality of reset lines;
  • the display device according to aspect 10 wherein the plurality of signal lines is a plurality of scanning signal lines.
  • each of the plurality of branch wirings is electrically connected to one emission control line and one reset line.
  • each pixel circuit includes an emission control transistor whose control terminal is connected to the emission control line, and a reset transistor whose control terminal is connected to the reset line.
  • a period during which the light emission control transistor is turned off is a non-light emission period;
  • the display device according to mode 13 wherein the reset transistor is turned on to reset the potential of one electrode of the light emitting element during the non-light emitting period.
  • Display device Light-emitting elements K1 to K4 First to fourth metal layers SF Silicon film ZF Oxide semiconductor film DR1 First driver DR2 Second driver KA Gap region SHc Output wiring BLn-3 ⁇ BLn Branch wiring LW Relay wiring K1 to K4 1st to 4th metal layers CK1/CK2 Clock wiring EXn-3 to EXn Light emission control line (control line) RYn-3 to RYn Reset line (control line) GXn-3 to GXn/GYn-3 to GYn Scanning signal line

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Abstract

表示装置（２）は、表示領域（ＤＡ）と、複数の制御線（ＥＸｎ－３～ＥＸｎ、ＲＹｎ－３～ＲＹｎ）を駆動する第１ドライバ（ＤＲ１）と、表示領域および第１ドライバ間に設けられ、複数の走査信号線（ＧＸｎ－３～ＧＸｎ等）を駆動する第２ドライバ（ＤＲ２）とを備えた表示装置であって、第１ドライバ（ＤＲ１）から延伸し、第２ドライバ（ＤＲ２）と交差し、第２ドライバおよび表示領域（ＤＡ）の間隙領域（ＫＡ）に到る出力配線（ＳＨｃ）と、間隙領域（ＫＡ）において出力配線（ＳＨｃ）に接続する複数の分岐配線（ＢＬｎ－３～ＢＬｎ）とを含む。

Description

表示装置
　本発明は、表示装置に関する。
　特許文献１には、複数のサブ画素を含む表示領域の外側に発光制御回路と走査信号線駆動回路とを設ける構成が開示されている。
日本国公開特許公報「特開２０２０-１０１６０４」
　表示領域の外側に複数のドライバを設ける表示装置には、各ドライバのレイアウトの自由度が高められるような構成が求められる。
　本発明の一態様にかかる表示装置は、それぞれが発光素子を含む複数の画素回路が設けられた表示領域と、前記複数の画素回路に接続する、複数の信号線および複数の制御線と、前記表示領域の外側に設けられ、前記複数の制御線を駆動する第１ドライバと、前記第１ドライバおよび前記表示領域間に配され、前記複数の信号線を駆動する第２ドライバとを備えた表示装置であって、前記第１ドライバから延伸し、前記第２ドライバと交差し、前記第２ドライバと前記表示領域との間隙領域に到る出力配線と、前記間隙領域において前記出力配線に接続する複数の分岐配線とを含む。
　本発明の一態様によれば、表示領域の外側に複数のドライバを設ける表示装置において、各ドライバのレイアウトの自由度が高められる。
図１は、本実施形態の表示装置の構成を示す模式的な平面図である。 図２は、本実施形態の表示装置の構成を示す模式的な断面図である。 本実施形態のサブ画素を示す回路図である。 本実施形態のＴＦＴ層の構成を示す平面図である。 図４の矢視断面図である。 本実施形態の表示領域周りの構成を示す平面図である。 図６のａ－ａ矢視断面図である。 図６のａ－ｂ矢視断面図である。 本実施形態の表示装置の動作を示すタイミングチャートである。 本実施形態の表示領域周りの別構成を示す平面図である。 表示領域周りの参考例を示す平面図である。
　図１は、本実施形態の表示装置の構成を示す模式的な平面図である。図２は、本実施形態の表示装置の構成を示す模式的な断面図である。図１に示すように、表示装置１０は、表示領域ＤＡに、発光素子ＥＤおよびこれを制御する画素回路ＰＣを含むサブ画素ＳＰを複数備える。画素回路ＰＣは、データ信号線ＤＬ、走査信号線ＧＸｎ・ＧＹｎ、発光制御線ＥＸｎ、リセット線ＲＹｎ等に接続される（後述）。表示装置１０は、表示領域ＤＡの外側に設けられ、複数の制御線（例えば、発光制御線）を駆動する第１ドライバＤＲ１と、第１ドライバＤＲ１および表示領域ＤＡ間に配され、複数の信号線（例えば、走査信号線）を駆動する第２ドライバＤＲ２とを備える。
　図２に示すように、表示装置１０においては、基板２上に、バリア層３、画素回路ＰＣを含む薄膜トランジスタ層（ＴＦＴ層）４、発光素子ＥＤを含む発光素子層５、封止層６、および機能層７がこの順に設けられる。
　基板２は、ガラス基板、あるいは、ポリイミド等の樹脂を主成分とする可撓性基板であり、例えば、２層のポリイミド膜およびこれらに挟まれた無機膜によって基板２を構成することもできる。バリア層３は、水、酸素等の異物の侵入を防ぐ無機絶縁層で構成することができる。ＴＦＴ層４には、発光素子ＥＤを制御する画素回路ＰＣが形成される（後述）。
　発光素子層５は、下部電極２２と、下部電極２２のエッジを覆う絶縁性のエッジカバー膜２３と、エッジカバー膜２３よりも上層のＥＬ（エレクトロルミネッセンス）層２４と、ＥＬ層２４よりも上層の上部電極２５とを含む。エッジカバー膜２３は、例えば、ポリイミド、アクリル樹脂等の有機材料を塗布した後にフォトリソグラフィよってパターニングすることで形成される。
　発光素子層５には、発光色が異なる複数の発光素子ＥＤが形成され、各発光素子が、島状の下部電極２２、発光層を含むＥＬ層２４、および上部電極２５を含む。上部電極２５は、複数の発光素子ＥＤで共通する、ベタ状の共通電極である。
　発光素子ＥＤは、例えば、発光層として有機層を含むＯＬＥＤ（有機発光ダイオード）であってもよいし、発光層として量子ドット層を含むＱＬＥＤ（量子ドット発光ダイオード）であってもよい。
　ＥＬ層２４は、例えば、下層側から順に、正孔注入層、正孔輸送層、発光層、電子輸送層、電子注入層を積層することで構成される。発光層は、蒸着法あるいはインクジェット法、フォトリソグラフィ法によって、エッジカバー膜２３の開口（サブ画素ごと）に、島状に形成される。他の層は、島状あるいはベタ状（共通層）に形成する。また、正孔注入層、正孔輸送層、電子輸送層、電子注入層のうち１以上の層を形成しない構成とすることもできる。
　下部電極２２（アノード）は、例えばＩＴＯ（Indiuｍ Tin Oxide）とＡｇ（銀）あるいはＡｇを含む合金との積層によって構成される、光反射電極である。上部電極２５（カソード）は、例えばマグネシウム銀合金等の金属薄膜で構成され、光透過性を有する。
　発光素子ＥＤがＯＬＥＤである場合、下部電極２２および上部電極２５間の駆動電流によって正孔と電子が発光層内で再結合し、これによって生じたエキシトンが基底状態に遷移する過程で光が放出される。発光素子ＥＤがＱＬＥＤである場合、下部電極２２および上部電極２５間の駆動電流によって正孔と電子が発光層内で再結合し、これによって生じたエキシトンが、量子ドットの伝導帯準位（conduction band）から価電子帯準位（valence band）に遷移する過程で光が放出される。
　発光素子層５を覆う封止層６は、水、酸素等の異物の発光素子層５への浸透を防ぐ層であり、例えば、２層の無機封止膜とこれら間に形成される有機膜とで構成することができる。機能層７は、光学制御、タッチセンサ、表面保護等の各種機能を有する層である。
　図３は、本実施形態のサブ画素を示す回路図である。画素回路ＰＣは、画素容量Ｃｐと、ゲート電極が前々段（ｎ－２段）の走査信号線ＧＹｎ－２に接続されるトランジスタＴ１と、ゲート電極が自段（ｎ段）の走査信号線ＧＹｎに接続されるトランジスタＴ２と、ゲート電極が自段（ｎ段）の走査信号線ＧＸｎに接続されるトランジスタＴ３と、発光素子ＥＤの電流値を制御するトランジスタＴ４（駆動トランジスタ）と、ゲート電極が自段（ｎ段）の発光制御線ＥＸｎに接続されるトランジスタＴ５と、ゲート電極が発光制御線ＥＸｎに接続されるトランジスタＴ６（発光制御トランジスタ）と、ゲート電極がリセット線ＲＹｎに接続されるトランジスタＴ７（リセットトランジスタ）と、を含む。トランジスタＴ１・Ｔ２・Ｔ７は、例えば、Ｎチャネルの酸化物半導体トランジスタであり、トランジスタＴ３～Ｔ６は、例えば、Ｐチャネルのポリシリコントランジスタである。
　トランジスタＴ４のゲート電極ＧＥは、画素容量Ｃｐを介して電源線ＰＬに接続されるとともに、トランジスタＴ１を介して初期化信号線ＩＬに接続される。電源線ＰＬには高電圧側電源（ＥＬＶＤＤ）が供給され、初期化信号線ＩＬおよび発光素子ＥＤのカソード（上部電極２５）には、例えば低電圧側電源（ＥＬＶＳＳ）が供給される。
　トランジスタＴ４のソース電極は、トランジスタＴ３を介してデータ信号線ＤＬに接続されるとともに、トランジスタＴ５を介して電源線ＰＬに接続される。トランジスタＴ４のドレイン電極は、トランジスタＴ６を介して発光素子ＥＤのアノード（下部電極２２）に接続されるとともに、トランジスタＴ２を介してトランジスタＴ４のゲート電極ＧＥに接続される。発光素子ＥＤのアノード（下部電極２２）は、トランジスタＴ７を介して初期化信号線ＩＬに接続される。
　図４は、本実施形態のＴＦＴ層の構成を示す平面図である。図５は、図４の矢視断面図である。図４および図５に示すように、ＴＦＴ層４は、バリア層３上に形成されるシリコン膜ＳＦと、シリコン膜ＳＦを覆う無機絶縁膜１４（第１ゲート絶縁膜）と、無機絶縁膜１４よりも上層に形成され、走査信号線ＧＸｎおよびトランジスタＴ４のゲート電極ＧＥを含む第１金属層Ｋ１と、第１金属層Ｋ１を覆う無機絶縁膜１６と、無機絶縁膜１６よりも上層に形成され、電源線ＰＬおよびパッド膜ＰＤを含む第２金属層Ｋ２と、第２金属層Ｋ２よりも上層に形成される酸化物半導体膜ＺＦと、酸化物半導体膜ＺＦを覆う無機絶縁膜１８（第２ゲート絶縁膜）と、無機絶縁膜１８よりも上層に形成され、走査信号線ＧＹｎ・ＧＹｎ－２を含む第３金属層Ｋ３と、第３金属層Ｋ３を覆う無機絶縁膜２０と、無機絶縁膜２０よりも上層に形成され、データ信号線ＤＬおよびソース配線ＪＷを含む第４金属層Ｋ４と、第４金属層Ｋ４を覆う平坦化膜２１とを備える。
　シリコン膜ＳＦは、例えば低温形成のポリシリコン（ＬＴＰＳ）で構成される。シリコン膜ＳＦは、半導体として機能するチャネル部（第１金属層Ｋ１との重畳部）と、不純物ドープ等を受けたことで導体として機能する導体部（第１金属層Ｋ１との非重畳部）とを含む。
　酸化物半導体膜ＺＦは、例えば、インジウム（Ｉｎ）、ガリウム（Ｇａ）、スズ（Ｓｎ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、亜鉛（Ｚｎ）から選ばれた少なくとも一種の元素と酸素とを含む化合物（一例としては、ＩｎＧａＺｎＯ）で構成される。酸化物半導体膜ＺＦは、半導体として機能するチャネル部（第３金属層Ｋ３との重畳部）と、還元作用によって導体として機能する導体部（第３金属層Ｋ３との非重畳部）とを含む。
　第１金属層Ｋ１、第２金属層Ｋ２、第３金属層Ｋ３および第４金属層Ｋ４は、例えば、アルミニウム、タングステン、モリブデン、タンタル、クロム、チタン、および銅の少なくとも１つを含む、金属単層膜あるいは金属複層膜によって構成される。
　無機絶縁膜１４・１６・１８・２０は、酸化シリコン（ＳｉＯｘ）あるいは窒化シリコン（ＳｉＮｘ）の単層膜で構成してもよいし、これらの積層膜で構成してもよい。平坦化膜２１は、例えば、ポリイミド、アクリル樹脂等の塗布可能な有機材料によって構成することができる。
　トランジスタＴ４は、シリコン膜ＳＦのチャネル部（ゲート電極ＧＥとの重畳部）を含み、ゲート電極ＧＥおよび電源線ＰＬ間に画素容量Ｃｐが形成される。ゲート電極ＧＥは、コンタクトホールを介してソース配線ＪＷに接続され、ソース配線ＪＷは、コンタクトホールを介して、第２金属層Ｋ２のパッド膜ＰＤに接続される。また、パッド膜ＰＤと接触するように、酸化物半導体膜ＺＦ（導体部）が設けられる。
　図６は、本実施形態の表示領域周りの構成を示す平面図である。図７は、図６のａ－ａ矢視断面図である。図８は、図６のａ－ｂ矢視断面図である。表示装置１０は、表示領域ＤＡと、前記複数の制御線である発光制御線ＥＸｎ－３～ＥＸｎと、複数の制御線であるリセット線ＲＹｎ－３～ＲＹｎを駆動する第１ドライバＤＲ１と、表示領域ＤＡおよび第１ドライバＤＲ１間に配され、複数の走査信号線ＥＸｎ－３～ＥＸｎ・ＥＹｎ－３～ＥＹｎを駆動する第２ドライバＤＲ２とを備え、第１ドライバＤＲ１から延伸し、第２ドライバＤＲ２と交差し、第２ドライバＤＲ２と表示領域ＤＡとの間隙領域ＫＡに到る出力配線ＳＨｃと、間隙領域ＫＡにおいて出力配線ＳＨｃに接続する複数の分岐配線ＢＬｎ－３・ＢＬｎ－２・ＢＬｎ－１・ＢＬｎとを含む。
　第２ドライバＤＲにはクロック信号が伝送されるクロック配線ＣＫ１・ＣＫ２が設けられ、出力配線ＳＨｃは、クロック配線ＣＫ１・ＣＫ２と交差する。具体的には、出力配線ＳＨｃは、クロック配線ＣＫ１・ＣＫ２と交差する第１部分Ｐ１と、コンタクトホールＣＨを介して第１部分Ｐ１と接続される第２部分Ｐ２と、コンタクトホールＣＨを介して第２部分Ｐ２と接続され、間隙領域ＫＡに位置する第３部分Ｐ３とを含む。
　第１部分Ｐ１は第１金属層Ｋ１に含まれ、クロック配線ＣＫ１・ＣＫ２は第４金属層Ｋ４に含まれる。また、第２部分Ｐ２が第２金属層Ｋ２に含まれ、第３部分Ｐ３が第４金属層Ｋ４に含まれ、複数の分岐配線ＢＬｎ－３～ＢＬｎが第２金属層Ｋ２に含まれる。
　第２ドライバＤＲ２と表示領域ＤＡとの間隙領域ＫＡには、前記複数の分岐配線ＢＬｎ－３～ＢＬｎと交差する信号幹配線ＩＭが設けられている。信号幹配線ＩＭは第４金属層Ｋ４に含まれ、コンタクトホールを介して初期化信号線ＩＬ（第１金属層）に接続される。なお、初期化信号線ＩＬを第２金属層Ｋ２に形成することもできる。
　発光制御線ＥＸｎ－３～ＥＸｎは第１金属層Ｋ１に含まれ、リセット線ＲＹｎ－３～ＲＹｎは第３金属層Ｋ３に含まれ、各分岐配線（例えば、ＢＬｎ）は、第４金属層Ｋ４に含まれる中継配線ＬＷを介して、発光制御線ＥＸｎ－３～ＥＸｎおよびリセット線ＲＹｎ－３～ＲＹｎのうちの対応する制御線（例えば、発光制御線ＥＸｎおよびリセット線ＲＹｎ）に接続される。
　具体的には、分岐配線ＢＬｎ－３は、発光制御線ＥＸｎ－３およびリセット線ＲＹｎ－３と電気的に接続され、分岐配線ＢＬｎ－２は、発光制御線ＥＸｎ－２およびリセット線ＲＹｎ－２と電気的に接続され、分岐配線ＢＬｎ－１は、発光制御線ＥＸｎ－１およびリセット線ＲＹｎ－１と電気的に接続され、分岐配線ＢＬｎは、発光制御線ＥＸｎおよびリセット線ＲＹｎと電気的に接続される。すなわち、第１ドライバＤＲ１からの１本の出力配線ＳＨｃが、４段分の、発光制御線およびリセット線（計８本）と電気的に接続される。
　第３金属層Ｋ３に含まれる走査信号線ＧＹｎは、中継配線ＬＷを介して第２ドライバＤＲ２の出力線ＳＨｙ（第１金属層）に接続される。第１金属層Ｋ１に含まれる走査信号線ＧＸｎは、第４金属層Ｋ４に含まれるとともに走査信号線ＧＹｎを跨ぐ、ブリッジ配線ＢＷと、第２金属層Ｋ２に含まれる中継電極ＬＥと、中継配線ＬＷとを介して第２ドライバＤＲ２の出力線ＳＨｘ（第３金属層）に接続される。中継配線ＬＷ、ブリッジ配線ＢＷ、および中継電極ＬＥは、間隙領域ＫＡ（表示領域ＤＡの外側）に設けられる。
　図９は、本実施形態の表示装置の動作を示すタイミングチャートである。図９に示すように、４段分に対応する４本の発光制御線ＥＸｎ－３～ＥＸｎがＨｉｇｈ（図３のトランジスタＴ６がＯＦＦ）となる非発光期間に、４段分に対応する４本の走査信号線ＧＸｎ－３～ＧＸｎが順次アクティブＬｏｗ（トランジスタＴ３がＯＮ）となるとともに、４段分に対応する４本の走査信号線ＧＹｎ－３～ＧＹｎが順次アクティブＨｉｇｈ（トランジスタＴ２がＯＮ）となり、データ信号線ＤＬから４段分の画素回路ＰＣにデータ信号が書き込まれる。また、この非発光期間と同期してリセット線ＲＹｎ－３～ＲＹｎがＨｉｇｈ（図３のトランジスタＴ７がＯＮ）となり、４段分の画素回路ＰＣのアノード電位（発光素子ＥＤの下部電極２２の電位）が初期化される。
　本実施形態では、第１ドライバＤＲ１から引き出され、第２ドライバＤＲ２を横切る１本の出力配線ＳＨｃが、４段分の発光制御線およびリセット線（計８本）と電気的に接続されるため、図１１のように、４段分の発光制御線およびリセット線（計８本）が第２ドライバＤＲ２を横切る参考例と比較して、第２ドライバＤＲ２のレイアウトの自由度が高められる。また、第１ドライバＤＲ１の出力数が参考例の１／８で済むため、第１ドライバＤＲ１のレイアウトの自由度も高まる。
　また、出力配線ＳＨｃがクロック配線ＣＫ１・ＣＫ２と交差するため、図１１のように、４段分の発光制御線およびリセット線（計８本）がクロック配線ＣＫ１・ＣＫ２と交差する参考例と比較して、クロック配線ＣＫ１・ＣＫ２の寄生容量が低減し、クロック信号の鈍りが抑制される。さらに、出力配線ＳＨｃは、クロック配線ＣＫ１・ＣＫ２（第４金属層Ｋ４）と交差する部分（第１部分Ｐ１）が第１金属層Ｋ１に形成されており、両者（第１部分およびクロック配線）の間に無機絶縁膜１６・１８・２０が存在するため、クロック配線ＣＫ１・ＣＫ２の寄生容量がさらに低減される。
　本実施形態では、発光制御線ＥＸｎ－３～ＥＸｎおよびリセット線ＲＹｎ－３～ＲＹｎが、第４金属層Ｋ４に含まれる中継電極ＬＷによって出力配線ＳＨｃに接続される。すなわち、ＴＦＴ層４の製造工程において、第４金属層Ｋ４が形成されるまでは発光制御線ＥＸｎ－３～ＥＸｎおよびリセット線ＲＹｎ－３～ＲＹｎが第１ドライバＤＲ１と電気的に接続されない構成であるため、ＥＳＤ（静電気放電）対策として有効である。走査信号線ＧＸｎ－３～ＧＸｎ・ＧＹｎ－３～ＧＹｎと第２ドライバＤＲ２についても同様である。
　図１０は、本実施形態の表示領域周りの別構成を示す平面図である。図６では、リセット線ＲＹｎ－３～ＲＹｎが第１ドライバＤＲ１に接続されているがこれに限定されない。図１０のように、リセット線ＲＹｎ－３～ＲＹｎが第２ドライバＤＲ２に接続されている構成でもよい。具体的には、間隙領域ＫＡにおいて、リセット線ＲＹｎが走査信号線ＧＹｎから枝分かれし、リセット線ＲＹｎ－１が走査信号線ＧＹｎ－１から枝分かれし、リセット線ＲＹｎ－２が走査信号線ＧＹｎ－２から枝分かれし、リセット線ＲＹｎ－３が走査信号線ＧＹｎ－３から枝分かれする構成でもよい。
　図１０では、第１ドライバＤＲ１から延伸する出力配線ＳＨｃの第３部分Ｐ３が、間隙領域ＫＡにおいて分岐配線ＢＬｎ－３～ＢＬｎに接続される。分岐配線ＢＬｎ－３は、中継配線ＬＷを介して発光制御線ＥＸｎ－３（第１金属層Ｋ１）および発光制御線ＥＹｎ－３（第３金属層Ｋ３）に接続され、分岐配線ＢＬｎ－２は、中継配線ＬＷを介して発光制御線ＥＸｎ－２（第１金属層Ｋ１）および発光制御線ＥＹｎ－２（第３金属層Ｋ３）に接続され、分岐配線ＢＬｎ－１は、中継配線ＬＷを介して発光制御線ＥＸｎ－１（第１金属層Ｋ１）および発光制御線ＥＹｎ－１（第３金属層Ｋ３）に接続され、分岐配線ＢＬｎは、中継配線ＬＷを介して発光制御線ＥＸｎ（第１金属層Ｋ１）および発光制御線ＥＹｎ（第３金属層Ｋ３）に接続され、表示領域ＤＡ内では発光制御線が２層で引き回される。
　上述の各実施形態は、例示および説明を目的とするものであり、限定を目的とするものではない。これら例示および説明に基づけば、多くの変形形態が可能になることが、当業者には明らかである。
　〔まとめ〕
　〔態様１〕
　それぞれが発光素子を含む複数の画素回路が設けられた表示領域と、
　前記複数の画素回路に接続する、複数の信号線および複数の制御線と、
　前記複数の制御線を駆動する第１ドライバと、
　前記表示領域と前記第１ドライバとの間に配され、前記複数の信号線を駆動する第２ドライバとを備えた表示装置であって、
　前記第１ドライバから延伸し、前記第２ドライバと交差し、前記第２ドライバと前記表示領域との間隙領域に到る出力配線と、
　前記間隙領域において前記出力配線に接続する複数の分岐配線とを含む、表示装置。
　〔態様２〕
　前記第２ドライバは、クロック信号が伝送されるクロック配線を含み、
　前記出力配線は、前記クロック配線と交差する、例えば態様１に記載の表示装置。
　〔態様３〕
　前記複数の分岐配線は、前記複数の制御線と電気的に接続される、例えば態様１または２に記載の表示装置。
　〔態様４〕
　シリコン膜と、前記シリコン膜よりも上層の第１金属層と、前記第１金属層よりも上層の第２金属層と、前記第２金属層よりも上層の酸化物半導体膜と、前記酸化物半導体膜よりも上層の第３金属層と、前記第３金属層よりも上層の第４金属層とを含む、例えば態様３に記載の表示装置。
　〔態様５〕
　前記出力配線は、前記クロック配線と交差する第１部分と、第１部分とコンタクトホールを介して接続される第２部分と、前記間隙領域に位置する第３部分とを含む、例えば態様２に記載の表示装置。
　〔態様６〕
　前記第１部分が前記第１金属層に含まれ、前記クロック配線が前記第４金属層に含まれる、例えば態様５に記載の表示装置。
　〔態様７〕
　前記第２部分が前記第２金属層に含まれ、前記第３部分が前記第４金属層に含まれ、前記複数の分岐配線が前記第２金属層に含まれる、例えば態様５または６に記載の表示装置。
　〔態様８〕
　前記間隙領域には、前記複数の分岐配線と交差する信号幹配線が設けられ、
　前記信号幹配線が前記第４金属層に含まれる、例えば態様４～７のいずれか１つに記載の表示装置。
　〔態様９〕
　前記複数の分岐配線のぞれぞれが、中継配線を介して、前記複数の制御線のうちの対応する１以上の制御線と電気的に接続され、
　前記中継配線が第４金属層に含まれる、例えば態様４～８のいずれか１つに記載の表示装置。
　〔態様１０〕
　前記複数の制御線には、第１金属層に含まれる複数の制御線と、第３金属層に含まれる複数の制御線が含まれる、例えば態様９に記載の表示装置。
　〔態様１１〕
　前記第１金属層に含まれる複数の制御線が複数の発光制御線であり、
　前記第３金属層に含まれる複数の制御線が複数のリセット線であり、
　前記複数の信号線が複数の走査信号線である、例えば態様１０に記載の表示装置。
　〔態様１２〕
　前記複数の分岐配線のぞれぞれが、１本の発光制御線と、１本のリセット線とに電気的に接続される、例えば態様１１に記載の表示装置。
　〔態様１３〕
　各画素回路は、制御端子が前記発光制御線に接続する発光制御トランジスタと、制御端子が前記リセット線に接続するリセットトランジスタとを含む、例えば態様１２に記載の表示装置。
　〔態様１４〕
　前記発光制御トランジスタがＯＦＦする期間が非発光期間であり、
　前記非発光期間に、前記リセットトランジスタがＯＮして前記発光素子の一方の電極の電位がリセットされる、例えば態様１３に記載の表示装置。
　２　基板
　３　バリア層
　４　薄膜トランジスタ層（ＴＦＴ層）
　５　発光素子層
　６　封止層
　１０　表示装置
　ＥＤ　発光素子
　Ｋ１～Ｋ４　第１～第４金属層
　ＳＦ　シリコン膜
　ＺＦ　酸化物半導体膜
　ＤＲ１　第１ドライバ
　ＤＲ２　第２ドライバ
　ＫＡ　間隙領域
　ＳＨｃ　出力配線
　ＢＬｎ－３～ＢＬｎ　分岐配線
　ＬＷ　中継配線
　Ｋ１～Ｋ４　第１～第４金属層
　ＣＫ１・ＣＫ２　クロック配線
　ＥＸｎ－３～ＥＸｎ　発光制御線（制御線）
　ＲＹｎ－３～ＲＹｎ　リセット線（制御線）
　ＧＸｎ－３～ＧＸｎ・ＧＹｎ－３～ＧＹｎ　走査信号線

Claims (14)

  1. 　それぞれが発光素子を含む複数の画素回路が設けられた表示領域と、
    　前記複数の画素回路に接続する、複数の信号線および複数の制御線と、
    　前記複数の制御線を駆動する第１ドライバと、
    　前記表示領域と前記第１ドライバとの間に配され、前記複数の信号線を駆動する第２ドライバとを備えた表示装置であって、
    　前記第１ドライバから延伸し、前記第２ドライバと交差し、前記第２ドライバと前記表示領域との間隙領域に到る出力配線と、
    　前記間隙領域において前記出力配線に接続する複数の分岐配線とを含む、表示装置。
  2. 　前記第２ドライバは、クロック信号が伝送されるクロック配線を含み、
    　前記出力配線は、前記クロック配線と交差する請求項１に記載の表示装置。
  3. 　前記複数の分岐配線は、前記複数の制御線と電気的に接続される請求項１または２に記載の表示装置。
  4. 　シリコン膜と、前記シリコン膜よりも上層の第１金属層と、前記第１金属層よりも上層の第２金属層と、前記第２金属層よりも上層の酸化物半導体膜と、前記酸化物半導体膜よりも上層の第３金属層と、前記第３金属層よりも上層の第４金属層とを含む請求項２に記載の表示装置。
  5. 　前記出力配線は、前記クロック配線と交差する第１部分と、第１部分とコンタクトホールを介して接続される第２部分と、前記間隙領域に位置する第３部分とを含む請求項４に記載の表示装置。
  6. 　前記第１部分が前記第１金属層に含まれ、前記クロック配線が前記第４金属層に含まれる請求項５に記載の表示装置。
  7. 　前記第２部分が前記第２金属層に含まれ、前記第３部分が前記第４金属層に含まれ、前記複数の分岐配線が前記第２金属層に含まれる請求項５または６に記載の表示装置。
  8. 　前記間隙領域には、前記複数の分岐配線と交差する信号幹配線が設けられ、
    　前記信号幹配線が前記第４金属層に含まれる請求項４～７のいずれか１項に記載の表示装置。
  9. 　前記複数の分岐配線のぞれぞれが、中継配線を介して、前記複数の制御線のうちの対応する１以上の制御線と電気的に接続され、
    　前記中継配線が第４金属層に含まれる請求項４～８のいずれか１項に記載の表示装置。
  10. 　前記複数の制御線には、第１金属層に含まれる複数の制御線と、第３金属層に含まれる複数の制御線が含まれる請求項９に記載の表示装置。
  11. 　前記第１金属層に含まれる複数の制御線が複数の発光制御線であり、
    　前記第３金属層に含まれる複数の制御線が複数のリセット線であり、
    　前記複数の信号線が複数の走査信号線である請求項１０に記載の表示装置。
  12. 　前記複数の分岐配線のぞれぞれが、１本の発光制御線と、１本のリセット線とに電気的に接続される請求項１１に記載の表示装置。
  13. 　各画素回路は、制御端子が前記発光制御線に接続する発光制御トランジスタと、制御端子が前記リセット線に接続するリセットトランジスタとを含む請求項１２に記載の表示装置。
  14. 　前記発光制御トランジスタがＯＦＦする期間が非発光期間であり、
    　前記非発光期間に、前記リセットトランジスタがＯＮして前記発光素子の一方の電極の電位がリセットされる請求項１３に記載の表示装置。
     
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