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WO2020241289A1 - 固体撮像装置、及びそれを用いる撮像装置 - Google Patents

固体撮像装置、及びそれを用いる撮像装置 Download PDF

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WO2020241289A1
WO2020241289A1 PCT/JP2020/019359 JP2020019359W WO2020241289A1 WO 2020241289 A1 WO2020241289 A1 WO 2020241289A1 JP 2020019359 W JP2020019359 W JP 2020019359W WO 2020241289 A1 WO2020241289 A1 WO 2020241289A1
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WO
WIPO (PCT)
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charge
signal
signal charge
pixel
storage
Prior art date
Application number
PCT/JP2020/019359
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English (en)
French (fr)
Inventor
誠 生熊
裕之 網川
和利 小野澤
Original Assignee
ヌヴォトンテクノロジージャパン株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
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Priority to JP2021522204A priority Critical patent/JP7535506B2/ja
Priority to CN202080039147.5A priority patent/CN113906732B/zh
Publication of WO2020241289A1 publication Critical patent/WO2020241289A1/ja
Priority to US17/513,622 priority patent/US12101568B2/en

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    • H04N25/78—Readout circuits for addressed sensors, e.g. output amplifiers or A/D converters

Definitions

  • the present invention relates to a solid-state image sensor and an image sensor using the same.
  • Patent Document 1 Conventionally, in a solid-state image sensor, for example, a method as shown in Patent Document 1 has been proposed in order to expand the dynamic range.
  • the method of Patent Document 1 includes an overflow gate that has only a single pixel and transfers charges overflowing from a photodiode, and a storage capacitance element that stores charges transferred by the overflow gate during storage operation, and has low illumination.
  • the dynamic range is expanded by synthesizing the signal and the high-intensity signal.
  • LED light sources light emitting diode light sources
  • LD light sources laser diode light sources
  • LED light sources are used not only for lighting equipment, but also for traffic lights, car headlights, stop lamps, and the like.
  • the light source seems to be constantly lit to the human eye, but flicker affects the solid-state image sensor.
  • the solid-state image sensor images such a light source, or when the image is taken in an illumination environment using such a light source, an image in which the light source is lit can be obtained (or a bright image can be obtained).
  • an image in which the light source is turned off can be obtained (or a dark image can be obtained). That is, a phenomenon occurs in which flicker appears in the captured image itself. In the latter case, that is, when an image in which the light source is turned off can be obtained (or a dark image can be obtained), it can be said that the imaging is poor.
  • flicker suppression suppressing such imaging defects caused by flicker is referred to as flicker suppression.
  • the flicker signal can be suppressed, but the pixels are saturated, so the dynamic range is narrowed and the image quality is degraded.
  • the present disclosure provides a solid-state image sensor and an image sensor that achieve both expansion of the dynamic range and suppression of the flicker phenomenon.
  • the solid-state imaging device in the present disclosure is transferred from a photodiode that generates a signal charge according to the amount of received light, an overflow element group that accumulates the signal charge overflowing with the photodiode, and the photodiode.
  • the overflow element group includes a floating and diffusion layer that selectively holds the signal charge and the signal charge transferred from the overflow element group, and the overflow element group has an overflow element and a storage capacity element as a set and is stepped in series.
  • the overflow element is composed of m sets (m ⁇ 2) connected to the device, and the overflow element charges the signal charge overflowed by the photodiode or the signal charge of the storage capacity element in the previous stage to the storage capacity in the same group as the overflow element. Transfer to the element.
  • the solid-state image sensor and the image sensor of the present disclosure it is possible to achieve both expansion of the dynamic range and suppression of the flicker phenomenon.
  • FIG. 1 is a diagram showing a configuration example of the solid-state image sensor according to the first embodiment.
  • FIG. 2 is an explanatory diagram showing an example of a multi-pixel one-cell structure in a Bayer array composed of pixels corresponding to RGB in the first embodiment.
  • FIG. 3A is a diagram showing an example of a circuit configuration having a vertical 2-pixel 1-cell structure in FIG.
  • FIG. 3B is a diagram showing an example of a circuit configuration having a vertical 4-pixel 1-cell structure in FIG.
  • FIG. 4 is a diagram showing an example in which the solid-state image sensor according to the first embodiment is configured as a laminated back-illuminated image sensor.
  • FIG. 1 is a diagram showing a configuration example of the solid-state image sensor according to the first embodiment.
  • FIG. 2 is an explanatory diagram showing an example of a multi-pixel one-cell structure in a Bayer array composed of pixels corresponding to RGB in the first embodiment.
  • FIG. 3A is a diagram showing an example of a circuit configuration
  • FIG. 5A is a diagram showing an example of the pixel cross-sectional structure of the laminated back-illuminated image sensor of FIG. 4 according to the first embodiment.
  • FIG. 5B is a diagram showing an example of the pixel cross-sectional structure of the laminated back-illuminated image sensor as the solid-state image sensor according to the second embodiment.
  • FIG. 6A is a diagram showing an example of the potential change of the storage capacity element according to the exposure time.
  • FIG. 6B is a diagram showing another example of the potential change of the storage capacitance element according to the exposure time.
  • FIG. 7A is a diagram showing the potential change of the plug portion of the storage capacitance element according to the exposure time when the analog gain is 0 dB.
  • FIG. 7B is a diagram showing the potential change of the plug portion of the storage capacitance element according to the exposure time when the analog gain is 6 dB.
  • FIG. 7C is a diagram showing the potential change of the plug portion of the storage capacitance element according to the exposure time when the analog gain is 12 dB.
  • FIG. 8 is a time chart of several frames showing an example of a signal reading operation associated with n exposure operations of the solid-state image sensor which is the basis of the first embodiment.
  • FIG. 9 is a 1H (1 horizontal period) time chart showing an example of a signal reading operation associated with one exposure operation of the solid-state image sensor which is the basis of the first embodiment.
  • FIG. 10 is a diagram showing a reading order of several frames in the first embodiment.
  • FIG. 11 is a diagram showing the reading order of pixel signals in the CDS within the 1H period.
  • FIG. 12 is a time chart showing an operation example of pixel readout accompanied by gain control according to the first embodiment.
  • FIG. 13 is a diagram showing the relationship between the subject illuminance and the gain (SN ratio) according to the first embodiment.
  • FIG. 14A is a diagram showing the potential at the main points of FIG.
  • FIG. 14B is a diagram showing the potential at the main points of FIG.
  • FIG. 14C is a diagram showing the potential at the main points of FIG.
  • FIG. 15A is an explanatory diagram showing the concept of pixel mixing.
  • FIG. 15B is a diagram for explaining each point of FIG. 15A.
  • FIG. 15C is a diagram for explaining each point of FIG. 15A.
  • FIG. 16 is an explanatory diagram of the scanning period of FIG. 15A.
  • FIG. 17 is a diagram showing the timing of charge accumulation of the photodiode and the storage capacitance element.
  • FIG. 18 is a diagram showing the timing of charge accumulation of the photodiode and the storage capacitance element.
  • FIG. 19A is a diagram showing a configuration example of a signal processing unit that performs WDR synthesis using two frames.
  • FIG. 19B is a diagram showing a configuration example of a signal processing unit that performs WDR synthesis using two frames.
  • FIG. 20 is a diagram showing [1] charge accumulation level, [2] FD potential, [3] value after AD conversion, and [4] SN with respect to the product of illuminance and exposure time.
  • FIG. 20 is a diagram showing [1] charge accumulation level, [2] FD potential, [3] value after AD conversion, and [4] SN with respect to the product of illuminance and exposure time.
  • FIG. 21 is a diagram showing deterioration of SN due to the attenuation ratio of exposure (high illuminance).
  • FIG. 22 is a diagram showing the signal charge amount and the FD potential of the first Read1 for reading the low-light frame and the second Read2 for reading the high-light frame.
  • FIG. 23 is a diagram showing the effect of the present embodiment, that is, the effect of reducing the area of the storage capacitance element and expanding the dynamic range.
  • FIG. 24A is a diagram showing a circuit configuration example of a vertical 2-pixel 1-cell structure according to the second embodiment.
  • FIG. 24B is a diagram showing a circuit configuration example of a vertical 4-pixel 1-cell structure according to the second embodiment.
  • FIG. 25 is a diagram showing the reading order of several frames in the second embodiment.
  • FIG. 26 is a diagram showing the reading order of pixel signals in the CDS within the 1H period.
  • FIG. 27 is a time chart showing an operation example of pixel readout accompanied by gain control according to the second embodiment.
  • FIG. 28A is a diagram showing the potential at the main points of FIG. 27.
  • FIG. 28B is a diagram (continued) showing the potential at the main points of FIG. 27.
  • FIG. 28C is a diagram (continued) showing the potential at the main points of FIG. 27.
  • FIG. 29A is an explanatory diagram showing the concept of pixel mixing.
  • FIG. 29B is a diagram for explaining each point of FIG. 29A.
  • FIG. 30 is an explanatory diagram of the scanning period of FIG. 29A.
  • FIG. 31 is a diagram showing the timing of charge accumulation of the photodiode and the storage capacitance element.
  • FIG. 32 is a diagram showing the timing of charge accumulation of the photodiode and the storage capacitance element.
  • FIG. 33 is a diagram showing [1] charge accumulation level, [2] FD potential, [3] value after AD conversion, and [4] SN with respect to the product of illuminance and exposure time.
  • FIG. 34 is a diagram showing the deterioration of SN due to the attenuation ratio of exposure (high illuminance).
  • FIG. 35 is a diagram showing the signal charge amount and FD potential of the first Read1 for reading the low-light frame, the second Read2 for reading the medium-light frame, and the third Read3 for reading the high-light frame.
  • FIG. 36 is a diagram showing the relationship between the subject illuminance and the gain (SN ratio) according to the second embodiment.
  • FIG. 37 is a diagram showing the effect of the present embodiment, that is, the effect of reducing the area of the storage capacitance element and expanding the dynamic range.
  • FIG. 38A is a diagram showing a circuit configuration example of a vertical 2-pixel 1-cell structure according to the third embodiment.
  • FIG. 38B is a diagram showing a circuit configuration example of a vertical 4-pixel 1-cell structure according to the third embodiment.
  • FIG. 39 is a diagram showing the reading order of pixel signals in the CDS within the 1H period according to the third embodiment.
  • FIG. 40A is a time chart showing an operation example of pixel readout accompanied by gain control according to the third embodiment.
  • FIG. 40A is a time chart showing an operation example of pixel readout accompanied by gain control according to the third embodiment.
  • FIG. 40B is a time chart (continued) showing an operation example of pixel readout accompanied by gain control according to the third embodiment.
  • FIG. 41A is an explanatory diagram showing the concept of pixel mixing.
  • FIG. 41B is a diagram for explaining each point of FIG. 41A.
  • FIG. 41C is a diagram for explaining each point of FIG. 41A.
  • FIG. 42A is a diagram showing the potential at the main points of FIGS. 40A and 40B.
  • 42B is a diagram (continued) showing the potential at the main points of FIGS. 40A and 40B.
  • 42C is a diagram (continued) showing the potential at the main points of FIGS. 40A and 40B.
  • 42D is a diagram (continued) showing the potential at the main points of FIGS.
  • FIG. 40A and 40B. 42E is a diagram (continued) showing the potential at the main points of FIGS. 40A and 40B.
  • FIG. 43 is an explanatory diagram of the scanning period of FIG. 41A.
  • FIG. 44 is a diagram showing the timing of charge accumulation of the photodiode and the storage capacitance element.
  • FIG. 45 is a diagram showing the timing of charge accumulation of the photodiode and the storage capacitance element.
  • FIG. 46 is a diagram showing [1] charge accumulation level, [2] FD potential, [3] value after AD conversion, and [4] SN with respect to the product of illuminance and exposure time.
  • FIG. 47 is a diagram showing deterioration of SN due to the attenuation ratio of exposure (high illuminance).
  • FIG. 48 is a diagram showing the signal charge amount and the FD potential of the first Read1 for reading the low-light frame and the second Read2 for reading the high-light frame.
  • FIG. 49 is a diagram showing the relationship between the subject illuminance and the gain (SN ratio) according to the third embodiment.
  • FIG. 50 is a diagram showing the effect of the present embodiment, that is, the effect of reducing the area of the storage capacitance element and expanding the dynamic range.
  • FIG. 51A is a diagram showing a circuit configuration example of a vertical 2-pixel 1-cell structure according to the fourth embodiment.
  • FIG. 51B is a diagram showing a circuit configuration example of a vertical 4-pixel 1-cell structure according to the fourth embodiment.
  • FIG. 52 is a diagram showing the reading order of several frames in the fourth embodiment.
  • FIG. 51A is a diagram showing a circuit configuration example of a vertical 2-pixel 1-cell structure according to the fourth embodiment.
  • FIG. 51B is a diagram showing a circuit configuration example of a vertical 4-pixel 1-cell structure according
  • FIG. 53 is a diagram showing the reading order of pixel signals in the CDS within the 1H period.
  • FIG. 54A is a time chart showing an operation example of pixel readout accompanied by gain control according to the fourth embodiment.
  • FIG. 54B is a time chart (continued) showing an operation example of pixel readout accompanied by gain control according to the fourth embodiment.
  • FIG. 55A is a diagram showing the potential at the main points of FIGS. 54A and 54B.
  • FIG. 55B is a diagram (continued) showing the potential at the main points of FIGS. 54A and 54B.
  • FIG. 55C is a diagram (continued) showing the potential at the main points of FIGS. 54A and 54B.
  • FIG. 54A is a time chart showing an operation example of pixel readout accompanied by gain control according to the fourth embodiment.
  • FIG. 55A is a diagram showing the potential at the main points of FIGS. 54A and 54B.
  • FIG. 55B is a diagram (continue
  • FIG. 55D is a diagram (continued) showing the potential at the key points of FIGS. 54A and 54B.
  • FIG. 55E is a diagram (continued) showing the potential at the key points of FIGS. 54A and 54B.
  • FIG. 56A is an explanatory diagram showing the concept of pixel mixing.
  • FIG. 56B is a diagram for explaining each point of FIG. 56A.
  • FIG. 56C is a diagram for explaining each point of FIG. 56A.
  • FIG. 57 is an explanatory diagram of the scanning period of FIG. 56A.
  • FIG. 58 is a diagram showing the timing of charge accumulation of the photodiode and the storage capacitance element.
  • FIG. 59 is a diagram showing the timing of charge accumulation of the photodiode and the storage capacitance element.
  • FIG. 60 is a diagram showing [1] charge accumulation level, [2] FD potential, [3] value after AD conversion, and [4] SN with respect to the product of illuminance and exposure time.
  • FIG. 61 is a diagram showing deterioration of SN due to the attenuation ratio of exposure (high illuminance).
  • FIG. 62 is a diagram showing the signal charge amount and FD potential of the first Read1 for reading the low-light frame, the second Read2 for reading the medium-light frame, and the third Read3 for reading the high-light frame. is there.
  • FIG. 63 is a diagram showing the relationship between the subject illuminance and the gain (SN ratio) according to the fourth embodiment.
  • FIG. 64 is a diagram showing the effect of the present embodiment, that is, the effect of reducing the area of the storage capacitance element and expanding the dynamic range.
  • FIG. 65A is a diagram showing a circuit configuration example of a vertical 2-pixel 1-cell structure according to the fifth embodiment.
  • FIG. 65B is a diagram showing a circuit configuration example of a vertical 4-pixel 1-cell structure according to the fifth embodiment.
  • FIG. 66 is a diagram showing the reading order of several frames in the fifth embodiment.
  • FIG. 67 is a diagram showing the reading order of pixel signals in the CDS within the 1H period.
  • FIG. 68A is a time chart showing an operation example of pixel readout accompanied by gain control according to the fifth embodiment.
  • FIG. 68B is a time chart (continued) showing an operation example of pixel readout accompanied by gain control according to the fifth embodiment.
  • FIG. 69A is a diagram showing the potential at the main points of FIGS. 68A and 68B.
  • FIG. 69B is a diagram (continued) showing the potential at the main points of FIGS. 68A and 68B.
  • FIG. 69C is a diagram (continued) showing the potential at the main points of FIGS. 68A and 68B.
  • FIG. 70A is an explanatory diagram showing the concept of pixel mixing.
  • FIG. 70B is a diagram for explaining each point of FIG. 70A.
  • FIG. 70C is a diagram for explaining each point of FIG. 70A.
  • FIG. 70A is an explanatory diagram showing the concept of pixel mixing.
  • FIG. 70B is a diagram for explaining each point of FIG. 70A.
  • FIG. 70C is a diagram for explaining each point of FIG. 70A
  • FIG. 71 is an explanatory diagram of the scanning period of FIG. 70A.
  • FIG. 72 is a diagram showing the timing of charge accumulation of the photodiode and the storage capacitance element.
  • FIG. 73 is a diagram showing the timing of charge accumulation of the photodiode and the storage capacitance element.
  • FIG. 74 is a diagram showing [1] charge accumulation level, [2] FD potential, [3] value after AD conversion, and [4] SN with respect to the product of illuminance and exposure time.
  • FIG. 75 is a diagram showing deterioration of SN due to the attenuation ratio of exposure (high illuminance).
  • FIG. 76 is a diagram showing the signal charge amount and the FD potential of the first Read1 for reading the low-light frame and the second Read2 for reading the high-light frame.
  • FIG. 77 is a diagram showing the relationship between the subject illuminance and the gain (SN ratio) according to the fifth embodiment.
  • FIG. 78 is a diagram showing a configuration example of the image pickup apparatus according to the sixth embodiment.
  • FIG. 79 is a diagram showing another configuration example of the imaging device according to the sixth embodiment.
  • FIG. 80 is a diagram showing an example of mounting the imaging device according to the sixth embodiment in an automobile.
  • FIG. 81 is a diagram showing an example of an imaging range in the mounting example of FIG. 80 according to the sixth embodiment.
  • FIG. 82 is an explanatory diagram of the LED flicker.
  • FIG. 82 is an explanatory diagram of the LED flicker.
  • the horizontal axis in the figure indicates the frequency of the flicker, that is, the frequency in which the LED is turned on and off in one cycle.
  • the vertical axis shows the flicker duty, that is, the ratio of lighting in the cycle of lighting and extinguishing.
  • the flicker frequency of a traffic light is about 90 Hz
  • the flicker frequency of a car headlight is about 1000 Hz.
  • the first problem is the omission of LED light (light emission that repeats turning on and off, pulsed light) (problem 1).
  • the cause is a mismatch between the exposure timing by the rolling shutter and the LED lighting timing, especially when the exposure time is short in the light (Cause 1).
  • the second issue is pixel saturation (issue 2).
  • the cause is that when the duty of the LED flicker is large or the exposure time is long, the pixels reach the saturation level and the white balance is lost (cause 2).
  • the countermeasures for these (problem 1) and (problem 2) are to increase the saturation level of the pixels so that the saturation / sensitivity ratio is high and expand the dynamic range.
  • an overflow element (OF1 to OF (m)) and a storage capacity element (C1 to C (m)) are set as one set, and an overflow element group composed of multiple stages (m ⁇ 2) is provided in series.
  • the electric charge overflowing from the photodiode is received by the storage capacitance element via the overflow element. Further, the electric charge overflowing from the storage capacity element is received by the storage capacity element via the overflow element. Then, the signal charge accumulated in the storage capacitance element is redistributed and attenuated during the exposure period.
  • the storage capacity element small with high-sensitivity pixels, in other words, increasing the saturation level without sacrificing sensitivity.
  • the gain in the pixel is increased, and the noise generated in the pixel amplification transistor or the analog circuit is affected by the amount of light received.
  • the voltage (pixel signal) may be increased. That is, for a dark subject, it is possible to output a high-quality image with a high SN (Signal to Noise ratio).
  • high saturation pixels with a high saturation / sensitivity ratio are used to lower the intra-pixel gain, thereby expanding the dynamic range and enabling long-term exposure time. That is, for a bright subject, the gradation according to the subject is accurately reproduced to enable the output of an image without overexposure, and further, the flicker can be suppressed.
  • the present inventors use highly saturated pixels with a high saturation / sensitivity ratio as a technique for expanding the dynamic range and suppressing flicker to improve the image quality in low illuminance and expand the dynamic range and flicker in high illuminance.
  • a solid-state image sensor that achieves both suppression.
  • Long exposure was for low illuminance with a long exposure time
  • Middle exposure was for medium illuminance with a medium exposure time
  • Short exposure was for high illuminance with a short exposure time.
  • the exposure time is basically the same for all frames. That is, the terms Long, Middle, and Short do not imply different lengths of exposure time herein. Therefore, in this document, Long exposure is defined as low illuminance exposure, Middle exposure is defined as medium illuminance exposure, and Short exposure is defined as high illuminance exposure.
  • the contact or plug part for connecting the wiring and the silicon substrate becomes a source of dark characteristics (dark current, noise, fixed roughness), it is necessary to take measures for the characteristics and reliability.
  • FIG. 1 is a block diagram showing a configuration example of the solid-state image sensor 100 according to the first embodiment.
  • the solid-state image sensor 100 shown in the figure includes a pixel array unit 10, a horizontal scanning circuit 12, a vertical scanning circuit 14, a plurality of vertical signal lines 19, a timing control unit 20, a column processing unit 26, a reference signal generation unit 27, and an output circuit. 28, and a signal processing unit 70. Further, the solid-state image sensor 100 includes an MCLK terminal that receives an input of a master clock signal from the outside, a DATA terminal for transmitting and receiving commands or data to and from the outside, a D1 terminal for transmitting video data to the outside, and the like. In addition to this, it is equipped with terminals to which the power supply voltage and ground voltage are supplied.
  • the pixel array unit 10 has a plurality of pixel circuits 3 arranged in a matrix.
  • the plurality of pixel circuits 3 are arranged in n rows and m columns in FIG.
  • Each pixel circuit 3 includes a high-sensitivity pixel, a storage capacity element, and an overflow element.
  • the overflow element is also called an overflow gate.
  • the horizontal scanning circuit 12 outputs the AD-converted pixel signal to the horizontal signal line 18 by sequentially scanning the memories 256 in the plurality of column AD circuits 25. This scan may be in the same order as the column AD circuit 25.
  • the vertical scanning circuit 14 scans a horizontal scanning line group (also referred to as a row control line group) 15 provided for each row of the pixel circuit 3 in the pixel array unit 10 in units of rows. As a result, the vertical scanning circuit 14 selects the pixel circuit 3 line by line, and simultaneously outputs pixel signals from the pixel circuit 3 belonging to the selected line to m vertical signal lines 19.
  • the number of horizontal scanning line groups 15 is the same as the number of rows of the pixel circuit 3. In FIG. 1, n horizontal scanning line groups 15 (V1, V2, ..., Vn in FIG. 1) are provided.
  • Each of the horizontal scanning line groups 15 includes a reset control line ⁇ RS, a transfer control line for accumulated charge ⁇ TGC1, ⁇ TGC2, ⁇ TGC3, a gain control line ⁇ GC1, ⁇ GC2, a selection control line ⁇ SEL, an overflow control line ⁇ OF1, ⁇ OF2, and ⁇ OF3.
  • the vertical signal line 19 is provided for each column of the pixel circuit 3 in the pixel array unit 10, and propagates the pixel signal from the pixel circuit 3 belonging to the selected row to the column AD circuit 25.
  • the plurality of vertical signal lines 19 are composed of m vertical signal lines H1 to Hm in FIG.
  • the plurality of ADC input lines are composed of m lines of ADC input lines ADIN1 to ADINm in FIG.
  • the timing control unit 20 controls the entire solid-state image sensor 100 by generating various control signal groups.
  • the various control signal groups include control signal groups CN1, CN2, CN4, CN5, CN8, and counter clock signal CK0.
  • the timing control unit 20 receives the master clock MCLK via the terminal, generates various internal clocks, and controls the horizontal scanning circuit 12 and the vertical scanning circuit 14.
  • the column processing unit 26 includes a column AD circuit 25 provided for each column.
  • Each column AD circuit 25 AD-converts the pixel signal from the vertical signal line 19.
  • Each of the column AD circuits 25 includes a voltage comparator 252, a counter unit 254, and a memory 256.
  • the voltage comparator 252 compares the analog pixel signal from the vertical signal line 19 with the reference signal RAMP including the lamp waveform (that is, the triangular wave) generated by the reference signal generation unit 27. For example, the former is more than the latter. When it becomes large, the output signal indicating the comparison result is inverted.
  • the counter unit 254 counts the time from the start of the change of the triangular wave in the reference signal RAMP to the inversion of the output signal of the voltage comparator 252. Since the time until inversion is determined according to the value of the analog pixel signal, the count value becomes the value of the digitized pixel signal.
  • the memory 256 holds the count value of the counter unit 254, that is, the digital pixel signal.
  • the reference signal generation unit 27 generates a reference signal RAMP including a triangular wave, and outputs the reference signal RAMP to the positive input terminal of the voltage comparator 252 in each column AD circuit 25.
  • the output circuit 28 outputs a digital pixel signal to the video data terminal D1.
  • the signal processing unit 70 has a WDR synthesis circuit 76, and synthesizes a low-light signal, a medium-light signal, and a high-light signal. As a result, the signal processing unit 70 aims to achieve both expansion of the dynamic range and suppression of flicker.
  • FIG. 2 is an explanatory diagram showing an example of a multi-pixel 1-cell structure in a Bayer array composed of pixels corresponding to RGB in the first embodiment.
  • FIG. 3A is a diagram showing an example of a circuit configuration having a vertical 2-pixel 1-cell structure in FIG.
  • FIG. 3B is a diagram showing an example of a circuit configuration having a vertical 4-pixel 1-cell structure in FIG.
  • FIG. 3A and 3B are diagrams showing a circuit example of the pixel circuit 3 according to the first embodiment.
  • the pixel circuit 3 in the figure shows the photodiode PD, the transfer transistor TG, the overflow gate OF1, the storage capacitance element C1, the storage transfer transistor TGC1, the overflow gate OF2, the storage capacitance element C2, and the storage transfer. It includes a transistor TGC2, a stray diffusion layer FD1, a parasitic capacitance C0, a stray diffusion layer FD2, a reset transistor RS, a gain control transistor GC1, a gain control transistor GC2, an amplification transistor SF, and a selection transistor SEL.
  • the horizontal scanning line group 15 includes a reset control line ⁇ RS, a read control line ⁇ TG, ⁇ TGC1, ⁇ TGC2, a gain control line ⁇ GC1, ⁇ GC2, a selection control line ⁇ SEL, an overflow control line ⁇ OF1, and an overflow control line ⁇ OF2.
  • the photodiode PD is a photoelectric conversion element such as a photodiode, which performs photoelectric conversion with a predetermined sensitivity, that is, generates an electric charge according to the amount of received light.
  • the photodiode PD is provided with a MIM capacity or a MOS capacity on the wiring layer on the side opposite to the light receiving side of the photodiode PD. This can be achieved by increasing the opening area of. It is also possible to provide a trench capacity in the cell.
  • the solid-state image sensor 100 can also be configured as a laminated back-illuminated image sensor.
  • FIG. 4 is a diagram showing an example in which the solid-state image sensor according to the first embodiment is configured as a laminated back-illuminated image sensor.
  • a laminated BSI (Back Side Illumination) type CIS is used, a storage capacity element is mounted on the wiring layer side of the pixel chip (top chip), and the wiring layer side of the logic chip (bottom chip).
  • the bonding is performed by Pixcel-to-Pixcel, but it is not necessary to expand the pixel area and the increase in the chip area can be suppressed.
  • the capacitance C0 connected to the floating diffusion layer FD holds the signal charge (for example, an electron) transferred from the photodiode PD, converts the held signal charge into a voltage, and converts the converted voltage into the gate of the amplification transistor SF. Supply to.
  • the actual capacitance of the stray diffusion layer FD is not only the capacitance of the stray diffusion layer FD itself, but also the gate capacitance of the amplification transistor SF, the gate-drain capacitance of the amplification transistor SF, and when the gain control transistor GC1 is on.
  • the stray capacitance of the drain wiring of the gain control transistor GC1 is included.
  • the transfer transistor TG is a switch transistor that turns on and off according to the read control signal ⁇ TG.
  • the transfer transistor TG transfers the signal charge photoelectrically converted by the photodiode PD to the floating diffusion layer FD when the read control signal ⁇ TR is at a high level.
  • the overflow gate OF1 is an overflow gate / switch transistor that turns on and off according to the read control signal ⁇ OF1. When the read control signal ⁇ OF1 is at a high level, the overflow gate OF1 transfers the signal charge photoelectrically converted by the photodiode PD to the storage capacitance element C1 via the overflow gate OF1.
  • the signal charge photoelectrically converted by the photodiode PD overflows, it is transferred to the storage capacitance element C1 by adjusting the control voltage of the overflow gate OF1. Alternatively, it is transferred when the potential exceeds a preset value.
  • the overflow gate OF2 can also be designed as an overflow gate / switch transistor capable of redistributing charges by turning on / off the read control signal ⁇ OF2.
  • the overflow gate OF2 transfers the signal charge photoelectrically converted by the photodiode PD to the storage capacitance element C2 via the overflow gate OF2.
  • the storage capacitance element C2 transfers the signal charge by adjusting the control voltage of the overflow gate OF2. Alternatively, transfer is performed when the potential exceeds a preset value.
  • the charge of C2 when the charge is redistributed by turning on / off the read control signal ⁇ OF2 is attenuated 1 / M times.
  • the attenuation ratio M is determined by (C1 + C2) / C2.
  • the reset transistor RS is a switch transistor that turns on and off according to the reset control signal ⁇ RS.
  • the reset transistor RS sets the power supply voltage applied to the drain as the reset level to the floating diffusion layer FD via the gain control transistor GC1. That is, the reset transistor RS resets the floating diffusion layer FD to the reset level when the reset control signal ⁇ RS is at a high level.
  • the gain control transistor GC1 electrically disconnects or connects the floating diffusion layer FD1 and the floating diffusion layer FD2 according to the gain control signal ⁇ GC1. As a result, the signal charge in the floating diffusion layer FD1 is changed to a conversion gain that converts it into a voltage. That is, in the transfer of the signal charge from the photodiode PD to the floating diffusion layer FD1, if the gain control transistor GC1 is turned off, the conversion gain of the floating diffusion layer FD can be further increased.
  • the gain control transistor GC2 electrically disconnects or connects the floating diffusion layer FD2 having a vertical 2-pixel 1-cell structure in response to the gain control signal ⁇ GC2. As a result, the signal charge in the floating diffusion layer FD2 is changed to a conversion gain that converts it into a voltage. That is, in the transfer of the signal charge from the photodiode PD to the floating diffusion layer FD2, if the gain control transistor GC2 is turned on, the conversion gain of the floating diffusion layer FD can be further lowered.
  • the electric charge in the adjacent row that is, the transfer of the electric charge through the storage transfer transistor TGC1 and the storage transfer transistor TGC2 can be turned ON / OFF, and the charge can be redistributed.
  • the amplification transistor SF forms a source follower together with the load current source 30 connected to the vertical signal line 19, and outputs the gate voltage, that is, the voltage of the stray diffusion layer FD to the vertical signal line 19 as an analog pixel signal.
  • the selection transistor SEL is a switch transistor that turns on and off according to the selection control signal ⁇ SEL.
  • the selection transistor SEL electrically connects the source of the amplification transistor SF and the vertical signal line 19 when the selection control signal ⁇ SEL is at a high level.
  • FIG. 5A is a diagram showing an example of the pixel cross-sectional structure of the laminated back-illuminated image sensor of FIG. 4 in the first embodiment.
  • FIG. 5B is a diagram showing an example of the pixel cross-sectional structure of the laminated back-illuminated image sensor as the solid-state image sensor according to the second embodiment described later.
  • the wiring connected to the substrate at one end of the MIM capacity or MOS capacity is a poly plug using polysilicon wiring instead of metal wiring, damage to the connection portion is reduced and darkness characteristics ( Dark current, noise, fixed roughness) can be suppressed.
  • the wiring connected to the substrate at one end of the gate wiring of the amplification transistor SF is a polysilicon plug (polysilicon contact (n)) using polysilicon wiring instead of metal wiring, damage to the connection portion is reduced and dark characteristics (darkness characteristics) Dark current, noise, fixed roughness) can be suppressed.
  • the potentials (A, B, C) of the plug portion that stores the signal charges (negative charges) constituting the capacitive element increase in dark characteristics (dark current, noise, fixed roughness) when the potential with respect to GND is high. .. Therefore, the potential on the opposite side of the storage capacitance element (VC1, VC2, VC3) can be set to an intermediate potential between the GND and the pixel potential during exposure to improve the dark characteristics.
  • TDDB Time Dependent Dilectric Breakdown
  • FIG. 6A is a diagram showing an example of the potential change of the storage capacity element according to the exposure time.
  • FIG. 6B is a diagram showing another example of the potential change of the storage capacitance element according to the exposure time.
  • the horizontal axis shows the exposure time.
  • the vertical axis shows the electric potential.
  • FIG. 6B shows a case where only the negative side of the storage capacitance element is used.
  • the potentials of one of the storage capacitance elements VC1, VC2, and VC3 are the pixel potentials at the time of shuttering, and the potentials A, B, and C of the storage capacitance elements are also the pixel potentials at the time of shuttering.
  • A-VC1, B-VC2, C-VC3) become negative and spread.
  • the potential difference of the storage capacitance element can be used only on one side, the amplitude is narrow and the dynamic range is narrow. Moreover, since the A, B, and C potentials are high, the dark current tends to be bad.
  • FIG. 6A shows the case where the positive side and the negative side of the storage capacitance element are used.
  • the potentials of one of the storage capacity elements VC1, VC2, and VC3 are intermediate potentials at the time of shuttering, and the potentials of A, B, and C of the storage capacity elements are pixel potentials at the time of shuttering.
  • the potential difference (A-VC1, B-VC2, C-VC3) is a positive potential at first, and gradually becomes a negative potential and increases.
  • the amplitude and dynamic range can be expanded twice as much as in the case of FIG. 6B. Moreover, since the A, B, and C potentials are low, the dark current becomes good.
  • the potentials of one of the storage capacitance elements VC1, VC2, and VC3 can be further lowered, so that the dark characteristics of the potentials (A, B, C) of the plug portion are deteriorated. Can be suppressed.
  • 7A, 7B, and 7C are diagrams showing the potential change of the plug portion of the storage capacitance element according to the exposure time when the analog gains are 0 dB, 6 dB, and 12 dB, respectively.
  • the potential of the plug portion of the storage capacitance element may also be set to 1 / 2V: 1 / 4V: 1 / 8V as shown in the figure by providing gain interlocking.
  • the potentials of VC1, VC2, and VC3 at the time of shuttering are 1 / 2V, and by setting the A, B, and C potentials to 0 dB (reference ratio), the A, B, and C potentials are lowered, so that the dark current is improved. (Compared to FIG. 7B).
  • the potentials of VC1, VC2, and VC3 at the time of shuttering are 1 / 4V, and by setting the A, B, and C potentials to -6 dB (reference ratio), the A, B, and C potentials are lowered, so that the dark current is good. To become.
  • the potentials of VC1, VC2, and VC3 at the time of shuttering are 1 / 8V, and by setting the A, B, and C potentials to -12 dB (reference ratio), the A, B, and C potentials are lowered, so that the dark current is good. To become.
  • FIG. 8 is a time chart of several frames showing an example of a signal reading operation accompanying n exposure operations of the solid-state image sensor 100 which is the basis of the first embodiment.
  • FIG. 9 is a 1H (1 horizontal period) time chart showing an example of a signal reading operation associated with one exposure operation of the solid-state image sensor 100 which is the basis of the first embodiment.
  • the reference signal RAMP becomes a triangular wave in each of the down count period (t10 to t14) and the upcount period (t20 to t24).
  • the down count period is a period for AD conversion of the level of the reset component Vrst in the analog pixel signal output from the amplification transistor SF.
  • the counter unit 254 downcounts the time from the start of the downcount period (start of change of the triangular wave) to the inversion of the output of the voltage comparator 252. This count value is the AD conversion result itself of the reset component Vrst of the analog pixel signal.
  • the upcount period is a period for AD conversion of the level of the data component (signal component Vsig + reset component Vrst) of the analog pixel signal output from the amplification transistor SF.
  • the counter unit upcounts the time from the start of the upcount period (start of change of the triangular wave) to the inversion of the output of the voltage comparator 252. This upcount converts the data component (Vsig + Vrst) of the analog pixel signal into a digital value.
  • the count value at the end of the upcount period is CDS (Correlated Double Sample: Correlation Double Detection) in which the reset component is subtracted from the data component. Represents the result of. That is, the count value at the end of the up-count period is the digital value itself representing the signal component Vsig.
  • CDS Correlated Double Sample: Correlation Double Detection
  • FIG. 10 shows the reading order of several frames in the first embodiment.
  • FIG. 11 shows the CDS order of 1H, which is HCG (R: reset component) ⁇ HCG (S: signal component) ⁇ LCG (S: signal component) ⁇ LCG (R: reset component).
  • FIG. 12 is a modification of the basic FIG. 9 in this CDS order.
  • the pixel reset noise is canceled in the transition from HCG (R: reset component) to HCG (S: signal component).
  • the DC offset reset coupling
  • the pixel reset noise cannot be canceled and remains as kTC noise. Will be done.
  • the kTC noise in this Short exposure appears on the low signal side.
  • the kTC noise is represented by ⁇ (kTC) in terms of the amount of electric charge. This noise must be set to be well below the signal level.
  • ⁇ kTC
  • the latter SN needs to be sufficiently better than the former SN.
  • FIG. 12 is a time chart showing an operation example of pixel readout accompanied by gain control according to the first embodiment.
  • T * (* is a number) in FIG. 12 indicates the event No. in FIG. E * indicates the event numbers of FIGS. 14A, 14B, and 14C.
  • timing is not limited to FIG. 12 as long as the same effect as that of the present embodiment can be obtained.
  • the gain for converting the signal charge in the floating diffusion layer FD1 into a voltage can be switched between a high gain and a low gain according to the on and off of the gain control transistor GC1.
  • the period from HCG (R: reset component) to HCG (S: signal component) shows the operation of reading the signal charge from the photodiode PD to the floating diffusion layer FD1 in a state where the conversion gain of the floating diffusion layer FD1 is high.
  • LCG (S: signal component) ⁇ LCG (R: reset component) is an operation of reading a signal charge from the storage capacitance element C1 and the storage capacitance element C2 to the floating diffusion layer FD2 in a state where the conversion gain of the floating diffusion layer FD2 is low. Is shown.
  • the gain control transistor GC2 is mixed / separated in order to redistribute the pixel signal in the ⁇ N> row and the pixel signal in the ⁇ N-1> row (detailed description of the potential diagram will be described later). ..
  • FIG. 15A is an explanatory diagram showing the concept of pixel mixing.
  • FIG. 15B is a diagram for explaining each point of FIG. 15A.
  • FIG. 15C is a diagram for explaining each point of FIG. 15A.
  • FIG. 16 is an explanatory diagram of the scanning period of FIG. 15A. A detailed description of the potential diagram will be described below.
  • the electric charge overflowing from the photodiode PD is accumulated only in the storage capacitance element C1 ⁇ N> ((1) in FIGS. 15A to 15C), and the stored charge increases as the exposure time increases. If the capacitance element that stores the electric charge is insufficient, it cannot receive 100 klux, and the dynamic range becomes insufficient.
  • the charge amount of C1 ⁇ N> becomes Q1 in the 1 / 2V period (1/2 vertical synchronization period) corresponding to half of the 1V period (1 vertical synchronization period), and becomes C2 ⁇ N>.
  • the charge is redistributed and the charge becomes Q1 / M ((2) in the figure), and the charge is retained until the end period of the 1V period. After that, the unnecessary charge of C1 ⁇ N> is discharged.
  • the damping ratio M is determined by the capacitance ratio (C1 + C2) / C2.
  • the signal charge of (Q0 + Q1 + Q2) / M is obtained by reading the charge Q1 / M of C2 ⁇ N> and the charge (Q0 + Q2) / M of C2 ⁇ N-1> and mixing them by FD. ((5) in the figure).
  • the feature of this embodiment is that the capacitance area is reduced by driving the storage capacitance element to use the capacitance of the adjacent row from which the electric charge has already been discharged.
  • LED light may be missed if the exposure is intermittent such as a chopper during the 1V exposure period, but the feature of the exposure method of the present embodiment is continuous exposure (PD and accumulation). Since it is a capacitive element), it can be achieved by reliably capturing the LED light.
  • the photodiode PD continues to be exposed for a 1V period (1 vertical synchronization period), and the amount of charge is Q0.
  • the storage capacitance element C1 ⁇ N> that receives the electric charge overflowing from the photodiode PD becomes a Q1 signal from 0 to 1 / 2V period, and becomes a Q2 signal from 1/2 to 1V period. Further, since the exposure is completely performed during the 1V period, it is possible to capture the LED light.
  • the transition from 0 to 1 / 2V to 1/2 to 1V there is a possibility that a non-exposure period occurs at a level of several H, which is a level that does not affect the image quality of the LED light.
  • the feature of this embodiment is that the two frames of Long and Short that synthesize WDR are exposed at exactly the same timing, and since the same pixels are used, false color, coloring, and blurring do not occur. There is.
  • FIGS. 19A and 20 show an outline of the WDR synthesis method.
  • the signal processing unit 70 of FIG. 19A includes a low-light signal generation circuit 71, a high-light signal generation circuit 73, and a WDR synthesis circuit 76.
  • FIG. 19A is a diagram showing a configuration example of a signal processing unit that performs WDR synthesis using two frames.
  • the WDR is synthesized with the Long exposure (low illuminance) as the signal charge of Q0 and the Short exposure (high illuminance) as the signal charge of (Q0 + Q1 + Q2) / M.
  • the horizontal axes of [1], [2], [3], and [4] in FIG. 20 indicate the product of illuminance and exposure time, illuminance for a certain period of time, or exposure time at a constant illuminance.
  • [1] indicates the charge accumulation level.
  • [2] indicates the FD potential.
  • [3] shows the value after AD conversion.
  • [4] indicates SN.
  • FIG. 21 shows the deterioration of SN due to the attenuation ratio M of short exposure (high illuminance). Since the SN is determined by the shot noise, for example, if the attenuation ratio M is doubled, the SN at the boundary will decrease by 3 dB.
  • the capacitance ratio of the storage capacitance element (C1) and the storage capacitance element (C2) can be set by an arbitrary attenuation ratio M, but the deterioration of SN at the boundary at the time of synthesis after WDR is an index.
  • FIG. 22 is a diagram showing the signal charge amount and the FD potential of the first Read1 for reading the low-light frame and the second Read2 for reading the high-light frame.
  • FIG. 13 is a diagram showing the relationship between the subject illuminance and the gain (SN ratio) according to the first embodiment.
  • the first Read1 is actually synthesized as a WDR Long frame (low-light frame)
  • the second Read2 is actually synthesized as a WDR Short frame (high-light frame).
  • the SN of the connecting portion of the frame is 26 dB or more
  • the dynamic range is 120 dB or more.
  • the dynamic range is extended from very dark illuminance (0.1 Lux) to very bright illuminance (100,000 Lux: equivalent to sunlight).
  • the details of the WDR synthesis circuit 76 constituting the signal processing unit 70 are shown in FIG. 19A.
  • the pixel signal of the first low-light frame (Long exposure) and the pixel signal of the second high-light frame (Short exposure) are combined.
  • WDR function wide dynamic range function
  • the pixel signal (Long exposure) of the first low-light frame is set to have a high intra-pixel gain
  • the pixel signal (Short exposure) of the second high-light frame is set to have a low intra-pixel gain to improve noise and increase in low light. It is also possible to expand the dynamic range with illuminance.
  • FIG. 23 shows the effect of this embodiment, that is, the effect of reducing the area of the storage capacitance element and expanding the dynamic range.
  • the dynamic range can be expanded in a state where the storage capacitance element is reduced, and the received signal is not missed at all even for the high-luminance LED light.
  • the case No. It is based on 1.
  • the notation of "equivalent” in the figure is the case No. of (* 1).
  • Case No. (* 2) It means that they are equivalent to each other.
  • the FD1 is reset, and the charge of the PD section is discharged by turning on the reset transistor RS ⁇ N>, the transfer transistor TG ⁇ N>, and the gain control transistor GC1 ⁇ N>.
  • the exposure starts in the period A, and the reset transistor RS ⁇ N>, the transfer transistor TG ⁇ N>, and the gain control transistor GC1 ⁇ N> are turned off.
  • E3 the charge is accumulated in the period A, the signal charge Q0 is accumulated in the photodiode PD, and the overflowed charge is accumulated as Q1 in the storage capacitance element C1 ⁇ N> via the overflow gate OF1 ⁇ N>.
  • E7 is the start of exposure in period B, and turns off the storage transfer transistor TGC1 ⁇ N> and the reset transistor RS ⁇ N>.
  • E8 is the charge accumulation in the period B, the signal charge Q0 is accumulated in the photodiode PD, and the overflowed charge is accumulated in the storage capacitance element C1 ⁇ N> via the overflow gate OF1 ⁇ N>.
  • E9 is a reset of the FD1 ⁇ N>, and the charge of the FD1 portion is discharged by turning on the reset transistor RS ⁇ N> and the gain control transistor GC1 ⁇ N>.
  • E10 is a reset of HCG, and the reset transistor RS ⁇ N> and the gain control transistor GC1 ⁇ N> are turned off to enter the HCG state.
  • E11 transfers the charge Q0 of the photodiode PD to the FD1 section by turning on the transfer transistor TG ⁇ N>.
  • E12 reads out the charge Q0 of the photodiode PD accumulated in the FD1 portion by turning off the transfer transistor TG ⁇ N> (HCG signal).
  • the charge Q2 of the storage transfer transistor TGC1 ⁇ N> is averaged and redistributed to Q0 of the FD1 part. Therefore, the gain control transistor GC2 ⁇ N>, the storage transfer transistor TGC1 ⁇ N>, and the storage transfer transistor TGC2 ⁇ N-1> are turned on to average the charges of Q0 and Q2.
  • the E14 turns off the storage transfer transistor TGC1 ⁇ N> and the storage transfer transistor TGC2 ⁇ N-1>, and redistributes the charges of Q0 and Q2.
  • the attenuation ratio M becomes (C1 ⁇ N> + C2 ⁇ N-1>) / C2 ⁇ N-1>, and the charge amount of C2 ⁇ N-1> becomes (Q0 + Q2) / M. ..
  • E16 by turning on the storage transfer transistors TGC2 ⁇ N> and TGC2 ⁇ N-1>, the charge amount Q1 / M of C2 ⁇ N> and the charge amount (Q0 + Q2) / M of C2 ⁇ N-1> are set. When mixed, the total charge becomes (Q0 + Q1 + Q2) / M (LCG signal).
  • the FD2 signal is read out.
  • the problem with the overflow of electric charge overflowing from the photodiode PD is color mixing and linearity deviation due to leakage to other elements. Therefore, the height of the potential barrier at each overflow requires the following conditions. That is, the electric charge overflowing from the photodiode PD flows in the order of overflow gate OF1, OF2 ⁇ transfer transistor TG, storage transfer transistor TGC1, TGC2 ⁇ separation layer.
  • the voltage of the overflow gate manufacturing variations occur and the saturation level tends to vary. Therefore, in particular, it is desirable that the voltages of the overflow gate OF1 and the overflow gate OF2 are controlled by trimming or the like before shipment to suppress saturation variation.
  • Emodiment 2 The solid-state image sensor 100 according to the second embodiment will be described from the viewpoint of the difference from the first embodiment.
  • the number of controls of the horizontal scanning line group 15 is different, but other than that, the configuration is the same.
  • FIG. 2 shows a Bayer configuration composed of RGB
  • FIG. 24A is a circuit configuration of the vertical 2 pixels and 1 cell
  • FIG. 24B is a circuit configuration of the vertical 4 pixels and 1 cell.
  • the control lines are all the same.
  • 24A and 24B are diagrams showing a circuit example of the pixel circuit 3 according to the second embodiment.
  • an overflow gate OF2 a storage capacity element C2, a storage transfer transistor TGC3, and a charge of the storage capacity element C3 are provided.
  • the horizontal scanning line group 15 includes a read control line ⁇ TGC3 and an overflow control line ⁇ OF2.
  • the overflow gate OF1 is an overflow gate / switch transistor that turns on and off according to the read control signal ⁇ OF1. When the read control signal ⁇ OF1 is at a high level, the overflow gate OF1 transfers the signal charge photoelectrically converted by the photodiode PD to the storage capacitance element C1 via the overflow gate OF1.
  • the storage capacitance element C1 can be poured by adjusting the control voltage of the overflow gate OF1. Alternatively, transfer is performed when the potential exceeds a preset value.
  • the overflow gate OF2 is an overflow gate / switch transistor that turns on and off according to the read control signal ⁇ OF2. When the read control signal ⁇ OF2 is at a high level, the overflow gate OF2 transfers the signal charge photoelectrically converted by the photodiode PD to the storage capacitance element C2 via the overflow gate OF2.
  • the storage capacitance element C2 can be poured by adjusting the control voltage of the overflow gate OF2. Alternatively, it is poured when the potential exceeds a preset value.
  • the overflow gate OF2 can also be designed as an overflow gate / switch transistor capable of redistributing charges by turning on / off the read control signal ⁇ OF2.
  • the overflow gate OF2 transfers the signal charge photoelectrically converted by the photodiode PD to the storage capacitance element C2 via the overflow gate OF2.
  • the storage capacitance element C3 transfers the signal charge by adjusting the control voltage of the overflow gate OF2. Alternatively, it is transferred when the potential exceeds a preset value.
  • the overflow gate OF3 is an overflow gate / switch transistor that turns on and off according to the read control signal ⁇ OF3.
  • the overflow gate OF3 transfers the signal charge photoelectrically converted by the photodiode PD to the storage capacitance element C3 via the overflow gate OF3.
  • the attenuation ratio M when the charge is redistributed by turning on / off the read control signal ⁇ OF3 is determined by (C1 + C2) / C2.
  • the gain control transistor GC2 electrically disconnects or connects the floating diffusion layer FD2 having a vertical 2-pixel 1-cell structure in response to the gain control signal ⁇ GC2. As a result, the signal charge in the floating diffusion layer FD2 is changed to a conversion gain that converts it into a voltage. That is, in the transfer of the signal charge from the photodiode PD to the floating diffusion layer FD2, if the gain control transistor GC2 is turned on, the conversion gain of the floating diffusion layer FD can be further lowered.
  • the electric charge in the adjacent row that is, the transfer of the electric charge through the storage transfer transistor TGC1 and the storage transfer transistor TGC3 can be turned ON / OFF, and the charge can be redistributed.
  • FIG. 25 shows the reading order of several frames in the second embodiment.
  • FIG. 26 shows the CDS order of 1H, HCG (R: reset component) ⁇ HCG (S: signal component) ⁇ MCG (S: signal component) ⁇ LCG (S: signal component) ⁇ LCG (R: reset component) ⁇ It becomes MCG (R: reset component).
  • FIG. 27 is a modification of the basic FIG. 9 in this CDS order. The pixel reset noise is canceled in the transition from HCG (R: reset component) to HCG (S: signal component).
  • the kTC noise in this Short exposure appears on the low signal side.
  • the kTC noise is represented by ⁇ (kTC) in terms of the amount of electric charge. It must be set to be sufficiently lower than the signal level. As described above, at the boundary between Short exposure (high illuminance) and Long exposure (low illuminance), the latter SN needs to be sufficiently better than the former SN.
  • FIG. 27 is a time chart in which the main part is enlarged at 1 V (1 vertical synchronization period) showing an operation example of pixel readout accompanied by gain control according to the second embodiment.
  • T * in FIG. 27 indicates the event No. in FIG. E * indicates the event numbers of FIGS. 28A, 28B, and 28C.
  • timing is not limited to FIG. 27 as long as the same effect as that of the present embodiment can be obtained.
  • the gain GC1 that converts the signal charge in the floating diffusion layer FD1 into a voltage can be switched between a high gain and a low gain according to the on and off of the gain control transistor GC1.
  • the period from HCG (R: reset component) to HCG (S: signal component) shows the operation of reading the signal charge from the photodiode PD to the floating diffusion layer FD1 in a state where the conversion gain of the floating diffusion layer FD1 is high.
  • MCG (S: signal component) ⁇ LCG (S: signal component) ⁇ LCG (R: reset component) ⁇ MCG (R: reset component) is the storage capacitance element C1 in a state where the conversion gain of the floating diffusion layer FD2 is low.
  • the operation of reading the signal charge from the storage capacitance element C2 to the floating diffusion layer FD2 is shown.
  • the gain control transistor GC2 is mixed / separated in order to redistribute the charge of the pixel signal in the ⁇ N> row and the pixel signal in the ⁇ N-1> row. (Detailed explanation of the potential diagram will be described below).
  • FIG. 29A, 29B, and 30 show the concept of pixel mixing.
  • FIG. 29A is an explanatory diagram showing the concept of pixel mixing.
  • FIG. 29B is a diagram for explaining each point of FIG. 29A.
  • FIG. 30 is an explanatory diagram of the scanning period of FIG. 29A. A detailed description of the potential diagram will be described below.
  • the electric charge overflowing from the photodiode PD is accumulated at C2 ⁇ N>, and the electric charge of the accumulator element C2 increases as the exposure time increases ((1) in FIG. 29A). If the capacitance element that stores the electric charge is insufficient, it cannot receive 100 klux, and the dynamic range becomes insufficient.
  • the charge amount of C1 ⁇ N> is Q1 in the 1 / 2V period corresponding to half of the 1V (1 vertical synchronization period) period. Then, the charge amount Q2 of C2 ⁇ N> is redistributed with C3 ⁇ N>, and the charge amount of C3 ⁇ N> becomes Q2 / M ((2) in the figure) and is held until the end period of 1V. deep. After that, the unnecessary charge of C2 ⁇ N> is discharged.
  • the feature of this embodiment is that the capacitance area is reduced by driving the storage capacitance element to use the capacitance of the adjacent row from which the electric charge has already been discharged.
  • the feature of the exposure method of the present embodiment is that during the exposure period of 1V period (1 vertical synchronization period), if the exposure is intermittent such as a chopper, LED light may be missed, but continuous exposure (PD and Since it is a storage capacity element), it can be achieved by reliably capturing LED light.
  • FIGS. 31 and 32 show the timing of charge accumulation of the photodiode PD, the storage capacity element C1, and the storage capacity element C2.
  • the photodiode PD continues to be exposed for a 1V period (1 vertical synchronization period), and the amount of charge is Q0.
  • the storage capacitance element C1 ⁇ N> that receives the electric charge overflowing from the photodiode PD continues to be exposed for a 1V period (1 vertical synchronization period), and the amount of electric charge is Q1.
  • the storage capacity element C2 ⁇ N> that receives the electric charge overflowing from the storage capacity element C1 ⁇ N> becomes a Q2 signal from 0 to 1 / 2V period and becomes a Q3 signal from 1/2 to 1V period.
  • the feature of this embodiment is that the three frames of Long, Middle, and Short that synthesize WDR are exposed at exactly the same timing, and the same pixels are used completely, so that false color, coloring, and blurring occur. It is to stop.
  • the signal processing unit 70 of FIG. 19B includes a low-light signal generation circuit 71, a medium-light signal generation circuit 72, a high-light signal generation circuit 73, and a WDR synthesis circuit 76.
  • WDR WDR is synthesized as Q0 signal charge for Long exposure (low illuminance), Q0 + Q1 signal charge for Middle exposure (medium illuminance), and (Q0 + Q1 + Q2 + Q3) / M signal charge for Short exposure (high illuminance).
  • FIGS. 33 [1] [2] [3] [4] indicate the product of illuminance and exposure time, illuminance for a certain period of time, or exposure time at a constant illuminance.
  • [1] indicates the charge accumulation level.
  • [2] indicates the FD potential.
  • [3] shows the value after AD conversion.
  • [4] indicates SN.
  • FIG. 34 shows the deterioration of SN due to the attenuation ratio M of short exposure (high illuminance). Since the SN is determined by the shot noise, for example, if the attenuation ratio M is doubled, the SN at the boundary will decrease by 3 dB.
  • the capacitance ratio of the storage capacitance element (C1) and the storage capacitance element (C2) can be set by an arbitrary attenuation ratio M, but the deterioration of SN at the boundary at the time of synthesis after WDR is an index.
  • the SN of the connecting portion is improved as compared with the first embodiment.
  • FIG. 35 is a diagram showing the signal charge amount and FD potential of the first Read1 for reading the low-light frame, the second Read2 for reading the medium-light frame, and the third Read3 for reading the high-light frame. is there.
  • FIG. 36 is a diagram showing the relationship between the subject illuminance and the gain (SN ratio) according to the second embodiment.
  • the first Read1 is actually a WDR Long frame (low-light frame)
  • the second Read2 is a WDR Middle frame (medium-light frame)
  • the third Read3 is a WDR Short frame (high-light frame). It is synthesized as.
  • the SN of the connecting portion of the frame is 26 dB or more, and the dynamic range is 120 dB or more.
  • the details of the WDR synthesis circuit 76 constituting the signal processing unit 70 are shown in FIG. 19B.
  • the pixel signal (Long) of the first low-light frame, the pixel signal (Middle) of the second medium-light frame, and the pixel signal (Short) of the third high-light frame are combined.
  • WDR function wide dynamic range function
  • the pixel signal (Long) of the first low-illumination frame is set to have a high intra-pixel gain, and the pixel signal (Middle) of the second medium-illumination frame and the pixel signal (Short) of the third high-illumination frame are gained within the pixel. Is set low to improve noise in low light and expand the dynamic range in high light.
  • FIG. 37 shows the effect of this embodiment, that is, the effect of reducing the area of the storage capacitance element and expanding the dynamic range.
  • the dynamic range can be expanded in a state where the storage capacitance element is reduced, and the received signal is not missed at all even for the high-luminance LED light.
  • the case No. It is based on 1.
  • E1 is a reset of the FD1 and discharges the electric charge of the PD section by turning on the reset transistor RS ⁇ N>, the transfer transistor TG ⁇ N>, and the gain control transistor GC1 ⁇ N>.
  • E2 is the start of exposure in the period A, and turns off the reset transistor RS ⁇ N>, the transfer transistor TG ⁇ N>, and the gain control transistor GC1 ⁇ N>.
  • E3 is the charge accumulation in the period A, the signal charge Q0 is accumulated in the photodiode PD, the accumulation Q1 is further accumulated in the storage capacitance element C1 ⁇ N>, and the overflowed charge is accumulated through the overflow gate OF2. It is stored in the storage capacity element C2 ⁇ N>.
  • E4 the charge Q2 accumulated in C2 ⁇ N> is first averaged in order to redistribute the charge with C3 ⁇ N>. Turn on the overflow gate OF3 ⁇ N>.
  • E7 is the start of exposure in period B, and turns off the storage transfer transistor TGC2 ⁇ N> and the reset transistor RS.
  • E8 is the charge accumulation in the period B, the signal charge Q0 is accumulated in the photodiode PD, Q1 is accumulated in the storage capacitance element C1 ⁇ N>, and the overflowed charge is stored capacity via the overflow gate OF2.
  • Q3 is accumulated in the element C2 ⁇ N>.
  • E9 is a reset of the FD1 and discharges the electric charge of the FD1 part by turning on the reset transistor RS ⁇ N> and the gain control transistor GC1 ⁇ N>.
  • E10 is a reset of HCG, and the reset transistor RS ⁇ N> and the gain control transistor GC1 ⁇ N> are turned off to enter the HCG state.
  • E11 transfers the electric charge of the photodiode PD to the FD1 unit by turning on the transfer transistor TG ⁇ N>.
  • E12 reads out the charge Q0 of the photodiode PD accumulated in the FD1 portion by turning off the transfer transistor TG ⁇ N> (HCG signal).
  • E13 reads the charge Q1 of the storage capacitance element C1 ⁇ N> into Q0 of the FD1 unit, averages it, and redistributes the charge.
  • the signal for MCG is read out as Q0 + Q1 (MCG signal).
  • the E15 turns on the above Q0 and Q1, the storage transfer transistors TGC2 ⁇ N> and TGC3 ⁇ N-1>, and sets the charges of Q0 + Q1 and C2 ⁇ N> to zero and the charges of C3 ⁇ N-1> to zero. Average.
  • the storage transfer transistors TGC2 ⁇ N> and TGC3 ⁇ N-1> are turned off to redistribute the charges.
  • the charge of C3 ⁇ N-1> is (Q3 + Q0 + Q1) / M.
  • the charge amount Q2 / M of the storage capacitance element C3 ⁇ N> and the charge amount (Q0 + Q1 + Q3) / M of C3 ⁇ N-1> are mixed, and the total charge becomes (Q0 + Q1 + Q2 + Q3) / M.
  • the attenuation ratio M (C2 ⁇ N> + C3 ⁇ N-1>) / C3 ⁇ N-1>.
  • the problem with the overflow of electric charge overflowing from the photodiode PD is color mixing and linearity deviation due to leakage to other elements. Therefore, the height of the potential barrier at each overflow needs to be as follows. That is, the electric charge overflowing from the photodiode PD flows in the order of overflow gate OF1, 2 ⁇ transfer transistor TG, storage transfer transistor TGC1, 2 ⁇ separation layer.
  • the voltage of the overflow gate manufacturing variations occur and the saturation level tends to vary. Therefore, in particular, it is desirable that the voltages of the overflow gate OF1 and the overflow gate OF2 be trimmed before shipment to suppress saturation variation.
  • the solid-state image sensor 100 according to the third embodiment will be described from the viewpoint of the difference from the first embodiment.
  • the number of controls of the horizontal scanning line group 15 is different, but other than that, the configuration is the same.
  • FIG. 2 shows a Bayer configuration composed of RGB
  • FIG. 38A is a circuit configuration of the vertical 2 pixels and 1 cell
  • FIG. 38B is a circuit configuration of the vertical 4 pixels and 1 cell.
  • the control lines are all the same.
  • 38A and 38B have a configuration in which the storage capacitance element C2 is provided but the storage transfer transistor TGC2 is not provided in the third embodiment.
  • the overflow gate OF2 has a device structure in which electric charges flow in both directions, and the electric charge of the storage capacitance element C2 is obtained by turning on the overflow gate OF2 and the storage transfer transistor TGC1. , The same effect can be obtained.
  • the read control line ⁇ TGC2 is omitted.
  • the overflow gate OF1 is an overflow gate / switch transistor that turns on and off according to the read control signal ⁇ OF1. When the read control signal ⁇ OF1 is at a high level, the overflow gate OF1 transfers the signal charge photoelectrically converted by the photodiode PD to the storage capacitance element C1 via the overflow gate OF1.
  • the storage capacitance element C1 is transferred by adjusting the control voltage of the overflow gate OF1. Alternatively, it is transferred when the potential exceeds a preset value.
  • the overflow gate OF2 is an overflow gate / switch transistor that turns on and off according to the read control signal ⁇ OF2. When the read control signal ⁇ OF2 is at a high level, the overflow gate OF2 transfers the signal charge photoelectrically converted by the photodiode PD to the storage capacitance element C2 via the overflow gate OF2.
  • the storage capacitance element C2 transfers by adjusting the preset control voltage of the overflow gate OF2.
  • the charge can be redistributed by turning the control voltage of the overflow gate OF2 ON / OFF.
  • the storage capacity element C1 ⁇ N-1> in which the charge has already been discharged redistributes the signal charge photoelectrically converted by the storage capacity element C1 ⁇ N> by turning on / off the control voltage of the gain control transistor GC2. Can be done.
  • the attenuation ratio M at this time is (C1 ⁇ N> + C1 ⁇ N-1>) / C1 ⁇ N>.
  • FIG. 39 is a diagram showing the reading order of pixel signals in the CDS within the 1H period according to the third embodiment.
  • FIG. 39 shows the CDS order of 1H, which is HCG (R: reset component) ⁇ HCG (S: signal component) ⁇ LCG (S: signal component) ⁇ LCG (R: reset component).
  • 40A and 40B are the basics of FIG. 9 modified to this CDS order.
  • the pixel reset noise is canceled in the transition from HCG (R: reset component) to HCG (S: signal component).
  • the DC offset reset coupling
  • the pixel reset noise cannot be canceled and remains as kTC noise. Will be done.
  • the kTC noise in this Short exposure appears on the low signal side.
  • the kTC noise is represented by ⁇ (kTC) in terms of the amount of electric charge. It must be set to be sufficiently lower than the signal level. As described above, at the boundary between Short exposure (high illuminance) and Long exposure (low illuminance), the latter SN needs to be sufficiently better than the former SN.
  • FIGS. 40A and 40B are time charts in which the main part is enlarged in a 1V period (1 vertical synchronization period) showing an operation example of pixel readout accompanied by gain control according to the third embodiment.
  • T * in FIGS. 40A and 40B indicates the event No. in FIG. E * indicates the event numbers of FIGS. 42A, 42B, and 42C.
  • timing is not limited to FIGS. 40A and 40B as long as the same effect as that of the present embodiment can be obtained.
  • the gain GC1 that converts the signal charge in the floating diffusion layer FD1 into a voltage can be switched between a high gain and a low gain according to the on and off of the gain control transistor GC1.
  • the period from HCG (R: reset component) to HCG (S: signal component) shows the operation of reading the signal charge from the photodiode PD to the floating diffusion layer FD1 in a state where the conversion gain of the floating diffusion layer FD1 is high.
  • LCG (S: signal component) ⁇ LCG (R: reset component) is an operation of reading a signal charge from the storage capacitance element C1 and the storage capacitance element C2 to the floating diffusion layer FD2 in a state where the conversion gain of the floating diffusion layer FD2 is low. Is shown.
  • the gain control transistor GC2 is mixed / separated in order to redistribute the pixel signal in the ⁇ N> row and the pixel signal in the ⁇ N-1> row (detailed description of the potential diagram will be described later). ..
  • FIG. 41A, 41B, 41C, and 43 show the concept of pixel mixing.
  • FIG. 41A is an explanatory diagram showing the concept of pixel mixing.
  • FIG. 41B is a diagram for explaining each point of FIG. 41A.
  • FIG. 41C is a diagram for explaining each point of FIG. 41A. A detailed description of the potential diagram will be described below.
  • the electric charge overflowing from the photodiode PD is accumulated at the same time as C1 ⁇ N> and C2 ⁇ N> ((1) in the figure), and the accumulated electric charge increases as the exposure time increases. If the capacitance element that stores the electric charge is insufficient, it cannot receive 100 klux, and the dynamic range becomes insufficient.
  • the charge amount Q1 of C1 ⁇ N> is C2 ⁇ N> and the electric charge in the 1 / 2V period (1/2 vertical synchronization period) corresponding to half of the 1V period (1 vertical synchronization period).
  • the charge amount of C2 ⁇ N> becomes Q1 / 2 ((2) in the figure), and the charge amount is kept continuously. After that, the unnecessary charge of C1 ⁇ N> is discharged.
  • C1 ⁇ N> accumulation starts again from the 1 / 2V period (1/2 vertical synchronization period) ((3) in the figure). Then, in the 3/4 V period (3/4 vertical synchronization period), the charge amount of C1 ⁇ N> becomes Q2, the charge is redistributed with C1 ⁇ N-1>, and the charge amount of C1 ⁇ N> becomes Q2 / 2. ((4) in the figure). After that, the unnecessary charge of C1 ⁇ N-1> is discharged.
  • the charge amount of C2 ⁇ N> is Q1 / 2 of the charge amount of C2 ⁇ N>, and the charge amount of C1 ⁇ N> is Q2 / 2, so that the total charge is (Q1 + Q2) / 2. ((5) in the figure).
  • the charge amount Q0 of the photodiode PD read out to the FD2 unit in advance and the charge amount Q3 of C1 ⁇ N> redistribute the charges of C1 ⁇ N> and C1 ⁇ N-1> to C1 ⁇ N>.
  • the amount of electric charge of is (Q0 + Q3) / 2.
  • the gain control transistor GC2 the charge is redistributed by C1 ⁇ N> and C1 ⁇ N-1>, and the charge amount of C1 ⁇ N> becomes (Q0 + Q3) / 4 ((7) in the figure). ) Keep it.
  • the signal charge of (Q0 + Q1 + Q2 + Q3) / 4 is obtained by reading out the charge (Q1 + Q2) / 4 of C2 ⁇ N> and the charge (Q0 + Q3) / 4 of C1 ⁇ N> and mixing them by FD (Q0 + Q1 + Q2 + Q3) / 4. (8) in the figure can be done.
  • the feature of this embodiment is that the capacitance area is reduced by driving the storage capacitance element to use the capacitance of the adjacent row from which the electric charge has already been discharged.
  • the feature of the exposure method of the present embodiment is that during the 1V exposure period, the LED light may be missed if the exposure is intermittent such as a chopper, but it is a continuous exposure (PD and storage capacity element). This is what can be done by reliably capturing the LED light.
  • FIGS. 44 and 45 show the timing of charge accumulation of the photodiode PD and the storage capacitance element C1.
  • the photodiode PD continues to be exposed during the 1V period (1 vertical synchronization period), and the amount of charge is Q0.
  • the storage capacitance element C1 ⁇ N> that receives the electric charge overflowing from the photodiode PD becomes a Q1 signal from 0 to 1 / 2V, becomes a Q2 signal from 1/2 to 3/4V, and becomes a Q2 signal from 3/4 to 3/4V. Is a Q3 signal.
  • the exposure is completely performed during the period of 1 V, it is possible to capture the LED light. However, in some cases, the transition from 0 to 1 / 2V to 1/2 to 3/4V to 3/4 to 4 / 4V may cause a non-exposure period at several H levels, but the LED It is a level that does not affect the image quality of light.
  • a feature of this embodiment is that two frames, a Long frame (low-light frame) and a Short frame (high-light frame) that synthesize WDR, are exposed at exactly the same timing and completely use the same pixels. Therefore, false color, coloring, and blurring will not occur.
  • WDR WDR is synthesized as a signal charge of Q0 for Long exposure (low illuminance) and (Q0 + Q1 + Q2 + Q3) / M for Short exposure (high illuminance).
  • FIGS. 46 [1] [2] [3] [4] indicates the product of illuminance and exposure time, illuminance for a certain period of time, or exposure time at a constant illuminance.
  • [1] indicates the charge accumulation level.
  • [2] indicates the FD potential.
  • [3] shows the value after AD conversion.
  • [4] indicates SN.
  • FIG. 47 shows the deterioration of SN due to the attenuation ratio M of short exposure (high illuminance). Since the SN is determined by the shot noise, for example, if the attenuation ratio M is doubled, the SN at the boundary will decrease by 3 dB.
  • the capacitance ratio of the storage capacitance element (C1) and the storage capacitance element (C2) can be set by an arbitrary attenuation ratio M, but the deterioration of SN at the boundary at the time of synthesis after WDR is an index.
  • FIG. 48 shows the signal charge amount and FD potential of the first Read1 and the second Read2.
  • FIG. 49 is a composite of the first Read1 as a WDR Long frame (low-light frame) and the second Read2 as a WDR Short frame (high-light frame).
  • the SN of the connecting portion of the frame is 26 dB or more, and the dynamic range is 120 dB or more.
  • the details of the WDR synthesis circuit 76 constituting the signal processing unit 70 are shown in FIG. 19A.
  • the pixel signal (Long) of the first low-light frame and the pixel signal (Short) of the second high-light frame are combined.
  • WDR function wide dynamic range function
  • the pixel signal (Long frame) of the first low-light frame is set to have a high intra-pixel gain
  • the pixel signal (Short frame) of the second high-light frame is set to have a low intra-pixel gain to improve noise in low light. And expand the dynamic range in high light.
  • FIG. 50 shows the effect of this embodiment, that is, the effect of reducing the area of the storage capacitance element and expanding the dynamic range.
  • the dynamic range can be expanded in a state where the storage capacitance element is reduced, and the received signal is not missed at all even for the high-luminance LED light.
  • the case No. It is based on 1.
  • case No. 0 is the case No. It is omitted because it is inferior in area to 1.
  • [3.6-pixel potential structure] 42A-42E show potential diagrams at the main points of FIGS. 40A and 40B.
  • E1 is a reset of the FD1, and the charge of the PD section is discharged by turning on the reset transistor RS ⁇ N>, the transfer transistor TG ⁇ N>, and the gain control transistor GC1 ⁇ N>.
  • E2 is the start of exposure in the period A, and turns off the reset transistor RS ⁇ N>, the transfer transistor TG ⁇ N>, and the gain control transistor GC1 ⁇ N>.
  • E3 is the charge accumulation in the period A, the signal charge Q0 is accumulated in the photodiode PD, and the overflowed charge is accumulated in the storage capacitance element C1 ⁇ N> via the overflow gate OF1 ⁇ N>.
  • E4 averages the charge accumulated in C1 ⁇ N> with C2 ⁇ N>.
  • E7 is the start of exposure in period B, and turns off the storage transfer transistor TGC1 ⁇ N> and the reset transistor RS ⁇ N>.
  • E8 is the charge accumulation in the period B, the signal charge Q0 is accumulated in the photodiode PD, and the overflowed charge is accumulated in the storage capacitance element C1 ⁇ N> via the overflow gate OF1 ⁇ N>.
  • E9 averages C1 ⁇ N> and C1 ⁇ N-1> by turning on the gain control transistor GC2 ⁇ N>.
  • the E10 redistributes the charges of C1 ⁇ N> and C1 ⁇ N-1> by turning off the gain control transistor GC2 ⁇ N>.
  • the accumulated charge of C1 ⁇ N> is Q2 / 2.
  • E11 is a reset of FD2, and discharges the electric charge of C1 ⁇ N-1> by turning on the reset transistor RS ⁇ N> and the gain control transistor GC2 ⁇ N>.
  • E13 turns off the overflow gate OF2 ⁇ N>, redistributes the charges of C1 ⁇ N> and C2 ⁇ N>, and C2 ⁇ N> becomes (Q1 + Q2) / 4.
  • E14 is the charge discharge of C1 ⁇ N>, and turns on the storage transfer transistor TGC1 ⁇ N> and the reset transistor RS ⁇ N>.
  • E15 is the start of exposure in period C, and turns off the storage transfer transistor TGC1 ⁇ N> and the reset transistor RS ⁇ N>.
  • E16 is the charge accumulation in the period C, the signal charge Q0 is accumulated in the photodiode PD, and the overflowed charge is accumulated in the storage capacitance element C1 ⁇ N> via the overflow gate OF1.
  • E17 is a reset of the FD1 and discharges the electric charge of the FD1 part by turning on the reset transistor RS ⁇ N> and the gain control transistor GC1 ⁇ N>.
  • E18 is a reset of HCG, and the reset transistor RS ⁇ N> and the gain control transistor GC1 ⁇ N> are turned off to enter the HCG state.
  • E19 transfers the electric charge of the photodiode PD to the FD1 unit by turning on the transfer transistor TG ⁇ N>.
  • the E20 reads out the charge of the photodiode PD accumulated in the FD1 section by turning off the transfer transistor TG ⁇ N> (HCG signal).
  • the E25 is averaged again by turning on the gain control transistor GC2, the storage transfer transistor TGC1 ⁇ N>, and the storage transfer transistor TGC1 ⁇ N-1>.
  • C1 ⁇ N> + C2 ⁇ N> (Q0 + Q1 + Q2 + Q3) / 4 (for LCG).
  • the problem with the overflow of electric charge overflowing from the photodiode PD is color mixing and linearity deviation due to leakage to other elements. Therefore, the height of the potential barrier at each overflow needs to be as follows. That is, the electric charge overflowing from the photodiode PD flows in the order of overflow gate OF1, 2 ⁇ transfer transistor TG, storage transfer transistor TGC1, 2 ⁇ separation layer.
  • the voltage of the overflow gate manufacturing variations occur and the saturation level tends to vary. Therefore, in particular, it is desirable that the voltages of the overflow gate OF1 and the overflow gate OF2 be trimmed before shipment to suppress saturation variation.
  • the solid-state image sensor 100 according to the fourth embodiment will be described from the viewpoint of the difference from the second embodiment.
  • the number of controls of the horizontal scanning line group 15 is different, but other than that, the configuration is the same.
  • FIG. 2 shows a Bayer configuration composed of RGB
  • FIG. 51A is a circuit configuration of the vertical 2 pixels and 1 cell
  • FIG. 51B is a circuit configuration of the vertical 4 pixels and 1 cell.
  • the control lines are all the same.
  • 51A and 51B do not have an element or a path in which the electric charge of the storage capacitance element (C3) is transferred to the floating region (FD2) through the storage transfer transistor (TGC3) with respect to the fourth embodiment (C3). Yes).
  • the overflow gate OF3 has a device structure in which electric charges flow in both directions, and the electric charge of the storage capacitance element C3 is obtained by turning on the overflow gate OF3 and the storage transfer transistor TGC2. , The same effect can be obtained.
  • the read control line ⁇ TGC3 is omitted.
  • FIG. 52 shows the reading order of several frames in the fourth embodiment.
  • FIG. 53 shows the CDS order of 1H, HCG (R: reset component) ⁇ HCG (S: signal component) ⁇ MCG (S: signal component) ⁇ LCG (S: signal component) ⁇ LCG (R: reset component) ⁇ It becomes MCG (R: reset component).
  • 54A and 54B are basic CDS sequences modified from FIG. The pixel reset noise is canceled in the transition from HCG (R: reset component) to HCG (S: signal component).
  • the kTC noise in this Short exposure appears on the low signal side.
  • the kTC noise is represented by ⁇ (kTC) in terms of the amount of electric charge. It must be set to be sufficiently lower than the signal level. As described above, at the boundary between the Short frame (high-light frame) and the Long frame (low-light frame), the latter SN needs to be sufficiently better than the former SN.
  • FIGS. 54A and 54B are time charts in which the main part is enlarged at 1 V (1 vertical synchronization period) showing an operation example of pixel readout accompanied by gain control according to the fourth embodiment.
  • T * in FIGS. 54A and 54B indicates the event No. in FIG. E * indicates the event numbers of FIGS. 55A, 55B, and 55C.
  • timing is not limited to FIGS. 54A and 54B as long as the same effect as that of the present embodiment can be obtained.
  • the gain GC1 that converts the signal charge in the floating diffusion layer FD1 into a voltage can be switched between a high gain and a low gain according to the on and off of the gain control transistor GC1.
  • the period from HCG (R: reset component) to HCG (S: signal component) shows the operation of reading the signal charge from the photodiode PD to the floating diffusion layer FD1 in a state where the conversion gain of the floating diffusion layer FD1 is high.
  • MCG (S: signal component) ⁇ LCG (S: signal component) ⁇ LCG (R: reset component) ⁇ MCG (R: reset component) is the storage capacitance element C1 in a state where the conversion gain of the floating diffusion layer FD2 is low.
  • the operation of reading the signal charge from the storage capacitance element C2 to the floating diffusion layer FD2 is shown.
  • GC2 is mixed / separated in order to redistribute the pixel signal in the ⁇ N> row and the pixel signal in the ⁇ N-1> row (detailed description of the potential diagram will be described later).
  • FIG. 56A is an explanatory diagram showing the concept of pixel mixing.
  • 56B and 56C are diagrams for explaining each point of FIG. 56A. A detailed description of the potential diagram will be described below.
  • the electric charge overflowing from the photodiode PD is accumulated at C1 ⁇ N>, and the accumulated electric charge increases as the exposure time increases. If the capacitance element that stores the electric charge is insufficient, it cannot receive 100 klux, and the dynamic range becomes insufficient.
  • the charge amount of C1 ⁇ N> becomes Q1 in the 1 / 2V (1/2 vertical synchronization period) period corresponding to half of the 1V (1 vertical synchronization period) period, and the overflowing charge is further charged. Since the overflow gate OF3 is in the ON state, it is accumulated in C2 ⁇ N> and C3 ⁇ N>, and the amount of electric charge becomes Q2 ((1) in the figure).
  • the charge amount Q0 of the photodiode PD read out to the FD2 unit in advance, the charge amount Q1 of C1 ⁇ N>, and the charge amount Q4 of C2 ⁇ N> charge C2 ⁇ N> and C2 ⁇ N-1>.
  • the charge amount of C2 ⁇ N> becomes (Q0 + Q1 + Q4) / 2.
  • the gain control transistor GC2 the charge is redistributed by C2 ⁇ N> and C2 ⁇ N-1>, and the charge amount of C2 ⁇ N> becomes (Q0 + Q1 + Q4) / 4 ((7) in the figure. )) Keep it.
  • the signal charge of (Q0 + Q1 + Q2 + Q3) / 4 is obtained by reading out the charge (Q0 + Q1 + Q4) / 4 of C2 ⁇ N> and the charge (Q2 + Q3) / 4 of C3 ⁇ N> and mixing them by FD. Can be done.
  • the feature of this embodiment is that the capacitance area is reduced by driving the storage capacitance element to use the capacitance of the adjacent row from which the electric charge has already been discharged.
  • the feature of the exposure method of the present embodiment is that during the 1V exposure period, the LED light may be missed if the exposure is intermittent such as a chopper, but the exposure is continuous (PD and storage capacity element). This is what can be done by reliably capturing the LED light.
  • FIGS. 58 and 59 show the timing of charge accumulation in the photodiode PD and the storage capacitance element C1.
  • the photodiode PD continues to be exposed during the 1V period, and the amount of charge is Q0.
  • the storage capacitance element C1 ⁇ N> that receives the electric charge overflowing from the photodiode PD is a Q1 signal from 0 to 1V.
  • the storage capacitance element C2 ⁇ N> that receives the charge overflowing from C1 ⁇ N> becomes a Q2 signal from 0 to 1 / 2V and a Q3 signal from 1/2 to 3/4V, and becomes a Q3 signal from 3/4 to 4 / 4V. Up to Q4 signal.
  • the exposure is completely performed during the period of 1 V, it is possible to capture the LED light.
  • the transition from 0 to 1 / 2V to 1/2 to 3/4V to 3/4 to 4 / 4V may cause a non-exposure period at several H levels, but the LED There is no effect on the image quality of light.
  • the feature of this embodiment is that the three frames of the Long frame (low illuminance frame), the Middle frame (medium illuminance frame), and the Short frame (high illuminance frame) that synthesize WDR are exposed at exactly the same timing and are completely exposed. Since the same pixel is used for, false color, coloring, and blurring do not occur.
  • FIGS. 19B and 60 show an outline of the WDR synthesis method.
  • the Long frame (low-light frame) has a Q0 signal charge
  • the Middle frame (medium-light frame) has a Q0 + Q1 signal charge
  • the Short frame (high-light frame) has a (Q0 + Q1 + Q2 + Q3 + Q4) / M signal charge. Synthesize.
  • FIGS. 60 [1] [2] [3] [4] indicate the product of illuminance and exposure time, illuminance for a certain period of time, or exposure time at a constant illuminance.
  • [1] indicates the charge accumulation level.
  • [2] indicates the FD potential.
  • [3] shows the value after AD conversion.
  • [4] indicates SN.
  • FIG. 61 shows the deterioration of SN due to the attenuation ratio M of short exposure (high illuminance). Since the SN is determined by the shot noise, for example, if the attenuation ratio M is doubled, the SN at the boundary will decrease by 3 dB.
  • the capacitance ratio of the storage capacitance element (C1) and the storage capacitance element (C2) can be set by an arbitrary attenuation ratio M, but the deterioration of SN at the boundary at the time of synthesis after WDR is an index.
  • FIG. 62 shows the signal charge amount and FD potential of the first Read1, the second Read2, and the third Read3.
  • the first Read1 is actually a WDR Long frame (low-light frame)
  • the second Read2 is a WDR Middle frame (medium-light frame)
  • the third Read3 is a WDR Short frame (high-light frame). It is synthesized as.
  • the SN of the connecting portion of the frame is 26 dB or more, and the dynamic range is 120 dB or more.
  • the details of the WDR synthesis circuit 76 constituting the signal processing unit 70 are shown in FIG. 19B.
  • the pixel signal (Long) of the first low-light frame, the pixel signal (Middle) of the second medium-light frame, and the pixel signal (Short) of the third high-light frame are combined.
  • WDR function wide dynamic range function
  • the pixel signal (Long) of the first low-illumination frame is set to have a high intra-pixel gain, and the pixel signal (Middle) of the second medium-illumination frame and the pixel signal (Short) of the third high-illumination frame are gained within the pixel. Is set low to improve noise in low light and expand the dynamic range in high light.
  • FIG. 64 shows the effect of this embodiment, that is, the effect of reducing the area of the storage capacitance element and expanding the dynamic range.
  • the dynamic range can be expanded in a state where the storage capacitance element is reduced, and the received signal is not missed at all even for the high-luminance LED light.
  • the case No. It is based on 1.
  • case No. 0 is the case No. It is omitted because it is inferior in area to 1.
  • E1 is a reset of the FD1, and the charge of the PD section is discharged by turning on the reset transistor RS ⁇ N>, the transfer transistor TG ⁇ N>, and the gain control transistor GC1 ⁇ N>.
  • E2 is the start of exposure in the period A, and turns off the reset transistor RS ⁇ N>, the transfer transistor TG ⁇ N>, and the gain control transistor GC1 ⁇ N>.
  • E3 is the charge accumulation in the period A, the signal charge Q0 is accumulated in the photodiode PD, and the overflowed charge continues to be accumulated in the storage capacitance element C1 ⁇ N> via the overflow gate OF1 ⁇ N>, and further.
  • the overflowing charge accumulates in C2 ⁇ N> via the overflow gate OF2 ⁇ N>.
  • E4 averages the accumulated charge with C3 ⁇ N> by turning on the overflow gate OF3 ⁇ N> at C2 ⁇ N>.
  • E7 is the start of exposure in period B, and turns off the storage transfer transistor TGC1 ⁇ N> and the reset transistor RS ⁇ N>.
  • E8 is the charge accumulation in the period B, the signal charge Q0 is accumulated in the photodiode PD, Q1 is accumulated in the accumulated charge C1, and the overflowed charge is stored in the storage capacitance element via the overflow gate OF2 ⁇ N>. It is accumulated as Q3 in C2 ⁇ N>.
  • E9 averages C2 ⁇ N> and C2 ⁇ N-1> by turning on the gain control transistor GC2 ⁇ N>, the storage transfer transistor TGC2 ⁇ N>, and the storage transfer transistor TGC2 ⁇ N-1>. I do.
  • the E10 recharges C3 ⁇ N> and C3 ⁇ N-1> by turning off the gain control transistor GC2 ⁇ N>, the storage transfer transistor TGC2 ⁇ N>, and the storage transfer transistor TGC2 ⁇ N-1>. Make a distribution.
  • the accumulated charge of C3 ⁇ N> is Q3 / 2.
  • E11 is a reset of the FD2, and discharges the electric charge of the FD2 portion by turning on the reset transistor RS and the gain control transistor GC2.
  • E13 turns off the overflow gate OF3, redistributes the charges of C3 ⁇ N> and C2 ⁇ N>, and C3 ⁇ N> becomes (Q2 + Q3) / 4.
  • E14 is the charge discharge of C2 ⁇ N>, and is performed by turning on the storage transfer transistor TGC2 ⁇ N> and the reset transistor RS ⁇ N>.
  • E15 is the start of exposure in period C, and turns off the storage transfer transistor TGC2 ⁇ N> and the reset transistor RS ⁇ N>.
  • E16 is the charge accumulation in the period C, the signal charge Q0 is accumulated in the photodiode PD, and the overflowed charge is accumulated in the storage capacitance element C1 ⁇ N> via the overflow gate OF1 ⁇ N>, and further overflows.
  • the charged charge is accumulated from the overflow gate OF2 ⁇ N> to C2 ⁇ N>.
  • E17 is a reset of the FD1 and discharges the electric charge of the FD1 part by turning on the reset transistor RS ⁇ N> and the gain control transistor GC1 ⁇ N>.
  • E18 is a reset of HCG, and the reset transistor RS ⁇ N> and the gain control transistor GC1 ⁇ N> are turned off to enter the HCG state.
  • E19 transfers the electric charge of the photodiode PD to the FD1 unit by turning on the transfer transistor TG ⁇ N>.
  • the transfer transistor TG is turned off, and the charge Q0 of the photodiode PD accumulated in the FD1 section is read out (HCG signal).
  • E21 turns on the storage transfer transistor TGC1 ⁇ N>, reads a signal to FD1, and reads the total value Q0 + Q1 of the charge Q0 of the photodiode PD and the charge Q1 of C1 ⁇ N> (MCG signal).
  • the E22 reads out Q4 of C2 ⁇ N> by turning on the gain control transistor GC2 ⁇ N>, the storage transfer transistor TGC2 ⁇ N>, and the storage transfer transistor TGC2 ⁇ N-1>.
  • the charge Q0 of the photodiode PD that has already been read out and the charge Q1 of C1 ⁇ N> are mixed, and the total becomes Q0 + Q1 + Q4.
  • the averaging of C2 ⁇ N> and C2 ⁇ N-1> is carried out by turning on the gain control transistor GC2, the storage transfer transistor TGC2 ⁇ N>, and the storage transfer transistor TGC2 ⁇ N-1>. Will be done.
  • E26 by turning off the gain control transistor GC2, the storage transfer transistor TGC2 ⁇ N>, and the storage transfer transistor TGC2 ⁇ N-1>, C3 ⁇ N> and C2 ⁇ N-1> are redistributed.
  • the solid-state image sensor 100 according to the fifth embodiment will be described from the viewpoint of the difference from the first embodiment.
  • the number of controls of the horizontal scanning line group 15 is different, but other than that, the configuration is the same.
  • the former pixel dynamic range is attenuated to match the latter circuit dynamic range. It is valid.
  • FIG. 2 shows a Bayer configuration composed of RGB
  • FIG. 65A is a circuit configuration of the vertical 2 pixels and 1 cell
  • FIG. 65B is a circuit configuration of the vertical 4 pixels and 1 cell.
  • the control lines are all the same.
  • 65A and 65B are diagrams showing a circuit example of the pixel circuit 3 according to the fifth embodiment. From the first embodiment, the overflow gate OF2, the storage capacitance element C2, and the storage transfer transistor TGC2 are deleted.
  • the horizontal scanning line group 15 includes a read control line ⁇ TGC2 and an overflow control line ⁇ OF2.
  • the overflow gate OF1 is an overflow gate / switch transistor that turns on and off according to the read control signal ⁇ OF1. When the read control signal ⁇ OF1 is at a high level, the overflow gate OF1 transfers the signal charge photoelectrically converted by the photodiode PD to the storage capacitance element C1 via the overflow gate OF1.
  • the storage capacitance element C1 can be poured by adjusting the control voltage of the overflow gate OF1. Alternatively, transfer is performed when the potential exceeds a preset value.
  • the gain control transistor GC2 electrically disconnects or connects the floating diffusion layer FD2 having a vertical 2-pixel 1-cell structure in response to the gain control signal ⁇ GC2. As a result, the signal charge in the floating diffusion layer FD2 is changed to a conversion gain that converts it into a voltage. That is, in the transfer of the signal charge from the photodiode PD to the floating diffusion layer FD2, if the gain control transistor GC2 is turned on, the conversion gain of the floating diffusion layer FD can be further lowered.
  • the electric charge in the adjacent row that is, the transfer of the electric charge through the storage transfer transistor TGC1 and the storage transfer transistor TGC3 can be turned ON / OFF, and the charge can be redistributed.
  • FIG. 66 shows the reading order of several frames in the fifth embodiment.
  • FIG. 67 shows the CDS order of 1H, which is HCG (R: reset component) ⁇ HCG (S: signal component) ⁇ LCG (S: signal component) ⁇ LCG (R: reset component).
  • 68A and 68B are the basic changes of FIG. 9 to this CDS order.
  • the pixel reset noise is canceled in the transition from HCG (R: reset component) to HCG (S: signal component).
  • the DC offset reset coupling
  • the pixel reset noise cannot be canceled and remains as kTC noise. Will be done.
  • the kTC noise in this Short exposure appears on the low signal side.
  • the kTC noise is represented by ⁇ (kTC) in terms of the amount of electric charge. It must be set to be sufficiently lower than the signal level. As described above, at the boundary between Short exposure (high illuminance) and Long exposure (low illuminance), it is necessary to make the latter SN sufficiently better than the former SN.
  • 68A and 68B are time charts in which the main part is enlarged in a 1V period (1 vertical synchronization period) showing an operation example of pixel reading with gain control according to the fifth embodiment.
  • T * in FIGS. 68A and 68B indicates the event No. in FIG.
  • E * indicates the event numbers of FIGS. 69A, 69B, and 69C.
  • timing is not limited to FIGS. 68A and 68B as long as the same effect as that of the present embodiment can be obtained.
  • the charges mixed in FD1 and FD2 are not separated by GC2 ⁇ N> as in the first and second embodiments, and GC2 ⁇ N> is the same as GC1 ⁇ N>. May be turned on.
  • the gain GC1 that converts the signal charge in the floating diffusion layer FD1 into a voltage can be switched between a high gain and a low gain according to the on and off of the gain control transistor GC1.
  • the period from HCG (R: reset component) to HCG (S: signal component) shows the operation of reading the signal charge from the photodiode PD to the floating diffusion layer FD1 in a state where the conversion gain of the floating diffusion layer FD1 is high.
  • LCG (S: signal component) ⁇ LCG (R: reset component) is an operation of reading a signal charge from the storage capacitance element C1 and the storage capacitance element C2 to the floating diffusion layer FD2 in a state where the conversion gain of the floating diffusion layer FD2 is low. Is shown.
  • the gain control transistor GC2 is mixed / separated in order to redistribute the pixel signal in the ⁇ N> row and the pixel signal in the ⁇ N-1> row (detailed explanation of the potential diagram will be described later).
  • FIG. 70A, 70B and 70C show the concept of pixel mixing.
  • FIG. 70A is an explanatory diagram showing the concept of pixel mixing.
  • 70B and 70C are diagrams for explaining each point of FIG. 70A.
  • FIG. 71 is an explanatory diagram of the scanning period of FIG. 70A. A detailed description of the potential diagram will be described below.
  • the charge overflowing from the photodiode PD is accumulated at C1 ⁇ N>, and the accumulated charge C1 increases as the exposure time increases ((1) in the figure). If there are enough capacitive elements to store electric charge, it can receive 100 kLux, and the dynamic range is satisfactory.
  • the feature of this embodiment is that the capacitance area is reduced by driving the storage capacitance element to use the capacitance of the adjacent row from which the electric charge has already been discharged.
  • the exposure method of the present embodiment is continuous exposure (PD). Because it is a storage capacity element), it is possible to capture the LED light reliably.
  • FIGS. 72 and 73 show the timing of charge accumulation in the photodiode PD and the storage capacitance element C1.
  • the photodiode PD continues to be exposed during the 1V period (1 vertical synchronization period), and the amount of charge is Q0.
  • the storage capacitance element C1 ⁇ N> that receives the electric charge overflowing from the photodiode PD continues to be exposed during the 1V period (1 vertical synchronization period), and the amount of electric charge is Q1. Further, since the exposure is completely performed during the period of 1 V, it is possible to capture the LED light.
  • the feature of this embodiment is that the two frames of the Long frame (low illuminance frame) and the Short frame (high illuminance frame) that synthesize WDR are exposed at exactly the same timing, and the same pixels are completely used. Therefore, false color, coloring, and blurring do not occur.
  • 19A and 74 show an outline of the WDR synthesis method.
  • the WDR is synthesized with the Long exposure (low illuminance) as the signal charge of Q0 and the Short exposure (high illuminance) as the signal charge of (Q0 + Q1) / M.
  • FIGS. 74 [1] [2] [3] [4] indicates the product of illuminance and exposure time, illuminance for a certain period of time, or exposure time at a constant illuminance.
  • [1] indicates the charge accumulation level.
  • [2] indicates the FD potential.
  • [3] shows the value after AD conversion.
  • [4] indicates SN.
  • FIG. 75 shows the deterioration of SN due to the attenuation ratio M of short exposure (high illuminance). Since the SN is determined by the shot noise, for example, if the attenuation ratio M is doubled, the SN at the boundary will decrease by 3 dB.
  • the capacitance ratio of the storage capacitance element (C1) and the storage capacitance element (C2) can be set by an arbitrary attenuation ratio M, but the deterioration of SN at the boundary at the time of synthesis after WDR is an index.
  • FIG. 76 shows the signal charge amount and FD potential of the first Read1 and the second Read2.
  • FIG. 77 is a composite of the first Read1 as a WDR Long frame (low-light frame) and the second Read2 as a WDR Short frame (high-light frame).
  • the SN of the connecting portion of the frame is 26 dB or more, and the dynamic range is 120 dB or more.
  • FIGS. 19A or 19B The details of the WDR synthesis circuit 76 constituting the signal processing unit 70 are shown in FIGS. 19A or 19B.
  • the pixel signal (Long) of the first low-light frame and the pixel signal (Short) of the second high-light frame are combined.
  • WDR function wide dynamic range function
  • the pixel signal (Long frame) of the first low-light frame is set to have a high intra-pixel gain
  • the pixel signal (Short frame) of the second high-light frame is set to have a low intra-pixel gain to improve noise in low light. And expand the dynamic range in high light.
  • E1 is a reset of the FD1 and discharges the electric charge of the PD section by turning on the reset transistor RS ⁇ N>, the transfer transistor TG ⁇ N>, and the gain control transistor GC1 ⁇ N>.
  • E2 is the start of exposure in the period A, and turns off the reset transistor RS ⁇ N>, the transfer transistor TG ⁇ N>, and the gain control transistor GC1 ⁇ N>.
  • E3 is the charge accumulation in the period A, the signal charge Q0 is accumulated in the photodiode PD, and the accumulation Q1 is further accumulated in the storage capacitance element C1 ⁇ N>.
  • E9 is a reset of the FD1 and discharges the electric charge of the FD1 part by turning on the reset transistor RS ⁇ N> and the gain control transistor GC1 ⁇ N>.
  • E10 is a reset of HCG, and the reset transistor RS ⁇ N> and the gain control transistor GC1 ⁇ N> are turned off to enter the HCG state.
  • E11 transfers the electric charge of the photodiode PD to the FD1 unit by turning on the transfer transistor TG ⁇ N>.
  • E12 reads out the charge Q0 of the photodiode PD accumulated in the FD1 portion by turning off the transfer transistor TG ⁇ N> (HCG signal).
  • E13 reads the charge Q1 of the storage transfer transistor C1 ⁇ N> into Q0 of the FD1 unit, turns on GC2 ⁇ N>, averages it with C1 ⁇ N-1>, and redistributes the charge.
  • the LCG signal is attenuated as (Q0 + Q1) / M.
  • the charge amount (Q0 + Q1) / M of the storage transfer transistor C1 ⁇ N> is read (LCG signal).
  • the attenuation ratio M (C1 ⁇ N> + C1 ⁇ N-1) / C1 ⁇ N>.
  • the problem with the overflow of electric charge overflowing from the photodiode PD is color mixing and linearity deviation due to leakage to other elements. Therefore, the height of the potential barrier at each overflow needs to be as follows. That is, the electric charge overflowing from the photodiode PD flows in the order of overflow gate OF1, 2 ⁇ transfer transistor TG, storage transfer transistor TGC1, 2 ⁇ separation layer.
  • the voltage of the overflow gate manufacturing variations occur and the saturation level tends to vary. Therefore, in particular, it is desirable that the voltages of the overflow gate OF1 and the overflow gate OF2 be trimmed before shipment to suppress saturation variation.
  • the image pickup device provided in the present embodiment includes one or more solid-state image pickup devices 100 according to the above-described first to fifth embodiments. The details will be described below.
  • the view system of FIG. 78 is a block diagram showing a configuration example of the imaging device according to the sixth embodiment.
  • the image pickup device in the figure is provided with a CIS (CMOS Image Sensor) 91, an ISP (Image Signal Processor) 92, and a monitor 9, and is, for example, a digital camera or a smartphone camera.
  • CIS91 is the solid-state image sensor 100 shown in each embodiment.
  • the ISP 92 receives an image signal from the CIS 91 and performs image processing such as enlargement / reduction, compression coding, and decoding of the image.
  • the monitor 93 is a monitor for user confirmation at the time of imaging.
  • CIS91 and ISP92 may be one-chip SoC (System on Chip) 90 or different chips.
  • SoC System on Chip
  • the signal processing unit 70 may be provided in the CIS 91 or the CIS 92. Further, a part of the signal processing unit 70 may be realized by software instead of a circuit.
  • the ADAS (advanced driver assistance system) and the sensing system in automatic driving of FIG. 79 are block diagrams showing other configuration examples of the imaging device according to the sixth embodiment.
  • the image pickup device shown in the figure includes a CIS (CMOS Image Sensor) 91, an ISP (Image Signal Processor) 92, a sensor 94, a sensor ECU (Electronic Control Unit) 95, a warning unit 96, and a control unit 97. It is a camera system to be installed.
  • CIS91 and ISP92 are the same as the signal processing unit 70.
  • the sensor 94 is, for example, a radar sensor for distance measurement and a lidar (Light Detection and Ringing) sensor for distance measurement.
  • the sensor ECU 95 controls the warning unit 96 and the control unit 97 that have received the signals from the ISP 92 and the sensor 94.
  • the warning unit 96 is, for example, various status indicator lights or warning lights in an instrument panel of an automobile.
  • the control unit 97 controls, for example, an actuator that moves a steering wheel, a brake, or the like of an automobile.
  • the imaging device of FIG. 1 is connected to a monitor in the view system and supports sensing systems such as ADAS (Advanced Driver Assistance System) and automatic driving.
  • sensing systems such as ADAS (Advanced Driver Assistance System) and automatic driving.
  • the sensor ECU In the sensing system, the sensor ECU is used. Warnings or controls (steering, braking, etc.) may be implemented.
  • FIG. 80 is a diagram showing an example of mounting the image pickup device according to the sixth embodiment on the automobile M1.
  • FIG. 81 is a diagram showing an example of an imaging range in the mounting example of FIG. 80 according to the sixth embodiment.
  • the mounting location D1 is a front portion of the automobile M1.
  • the mounting location D2 is the left side portion of the vehicle body of the automobile M1.
  • the mounting location D3 is the right side portion of the vehicle body of the automobile M1.
  • the mounting location D4 is the left door mirror.
  • the mounting location D5 is a right door mirror.
  • the mounting location D6 is a rearview mirror.
  • the mounting location D7 is a rear central portion of the automobile M1.
  • the mounting location D8 is the rear left side portion of the automobile M1.
  • the mounting location D9 is a rear right portion of the automobile M1.
  • the imaging ranges S1 to S9 shown in FIG. 81 correspond to the imaging cameras at the mounting locations D1 to D9.
  • the image pickup device as a view camera or a sensing camera may cover the front, surround, side, rear, and intelligent rear of a transportation device (vehicle, automobile) according to the target range of imaging. It can be in the mounting position.
  • the imaging device includes the imaging device shown in FIG. 1, and is one of a view system, an ADAS (advanced driver assistance system) sensing system, and an automatic driving sensing system. Configure the system.
  • ADAS advanced driver assistance system
  • the image pickup device may be mounted on one or more of the front side, the left side, the right side, and the rearview mirror of the transportation device.
  • the distance measuring devices include a photodiode PD that generates a signal charge according to the amount of light received, an overflow element group that accumulates the signal charge overflowing in the photodiode PD, and a photo.
  • the floating diffusion layer FD that selectively holds the signal charge transferred from the diode PD and the signal charge transferred from the overflow element group is provided, and the overflow element group includes overflow elements OF1 to OFm and a storage capacity element C1.
  • ⁇ Cm is one set, and it is composed of m sets (m ⁇ 2) connected in series in stages.
  • the overflow elements OF1 to OFm are the signal charge overflowing with the photodiode PD or the storage capacitance elements C1 to C in the previous stage.
  • the signal charge of (m-1) is transferred to the storage capacitance elements C1 to Cm in the same set as the overflow element.
  • the signal charges accumulated in the storage capacitance elements C1 to Cm are attenuated by charge redistribution using the storage capacitance elements C1 to Cm during the exposure time, after the end of the exposure time, or after the end of the exposure time. May be done.
  • the signal charge is used to generate a low-light frame and a high-light frame having different exposure brightness for the wide dynamic range function (WDR function), and the signal charge of the photodiode PD is used for the low-light frame.
  • WDR function wide dynamic range function
  • the signal charge of the photodiode PD is used for the low-light frame.
  • Is used, for a high-light frame it is used for the signal charge attenuated by the charge redistribution, and the pixel signals of the same coordinates of the low-light frame and the high-light frame are each signal from the same pixel. It is a charge and may have the same exposure time.
  • 1V (1 vertical scanning period) is divided into a first exposure period A and a second exposure period B, and during the first exposure period A, the signal charge overflowing from the photodiode PD is accumulated in the eleventh. It is stored in the capacitance element C (m-1), and after the first exposure period A, the signal charge of the twelfth storage capacitance element Cm is recharged with the eleventh storage capacitance element C (m-1). It is retained as the distributed signal charge, the signal charge of the eleventh storage capacitance element C (m-1) is discharged, and during the second exposure period B, the signal charge overflowing from the photodiode PD is stored in the eleventh storage.
  • the eleventh storage capacity element C (m-1) is the storage capacity element C (m-1) immediately before the final stage, and the twelfth storage capacity element Cm is the storage capacity element Cm in the final stage.
  • the thirteenth storage capacity element Cm may be the storage capacity element Cm of the final stage in the adjacent pixels in the adjacent row.
  • one vertical scanning period is divided into a first exposure period A, a second exposure period B, and a third exposure period C, and during the first exposure period A, the signal charge overflowing from the photodiode PD is charged.
  • the 21st storage capacity element Cm-1 and the 22nd storage capacity element Cm retain the signal charge while redistributing and attenuating the charge, and after the first exposure period A, the 21st storage capacity element Cm.
  • the signal charge of -1 is discharged, and the signal charge overflowing from the photodiode PD is stored in the 21st storage capacitance element Cm-1 during the second exposure period B, and after the second exposure period B, the second exposure period B is performed.
  • the storage capacity element Cm of the 22 holds the signal charge attenuated by redistributing the charge with the 21st storage capacity element Cm-1, discharges the signal charge of the 21st storage capacity element Cm-1, and is the third.
  • the signal charge overflowing from the photodiode PD is further accumulated in the 21st storage capacity element Cm-1, and after the third exposure period C, the signal charge of the 21st storage capacity element Cm-1.
  • the signal charge, the photodiode PD signal, and the storage capacitance element Cm-1 in the 23rd adjacent row hold the signal charge that has been redistributed and attenuated, and then the signal of the 21st storage capacitance element Cm-1.
  • the charge and the signal charge of the 22nd storage capacitance element Cm may be mixed in the floating diffusion layer and read out.
  • the 21st storage capacity element C (m-1) is the storage capacity element C (m-1) one stage before the final stage
  • the 22nd storage capacity element Cm is the storage capacity element Cm in the final stage.
  • the 23rd storage capacity element Cm may be the storage capacity element C (m-1) in the previous stage of the final stage in the adjacent pixels in the adjacent row.
  • an exposure period A having the same length as one vertical scanning period is set, and the signal charge overflowing from the photodiode PD is accumulated in the 31st storage capacitance element Cm during the exposure period A, and after the exposure period A, it is accumulated.
  • the photodiode PD signal and the signal charge stored in the 31st storage capacitance element Cm are redistributed and attenuated with the storage capacitance element Cm in the 32nd adjacent row to retain the signal charge and mixed in the floating diffusion layer. You may read it out.
  • the 31st storage capacity element Cm may be the final stage storage capacity element Cm
  • the 32nd storage capacity element Cm may be the final stage storage capacity element Cm in the adjacent pixel in the adjacent row. ..
  • the solid-state imaging device 100 has a pixel array in which pixel cells including a plurality of unit pixels are arranged, and the unit pixels include a photodiode PD, an overflow element group, a first transfer transistor TG, and a capacitive element. It has C0, a first storage transfer transistor TGC1, a second storage transfer transistor TGC2, and a floating diffusion layer FD, and the floating diffusion layer includes a first floating region FD1 and a second floating region FD2.
  • the signal charge of the photodiode PD is transferred to the first floating region FD1 having the capacitance element C0 through the first transfer transistor TG, and the signal charge of the photodiode PD is transferred to the storage capacitance element C1 of the first stage through the overflow element OF1 of the first stage. Then, the signal charge of the first-stage storage capacitance element C1 is transferred to the second floating region FD2 through the first storage transfer transistor TGC1, and the signal charge of the first-stage storage capacitance element C1 is 2 through the second-stage overflow element OF2.
  • the signal charge of the storage capacity element C2 of the second stage is transferred to the second floating region FD2 through the transfer transistor TGC2 for the second stage, and the pixel cell is transferred to the first floating region.
  • the gain control transistor GC1 that controls whether or not the FD1 and the second floating region FD2 are connected may be provided.
  • the unit pixel further includes a third-stage storage transfer transistor TGC3, and the signal charge of the second-stage storage capacity element C2 is transferred to the third-stage storage capacity element C3 through the second-stage overflow element OF2. Then, the signal charge of the third-stage storage capacitance element C3 may be transferred to the second floating region FD2 through the third storage transfer transistor TGC3.
  • the pixel cell may not have the second storage transfer transistor TGC2, and the second-stage overflow element OF2 may have the characteristics of a bidirectional switch.
  • the pixel cell may not have the third storage transfer transistor TGC3, and the third-stage overflow element OF3 may have the characteristics of a bidirectional switch.
  • the configuration may be such that the second-stage storage capacitance element C2, the second storage transfer transistor TGC2, and the second-stage overflow element OF2 are deleted.
  • the pixel cell has a reset transistor RS, an amplification transistor SF, and a selection transistor SEL, and a plurality of unit pixels included in the pixel cell share a reset transistor RS, an amplification transistor SF, and a selection transistor SEL, and a plurality of unit pixels.
  • the floating diffusion layer of a unit pixel may be connected by a gain control transistor GC2.
  • one end (voltage application side) of the storage capacitance element is set to an intermediate potential between the pixel power supply and GND, and the maximum positive voltage difference is applied by connecting to the pixel power supply at the time of shuttering, and during exposure,
  • the voltage at the other end (signal charge storage side) of the storage capacitance element may be configured to be able to decrease from the pixel voltage to the maximum negative voltage difference with the exposure time.
  • the dynamic range of the signal is increased and the voltage at the other end (signal charge storage side) of the storage capacitance element is lowered, the dark current characteristic of the pixel can be improved.
  • one end of the storage capacity element may be made of polysilicon.
  • the gain control element (GC2) is provided every two rows, and when the pixel cell has a vertical 4-pixel 1-cell structure, the gain control element (GC2) is provided every four rows. It may have GC2).
  • the signal charge from the unit pixel is used to generate two frames, a low-light frame and a high-light frame for the wide dynamic range function (WDR function), and the high-light frame is the signal charge attenuated by charge redistribution.
  • WDR function wide dynamic range function
  • the pixel signals from the low-light frame and the high-light frame may have the same exposure time.
  • the signal from the unit pixel is used to generate three frames, a low-light frame, a medium-light frame, and a high-light frame for the wide dynamic range function (WDR function), and the high-light frame is attenuated by charge redistribution.
  • WDR function wide dynamic range function
  • the pixel signals from the low-light frame, the medium-light frame, and the high-light frame may have the same exposure time.
  • the reading order of the pixel signals for CDS is as follows: first, the reset component for the high-light frame (HGC-R), then the signal component for the high-light frame (HGC-S), and then.
  • the signal component for the low-light frame (LGC-S) may be followed by the reset component for the low-light frame (LGC-R).
  • the reading order of the pixel signals for CDS is the reset component (HGC-R) for the high-light frame, the signal component (HGC-S) for the high-light frame, and the medium-light frame.
  • the signal component (MGC-S), the signal component for the low-light frame (LGC-S), the reset component for the low-light frame (LGC-R), and the reset component for the medium-light frame (MGC-R) are in this order. You may.
  • the solid-state imaging device has a top chip and a bottom chip, the top chip is a back-illuminated image sensor, the bottom chip is equipped with a circuit element, and a capacitance element is placed on the uppermost layer on the wiring side.
  • the top chip and the bottom chip are bonded to each other on the wiring side, and the capacity element of the bottom chip may be used as the storage capacity element of the unit pixel of the top chip.
  • the solid-state image sensor 100 uses the photodiode PD that generates a signal charge according to the amount of light received, the storage capacitance element C1 that stores the signal charge that overflows in the photodiode PD, and the signal charge that overflows in the photodiode PD. It includes an overflow element OF1 transferred to the storage capacity element C1, a signal charge transferred from the photodiode PD, and a floating diffusion layer that selectively holds the signal charge transferred from the storage capacity element C1.
  • the image pickup device is an image pickup device provided with the above-mentioned solid-state image pickup device 100, and corresponds to at least one of a view system for transportation equipment, an ADAS (advanced driver assistance system) sensing system, and an automatic driving sensing system.
  • the imaging device is mounted on at least one of the front, surround, side, rear, and room mirrors of the transportation device.
  • the present disclosure is available for solid-state image sensors and image sensors.

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Abstract

固体撮装置は、フォトダイオード（ＰＤ）で溢れた信号電荷を蓄積するオーバーフロー素子群と、フォトダイオード（ＰＤ）から転送された信号電荷、および、オーバーフロー素子群から転送された信号電荷を選択的に保持する浮遊拡散層（ＦＤ）とを備え、オーバーフロー素子群は、オーバーフロー素子（ＯＦ１）と蓄積容量素子（Ｃ１）を１組とし、直列に段階的に接続されたｍ組（ｍ≧２）で構成され、オーバーフロー素子（ＯＦ１～ＯＦｍ）は、フォトダイオード（ＰＤ）で溢れた信号電荷または前段の蓄積容量素子（Ｃ１）の信号電荷を、当該オーバーフロー素子（ＯＦ１～ＯＦｍ）と同じ組内の蓄積容量素子（Ｃ１～Ｃｍ）に転送する。

Description

固体撮像装置、及びそれを用いる撮像装置
　　本発明は、固体撮像装置、及びそれを用いる撮像装置に関する。
　従来、固体撮像装置では、ダイナミックレンジを拡大するために、例えば、特許文献１に示すような方法提案されている。特許文献１の方法は、単一画素のみを有し、フォトダイオードからあふれる電荷を転送するオーバーフローゲートと、蓄積動作時に前記オーバーフローゲートによって転送された電荷を蓄積する蓄積容量素子とを備え、低照度信号と、高照度信号とを合成することにより、ダイナミックレンジを拡大している。
特許第４４９７３６６号公報
　しかしながら、この特許文献１の背景技術によれば、ダイナミックレンジ拡大とフリッカー抑制を両立ができないという課題がある。
　ここで、フリッカー抑制について、まず説明する。近年、ＬＥＤ光源（発光ダイオード光源）やＬＤ光源（レーザーダイオード光源）が普及している。これらの光源は、人の目には感知できない程度の速度で点灯と消灯を繰り返すダイナミック点灯を行うことが多い。言い換えれば、人の目には感知できない速度のフリッカーが生じている。例えば、ＬＥＤ光源は、照明器具の他に、信号機、車のヘッドライト、ストップランプなどに利用されている。
　ダイナミック点灯では人間の目には光源が常時点灯しているように見えるけれども、固体撮像装置にはフリッカーが影響する。固体撮像装置が、このような光源を撮像した場合、あるいは、このような光源を用いた照明環境で撮像した場合、光源が点灯している画像が得られる場合（あるいは明るい画像が得られる場合）と、光源が消灯している画像が得られる場合（あるいは暗い画像が得られる場合）とがある。つまり、撮像画像そのものにフリッカーが現れる現象が生じる。後者、つまり、光源が消灯している画像が得られる場合（あるいは暗い画像が得られる場合）は、撮像不良と言える。以下、このようなフリッカー起因の撮像不良を抑制することをフリッカー抑制と呼ぶ。
　特許文献１の構成によれば、ダイナミックレンジが不十分であるために、低照度時は露光時間を長くできるが、高照度時は露光時間を短くする必要がある。
　このため、高照度時は露光時間が短くなってしまい全てのフリッカー信号を捉えることができずフリッカー抑制ができないという課題がある。また、同様に、できるだけ均等に露光するために、露光時間を、１Ｖ期間（１垂直走査線期間）や１Ｈ期間（１水平走査線期間）の中で分散させるチョッピング方式であっても、やはり、全てのフリッカー信号を捉えることができずフリッカー抑制ができないという課題がある。
　逆に、露光時間を長くすれば、フリッカー信号を抑制はできるが、画素が飽和してしまうのでダイナミックレンジが狭くなり画質がつぶれてしまう。
　そこで本開示は、ダイナミックレンジの拡大とフリッカー現象の抑制とを両立する固体撮像装置および撮像装置を提供する。
　上記課題を解決するため本開示における固体撮像装置は、受光量に応じた信号電荷を発生するフォトダイオードと、前記フォトダイオードで溢れた信号電荷を蓄積するオーバーフロー素子群と、前記フォトダイオードから転送された信号電荷、および、前記オーバーフロー素子群から転送された信号電荷を選択的に保持する浮遊拡散層と、を備え、前記オーバーフロー素子群は、オーバーフロー素子と蓄積容量素子を１組とし、直列に段階的に接続されたｍ組（ｍ≧２）で構成され、前記オーバーフロー素子は、前記フォトダイオードで溢れた信号電荷または前段の蓄積容量素子の信号電荷を、当該オーバーフロー素子と同じ組内の蓄積容量素子に転送する。
　本開示の固体撮像装置および撮像装置によれば、ダイナミックレンジの拡大とフリッカー現象の抑制とを両立することができる。
図１は、実施の形態１に係る固体撮像装置の構成例を示す図である。 図２は、実施の形態１におけるＲＧＢに対応する画素からなるベイヤー配列における多画素１セル構造の例を示す説明図である。 図３Ａは、図２中の縦２画素１セル構造の回路構成例を示す図である。 図３Ｂは、図２中の縦４画素１セル構造の回路構成例を示す図である。 図４は、実施の形態１における固体撮像装置を積層裏面照射型イメージセンサとしての構成した例を示す図である。 図５Ａは、実施の形態１における図４の積層裏面照射型イメージセンサの画素断面構造の例を示す図である。 図５Ｂは、実施の形態２における固体撮像装置としての積層裏面照射型イメージセンサの画素断面構造の例を示す図である。 図６Ａは、露光時間に応じた蓄積容量素子の電位変化の例を示す図である。 図６Ｂは、露光時間に応じた蓄積容量素子の電位変化の他の例を示す図である。 図７Ａは、アナログゲインが０ｄＢのときの、露光時間に応じた蓄積容量素子のプラグ部の電位変化を示す図である。 図７Ｂは、アナログゲインが６ｄＢのときの、露光時間に応じた蓄積容量素子のプラグ部の電位変化を示す図である。 図７Ｃは、アナログゲインが１２ｄＢのときの、露光時間に応じた蓄積容量素子のプラグ部の電位変化を示す図である。 図８は、実施形態１の基本となる固体撮像装置のｎ回の露光動作に伴う信号読み出し動作例を示す数フレームのタイムチャートである。 図９は、実施形態１の基本となる固体撮像装置の１回の露光動作に伴う信号読み出し動作例を示す１Ｈ（１水平期間）のタイムチャートである。 図１０は、実施形態１での数フレームの読出し順を示す図である。 図１１は、１Ｈ期間内のＣＤＳにおける画素信号の読出し順序を示す図である。 図１２は、実施の形態１に係るゲイン制御を伴う画素読み出しの動作例を示すタイムチャートである。 図１３は、実施の形態１に係る被写体照度とゲイン（ＳＮ比）との関係を示す図である。 図１４Ａは、図１２の主要ポイントでのポテンシャルを示す図である。 図１４Ｂは、図１２の主要ポイントでのポテンシャルを示す図である。 図１４Ｃは、図１２の主要ポイントでのポテンシャルを示す図である。 図１５Ａは、画素混合の概念を示す説明図である。 図１５Ｂは、図１５Ａの各ポイントを説明するための図である。 図１５Ｃは、図１５Ａの各ポイントを説明するための図である。 図１６は、図１５Ａの走査期間の説明図である。 図１７は、フォトダイオードと蓄積容量素子の電荷の蓄積に関するタイミングを示す図である。 図１８は、フォトダイオードと蓄積容量素子の電荷の蓄積に関するタイミングを示す図である。 図１９Ａは、２フレームを用いたＷＤＲ合成をする信号処理部の構成例を示す図である。 図１９Ｂは、２フレームを用いたＷＤＲ合成をする信号処理部の構成例を示す図である。 図２０は、照度と露光時間の積に対する、［１］電荷蓄積レベル、［２］ＦＤ電位、［３］ＡＤ変換後の値、［４］ＳＮを示す図である。 図２１は、露光（高照度）の減衰比に伴うＳＮの劣化を示す図である。 図２２は、低照度フレームを読み出すための１回目のＲｅａｄ１、高照度フレームを読み出すための２回目のＲｅａｄ２の信号電荷量とＦＤ電位を表す図である。 図２３は、本実施形態による効果、つまり、蓄積容量素子の小面積化とダイナミックレンジの拡大の効果を示す図である。 図２４Ａは、実施の形態２に係る縦２画素１セル構造の回路構成例を示す図である。 図２４Ｂは、実施の形態２に係る縦４画素１セル構造の回路構成例を示す図である。 図２５は、実施形態２での数フレームの読出し順を示す図である。 図２６は、１Ｈ期間内のＣＤＳにおける画素信号の読出し順序を示す図である。 図２７は、実施の形態２に係るゲイン制御を伴う画素読み出しの動作例を示すタイムチャートである。 図２８Ａは、図２７の主要ポイントでのポテンシャルを示す図である。 図２８Ｂは、図２７の主要ポイントでのポテンシャルを示す図（続き）である。 図２８Ｃは、図２７の主要ポイントでのポテンシャルを示す図（続き）である。 図２９Ａは、画素混合の概念を示す説明図である。 図２９Ｂは、図２９Ａの各ポイントを説明するための図である。 図３０は、図２９Ａの走査期間の説明図である。 図３１は、フォトダイオードと蓄積容量素子の電荷の蓄積に関するタイミングを示す図である。 図３２は、フォトダイオードと蓄積容量素子の電荷の蓄積に関するタイミングを示す図である。 図３３は、照度と露光時間の積に対する、［１］電荷蓄積レベル、［２］ＦＤ電位、［３］ＡＤ変換後の値、［４］ＳＮを示す図である。 図３４は、露光（高照度）の減衰比に伴うＳＮの劣化を示す図である。 図３５は、低照度フレームを読み出すための１回目のＲｅａｄ１、中照度フレームを読み出すための２回目のＲｅａｄ２、高照度フレームを読み出すための３回目のＲｅａｄ３の信号電荷量とＦＤ電位を表す図である。 図３６は、実施の形態２に係る被写体照度とゲイン（ＳＮ比）との関係を示す図である。 図３７は、本実施形態による効果、つまり、蓄積容量素子の小面積化とダイナミックレンジの拡大の効果を示す図である。 図３８Ａは、実施の形態３に係る縦２画素１セル構造の回路構成例を示す図である。 図３８Ｂは、実施の形態３に係る縦４画素１セル構造の回路構成例を示す図である。 図３９は、実施の形態３に係る１Ｈ期間内のＣＤＳにおける画素信号の読出し順序を示す図である。 図４０Ａは、実施の形態３に係るゲイン制御を伴う画素読み出しの動作例を示すタイムチャートである。 図４０Ｂは、実施の形態３に係るゲイン制御を伴う画素読み出しの動作例を示すタイムチャート（続き）である。 図４１Ａは、画素混合の概念を示す説明図である。 図４１Ｂは、図４１Ａの各ポイントを説明するための図である。 図４１Ｃは、図４１Ａの各ポイントを説明するための図である。 図４２Ａは、図４０Ａおよび図４０Ｂの主要ポイントでのポテンシャルを示す図である。 図４２Ｂは、図４０Ａおよび図４０Ｂの主要ポイントでのポテンシャルを示す図（続き）である。 図４２Ｃは、図４０Ａおよび図４０Ｂの主要ポイントでのポテンシャルを示す図（続き）である。 図４２Ｄは、図４０Ａおよび図４０Ｂの主要ポイントでのポテンシャルを示す図（続き）である。 図４２Ｅは、図４０Ａおよび図４０Ｂの主要ポイントでのポテンシャルを示す図（続き）である。 図４３は、図４１Ａの走査期間の説明図である。 図４４は、フォトダイオードと蓄積容量素子の電荷の蓄積に関するタイミングを示す図である。 図４５は、フォトダイオードと蓄積容量素子の電荷の蓄積に関するタイミングを示す図である。 図４６は、照度と露光時間の積に対する、［１］電荷蓄積レベル、［２］ＦＤ電位、［３］ＡＤ変換後の値、［４］ＳＮを示す図である。 図４７は、露光（高照度）の減衰比に伴うＳＮの劣化を示す図である。 図４８は、低照度フレームを読み出すための１回目のＲｅａｄ１、高照度フレームを読み出すための２回目のＲｅａｄ２の信号電荷量とＦＤ電位を表す図である。 図４９は、実施の形態３に係る被写体照度とゲイン（ＳＮ比）との関係を示す図である。 図５０は、本実施形態による効果、つまり、蓄積容量素子の小面積化とダイナミックレンジの拡大の効果を示す図である。 図５１Ａは、実施の形態４に係る縦２画素１セル構造の回路構成例を示す図である。 図５１Ｂは、実施の形態４に係る縦４画素１セル構造の回路構成例を示す図である。 図５２は、実施形態４での数フレームの読出し順を示す図である。 図５３は、１Ｈ期間内のＣＤＳにおける画素信号の読出し順序を示す図である。 図５４Ａは、実施の形態４に係るゲイン制御を伴う画素読み出しの動作例を示すタイムチャートである。 図５４Ｂは、実施の形態４に係るゲイン制御を伴う画素読み出しの動作例を示すタイムチャート（続き）である。 図５５Ａは、図５４Ａおよび図５４Ｂの主要ポイントでのポテンシャルを示す図である。 図５５Ｂは、図５４Ａおよび図５４Ｂの主要ポイントでのポテンシャルを示す図（続き）である。 図５５Ｃは、図５４Ａおよび図５４Ｂの主要ポイントでのポテンシャルを示す図（続き）である。 図５５Ｄは、図５４Ａおよび図５４Ｂの主要ポイントでのポテンシャルを示す図（続き）である。 図５５Ｅは、図５４Ａおよび図５４Ｂの主要ポイントでのポテンシャルを示す図（続き）である。 図５６Ａは、画素混合の概念を示す説明図である。 図５６Ｂは、図５６Ａの各ポイントを説明するための図である。 図５６Ｃは、図５６Ａの各ポイントを説明するための図である。 図５７は、図５６Ａの走査期間の説明図である。 図５８は、フォトダイオードと蓄積容量素子の電荷の蓄積に関するタイミングを示す図である。 図５９は、フォトダイオードと蓄積容量素子の電荷の蓄積に関するタイミングを示す図である。 図６０は、照度と露光時間の積に対する、［１］電荷蓄積レベル、［２］ＦＤ電位、［３］ＡＤ変換後の値、［４］ＳＮを示す図である。 図６１は、露光（高照度）の減衰比に伴うＳＮの劣化を示す図である。 図６２は、低照度フレームを読み出すための１回目のＲｅａｄ１、中照度フレームを読み出すための２回目のＲｅａｄ２、高照度フレームを読み出すための３回目のＲｅａｄ３の信号電荷量とＦＤ電位を表す図である。 図６３は、実施の形態４に係る被写体照度とゲイン（ＳＮ比）との関係を示す図である。 図６４は、本実施形態による効果、つまり、蓄積容量素子の小面積化とダイナミックレンジの拡大の効果を示す図である。 図６５Ａは、実施の形態５に係る縦２画素１セル構造の回路構成例を示す図である。 図６５Ｂは、実施の形態５に係る縦４画素１セル構造の回路構成例を示す図である。 図６６は、実施形態５での数フレームの読出し順を示す図である。 図６７は、１Ｈ期間内のＣＤＳにおける画素信号の読出し順序を示す図である。 図６８Ａは、実施の形態５に係るゲイン制御を伴う画素読み出しの動作例を示すタイムチャートである。 図６８Ｂは、実施の形態５に係るゲイン制御を伴う画素読み出しの動作例を示すタイムチャート（続き）である。 図６９Ａは、図６８Ａおよび図６８Ｂの主要ポイントでのポテンシャルを示す図である。 図６９Ｂは、図６８Ａおよび図６８Ｂの主要ポイントでのポテンシャルを示す図（続き）である。 図６９Ｃは、図６８Ａおよび図６８Ｂの主要ポイントでのポテンシャルを示す図（続き）である。 図７０Ａは、画素混合の概念を示す説明図である。 図７０Ｂは、図７０Ａの各ポイントを説明するための図である。 図７０Ｃは、図７０Ａの各ポイントを説明するための図である。 図７１は、図７０Ａの走査期間の説明図である。 図７２は、フォトダイオードと蓄積容量素子の電荷の蓄積に関するタイミングを示す図である。 図７３は、フォトダイオードと蓄積容量素子の電荷の蓄積に関するタイミングを示す図である。 図７４は、照度と露光時間の積に対する、［１］電荷蓄積レベル、［２］ＦＤ電位、［３］ＡＤ変換後の値、［４］ＳＮを示す図である。 図７５は、露光（高照度）の減衰比に伴うＳＮの劣化を示す図である。 図７６は、低照度フレームを読み出すための１回目のＲｅａｄ１、高照度フレームを読み出すための２回目のＲｅａｄ２の信号電荷量とＦＤ電位を表す図である。 図７７は、実施の形態５に係る被写体照度とゲイン（ＳＮ比）との関係を示す図である。 図７８は、実施の形態６に係る撮像装置の構成例を示す図である。 図７９は、実施の形態６に係る撮像装置の他の構成例を示す図である。 図８０は、実施の形態６に係る撮像装置の自動車への搭載例を示す図である。 図８１は、実施の形態６に係る図８０の搭載例における撮像範囲の一例を示す図である。 図８２は、ＬＥＤフリッカーの説明図である。
　（本開示に至った経緯）
　まず、背景技術で述べた課題について、図８２を用いて説明する。
　図８２は、ＬＥＤフリッカーの説明図である。同図の横軸は、フリッカーの周波数、つまり、ＬＥＤの点灯と消灯とを１周期とする周波数を示す。縦軸は、フリッカーのデューティ、つまり、点灯と消灯の周期のうちの点灯の割合を示す。例えば、信号機のフリッカー周波数は９０Ｈｚ程度であり、車のヘッドライトのフリッカー周波数は１０００Ｈｚ程度である。
　このとき、１つ目の課題は、ＬＥＤ光（点灯と消灯を繰り返す発光、パルス光）の取りこぼし（課題１）である。原因は、特に明時で露光時間が短いとき、ローリングシャッターによる露光タイミングとＬＥＤ点灯タイミングとの不一致である（原因１）。
　２つ目の課題は、画素飽和（課題２）である。原因は、ＬＥＤフリッカーのＤｕｔｙが大きい場合や露光時間が長い場合に、画素が飽和レベルに達してしまい、ホワイトバランスが崩れてしまう（原因２）。
　これらの（課題１）と（課題２）に対する対策は、飽和／感度比の高くなるように画素の飽和レベルを高くしてダイナミックレンジを拡大することである。
　これにより、輸送機器（一例として、自動車）を固体撮像装置により撮像するとき、フリッカー抑制とワイドダイナミックレンジ機能（ＷＤＲ機能）のパラメータを独立に設定することができ、両立することが可能になる。
　まず、オーバーフロー素子（ＯＦ１～ＯＦ（ｍ））と蓄積容量素子（Ｃ１～Ｃ（ｍ））を１組とし、直列に多段（ｍ≧２）で構成したオーバーフロー素子群を設ける。
　露光期間中に、フォトダイオードから溢れた電荷を、オーバーフロー素子を介して蓄積容量素子でうける。さらにこの蓄積容量素子から溢れた電荷を、オーバーフロー素子を介して蓄積容量素子でうける。そして、蓄積容量素子に蓄積された信号電荷を、露光期間中に電荷再分配して減衰させる。
　この実施の形態により、高感度画素で蓄積容量素子を小さく、言い換えれば、感度を犠牲にすることなく、飽和レベルを高くすることで実現可能である。
　このような方法によれば、例えば低照度時においては、高感度画素を使用することで、画素内ゲインを高くして、画素増幅トランジスタやアナログ回路で発生するノイズに対して、受光量に応じた電圧（画素信号）が大きくなるようにしてもよい。つまり、暗い被写体に対しては、ＳＮ（Ｓｉｇｎａｌ　ｔｏ　Ｎｏｉｓｅ　ｒａｔｉｏ）の高い高画質の画像の出力を可能にしている。
　一方、高照度時においては、飽和／感度比の高い高飽和画素を使用して、画素内ゲインを低くすることで、ダイナミックレンジを拡大し、長期間の露光時間を可能にしている。つまり、明るい被写体に対しては、被写体に応じた階調を正確に再現して白とびのない画像の出力を可能にし、さらに、フリッカーの抑制を可能にしている。
　そこで、本発明者らは、ダイナミックレンジ拡大とフリッカー抑制する技術として、飽和／感度比の高い高飽和画素を使用することにより、低照度時の高画質化と高照度時のダイナミックレンジ拡大とフリッカー抑制を両立する固体撮像装置等を想到するに至った。
　これによれば、わずかなフリッカー信号も取りこぼすこともなく、“完全”に全てのフリッカー信号を捉えることができる。
　さらに、ＷＤＲを合成するＬｏｎｇ露光、Ｍｉｄｄｌｅ露光、Ｓｈｏｒｔ露光の３フレームは完全同一タイミングで完全同一画素であるから、偽色や着色やブレは発生しなくなる。
　ここで、従来までは、Ｌｏｎｇ露光は露光時間を長くした低照度用、Ｍｉｄｄｌｅ露光は露光時間を中くらいにした中照度用、Ｓｈｏｒｔ露光は露光時間を短くした高照度用であったが、本実施の形態では、全てのフレームで基本は同一の露光時間とする。つまり、Ｌｏｎｇ、Ｍｉｄｄｌｅ、Ｓｈｏｒｔの用語は、本明細書では露光時間の長さの違いを意味するものではない。このため、本書ではＬｏｎｇ露光は低照度用、Ｍｉｄｄｌｅ露光は中照度用、Ｓｈｏｒｔ露光は高照度用の露光であると定義とする。
　以下、本開示を実施するための形態に係る固体撮像装置を、図面を参照しながら説明する。
　一般に、高飽和画素を使用することは、非常に困難であるが、本実施の形態により、少ない蓄積容量素子で、飽和レベルの拡大を図ることができる。蓄積電荷は、Ｑ＝ＣＶ＝（εｄ／Ｓ）ｘ（ｄ／ｓ）で表され、蓄積電荷の拡大には、容量端子間の電圧振幅の拡大、また限られた画素セル内で容量面積を拡大するため３次元化や複数レイヤー化が必要になる。
　また、配線とシリコン基板の接続するためのコンタクトまたはプラグ部は暗時特性（暗電流、ノイズ、固定ザラ）の発生源になるため、特性への対策と信頼性の対策が必要になる。
　（実施の形態１）
　まず、本実施の形態に係る固体撮像装置の構成例について説明する。
　［１．１　固体撮像装置１００の構成例］
　図１は、実施の形態１に係る固体撮像装置１００の構成例を示すブロック図である。
　同図に示す固体撮像装置１００は、画素アレイ部１０、水平走査回路１２、垂直走査回路１４、複数の垂直信号線１９、タイミング制御部２０、カラム処理部２６、参照信号生成部２７、出力回路２８、および信号処理部７０を備える。また、固体撮像装置１００は、外部からマスタークロック信号の入力を受けるＭＣＬＫ端子、外部との間でコマンドまたはデータを送受信するためのＤＡＴＡ端子、外部へ映像データを送信するためのＤ１端子等を備え、これ以外にも電源電圧、グラウンド電圧が供給される端子類を備える。
　画素アレイ部１０は、行列状に配置された複数の画素回路３を有する。複数の画素回路３は、図１ではｎ行ｍ列に配置されている。各画素回路３は、高感度画素と蓄積容量素子とオーバーフロー素子を含む。なお、オーバーフロー素子は、オーバーフローゲートとも呼ぶ。
　水平走査回路１２は、複数のカラムＡＤ回路２５内のメモリ２５６を順に走査することにより、ＡＤ変換された画素信号を水平信号線１８に出力する。この走査は、カラムＡＤ回路２５の並び順と同じでよい。
　垂直走査回路１４は、画素アレイ部１０内の画素回路３の行毎に設けられた水平走査線群（行制御線群とも呼ぶ）１５を行単位に走査する。これにより、垂直走査回路１４は、画素回路３を行単位に選択し、選択した行に属する画素回路３から画素信号をｍ本の垂直信号線１９に同時に出力させる。水平走査線群１５は、画素回路３の行と同数設けられる。図１では、ｎ個の水平走査線群１５（図１ではＶ１、Ｖ２、・・・、Ｖｎ）が設けられている。水平走査線群１５のそれぞれは、リセット制御線φＲＳ、蓄積電荷用転送制御線φＴＧＣ１、φＴＧＣ２、φＴＧＣ３、ゲイン制御線φＧＣ１、φＧＣ２、選択制御線φＳＥＬ、オーバーフロー制御線φＯＦ１、φＯＦ２、φＯＦ３を含む。
　垂直信号線１９は、画素アレイ部１０内の画素回路３の列毎に設けられ、選択された行に属する画素回路３からの画素信号をカラムＡＤ回路２５に伝播する。複数の垂直信号線１９は、図１では垂直信号線Ｈ１～Ｈｍのｍ本からなる。複数のＡＤＣ入力線は、図１ではＡＤＣ入力線ＡＤＩＮ１～ＡＤＩＮｍのｍ本からなる。
　タイミング制御部２０は、種々の制御信号群を生成することにより、固体撮像装置１００の全体を制御する。種々の制御信号群には、制御信号群ＣＮ１、ＣＮ２、ＣＮ４、ＣＮ５、ＣＮ８、カウンタクロック信号ＣＫ０が含まれる。例えば、タイミング制御部２０は、端子を介してマスタークロックＭＣＬＫを受け取り、種々の内部クロックを生成し水平走査回路１２や垂直走査回路１４などを制御する。
　カラム処理部２６は、列毎に設けられたカラムＡＤ回路２５を備える。各カラムＡＤ回路２５は、垂直信号線１９からの画素信号をＡＤ変換する。
　カラムＡＤ回路２５のそれぞれは、電圧比較器２５２、カウンタ部２５４、およびメモリ２５６を備える。
　電圧比較器２５２は、垂直信号線１９からのアナログの画素信号と、参照信号生成部２７で生成される、ランプ波形（つまり三角波）を含む参照信号ＲＡＭＰとを比較し、例えば、前者が後者より大きくなった時に比較結果を示す出力信号を反転する。
　カウンタ部２５４は、参照信号ＲＡＭＰ中の三角波の変化開始から電圧比較器２５２の出力信号が反転するまでの時間をカウントする。反転するまでの時間は、アナログ画素信号の値に応じて定まるので、カウント値はデジタル化された画素信号の値になる。
　メモリ２５６は、カウンタ部２５４のカウント値つまりデジタルの画素信号を保持する。
　参照信号生成部２７は、三角波を含む参照信号ＲＡＭＰを生成し、各カラムＡＤ回路２５内の電圧比較器２５２のプラス入力端子に参照信号ＲＡＭＰを出力する。
　出力回路２８は、デジタルの画素信号を映像データ端子Ｄ１に出力する。
　信号処理部７０は、ＷＤＲ合成回路７６を有し、低照度信号、中照度信号、高照度信号を合成する。これにより、信号処理部７０は、ダイナミックレンジの拡大とフリッカー抑制との両立を図る。
　［１．２　画素回路の構成例］
　次に、画素回路３の構成例について説明する。
　図２は、実施の形態１におけるＲＧＢに対応する画素からなるベイヤー配列における多画素１セル構造の例を示す説明図である。図３Ａは、図２中の縦２画素１セル構造の回路構成例を示す図である。図３Ｂは、図２中の縦４画素１セル構造の回路構成例を示す図である。
　図３Ａ、図３Ｂは、実施の形態１に係る画素回路３の回路例を示す図である。同図の画素回路３は、フォトダイオードＰＤと、転送トランジスタＴＧと、オーバーフローゲートＯＦ１と、蓄積容量素子Ｃ１と、蓄積用転送トランジスタＴＧＣ１と、オーバーフローゲートＯＦ２と、蓄積容量素子Ｃ２と、蓄積用転送トランジスタＴＧＣ２と、浮遊拡散層ＦＤ１と、寄生容量Ｃ０と、浮遊拡散層ＦＤ２と、リセットトランジスタＲＳと、ゲイン制御トランジスタＧＣ１と、ゲイン制御トランジスタＧＣ２と、増幅トランジスタＳＦと、選択トランジスタＳＥＬとを備える。
　また、水平走査線群１５は、リセット制御線φＲＳ、読み出し制御線φＴＧ、φＴＧＣ１、φＴＧＣ２、ゲイン制御線φＧＣ１、φＧＣ２、選択制御線φＳＥＬ、オーバーフロー制御線φＯＦ１、オーバーフロー制御線φＯＦ２、を含む。
　フォトダイオードＰＤは、フォトダイオード等の光電変換素子であり、所定の感度で光電変換する、すなわち、受光量に応じた電荷を発生する。
　画素セルの微細化が進んだ際には、もしくは、ダイナミックレンジの拡大の際には、フォトダイオードＰＤの受光側とは反対側の配線層に、ＭＩＭ容量やＭＯＳ容量を設けて、フォトダイオードＰＤの開口面積を大きくすることにより実現できる。トレンチ容量をセル内に設けることも可能である。
　また、固体撮像装置１００は、積層裏面照射型イメージセンサとしても構成可能である。
　図４は実施の形態１における固体撮像装置を積層裏面照射型イメージセンサとしての構成した例を示す図である。図４のように、積層ＢＳＩ（Back Side Illumination：裏面照射）型ＣＩＳにして、画素チップ（トップチップ）の配線層側に蓄積容量素子を搭載し、ロジックチップ（ボトムチップ）の配線層側の最上層に蓄積容量素子を搭載し、この状態で貼り合わせた場合は、Ｐｉｘｃｅｌ－ｔｏ－Ｐｉｘｃｅｌでの接合になるが、画素エリアを拡大する必要はなく、チップ面積の増加は抑制できる。
　また、浮遊拡散層ＦＤに接続される容量Ｃ０は、フォトダイオードＰＤから転送される信号電荷（例えば電子）を保持し、保持する信号電荷を電圧に変換し、変換した電圧を増幅トランジスタＳＦのゲートに供給する。浮遊拡散層ＦＤの実質的な容量は、浮遊拡散層ＦＤそのものの容量だけでなく、増幅トランジスタＳＦのゲート容量、増幅トランジスタＳＦのゲート－ドレイン間容量、および、ゲイン制御トランジスタＧＣ１がオンのときのゲイン制御トランジスタＧＣ１のドレイン配線の浮遊容量を含む。
　転送トランジスタＴＧは、読み出し制御信号φＴＧに応じてオンおよびオフするスイッチトランジスタである。転送トランジスタＴＧは、読み出し制御信号φＴＲがハイレベルのときに、フォトダイオードＰＤが光電変換した信号電荷を浮遊拡散層ＦＤに転送する。
　オーバーフローゲートＯＦ１は、読み出し制御信号φＯＦ１に応じてオンおよびオフするオーバーフローゲート兼スイッチトランジスタである。オーバーフローゲートＯＦ１は、読み出し制御信号φＯＦ１がハイレベルのときに、フォトダイオードＰＤが光電変換した信号電荷を、オーバーフローゲートＯＦ１を介して、蓄積容量素子Ｃ１に転送される。
　蓄積容量素子Ｃ１には、フォトダイオードＰＤが光電変換した信号電荷が溢れた場合に、オーバーフローゲートＯＦ１の制御電圧を調整することにより転送される。または、予め設定した電位を超えた際に転送される。
　オーバーフローゲートＯＦ２は、読み出し制御信号φＯＦ２をＯＮ／ＯＦＦすることにより電荷再分配することが可能なオーバーフローゲート兼スイッチトランジスタとしても設計できる。オーバーフローゲートＯＦ２は、読み出し制御信号φＯＦ２がハイレベルのときに、フォトダイオードＰＤが光電変換した信号電荷を、オーバーフローゲートＯＦ２を介して、蓄積容量素子Ｃ２に転送する。
　蓄積容量素子Ｃ２は、蓄積容量素子Ｃ１が光電変換した信号電荷が溢れる場合に、オーバーフローゲートＯＦ２の制御電圧を調整することにより転送する。または、予め設定した電位を超えた際に転送する。
　なお、読み出し制御信号φＯＦ２をＯＮ／ＯＦＦすることにより電荷再分配したときのＣ２の電荷は、１／Ｍ倍に減衰する。減衰比Ｍは（Ｃ１＋Ｃ２）／Ｃ２で決まる。
　リセットトランジスタＲＳは、リセット制御信号φＲＳに応じてオンおよびオフするスイッチトランジスタである。リセットトランジスタＲＳは、リセット制御信号φＲＳがハイレベルのときに、ドレインに印加されている電源電圧をリセットレベルとして、ゲイン制御トランジスタＧＣ１を介して、浮遊拡散層ＦＤに設定する。つまり、リセットトランジスタＲＳは、リセット制御信号φＲＳがハイレベルのときに、浮遊拡散層ＦＤをリセットレベルにリセットする。
　ゲイン制御トランジスタＧＣ１は、ゲイン制御信号φＧＣ１に応じて、浮遊拡散層ＦＤ１と浮遊拡散層ＦＤ２とを電気的に切断または接続する。これにより、浮遊拡散層ＦＤ１における信号電荷を電圧に変換する変換ゲインに変更する。すなわち、フォトダイオードＰＤから浮遊拡散層ＦＤ１への信号電荷の転送において、ゲイン制御トランジスタＧＣ１をオフにすれば浮遊拡散層ＦＤの変換ゲインをより高くできる。
　ゲイン制御トランジスタＧＣ２は、ゲイン制御信号φＧＣ２に応じて、この縦２画素１セル構造の浮遊拡散層ＦＤ２を電気的に切断または接続する。これにより、浮遊拡散層ＦＤ２における信号電荷を電圧に変換する変換ゲインに変更する。すなわち、フォトダイオードＰＤから浮遊拡散層ＦＤ２への信号電荷の転送において、ゲイン制御トランジスタＧＣ２をオンすれば浮遊拡散層ＦＤの変換ゲインをより低くできる。
　そして、これにより、隣接行の電荷、すなわち、蓄積用転送トランジスタＴＧＣ１と蓄積用転送トランジスタＴＧＣ２を通した電荷の転送をＯＮ／ＯＦＦすることができ、電荷再分配が可能になる。
　増幅トランジスタＳＦは、垂直信号線１９に接続されたロード電流源３０とペアとともにソースフォロアを構成し、ゲートの電圧つまり浮遊拡散層ＦＤの電圧をアナログ画素信号として垂直信号線１９に出力する。
　選択トランジスタＳＥＬは、選択制御信号φＳＥＬに応じてオンおよびオフするスイッチトランジスタである。選択トランジスタＳＥＬは、選択制御信号φＳＥＬがハイレベルのとき、増幅トランジスタＳＦのソースと垂直信号線１９とを電気的に接続する。
　［１．３　ポリプラグによる特性改善］
　次に、固体撮像装置１００を図４のような積層裏面照射型イメージセンサとして構成した場合の画素の断面構成例について説明する。
　図５Ａは、実施の形態１における図４の積層裏面照射型イメージセンサの画素断面構造の例を示す図である。また、図５Ｂは、後述する実施の形態２における固体撮像装置としての積層裏面照射型イメージセンサの画素断面構造の例を示す図である。
　一般に、ＭＩＭ（Metal Insulator Metal）容量やＭＯＳ（Metal Oxide Semiconductor）容量の一端の配線を基板と通常のコンタクトにすると、コンタクト部の形成時にダメージを受け、暗時特性（暗電流、ノイズ、固定ザラ）が課題となる。
　一方、図５Ａ、図５Ｂに示すように、ＭＩＭ容量やＭＯＳ容量の一端の基板につながる配線をメタル配線ではなくポリシリコン配線を使用したポリプラグとすると、接続部のダメージが低減され暗時特性（暗電流、ノイズ、固定ザラ）を抑制することができる。
　さらに、増幅トランジスタＳＦのゲート配線の一端の基板につながる配線をメタル配線でなく、ポリシリコン配線を使用したポリプラグ（ポリシリコンコンタクト（ｎ））とすると、接続部のダメージが低減され暗時特性（暗電流、ノイズ、固定ザラ）を抑制することができる。
　また、容量素子を構成する信号電荷（負電荷）を蓄積するプラグ部の電位（Ａ，Ｂ，Ｃ）は、ＧＮＤに対する電位が高いと暗時特性（暗電流、ノイズ、固定ザラ）が増加する。このため、蓄積容量素子の逆側の電位（ＶＣ１，ＶＣ２，ＶＣ３）は、露光中はＧＮＤと画素電位の中間電位に設定することにより暗時特性を改善することができる。
　また、このとき、容量素子の正側・負側は特性が異なることから信頼性（ＴＤＤＢ：　Ｔｉｍｅ　Ｄｅｐｅｎｄｅｎｔ　Ｄｉｅｌｅｃｔｒｉｃ　Ｂｒｅａｋｄｏｗｎ）への影響は十分に注意が必要である。
　図６Ａは、露光時間に応じた蓄積容量素子の電位変化の例を示す図である。また、図６Ｂは、露光時間に応じた蓄積容量素子の電位変化ンの他の例を示す図である。横軸は露光時間を示す。縦軸は電位を示す。
　図６Ｂは蓄積容量素子の負側のみを使った場合である。蓄積容量素子の一方のＶＣ１，ＶＣ２，ＶＣ３の電位はシャッター時の画素電位であり、蓄積容量素子のＡ，Ｂ，Ｃ電位もシャッター時は画素電位であり、蓄積時間とともに、端子間の電位差（Ａ－ＶＣ１，Ｂ－ＶＣ２，Ｃ－ＶＣ３）は負となり広がっていく。
　この場合には、蓄積容量素子の電位差は片側しか使うことができないので、振幅は狭く、ダイナミックレンジが狭い。また、Ａ，Ｂ，Ｃ電位は高いので暗電流は悪い傾向を示す。
　図６Ａは蓄積容量素子の正側と負側を使った場合である。蓄積容量素子の一方のＶＣ１，ＶＣ２，ＶＣ３の電位は、シャッター時は中間電位とし、蓄積容量素子のＡ，Ｂ，Ｃの電位は、シャッター時は画素電位であり、蓄積時間とともに、端子間の電位差（Ａ－ＶＣ１，Ｂ－ＶＣ２，Ｃ－ＶＣ３）は、最初は正電位であり、しだいに負電位となり大きくなっていく。
　この場合には、蓄積容量素子の電位差は正側と負側の両電位差を使うことができるので、振幅とダイナミックレンジは図６Ｂの場合の２倍拡大できる。また、Ａ，Ｂ，Ｃ電位低いので暗電流は良好になる。
　図６Ｂの方法では、アナログゲインの増加とともに、蓄積容量素子の一方のＶＣ１，ＶＣ２，ＶＣ３の電位をさらに下げることができるので、プラグ部の電位（Ａ，Ｂ，Ｃ）の暗時特性の悪化を抑制することができる。
　図７Ａ、図７Ｂ、図７Ｃは、それぞれ、アナログゲインが０ｄＢ，６ｄＢ、１２ｄＢのときの、露光時間に応じた蓄積容量素子のプラグ部の電位変化を示す図である。
　例えば、アナログゲイン（ＲＡＭＰ信号振幅値でＡ，Ｂ，Ｃの電位差を表す）を、図７Ａ：図７Ｂ：図７Ｃで、各０ｄＢ：＋６ｄＢ：＋１２ｄＢとした場合、蓄積容量素子のプラグ部の電位（ＶＣ１，ＶＣ２，ＶＣ３）も、ゲイン連動をもたせて、図のように、１／２Ｖ：１／４Ｖ：１／８Ｖにすればよい。
　図７Ａでは、シャッター時のＶＣ１，ＶＣ２，ＶＣ３の電位は１／２Ｖであり、Ａ，Ｂ，Ｃ電位を０ｄＢ（基準比）とすることにより、Ａ，Ｂ，Ｃ電位下がるため暗電流良化する（図７Ｂ比）。
　図７Ｂでは、シャッター時のＶＣ１，ＶＣ２，ＶＣ３の電位は１／４Ｖであり、Ａ，Ｂ，Ｃ電位を－６ｄＢ（基準比）とすることにより、Ａ，Ｂ，Ｃ電位下がるため暗電流良化する。
　図７Ｃでは、シャッター時のＶＣ１，ＶＣ２，ＶＣ３の電位は１／８Ｖであり、Ａ，Ｂ，Ｃ電位を－１２ｄＢ（基準比）とすることにより、Ａ，Ｂ，Ｃ電位下がるため暗電流良化する。
　［１．４　実施の形態の基本となる相関二重検出による読み出し動作例］
　次に、アナログ画素信号のリセットレベルと信号レベルとを読み出して相関二重検出する動作について説明する。
　図８は、実施の形態１の基本となる固体撮像装置１００のｎ回の露光動作に伴う信号読み出し動作例を示す数フレームのタイムチャートである。
　図９は、実施の形態１の基本となる固体撮像装置１００の１回の露光動作に伴う信号読み出し動作例を示す１Ｈ（１水平期間）のタイムチャートである。
　参照信号ＲＡＭＰは、ダウンカウント期間（ｔ１０からｔ１４）およびアップカウント期間（ｔ２０からｔ２４）のそれぞれにおいて三角波となる。
　ダウンカウント期間は、増幅トランジスタＳＦから出力されるアナログ画素信号のうちのリセット成分ＶｒｓｔのレベルをＡＤ変換するための期間である。ダウンカウント期間の開始（三角波の変化開始）から電圧比較器２５２の出力が反転するまでの時間がカウンタ部２５４によりダウンカウントされる。このカウント値はアナログ画素信号のリセット成分ＶｒｓｔのＡＤ変換結果そのものである。
　アップカウント期間は、増幅トランジスタＳＦから出力される、アナログ画素信号のうちのデータ成分（信号成分Ｖｓｉｇ＋リセット成分Ｖｒｓｔ）のレベルをＡＤ変換するための期間である。アップカウント期間の開始（三角波の変化開始）から電圧比較器２５２の出力が反転するまでの時間がカウンタ部によりアップカウントされる。このアップカウントは、アナログ画素信号のうちのデータ成分（Ｖｓｉｇ＋Ｖｒｓｔ）をデジタル値に変換する。
　このアップカウントは、リセット成分Ｖｒｓｔを示すダウンカウント値を初期値とするので、アップカウント期間の終了時のカウント値は、データ成分からリセット成分を減算するＣＤＳ（Ｃｏｒｒｅｌａｔｅｄ　Ｄｏｕｂｌｅ　Ｓａｍｐｌｉｎｇ：相関二重検出）の結果を表す。つまり、アップカウント期間の終了時のカウント値は、信号成分Ｖｓｉｇを表すデジタル値そのものである。このように、カラムＡＤ回路２５は、誤差となる各列のクロックスキューやカウンタディレイ等のばらつきを排除して、真の信号成分Ｖｓｉｇのみを取り出す、つまり、デジタルＣＤＳを行う。
　［１．５　相関二重検出による読み出し動作例］
　図１０は、実施の形態１での数フレームの読出し順を示すものである。図１１は１ＨのＣＤＳ順序であり、ＨＣＧ（Ｒ：リセット成分）→ＨＣＧ（Ｓ：信号成分）→ＬＣＧ（Ｓ：信号成分）→ＬＣＧ（Ｒ：リセット成分）となる。図１２は基本の図９をこのＣＤＳ順序に変更したものである。ＨＣＧ（Ｒ：リセット成分）→ＨＣＧ（Ｓ：信号成分）の遷移では画素リセットノイズはキャンセルされる。一方、ＬＣＧ（Ｓ：信号成分）→ＬＣＧ（Ｒ：リセット成分）の遷移では、ＤＣ的なオフセット（リセットカップリング）は除去することができるが、画素リセットノイズはキャンセルできずにｋＴＣノイズとして残存することになる。
　このＳｈｏｒｔ露光（高照度）でのｋＴＣノイズは低信号側であらわれる。例えば図１３に示している。ここで、ｋＴＣノイズは、電荷量では√（ｋＴＣ）、で表される。このノイズは、信号レベルよりも十分に小さくなるように設定しなければならない。このように、Ｓｈｏｒｔ露光（高照度）とＬｏｎｇ露光（低照度）の境界においては、後者のＳＮを前者のＳＮよりも十分に良くする必要がある。
　［１．６　ゲイン制御を伴う読み出し動作］
　図１２は実施の形態１に係るゲイン制御を伴う画素読み出しの動作例を示すタイムチャートである。図１２中のｔ＊（＊は数字）は図９のイベントＮｏを示している。Ｅ＊は図１４Ａ、図１４Ｂ、図１４ＣのイベントＮｏを示している。
　なお、本実施の形態と同様な効果が得られるタイミングであれば、図１２に制限されるものではない。
　浮遊拡散層ＦＤ１における信号電荷を電圧に変換するゲインは、ゲイン制御トランジスタＧＣ１のオンおよびオフに応じて高いゲインと低いゲインとに切り替え可能である。ＨＣＧ（Ｒ：リセット成分）→ＨＣＧ（Ｓ：信号成分）の期間は、浮遊拡散層ＦＤ１の変換ゲインが高い状態でのフォトダイオードＰＤから浮遊拡散層ＦＤ１への信号電荷の読み出し動作を示す。ＬＣＧ（Ｓ：信号成分）→ＬＣＧ（Ｒ：リセット成分）は、浮遊拡散層ＦＤ２の変換ゲインが低い状態での蓄積容量素子Ｃ１と蓄積容量素子Ｃ２から浮遊拡散層ＦＤ２への信号電荷の読み出し動作を示す。
　ゲイン制御トランジスタＧＣ２は、＜Ｎ＞行の画素信号と＜Ｎ－１＞行の画素信号を電荷再分配するために、混合／分離している（詳細なポテンシャル図の説明は以降で説明する）。
　［１．７　画素混合の概念］
　図１５Ａ、図１５Ｂ、図１５Ｃ、図１６は画素混合の概念を示す。図１５Ａは、画素混合の概念を示す説明図である。図１５Ｂは、図１５Ａの各ポイントを説明するための図である。図１５Ｃは、図１５Ａの各ポイントを説明するための図である。図１６は、図１５Ａの走査期間の説明図である。なお、詳細なポテンシャル図の説明は以降で説明する。
　まずは、フォトダイオードＰＤから溢れた電荷を蓄積容量素子Ｃ１＜Ｎ＞のみに蓄積し（図１５Ａ～図１５Ｃ中（１））、露光時間の増加とともに、蓄積電荷は増加していく。電荷を蓄積する容量素子が不十分であれば、１００ｋｌｕｘを受けることはできず、ダイナミックレンジは不十分になる。
　一方、本実施の形態では、１Ｖ期間（１垂直同期期間）の半分に相当する１／２Ｖ期間（１／２垂直同期期間）でＣ１＜Ｎ＞の電荷量はＱ１となり、Ｃ２＜Ｎ＞と電荷再分配して電荷はＱ１／Ｍとなり（図中（２））、１Ｖ期間の終了期間まで保持しておく。その後、不要となったＣ１＜Ｎ＞の電荷は排出する。減衰比Ｍは容量比（Ｃ１＋Ｃ２）／Ｃ２で定まる。
　また、１／２Ｖ（１／２垂直同期期間）時から、再度、フォトダイオードＰＤから溢れた電荷をＣ１＜Ｎ＞で蓄積し（図中（３））、露光時間の増加とともに、蓄積電荷は増加していく。そして、１Ｖ（１垂直同期期間）期間でＣ１＜Ｎ＞の電荷量はＱ２となる（図中（６））。ここで、予め、ＦＤ２部に読み出したフォトダイオードＰＤの電荷量Ｑ０とＣ１＜Ｎ＞の電荷量Ｑ２を、Ｃ１＜Ｎ＞とＣ２＜Ｎ－１＞を電荷再分配して（図中（７））、Ｃ２＜Ｎ－１＞の電荷（Ｑ０＋Ｑ２）／Ｍを（図中（４））保持する。
　そして、最終的には、Ｃ２＜Ｎ＞の電荷Ｑ１／ＭとＣ２＜Ｎ－１＞の電荷（Ｑ０＋Ｑ２）／Ｍを読出してＦＤ混合することで、（Ｑ０＋Ｑ１＋Ｑ２）／Ｍの信号電荷を得ることができる（図中（５））。
　本実施の形態の特徴は、蓄積容量素子をすでに電荷が排出された隣接行の容量を使う駆動にして、容量面積を縮小していることである。
　また、他の露光方式として、１Ｖの露光期間の間で、チョッパーなどの間欠露光であればＬＥＤ光の取りこぼしが発生するが、本実施の形態の露光方式の特徴では、連続露光（ＰＤと蓄積容量素子）であるためＬＥＤ光を確実に捉えることでできることにある。
　図１７と図１８はフォトダイオードＰＤと蓄積容量素子Ｃ１の電荷の蓄積に関するタイミングを示したものである。フォトダイオードＰＤは１Ｖ期間（１垂直同期期間）を露光し続けて電荷量はＱ０である。このフォトダイオードＰＤから溢れた電荷を受ける蓄積容量素子Ｃ１＜Ｎ＞は０～１／２Ｖ期間まではＱ１信号となり、１／２～１Ｖ期間まではＱ２信号となる。また、完全に１Ｖ期間中は露光しているため、ＬＥＤ光を捉えることが可能になる。ここで、０～１／２Ｖから１／２～１Ｖまでの遷移のため、数Ｈレベルでの非露光期間が生じる可能性が、ＬＥＤ光の画質への影響はないレベルである。
　［１．８　ＷＤＲの合成］
　また、本実施の形態の特徴は、ＷＤＲを合成するＬｏｎｇ、Ｓｈｏｒｔの２フレームは完全に同一タイミングで露光され、完全に同一画素を使用しているため、偽色や着色やブレは発生しなくなることにある。
　図１９Ａと図２０はＷＤＲの合成方法の概要を示す。図１９Ａの信号処理部７０は、低照度信号生成回路７１と高照度信号生成回路７３とＷＤＲ合成回路７６とを備える。図１９Ａは、２フレームを用いたＷＤＲ合成をする信号処理部の構成例を示す図である。ＷＤＲとしては、Ｌｏｎｇ露光（低照度）はＱ０の信号電荷、Ｓｈｏｒｔ露光（高照度）は（Ｑ０＋Ｑ１＋Ｑ２）／Ｍの信号電荷として、ＷＤＲを合成する。
　図２０の［１］［２］［３］［４］の横軸は、照度と露光時間の積、一定時間の照度、または、一定照度での露光時間を示す。縦軸は、［１］は電荷蓄積レベルを示す。［２］はＦＤ電位を示す。［３］はＡＤ変換後の値を示す。［４］はＳＮを示す。
　図２１はＳｈｏｒｔ露光（高照度）の減衰比Ｍに伴うＳＮの劣化を示す。ＳＮはショットノイズで決まるので、例えば、減衰比Ｍが２倍であれば、境界でのＳＮは３ｄＢ低下することになる。蓄積容量素子（Ｃ１）と蓄積容量素子（Ｃ２）の容量比は任意の減衰比Ｍで設定できるが、ＷＤＲ後の合成時の境界でのＳＮの劣化が指標となる。
　図２２は、低照度フレームを読み出すための１回目のＲｅａｄ１、高照度フレームを読み出すための２回目のＲｅａｄ２の信号電荷量とＦＤ電位を表す図である。
　図１３は、実施の形態１に係る被写体照度とゲイン（ＳＮ比）との関係を示す図である。図１３は、実際に１回目のＲｅａｄ１をＷＤＲのＬｏｎｇフレーム（低照度フレーム）、２回目のＲｅａｄ２をＷＤＲのＳｈｏｒｔフレーム（高照度フレーム）として合成したものである。フレームのつなぎ部のＳＮは２６ｄＢ以上、ダイナミックレンジは１２０ｄＢ以上である。ダイナミックレンジは、非常に暗い照度（０．１Ｌｕｘ）から非常に明るい照度（１０万Ｌｕｘ：太陽光に相当）まで拡大されている。
　信号処理部７０を構成するＷＤＲ合成回路７６の詳細は図１９Ａである。
　第１低照度フレームの画素信号（Ｌｏｎｇ露光）と第２高照度フレームの画素信号（Ｓｈｏｒｔ露光）を合成する。この合成により、ワイドダイナミックレンジ機能（ＷＤＲ機能）を実現する、つまり、ダイナミックレンジが拡大される。
　第１低照度フレームの画素信号（Ｌｏｎｇ露光）は画素内ゲインが高く設定され、第２高照度フレームの画素信号（Ｓｈｏｒｔ露光）は画素内ゲインが低く設定され、低照度でのノイズ改善と高照度でのダイナミックレンジ拡大を行うこともできる。
　図２３は、本実施の形態による効果、つまり、蓄積容量素子の小面積化とダイナミックレンジの拡大の効果を示す。このように、本実施の形態により、蓄積容量素子を低減した状態でダイナミックレンジを拡大でき、高輝度のＬＥＤ光に対しても、受光した信号を全くとりこぼすことがなくなる。なお、実施の形態１はケースＮｏ．１に基づくものである。なお、図中の「同等」の表記は、（＊１）のケースＮｏ．同士で、（＊２）のケースＮｏ．同士で同等であることを意味する。
　［１．９　画素のポテンシャル構造］
　図１４Ａ～１４Ｃは、図１２の主要ポイントでのポテンシャルを示す図である。
　イベントをＥ１～Ｅ１８で表しており、順に説明する。
　Ｅ１では、ＦＤ１のリセットであり、リセットトランジスタＲＳ＜Ｎ＞、転送トランジスタＴＧ＜Ｎ＞、ゲイン制御トランジスタＧＣ１＜Ｎ＞をＯＮすることによるＰＤ部の電荷を排出する。
　Ｅ２では、期間Ａでの露光開始であり、リセットトランジスタＲＳ＜Ｎ＞、転送トランジスタＴＧ＜Ｎ＞、ゲイン制御トランジスタＧＣ１＜Ｎ＞をＯＦＦする。
　Ｅ３では、期間Ａでの電荷蓄積であり、フォトダイオードＰＤには信号電荷Ｑ０が蓄積され、溢れた電荷は、オーバーフローゲートＯＦ１＜Ｎ＞を介して蓄積容量素子Ｃ１＜Ｎ＞にＱ１として蓄積される。
　Ｅ４では、オーバーフローゲートＯＦ２＜Ｎ＞をＯＮすることにより、Ｃ１＜Ｎ＞で蓄積された電荷をＣ２＜Ｎ＞と電荷再分配するためにまずは平均化する。
　Ｅ５では、オーバーフローゲートＯＦ２＜Ｎ＞をＯＦＦすることにより、減衰比はＭ＝（Ｃ１＜Ｎ＞＋Ｃ２＜Ｎ＞）／Ｃ２＜Ｎ＞となるので、Ｃ２＜Ｎ＞の電荷量はＱ１／Ｍとなる。
　Ｅ６では、蓄積用転送トランジスタＴＧＣ１＜Ｎ＞とリセットトランジスタＲＳ＜Ｎ＞をＯＮすることにより、Ｃ１＜Ｎ＞の不要となった電荷を排出する。
　Ｅ７は期間Ｂでの露光開始であり、蓄積用転送トランジスタＴＧＣ１＜Ｎ＞とリセットトランジスタＲＳ＜Ｎ＞をＯＦＦする。
　Ｅ８は期間Ｂでの電荷蓄積であり、フォトダイオードＰＤには信号電荷Ｑ０が蓄積され、溢れた電荷は、オーバーフローゲートＯＦ１＜Ｎ＞を介して蓄積容量素子Ｃ１＜Ｎ＞に蓄積される。
　Ｅ９はＦＤ１＜Ｎ＞のリセットであり、リセットトランジスタＲＳ＜Ｎ＞、ゲイン制御トランジスタＧＣ１＜Ｎ＞をＯＮすることによるＦＤ１部の電荷を排出する。
　Ｅ１０はＨＣＧのリセットであり、リセットトランジスタＲＳ＜Ｎ＞、ゲイン制御トランジスタＧＣ１＜Ｎ＞をＯＦＦすることによるＨＣＧ状態になる。
　Ｅ１１は転送トランジスタＴＧ＜Ｎ＞をＯＮすることにより、フォトダイオードＰＤの電荷Ｑ０をＦＤ１部に転送する。
　Ｅ１２は転送トランジスタＴＧ＜Ｎ＞をＯＦＦすることにより、ＦＤ１部に蓄積されたフォトダイオードＰＤの電荷Ｑ０を読み出す（ＨＣＧ信号）。
　ＦＤ１部のＱ０に蓄積用転送トランジスタＴＧＣ１＜Ｎ＞の電荷Ｑ２を平均化して電荷再分配する。このため、ゲイン制御トランジスタＧＣ２＜Ｎ＞と蓄積用転送トランジスタＴＧＣ１＜Ｎ＞と蓄積用転送トランジスタＴＧＣ２＜Ｎ－１＞をＯＮして、前記Ｑ０とＱ２の電荷を平均化する。
　Ｅ１４は、蓄積用転送トランジスタＴＧＣ１＜Ｎ＞と蓄積用転送トランジスタＴＧＣ２＜Ｎ－１＞をＯＦＦして、前記Ｑ０とＱ２の電荷を電荷再分配する。
　電荷再分配を行うことにより、減衰比Ｍは（Ｃ１＜Ｎ＞＋Ｃ２＜Ｎ－１＞）／Ｃ２＜Ｎ－１＞から、Ｃ２＜Ｎ－１＞の電荷量は（Ｑ０＋Ｑ２）／Ｍとなる。
　Ｅ１５では、蓄積用転送トランジスタＴＧＣ１＜Ｎ＞とリセットトランジスタＲＳ＜Ｎ＞をＯＮすることにより、Ｃ１＜Ｎ＞の不要となった電荷を排出する。Ｅ１５はなくても成立するが義逆のＣＤＳ（信号成分⇒リセット成分）の精度を高めるために実施するのがよい）。
　Ｅ１６では、蓄積用転送トランジスタＴＧＣ２＜Ｎ＞とＴＧＣ２＜Ｎ－１＞をＯＮすることにより、Ｃ２＜Ｎ＞の電荷量Ｑ１／ＭとＣ２＜Ｎ－１＞の電荷量（Ｑ０＋Ｑ２）／Ｍを混合して、総電荷は（Ｑ０＋Ｑ１＋Ｑ２）／Ｍとなる（ＬＣＧ信号）。
　Ｅ１７では、ＦＤ２の信号を読み出す。
　Ｅ１８では、ＦＤ１とＦＤ２をリセットして読出し動作を完了する。
　また、フォトダイオードＰＤから溢れた電荷のオーバーフローでの課題は他素子へのリークにともなう混色やリニアリティずれである。このため、各オーバーフローでのポテンシャル障壁の高さは次の条件が必要である。つまり、フォトダイオードＰＤから溢れた電荷は、オーバーフローゲートＯＦ１、ＯＦ２＜転送トランジスタＴＧ、蓄積用転送トランジスタＴＧＣ１、ＴＧＣ２＜分離層の順序に流れることである。
　なお、特にオーバーフローゲートの電圧に関しては、製造ばらつきが発生して、飽和レベルがばらつく傾向にある。このため、特に、オーバーフローゲートＯＦ１とオーバーフローゲートＯＦ２の電圧は、出荷前にトリミングなどで制御して飽和ばらつきを抑制することが望ましい。
　（実施の形態２）
　実施の形態２における固体撮像装置１００について実施の形態１との差分の観点で説明する。固体撮像装置１００の構成例については、水平走査線群１５の制御数には違いがあるが、それ以外は同じ構成である。
　［２．１　画素回路の構成例］
　画素回路３の構成例について説明する。
　図２は、ＲＧＢからなるベイヤー構成を示しており、図２４Ａはこの縦２画素１セルの回路構成であり、図２４Ｂはこの縦４画素１セルの回路構成である。制御線はいずれも同一である。
　図２４Ａ、図２４Ｂは、実施の形態２に係る画素回路３の回路例を示す図である。実施の形態１に追加して、オーバーフローゲートＯＦ２と、蓄積容量素子Ｃ２と、蓄積用転送トランジスタＴＧＣ３と、蓄積容量素子Ｃ３の電荷を備える。
　また、水平走査線群１５は、読み出し制御線φＴＧＣ３、オーバーフロー制御線φＯＦ２、を含む。
　オーバーフローゲートＯＦ１は、読み出し制御信号φＯＦ１に応じてオンおよびオフするオーバーフローゲート兼スイッチトランジスタである。オーバーフローゲートＯＦ１は、読み出し制御信号φＯＦ１がハイレベルのときに、フォトダイオードＰＤが光電変換した信号電荷を、オーバーフローゲートＯＦ１を介して、蓄積容量素子Ｃ１に転送する。
　蓄積容量素子Ｃ１は、フォトダイオードＰＤが光電変換した信号電荷が溢れた場合に、オーバーフローゲートＯＦ１の制御電圧を調整することにより流し込むことができる。または、予め設定した電位を超えた際に転送する。
　オーバーフローゲートＯＦ２は、読み出し制御信号φＯＦ２に応じてオンおよびオフするオーバーフローゲート兼スイッチトランジスタである。オーバーフローゲートＯＦ２は、読み出し制御信号φＯＦ２がハイレベルのときに、フォトダイオードＰＤが光電変換した信号電荷を、オーバーフローゲートＯＦ２を介して、蓄積容量素子Ｃ２に転送する。
　蓄積容量素子Ｃ２は、蓄積容量素子Ｃ１が光電変換した信号電荷が溢れる場合に、オーバーフローゲートＯＦ２の制御電圧を調整することにより流し込むことができる。または、予め設定した電位を超えた際に流し込まれる。
　オーバーフローゲートＯＦ２は、読み出し制御信号φＯＦ２をＯＮ／ＯＦＦすることにより電荷再分配することが可能なオーバーフローゲート兼スイッチトランジスタとしても設計できる。オーバーフローゲートＯＦ２は、読み出し制御信号φＯＦ２がハイレベルのときに、フォトダイオードＰＤが光電変換した信号電荷を、オーバーフローゲートＯＦ２を介して、蓄積容量素子Ｃ２に転送する。
　蓄積容量素子Ｃ３は、蓄積容量素子Ｃ２が光電変換した信号電荷が溢れる場合に、オーバーフローゲートＯＦ２の制御電圧を調整することにより転送する。または、予め設定した電位を超えた際に転送される。
　オーバーフローゲートＯＦ３は、読み出し制御信号φＯＦ３に応じてオンおよびオフするオーバーフローゲート兼スイッチトランジスタである。オーバーフローゲートＯＦ３は、読み出し制御信号φＯＦ３がハイレベルのときに、フォトダイオードＰＤが光電変換した信号電荷を、オーバーフローゲートＯＦ３を介して、蓄積容量素子Ｃ３に転送する。
　なお、読み出し制御信号φＯＦ３をＯＮ／ＯＦＦすることにより電荷再分配したときの減衰比Ｍは（Ｃ１＋Ｃ２）／Ｃ２で決まる。
　ゲイン制御トランジスタＧＣ２は、ゲイン制御信号φＧＣ２に応じて、この縦２画素１セル構造の浮遊拡散層ＦＤ２を電気的に切断または接続する。これにより、浮遊拡散層ＦＤ２における信号電荷を電圧に変換する変換ゲインに変更する。すなわち、フォトダイオードＰＤから浮遊拡散層ＦＤ２への信号電荷の転送において、ゲイン制御トランジスタＧＣ２をオンすれば浮遊拡散層ＦＤの変換ゲインをより低くできる。
　そして、これにより、隣接行の電荷、すなわち、蓄積用転送トランジスタＴＧＣ１と蓄積用転送トランジスタＴＧＣ３を通した電荷の転送をＯＮ／ＯＦＦすることができ、電荷再分配が可能になる。
　［２．２　相関二重検出による読み出し動作例］
　図２５は、実施の形態２での数フレームの読出し順を示すものである。図２６は１ＨのＣＤＳ順序であり、ＨＣＧ（Ｒ：リセット成分）→ＨＣＧ（Ｓ：信号成分）→ＭＣＧ（Ｓ：信号成分）→ＬＣＧ（Ｓ：信号成分）→ＬＣＧ（Ｒ：リセット成分）→ＭＣＧ（Ｒ：リセット成分）となる。図２７は基本の図９をこのＣＤＳ順序に変更したものである。ＨＣＧ（Ｒ：リセット成分）→ＨＣＧ（Ｓ：信号成分）の遷移では画素リセットノイズはキャンセルされる。一方、ＭＣＧ（Ｓ：信号成分）→ＬＣＧ（Ｓ：信号成分）→ＬＣＧ（Ｒ：リセット成分）→ＭＣＧ（Ｒ：リセット成分）の遷移では、ＤＣ的なオフセット（リセットカップリング）は除去することができるが、画素リセットノイズはキャンセルできずにｋＴＣノイズとして残存することになる。
　このＳｈｏｒｔ露光（高照度）でのｋＴＣノイズは低信号側であらわれる。例えば図３６に示している。ここで、ｋＴＣノイズは、電荷量では√（ｋＴＣ）、で表される。信号レベルよりも十分に小さくなるように設定しなければならない。このように、Ｓｈｏｒｔ露光（高照度）とＬｏｎｇ露光（低照度）の境界においては、後者のＳＮを前者のＳＮよりも十分に良くする必要がある。
　［２．３　ゲイン制御を伴う読み出し動作］
　図２７は実施の形態２に係るゲイン制御を伴う画素読み出しの動作例を示す１Ｖ（１垂直同期期間）で主要部分を拡大したタイムチャートである。図２７中のｔ＊は図９のイベントＮｏを示している。Ｅ＊は図２８Ａ、図２８Ｂ、図２８ＣのイベントＮｏを示している。
　なお、本実施の形態と同様な効果が得られるタイミングであれば、図２７に制限されるものではない。
　浮遊拡散層ＦＤ１における信号電荷を電圧に変換するゲインＧＣ１は、ゲイン制御トランジスタＧＣ１のオンおよびオフに応じて高いゲインと低いゲインとに切り替え可能である。ＨＣＧ（Ｒ：リセット成分）→ＨＣＧ（Ｓ：信号成分）の期間は、浮遊拡散層ＦＤ１の変換ゲインが高い状態でのフォトダイオードＰＤから浮遊拡散層ＦＤ１への信号電荷の読み出し動作を示す。ＭＣＧ（Ｓ：信号成分）→ＬＣＧ（Ｓ：信号成分）→ＬＣＧ（Ｒ：リセット成分）→ＭＣＧ（Ｒ：リセット成分）は、浮遊拡散層ＦＤ２の変換ゲインが低い状態での蓄積容量素子Ｃ１と蓄積容量素子Ｃ２から浮遊拡散層ＦＤ２への信号電荷の読み出し動作を示す。
　ゲイン制御トランジスタＧＣ２は、＜Ｎ＞行の画素信号と＜Ｎ－１＞行の画素信号を電荷再分配するために、混合／分離している。（詳細なポテンシャル図の説明は以降で説明する）。
　［２．４　画素混合の概念］
　図２９Ａ、図２９Ｂ、図３０は画素混合の概念を示す。図２９Ａは、画素混合の概念を示す説明図である。図２９Ｂは、図２９Ａの各ポイントを説明するための図である。図３０は、図２９Ａの走査期間の説明図である。なお、詳細なポテンシャル図の説明は以降で説明する。
　まずは、フォトダイオードＰＤから溢れた電荷をＣ２＜Ｎ＞で蓄積し、露光時間の増加とともに、蓄積容量素子Ｃ２の電荷は増加していく（図２９Ａ中（１））。電荷を蓄積する容量素子が不十分であれば、１００ｋｌｕｘを受けることはできず、ダイナミックレンジは不十分になる。
　一方、本実施の形態では、１Ｖ（１垂直同期期間）期間の半分に相当する１／２Ｖ期間でＣ１＜Ｎ＞の電荷量はＱ１となっている。そして、Ｃ２＜Ｎ＞の電荷量Ｑ２をＣ３＜Ｎ＞と電荷再分配して、Ｃ３＜Ｎ＞の電荷量はＱ２／Ｍとなり（図中（２））、１Ｖの終了期間まで保持しておく。その後、不要となったＣ２＜Ｎ＞の電荷は排出する。
　また、１／２Ｖ時から再度蓄積をスタートする（図中（３））。そして、１Ｖ期間（１垂直同期期間）でＣ２＜Ｎ＞の電荷量はＱ３となる（図中（６））。ここで、予め、ＦＤ２部に読み出したフォトダイオードＰＤの電荷量Ｑ０とＣ１＜Ｎ＞の電荷量Ｑ１とＣ２＜Ｎ＞の電荷量Ｑ３（図中（７））を、Ｃ２＜Ｎ＞とＣ３＜Ｎ－１＞で電荷再分配し減衰させ、Ｃ３＜Ｎ－１＞の電荷（Ｑ０＋Ｑ１＋Ｑ３）／Ｍを保持する（図中（４））。
　そして、最終的には、Ｃ３＜Ｎ＞の電荷Ｑ２／ＭとＣ３＜Ｎ－１＞の電荷（Ｑ０＋Ｑ１＋Ｑ３）／Ｍを読出してＦＤ混合することで、（Ｑ０＋Ｑ１＋Ｑ２＋Ｑ３）／Ｍの信号電荷（図中（５））を得ることができる。
　本実施の形態の特徴は、蓄積容量素子をすでに電荷が排出された隣接行の容量を使う駆動にして、容量面積を縮小していることである。
　また、本実施の形態の露光方式の特徴は、１Ｖ期間（１垂直同期期間）の露光期間の間で、チョッパーなどの間欠露光であればＬＥＤ光の取りこぼしが発生するが、連続露光（ＰＤと蓄積容量素子）であるためＬＥＤ光を確実に捉えることでできることにある。
　図３１と図３２はフォトダイオードＰＤと蓄積容量素子Ｃ１と蓄積容量素子Ｃ２の電荷の蓄積に関するタイミングを示したものである。フォトダイオードＰＤは１Ｖ期間（１垂直同期期間）を露光し続けて電荷量はＱ０である。このフォトダイオードＰＤから溢れた電荷を受ける蓄積容量素子Ｃ１＜Ｎ＞は１Ｖ期間（１垂直同期期間）を露光し続けて電荷量はＱ１である。この蓄積容量素子Ｃ１＜Ｎ＞から溢れた電荷を受ける蓄積容量素子Ｃ２＜Ｎ＞は０～１／２Ｖ期間まではＱ２信号となり、１／２～１Ｖ期間まではＱ３信号となる。また、完全に１Ｖの期間中は露光しているため、ＬＥＤ光を捉えることが可能になる。ここで、０～１／２Ｖから１／２～１Ｖまでの遷移のため、数Ｈレベルでの非露光期間が生じる可能性があるが、ＬＥＤ光の画質への影響はないレベルである。
　［２．５　ＷＤＲの合成］
　また、本実施の形態の特徴は、ＷＤＲを合成するＬｏｎｇ、Ｍｉｄｄｌｅ、Ｓｈｏｒｔの３フレームは完全に同タイミングで露光され、完全に同画素を使用しているため、偽色や着色やブレは発生しなくなることにある。
　図１９Ｂと図３３はＷＤＲの合成方法の概要を示す。図１９Ｂの信号処理部７０は、低照度信号生成回路７１と中照度信号生成回路７２と高照度信号生成回路７３とＷＤＲ合成回路７６とを備える。ＷＤＲとしては、Ｌｏｎｇ露光（低照度）はＱ０の信号電荷、Ｍｉｄｄｌｅ露光（中照度）はＱ０＋Ｑ１の信号電荷、Ｓｈｏｒｔ露光（高照度）は（Ｑ０＋Ｑ１＋Ｑ２＋Ｑ３）／Ｍの信号電荷として、ＷＤＲを合成する。
　図３３［１］［２］［３］［４］の横軸は、照度と露光時間の積、一定時間の照度、または、一定照度での露光時間を示す。縦軸は、［１］は電荷蓄積レベルを示す。［２］はＦＤ電位を示す。［３］はＡＤ変換後の値を示す。［４］はＳＮを示す。
　図３４はＳｈｏｒｔ露光（高照度）の減衰比Ｍに伴うＳＮの劣化を示す。ＳＮはショットノイズで決まるので、例えば、減衰比Ｍが２倍であれば、境界でのＳＮは３ｄＢ低下することになる。蓄積容量素子（Ｃ１）と蓄積容量素子（Ｃ２）の容量比は任意の減衰比Ｍで設定できるが、ＷＤＲ後の合成時の境界でのＳＮの劣化が指標となる。
　本実施の形態２では、ＷＤＲは３フレームから合成されるので、実施の形態１に比較して、つなぎ部のＳＮは改善されることになる。
　図３５は、低照度フレームを読み出すための１回目のＲｅａｄ１、中照度フレームを読み出すための２回目のＲｅａｄ２、高照度フレームを読み出すための３回目のＲｅａｄ３の信号電荷量とＦＤ電位を表す図である。
　図３６は、実施の形態２に係る被写体照度とゲイン（ＳＮ比）との関係を示す図である。図３６は、実際に１回目のＲｅａｄ１をＷＤＲのＬｏｎｇフレーム（低照度フレーム）、２回目のＲｅａｄ２をＷＤＲのＭｉｄｄｌｅフレーム（中照度フレーム）、３回目のＲｅａｄ３をＷＤＲのＳｈｏｒｔフレーム（高照度フレーム）として合成したものである。フレームのつなぎ部のＳＮは２６ｄＢ以上、ダイナミックレンジは１２０ｄＢ以上である。
　信号処理部７０を構成するＷＤＲ合成回路７６の詳細は図１９Ｂである。
　第１低照度フレームの画素信号（Ｌｏｎｇ）と、第２中照度フレームの画素信号（Ｍｉｄｄｌｅ）と、第３高照度フレームの画素信号（Ｓｈｏｒｔ）を合成する。この合成により、ワイドダイナミックレンジ機能（ＷＤＲ機能）を実現する、つまり、ダイナミックレンジが拡大される。
　また、第１低照度フレームの画素信号（Ｌｏｎｇ）は画素内ゲインが高く設定され、第２中照度フレームの画素信号（Ｍｉｄｄｌｅ）と、第３高照度フレームの画素信号（Ｓｈｏｒｔ）は画素内ゲインが低く設定され、低照度でのノイズ改善と高照度でのダイナミックレンジ拡大を行う。
　図３７は、本実施の形態による効果、つまり、蓄積容量素子の小面積化とダイナミックレンジの拡大の効果を示す。このように、本実施の形態により、蓄積容量素子を低減した状態でダイナミックレンジを拡大でき、高輝度のＬＥＤ光に対しても、受光した信号を全くとりこぼすことがなくなる。なお、実施の形態２はケースＮｏ．１に基づくものである。
　［２．６　画素のポテンシャル構造］
　図２８Ａ～図２８Ｃは、図２７の主要ポイントでのポテンシャル図を示す。
　イベントをＥ１～Ｅ２０で表しており、順に説明する。
　Ｅ１はＦＤ１のリセットであり、リセットトランジスタＲＳ＜Ｎ＞、転送トランジスタＴＧ＜Ｎ＞、ゲイン制御トランジスタＧＣ１＜Ｎ＞をＯＮすることによるＰＤ部の電荷を排出する。
　Ｅ２は期間Ａでの露光開始であり、リセットトランジスタＲＳ＜Ｎ＞、転送トランジスタＴＧ＜Ｎ＞、ゲイン制御トランジスタＧＣ１＜Ｎ＞をＯＦＦする。
　Ｅ３は期間Ａでの電荷蓄積であり、フォトダイオードＰＤには信号電荷Ｑ０が蓄積され、さらに蓄積容量素子Ｃ１＜Ｎ＞に蓄積はＱ１が蓄積され、溢れた電荷は、オーバーフローゲートＯＦ２を介して蓄積容量素子Ｃ２＜Ｎ＞に蓄積される。
　Ｅ４では、Ｃ２＜Ｎ＞で蓄積された電荷Ｑ２をＣ３＜Ｎ＞と電荷再分配するためにまずは平均化する。オーバーフローゲートＯＦ３＜Ｎ＞をＯＮする。
　Ｅ５では、オーバーフローゲートＯＦ３をＯＦＦすることにより、減衰比Ｍは、（Ｃ２＜Ｎ＞＋Ｃ３＜Ｎ＞）／Ｃ３＜Ｎ＞となる。つまり、Ｃ３＜Ｎ＞の電荷はＱ２／Ｍになる。
　Ｅ６では、蓄積用転送トランジスタＴＧＣ２＜Ｎ＞とリセットトランジスタＲＳ＜Ｎ＞をＯＮすることにより、Ｃ２＜Ｎ＞の不要となった電荷を排出する。
　Ｅ７は期間Ｂでの露光開始であり、蓄積用転送トランジスタＴＧＣ２＜Ｎ＞とリセットトランジスタＲＳをＯＦＦする。
　Ｅ８は期間Ｂでの電荷蓄積であり、フォトダイオードＰＤには信号電荷Ｑ０が蓄積され、蓄積容量素子Ｃ１＜Ｎ＞にはＱ１が蓄積され、溢れた電荷は、オーバーフローゲートＯＦ２を介して蓄積容量素子Ｃ２＜Ｎ＞にＱ３が蓄積される。
　Ｅ９はＦＤ１のリセットであり、リセットトランジスタＲＳ＜Ｎ＞、ゲイン制御トランジスタＧＣ１＜Ｎ＞をＯＮすることによるＦＤ１部の電荷を排出する。
　Ｅ１０はＨＣＧのリセットであり、リセットトランジスタＲＳ＜Ｎ＞、ゲイン制御トランジスタＧＣ１＜Ｎ＞をＯＦＦすることによるＨＣＧ状態になる。
　Ｅ１１は転送トランジスタＴＧ＜Ｎ＞をＯＮすることにより、フォトダイオードＰＤの電荷をＦＤ１部に転送する。
　Ｅ１２は転送トランジスタＴＧ＜Ｎ＞をＯＦＦすることにより、ＦＤ１部に蓄積されたフォトダイオードＰＤの電荷Ｑ０を読み出す（ＨＣＧ信号）。
　Ｅ１３は、ＦＤ１部のＱ０に蓄積容量素子Ｃ１＜Ｎ＞の電荷Ｑ１を読み出して平均化して電荷再分配する。
　Ｅ１４でＭＣＧ用の信号はＱ０＋Ｑ１として読み出す（ＭＣＧ信号）。
　Ｅ１５は、上記Ｑ０とＱ１と、蓄積用転送トランジスタＴＧＣ２＜Ｎ＞とＴＧＣ３＜Ｎ－１＞をＯＮして、前記Ｑ０＋Ｑ１とＣ２＜Ｎ＞の電荷Ｑ３とＣ３＜Ｎ－１＞の電荷ゼロを平均化する。
　Ｅ１６では、蓄積用転送トランジスタＴＧＣ２＜Ｎ＞とＴＧＣ３＜Ｎ－１＞をＯＦＦして電荷再分配を行う。Ｃ３＜Ｎ－１＞の電荷は（Ｑ３＋Ｑ０＋Ｑ１）／Ｍとなる。
　Ｅ１７～Ｅ１８では、蓄積容量素子Ｃ３＜Ｎ＞の電荷量Ｑ２／ＭとＣ３＜Ｎ－１＞のの電荷量（Ｑ０＋Ｑ１＋Ｑ３）／Ｍを混合して、総電荷は（Ｑ０＋Ｑ１＋Ｑ２＋Ｑ３）／Ｍとなる。（ＬＣＧ信号）。ここで、減衰比Ｍ＝（Ｃ２＜Ｎ＞＋Ｃ３＜Ｎ－１＞）／Ｃ３＜Ｎ－１＞である。
　Ｅ１９では、ＦＤ１の信号を読み出す。
　Ｅ２０では、ＦＤ１とＦＤ２をリセットして読出し動作を完了する。
　また、フォトダイオードＰＤから溢れた電荷のオーバーフローでの課題は他素子へのリークにともなう混色やリニアリティずれである。このため、各オーバーフローでのポテンシャル障壁の高さは次のようになることの必要である。つまり、フォトダイオードＰＤから溢れた電荷は、オーバーフローゲートＯＦ１、２＜転送トランジスタＴＧ、蓄積用転送トランジスタＴＧＣ１、２＜分離層の順序に流れることである。
　なお、特にオーバーフローゲートの電圧に関しては、製造ばらつきが発生して、飽和レベルがばらつく傾向にある。このため、特に、オーバーフローゲートＯＦ１とオーバーフローゲートＯＦ２の電圧は、出荷前にトリミングをして飽和ばらつきを抑制することが望ましい。
　（実施の形態３）
　実施の形態３における固体撮像装置１００について実施の形態１との差分の観点で説明する。固体撮像装置１００の構成例については、水平走査線群１５の制御数には違いがあるが、それ以外は同じ構成である。
　［３．１　画素回路の構成例］
　画素回路３の構成例について説明する。
　図２は、ＲＧＢからなるベイヤー構成を示しており、図３８Ａはこの縦２画素１セルの回路構成であり、図３８Ｂはこの縦４画素１セルの回路構成である。制御線はいずれも同一である。
　図３８Ａ、図３８Ｂは、実施の形態３に対して、蓄積容量素子Ｃ２はあるが、蓄積用転送トランジスタＴＧＣ２がない構成となっている。
　蓄積用転送トランジスタＴＧＣ２がない代替手段としては、オーバーフローゲートＯＦ２を双方向に電荷が流れるようなデバイス構造にし、蓄積容量素子Ｃ２の電荷は、オーバーフローゲートＯＦ２と蓄積用転送トランジスタＴＧＣ１をＯＮすることによって、同等の効果を得ることができる。
　また、水平走査線群１５は、読み出し制御線φＴＧＣ２、が省かれる。
　オーバーフローゲートＯＦ１は、読み出し制御信号φＯＦ１に応じてオンおよびオフするオーバーフローゲート兼スイッチトランジスタである。オーバーフローゲートＯＦ１は、読み出し制御信号φＯＦ１がハイレベルのときに、フォトダイオードＰＤが光電変換した信号電荷を、オーバーフローゲートＯＦ１を介して、蓄積容量素子Ｃ１に転送される。
　蓄積容量素子Ｃ１は、フォトダイオードＰＤが光電変換した信号電荷が溢れた場合に、オーバーフローゲートＯＦ１の制御電圧を調整することにより転送される。または、予め設定した電位を超えた際に転送される。
　オーバーフローゲートＯＦ２は、読み出し制御信号φＯＦ２に応じてオンおよびオフするオーバーフローゲート兼スイッチトランジスタである。オーバーフローゲートＯＦ２は、読み出し制御信号φＯＦ２がハイレベルのときに、フォトダイオードＰＤが光電変換した信号電荷を、オーバーフローゲートＯＦ２を介して、蓄積容量素子Ｃ２に転送する。
　蓄積容量素子Ｃ２は、蓄積容量素子Ｃ１が光電変換した信号電荷が溢れた場合に、オーバーフローゲートＯＦ２の予め設定した制御電圧を調整することにより転送する。または、オーバーフローゲートＯＦ２の制御電圧をＯＮ／ＯＦＦすることにより電荷再分配することはできる。なお、このときの減衰比はＭ＝（Ｃ１＋Ｃ２）／Ｃ２となる。
　さらに、すでに電荷が排出された蓄積容量素子Ｃ１＜Ｎ－１＞は、蓄積容量素子Ｃ１＜Ｎ＞が光電変換した信号電荷をゲイン制御トランジスタＧＣ２の制御電圧をＯＮ／ＯＦＦすることにより電荷再分配することはできる。なお、このときの減衰比Ｍは（Ｃ１＜Ｎ＞＋Ｃ１＜Ｎ－１＞）／Ｃ１＜Ｎ＞となる。
　［３．２　相関二重検出による読み出し動作例］　
　図３９は、実施の形態３に係る１Ｈ期間内のＣＤＳにおける画素信号の読出し順序を示す図である。図３９は１ＨのＣＤＳ順序であり、ＨＣＧ（Ｒ：リセット成分）→ＨＣＧ（Ｓ：信号成分）→ＬＣＧ（Ｓ：信号成分）→ＬＣＧ（Ｒ：リセット成分）となる。図４０Ａおよび図４０Ｂは基本の図９をこのＣＤＳ順序に変更したものである。ＨＣＧ（Ｒ：リセット成分）→ＨＣＧ（Ｓ：信号成分）の遷移では画素リセットノイズはキャンセルされる。一方、ＬＣＧ（Ｓ：信号成分）→ＬＣＧ（Ｒ：リセット成分）の遷移では、ＤＣ的なオフセット（リセットカップリング）は除去することができるが、画素リセットノイズはキャンセルできずにｋＴＣノイズとして残存することになる。
　このＳｈｏｒｔ露光（高照度）でのｋＴＣノイズは低信号側であらわれる。例えば図４９に示している。ここで、ｋＴＣノイズは、電荷量では√（ｋＴＣ）、で表される。信号レベルよりも十分に小さくなるように設定しなければならない。このように、Ｓｈｏｒｔ露光（高照度）とＬｏｎｇ露光（低照度）の境界においては、後者のＳＮを前者のＳＮよりも十分に良くする必要がある。
　［３．３　ゲイン制御を伴う読み出し動作］　
　図４０Ａおよび図４０Ｂは実施の形態３に係るゲイン制御を伴う画素読み出しの動作例を示す１Ｖ期間（１垂直同期期間）で主要部分を拡大したタイムチャートである。図４０Ａおよび図４０Ｂ中のｔ＊は図９のイベントＮｏを示している。Ｅ＊は図４２Ａ、図４２Ｂ、図４２ＣのイベントＮｏを示している。
　なお、本実施の形態と同様な効果が得られるタイミングであれば、図４０Ａおよび図４０Ｂに制限されるものではない。
　浮遊拡散層ＦＤ１における信号電荷を電圧に変換するゲインＧＣ１は、ゲイン制御トランジスタＧＣ１のオンおよびオフに応じて高いゲインと低いゲインとに切り替え可能である。ＨＣＧ（Ｒ：リセット成分）→ＨＣＧ（Ｓ：信号成分）の期間は、浮遊拡散層ＦＤ１の変換ゲインが高い状態でのフォトダイオードＰＤから浮遊拡散層ＦＤ１への信号電荷の読み出し動作を示す。ＬＣＧ（Ｓ：信号成分）→ＬＣＧ（Ｒ：リセット成分）は、浮遊拡散層ＦＤ２の変換ゲインが低い状態での蓄積容量素子Ｃ１と蓄積容量素子Ｃ２から浮遊拡散層ＦＤ２への信号電荷の読み出し動作を示す。
　ゲイン制御トランジスタＧＣ２は、＜Ｎ＞行の画素信号と＜Ｎ－１＞行の画素信号を電荷再分配するために、混合／分離している（詳細なポテンシャル図の説明は以降で説明する）。
　［３．４　画素混合の概念］
　図４１Ａ、図４１Ｂ、図４１Ｃ、図４３は画素混合の概念を示す。図４１Ａは、画素混合の概念を示す説明図である。図４１Ｂは、図４１Ａの各ポイントを説明するための図である。図４１Ｃは、図４１Ａの各ポイントを説明するための図である。なお、詳細なポテンシャル図の説明は以降で説明する。
　まずは、フォトダイオードＰＤから溢れた電荷をＣ１＜Ｎ＞とＣ２＜Ｎ＞を同時に蓄積（図中（１））し、露光時間の増加とともに、蓄積電荷は増加していく。電荷を蓄積する容量素子が不十分であれば、１００ｋｌｕｘを受けることはできず、ダイナミックレンジは不十分になる。
　一方、本実施の形態では、１Ｖ期間（１垂直同期期間）の半分に相当する１／２Ｖ期間（１／２垂直同期期間）でＣ１＜Ｎ＞の電荷量Ｑ１は、Ｃ２＜Ｎ＞と電荷再分配して、Ｃ２＜Ｎ＞の電荷量はＱ１／２となり（図中（２））、引き続き保持しておく。その後、不要となったＣ１＜Ｎ＞の電荷は排出する。
　次に、Ｃ１＜Ｎ＞には、１／２Ｖ期間（１／２垂直同期期間）から再度蓄積をスタートする（図中（３））。そして、３／４Ｖ期間（３／４垂直同期期間）でＣ１＜Ｎ＞の電荷量はＱ２となり、Ｃ１＜Ｎ－１＞と電荷再分配して、Ｃ１＜Ｎ＞の電荷量はＱ２／２となる（図中（４））。その後、不要となったＣ１＜Ｎ－１＞の電荷は排出する。
　次に、Ｃ２＜Ｎ＞の電荷量は、Ｃ２＜Ｎ＞の電荷量のＱ１／２とＣ１＜Ｎ＞の電荷量はＱ２／２を合成することにより、総電荷は（Ｑ１＋Ｑ２）／２となる（図中（５））。
　そして、オーバーフローゲートＯＦ２をＯＦＦすることによって、Ｃ２＜Ｎ＞とＣ１＜Ｎ＞で電荷再分配して、Ｃ２＜Ｎ＞の電荷量は（Ｑ１＋Ｑ２）／４となり（図中（９））、引き続き保持しておく。
　さらに、Ｃ１＜Ｎ＞には、３／４Ｖ（３／４垂直同期期間）から再度蓄積をスタート（図中（６））する。
　一方、予め、ＦＤ２部に読み出したフォトダイオードＰＤの電荷量Ｑ０と、Ｃ１＜Ｎ＞の電荷量Ｑ３は、Ｃ１＜Ｎ＞とＣ１＜Ｎ－１＞を電荷再分配して、Ｃ１＜Ｎ＞の電荷量は（Ｑ０＋Ｑ３）／２となる。さらに、ゲイン制御トランジスタＧＣ２をＯＦＦすることによって、Ｃ１＜Ｎ＞とＣ１＜Ｎ－１＞で電荷再分配して、Ｃ１＜Ｎ＞の電荷量は（Ｑ０＋Ｑ３）／４となり（図中（７））保持しておく。
　そして、最終的には、Ｃ２＜Ｎ＞の電荷（Ｑ１＋Ｑ２）／４とＣ１＜Ｎ＞の電荷（Ｑ０＋Ｑ３）／４を読出してＦＤ混合することで、（Ｑ０＋Ｑ１＋Ｑ２＋Ｑ３）／４の信号電荷を得る（図中（８））ことができる。
　本実施の形態の特徴は、蓄積容量素子をすでに電荷が排出された隣接行の容量を使う駆動にして、容量面積を縮小していることである。
　また、本実施の形態の露光方式の特徴は、１Ｖの露光期間の間で、チョッパーなどの間欠露光であればＬＥＤ光の取りこぼしが発生するが、連続露光（ＰＤと蓄積容量素子）であるためＬＥＤ光を確実に捉えることでできることにある。
　図４４と図４５はフォトダイオードＰＤと蓄積容量素子Ｃ１の電荷の蓄積に関するタイミングを示したものである。フォトダイオードＰＤは１Ｖ期間中（１垂直同期期間）を露光し続けて電荷量はＱ０である。このフォトダイオードＰＤから溢れた電荷を受ける蓄積容量素子Ｃ１＜Ｎ＞は０～１／２ＶまではＱ１信号となり、１／２～３／４ＶまではＱ２信号となり、３／４～４／４ＶまではＱ３信号となる。また、完全に１Ｖの期間中は露光しているため、ＬＥＤ光を捉えることが可能になる。ただし、場合によっては、０～１／２Ｖから１／２～３／４Ｖから３／４～４／４Ｖまでの遷移のため、数Ｈレベルでの非露光期間が生じる可能性があるが、ＬＥＤ光の画質への影響はないレベルである。
　［３．５　ＷＤＲの合成］
　また、本実施の形態の特徴は、ＷＤＲを合成するＬｏｎｇフレーム（低照度フレーム）、Ｓｈｏｒｔフレーム（高照度フレーム）の２フレームは完全に同タイミングで露光され、完全に同画素を使用しているため、偽色や着色やブレは発生しなくなることにある。
　図１９Ａと図４６はＷＤＲの合成方法の概要を示す。ＷＤＲとしては、Ｌｏｎｇ露光（低照度）はＱ０の信号電荷、Ｓｈｏｒｔ露光（高照度）は（Ｑ０＋Ｑ１＋Ｑ２＋Ｑ３）／Ｍの信号電荷として、ＷＤＲを合成する。
　図４６［１］［２］［３］［４］の横軸は、照度と露光時間の積、一定時間の照度、または、一定照度での露光時間を示す。縦軸は、［１］は電荷蓄積レベルを示す。［２］はＦＤ電位を示す。［３］はＡＤ変換後の値を示す。［４］はＳＮを示す。
　図４７はＳｈｏｒｔ露光（高照度）の減衰比Ｍに伴うＳＮの劣化を示す。ＳＮはショットノイズで決まるので、例えば、減衰比Ｍが２倍であれば、境界でのＳＮは３ｄＢ低下することになる。蓄積容量素子（Ｃ１）と蓄積容量素子（Ｃ２）の容量比は任意の減衰比Ｍで設定できるが、ＷＤＲ後の合成時の境界でのＳＮの劣化が指標となる。
　図４８は、１回目のＲｅａｄ１、２回目のＲｅａｄ２の信号電荷量とＦＤ電位を表しているものである。
　図４９は、実際に１回目のＲｅａｄ１をＷＤＲのＬｏｎｇフレーム（低照度フレーム）、２回目のＲｅａｄ２をＷＤＲのＳｈｏｒｔフレーム（高照度フレーム）として合成したものである。フレームのつなぎ部のＳＮは２６ｄＢ以上、ダイナミックレンジは１２０ｄＢ以上である。
　信号処理部７０を構成するＷＤＲ合成回路７６の詳細は図１９Ａである。
　第１低照度フレームの画素信号（Ｌｏｎｇ）と、第２高照度フレームの画素信号（Ｓｈｏｒｔ）を合成する。この合成により、ワイドダイナミックレンジ機能（ＷＤＲ機能）を実現する、つまり、ダイナミックレンジが拡大される。
　また、第１低照度フレームの画素信号（Ｌｏｎｇフレーム）は画素内ゲインが高く設定され、第２高照度フレームの画素信号（Ｓｈｏｒｔフレーム）は画素内ゲインが低く設定され、低照度でのノイズ改善と高照度でのダイナミックレンジ拡大を行う。
　図５０は、本実施の形態による効果、つまり、蓄積容量素子の小面積化とダイナミックレンジの拡大の効果を示す。このように、本実施の形態により、蓄積容量素子を低減した状態でダイナミックレンジを拡大でき、高輝度のＬＥＤ光に対しても、受光した信号を全くとりこぼすことがなくなる。なお、実施の形態３はケースＮｏ．１に基づくものである。
　また、ケースＮｏ．０は、ケースＮｏ．１に比較して面積的に劣るため省略している。
　［３．６　画素のポテンシャル構造］
　図４２Ａ～図４２Ｅは、図４０Ａおよび図４０Ｂの主要ポイントでのポテンシャル図を示す。
　イベントをＥ１～Ｅ３０で表しており、順に説明する。また、ここでは、簡単化のために減衰比Ｍ＝２とする。
　Ｅ１はＦＤ１のリセットであり、リセットトランジスタＲＳ＜Ｎ＞、転送トランジスタＴＧ＜Ｎ＞、ゲイン制御トランジスタＧＣ１＜Ｎ＞をＯＮすることによるＰＤ部の電荷を排出する。
　Ｅ２は期間Ａでの露光開始であり、リセットトランジスタＲＳ＜Ｎ＞、転送トランジスタＴＧ＜Ｎ＞、ゲイン制御トランジスタＧＣ１＜Ｎ＞をＯＦＦする。
　Ｅ３は期間Ａでの電荷蓄積であり、フォトダイオードＰＤには信号電荷Ｑ０が蓄積され、溢れた電荷は、オーバーフローゲートＯＦ１＜Ｎ＞を介して蓄積容量素子Ｃ１＜Ｎ＞に蓄積される。
　Ｅ４はＣ１＜Ｎ＞に蓄積された電荷をＣ２＜Ｎ＞と平均化する。
　Ｅ５では、オーバーフローゲートＯＦ２＜Ｎ＞をＯＦＦすることにより、電荷再分配により減衰比はＭ＝（Ｃ１＜Ｎ＞＋Ｃ２＜Ｎ＞）／Ｃ２＜Ｎ＞となる。つまり、Ｃ１＜Ｎ＞とＣ２＜Ｎ＞が等しければＣ２＜Ｎ＞の電荷量はＱ１／２となる。
　Ｅ６では、蓄積用転送トランジスタＴＧＣ１＜Ｎ＞とリセットトランジスタＲＳ＜Ｎ＞をＯＮすることにより、Ｃ１＜Ｎ＞の不要となった電荷を排出する。
　Ｅ７は期間Ｂでの露光開始であり、蓄積用転送トランジスタＴＧＣ１＜Ｎ＞とリセットトランジスタＲＳ＜Ｎ＞をＯＦＦする。
　Ｅ８は期間Ｂでの電荷蓄積であり、フォトダイオードＰＤには信号電荷Ｑ０が蓄積され、溢れた電荷は、オーバーフローゲートＯＦ１＜Ｎ＞を介して蓄積容量素子Ｃ１＜Ｎ＞に蓄積される。
　Ｅ９は、ゲイン制御トランジスタＧＣ２＜Ｎ＞をＯＮすることにより、Ｃ１＜Ｎ＞とＣ１＜Ｎ－１＞の平均化を行う。
　Ｅ１０は、ゲイン制御トランジスタＧＣ２＜Ｎ＞をＯＦＦすることにより、Ｃ１＜Ｎ＞とＣ１＜Ｎ－１＞の電荷再分配を行う。Ｃ１＜Ｎ＞の蓄積電荷はＱ２／２となる。
　Ｅ１１は、ＦＤ２のリセットであり、リセットトランジスタＲＳ＜Ｎ＞、ゲイン制御トランジスタＧＣ２＜Ｎ＞をＯＮすることによるＣ１＜Ｎ－１＞の電荷を排出する。
　Ｅ１２は、オーバーフローゲートＯＦ２＜Ｎ＞をＯＮして、Ｃ１＜Ｎ＞のＱ２／２とＣ２＜Ｎ＞のＱ１／２の平均化を行う。つまり、平均化を行って、Ｃ１＜Ｎ＞＋Ｃ２＜Ｎ＞＝（Ｑ１＋Ｑ２）／２となる。
　Ｅ１３は、オーバーフローゲートＯＦ２＜Ｎ＞をＯＦＦして、Ｃ１＜Ｎ＞とＣ２＜Ｎ＞の電荷再分配を行って、Ｃ２＜Ｎ＞は（Ｑ１＋Ｑ２）／４となる。
　Ｅ１４は、Ｃ１＜Ｎ＞の電荷排出であり、蓄積用転送トランジスタＴＧＣ１＜Ｎ＞とリセットトランジスタＲＳ＜Ｎ＞をＯＮする。
　Ｅ１５は期間Ｃでの露光開始であり、蓄積用転送トランジスタＴＧＣ１＜Ｎ＞とリセットトランジスタＲＳ＜Ｎ＞をＯＦＦする。
　Ｅ１６は期間Ｃでの電荷蓄積であり、フォトダイオードＰＤには信号電荷Ｑ０が蓄積され、溢れた電荷は、オーバーフローゲートＯＦ１を介して蓄積容量素子Ｃ１＜Ｎ＞に蓄積される。
　Ｅ１７はＦＤ１のリセットであり、リセットトランジスタＲＳ＜Ｎ＞、ゲイン制御トランジスタＧＣ１＜Ｎ＞をＯＮすることによるＦＤ１部の電荷を排出する。
　Ｅ１８はＨＣＧのリセットであり、リセットトランジスタＲＳ＜Ｎ＞、ゲイン制御トランジスタＧＣ１＜Ｎ＞をＯＦＦすることによるＨＣＧ状態になる。
　Ｅ１９は転送トランジスタＴＧ＜Ｎ＞をＯＮすることにより、フォトダイオードＰＤの電荷をＦＤ１部に転送する。
　Ｅ２０は転送トランジスタＴＧ＜Ｎ＞をＯＦＦすることにより、ＦＤ１部に蓄積されたフォトダイオードＰＤの電荷を読み出す（ＨＣＧ信号）。
　Ｅ２２は、ゲイン制御トランジスタＧＣ２と蓄積用転送トランジスタＴＧＣ１＜Ｎ＞と蓄積用転送トランジスタＴＧＣ１＜Ｎ－１＞をＯＮにすることにより平均化され、Ｃ１＜Ｎ＞＋Ｃ１＜Ｎ－１＞＝Ｑ０＋Ｑ３となる。
　Ｅ２３は、ゲイン制御トランジスタＧＣ２をＯＦＦにすることにより、は電荷再分配されて減衰比Ｍは（Ｃ１＜Ｎ＞＋Ｃ２＜Ｎ＞）／Ｃ２＜Ｎ＞となるので、Ｃ１＜Ｎ＞＝（Ｑ０＋Ｑ３）／２となる。
　Ｅ２４では、蓄積用転送トランジスタＴＧＣ１＜Ｎ＞とリセットトランジスタＲＳをＯＮすることにより、Ｃ１＜Ｎ＞の不要となった電荷を排出する。
　Ｅ２５は、ゲイン制御トランジスタＧＣ２と蓄積用転送トランジスタＴＧＣ１＜Ｎ＞と蓄積用転送トランジスタＴＧＣ１＜Ｎ－１＞をＯＮにすることにより再度平均化される。
　Ｅ２６は、ゲイン制御トランジスタＧＣ２と蓄積用転送トランジスタＴＧＣ１＜Ｎ＞と蓄積用転送トランジスタＴＧＣ１＜Ｎ－１＞をＯＦＦにすることにより、Ｃ１＜Ｎ＞はＣ１＜Ｎ－１＞は電荷再分配されて減衰比Ｍは（Ｃ１＜Ｎ＞＋Ｃ１＜Ｎ－１＞）／Ｃ１＜Ｎ＞となるのでＣ１＜Ｎ＞＝（Ｑ０＋Ｑ３）／４となる。
　Ｅ２７では、蓄積用転送トランジスタＴＧＣ１＜Ｎ－１＞とリセットトランジスタＲＳ＜Ｎ－１＞をＯＮすることにより、Ｃ１＜Ｎ－１＞の不要となった電荷を排出する。
　Ｅ２８では、オーバーフローゲートＯＦ２＜Ｎ＞、蓄積用転送トランジスタＴＧＣ１＜Ｎ＞をＯＮにすることにより、Ｃ２＜Ｎ＞＝（Ｑ１＋Ｑ２）／４とＣ１＜Ｎ＞＝（Ｑ０＋Ｑ３）／４を混合して、結果、Ｃ１＜Ｎ＞＋Ｃ２＜Ｎ＞＝（Ｑ０＋Ｑ１＋Ｑ２＋Ｑ３）／４となる（ＬＣＧ用）。
　Ｅ２９では、ＦＤ１とＦＤ２をリセットして読出し動作を完了する。
　また、フォトダイオードＰＤから溢れた電荷のオーバーフローでの課題は他素子へのリークにともなう混色やリニアリティずれである。このため、各オーバーフローでのポテンシャル障壁の高さは次のようになることの必要である。つまり、フォトダイオードＰＤから溢れた電荷は、オーバーフローゲートＯＦ１、２＜転送トランジスタＴＧ、蓄積用転送トランジスタＴＧＣ１、２＜分離層の順序に流れることである。
　なお、特にオーバーフローゲートの電圧に関しては、製造ばらつきが発生して、飽和レベルがばらつく傾向にある。このため、特に、オーバーフローゲートＯＦ１とオーバーフローゲートＯＦ２の電圧は、出荷前にトリミングをして飽和ばらつきを抑制することが望ましい。
　（実施の形態４）
　実施の形態４における固体撮像装置１００について実施の形態２との差分の観点で説明する。固体撮像装置１００の構成例については、水平走査線群１５の制御数には違いがあるが、それ以外は同じ構成である。
　［４．１　画素回路の構成例］
　画素回路３の構成例について説明する。
　図２は、ＲＧＢからなるベイヤー構成を示しており、図５１Ａはこの縦２画素１セルの回路構成であり、図５１Ｂはこの縦４画素１セルの回路構成である。制御線はいずれも同一である。
　図５１Ａ、図５１Ｂは、実施の形態４に対して、蓄積用転送トランジスタ（ＴＧＣ３）を通じて、蓄積容量素子（Ｃ３）の電荷がフローティング領域（ＦＤ２）に転送される素子や経路を有しない（Ｃ３は有）。
　蓄積用転送トランジスタＴＧＣ３がない代替手段としては、オーバーフローゲートＯＦ３を双方向に電荷が流れるようなデバイス構造にし、蓄積容量素子Ｃ３の電荷は、オーバーフローゲートＯＦ３と蓄積用転送トランジスタＴＧＣ２をＯＮすることによって、同等の効果を得ることができる。
　また、水平走査線群１５は、読み出し制御線φＴＧＣ３、が省かれる。
　［４．２　相関二重検出による読み出し動作例］　
　図５２は、実施の形態４での数フレームの読出し順を示すものである。図５３は１ＨのＣＤＳ順序であり、ＨＣＧ（Ｒ：リセット成分）→ＨＣＧ（Ｓ：信号成分）→ＭＣＧ（Ｓ：信号成分）→ＬＣＧ（Ｓ：信号成分）→ＬＣＧ（Ｒ：リセット成分）→ＭＣＧ（Ｒ：リセット成分）となる。図５４Ａおよび図５４Ｂは基本の図９をこのＣＤＳ順序に変更したものである。ＨＣＧ（Ｒ：リセット成分）→ＨＣＧ（Ｓ：信号成分）の遷移では画素リセットノイズはキャンセルされる。一方、ＭＣＧ（Ｓ：信号成分）→ＬＣＧ（Ｓ：信号成分）→ＬＣＧ（Ｒ：リセット成分）→ＭＣＧ（Ｒ：リセット成分）の遷移では、ＤＣ的なオフセット（リセットカップリング）は除去することができるが、画素リセットノイズはキャンセルできずにｋＴＣノイズとして残存することになる。
　このＳｈｏｒｔ露光（高照度）でのｋＴＣノイズは低信号側であらわれる。例えば図６３に示している。ここで、ｋＴＣノイズは、電荷量では√（ｋＴＣ）、で表される。信号レベルよりも十分に小さくなるように設定しなければならない。このように、Ｓｈｏｒｔフレーム（高照度フレーム）とＬｏｎｇフレーム（低照度フレーム）の境界においては、後者のＳＮを前者のＳＮよりも十分に良くする必要がある。
　［４．３　ゲイン制御を伴う読み出し動作］
　図５４Ａおよび図５４Ｂは実施の形態４に係るゲイン制御を伴う画素読み出しの動作例を示す１Ｖ（１垂直同期期間）で主要部分を拡大したタイムチャートである。図５４Ａおよび図５４Ｂ中のｔ＊は図９のイベントＮｏを示している。Ｅ＊は図５５Ａ、図５５Ｂ、図５５ＣのイベントＮｏを示している。
　なお、本実施の形態と同様な効果が得られるタイミングであれば、図５４Ａおよび図５４Ｂに制限されるものではない。
　浮遊拡散層ＦＤ１における信号電荷を電圧に変換するゲインＧＣ１は、ゲイン制御トランジスタＧＣ１のオンおよびオフに応じて高いゲインと低いゲインとに切り替え可能である。ＨＣＧ（Ｒ：リセット成分）→ＨＣＧ（Ｓ：信号成分）の期間は、浮遊拡散層ＦＤ１の変換ゲインが高い状態でのフォトダイオードＰＤから浮遊拡散層ＦＤ１への信号電荷の読み出し動作を示す。ＭＣＧ（Ｓ：信号成分）→ＬＣＧ（Ｓ：信号成分）→ＬＣＧ（Ｒ：リセット成分）→ＭＣＧ（Ｒ：リセット成分）は、浮遊拡散層ＦＤ２の変換ゲインが低い状態での蓄積容量素子Ｃ１と蓄積容量素子Ｃ２から浮遊拡散層ＦＤ２への信号電荷の読み出し動作を示す。
　ＧＣ２は、＜Ｎ＞行の画素信号と＜Ｎ－１＞行の画素信号を電荷再分配するために、混合／分離している（詳細なポテンシャル図の説明は以降で説明する）。
　［４．４　画素混合の概念］
　図５６Ａ、図５６Ｂ、図５６Ｃ、図５７は画素混合の概念を示す。図５６Ａは、画素混合の概念を示す説明図である。図５６Ｂおよび図５６Ｃは、図５６Ａの各ポイントを説明するための図である。なお、詳細なポテンシャル図の説明は以降で説明する。
　まずは、フォトダイオードＰＤから溢れた電荷をＣ１＜Ｎ＞で蓄積し、露光時間の増加とともに、蓄積電荷は増加していく。電荷を蓄積する容量素子が不十分であれば、１００ｋｌｕｘを受けることはできず、ダイナミックレンジは不十分になる。
　一方、本実施の形態では、１Ｖ（１垂直同期期間）期間の半分に相当する１／２Ｖ（１／２垂直同期期間）期間でＣ１＜Ｎ＞の電荷量はＱ１となり、さらに溢れた電荷は、オーバーフローゲートＯＦ３はＯＮの状態であるため、Ｃ２＜Ｎ＞とＣ３＜Ｎ＞に蓄積され電荷量はＱ２となる（図中（１））。
　次に、オーバーフローゲートＯＦ３をＯＦＦすることで、Ｃ２＜Ｎ＞とＣ３＜Ｎ＞を電荷再分配して、Ｃ３＜Ｎ＞の電荷量はＱ２／２となり（図中（２））、引き続き保持しておく。その後、不要となったＣ２＜Ｎ＞の電荷は排出する。
　次に、１／２Ｖ（１／２垂直同期期間）からＣ２＜Ｎ＞には、再度蓄積をスタートする（図中（３））。そして、３／４Ｖ（３／４垂直同期期間）でＣ２＜Ｎ＞の電荷量はＱ３となり、Ｃ２＜Ｎ－１＞と電荷再分配して、Ｃ２＜Ｎ＞の電荷量はＱ３／２となる（図中（４））。その後、不要となったＣ２＜Ｎ－１＞の電荷は排出する。
　次に、オーバーフローゲートＯＦ３をＯＮして、Ｃ２＜Ｎ＞の電荷量Ｑ３／２とＣ３＜Ｎ＞の電荷量Ｑ２／２を合成することにより、総電荷は（Ｑ２＋Ｑ３）／２となる（図中（５））。
　そして、オーバーフローゲートＯＦ３をＯＦＦすることによって、Ｃ３＜Ｎ＞とＣ２＜Ｎ＞で電荷再分配して、Ｃ３＜Ｎ＞の電荷量は（Ｑ２＋Ｑ３）／４となり（図中（９））、引き続き保持しておく。
　さらに、Ｃ２＜Ｎ＞には、３／４Ｖ（３／４垂直同期期間）から再度蓄積をスタート（図中（６））する。
　一方、予め、ＦＤ２部に読み出したフォトダイオードＰＤの電荷量Ｑ０と、Ｃ１＜Ｎ＞の電荷量Ｑ１、Ｃ２＜Ｎ＞の電荷量Ｑ４は、Ｃ２＜Ｎ＞とＣ２＜Ｎ－１＞を電荷再分配して、Ｃ２＜Ｎ＞の電荷量は（Ｑ０＋Ｑ１＋Ｑ４）／２となる。次に、ゲイン制御トランジスタＧＣ２をＯＦＦすることによって、Ｃ２＜Ｎ＞とＣ２＜Ｎ－１＞で電荷再分配して、Ｃ２＜Ｎ＞の電荷量は（Ｑ０＋Ｑ１＋Ｑ４）／４となり（図中（７））保持しておく。
　そして、最終的には、Ｃ２＜Ｎ＞の電荷（Ｑ０＋Ｑ１＋Ｑ４）／４とＣ３＜Ｎ＞の電荷（Ｑ２＋Ｑ３）／４を読出してＦＤ混合することで、（Ｑ０＋Ｑ１＋Ｑ２＋Ｑ３）／４の信号電荷を得ることができる。
　本実施の形態の特徴は、蓄積容量素子をすでに電荷が排出された隣接行の容量を使う駆動にして、容量面積を縮小していることである。
　また、本実施の形態の露光方式の特徴は、１Ｖの露光期間の間で、チョッパーなどの間欠露光であればＬＥＤ光の取りこぼしが発生するが、連続露光（ＰＤと蓄積容量素子）であるためＬＥＤ光を確実に捉えることでできることにある。
　図５８と図５９はフォトダイオードＰＤと蓄積容量素子Ｃ１の電荷の蓄積に関するタイミングを示したものである。フォトダイオードＰＤは１Ｖ期間中を露光し続けて電荷量はＱ０である。また、フォトダイオードＰＤから溢れた電荷を受ける蓄積容量素子Ｃ１＜Ｎ＞は０～１ＶまではＱ１信号である。このＣ１＜Ｎ＞から溢れた電荷を受ける蓄積容量素子Ｃ２＜Ｎ＞は０～１／２ＶまではＱ２信号となり、１／２～３／４ＶまではＱ３信号となり、３／４～４／４ＶまではＱ４信号となり。また、完全に１Ｖの期間中は露光しているため、ＬＥＤ光を捉えることが可能になる。ただし、場合によっては、０～１／２Ｖから１／２～３／４Ｖから３／４～４／４Ｖまでの遷移のため、数Ｈレベルでの非露光期間が生じる可能性があるが、ＬＥＤ光の画質への影響はないレベルである。
　［４．５　ＷＤＲの合成］
　また、本実施の形態の特徴は、ＷＤＲを合成するＬｏｎｇフレーム（低照度フレーム）、Ｍｉｄｄｌｅフレーム（中照度フレーム）、Ｓｈｏｒｔフレーム（高照度フレーム）の３フレームは完全に同タイミングで露光され、完全に同画素を使用しているため、偽色や着色やブレは発生しなくなることにある。
　図１９Ｂと図６０はＷＤＲの合成方法の概要を示す。ＷＤＲとしては、Ｌｏｎｇフレーム（低照度フレーム）はＱ０の信号電荷、Ｍｉｄｄｌｅフレーム（中照度フレーム）はＱ０＋Ｑ１の信号電荷、Ｓｈｏｒｔフレーム（高照度フレーム）は（Ｑ０＋Ｑ１＋Ｑ２＋Ｑ３＋Ｑ４）／Ｍの信号電荷として、ＷＤＲを合成する。
　図６０［１］［２］［３］［４］の横軸は、照度と露光時間の積、一定時間の照度、または、一定照度での露光時間を示す。縦軸は、［１］は電荷蓄積レベルを示す。［２］はＦＤ電位を示す。［３］はＡＤ変換後の値を示す。［４］はＳＮを示す。
　図６１はＳｈｏｒｔ露光（高照度）の減衰比Ｍに伴うＳＮの劣化を示す。ＳＮはショットノイズで決まるので、例えば、減衰比Ｍが２倍であれば、境界でのＳＮは３ｄＢ低下することになる。蓄積容量素子（Ｃ１）と蓄積容量素子（Ｃ２）の容量比は任意の減衰比Ｍで設定できるが、ＷＤＲ後の合成時の境界でのＳＮの劣化が指標となる。
　図６２は、１回目のＲｅａｄ１、２回目のＲｅａｄ２、３回目のＲｅａｄ３の信号電荷量とＦＤ電位を表しているものである。
　図６３は、実際に１回目のＲｅａｄ１をＷＤＲのＬｏｎｇフレーム（低照度フレーム）、２回目のＲｅａｄ２をＷＤＲのＭｉｄｄｌｅフレーム（中照度フレーム）、３回目のＲｅａｄ３をＷＤＲのＳｈｏｒｔフレーム（高照度フレーム）として合成したものである。フレームのつなぎ部のＳＮは２６ｄＢ以上、ダイナミックレンジは１２０ｄＢ以上である。
　信号処理部７０を構成するＷＤＲ合成回路７６の詳細は図１９Ｂである。
　第１低照度フレームの画素信号（Ｌｏｎｇ）と、第２中照度フレームの画素信号（Ｍｉｄｄｌｅ）と、第３高照度フレームの画素信号（Ｓｈｏｒｔ）を合成する。この合成により、ワイドダイナミックレンジ機能（ＷＤＲ機能）を実現する、つまり、ダイナミックレンジが拡大される。
　また、第１低照度フレームの画素信号（Ｌｏｎｇ）は画素内ゲインが高く設定され、第２中照度フレームの画素信号（Ｍｉｄｄｌｅ）と、第３高照度フレームの画素信号（Ｓｈｏｒｔ）は画素内ゲインが低く設定され、低照度でのノイズ改善と高照度でのダイナミックレンジ拡大を行う。
　図６４は、本実施の形態による効果、つまり、蓄積容量素子の小面積化とダイナミックレンジの拡大の効果を示す。このように、本実施の形態により、蓄積容量素子を低減した状態でダイナミックレンジを拡大でき、高輝度のＬＥＤ光に対しても、受光した信号を全くとりこぼすことがなくなる。なお、実施の形態４はケースＮｏ．１に基づくものである。
　また、ケースＮｏ．０は、ケースＮｏ．１に比較して面積的に劣るため省略している。
　［４．６　画素のポテンシャル構造］
　図５５Ａ～図５５Ｅは、図５４Ａおよび図５４Ｂの主要ポイントでのポテンシャル図を示す。また、ここでは、簡単化のために減衰比Ｍ＝２とする。
　イベントをＥ１～Ｅ３０で表しており、順に説明する。
　Ｅ１はＦＤ１のリセットであり、リセットトランジスタＲＳ＜Ｎ＞、転送トランジスタＴＧ＜Ｎ＞、ゲイン制御トランジスタＧＣ１＜Ｎ＞をＯＮすることによるＰＤ部の電荷を排出する。
　Ｅ２は期間Ａでの露光開始であり、リセットトランジスタＲＳ＜Ｎ＞、転送トランジスタＴＧ＜Ｎ＞、ゲイン制御トランジスタＧＣ１＜Ｎ＞をＯＦＦする。
　Ｅ３は期間Ａでの電荷蓄積であり、フォトダイオードＰＤには信号電荷Ｑ０が蓄積され、溢れた電荷は、オーバーフローゲートＯＦ１＜Ｎ＞を介して蓄積容量素子Ｃ１＜Ｎ＞に蓄積され続け、さらに溢れた電荷は、オーバーフローゲートＯＦ２＜Ｎ＞を介してＣ２＜Ｎ＞に蓄積する。
　Ｅ４はＣ２＜Ｎ＞にオーバーフローゲートＯＦ３＜Ｎ＞をＯＮすることにより、蓄積された電荷をＣ３＜Ｎ＞と平均化する。
　Ｅ５では、オーバーフローゲートＯＦ２＜Ｎ＞をＯＦＦすることにより、電荷再分配により減衰比はＭ＝（Ｃ２＜Ｎ＞＋Ｃ３＜Ｎ＞）／Ｃ３＜Ｎ＞となる。つまり、Ｃ３＜Ｎ＞の電荷量はＱ２／２となる。
　Ｅ６では、蓄積用転送トランジスタＴＧＣ２＜Ｎ＞とリセットトランジスタＲＳ＜Ｎ＞をＯＮすることにより、Ｃ２＜Ｎ＞の不要となった電荷を排出する。
　Ｅ７は期間Ｂでの露光開始であり、蓄積用転送トランジスタＴＧＣ１＜Ｎ＞とリセットトランジスタＲＳ＜Ｎ＞をＯＦＦする。
　Ｅ８は期間Ｂでの電荷蓄積であり、フォトダイオードＰＤには信号電荷Ｑ０が蓄積され、蓄積電荷Ｃ１にはＱ１が蓄積され、溢れた電荷は、オーバーフローゲートＯＦ２＜Ｎ＞を介して蓄積容量素子Ｃ２＜Ｎ＞にＱ３として蓄積される。
　Ｅ９は、ゲイン制御トランジスタＧＣ２＜Ｎ＞と蓄積用転送トランジスタＴＧＣ２＜Ｎ＞と蓄積用転送トランジスタＴＧＣ２＜Ｎ－１＞をＯＮすることにより、Ｃ２＜Ｎ＞とＣ２＜Ｎ－１＞の平均化を行う。
　Ｅ１０は、ゲイン制御トランジスタＧＣ２＜Ｎ＞と蓄積用転送トランジスタＴＧＣ２＜Ｎ＞と蓄積用転送トランジスタＴＧＣ２＜Ｎ－１＞をＯＦＦすることにより、Ｃ３＜Ｎ＞とＣ３＜Ｎ－１＞の電荷再分配を行う。Ｃ３＜Ｎ＞の蓄積電荷はＱ３／２となる。
　Ｅ１１は、ＦＤ２のリセットであり、リセットトランジスタＲＳ、ゲイン制御トランジスタＧＣ２をＯＮすることによるＦＤ２部の電荷を排出する。
　Ｅ１２は、オーバーフローゲートＯＦ３＜Ｎ＞をＯＮして、Ｃ３＜Ｎ＞の電荷量Ｑ２／２とＣ３＜Ｎ＞の蓄積電荷Ｑ３／２の平均化を行う。つまり、平均化を行って、Ｃ３＜Ｎ＞＋Ｃ２＜Ｎ＞＝（Ｑ２＋Ｑ３）／２となる。
　Ｅ１３は、オーバーフローゲートＯＦ３をＯＦＦして、Ｃ３＜Ｎ＞とＣ２＜Ｎ＞の電荷再分配を行って、Ｃ３＜Ｎ＞は（Ｑ２＋Ｑ３）／４となる。
　Ｅ１４は、Ｃ２＜Ｎ＞の電荷排出であり、蓄積用転送トランジスタＴＧＣ２＜Ｎ＞とリセットトランジスタＲＳ＜Ｎ＞をＯＮして行う。
　Ｅ１５は期間Ｃでの露光開始であり、蓄積用転送トランジスタＴＧＣ２＜Ｎ＞とリセットトランジスタＲＳ＜Ｎ＞をＯＦＦする。
　Ｅ１６は期間Ｃでの電荷蓄積であり、フォトダイオードＰＤには信号電荷Ｑ０が蓄積され、溢れた電荷は、オーバーフローゲートＯＦ１＜Ｎ＞を介して蓄積容量素子Ｃ１＜Ｎ＞に蓄積され、さらに溢れた電荷は、オーバーフローゲートＯＦ２＜Ｎ＞からＣ２＜Ｎ＞に蓄積される。
　Ｅ１７はＦＤ１のリセットであり、リセットトランジスタＲＳ＜Ｎ＞、ゲイン制御トランジスタＧＣ１＜Ｎ＞をＯＮすることによるＦＤ１部の電荷を排出する。
　Ｅ１８はＨＣＧのリセットであり、リセットトランジスタＲＳ＜Ｎ＞、ゲイン制御トランジスタＧＣ１＜Ｎ＞をＯＦＦすることによるＨＣＧ状態になる。
　Ｅ１９は転送トランジスタＴＧ＜Ｎ＞をＯＮすることにより、フォトダイオードＰＤの電荷をＦＤ１部に転送する。
　Ｅ２０では転送トランジスタＴＧをＯＦＦされており、ＦＤ１部に蓄積されたフォトダイオードＰＤの電荷Ｑ０を読み出す（ＨＣＧ信号）。
　Ｅ２１は蓄積用転送トランジスタＴＧＣ１＜Ｎ＞をＯＮして、ＦＤ１に信号を読出して、フォトダイオードＰＤの電荷Ｑ０とＣ１＜Ｎ＞の電荷Ｑ１の合計値Ｑ０＋Ｑ１を読出す（ＭＣＧ信号）。
　Ｅ２２は、ゲイン制御トランジスタＧＣ２＜Ｎ＞と蓄積用転送トランジスタＴＧＣ２＜Ｎ＞と蓄積用転送トランジスタＴＧＣ２＜Ｎ－１＞をＯＮにすることでＣ２＜Ｎ＞のＱ４を読み出す。すでに読み出されているフォトダイオードＰＤの電荷Ｑ０、Ｃ１＜Ｎ＞の電荷Ｑ１、を混合して、合計はＱ０＋Ｑ１＋Ｑ４となる。
　Ｅ２３は、ゲイン制御トランジスタＧＣ２をＯＦＦにすることにより、電荷再分配されて減衰比Ｍは（Ｃ２＜Ｎ＞＋Ｃ２＜Ｎ－１＞）／Ｃ２＜Ｎ＞となるので、Ｃ２＜Ｎ＞＝（Ｑ０＋Ｑ１＋Ｑ４）／２となる。
　　Ｅ２４では、蓄積用転送トランジスタＴＧＣ１＜Ｎ＞とリセットトランジスタＲＳ＜Ｎ＞をＯＮすることにより、Ｃ１＜Ｎ＞の不要となった電荷を排出する。
　Ｅ２５は、Ｃ２＜Ｎ＞とＣ２＜Ｎ－１＞の平均化は、ゲイン制御トランジスタＧＣ２と蓄積用転送トランジスタＴＧＣ２＜Ｎ＞と蓄積用転送トランジスタＴＧＣ２＜Ｎ－１＞をＯＮにすることにより実施される。
　Ｅ２６は、ゲイン制御トランジスタＧＣ２と蓄積用転送トランジスタＴＧＣ２＜Ｎ＞と蓄積用転送トランジスタＴＧＣ２＜Ｎ－１＞をＯＦＦにすることにより、Ｃ３＜Ｎ＞はＣ２＜Ｎ－１＞は電荷再分配されて減衰比Ｍは（Ｃ２＜Ｎ＞＋Ｃ２＜Ｎ－１＞）／Ｃ２＜Ｎ＞となり、Ｃ２＜Ｎ＞＝（Ｑ０＋Ｑ１＋Ｑ４）／４となる。
　Ｅ２７では、蓄積用転送トランジスタＴＧＣ１＜Ｎ＞とリセットトランジスタＲＳ＜Ｎ＞をＯＮすることにより、Ｃ１＜Ｎ＞の不要となった電荷を排出する。
　Ｅ２８では、オーバーフローゲートＯＦ２＜Ｎ＞、蓄積用転送トランジスタＴＧＣ１＜Ｎ＞をＯＮにすることにより、Ｃ２＜Ｎ＞＝（Ｑ０＋Ｑ１＋Ｑ４）／４とＣ３＜Ｎ＞は（Ｑ２＋Ｑ３）／４を混合して、結果、Ｃ２＜Ｎ＞＋Ｃ３＜Ｎ＞＝（Ｑ０＋Ｑ１＋Ｑ２＋Ｑ３＋Ｑ４）／４となる（ＬＣＧ信号）。
　Ｅ２９では、ＦＤ１とＦＤ２をリセットして読出し動作を完了する。
　（実施の形態５）
　実施の形態５における固体撮像装置１００について実施の形態1との差分の観点で説明する。固体撮像装置１００の構成例については、水平走査線群１５の制御数には違いがあるが、それ以外は同じ構成である。
　本実施の形態は、画素容量の振幅（ダイナミックレンジ）が十分に大きく、列ＡＤ回路の入力ダイナミックレンジを超える際に、前者の画素ダイナミックレンジを減衰させて、後者の回路ダイナミックレンジに合わせる場合に有効である。
　［５．１　画素回路の構成例］
　画素回路３の構成例について説明する。
　図２は、ＲＧＢからなるベイヤー構成を示しており、図６５Ａはこの縦２画素１セルの回路構成であり、図６５Ｂはこの縦４画素１セルの回路構成である。制御線はいずれも同一である。
　図６５Ａ、図６５Ｂは、実施の形態５に係る画素回路３の回路例を示す図である。実施の形態１から、オーバーフローゲートＯＦ２と、蓄積容量素子Ｃ２と、蓄積用転送トランジスタＴＧＣ２を削除する。
　また、水平走査線群１５は、読み出し制御線φＴＧＣ２、オーバーフロー制御線φＯＦ２、を含む。
　オーバーフローゲートＯＦ１は、読み出し制御信号φＯＦ１に応じてオンおよびオフするオーバーフローゲート兼スイッチトランジスタである。オーバーフローゲートＯＦ１は、読み出し制御信号φＯＦ１がハイレベルのときに、フォトダイオードＰＤが光電変換した信号電荷を、オーバーフローゲートＯＦ１を介して、蓄積容量素子Ｃ１に転送する。
　蓄積容量素子Ｃ１は、フォトダイオードＰＤが光電変換した信号電荷が溢れた場合に、オーバーフローゲートＯＦ１の制御電圧を調整することにより流し込むことができる。または、予め設定した電位を超えた際に転送する。
　ゲイン制御トランジスタＧＣ２は、ゲイン制御信号φＧＣ２に応じて、この縦２画素１セル構造の浮遊拡散層ＦＤ２を電気的に切断または接続する。これにより、浮遊拡散層ＦＤ２における信号電荷を電圧に変換する変換ゲインに変更する。すなわち、フォトダイオードＰＤから浮遊拡散層ＦＤ２への信号電荷の転送において、ゲイン制御トランジスタＧＣ２をオンすれば浮遊拡散層ＦＤの変換ゲインをより低くできる。
　そして、これにより、隣接行の電荷、すなわち、蓄積用転送トランジスタＴＧＣ１と蓄積用転送トランジスタＴＧＣ３を通した電荷の転送をＯＮ／ＯＦＦすることができ、電荷再分配が可能になる。
　［５．２　相関二重検出による読み出し動作例］
　図６６は、実施の形態５での数フレームの読出し順を示すものである。図６７は１ＨのＣＤＳ順序であり、ＨＣＧ（Ｒ：リセット成分）→ＨＣＧ（Ｓ：信号成分）→ＬＣＧ（Ｓ：信号成分）→ＬＣＧ（Ｒ：リセット成分）となる。図６８Ａおよび図６８Ｂは基本の図９をこのＣＤＳ順序に変更したものである。ＨＣＧ（Ｒ：リセット成分）→ＨＣＧ（Ｓ：信号成分）の遷移では画素リセットノイズはキャンセルされる。一方、ＬＣＧ（Ｓ：信号成分）→ＬＣＧ（Ｒ：リセット成分）の遷移では、ＤＣ的なオフセット（リセットカップリング）は除去することができるが、画素リセットノイズはキャンセルできずにｋＴＣノイズとして残存することになる。
　このＳｈｏｒｔ露光（高照度）でのｋＴＣノイズは低信号側であらわれる。例えば図４９に示している。ここで、ｋＴＣノイズは、電荷量では√（ｋＴＣ）、で表される。信号レベルよりも十分に小さくなるように設定しなければならない。このように、Ｓｈｏｒｔ露光（高照度）とＬｏｎｇ露光（低照度）の境界においては、後者のＳＮを前者のＳＮよりも十分に良くする必要がある。
　［５．３　ゲイン制御を伴う読み出し動作］
　図６８Ａおよび図６８Ｂは実施の形態５に係るゲイン制御を伴う画素読み出しの動作例を示す１Ｖ期間（１垂直同期期間）で主要部分を拡大したタイムチャートである。図６８Ａおよび図６８Ｂ中のｔ＊は図９のイベントＮｏを示している。Ｅ＊は図６９Ａ、図６９Ｂ、図６９ＣのイベントＮｏを示している。
　なお、本実施の形態と同様な効果が得られるタイミングであれば、図６８Ａおよび図６８Ｂに制限されるものではない。
　例えば、信号読出し時は、実施の形態１や実施の形態２のように、ＦＤ１、ＦＤ２に混合された電荷をＧＣ２＜Ｎ＞で分離せずに、ＧＣ２＜Ｎ＞をＧＣ１＜Ｎ＞と同様にＯＮしてもよい。
　浮遊拡散層ＦＤ１における信号電荷を電圧に変換するゲインＧＣ１は、ゲイン制御トランジスタＧＣ１のオンおよびオフに応じて高いゲインと低いゲインとに切り替え可能である。ＨＣＧ（Ｒ：リセット成分）→ＨＣＧ（Ｓ：信号成分）の期間は、浮遊拡散層ＦＤ１の変換ゲインが高い状態でのフォトダイオードＰＤから浮遊拡散層ＦＤ１への信号電荷の読み出し動作を示す。ＬＣＧ（Ｓ：信号成分）→ＬＣＧ（Ｒ：リセット成分）は、浮遊拡散層ＦＤ２の変換ゲインが低い状態での蓄積容量素子Ｃ１と蓄積容量素子Ｃ２から浮遊拡散層ＦＤ２への信号電荷の読み出し動作を示す。
　ゲイン制御トランジスタＧＣ２は、＜Ｎ＞行の画素信号と＜Ｎ－１＞行の画素信号を電荷再分配するために、混合／分離している（詳細なポテンシャル図の説明は以降で説明）。
　［５．４　画素混合の概念］
　図７０Ａ、図７０Ｂ、図７０Ｃは画素混合の概念を示す。図７０Ａは、画素混合の概念を示す説明図である。図７０Ｂおよび図７０Ｃは、図７０Ａの各ポイントを説明するための図である。図７１は、図７０Ａの走査期間の説明図である。なお、詳細なポテンシャル図の説明は以降で説明する。
　まずは、フォトダイオードＰＤから溢れた電荷をＣ１＜Ｎ＞で蓄積し、露光時間の増加とともに、蓄積電荷Ｃ１は増加していく（図中（１））。電荷を蓄積する容量素子が十分あれば、１００ｋＬｕｘを受けることができ、ダイナミックレンジは満足できる。
　そして。最終的には、ＰＤとＣ１＜Ｎ＞の電荷（Ｑ０＋Ｑ１）／Ｍと電荷のないＣ１＜Ｎ－１＞を読出してＦＤ混合すること電荷分配して減衰させ、（Ｑ０＋Ｑ１）／Ｍの信号電荷（図中（５））を得ることができる。
　本実施の形態の特徴は、蓄積容量素子をすでに電荷が排出された隣接行の容量を使う駆動にして、容量面積を縮小していることである。
　また、１Ｖ期間中（１垂直同期期間）の露光期間の間で、チョッパーなどの間欠露光であればＬＥＤ光の取りこぼしが発生するが、本実施の形態の露光方式の特徴では、連続露光(ＰＤと蓄積容量素子)であるためＬＥＤ光を確実に捉えることでできることにある。
　図７２と図７３はフォトダイオードＰＤと蓄積容量素子Ｃ１の電荷の蓄積に関するタイミングを示したものである。フォトダイオードＰＤは１Ｖ期間中（１垂直同期期間）を露光し続けて電荷量はＱ０である。このフォトダイオードＰＤから溢れた電荷を受ける蓄積容量素子Ｃ１＜Ｎ＞は１Ｖ期間中（１垂直同期期間）を露光し続けて電荷量はＱ１である。また、完全に１Ｖの期間中は露光しているため、ＬＥＤ光を捉えることが可能になる。
　[５．５　ＷＤＲの合成]
　また、本実施の形態の特徴は、ＷＤＲを合成するＬｏｎｇフレーム（低照度フレーム）、Ｓｈｏｒｔフレーム（高照度フレーム）の２フレームは完全に同タイミングで露光され、完全に同画素を使用しているため、偽色や着色やブレは発生しなくなることにある。
　図１９Ａと図７４はＷＤＲの合成方法の概要を示す。ＷＤＲとしては、Ｌｏｎｇ露光（低照度）はＱ０の信号電荷、Ｓｈｏｒｔ露光（高照度）は（Ｑ０＋Ｑ１）／Ｍの信号電荷として、ＷＤＲを合成する。
　図７４［１］［２］［３］［４］の横軸は、照度と露光時間の積、一定時間の照度、または、一定照度での露光時間を示す。縦軸は、［１］は電荷蓄積レベルを示す。［２］はＦＤ電位を示す。［３］はＡＤ変換後の値を示す。［４］はＳＮを示す。
　図７５はＳｈｏｒｔ露光（高照度）の減衰比Ｍに伴うＳＮの劣化を示す。ＳＮはショットノイズで決まるので、例えば、減衰比Ｍが２倍であれば、境界でのＳＮは３ｄＢ低下することになる。蓄積容量素子（Ｃ１）と蓄積容量素子（Ｃ２）の容量比は任意の減衰比Ｍで設定できるが、ＷＤＲ後の合成時の境界でのＳＮの劣化が指標となる。
　図７６は、１回目のＲｅａｄ１、２回目のＲｅａｄ２の信号電荷量とＦＤ電位を表しているものである。
　図７７は、実際に１回目のＲｅａｄ１をＷＤＲのＬｏｎｇフレーム（低照度フレーム）、２回目のＲｅａｄ２をＷＤＲのＳｈｏｒｔフレーム（高照度フレーム）として合成したものである。フレームのつなぎ部のＳＮは２６ｄＢ以上、ダイナミックレンジは１２０ｄＢ以上である。
　信号処理部７０を構成するＷＤＲ合成回路７６の詳細は図１９Ａか図１９Ｂである。
　第１低照度フレームの画素信号（Ｌｏｎｇ）と、第２高照度フレームの画素信号（Ｓｈｏｒｔ）を合成する。この合成により、ワイドダイナミックレンジ機能（ＷＤＲ機能）を実現する、つまり、ダイナミックレンジが拡大される。
　また、第１低照度フレームの画素信号（Ｌｏｎｇフレーム）は画素内ゲインが高く設定され、第２高照度フレームの画素信号（Ｓｈｏｒｔフレーム）は画素内ゲインが低く設定され、低照度でのノイズ改善と高照度でのダイナミックレンジ拡大を行う。
　［５．６　画素のポテンシャル構造］
　図６９Ａ～図６９Ｃは、図６８Ａおよび図６８Ｂの主要ポイントでのポテンシャル図を示す。
　イベントをＥ１～Ｅ１８で表しており、順に説明する。
　Ｅ１はＦＤ１のリセットであり、リセットトランジスタＲＳ＜Ｎ＞、転送トランジスタＴＧ＜Ｎ＞、ゲイン制御トランジスタＧＣ１＜Ｎ＞をＯＮすることによるＰＤ部の電荷を排出する。
　Ｅ２は期間Ａでの露光開始であり、リセットトランジスタＲＳ＜Ｎ＞、転送トランジスタＴＧ＜Ｎ＞、ゲイン制御トランジスタＧＣ１＜Ｎ＞をＯＦＦする。
　Ｅ３は期間Ａでの電荷蓄積であり、フォトダイオードＰＤには信号電荷Ｑ０が蓄積され、さらに蓄積容量素子Ｃ１＜Ｎ＞に蓄積はＱ１が蓄積される。
　Ｅ９はＦＤ１のリセットであり、リセットトランジスタＲＳ＜Ｎ＞、ゲイン制御トランジスタＧＣ１＜Ｎ＞をＯＮすることによるＦＤ１部の電荷を排出する。
　Ｅ１０はＨＣＧのリセットであり、リセットトランジスタＲＳ＜Ｎ＞、ゲイン制御トランジスタＧＣ１＜Ｎ＞をＯＦＦすることによるＨＣＧ状態になる。
　Ｅ１１は転送トランジスタＴＧ＜Ｎ＞をＯＮすることにより、フォトダイオードＰＤの電荷をＦＤ１部に転送する。
　Ｅ１２は転送トランジスタＴＧ＜Ｎ＞をＯＦＦすることにより、ＦＤ１部に蓄積されたフォトダイオードＰＤの電荷Ｑ０を読み出す（ＨＣＧ信号）。
　Ｅ１３は、ＦＤ１部のＱ０に蓄積用転送トランジスタＣ１＜Ｎ＞の電荷Ｑ１を読み出し、ＧＣ２＜Ｎ＞をＯＮして、Ｃ１＜Ｎ－１＞と平均化して電荷再分配する。
　Ｅ１４でＬＣＧ用の信号は、（Ｑ０＋Ｑ１）／Ｍとして減衰させる。
　Ｅ１７では、蓄積用転送トランジスタＣ１＜Ｎ＞の電荷量（Ｑ０＋Ｑ１）／Ｍを読出す(ＬＣＧ信号）。ここで、減衰比Ｍ＝（Ｃ１＜Ｎ＞＋Ｃ１＜Ｎ－１）／Ｃ１＜Ｎ＞である。
　Ｅ１８では、ＦＤ１とＦＤ２の信号をリセットして読出し動作を完了する。
　また、フォトダイオードＰＤから溢れた電荷のオーバーフローでの課題は他素子へのリークにともなう混色やリニアリティずれである。このため、各オーバーフローでのポテンシャル障壁の高さは次のようになることの必要である。つまり、フォトダイオードＰＤから溢れた電荷は、オーバーフローゲートＯＦ１、２＜転送トランジスタＴＧ、蓄積用転送トランジスタＴＧＣ１、２＜分離層の順序に流れることである。
　なお、特にオーバーフローゲートの電圧に関しては、製造ばらつきが発生して、飽和レベルがばらつく傾向にある。このため、特に、オーバーフローゲートＯＦ１とオーバーフローゲートＯＦ２の電圧は、出荷前にトリミングをして飽和ばらつきを抑制することが望ましい。
　（実施の形態６）
　以下、図面を参照しながら、実施の形態６に係る撮像装置について説明する。なお、本実施の形態に備わる撮像装置は、上述した実施の形態１～５に係る固体撮像装置１００を１つ以上備える。以下、詳細を説明する。
　図７８のビューシステムは、実施の形態６に係る撮像装置の構成例を示すブロック図である。同図の撮像装置は、ＣＩＳ（ＣＭＯＳ　Ｉｍａｇｅ　Ｓｅｎｓｏｒ）９１、ＩＳＰ（Ｉｍａｇｅ　Ｓｉｇｎａｌ　Ｐｒｏｃｅｓｓｏｒ）９２およびモニタ９を備え、例えば、デジタルカメラやスマートフォンのカメラである。ＣＩＳ９１は、各実施の形態に示した固体撮像装置１００である。ＩＳＰ９２は、ＣＩＳ９１からの画像信号を受けて、画像の拡大、縮小、圧縮符号化、復号化等々の画像処理を行う。モニタ９３は、撮像時のユーザ確認用のモニタである。
　なお、ＣＩＳ９１とＩＳＰ９２とは、１チップのＳｏＣ（Ｓｙｓｔｅｍ　ｏｎ　Ｃｈｉｐ）９０であってもよいし、別チップであってもよい。ＣＩＳ９１とＩＳＰ９２とが別チップある場合、信号処理部７０は、ＣＩＳ９１に備えられてもよいし、ＣＩＳ９２に備えられてもよい。また、信号処理部７０の一部は回路ではなくソフトウェアにより実現してもよい。
　また、図７９のＡＤＡＳ（先進運転支援システム）や自動運転でのセンシングシステムは、実施の形態６に係る撮像装置の他の構成例を示すブロック図である。同図の撮像装置は、ＣＩＳ（ＣＭＯＳ　Ｉｍａｇｅ　Ｓｅｎｓｏｒ）９１、ＩＳＰ（Ｉｍａｇｅ　Ｓｉｇｎａｌ　Ｐｒｏｃｅｓｓｏｒ）９２、センサー９４、センサーＥＣＵ（Ｅｌｅｃｔｒｏｎｉｃ　Ｃｏｎｔｒｏｌ　Ｕｎｉｔ）９５、警告部９６、および制御部９７を備え、例えば、自動車に搭載されるカメラシステムである。ＣＩＳ９１とＩＳＰ９２とは、信号処理部７０と同様である。センサー９４は、例えば、測距用のレーダ（ｒａｄａｒ）センサー、測距用のライダー（Ｌｏｄａｒ：　Ｌｉｇｈｔ　Ｄｅｔｅｃｔｉｏｎ　ａｎｄ　Ｒａｎｇｉｎｇ）センサーである。
　センサーＥＣＵ９５は、ＩＳＰ９２、センサー９４からの信号を受けた、警告部９６および制御部９７を制御する。警告部９６は、例えば、自動車のインスツルメントパネル内の各種の状態表示灯や警告灯等である。制御部９７は、例えば、自動車のステアリングやブレーキ等を動かすアクチュエーター等を制御する。
　なお、図１の撮像装置は、ビューシステムではモニタに接続され、ＡＤＡＳ（Ａｄｖａｎｃｅｄ　Ｄｒｉｖｅｒ　Ａｓｓｉｓｔａｎｃｅ　Ｓｙｓｔｅｍ：先進運転支援システム）や自動運転などのセンシングシステムに対応し、前記センシングシステムではセンサーＥＣＵを介して、警告または制御（ステアリング、ブレーキなど）を実施するようにしてもよい。
　図８０は、実施の形態６に係る撮像装置の自動車Ｍ１への搭載例を示す図である。図８１は、実施の形態６に係る図８０の搭載例における撮像範囲の一例を示す図である。
　図８０では、例えば図１の撮像装置が複数の取り付け箇所Ｄ１～Ｄ９のそれぞれに取り付けられる。取り付け箇所Ｄ１は、自動車Ｍ１の前方部分である。取り付け箇所Ｄ２は、自動車Ｍ１の車体左側部分である。取り付け箇所Ｄ３は、自動車Ｍ１の車体右側部分である。取り付け箇所Ｄ４は、左側ドアミラーである。取り付け箇所Ｄ５は、右側ドアミラーである。取り付け箇所Ｄ６は、ルームミラーである。取り付け箇所Ｄ７は、自動車Ｍ１の後方中央部分である。取り付け箇所Ｄ８は、自動車Ｍ１の後方左側部分である。取り付け箇所Ｄ９は、自動車Ｍ１の後方右側部分である。
　また、図８１に示す、撮像範囲Ｓ１～Ｓ９は、取り付け箇所Ｄ１～Ｄ９の撮像カメラに対応している。
　図８０、図８１に示すように、ビュー用カメラやセンシング用カメラとしての撮像装置は、撮像の対象範囲に応じて、輸送機器（車両、自動車）の前方、サラウンド、サイド、リア、インテリジェントリアを取り付け位置にすることが出来る。
　以上のように、実施の形態６における撮像装置は、上記の図１の撮像装置を備え、ビューシステム、ＡＤＡＳ（先進運転支援システム）のセンシングシステム、および、自動運転のセンシングシステムのいずれか１つのシステムを構成する。
　ここで、前記撮像装置は、前記輸送機器の前方、左サイド、右サイド、ルームミラーの１つ以上に搭載されてもよい。
　以上説明してきたように実施の形態１～６における距離測定装置は、受光量に応じた信号電荷を発生するフォトダイオードＰＤと、フォトダイオードＰＤで溢れた信号電荷を蓄積するオーバーフロー素子群と、フォトダイオードＰＤから転送された信号電荷、および、オーバーフロー素子群から転送された信号電荷を選択的に保持する浮遊拡散層ＦＤと、を備え、オーバーフロー素子群は、オーバーフロー素子ＯＦ１～ＯＦｍと蓄積容量素子Ｃ１～Ｃｍを１組とし、直列に段階的に接続されたｍ組（ｍ≧２）で構成され、オーバーフロー素子ＯＦ１～ＯＦｍは、フォトダイオードＰＤで溢れた信号電荷または前段の蓄積容量素子Ｃ１～Ｃ（ｍ－１）の信号電荷を、当該オーバーフロー素子と同じ組内の蓄積容量素子Ｃ１～Ｃｍに転送する。
　ここで、蓄積容量素子Ｃ１～Ｃｍに蓄積された信号電荷は、露光時間の間と露光時間の終了後、または、露光時間の終了後に、蓄積容量素子Ｃ１～Ｃｍを使った電荷再分配により減衰されてもよい。
　ここで、前記信号電荷は、ワイドダイナミックレンジ機能（ＷＤＲ機能）用の露光明暗差が異なる低照度フレームおよび高照度フレームの生成に用いられ、低照度フレームに対しては、フォトダイオードＰＤの信号電荷が使われ、高照度フレームに対しては、前記電荷再分配により減衰された信号電荷で使われ、低照度のフレームおよび高照度のフレームの同一座標の画素信号は、同一の画素からの各信号電荷であり、露光時間が同一であってもよい。
　ここで、１Ｖ（１垂直走査期間）を第１の露光期間Ａと第２の露光期間Ｂに分け、第１の露光期間Ａ中は、フォトダイオードＰＤから溢れた信号電荷は、第１１の蓄積容量素子Ｃ（ｍ－１）に蓄積し、第１の露光期間Ａ後は、第１２の蓄積容量素子Ｃｍの信号電荷は、第１１の蓄積容量素子Ｃ（ｍ－１）とで信号電荷再分配された信号電荷として保持され、第１１の蓄積容量素子Ｃ（ｍ－１）の信号電荷は排出され、第２の露光期間Ｂ中は、フォトダイオードＰＤから溢れる信号電荷は、第１１の蓄積容量素子Ｃ（ｍ－１）に蓄積し、第２の露光期間Ｂ後は、フォトダイオードＰＤ信号と第１１の蓄積容量素子Ｃ（ｍ－１）に蓄積された信号電荷を隣接行の第１３の蓄積容量素子Ｃｍと信号電荷再分配して減衰させた信号電荷として保持され、次に、第１２の蓄積容量素子Ｃｍの信号電荷と隣接行の第１３の蓄積容量素子Ｃｍの信号電荷とを浮遊拡散層で混合して読出してもよい。なお、第１１の蓄積容量素子Ｃ（ｍ－１）は最終段の１つ前の蓄積容量素子Ｃ（ｍ－１）であり、第１２の蓄積容量素子Ｃｍは最終段の蓄積容量素子Ｃｍであり、第１３の蓄積容量素子Ｃｍは隣接行の隣接する画素内の最終段の蓄積容量素子Ｃｍであってもよい。
　ここで、１垂直走査期間を第１の露光期間Ａと第２の露光期間Ｂと第３の露光期間Ｃとに分け、第１の露光期間Ａ中は、フォトダイオードＰＤから溢れた信号電荷は、第２１の蓄積容量素子Ｃｍ－１と第２２の蓄積容量素子Ｃｍとで電荷再分配して減衰させながら信号電荷を保持し、第１の露光期間Ａ後は、第２１の蓄積容量素子Ｃｍ－１の信号電荷は排出し、第２の露光期間Ｂ中は、フォトダイオードＰＤから溢れる信号電荷を、第２１の蓄積容量素子Ｃｍ－１に蓄積し、第２の露光期間Ｂ後は、第２２の蓄積容量素子Ｃｍは、第２１の蓄積容量素子Ｃｍ－１と電荷再分配して減衰させた信号電荷を保持し、第２１の蓄積容量素子Ｃｍ－１の信号電荷は排出し、第３の露光期間Ｃ中は、さらにフォトダイオードＰＤから溢れた信号電荷を、第２１の蓄積容量素子Ｃｍ－１に蓄積し、第３の露光期間Ｃ後は、第２１の蓄積容量素子Ｃｍ－１の信号電荷とフォトダイオードＰＤ信号と第２３の隣接行の蓄積容量素子Ｃｍ－１とで電荷再分配して減衰させた信号電荷を保持し、次に、第２１の蓄積容量素子Ｃｍ－１の信号電荷と第２２の蓄積容量素子Ｃｍの信号電荷を浮遊拡散層で混合して読出してもよい。なお、第２１の蓄積容量素子Ｃ（ｍ－１）は最終段の１つ前段の蓄積容量素子Ｃ（ｍ－１）であり、第２２の蓄積容量素子Ｃｍは最終段の蓄積容量素子Ｃｍであり、第２３の蓄積容量素子Ｃｍは隣接行の隣接する画素内の最終段の１つ前段の蓄積容量素子Ｃ（ｍ－１）であってもよい。
　ここで、１垂直走査期間と同じ長さの露光期間Ａを設定し、露光期間Ａ中は、フォトダイオードＰＤから溢れる信号電荷は、第３１の蓄積容量素子Ｃｍに蓄積し、露光期間Ａ後は、フォトダイオードＰＤ信号と第３１の蓄積容量素子Ｃｍに蓄積された信号電荷を第３２の隣接行の蓄積容量素子Ｃｍと電荷再分配して減衰させ信号電荷を保持し、浮遊拡散層で混合して読出し、してもよい。なお、前記第３１の蓄積容量素子Ｃｍは最終段の蓄積容量素子Ｃｍであり、前記第３２の蓄積容量素子Ｃｍは隣接行の隣接する画素内の最終段の蓄積容量素子Ｃｍであってもよい。
　ここで、固体撮像装置１００は、複数の単位画素を含む画素セルが配列された画素アレイを有し、単位画素は、フォトダイオードＰＤと、オーバーフロー素子群と、第１転送トランジスタＴＧと、容量素子Ｃ０と、第１蓄積用転送トランジスタＴＧＣ１と、第２蓄積用転送トランジスタＴＧＣ２と、浮遊拡散層ＦＤとを有し、浮遊拡散層は、第１フローティング領域ＦＤ１と、第２フローティング領域ＦＤ２を含み、第１転送トランジスタＴＧを通じて、フォトダイオードＰＤの信号電荷が容量素子Ｃ０を有する第１フローティング領域ＦＤ１に転送され、初段のオーバーフロー素子ＯＦ１を通じて、フォトダイオードＰＤの信号電荷が初段の蓄積容量素子Ｃ１に転送され、第１蓄積用転送トランジスタＴＧＣ１を通じて、初段の蓄積容量素子Ｃ１の信号電荷が第２フローティング領域ＦＤ２に転送され、２段目のオーバーフロー素子ＯＦ２を通じて、初段の蓄積容量素子Ｃ１の信号電荷が２段目の蓄積容量素子Ｃ２に転送され、第２蓄積用転送トランジスタＴＧＣ２を通じて、２段目の蓄積容量素子Ｃ２の信号電荷が第２フローティング領域ＦＤ２に転送され、前記画素セルは、第１フローティング領域ＦＤ１と第２フローティング領域ＦＤ２を接続するか否かを制御するゲイン制御トランジスタＧＣ１を有していてもよい。
　ここで、単位画素は、さらに、第３蓄積用転送トランジスタＴＧＣ３を備え、２段目のオーバーフロー素子ＯＦ２を通じて、２段目の蓄積容量素子Ｃ２の信号電荷が３段目の蓄積容量素子Ｃ３に転送され、第３蓄積用転送トランジスタＴＧＣ３を通じて、３段目の蓄積容量素子Ｃ３の信号電荷が第２フローティング領域ＦＤ２に転送されてもよい。
　ここで、画素セルは、第２蓄積用転送トランジスタＴＧＣ２を有せず、２段目のオーバーフロー素子ＯＦ２が双方向のスイッチの特性を有していてもよい。
　ここで、画素セルは、第３蓄積用転送トランジスタＴＧＣ３を有せず、３段目のオーバーフロー素子ＯＦ３が双方向のスイッチの特性を有していてもよい。
　ここで、２段目の蓄積容量素子Ｃ２と、第２蓄積用転送トランジスタＴＧＣ２と、２段目のオーバーフロー素子ＯＦ２とを削除した構成であってもよい。
　ここで、画素セルは、リセットトランジスタＲＳと増幅トランジスタＳＦと選択トランジスタＳＥＬを有し、画素セルに含まれる複数の単位画素は、リセットトランジスタＲＳと増幅トランジスタＳＦと選択トランジスタＳＥＬを共有し、複数の単位画素の浮遊拡散層はゲイン制御トランジスタＧＣ２で接続されていてもよい。
　ここで、蓄積容量素子の一端（電圧印加側）は、画素電源とＧＮＤ間の中間の電位に設定され、シャッター時は画素電源に接続して最大の正電圧差が印加され、露光中は、蓄積容量素子の他端（信号電荷蓄積側）の電圧は、露光時間とともに画素電圧から最大の負電圧差まで低下することができるように構成してもよい。
　これによれば、信号のダイナミックレンジを高め、かつ、蓄積容量素子の他端（信号電荷蓄積側）の電圧は低下するので、画素の暗電流特性を改善することができる。
　ここで、蓄積容量素子の一端はポリシリコンから構成されてもよい。
　ここで、前記画素セルが縦２画素１セル構造の場合は２行ごとに前記ゲイン制御素子（ＧＣ２）を有し、縦４画素１セル構造の場合は４行ごとに前記ゲイン制御御素子（ＧＣ２）を有してもよい。
　ここで、単位画素からの信号電荷は、ワイドダイナミックレンジ機能（ＷＤＲ機能）用の低照度フレーム、高照度フレームの２フレームの生成に用いられ、高照度フレームは電荷再分配により減衰された信号電荷に基づき、低照度フレームおよび高照度フレームからの画素信号は、露光時間が同一であってもよい。
　ここで、単位画素からの信号は、ワイドダイナミックレンジ機能（ＷＤＲ機能）用の低照度フレーム、中照度フレームおよび高照度フレームの３フレームの生成に用いられ、高照度フレームは電荷再分配により減衰された信号電荷に基づき、低照度フレーム、中照度フレームおよび高照度フレームからの画素信号は、露光時間が同一であってもよい。
　ここで、ＣＤＳ（相関二重サンプリング）用の画素信号の読み出し順序は、最初に高照度フレーム用のリセット成分（ＨＧＣ－Ｒ）、次に高照度フレーム用の信号成分（ＨＧＣ－Ｓ）、次に低照度フレーム用の信号成分（ＬＧＣ－Ｓ）、次に低照度フレーム用のリセット成分（ＬＧＣ－Ｒ）の順であってもよい。
　ここで、ＣＤＳ（相関二重サンプリング）用の画素信号の読み出し順序は、高照度フレーム用のリセット成分（ＨＧＣ－Ｒ）、高照度フレーム用の信号成分（ＨＧＣ－Ｓ）、中照度フレーム用の信号成分（ＭＧＣ－Ｓ）、低照度フレーム用の信号成分（ＬＧＣ－Ｓ）、低照度フレーム用のリセット成分（ＬＧＣ－Ｒ）、中照度フレーム用のリセット成分（ＭＧＣ－Ｒ）の順であってもよい。
　ここで、前記固体撮像装置は、トップチップとボトムチップとを有し、前記トップチップは裏面照射型イメージセンサであり、前記ボトムチップは回路素子を搭載しており配線側の最上レイヤーに容量素子を配置し、前記トップチップと前記ボトムチップは、配線側で張り合わされ、前記トップチップの前記単位画素の蓄積容量素子として、前記ボトムチップの容量素子を使用してもよい。
　ここで、固体撮像装置１００は、受光量に応じた信号電荷を発生するフォトダイオードＰＤと、フォトダイオードＰＤで溢れた信号電荷を蓄積する蓄積容量素子Ｃ１と、フォトダイオードＰＤで溢れた信号電荷を蓄積容量素子Ｃ１に転送するオーバーフロー素子ＯＦ１と、フォトダイオードＰＤから転送された信号電荷、および、蓄積容量素子Ｃ１から転送された信号電荷を選択的に保持する浮遊拡散層とを備える。
　また、撮像装置は、上記の固体撮像装置１００を備える撮像装置であって、輸送機器用途のビューシステム、ＡＤＡＳ（先進運転支援システム）のセンシングシステム、自動運転のセンシングシステムの少なくとも１つに対応し、前記撮像装置は、前記輸送機器の前方、サラウンド、サイド、リア、ルームミラーの少なくとも１つに搭載される。
　（その他の実施の形態）
　以上、本開示の固体撮像装置、及びそれを用いる撮像装置について、上記実施の形態に基づいて説明してきたが、本開示の固体撮像装置、及びそれを用いる撮像装置は、上記実施の形態に限定されるものではない。上記実施の形態における任意の構成要素を組み合わせて実現される別の実施の形態や、上記実施の形態に対して本開示の主旨を逸脱しない範囲で当業者が思いつく各種変形を施して得られる変形例や、本開示の固体撮像装置、及びそれを用いる撮像装置を内蔵した各種機器も本発明に含まれる。
　本開示は、固体撮像装置および撮像装置に利用可能である。
　３　画素回路
　１０　画素アレイ部
　１２　水平走査回路
　１４　垂直走査回路
　１５　水平走査線群
　１８　水平信号線
　１９　垂直信号線
　２０　タイミング制御部
　２５　カラムＡＤ回路
　２６　カラム処理部
　２７　参照信号生成部
　７０　信号処理部
　７６　ＷＤＲ合成回路
　１００　固体撮像装置

Claims (23)

  1. 　受光量に応じた信号電荷を発生するフォトダイオードと、
    　前記フォトダイオードで溢れた信号電荷を蓄積するオーバーフロー素子群と、
    　前記フォトダイオードから転送された信号電荷、および、前記オーバーフロー素子群から転送された信号電荷を選択的に保持する浮遊拡散層と、を備え、
    　前記オーバーフロー素子群は、オーバーフロー素子と蓄積容量素子を１組とし、直列に段階的に接続されたｍ組（ｍ≧２）で構成され、
    　前記オーバーフロー素子は、前記フォトダイオードで溢れた信号電荷または前段の蓄積容量素子の信号電荷を、当該オーバーフロー素子と同じ組内の蓄積容量素子に転送する
    固体撮像装置。
  2. 　前記蓄積容量素子に蓄積された信号電荷は、前記露光時間の間と前記露光時間の終了後、または、前記露光時間の終了後に、前記蓄積容量素子を使った電荷再分配により減衰される
    請求項１に記載の固体撮像装置。
  3. 　前記信号電荷は、ワイドダイナミックレンジ機能用の露光明暗差が異なる低照度フレームおよび高照度フレームの生成に用いられ、
    　前記低照度フレームに対しては、前記フォトダイオードの信号電荷が使われ、
    　前記高照度フレームに対しては、前記電荷再分配により減衰された信号電荷が使われ、
    　前記低照度フレームおよび前記高照度フレームの同一座標の画素信号は、同一の画素からの各信号電荷であり、露光時間が同一である
    請求項２に記載の固体撮像装置。
  4. 　１垂直走査期間を第１の露光期間と第２の露光期間とに分け、
    　前記第１の露光期間中は、フォトダイオードから溢れた電荷は、第１１の蓄積容量素子に蓄積し、
    　前記第１の露光期間後は、第１２の蓄積容量素子の信号電荷は、前記第１１の蓄積容量素子とで電荷再分配された信号電荷として保持され、前記第１１の蓄積容量素子の信号電荷は排出され、
    　前記第２の露光期間中は、前記フォトダイオードから溢れる信号電荷は、前記第１１の蓄積容量素子に蓄積され、
    　前記第２の露光期間後は、前記フォトダイオード信号と前記第１１の蓄積容量素子に蓄積された信号電荷を隣接行の第１３の蓄積容量素子と電荷再分配して減衰させた信号電荷として保持され、
    　次に、前記第１２の前記蓄積容量素子の信号電荷と隣接行の前記第１３の蓄積容量素子の信号電荷とを浮遊拡散層で混合して読出し、
    　前記第１１の蓄積容量素子は最終段の１つ前の蓄積容量素子であり、前記第１２の蓄積容量素子は最終段の蓄積容量素子であり、前記第１３の蓄積容量素子は隣接行の隣接する画素内の最終段の蓄積容量素子である
    請求項１～３のいずれか１項に記載の固体撮像装置。
  5. 　１垂直走査期間を第１の露光期間と第２の露光期間と第３の露光期間とに分け、
    　前記第１の露光期間中は、フォトダイオードから溢れた信号電荷は、第２１の蓄積容量素子と第２２の蓄積容量素子と、で電荷再分配して減衰させながら信号電荷を保持し、
    　前記第１の露光期間後は、前記第２１の蓄積容量素子の信号電荷は排出し、
    　前記第２の露光期間中は、前記フォトダイオードから溢れる信号電荷を、前記第２１の蓄積容量素子に蓄積し、
    　前記第２の露光期間後は、前記第２２の蓄積容量素子は、前記第２１の蓄積容量素子と電荷再分配して減衰させた信号電荷を保持し、前記第２１の蓄積容量素子の信号電荷は排出し、
    　前記第３の露光期間中は、さらに前記フォトダイオードから溢れた信号電荷を、前記第２１の蓄積容量素子に蓄積し、
    　前記第３の露光期間後は、前記第２１の蓄積容量素子の信号電荷と前記フォトダイオード信号と隣接行の第２３の蓄積容量素子とで電荷再分配して減衰させ信号電荷を保持し、
    　次に、前記第２１の前記蓄積容量素子の信号電荷と前記第２２の蓄積容量素子の信号電荷を前記浮遊拡散層で混合して読出し、
    　前記第２１の蓄積容量素子は最終段の１つ前段の蓄積容量素子であり、前記第２２の蓄積容量素子は最終段の蓄積容量素子であり、前記第２３の蓄積容量素子は隣接行の隣接する画素内の最終段の１つ前段の蓄積容量素子である
    請求項１～３のいずれか１項に記載の固体撮像装置。
  6. 　１垂直走査期間と同じ長さの露光期間を設定し、
    　前記露光期間中は、前記フォトダイオードから溢れる信号電荷は、第３１の蓄積容量素子に蓄積し、
    　前記露光期間後は、前記フォトダイオード信号と前記第３１の蓄積容量素子に蓄積された信号電荷を隣接行の第３２の蓄積容量素子と電荷再分配して減衰させ電荷を保持し、浮遊拡散層で混合して読出し、
    　前記第３１の蓄積容量素子は最終段の蓄積容量素子であり、前記第３２の蓄積容量素子は隣接行の隣接する画素内の最終段の蓄積容量素子である
    請求項１～３のいずれか１項に記載の固体撮像装置。
  7. 　複数の単位画素を含む画素セルが配列された画素アレイを有し、
    　前記単位画素は、前記フォトダイオードと、前記オーバーフロー素子群と、第１転送トランジスタと、容量素子と、第１蓄積用転送トランジスタと、第２蓄積用転送トランジスタと、前記浮遊拡散層とを有し、
    　前記浮遊拡散層は、第１フローティング領域と、第２フローティング領域を含み、
    　前記第１転送トランジスタを通じて、前記フォトダイオードの信号電荷が前記容量素子を有する第１フローティング領域に転送され、
    　初段のオーバーフロー素子を通じて、前記フォトダイオードの信号電荷が初段の蓄積容量素子に転送され、
    　第１蓄積信号電荷用転送トランジスタを通じて、初段の蓄積容量素子の信号電荷が第２フローティング領域に転送され、
    　２段目のオーバーフロー素子を通じて、初段の蓄積容量素子の信号電荷が２段目の蓄積容量素子に転送され、
    　前記第２蓄積用転送トランジスタを通じて、２段目の蓄積容量素子の信号電荷が第２フローティング領域に転送され、
    　前記画素セルは、前記第１フローティング領域と前記第２フローティング領域を接続するか否かを制御するゲイン制御素子を有する
    請求項１または２に記載の固体撮像装置。
  8. 　前記単位画素は、さらに、第３蓄積用転送トランジスタを備え、
    　２段目のオーバーフロー素子を通じて、２段目の蓄積容量素子の信号電荷が３段目の蓄積容量素子に転送され、
    　前記第３蓄積用転送トランジスタを通じて、３段目の蓄積容量素子の信号電荷が前記第２フローティング領域に転送される
    請求項７に記載の固体撮像装置。
  9. 　前記画素セルは、前記第２蓄積用転送トランジスタを有せず、
    　前記２段目のオーバーフロー素子が双方向のスイッチの特性を有する
    請求項７に記載の固体撮像装置。
  10. 　前記画素セルは、前記第３蓄積用転送トランジスタを有せず、
    　前記３段目のオーバーフロー素子が双方向のスイッチの特性を有する
    請求項８に記載の固体撮像装置。
  11. 　前記２段目の蓄積容量素子と、前記第２蓄積用転送トランジスタと、前記２段目のオーバーフロー素子を削除した構成である
    請求項７に記載の固体撮像装置。
  12. 　前記画素セルは、リセットトランジスタと増幅トランジスタと選択トランジスタを有し、
    　前記画素セルに含まれる前記複数の前記単位画素は、リセットトランジスタと増幅トランジスタと選択トランジスタを共有し、
    　前記複数の単位画素の前記浮遊拡散層はゲイン制御素子で接続されている
    請求項７に記載の固体撮像装置。
  13. 　前記蓄積容量素子の一端は、画素電源とＧＮＤ間の中間の電位に設定され、
    　シャッター時は画素電源に接続して最大の正電圧差が印加され、
    　露光中は、前記蓄積容量素子の他端の電圧は、露光時間とともに前記画素電源から最大の負電圧差まで低下することができる
    請求項１または２に記載の固体撮像装置。
  14. 　前記蓄積容量素子の一端はポリシリコンから構成される
    請求項１または２に記載の固体撮像装置。
  15. 　前記画素セルが縦２画素１セル構造の場合は２行ごとに前記ゲイン制御素子を有し、縦４画素１セル構造の場合は４行ごとに前記ゲイン制御御素子を有する
    請求項１２に記載の固体撮像装置。
  16. 　前記単位画素からの信号電荷は、ワイドダイナミックレンジ機能用の低照度フレーム、高照度フレームの２フレームの生成に用いられ、
    　前記高照度フレームは前記電荷再分配により減衰された信号電荷に基づき、
    　低照度フレームおよび高照度フレームからの画素信号は、露光時間が同一である
    請求項２または３に記載の固体撮像装置。
  17. 　前記単位画素からの信号電荷は、ワイドダイナミックレンジ機能用の低照度フレーム、中照度フレームおよび高照度フレームの３フレームの生成に用いられ、
    　前記高照度フレームは前記電荷再分配により減衰された信号電荷に基づき、
    　低照度フレーム、中照度フレームおよび高照度フレームからの画素信号は、露光時間が同一である
    請求項２に記載の固体撮像装置。
  18. 　ＣＤＳ（相関二重サンプリング）用の画素信号の読み出し順序は、最初に高照度フレーム用のリセット成分、次に高照度フレーム用の信号成分、次に低照度フレーム用の信号成分、次に低照度フレーム用のリセット成分の順である
    請求項１６に記載の固体撮像装置。
  19. 　ＣＤＳ（相関二重サンプリング）用の画素信号の読み出し順序は、高照度フレーム用のリセット成分、高照度フレーム用の信号成分、中照度フレーム用の信号成分、低照度フレーム用の信号成分、低照度フレーム用のリセット成分、中照度フレーム用のリセット成分の順である
    請求項１７に記載の固体撮像装置。
  20. 　前記固体撮像装置は、トップチップとボトムチップとを有し、
    　前記トップチップは裏面照射型イメージセンサであり、
    　前記ボトムチップは回路素子を搭載しており配線側の最上レイヤーに容量素子を配置し、
    　前記トップチップと前記ボトムチップは、配線側で張り合わされ、
    　前記トップチップの前記単位画素の蓄積容量素子として、前記ボトムチップの容量素子を使用する
    請求項１～１９のいずれか１項に記載の固体撮像装置。
  21. 　前記オーバーフロー素子群は、横型オーバーフロー、もしくは、縦型オーバーフローである
    請求項１～２０のいずれか１項に記載の固体撮像装置。
  22. 　受光量に応じた信号電荷を発生するフォトダイオードと、
    　前記フォトダイオードで溢れた信号電荷を蓄積する蓄積容量素子と、
    　前記フォトダイオードで溢れた信号電荷を前記蓄積容量素子に転送するオーバーフロー素子と、
    　前記フォトダイオードから転送された信号電荷、および、前記蓄積容量素子から転送された信号電荷を選択的に保持する浮遊拡散層と、を備える
    固体撮像装置。
  23. 　請求項１～２２のいずれか１項に記載の固体撮像装置を備える撮像装置であって、
    　前記撮像装置は、輸送機器用途のビューシステム、ＡＤＡＳ（先進運転支援システム）のセンシングシステム、自動運転のセンシングシステムの少なくとも１つに対応し、
    　前記撮像装置は、前記輸送機器の前方、サラウンド、サイド、リア、ルームミラーの少なくとも１つに搭載される
    撮像装置。
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