WO2020137303A1 - 窒化物半導体装置 - Google Patents
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- H01L29/41725—Source or drain electrodes for field effect devices
- H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor
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- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
Definitions
- the present disclosure relates to a nitride semiconductor device.
- Nitride semiconductors typified by gallium nitride (GaN) and aluminum nitride (AlN) are wide-gap semiconductors with a large band gap, have a large dielectric breakdown electric field, and have a saturation drift velocity of electrons of gallium arsenide (GaAs) semiconductor or It has the feature of being larger than a silicon (Si) semiconductor. Therefore, research and development of a power transistor using a nitride semiconductor, which is advantageous for high output and high breakdown voltage, is being conducted.
- GaN gallium nitride
- AlN aluminum nitride
- Patent Document 1 discloses a vertical transistor including a GaN-based semiconductor layer.
- the barrier layer made of a p-type GaN-based semiconductor is located between the source electrode and the drain electrode, thereby suppressing the deterioration of the pinch-off characteristic.
- the conventional vertical transistor described above has a problem that the leak current is large when the transistor is in an off state. Further, the conventional vertical transistor described above has a problem that the breakdown voltage is low.
- the present disclosure provides a nitride semiconductor device capable of reducing the leak current at the time of off and having a high breakdown voltage.
- a nitride semiconductor device includes a substrate, an n-type first nitride semiconductor layer provided above the substrate, and the first nitride.
- An electrode a second opening penetrating the electron supply layer and the electron transit layer at a position apart from the first opening, and reaching the second nitride semiconductor layer;
- the source electrode provided to cover the opening and connected to the electron supply layer, the electron transit layer, and the second nitride semiconductor layer is opposite to the first nitride semiconductor layer of the substrate.
- a drain electrode provided on the side, and the bottom surface of the gate electrode is closer to the drain electrode than the bottom surface of the second nitride semiconductor layer.
- a nitride semiconductor device capable of reducing the leak current when off and having a high breakdown voltage.
- FIG. 1 is a cross-sectional view of a nitride semiconductor device according to Embodiment 1 of the present disclosure.
- FIG. 2 is a cross-sectional view of the nitride semiconductor device in the modification example of the first embodiment of the present disclosure.
- FIG. 3 is a cross-sectional view of the nitride semiconductor device according to the second embodiment of the present disclosure.
- FIG. 4 is a cross-sectional view of a nitride semiconductor device according to a modified example of the second embodiment of the present disclosure.
- FIG. 5 is a cross-sectional view of the nitride semiconductor device according to the third embodiment of the present disclosure.
- FIG. 1 is a cross-sectional view of a nitride semiconductor device according to Embodiment 1 of the present disclosure.
- FIG. 2 is a cross-sectional view of the nitride semiconductor device in the modification example of the first embodiment of the present disclosure.
- FIG. 3 is a cross-sectional view of
- FIG. 6 is a sectional view of a nitride semiconductor device according to a modification of the third embodiment of the present disclosure.
- FIG. 7 is a cross-sectional view of a nitride semiconductor device according to a modified example of the third embodiment of the present disclosure.
- FIG. 8 is a cross-sectional view of a nitride semiconductor device according to a modified example of the third embodiment of the present disclosure.
- an opening penetrating the barrier layer is formed, and an electron transit layer, an electron supply layer, and a gate electrode are formed in this order so as to cover the opening.
- the bottom of the gate electrode is farther from the drain electrode than the bottom of the barrier layer.
- the barrier layer is made of p-type GaN
- a pn junction is formed at the contact portion with the electron transit layer made of GaN.
- the electron transit layer is formed by the re-growth of the crystal performed after forming the opening
- the pn junction includes the re-growth interface. Impurities (especially Si) having a certain concentration or higher are present at the regrowth interface, so that this pn junction has a smaller dielectric breakdown electric field strength than an ideal pn junction. Therefore, in the conventional vertical transistor, the leak current at the time of turning off cannot be sufficiently reduced.
- a nitride semiconductor device includes a substrate, an n-type first nitride semiconductor layer provided above the substrate, and the first nitride.
- An electrode a second opening penetrating the electron supply layer and the electron transit layer at a position apart from the first opening, and reaching the second nitride semiconductor layer;
- the source electrode provided to cover the opening and connected to the electron supply layer, the electron transit layer, and the second nitride semiconductor layer is opposite to the first nitride semiconductor layer of the substrate.
- a drain electrode provided on the side, and the bottom surface of the gate electrode is closer to the drain electrode than the bottom surface of the second nitride semiconductor layer.
- the bottom surface of the gate electrode is closer to the drain electrode than the bottom surface of the p-type second nitride semiconductor layer, a high voltage is applied between the source and the drain when the nitride semiconductor device is in the off state. At this time, the electric field tends to concentrate on the bottom surface of the gate electrode, and the electric field concentration at the end portion of the second nitride semiconductor layer can be relaxed. Therefore, according to this aspect, it is possible to reduce the leak current at the time of off and realize a nitride semiconductor device having a high breakdown voltage.
- the gate electrode has a metal layer formed of a metal material and a p-type third nitride semiconductor layer provided between the metal layer and the electron supply layer.
- the bottom surface of the third nitride semiconductor layer may be closer to the drain electrode than the bottom surface of the second nitride semiconductor layer.
- the nitride semiconductor device according to this aspect can be operated as a normally-off type FET (Field Effect Transistor).
- the nitride semiconductor device is further provided between the second nitride semiconductor layer and the electron transit layer along the inner surface of the first opening.
- a high resistance layer having a higher resistance than the second nitride semiconductor layer may be provided.
- the high resistance layer is provided between the p-type second nitride semiconductor layer and the electron transit layer, so that the p-type second nitride layer is formed when the nitride semiconductor device is in the ON state. It is possible to suppress the channel narrowing due to the depletion layer extending from the object semiconductor layer to the electron transit layer side. Therefore, a large current operation of the nitride semiconductor device can be realized and the on-resistance can be reduced.
- the provision of the high resistance layer suppresses the expansion of the depletion layer even when the nitride semiconductor layer is in the off state. Therefore, the breakdown voltage at the time of off is lower than that when there is no high resistance layer.
- the breakdown voltage can be increased as described above. That is, even if the high resistance layer is provided, it is possible to suppress a decrease in breakdown voltage.
- the high resistance layer may be a nitride semiconductor layer containing Fe.
- the first nitride semiconductor layer may include a first layer and a second layer provided above the first layer and having a donor concentration lower than that of the first layer. Good.
- each diagram is a schematic diagram and is not necessarily an exact illustration. Therefore, for example, the scales and the like in the drawings do not necessarily match. Further, in each drawing, substantially the same configurations are denoted by the same reference numerals, and overlapping description will be omitted or simplified.
- a term indicating a relationship between elements such as parallel or vertical, a term indicating a shape of an element such as a rectangle, and a numerical range are not expressions expressing only a strict meaning but substantially Is an expression that includes a range that is substantially equivalent, for example, including a difference of about several percent.
- the terms “upper” and “lower” do not refer to an upper direction (vertical upper direction) and a lower direction (vertical lower direction) in absolute space recognition, and are based on a stacking order in a stacked structure. It is used as a term defined by the relative positional relationship. Also, the terms “upper” and “lower” mean that two components are spaced apart from each other such that there is another component between the two components. It also applies when two components are placed in close contact with each other and abut.
- AlGaN means a ternary mixed crystal Al x Ga 1-x N (0 ⁇ x ⁇ 1).
- the multi-element mixed crystal is abbreviated by the arrangement of the respective constituent element symbols, such as AlInN and GaInN.
- Al x Ga 1-xy In y N (0 ⁇ x ⁇ 1, 0 ⁇ y ⁇ 1, and 0 ⁇ x+y ⁇ 1), which is an example of a nitride semiconductor, is abbreviated as AlGaInN.
- FIG. 1 is a sectional view of a nitride semiconductor device 1 according to this embodiment.
- the nitride semiconductor device 1 includes a substrate 12, a drift layer 14, a block layer 16, a high resistance layer 18, a gate opening 20, an electron transit layer 22, and an electron supply layer. 24, a source opening 26, a source electrode 28, a gate electrode 30, and a drain electrode 32.
- the nitride semiconductor device 1 is a device having a laminated structure of semiconductor layers containing a nitride semiconductor such as GaN and AlGaN as a main component. Specifically, the nitride semiconductor device 1 has a heterostructure of an AlGaN film and a GaN film.
- a high concentration of two-dimensional electron gas (2DEG: 2 Dimensional Electron Gas) 23 is generated at the hetero interface due to spontaneous polarization or piezo polarization on the (0001) plane. Therefore, even in the undoped state, the interface has a characteristic that a sheet carrier concentration of 1 ⁇ 10 13 cm ⁇ 2 or more can be obtained.
- the nitride semiconductor device 1 is a field effect transistor (FET) that uses the two-dimensional electron gas 23 generated at the AlGaN/GaN hetero interface as a channel.
- FET field effect transistor
- the nitride semiconductor device 1 is a so-called vertical FET.
- the nitride semiconductor device 1 is a normally-off type FET.
- the source electrode 28 is grounded (that is, the potential is 0V), and the drain electrode 32 is given a positive potential.
- the potential applied to the drain electrode 32 is, for example, 100 V or more and 1200 V or less, but is not limited to this.
- 0V or a negative potential for example, -5V
- a positive potential for example, +5V
- the nitride semiconductor device 1 may be a normally-on type FET.
- a resistance element or an inductor element is connected in series to the drain electrode 32 or the source electrode 28. For this reason, when the nitride semiconductor device 1 is turned on, the resistance between the source and the drain of the nitride semiconductor device 1 becomes small. Therefore, most of the voltage applied between the source and the drain is a resistance element or an inductor. Over the element. Therefore, the potential actually applied to the drain electrode 32 is reduced to about 0.5V.
- the substrate 12 is a substrate made of a nitride semiconductor, and has a first main surface 12a and a second main surface 12b facing each other, as shown in FIG.
- the first main surface 12a is a main surface on the side where the drift layer 14 is formed. Specifically, the first main surface 12a substantially coincides with the c-plane.
- the second main surface 12b is a main surface on the side where the drain electrode 32 is formed.
- the shape of the substrate 12 in plan view is, for example, a rectangle, but is not limited to this.
- the substrate 12 is, for example, a substrate made of n + -type GaN having a thickness of 300 ⁇ m and a carrier concentration of 1 ⁇ 10 18 cm ⁇ 3 .
- n-type and p-type indicate the conductivity type of the semiconductor.
- the n + type represents a state in which an n-type dopant is excessively added to the semiconductor, that is, so-called heavy doping.
- n ⁇ type means a state in which an n type dopant is excessively added to a semiconductor, that is, so-called light doping. The same applies to the p + type and p ⁇ type.
- the substrate 12 does not have to be a nitride semiconductor substrate.
- the substrate 12 may be a silicon (Si) substrate, a silicon carbide (SiC) substrate, a zinc oxide (ZnO) substrate, or the like.
- the drift layer 14 is an example of an n-type first nitride semiconductor layer provided above the substrate 12.
- the drift layer 14 is, for example, a film made of n ⁇ type GaN having a thickness of 8 ⁇ m.
- the donor concentration of the drift layer 14 is, for example, in the range of 1 ⁇ 10 15 cm ⁇ 3 or more and 1 ⁇ 10 17 cm ⁇ 3 or less, and is 1 ⁇ 10 16 cm ⁇ 3 as an example.
- the carbon concentration (C concentration) of the drift layer 14 is in the range of 1 ⁇ 10 15 cm ⁇ 3 or more and 2 ⁇ 10 17 cm ⁇ 3 or less.
- the drift layer 14 is provided, for example, in contact with the first main surface 12a of the substrate 12.
- the drift layer 14 is formed on the first main surface 12a of the substrate 12 by crystal growth such as metal organic vapor phase epitaxy (MOVPE).
- MOVPE metal organic vapor phase epitaxy
- the block layer 16 is an example of a p-type second nitride semiconductor layer provided above the drift layer 14.
- the block layer 16 is, for example, a film made of p-type GaN having a thickness of 400 nm and a carrier concentration of 1 ⁇ 10 17 cm ⁇ 3 .
- the block layer 16 is provided in contact with the upper surface of the drift layer 14.
- the block layer 16 is formed on the drift layer 14 by crystal growth such as MOVPE.
- the block layer 16 may be formed by injecting magnesium (Mg) into the formed i-type GaN film.
- the block layer 16 suppresses a leak current between the source electrode 28 and the drain electrode 32.
- a reverse voltage is applied to the pn junction formed by the block layer 16 and the drift layer 14, specifically, when the drain electrode 32 has a higher potential than the source electrode 28, A depletion layer extends in the drift layer 14.
- the breakdown voltage of the nitride semiconductor device 1 can be increased.
- the drain electrode 32 has a higher potential than the source electrode 28 in both the off state and the on state. Therefore, higher breakdown voltage of the nitride semiconductor device 1 is realized.
- the block layer 16 is in contact with the source electrode 28. Therefore, the block layer 16 is fixed at the same potential as the source electrode 28.
- the high resistance layer 18 is an example of a high resistance layer provided above the block layer 16.
- the high resistance layer 18 has a higher resistance than the block layer 16.
- the high resistance layer 18 is formed of an insulating or semi-insulating nitride semiconductor.
- the high resistance layer 18 is, for example, a film made of undoped GaN having a thickness of 200 nm.
- the high resistance layer 18 is provided in contact with the block layer 16.
- the high resistance layer 18 is formed on the block layer 16 by crystal growth such as MOVPE.
- the high resistance layer 18 is doped with carbon (C). Specifically, the C concentration of the high resistance layer 18 is higher than the C concentration of the block layer 16.
- the high resistance layer 18 may contain silicon (Si) or oxygen (O) mixed during film formation.
- the C concentration of the high resistance layer 18 is higher than the silicon concentration (Si concentration) or the oxygen concentration (O concentration).
- the C concentration of the high resistance layer 18 is, for example, 3 ⁇ 10 17 cm ⁇ 3 or more, but may be 1 ⁇ 10 18 cm ⁇ 3 or more.
- the Si concentration or the O concentration of the high resistance layer 18 is, for example, 5 ⁇ 10 16 cm ⁇ 3 or less, but may be 2 ⁇ 10 16 cm ⁇ 3 or less.
- the high resistance layer 18 may be formed by ion implantation of magnesium (Mg), iron (Fe), boron (B), or the like in addition to carbon. Other ionic species may be used as long as they can realize the high resistance of GaN.
- the nitride semiconductor device 1 does not include the high resistance layer 18, the electron transit layer 22, the p-type block layer 16, and the n-type drift layer are provided between the source electrode 28 and the drain electrode 32.
- a parasitic npn structure of 14 that is, a parasitic bipolar transistor. Therefore, when the nitride semiconductor device 1 is in the off state and a current flows through the p-type block layer 16, the parasitic bipolar transistor is turned on, which may lower the breakdown voltage of the nitride semiconductor device 1. There is. In this case, malfunction of the nitride semiconductor device 1 is likely to occur.
- high resistance layer 18 is provided, formation of a parasitic npn structure can be suppressed, and malfunction of nitride semiconductor device 1 can be suppressed.
- a layer for suppressing diffusion of p-type impurities such as Mg from the block layer 16 may be provided on the upper surface of the high resistance layer 18.
- an AlGaN layer having a thickness of 20 nm may be provided on the high resistance layer 18.
- the gate opening 20 is an example of a first opening that penetrates the block layer 16 and reaches the drift layer 14.
- the gate opening 20 penetrates both the high resistance layer 18 and the block layer 16.
- the bottom surface 20 a of the gate opening 20 is the top surface of the drift layer 14. As shown in FIG. 1, the bottom surface 20 a is located below the bottom surface 16 a of the block layer 16.
- the bottom surface 16 a of the block layer 16 corresponds to the interface between the block layer 16 and the drift layer 14.
- the bottom surface 20a is parallel to the first major surface 12a of the substrate 12.
- the gate opening 20 is formed such that the opening area increases as the distance from the substrate 12 increases. Specifically, the side surface 20b of the gate opening 20 is inclined. As shown in FIG. 1, the cross-sectional shape of the gate opening 20 is an inverted trapezoid, more specifically, an inverted isosceles trapezoid.
- the inclination angle of the side surface 20b with respect to the bottom surface 20a is, for example, in the range of 30° or more and 45° or less.
- the side surface 20b approaches the c-plane, so that the film quality of the electron transit layer 22 and the like formed along the side surface 20b by crystal regrowth can be improved.
- the inclination angle is 30° or more, the gate opening 20 is prevented from becoming too large, and the nitride semiconductor device 1 can be miniaturized.
- the gate opening 20 has a high resistance so that the drift layer 14, the block layer 16 and the high resistance layer 18 are sequentially formed on the first main surface 12a of the substrate 12 and then the drift layer 14 is partially exposed. It is formed by removing a part of each of the layer 18 and the block layer 16. At this time, the bottom surface 20a of the gate opening 20 is formed below the bottom surface 16a of the block layer 16 by removing the surface layer portion of the drift layer 14 by a predetermined thickness.
- the removal of the high resistance layer 18 and the block layer 16 is performed by applying and patterning a resist, and dry etching. Specifically, after patterning the resist, baking is performed to incline the end portions of the resist. After that, by performing dry etching, the gate opening 20 having the side surface 20b inclined is formed so that the shape of the resist is transferred.
- the electron transit layer 22 is an example of a first regrowth layer provided along the inner surface of the gate opening 20. Specifically, the electron transit layer 22 is provided along the bottom surface 20 a and the side surface 20 b of the gate opening 20 and on the upper surface of the high resistance layer 18.
- the electron transit layer 22 is, for example, a film made of undoped GaN having a thickness of 150 nm.
- the electron transit layer 22 is undoped, but may be made n-type by Si doping or the like.
- the electron transit layer 22 is in contact with the drift layer 14 on the bottom surface 20a and the side surface 20b of the gate opening 20.
- the electron transit layer 22 is in contact with each end surface of the block layer 16 and the high resistance layer 18 on the side surface 20b of the gate opening 20. Further, the electron transit layer 22 is in contact with the upper surface of the high resistance layer 18.
- the electron transit layer 22 is formed by regrowth of crystals after forming the gate opening 20.
- the electronic travel layer 22 has a channel. Specifically, the two-dimensional electron gas 23 is generated near the interface between the electron transit layer 22 and the electron supply layer 24.
- the two-dimensional electron gas 23 functions as a channel of the electron transit layer 22.
- the two-dimensional electron gas 23 is schematically shown by a broken line.
- the two-dimensional electron gas 23 is bent along the interface between the electron transit layer 22 and the electron supply layer 24, that is, along the inner surface of the gate opening 20.
- an AlN film having a thickness of about 1 nm may be provided as a second regrown layer between the electron transit layer 22 and the electron supply layer 24.
- the AlN film can suppress alloy scattering and improve channel mobility.
- the electron supply layer 24 is an example of a third regrowth layer provided along the inner surface of the gate opening 20.
- the electron transit layer 22 and the electron supply layer 24 are provided in this order from the substrate 12 side.
- the electron supply layer 24 is formed along the upper surface of the electron transit layer 22 and has a substantially uniform thickness.
- the electron supply layer 24 is, for example, a film made of undoped AlGaN having a thickness of 50 nm.
- the electron supply layer 24 is formed by crystal regrowth subsequent to the step of forming the electron transit layer 22.
- the electron supply layer 24 forms an AlGaN/GaN hetero interface with the electron transit layer 22. As a result, the two-dimensional electron gas 23 is generated in the electron transit layer 22.
- the electron supply layer 24 supplies electrons to the channel (that is, the two-dimensional electron gas 23) formed in the electron transit layer 22.
- the source opening 26 is an example of a second opening that penetrates the electron transit layer 22 and the electron supply layer 24 and reaches the block layer 16 at a position apart from the gate opening 20.
- the source opening 26 also penetrates the high resistance layer 18.
- the source opening 26 is arranged at a position away from the gate electrode 30 in plan view.
- the bottom surface 26 a of the source opening 26 is the top surface of the block layer 16. As shown in FIG. 1, the bottom surface 26 a is located below the bottom surface 18 a of the high resistance layer 18. The bottom surface 18 a of the high resistance layer 18 corresponds to the interface between the high resistance layer 18 and the block layer 16. The bottom surface 26a is parallel to the first major surface 12a of the substrate 12.
- the source opening 26 is formed so that the opening area is constant regardless of the distance from the substrate 12. Specifically, the side surface 26b of the source opening 26 is perpendicular to the bottom surface 26a. That is, the sectional shape of the source opening 26 is rectangular.
- the source opening 26 may be formed such that the opening area increases as the distance from the substrate 12 increases.
- the side surface 26b of the source opening 26 may be inclined.
- the cross-sectional shape of the source opening 26 may be an inverted trapezoid, more specifically, an inverted isosceles trapezoid.
- the inclination angle of the side surface 26b with respect to the bottom surface 26a may be, for example, in the range of 30° or more and 60° or less.
- the inclination angle of the side surface 26b of the source opening 26 may be larger than the inclination angle of the side surface 20b of the gate opening 20.
- the contact area between the source electrode 28 and the electron transit layer 22 increases, so that ohmic connection is facilitated.
- the two-dimensional electron gas 23 is exposed on the side surface 26b of the source opening 26 and is connected to the source electrode 28 at the exposed portion.
- the source opening 26 is, for example, subsequent to the step of forming the electron supply layer 24 (that is, the crystal regrowth step), so that the block supply layer 16 is exposed in a region different from the gate opening 20.
- the electron transit layer 22 and the high resistance layer 18 are formed by etching.
- the bottom surface 26 a of the source opening 26 is formed below the bottom surface 18 a of the high resistance layer 18 by also removing the surface layer portion of the block layer 16.
- the source opening 26 is formed into a predetermined shape by, for example, patterning by photolithography and dry etching.
- the source electrode 28 is provided so as to cover the source opening 26, and is connected to the electron supply layer 24, the electron transit layer 22, and the block layer 16. Specifically, the source electrode 28 is provided so as to fill the source opening 26 at a position apart from the gate electrode 30. The source electrode 28 is ohmic-connected to the electron transit layer 22 and the electron supply layer 24. The source electrode 28 is in direct contact with the two-dimensional electron gas 23 on the side surface 26b. Thereby, the contact resistance between the source electrode 28 and the two-dimensional electron gas 23 (channel) can be reduced.
- the source electrode 28 is formed using a conductive material such as metal.
- a material such as Ti/Al that is ohmic-connected to the n-type semiconductor layer can be used.
- the source electrode 28 is formed, for example, by patterning a conductive film formed by sputtering or vapor deposition.
- the gate electrode 30 is provided above the electron supply layer 24 so as to cover the gate opening 20.
- the gate electrode 30 is provided in contact with the upper surface of the electron supply layer 24.
- the gate electrode 30 covers the entire gate opening 20 in a plan view. For example, in the cross-sectional view shown in FIG. 1, the end of the gate electrode 30 closest to the source electrode 28 is closer to the source electrode 28 than the open end of the gate opening 20 (that is, the upper end of the side surface 20b). positioned.
- the gate electrode 30 is formed using a conductive material such as metal.
- the gate electrode 30 is formed using palladium (Pd).
- a material that is Schottky connected to an n-type semiconductor can be used.
- nickel (Ni)-based material, tungsten silicide (WSi), gold (Au), etc. can be used.
- the gate electrode 30 is formed by patterning a conductive film formed by, for example, sputtering or vapor deposition after the electron supply layer 24 is formed, the source opening 26 is formed, or the source electrode 28 is formed. It
- the drain electrode 32 is provided on the opposite side of the substrate 12 from the drift layer 14. Specifically, the drain electrode 32 is provided in contact with the second main surface 12b of the substrate 12.
- the drain electrode 32 is formed using a conductive material such as metal.
- a material that makes ohmic contact with the n-type semiconductor layer, such as Ti/Al can be used, as with the material of the source electrode 28.
- the drain electrode 32 is formed, for example, by patterning a conductive film formed by sputtering or vapor deposition.
- the bottom surface 30a of the gate electrode 30 is closer to the drain electrode 32 than the bottom surface 16a of the block layer 16.
- the bottom surface 20 a of the gate opening 20 is located 0.3 ⁇ m deeper (closer to the drain electrode 32) than the bottom surface 16 a of the block layer 16.
- the breakdown electric field strength becomes small. Therefore, when the electric field is likely to concentrate at the end of the block layer 16, the breakdown voltage of the nitride semiconductor device 1 becomes low.
- the gate electrode 30 and the electron supply layer 24 are Schottky connected.
- the bottom surface 30a corresponds to the interface between the gate electrode 30 and the electron supply layer 24.
- the bottom surface 30a is not a regrowth interface, and thus impurities such as Si are hardly present. Therefore, even if the electric field is concentrated on the bottom surface 30 a of the gate electrode 30, the breakdown voltage of the nitride semiconductor device 1 can be increased as compared with the case where the electric field is concentrated on the end portion of the block layer 16.
- the depth value is just an example and is not particularly limited.
- the distance between the bottom surface 20a of the gate opening 20 and the bottom surface 16a of the block layer 16, that is, the depth of the gate opening 20 in the drift layer 14 may be longer or shorter than 0.3 ⁇ m.
- the distance between the bottom surface 20a of the gate opening 20 and the bottom surface 16a of the block layer 16 may be 0.5 ⁇ m or more and 2 ⁇ m or less.
- the distance between the bottom surface 30a of the gate electrode 30 and the bottom surface 16a of the block layer 16 may be longer or shorter than 0.1 ⁇ m.
- the distance between the bottom surface 30a of the gate electrode 30 and the bottom surface 16a of the block layer 16 may be 0.3 ⁇ m or more and 1.8 ⁇ m or less.
- the bottom surface 30a of the gate electrode 30 By bringing the bottom surface 30a of the gate electrode 30 closer to the drain electrode 32, it is possible to further alleviate the electric field concentration at the end of the block layer 16. Further, by keeping the bottom surface 30a of the gate electrode 30 not too close to the drain electrode 32, the distance between the bottom surface 20a of the gate opening 20 and the drain electrode 32 can be secured, and the breakdown voltage can be increased.
- a depletion layer spreads from the interface between the block layer 16 and the electron transit layer 22 (side surface 20b of the gate opening 20) into the electron transit layer 22.
- the expanded depletion layer narrows the channel in the electron transit layer 22, so that the leak current flowing through the channel in the off state can be suppressed. Therefore, the leak current of the nitride semiconductor device 1 can be sufficiently reduced.
- the source electrode 28 is connected to the block layer 16, and the potential of the block layer 16 is fixed to the source potential. Since the spread amount of the depletion layer depends on the potential difference between the block layer 16 and the gate electrode 30, the spread amount of the depletion layer is stabilized by fixing the potential of the block layer 16. Therefore, the nitride semiconductor device 1 has stable leakage current reduction characteristics, and the nitride semiconductor device 1 having high reliability can be realized.
- the electron transit layer 22 is provided on a bottom surface portion 22 a provided on the bottom surface 20 a, an inclined portion 22 b provided along the side surface 20 b, and an upper surface of the high resistance layer 18. It has a flat portion 22c.
- the length A of the inclined portion 22b along the direction parallel to the substrate 12 is longer than the length B of the flat portion 22c along the thickness direction of the substrate 12.
- GaN crystal growth is performed such that the c-plane of the GaN crystal is parallel to the first main surface 12a of the substrate 12.
- the polarization becomes smaller in the portion oblique to the c-plane than in the portion parallel to the c-plane, so that the carrier concentration decreases. That is, the two-dimensional electron gas 23 has a lower carrier concentration in the portion in the inclined portion 22b than in the portion in the flat portion 22c. Therefore, the portion of the two-dimensional electron gas 23 inside the inclined portion 22b is easily affected by the constriction effect due to the depletion layer extending from the block layer 16.
- the length A of the inclined portion 22b is longer than the length B of the flat portion 22c. Therefore, the two-dimensional electron gas 23 is farther from the block layer 16 in the portion inside the inclined portion 22b than in the portion inside the flat portion 22c. Therefore, the channel constriction effect due to the depletion layer can be suppressed, so that the reduction of the on-resistance is suppressed.
- the depth of the source opening 26 also becomes shallow. For this reason, the shallower the source opening 26, the shorter the process time required for removing the film by etching. Further, since the source opening 26 is shallow, the coverage of the metal electrode formed in the subsequent step is improved, and the on-resistance is reduced.
- the length A of the inclined portion 22b is shorter than the length B of the flat portion 22c, so that not only a large current operation is possible but also the process can be facilitated and the on-resistance is reduced. can do.
- the threshold voltage can be adjusted depending on whether the gate electrode 30 covers the gate opening 20 completely or only partially. That is, the threshold voltage can be adjusted according to the position of the end of the gate electrode 30.
- the gate electrode 30 covers, for example, the bottom surface 20a and at least a part of the side surface 20b of the gate opening 20 in a plan view. Specifically, the gate electrode 30 covers all of the bottom surface 20a and the side surface 20b in a plan view. In other words, the gate opening 20 is provided inside the gate electrode 30 in plan view.
- the end of the gate electrode 30 is closer to the source electrode 28 than the upper end of the side surface 20b of the gate opening 20 in the direction parallel to the substrate 12 (that is, the left-right direction on the paper surface). It is located in a close position.
- the threshold voltage of the nitride semiconductor device 1 is flat in the portion along the side surface 20b of the gate opening 20 (specifically, the inclined portion of the two-dimensional electron gas 23) and outside the gate opening 20.
- the portions specifically, the flat portion of the two-dimensional electron gas 23
- the one having the larger threshold voltage is determined.
- the threshold voltage is determined in the flat portion of the two-dimensional electron gas 23
- the distance from the block layer 16 to the two-dimensional electron gas 23 is set longer in the flat portion than in the inclined portion.
- the length A of the inclined portion 22b of the electron transit layer 22 is made longer than the length B of the flat portion 22c.
- the gate electrode 30 may be provided inside the gate opening 20 in a plan view.
- the end of the gate electrode 30 is located at a position farther from the source electrode 28 than the upper end of the side surface 20b of the gate opening 20 in the direction parallel to the substrate 12. You may.
- the end portion of the gate electrode 30 may be located directly above the side surface 20b, that is, at a position overlapping in plan view.
- the threshold voltage of the nitride semiconductor device 1 is determined only by the configuration of the portion along the side surface 20b of the gate opening 20. Therefore, since the carrier concentration of the flat portion 22c can be increased, the on-resistance can be reduced.
- FIG. 2 is a cross-sectional view of the nitride semiconductor device 2 according to this modification.
- the nitride semiconductor device 2 according to the present modification is different from the nitride semiconductor device 1 according to the first embodiment in that a gate electrode 34 is provided instead of the gate electrode 30.
- the gate electrode 34 includes a threshold adjustment layer 36 and a metal layer 38.
- the threshold adjustment layer 36 is an example of a p-type third nitride semiconductor layer provided between the metal layer 38 and the electron supply layer 24.
- the threshold adjustment layer 36 is provided on the electron supply layer 24 and is in contact with the electron supply layer 24 and the metal layer 38.
- the threshold adjustment layer 36 is, for example, a nitride semiconductor layer made of p-type AlGaN having a thickness of 100 nm and a carrier concentration of 1 ⁇ 10 17 cm ⁇ 3 .
- the threshold adjustment layer 36 is formed by forming a film by the MOVPE method subsequent to the step of forming the electron supply layer 24 and patterning.
- the threshold adjustment layer 36 Since the threshold adjustment layer 36 is provided, the potential at the conduction band edge of the channel portion is raised. Therefore, the threshold voltage of the nitride semiconductor device 2 can be increased. Therefore, the nitride semiconductor device 2 can be realized as a normally-off type FET. That is, the nitride semiconductor device 2 can be turned off when a potential of 0 V is applied to the gate electrode 34.
- the threshold adjustment layer 36 need not be a p-type nitride semiconductor, and may be an insulating film such as a silicon nitride film or a silicon oxide film.
- the threshold adjustment layer 36 may be formed using any material as long as it can raise the potential of the channel.
- the metal layer 38 has a shape along the upper surface of the threshold adjustment layer 36 and is formed in contact with the upper surface of the threshold adjustment layer 36 to have a substantially uniform thickness.
- the metal layer 38 is formed using a metal material.
- the metal layer 38 is formed using the same material as the gate electrode 30 according to the first embodiment.
- the metal layer 38 is formed by patterning a conductive film formed by, for example, sputtering or vapor deposition after the threshold adjustment layer 36 is formed or patterned, after the source opening 26 is formed, or after the source electrode 28 is formed. It is formed.
- the bottom surface 36a of the threshold adjustment layer 36 is closer to the drain electrode 32 than the bottom surface 16a of the block layer 16. Specifically, the bottom surface 36 a of the threshold adjustment layer 36 is located 0.1 ⁇ m closer to the drain electrode 32 than the bottom surface 16 a of the block layer 16.
- the numerical value regarding the depth is only an example and is not particularly limited.
- the distance between the bottom surface 36a of the threshold adjustment layer 36 and the bottom surface 16a of the block layer 16 may be longer or shorter than 0.1 ⁇ m.
- the distance between the bottom surface 36a of the threshold adjustment layer 36 and the bottom surface 16a of the block layer 16 may be 0.3 ⁇ m or more and 1.8 ⁇ m or less.
- the bottom surface 38 a of the metal layer 38 may be closer to the drain electrode 32 than the bottom surface 16 a or may be separated from the drain electrode 32. Alternatively, the bottom surface 38a of the metal layer 38 may have the same distance from the drain electrode 32 as the bottom surface 16a.
- the electric field generated in the vertical direction of the nitride semiconductor device 2 by applying a high potential to the drain electrode 32 causes the bottom surface of the gate electrode 34, that is, the threshold adjustment. It becomes easy to concentrate on the bottom surface 36 a of the layer 36. Therefore, similarly to the nitride semiconductor device 1 according to the first embodiment, the electric field concentration at the end of the block layer 16 (specifically, the interface between the block layer 16 and the electron transit layer 22) is relaxed. You can
- the bottom surface 36 a of the threshold adjustment layer 36 corresponds to the interface between the threshold adjustment layer 36 and the electron supply layer 24. That is, on the bottom surface 36a, a pn junction between the threshold adjustment layer 36 and the electron supply layer 24 is formed. Since the threshold adjustment layer 36 and the electron supply layer 24 are formed by continuously re-growing crystals, impurities such as Si hardly exist on the bottom surface 36a. Therefore, even if the electric field is concentrated on the bottom surface 36 a of the threshold adjustment layer 36, the breakdown voltage of the nitride semiconductor device 2 can be increased as compared with the case where the electric field is concentrated on the end portion of the block layer 16.
- the pn junction is stronger against a high electric field than the Schottky junction. Therefore, the breakdown voltage of the nitride semiconductor device 2 can be made higher than that of the nitride semiconductor device 1.
- the potential difference between the gate electrode 34 and the block layer 16 fixed at the source potential becomes 0. Therefore, degeneration of the depletion layer extending from the block layer 16 into the electron transit layer 22 is suppressed, and the channel constriction effect is enhanced. Therefore, the leak current in the off state of the nitride semiconductor device 2 can be sufficiently reduced.
- Embodiment 2 Next, the second embodiment will be described. Below, it demonstrates centering around difference with Embodiment 1 and its modification, and abbreviate
- FIG. 3 is a cross-sectional view of nitride semiconductor device 101 according to the present embodiment. As shown in FIG. 3, nitride semiconductor device 101 is different from nitride semiconductor device 1 according to the first embodiment in that high resistance layer 140 is newly provided.
- the high resistance layer 140 is a high resistance layer provided between the block layer 16 and the electron transit layer 22 along the inner surface of the gate opening 20 and having a higher resistance than the block layer 16.
- the high resistance layer 140 is provided from the side surface 20b of the gate opening 20 to a part of the bottom surface 20a.
- the high resistance layer 140 is provided so as to cover the entire upper surface of the gate opening 20, that is, a part of the upper surface of the high resistance layer 18 to a part of the bottom surface 20a of the side surface 20b.
- the high resistance layer 140 is provided between each of the drift layer 14, the block layer 16, and the high resistance layer 18 and the electron transit layer 22.
- the upper surface of the upper end portion of the high resistance layer 140 is flush with the upper surface of the high resistance layer 18.
- the upper surface of the lower end of the high resistance layer 140 is flush with the portion of the upper surface of the drift layer 14 that forms the bottom surface 20a.
- the high resistance layer 140 is formed so as to be embedded in each of the surface layer portion and the end surface portion of the high resistance layer 18, the end surface portion of the block layer 16, and the surface layer portion of the drift layer 14.
- the high resistance layer 140 has a higher resistance value than the block layer 16.
- the high resistance layer 140 and the high resistance layer 18 have the same resistance value.
- the high resistance layer 140 may have a higher resistance value or a lower resistance value than the high resistance layer 18.
- the high resistance layer 140 is made of a nitride semiconductor.
- the high resistance layer 140 is a nitride semiconductor layer containing iron (Fe).
- the high resistance layer 140 is made of, for example, GaN doped with iron and having high resistance.
- the high resistance layer 140 has a thickness of, for example, 50 nm.
- the high resistance layer 140 is formed by ion-implanting Fe into the range including the end surface of the block layer 16 after forming the gate opening 20.
- the ions to be implanted may be B, C, or Mg as long as they can increase the resistance of GaN.
- the dose amount of the impurity ions to be implanted is, for example, 1 ⁇ 10 12 cm ⁇ 2 or more and 1 ⁇ 10 16 cm ⁇ 2 or less, and even if it is 1 ⁇ 10 13 cm ⁇ 2 or more and 1 ⁇ 10 14 cm ⁇ 2 or less.
- the implantation energy is, for example, 10 keV or more and 200 keV, and may be 20 keV or more and 50 keV.
- nitride semiconductor device 101 of the present embodiment by providing high resistance layer 140, it is possible to prevent the depletion layer from spreading due to the pn junction between block layer 16 and electron transit layer 22. Therefore, when the nitride semiconductor device 101 is in the ON state, the channel confinement due to the depletion layer is suppressed, so that the ON resistance can be reduced and a large current can flow.
- the provision of the high resistance layer 140 suppresses the expansion of the depletion layer even when the nitride semiconductor device 101 is in the off state. Therefore, the breakdown voltage is lower than that in the case without the high resistance layer 140.
- the withstand voltage of the nitride semiconductor device 101 is increased similarly to the first embodiment. You can That is, even if the high resistance layer 140 is provided, the breakdown voltage in the off state can be kept high.
- the nitride semiconductor device 101 can realize not only the reduction of the on-resistance and the large current operation in the on state, but also the high breakdown voltage and the reduction of the leakage current in the off state. You can
- FIG. 4 is a cross-sectional view of the nitride semiconductor device 102 according to this modification.
- the nitride semiconductor device 102 according to the present modification is different from the nitride semiconductor device 101 according to the second embodiment in that a gate electrode 34 is provided instead of the gate electrode 30. To do.
- the gate electrode 34 is the same as the gate electrode 34 according to the modification of the first embodiment.
- the nitride semiconductor device 102 according to the present modification can be realized as a normally-off type FET similarly to the nitride semiconductor device 2 according to the modification of the first embodiment.
- FIG. 5 is a cross-sectional view of the nitride semiconductor device 201 according to this embodiment. As shown in FIG. 5, nitride semiconductor device 201 differs from nitride semiconductor device 1 according to the first embodiment in that drift layer 214 is provided instead of drift layer 14.
- the drift layer 214 has different donor concentrations in the vertical direction in two steps. Specifically, as shown in FIG. 5, the drift layer 214 has a high concentration layer 214a and a low concentration layer 214b.
- the high-concentration layer 214a is an example of the first layer.
- the high concentration layer 214a is provided in contact with the first main surface 12a of the substrate 12.
- the low-concentration layer 214b is an example of the second layer.
- the low concentration layer 214b is provided between the high concentration layer 214a and the block layer 16 in contact with each other.
- the low concentration layer 214b has a donor concentration lower than that of the high concentration layer 214a.
- the donor concentration of the low-concentration layer 214b on the block layer 16 side (upper side) is made lower than the donor concentration of the high-concentration layer 214a on the side closer to the substrate 12 (lower side), whereby the drain electrode is turned off
- a high voltage is applied to 32, extension of the depletion layer into the drift layer 214 is promoted.
- the electric field concentration on the bottom surface 30a of the gate electrode 30 or the bottom surface 16a of the block layer 16 is further alleviated.
- the bottom surface 20a of the gate opening 20 is located inside the low concentration layer 214b. By doing so, it becomes possible to more efficiently alleviate the electric field concentration on the bottom surface 30a of the gate electrode 30.
- the bottom surface 20a may be located in the high-concentration layer 214a or at the interface between the high-concentration layer 214a and the low-concentration layer 214b.
- the drift layer 214 may be divided into three layers, four layers, or five layers or more.
- the drift layer 214 may have a multilayer structure in which the donor concentration gradually increases from the substrate 12 side to the block layer 16 side, and the thickness of each layer may be sufficiently small.
- the drift layer 214 may have a graded structure in which the donor concentration is gradually reduced from the substrate 12 side to the block layer 16 side. Even in this case, the same effect as the present embodiment can be obtained.
- the donor concentration may be controlled by controlling the Si concentration serving as a donor or the C concentration serving as an acceptor that compensates Si. In short, it is important that a plurality of net donor concentrations exist in the drift layer 214.
- FIG. 6 is a cross-sectional view of the nitride semiconductor device 202 according to the first modification.
- the nitride semiconductor device 202 according to the present modification is different from the nitride semiconductor device 201 according to the third embodiment in that a gate electrode 34 is provided instead of the gate electrode 30. To do.
- the gate electrode 34 is the same as the gate electrode 34 according to the modification of the first embodiment.
- the nitride semiconductor device 202 according to the present modification can be realized as a normally-off type FET similarly to the nitride semiconductor device 2 according to the modification of the first embodiment.
- FIG. 7 is a cross-sectional view of a nitride semiconductor device 203 according to Modification 2. As shown in FIG. 7, nitride semiconductor device 203 according to the present modification is different from nitride semiconductor device 201 according to the third embodiment in that high resistance layer 140 is newly provided. High resistance layer 140 is the same as high resistance layer 140 according to the second embodiment.
- the nitride semiconductor device 203 according to the present modification not only achieves the reduction of the on-resistance and the large current operation in the on state, but also has the high resistance in the off state. Increased breakdown voltage and reduced leakage current can be realized.
- FIG. 8 is a cross-sectional view of a nitride semiconductor device 204 according to Modification 3.
- the nitride semiconductor device 204 according to the present modification has a gate electrode 34 instead of the gate electrode 30 as compared with the nitride semiconductor device 203 according to Modification 2 of the third embodiment.
- the point of preparation is different.
- the gate electrode 34 is the same as the gate electrode 34 according to the modification of the first embodiment.
- the nitride semiconductor device 204 according to the present modification can be realized as a normally-off type FET.
- the nitride semiconductor device 1, 2, 101 or 102 does not include the high resistance layer 18. Good.
- the nitride semiconductor device 1, 2, 101, or 102 may not include the source opening 26, and the source electrode 28 may be provided on the electron supply layer 24 and apart from the gate electrode 30. Good.
- the present invention is not limited to this.
- the high resistance layer 140 may be provided only on the end surface of the block layer 16 (that is, the portion exposed to the gate opening 20 ).
- the nitride semiconductor device according to the present disclosure can be used as a power device such as a power transistor used in a power supply circuit of consumer equipment such as a television.
- Nitride semiconductor device 12 Substrate 12a First major surface 12b Second major surface 14, 214 Drift layer 16 Block layers 16a, 18a, 20a, 26a, 30a , 36a, 38a Bottom surface 18, 140 High resistance layer 20 Gate opening portions 20b, 26b Side surface 22 Electron transit layer 22a Bottom surface portion 22b Inclined portion 22c Flat portion 23 Two-dimensional electron gas 24 Electron supply layer 26 Source opening portion 28 Source electrode 30, 34 gate electrode 32 drain electrode 36 threshold adjustment layer 38 metal layer 214a high concentration layer 214b low concentration layer
Landscapes
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Abstract
窒化物半導体装置(1)は、基板(12)と、n型のドリフト層(14)と、p型のブロック層(16)と、ブロック層(16)を貫通し、ドリフト層(14)にまで達するゲート開口部(20)と、ゲート開口部(20)の内面に沿って設けられた電子走行層(22)及び電子供給層(24)と、ゲート開口部(20)を覆うように電子供給層(24)の上方に設けられたゲート電極(30)と、電子供給層(24)及び電子走行層(22)を貫通し、ブロック層(16)にまで達するソース開口部(26)と、ソース開口部(26)を覆うように設けられ、電子供給層(24)、電子走行層(22)及びブロック層(16)に接続されたソース電極(28)と、基板(12)の、ブロック層(16)とは反対側に設けられたドレイン電極(32)とを備え、ゲート電極(30)の底面(30a)は、ブロック層(16)の底面(16a)よりもドレイン電極(32)に近い。
Description
本開示は、窒化物半導体装置に関する。
窒化ガリウム(GaN)及び窒化アルミニウム(AlN)に代表される窒化物半導体は、バンドギャップが大きいワイドギャップ半導体であり、絶縁破壊電界が大きく、電子の飽和ドリフト速度がヒ化ガリウム(GaAs)半導体又はシリコン(Si)半導体に比べて大きいという特長を有している。このため、高出力化、かつ、高耐圧化に有利な窒化物半導体を用いたパワートランジスタの研究開発が行われている。
例えば、特許文献1には、GaN系半導体層を備える縦型トランジスタが開示されている。特許文献1に記載の縦型トランジスタでは、p型のGaN系半導体からなるバリア層がソース電極とドレイン電極との間に位置することで、ピンチオフ特性の劣化を抑制している。
しかしながら、上記従来の縦型トランジスタでは、トランジスタがオフ状態にある場合のリーク電流が大きいという問題がある。また、上記従来の縦型トランジスタは、耐圧が低いという問題がある。
そこで、本開示は、オフ時のリーク電流を低減することができ、かつ、耐圧が高い窒化物半導体装置を提供する。
上記課題を解決するために、本開示の一態様に係る窒化物半導体装置は、基板と、前記基板の上方に設けられたn型の第1の窒化物半導体層と、前記第1の窒化物半導体層の上方に設けられたp型の第2の窒化物半導体層と、前記第2の窒化物半導体層を貫通し、前記第1の窒化物半導体層にまで達する第1の開口部と、前記第1の開口部の内面に沿って、前記基板側から順に設けられた電子走行層及び電子供給層と、前記第1の開口部を覆うように前記電子供給層の上方に設けられたゲート電極と、前記第1の開口部から離れた位置において、前記電子供給層及び前記電子走行層を貫通し、前記第2の窒化物半導体層にまで達する第2の開口部と、前記第2の開口部を覆うように設けられ、前記電子供給層、前記電子走行層及び前記第2の窒化物半導体層に接続されたソース電極と、前記基板の、前記第1の窒化物半導体層とは反対側に設けられたドレイン電極とを備え、前記ゲート電極の底面は、前記第2の窒化物半導体層の底面よりも前記ドレイン電極に近い。
本開示によれば、オフ時のリーク電流を低減することができ、かつ、耐圧が高い窒化物半導体装置を提供することができる。
(本開示の概要)
本発明者らは、「背景技術」の欄において記載した従来の縦型トランジスタに関し、以下の問題が生じることを見出した。
本発明者らは、「背景技術」の欄において記載した従来の縦型トランジスタに関し、以下の問題が生じることを見出した。
上記従来の縦型トランジスタでは、バリア層を貫通する開口部が形成され、当該開口部を覆うように電子走行層と電子供給層とゲート電極とがこの順で形成されている。従来の縦型トランジスタでは、ゲート電極の底部は、バリア層の底部よりもドレイン電極からの距離が遠い。
このため、トランジスタがオフ状態である場合に、ソース-ドレイン間に高電圧を印加したとき、開口部におけるバリア層の端部に電界が集中する。バリア層はp型のGaNで形成されているので、GaNからなる電子走行層との接触部分には、pn接合が形成されている。このとき、電子走行層は、開口部を形成した後に行われる結晶の再成長によって形成されているので、pn接合部は、再成長界面を含んでいる。再成長界面には、一定濃度以上の不純物(特にSi)が存在するため、このpn接合は、理想的なpn接合に比べて、絶縁破壊電界強度が小さくなる。したがって、従来の縦型トランジスタでは、オフ時のリーク電流が十分に低減することができない。
上記課題を解決するために、本開示の一態様に係る窒化物半導体装置は、基板と、前記基板の上方に設けられたn型の第1の窒化物半導体層と、前記第1の窒化物半導体層の上方に設けられたp型の第2の窒化物半導体層と、前記第2の窒化物半導体層を貫通し、前記第1の窒化物半導体層にまで達する第1の開口部と、前記第1の開口部の内面に沿って、前記基板側から順に設けられた電子走行層及び電子供給層と、前記第1の開口部を覆うように前記電子供給層の上方に設けられたゲート電極と、前記第1の開口部から離れた位置において、前記電子供給層及び前記電子走行層を貫通し、前記第2の窒化物半導体層にまで達する第2の開口部と、前記第2の開口部を覆うように設けられ、前記電子供給層、前記電子走行層及び前記第2の窒化物半導体層に接続されたソース電極と、前記基板の、前記第1の窒化物半導体層とは反対側に設けられたドレイン電極とを備え、前記ゲート電極の底面は、前記第2の窒化物半導体層の底面よりも前記ドレイン電極に近い。
これにより、ゲート電極の底面がp型の第2の窒化物半導体層の底面よりもドレイン電極に近いので、窒化物半導体装置がオフ状態である場合にソース-ドレイン間に高い電圧が印加されたとき、電界はゲート電極の底面に集中しやすくなり、第2の窒化物半導体層の端部における電界集中を緩和することができる。したがって、本態様によれば、オフ時のリーク電流を低減することができ、かつ、耐圧が高い窒化物半導体装置を実現することができる。
また、例えば、前記ゲート電極は、金属材料を用いて形成された金属層と、前記金属層と前記電子供給層との間に設けられたp型の第3の窒化物半導体層とを有し、前記第3の窒化物半導体層の底面は、前記第2の窒化物半導体層の底面よりも前記ドレイン電極に近くてもよい。
これにより、p型の第3の窒化物半導体層によってゲート電極の直下のキャリア濃度を低減することができる。キャリア濃度が低減することで、チャネルのポテンシャルが持ち上がり、窒化物半導体装置の閾値電圧を正側にシフトさせることができる。したがって、本態様に係る窒化物半導体装置をノーマリオフ型のFET(Field Effect Transistor)として動作させることができる。
また、例えば、本開示の一態様に係る窒化物半導体装置は、さらに、前記第1の開口部の内面に沿って前記第2の窒化物半導体層と前記電子走行層との間に設けられた、前記第2の窒化物半導体層よりも抵抗が高い高抵抗層を備えてもよい。
これにより、p型の第2の窒化物半導体層と電子走行層との間に高抵抗層が設けられているので、窒化物半導体装置がオン状態である場合に、p型の第2の窒化物半導体層から電子走行層側に延びる空乏層によるチャネルの狭窄を抑制することができる。このため、窒化物半導体装置の大電流動作を実現することができ、かつ、オン抵抗を低くすることができる。
なお、高抵抗層が設けられることで、窒化物半導体層がオフ状態である場合にも、空乏層の広がりが抑制される。このため、高抵抗層がない場合に比べてオフ時の耐圧が低くなる。これに対して、本態様によれば、ゲート電極の底面がp型の第2の窒化物半導体層の底面よりもドレイン電極に近いので、上述したように耐圧を高めることができる。つまり、高抵抗層を設けたとしても耐圧の低下を抑制することができる。
また、例えば、前記高抵抗層は、Feを含む窒化物半導体層であってもよい。
これにより、例えばFeのイオン注入によって容易に高抵抗層を形成することができる。
また、例えば、前記第1の窒化物半導体層は、第1の層と、前記第1の層の上方に設けられた、前記第1の層よりドナー濃度が低い第2の層とを含んでもよい。
これにより、オフ時にドレイン電極に高電圧が印加された場合に、第2の窒化物半導体層から第1の窒化物半導体層の内部へ延びる空乏層が促進されるので、第2の窒化物半導体層の底面又はゲート電極の底面への電界集中をさらに緩和することができる。
以下、本開示の実施の形態について、図面を参照しながら具体的に説明する。
なお、以下で説明する実施の形態は、いずれも包括的又は具体的な例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置位置及び接続形態、ステップ、ステップの順序などは、一例であり、本開示を限定する主旨ではない。また、以下の実施の形態における構成要素のうち、独立請求項に記載されていない構成要素については、任意の構成要素として説明される。
また、各図は、模式図であり、必ずしも厳密に図示されたものではない。したがって、例えば、各図において縮尺などは必ずしも一致しない。また、各図において、実質的に同一の構成については同一の符号を付しており、重複する説明は省略又は簡略化する。
また、本明細書において、平行又は垂直などの要素間の関係性を示す用語、及び、長方形などの要素の形状を示す用語、並びに、数値範囲は、厳格な意味のみを表す表現ではなく、実質的に同等な範囲、例えば数%程度の差異をも含むことを意味する表現である。
また、本明細書において、「上方」及び「下方」という用語は、絶対的な空間認識における上方向(鉛直上方)及び下方向(鉛直下方)を指すものではなく、積層構成における積層順を基に相対的な位置関係により規定される用語として用いる。また、「上方」及び「下方」という用語は、2つの構成要素が互いに間隔を空けて配置されて2つの構成要素の間に別の構成要素が存在する場合のみならず、2つの構成要素が互いに密着して配置されて2つの構成要素が接する場合にも適用される。
また、本明細書において、AlGaNとは、三元混晶AlxGa1-xN(0≦x≦1)のことを表す。以下、多元混晶はそれぞれの構成元素記号の配列、例えばAlInN、GaInNなどでもって略記される。例えば、窒化物半導体の一例であるAlxGa1-x-yInyN(0≦x≦1、0≦y≦1、かつ、0≦x+y≦1)は、AlGaInNと略記される。
(実施の形態1)
まず、実施の形態1に係る窒化物半導体装置の構成について、図1を用いて説明する。
まず、実施の形態1に係る窒化物半導体装置の構成について、図1を用いて説明する。
図1は、本実施の形態に係る窒化物半導体装置1の断面図である。図1に示されるように、窒化物半導体装置1は、基板12と、ドリフト層14と、ブロック層16と、高抵抗層18と、ゲート開口部20と、電子走行層22と、電子供給層24と、ソース開口部26と、ソース電極28と、ゲート電極30と、ドレイン電極32とを備える。
本実施の形態では、窒化物半導体装置1は、GaN及びAlGaNなどの窒化物半導体を主成分とする半導体層の積層構造を有するデバイスである。具体的には、窒化物半導体装置1は、AlGaN膜とGaN膜とのヘテロ構造を有する。
AlGaN膜とGaN膜とのヘテロ構造において、(0001)面上での自発分極又はピエゾ分極によって、ヘテロ界面には高濃度の二次元電子ガス(2DEG:2 Dimensional Electron Gas)23が発生する。このため、アンドープ状態であっても、当該界面には、1×1013cm-2以上のシートキャリア濃度が得られる特徴を有する。
本実施の形態に係る窒化物半導体装置1は、AlGaN/GaNのヘテロ界面に発生する二次元電子ガス23をチャネルとして利用した電界効果トランジスタ(FET)である。具体的には、窒化物半導体装置1は、いわゆる縦型FETである。
本実施の形態に係る窒化物半導体装置1は、ノーマリオフ型のFETである。窒化物半導体装置1では、例えば、ソース電極28が接地され(すなわち、電位が0V)、ドレイン電極32に正の電位が与えられている。ドレイン電極32に与えられる電位は、例えば100V以上1200V以下であるが、これに限らない。窒化物半導体装置1がオフ状態である場合には、ゲート電極30には0V又は負の電位(例えば-5V)が印加されている。窒化物半導体装置1がオン状態である場合には、ゲート電極30には正の電位(例えば+5V)が印加されている。なお、窒化物半導体装置1は、ノーマリオン型のFETであってもよい。
なお、窒化物半導体装置1をスイッチング素子として利用する場合、ドレイン電極32又はソース電極28に抵抗素子又はインダクタ素子が直列に接続される。このため、窒化物半導体装置1がオン状態になった場合、窒化物半導体装置1のソース-ドレイン間の抵抗が小さくなるので、ソース-ドレイン間に与えられる電圧の大部分は、抵抗素子又はインダクタ素子にかかる。このため、実際にドレイン電極32に与えられる電位は、0.5V程度に小さくなる。
以下では、窒化物半導体装置1が備える各構成要素の詳細について説明する。
基板12は、窒化物半導体からなる基板であり、図1に示されるように、互いに背向する第1の主面12a及び第2の主面12bを有する。第1の主面12aは、ドリフト層14が形成される側の主面である。具体的には、第1の主面12aは、c面に略一致する。第2の主面12bは、ドレイン電極32が形成される側の主面である。基板12の平面視形状は、例えば矩形であるが、これに限らない。
基板12は、例えば、厚さが300μmであり、キャリア濃度が1×1018cm-3であるn+型のGaNからなる基板である。なお、n型及びp型は、半導体の導電型を示している。n+型は、半導体にn型のドーパントが過剰に添加された状態、いわゆるヘビードープを表している。また、n-型とは、半導体にn型のドーパントが過少に添加された状態、いわゆるライトドープを表している。p+型及びp-型についても同様である。
なお、基板12は、窒化物半導体基板でなくてもよい。例えば、基板12は、シリコン(Si)基板、炭化シリコン(SiC)基板、又は、酸化亜鉛(ZnO)基板などであってもよい。
ドリフト層14は、基板12の上方に設けられたn型の第1の窒化物半導体層の一例である。ドリフト層14は、例えば、厚さが8μmのn-型のGaNからなる膜である。ドリフト層14のドナー濃度は、例えば、1×1015cm-3以上1×1017cm-3以下の範囲であり、一例として1×1016cm-3である。また、ドリフト層14の炭素濃度(C濃度)は、1×1015cm-3以上2×1017cm-3以下の範囲である。
ドリフト層14は、例えば、基板12の第1の主面12aに接触して設けられている。ドリフト層14は、例えば、有機金属気相エピタキシャル成長(MOVPE)法などの結晶成長により、基板12の第1の主面12a上に形成される。
ブロック層16は、ドリフト層14の上方に設けられたp型の第2の窒化物半導体層の一例である。ブロック層16は、例えば、厚さが400nmであり、キャリア濃度が1×1017cm-3であるp型のGaNからなる膜である。ブロック層16は、ドリフト層14の上面に接触して設けられている。ブロック層16は、例えば、MOVPE法などの結晶成長により、ドリフト層14上に形成される。なお、ブロック層16は、成膜したi型のGaN膜にマグネシウム(Mg)を注入することで形成されてもよい。
ブロック層16は、ソース電極28とドレイン電極32との間のリーク電流を抑制する。例えば、ブロック層16とドリフト層14とで形成されるpn接合に対して逆方向電圧が印加された場合、具体的には、ソース電極28よりもドレイン電極32が高電位となった場合に、ドリフト層14に空乏層が延びる。これにより、窒化物半導体装置1の高耐圧化が可能である。上述したように本実施の形態では、オフ状態及びオン状態のいずれにおいても、ソース電極28よりドレイン電極32が高電位となっている。このため、窒化物半導体装置1の高耐圧化が実現される。
本実施の形態では、図1に示されるように、ブロック層16は、ソース電極28と接触している。このため、ブロック層16は、ソース電極28と同電位に固定されている。
高抵抗層18は、ブロック層16の上方に設けられた高抵抗層の一例である。高抵抗層18は、ブロック層16より抵抗が高い。高抵抗層18は、絶縁性又は半絶縁性の窒化物半導体から形成されている。高抵抗層18は、例えば、厚さが200nmのアンドープGaNからなる膜である。高抵抗層18は、ブロック層16に接触して設けられている。高抵抗層18は、例えば、MOVPE法などの結晶成長により、ブロック層16上に形成される。
なお、ここで“アンドープ”とは、GaNの極性をn型又はp型に変化させるSi又はMgなどのドーパントがドープされていないことを意味する。本実施の形態では、高抵抗層18には、炭素(C)がドープされている。具体的には、高抵抗層18のC濃度は、ブロック層16のC濃度より高い。
また、高抵抗層18には、成膜時に混入する珪素(Si)又は酸素(O)が含まれる場合がある。この場合に、高抵抗層18のC濃度は、珪素濃度(Si濃度)又は酸素濃度(O濃度)より高い。例えば、高抵抗層18のC濃度は、例えば3×1017cm-3以上であるが、1×1018cm-3以上でもよい。高抵抗層18のSi濃度又はO濃度は、例えば、5×1016cm-3以下であるが、2×1016cm-3以下でもよい。
なお、高抵抗層18は、炭素以外に、マグネシウム(Mg)、鉄(Fe)又はホウ素(B)などのイオン注入により形成されてもよい。GaNの高抵抗化を実現できるイオン種であれば、他のイオン種を用いてもよい。
ここで、仮に、窒化物半導体装置1が高抵抗層18を備えない場合、ソース電極28とドレイン電極32との間には、電子走行層22とp型のブロック層16とn型のドリフト層14という寄生npn構造、すなわち、寄生バイポーラトランジスタが存在することになる。このため、窒化物半導体装置1がオフ状態である場合において、p型のブロック層16に電流が流れた場合に、寄生バイポーラトランジスタがオン状態になり、窒化物半導体装置1の耐圧を低下させる恐れがある。この場合、窒化物半導体装置1の誤動作が発生しやすい。本実施の形態では、高抵抗層18が設けられていることで、寄生npn構造が形成されることを抑制し、窒化物半導体装置1の誤動作を抑制することができる。
高抵抗層18の上面には、ブロック層16からMgなどのp型不純物が拡散するのを抑制するための層が設けられていてもよい。例えば、高抵抗層18上には、厚さが20nmのAlGaN層が設けられていてもよい。
ゲート開口部20は、ブロック層16を貫通し、ドリフト層14にまで達する第1の開口部の一例である。ゲート開口部20は、高抵抗層18及びブロック層16の両方を貫通している。ゲート開口部20の底面20aは、ドリフト層14の上面である。図1に示されるように、底面20aは、ブロック層16の底面16aより下側に位置している。なお、ブロック層16の底面16aは、ブロック層16とドリフト層14との界面に相当する。底面20aは、基板12の第1の主面12aに平行である。
本実施の形態では、ゲート開口部20は、基板12から遠ざかる程、開口面積が大きくなるように形成されている。具体的には、ゲート開口部20の側面20bは、斜めに傾斜している。図1に示されるように、ゲート開口部20の断面視形状は、逆台形、より具体的には、逆等脚台形である。
底面20aに対する側面20bの傾斜角は、例えば30°以上45°以下の範囲である。傾斜角が45°以下であることにより、側面20bがc面に近づくので、結晶再成長により側面20bに沿って形成される電子走行層22などの膜質を高めることができる。傾斜角が30°以上であることにより、ゲート開口部20が大きくなりすぎることが抑制され、窒化物半導体装置1の小型化が実現される。
ゲート開口部20は、基板12の第1の主面12a上に、ドリフト層14、ブロック層16及び高抵抗層18を順に形成した後、部分的にドリフト層14を露出させるように、高抵抗層18及びブロック層16の各々の一部を除去することで形成される。このとき、ドリフト層14の表層部分を所定の厚さ分、除去することで、ゲート開口部20の底面20aは、ブロック層16の底面16aよりも下方に形成される。
高抵抗層18及びブロック層16の除去は、レジストの塗布及びパターニング、並びに、ドライエッチングによって行われる。具体的には、レジストをパターニングした後、ベークすることにより、レジストの端部が斜めに傾斜する。その後にドライエッチングを行うことで、レジストの形状が転写されるようにして側面20bが斜めになったゲート開口部20が形成される。
電子走行層22は、ゲート開口部20の内面に沿って設けられた第1の再成長層の一例である。具体的には、電子走行層22は、ゲート開口部20の底面20a及び側面20bに沿って、かつ、高抵抗層18の上面上に設けられている。電子走行層22は、例えば、厚さが150nmのアンドープGaNからなる膜である。なお、電子走行層22は、アンドープであるが、Siドープなどにより、n型化されてもよい。
電子走行層22は、ゲート開口部20の底面20a及び側面20bにおいてドリフト層14に接触している。電子走行層22は、ゲート開口部20の側面20bにおいて、ブロック層16及び高抵抗層18の各々の端面に接触している。さらに、電子走行層22は、高抵抗層18の上面に接触している。電子走行層22は、ゲート開口部20を形成した後に、結晶の再成長により形成される。
電子走行層22は、チャネルを有する。具体的には、電子走行層22と電子供給層24との界面の近傍には、二次元電子ガス23が発生する。二次元電子ガス23が電子走行層22のチャネルとして機能する。図1では、二次元電子ガス23が模式的に破線で図示されている。二次元電子ガス23は、電子走行層22と電子供給層24との界面に沿って、すなわち、ゲート開口部20の内面に沿って屈曲している。
また、図1には示されていないが、電子走行層22と電子供給層24との間に、厚さが1nm程度のAlN膜が第2の再成長層として設けられていてもよい。AlN膜は、合金散乱を抑制し、チャネルの移動度を向上させることができる。
電子供給層24は、ゲート開口部20の内面に沿って設けられた第3の再成長層の一例である。電子走行層22と電子供給層24とは、基板12側からこの順で設けられている。電子供給層24は、電子走行層22の上面に沿った形状で略均一な厚さで形成されている。電子供給層24は、例えば、厚さが50nmのアンドープAlGaNからなる膜である。電子供給層24は、電子走行層22の形成工程に続いて、結晶の再成長により形成される。
電子供給層24は、電子走行層22との間でAlGaN/GaNのヘテロ界面を形成している。これにより、電子走行層22内に二次元電子ガス23が発生する。電子供給層24は、電子走行層22に形成されるチャネル(すなわち、二次元電子ガス23)への電子の供給を行う。
ソース開口部26は、ゲート開口部20から離れた位置において、電子走行層22及び電子供給層24を貫通し、ブロック層16にまで達する第2の開口部の一例である。ソース開口部26は、高抵抗層18も貫通している。ソース開口部26は、平面視において、ゲート電極30から離れた位置に配置されている。
ソース開口部26の底面26aは、ブロック層16の上面である。図1に示されるように、底面26aは、高抵抗層18の底面18aよりも下側に位置している。なお、高抵抗層18の底面18aは、高抵抗層18とブロック層16との界面に相当する。底面26aは、基板12の第1の主面12aに平行である。
図1に示されるように、ソース開口部26は、基板12からの距離によらず開口面積が一定になるように形成されている。具体的には、ソース開口部26の側面26bは、底面26aに対して垂直である。つまり、ソース開口部26の断面視形状は、矩形である。
あるいは、ソース開口部26は、ゲート開口部20と同様に、基板12から遠ざかる程、開口面積が大きくなるように形成されていてもよい。具体的には、ソース開口部26の側面26bは、斜めに傾斜していてもよい。例えば、ソース開口部26の断面形状は、逆台形、より具体的には、逆等脚台形であってもよい。このとき、底面26aに対する側面26bの傾斜角は、例えば、30°以上60°以下の範囲であってもよい。例えば、ソース開口部26の側面26bの傾斜角は、ゲート開口部20の側面20bの傾斜角よりも大きくてもよい。側面26bが斜めに傾斜していることで、ソース電極28と電子走行層22(二次元電子ガス23)との接触面積が増えるので、オーミック接続が行われやすくなる。なお、二次元電子ガス23は、ソース開口部26の側面26bに露出し、露出部分でソース電極28に接続されている。
ソース開口部26は、例えば、電子供給層24の形成工程(すなわち、結晶の再成長工程)に続いて、ゲート開口部20とは異なる領域においてブロック層16を露出させるように、電子供給層24、電子走行層22及び高抵抗層18をエッチングすることにより形成される。このとき、ブロック層16の表層部分も除去することにより、ソース開口部26の底面26aが高抵抗層18の底面18aよりも下方に形成される。ソース開口部26は、例えば、フォトリソグラフィによるパターニング、及び、ドライエッチングなどによって所定形状に形成される。
ソース電極28は、ソース開口部26を覆うように設けられ、電子供給層24、電子走行層22及びブロック層16に接続されている。具体的には、ソース電極28は、ゲート電極30から離れた位置において、ソース開口部26を埋めるように設けられている。ソース電極28は、電子走行層22及び電子供給層24に対してオーミック接続されている。ソース電極28は、側面26bにおいて二次元電子ガス23と直接接触している。これにより、ソース電極28と二次元電子ガス23(チャネル)とのコンタクト抵抗を低減することができる。
ソース電極28は、金属などの導電性の材料を用いて形成されている。ソース電極28の材料としては、例えば、Ti/Alなど、n型の半導体層に対してオーミック接続される材料を用いることができる。ソース電極28は、例えば、スパッタ又は蒸着などによって成膜した導電膜をパターニングすることにより形成される。
ゲート電極30は、ゲート開口部20を覆うように電子供給層24の上方に設けられている。本実施の形態では、ゲート電極30は、電子供給層24の上面に接して設けられている。ゲート電極30は、平面視において、ゲート開口部20の全体を覆っている。例えば、図1に示される断面視において、ゲート電極30のソース電極28に最も近い端部は、ゲート開口部20の開口端部(すなわち、側面20bの上端)よりもソース電極28に近い位置に位置している。
ゲート電極30は、金属などの導電性の材料を用いて形成されている。例えば、ゲート電極30は、パラジウム(Pd)を用いて形成されている。なお、ゲート電極30の材料としては、n型の半導体に対してショットキー接続される材料を用いることができ、例えば、ニッケル(Ni)系材料、タングステンシリサイド(WSi)、金(Au)などを用いることができる。ゲート電極30は、電子供給層24の成膜後、ソース開口部26の形成後、又は、ソース電極28の形成後、例えば、スパッタ又は蒸着などによって成膜した導電膜をパターニングすることにより形成される。
ドレイン電極32は、基板12の、ドリフト層14とは反対側に設けられている。具体的には、ドレイン電極32は、基板12の第2の主面12bに接触して設けられている。ドレイン電極32は、金属などの導電性の材料を用いて形成されている。ドレイン電極32の材料としては、ソース電極28の材料と同様に、例えばTi/Alなど、n型の半導体層に対してオーミック接続される材料を用いることができる。ドレイン電極32は、例えば、スパッタ又は蒸着などによって成膜した導電膜をパターニングすることにより形成される。
続いて、本実施の形態に係る窒化物半導体装置1の特徴的な構成を説明する。
[ゲート電極の底面]
本実施の形態では、図1に示されるように、ゲート電極30の底面30aは、ブロック層16の底面16aよりもドレイン電極32に近い。具体的には、ゲート開口部20の底面20aは、ブロック層16の底面16aよりも0.3μm深い(ドレイン電極32に近い)位置に位置している。再成長によって形成される電子走行層22及び電子供給層24の合計膜厚は、例えば200nm(=0.2μm)である。したがって、ゲート電極30の底面30aは、ブロック層16の底面16aよりも0.1μm、ドレイン電極32に近い位置に位置する。
本実施の形態では、図1に示されるように、ゲート電極30の底面30aは、ブロック層16の底面16aよりもドレイン電極32に近い。具体的には、ゲート開口部20の底面20aは、ブロック層16の底面16aよりも0.3μm深い(ドレイン電極32に近い)位置に位置している。再成長によって形成される電子走行層22及び電子供給層24の合計膜厚は、例えば200nm(=0.2μm)である。したがって、ゲート電極30の底面30aは、ブロック層16の底面16aよりも0.1μm、ドレイン電極32に近い位置に位置する。
これにより、窒化物半導体装置1がオフ状態である場合に、ドレイン電極32に高い電位が与えられることで窒化物半導体装置1の縦方向に生じる電界は、ゲート電極30の底面30aに集中しやすくなる。このため、ブロック層16の端部(具体的には、ブロック層16と電子走行層22との界面)での電界集中を緩和することができる。
上述したように、ブロック層16と電子走行層22との界面、すなわち、ゲート開口部20の側面20bには、Siなどの不純物が存在するため、絶縁破壊電界強度が小さくなる。このため、ブロック層16の端部に電界が集中しやすい場合、窒化物半導体装置1の耐圧が低くなる。
これに対して、ゲート電極30の底面30aでは、ゲート電極30と電子供給層24とがショットキー接続されている。底面30aは、ゲート電極30と電子供給層24との界面に相当している。底面30aは、電子走行層22とブロック層16との界面(すなわち、ゲート開口部20の側面20b)とは異なり、再成長界面ではないため、Siなどの不純物がほとんど存在しない。したがって、ゲート電極30の底面30aに電界が集中したとしても、ブロック層16の端部に電界が集中する場合に比べて窒化物半導体装置1の耐圧を高めることができる。
なお、深さに関する数値は一例に過ぎず、特に限定されない。例えば、ゲート開口部20の底面20aとブロック層16の底面16aとの距離、すなわち、ゲート開口部20のドリフト層14内の深さは、0.3μmより長くてもよく、短くてもよい。例えば、ゲート開口部20の底面20aとブロック層16の底面16aとの距離は、0.5μm以上2μm以下であってもよい。同様に、ゲート電極30の底面30aとブロック層16の底面16aとの距離は、0.1μmより長くてもよく、短くてもよい。例えば、ゲート電極30の底面30aとブロック層16の底面16aとの距離は、0.3μm以上1.8μm以下であってもよい。
例えば、ゲート電極30の底面30aをドレイン電極32に近づけることで、ブロック層16の端部への電界集中をより緩和させることができる。また、ゲート電極30の底面30aをドレイン電極32に近づけすぎないことにより、ゲート開口部20の底面20aとドレイン電極32との距離を確保することができ、耐圧を高めることができる。
また、窒化物半導体装置1がオフ状態である場合において、ブロック層16と電子走行層22との界面(ゲート開口部20の側面20b)から電子走行層22の内部に空乏層が広がる。広がった空乏層が電子走行層22内のチャネルを狭窄することで、オフ状態でチャネルを流れるリーク電流を抑制することができる。したがって、窒化物半導体装置1のリーク電流を十分に低減することができる。
なお、ブロック層16にはソース電極28が接続されており、ブロック層16の電位はソース電位に固定されている。空乏層の広がり量はブロック層16ゲート電極30との電位差に依存するので、ブロック層16の電位が固定されることで、空乏層の広がり量が安定する。したがって、窒化物半導体装置1のリーク電流の低減特性が安定し、信頼性の高い窒化物半導体装置1を実現することができる。
[電子走行層の膜厚]
図1に示されるように、電子走行層22は、底面20a上に設けられた底面部22aと、側面20bに沿って設けられた傾斜部22bと、高抵抗層18の上面上に設けられた平坦部22cとを有する。本実施の形態では、基板12に平行な方向に沿った傾斜部22bの長さAは、基板12の厚み方向に沿った平坦部22cの長さBより長い。
図1に示されるように、電子走行層22は、底面20a上に設けられた底面部22aと、側面20bに沿って設けられた傾斜部22bと、高抵抗層18の上面上に設けられた平坦部22cとを有する。本実施の形態では、基板12に平行な方向に沿った傾斜部22bの長さAは、基板12の厚み方向に沿った平坦部22cの長さBより長い。
一般的に、窒化物半導体材料を用いて形成された縦型FETにおいて、GaNの結晶成長は、GaN結晶のc面が基板12の第1の主面12aと平行になるように行われる。このとき、二次元電子ガス23は、c面に平行な部分に比べて、c面に対して斜めの部分において、分極が小さくなるためキャリア濃度が低下する。つまり、二次元電子ガス23は、平坦部22c内の部分に比べて、傾斜部22b内の部分においてキャリア濃度が低い。したがって、二次元電子ガス23の傾斜部22b内の部分は、ブロック層16から延びる空乏層による狭窄効果を受けやすい。
本実施の形態では、図1に示されるように、傾斜部22bの長さAは、平坦部22cの長さBより長い。このため、二次元電子ガス23は、傾斜部22b内の部分において、平坦部22c内の部分よりも、ブロック層16から離れている。このため、空乏層によるチャネルの狭窄効果を抑制することができるので、オン抵抗の減少が抑制される。
一方で、電子走行層22の厚み方向に沿った長さ(すなわち、電子走行層22の厚み)が短い場合、ソース開口部26の深さも浅くなる。このため、ソース開口部26が浅い程、エッチングによる膜の除去に要するプロセス時間を短縮することができる。また、ソース開口部26が浅いことにより、後工程で形成される金属電極のカバレッジも良好になるので、オン抵抗が小さくなる。
このように、傾斜部22bの長さAが平坦部22cの長さBより短いことにより、大電流動作を可能にするだけでなく、プロセスを容易にすることができ、かつ、オン抵抗を低減することができる。
[ゲート電極の端部]
本実施の形態では、ゲート電極30がゲート開口部20を完全に覆うか、一部のみを覆うかに応じて、閾値電圧を調整することができる。つまり、ゲート電極30の端部の位置に応じて閾値電圧を調整することができる。
本実施の形態では、ゲート電極30がゲート開口部20を完全に覆うか、一部のみを覆うかに応じて、閾値電圧を調整することができる。つまり、ゲート電極30の端部の位置に応じて閾値電圧を調整することができる。
ゲート電極30は、例えば、平面視において、ゲート開口部20の底面20aと側面20bの少なくとも一部とを覆っている。具体的には、ゲート電極30は、平面視において、底面20aと側面20bの全てとを覆っている。言い換えると、平面視において、ゲート電極30の内側にゲート開口部20が設けられている。図1に示される断面で見た場合に、基板12に平行な方向(すなわち、紙面左右方向)において、ゲート電極30の端部は、ゲート開口部20の側面20bの上端よりもソース電極28に近い位置に位置している。
この場合、窒化物半導体装置1の閾値電圧は、ゲート開口部20の側面20bに沿った部分(具体的には、二次元電子ガス23の傾斜部分)、及び、ゲート開口部20の外側の平坦部分(具体的には、二次元電子ガス23の平坦部分)のうち、閾値電圧が大きい方で決定される。例えば、二次元電子ガス23の平坦部分で閾値電圧が決定されるようにする場合、ブロック層16から二次元電子ガス23までの距離を、平坦部分において傾斜部分よりも長くする。具体的には、電子走行層22の傾斜部22bの長さAを平坦部22cの長さBより長くする。これにより、ブロック層16からの空乏化の影響を抑えることができ、傾斜部22bにおける閾値電圧を平坦部22cにおける閾値電圧よりも小さくすることができる。
なお、ゲート電極30は、平面視において、ゲート開口部20の内側に設けられていてもよい。例えば、図1に示される断面で見た場合に、基板12に平行な方向において、ゲート電極30の端部は、ゲート開口部20の側面20bの上端よりもソース電極28から離れた位置に位置してもよい。具体的には、ゲート電極30の端部は、側面20bの直上方向に、すなわち、平面視において重複する位置に位置していてもよい。
この場合、窒化物半導体装置1の閾値電圧は、ゲート開口部20の側面20bに沿った部分の構成のみで決定される。このため、平坦部22cのキャリア濃度を大きくすることができるので、オン抵抗を低減することができる。
[変形例]
続いて、本実施の形態に係る窒化物半導体装置1の変形例について、図2を用いて説明する。以下では、実施の形態1に係る窒化物半導体装置1との相違点を中心に説明し、共通点の説明を省略又は簡略化する。
続いて、本実施の形態に係る窒化物半導体装置1の変形例について、図2を用いて説明する。以下では、実施の形態1に係る窒化物半導体装置1との相違点を中心に説明し、共通点の説明を省略又は簡略化する。
図2は、本変形例に係る窒化物半導体装置2の断面図である。図2に示されるように、本変形例に係る窒化物半導体装置2は、実施の形態1に係る窒化物半導体装置1と比較して、ゲート電極30の代わりにゲート電極34を備える点が相違する。ゲート電極34は、閾値調整層36と、金属層38とを備える。
閾値調整層36は、金属層38と電子供給層24との間に設けられたp型の第3の窒化物半導体層の一例である。閾値調整層36は、電子供給層24上に設けられ、電子供給層24と金属層38とに接触している。
閾値調整層36は、例えば、厚さが100nmであり、キャリア濃度が1×1017cm-3であるp型のAlGaNからなる窒化物半導体層である。閾値調整層36は、電子供給層24の形成工程から引き続いてMOVPE法によって成膜され、パターニングされることで形成される。
閾値調整層36が設けられていることによって、チャネル部分の伝導帯端のポテンシャルが持ち上げられる。このため、窒化物半導体装置2の閾値電圧を大きくすることができる。したがって、窒化物半導体装置2をノーマリオフ型のFETとして実現することができる。つまり、ゲート電極34に対して0Vの電位を印加した場合に、窒化物半導体装置2をオフ状態にすることができる。
なお、閾値調整層36は、p型の窒化物半導体でなくてもよく、シリコン窒化膜又はシリコン酸化膜などの絶縁膜であってもよい。閾値調整層36は、チャネルのポテンシャルを持ち上げることができる材料であれば、いかなる材料を用いて形成されてもよい。
金属層38は、閾値調整層36の上面に沿った形状で、閾値調整層36の上面に接触して略均一な厚さで形成されている。金属層38は、金属材料を用いて形成されている。例えば、金属層38は、実施の形態1に係るゲート電極30と同じ材料を用いて形成されている。金属層38は、閾値調整層36の成膜若しくはパターニング後、ソース開口部26の形成後、又は、ソース電極28の形成後、例えば、スパッタ又は蒸着などによって成膜した導電膜をパターニングすることにより形成される。
本変形例では、閾値調整層36の底面36aが、ブロック層16の底面16aよりドレイン電極32に近い。具体的には、閾値調整層36の底面36aは、ブロック層16の底面16aよりも0.1μm、ドレイン電極32に近い位置に位置する。なお、深さに関する数値は一例に過ぎず、特に限定されない。例えば、閾値調整層36の底面36aとブロック層16の底面16aとの距離は、0.1μmより長くてもよく、短くてもよい。例えば、閾値調整層36の底面36aとブロック層16の底面16aとの距離は、0.3μm以上1.8μm以下であってもよい。
金属層38の底面38aは、底面16aよりドレイン電極32に近くてもよく、ドレイン電極32から離れていてもよい。あるいは、金属層38の底面38aは、ドレイン電極32からの距離が底面16aと同じであってもよい。
これにより、窒化物半導体装置2がオフ状態である場合に、ドレイン電極32に高い電位が与えられることで窒化物半導体装置2の縦方向に生じる電界は、ゲート電極34の底面、すなわち、閾値調整層36の底面36aに集中しやすくなる。このため、実施の形態1に係る窒化物半導体装置1と同様に、ブロック層16の端部(具体的には、ブロック層16と電子走行層22との界面)での電界集中を緩和することができる。
閾値調整層36の底面36aは、閾値調整層36と電子供給層24との界面に相当している。つまり、底面36aでは、閾値調整層36と電子供給層24とのpn接合が形成されている。閾値調整層36と電子供給層24とは、結晶の再成長を連続的に行うことで形成されるので、底面36aにはSiなどの不純物がほとんど存在しない。したがって、閾値調整層36の底面36aに電界が集中したとしても、ブロック層16の端部に電界が集中する場合に比べて窒化物半導体装置2の耐圧を高めることができる。
また、一般的に、ショットキー接合よりもpn接合の方が高電界に対して強い。このため、窒化物半導体装置2の耐圧を窒化物半導体装置1の耐圧よりも高めることができる。
また、本変形例では、窒化物半導体装置2がオフ状態である場合、ゲート電極34と、ソース電位に固定されたブロック層16との電位差が0になる。このため、ブロック層16から電子走行層22内に延びる空乏層の縮退が抑制され、チャネルの狭窄効果が高くなる。したがって、窒化物半導体装置2のオフ状態におけるリーク電流を十分に低減することができる。
(実施の形態2)
続いて、実施の形態2について説明する。以下では、実施の形態1及びその変形例との相違点を中心に説明し、共通点の説明を省略又は簡略化する。
続いて、実施の形態2について説明する。以下では、実施の形態1及びその変形例との相違点を中心に説明し、共通点の説明を省略又は簡略化する。
図3は、本実施の形態に係る窒化物半導体装置101の断面図である。図3に示されるように、窒化物半導体装置101は、実施の形態1に係る窒化物半導体装置1と比較して、高抵抗層140を新たに備える点が相違する。
高抵抗層140は、ゲート開口部20の内面に沿ってブロック層16と電子走行層22との間に設けられた、ブロック層16よりも抵抗が高い高抵抗層である。高抵抗層140は、ゲート開口部20の側面20bから底面20aの一部に亘って設けられている。具体的には、高抵抗層140は、ゲート開口部20の上端部、すなわち、高抵抗層18の上面の一部から、底面20aの一部に至るまで、側面20bの全面を覆うように設けられている。つまり、高抵抗層140は、ドリフト層14、ブロック層16及び高抵抗層18の各々と電子走行層22との間に設けられている。
より具体的には、図3に示されるように、高抵抗層140の上端部の上面は、高抵抗層18の上面と面一である。また、高抵抗層140の下端部の上面は、ドリフト層14の上面のうち、底面20aを形成する部分と面一である。高抵抗層140は、高抵抗層18の表層部分及び端面部分、ブロック層16の端面部分、並びに、ドリフト層14の表層部分の各々に埋め込まれるように形成されている。
高抵抗層140は、ブロック層16よりも抵抗値が高い。高抵抗層140と高抵抗層18とは、抵抗値が同じでる。あるいは、高抵抗層140は、高抵抗層18よりも抵抗値が高くてもよく、低くてもよい。
高抵抗層140は、窒化物半導体からなる。本実施の形態では、高抵抗層140は、鉄(Fe)を含む窒化物半導体層である。高抵抗層140は、例えば、鉄がドープされ、高抵抗化されたGaNからなる。高抵抗層140の厚さは、例えば50nmである。例えば、高抵抗層140は、ゲート開口部20を形成した後、ブロック層16の端面を含む範囲にFeをイオン注入することで形成される。なお、注入するイオンは、GaNを高抵抗化できるイオンであればよく、B、C、又はMgであってもよい。注入する不純物イオンのドーズ量は、例えば、1×1012cm-2以上1×1016cm-2以下であり、1×1013cm-2以上1×1014cm-2以下であってもよい。また、注入エネルギーは、例えば10keV以上200keVであり、20keV以上50keVであってもよい。
本実施の形態に係る窒化物半導体装置101によれば、高抵抗層140が設けられることで、ブロック層16と電子走行層22とのpn接合による空乏層の広がりを抑制することができる。このため、窒化物半導体装置101がオン状態である場合に、空乏層によるチャネルの狭窄が抑制されるので、オン抵抗を低減することができ、かつ、大電流を流すことができる。
なお、高抵抗層140が設けられることで、窒化物半導体装置101がオフ状態である場合にも空乏層の広がりが抑制される。このため、高抵抗層140がない場合に比べて耐圧が低くなる。これに対して、本実施の形態では、ゲート電極30の底面30aがブロック層16の底面16aよりドレイン電極32に近いので、実施の形態1と同様に、窒化物半導体装置101の耐圧を高めることができる。つまり、高抵抗層140を設けたとしても、オフ状態における耐圧も高く保つことができる。
以上のように、本実施の形態に係る窒化物半導体装置101は、オン状態におけるオン抵抗の低減及び大電流動作を実現できるだけでなく、オフ状態における高耐圧化及びリーク電流の低減を実現することができる。
[変形例]
続いて、本実施の形態に係る窒化物半導体装置101の変形例について、図4を用いて説明する。以下では、実施の形態2に係る窒化物半導体装置101との相違点を中心に説明し、共通点の説明を省略又は簡略化する。
続いて、本実施の形態に係る窒化物半導体装置101の変形例について、図4を用いて説明する。以下では、実施の形態2に係る窒化物半導体装置101との相違点を中心に説明し、共通点の説明を省略又は簡略化する。
図4は、本変形例に係る窒化物半導体装置102の断面図である。図4に示されるように、本変形例に係る窒化物半導体装置102は、実施の形態2に係る窒化物半導体装置101と比較して、ゲート電極30の代わりにゲート電極34を備える点が相違する。ゲート電極34は、実施の形態1の変形例に係るゲート電極34と同じである。
したがって、本変形例に係る窒化物半導体装置102は、実施の形態1の変形例に係る窒化物半導体装置2と同様に、ノーマリオフ型のFETとして実現することができる。
(実施の形態3)
続いて、実施の形態3について説明する。以下では、実施の形態1及び2並びにこれらの変形例との相違点を中心に説明し、共通点の説明を省略又は簡略化する。
続いて、実施の形態3について説明する。以下では、実施の形態1及び2並びにこれらの変形例との相違点を中心に説明し、共通点の説明を省略又は簡略化する。
図5は、本実施の形態に係る窒化物半導体装置201の断面図である。図5に示されるように、窒化物半導体装置201は、実施の形態1に係る窒化物半導体装置1と比較して、ドリフト層14の代わりにドリフト層214を備える点が相違している。
ドリフト層214は、ドリフト層214中のドナー濃度が上下方向に2段階で異なっている。具体的には、図5に示されるように、ドリフト層214は、高濃度層214aと、低濃度層214bとを有する。
高濃度層214aは、第1の層の一例である。本実施の形態では、高濃度層214aは、基板12の第1の主面12aに接触して設けられている。
低濃度層214bは、第2の層の一例である。本実施の形態では、低濃度層214bは、高濃度層214aとブロック層16との間に各々に接触して設けられている。低濃度層214bは、ドナー濃度が高濃度層214aよりも低い。
このように、ブロック層16側(上側)の低濃度層214bのドナー濃度を、基板12に近い側(下側)の高濃度層214aのドナー濃度よりも低くすることで、オフ時においてドレイン電極32に高電圧が印加された場合に、ドリフト層214内への空乏層の延びが促進される。これにより、ゲート電極30の底面30a又はブロック層16の底面16aにおける電界集中がより緩和される。
本実施の形態では、ゲート開口部20の底面20aは、低濃度層214b内に位置している。こうすることで、ゲート電極30の底面30aの電界集中をより効率的に緩和することが可能になる。なお、底面20aは、高濃度層214a内に位置してもよく、高濃度層214aと低濃度層214bとの界面に位置してもよい。
本実施の形態では、ドリフト層214が2層からなる例を示したが、3層若しくは4層、あるいは5層以上に分割されてもよい。あるいは、ドリフト層214は、基板12側からブロック層16側にかけてドナー濃度が徐々に高くなる多層構造を有し、各層の厚みが十分に小さくてもよい。言い換えると、ドリフト層214内で基板12側からブロック層16側にかけて徐々にドナー濃度を低減させていくグレーデッド構造にしてもよい。この場合においても、本実施の形態と同様の効果が得られる。
ドナー濃度の制御は、ドナーとなるSi濃度で制御してもよいし、Siを補償するようなアクセプターとなるC濃度で制御してもよい。要は、正味のドナー濃度がドリフト層214内で複数存在していることが重要である。
[変形例]
続いて、本実施の形態に係る窒化物半導体装置201の変形例について、図6~図8を用いて説明する。以下では、実施の形態3に係る窒化物半導体装置201との相違点を中心に説明し、共通点の説明を省略又は簡略化する。
続いて、本実施の形態に係る窒化物半導体装置201の変形例について、図6~図8を用いて説明する。以下では、実施の形態3に係る窒化物半導体装置201との相違点を中心に説明し、共通点の説明を省略又は簡略化する。
図6は、変形例1に係る窒化物半導体装置202の断面図である。図6に示されるように、本変形例に係る窒化物半導体装置202は、実施の形態3に係る窒化物半導体装置201と比較して、ゲート電極30の代わりにゲート電極34を備える点が相違する。ゲート電極34は、実施の形態1の変形例に係るゲート電極34と同じである。
したがって、本変形例に係る窒化物半導体装置202は、実施の形態1の変形例に係る窒化物半導体装置2と同様に、ノーマリオフ型のFETとして実現することができる。
図7は、変形例2に係る窒化物半導体装置203の断面図である。図7に示されるように、本変形例に係る窒化物半導体装置203は、実施の形態3に係る窒化物半導体装置201と比較して、新たに高抵抗層140を備える点が相違する。高抵抗層140は、実施の形態2に係る高抵抗層140と同じである。
したがって、本変形例に係る窒化物半導体装置203は、実施の形態2に係る窒化物半導体装置101と同様に、オン状態におけるオン抵抗の低減及び大電流動作を実現できるだけでなく、オフ状態における高耐圧化及びリーク電流の低減を実現することができる。
図8は、変形例3に係る窒化物半導体装置204の断面図である。図8に示されるように、本変形例に係る窒化物半導体装置204は、実施の形態3の変形例2に係る窒化物半導体装置203と比較して、ゲート電極30の代わりにゲート電極34を備える点が相違する。ゲート電極34は、実施の形態1の変形例に係るゲート電極34と同じである。
したがって、本変形例に係る窒化物半導体装置204は、実施の形態1の変形例に係る窒化物半導体装置2と同様に、ノーマリオフ型のFETとして実現することができる。
(他の実施の形態)
以上、1つ又は複数の態様に係る窒化物半導体装置について、実施の形態に基づいて説明したが、本開示は、これらの実施の形態に限定されるものではない。本開示の主旨を逸脱しない限り、当業者が思いつく各種変形を本実施の形態に施したもの、及び、異なる実施の形態における構成要素を組み合わせて構築される形態も、本開示の範囲内に含まれる。
以上、1つ又は複数の態様に係る窒化物半導体装置について、実施の形態に基づいて説明したが、本開示は、これらの実施の形態に限定されるものではない。本開示の主旨を逸脱しない限り、当業者が思いつく各種変形を本実施の形態に施したもの、及び、異なる実施の形態における構成要素を組み合わせて構築される形態も、本開示の範囲内に含まれる。
例えば、電子走行層22、ブロック層16及びドリフト層14によって形成される寄生バイポーラトランジスタの影響が十分に小さい場合、窒化物半導体装置1、2、101又は102は、高抵抗層18を備えなくてもよい。
また、例えば、窒化物半導体装置1、2、101又は102は、ソース開口部26を備えなくてもよく、ソース電極28は、電子供給層24上にゲート電極30から離れて設けられていてもよい。
例えば、上記の実施の形態3及び4では、ゲート開口部20の側面20bの全体に高抵抗層140が設けられている例を説明したが、これに限らない。高抵抗層140は、ブロック層16の端面(すなわち、ゲート開口部20に露出する部分)のみに設けられていてもよい。
また、上記の各実施の形態は、請求の範囲又はその均等の範囲において種々の変更、置き換え、付加、省略などを行うことができる。
本開示に係る窒化物半導体装置は、例えばテレビなどの民生機器の電源回路などで用いられるパワートランジスタなどのパワーデバイスとして利用することができる。
1、2、101、102、201、202、203、204 窒化物半導体装置
12 基板
12a 第1の主面
12b 第2の主面
14、214 ドリフト層
16 ブロック層
16a、18a、20a、26a、30a、36a、38a 底面
18、140 高抵抗層
20 ゲート開口部
20b、26b 側面
22 電子走行層
22a 底面部
22b 傾斜部
22c 平坦部
23 二次元電子ガス
24 電子供給層
26 ソース開口部
28 ソース電極
30、34 ゲート電極
32 ドレイン電極
36 閾値調整層
38 金属層
214a 高濃度層
214b 低濃度層
12 基板
12a 第1の主面
12b 第2の主面
14、214 ドリフト層
16 ブロック層
16a、18a、20a、26a、30a、36a、38a 底面
18、140 高抵抗層
20 ゲート開口部
20b、26b 側面
22 電子走行層
22a 底面部
22b 傾斜部
22c 平坦部
23 二次元電子ガス
24 電子供給層
26 ソース開口部
28 ソース電極
30、34 ゲート電極
32 ドレイン電極
36 閾値調整層
38 金属層
214a 高濃度層
214b 低濃度層
Claims (5)
- 基板と、
前記基板の上方に設けられたn型の第1の窒化物半導体層と、
前記第1の窒化物半導体層の上方に設けられたp型の第2の窒化物半導体層と、
前記第2の窒化物半導体層を貫通し、前記第1の窒化物半導体層にまで達する第1の開口部と、
前記第1の開口部の内面に沿って、前記基板側から順に設けられた電子走行層及び電子供給層と、
前記第1の開口部を覆うように前記電子供給層の上方に設けられたゲート電極と、
前記第1の開口部から離れた位置において、前記電子供給層及び前記電子走行層を貫通し、前記第2の窒化物半導体層にまで達する第2の開口部と、
前記第2の開口部を覆うように設けられ、前記電子供給層、前記電子走行層及び前記第2の窒化物半導体層に接続されたソース電極と、
前記基板の、前記第1の窒化物半導体層とは反対側に設けられたドレイン電極とを備え、
前記ゲート電極の底面は、前記第2の窒化物半導体層の底面よりも前記ドレイン電極に近い
窒化物半導体装置。 - 前記ゲート電極は、
金属材料を用いて形成された金属層と、
前記金属層と前記電子供給層との間に設けられたp型の第3の窒化物半導体層とを有し、
前記第3の窒化物半導体層の底面は、前記第2の窒化物半導体層の底面よりも前記ドレイン電極に近い
請求項1に記載の窒化物半導体装置。 - さらに、
前記第1の開口部の内面に沿って前記第2の窒化物半導体層と前記電子走行層との間に設けられた、前記第2の窒化物半導体層よりも抵抗が高い高抵抗層を備える
請求項1又は2に記載の窒化物半導体装置。 - 前記高抵抗層は、Feを含む窒化物半導体層である
請求項3に記載の窒化物半導体装置。 - 前記第1の窒化物半導体層は、
第1の層と、
前記第1の層の上方に設けられた、前記第1の層よりドナー濃度が低い第2の層とを含む
請求項1~4のいずれか1項に記載の窒化物半導体装置。
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- 2024-04-17 US US18/638,337 patent/US20240266431A1/en active Pending
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