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WO2019194066A1 - 受信デバイス、伝送システム、自動車 - Google Patents

受信デバイス、伝送システム、自動車 Download PDF

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Publication number
WO2019194066A1
WO2019194066A1 PCT/JP2019/013562 JP2019013562W WO2019194066A1 WO 2019194066 A1 WO2019194066 A1 WO 2019194066A1 JP 2019013562 W JP2019013562 W JP 2019013562W WO 2019194066 A1 WO2019194066 A1 WO 2019194066A1
Authority
WO
WIPO (PCT)
Prior art keywords
circuit
receiving device
evaluation
signal
data
Prior art date
Application number
PCT/JP2019/013562
Other languages
English (en)
French (fr)
Inventor
俊秀 小宮
健哉 中村
Original Assignee
ローム株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by ローム株式会社 filed Critical ローム株式会社
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Priority to DE112019001819.1T priority patent/DE112019001819T5/de
Priority to JP2020512200A priority patent/JP7068443B2/ja
Publication of WO2019194066A1 publication Critical patent/WO2019194066A1/ja
Priority to US17/063,976 priority patent/US11184146B2/en

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    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
    • H04L7/0331—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop with a digital phase-locked loop [PLL] processing binary samples, e.g. add/subtract logic for correction of receiver clock
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/0264—Arrangements for coupling to transmission lines
    • H04L25/0292—Arrangements specific to the receiver end
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
    • H03K3/037—Bistable circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
    • H03K5/24—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude
    • H—ELECTRICITY
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    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
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    • H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop

Definitions

  • the present invention relates to data transmission technology.
  • a differential serial interface is widely used to transmit data at high speed between a plurality of semiconductor devices.
  • data can be transmitted at high speed using a single differential line by embedding a clock in serial data.
  • Patent Document 1 discloses an AC-coupled interface capable of bidirectional transmission on a single transmission line.
  • FIG. 1 is a diagram showing a basic configuration of a differential transmission system.
  • the differential transmission system 1R includes a transmission device 10, a reception device 20, and a differential transmission path 2.
  • the length of the differential transmission path 2 is increased, the influence of the low-pass filter formed by the parasitic resistance and parasitic capacitance of the differential transmission path 2 cannot be ignored, and the high-frequency component of the transmitted serial signal is attenuated. Therefore, the waveform distortion observed on the receiving side becomes significant.
  • the designer of the differential transmission system 1R may want to measure the received waveform on the receiving device 20 side in order to ensure sufficient line quality.
  • a pre-emphasis circuit and a de-emphasis circuit are introduced on the transmitter side.
  • the pre-emphasis circuit emphasizes a high-frequency component attenuated in the transmission path in advance on the transmitter side
  • the de-emphasis circuit attenuates a sub-harmonic component that is relatively difficult to attenuate in the transmission path in advance on the transmitter side.
  • the waveform measurement in the receiver circuit is effective for optimizing the parameters of the pre-emphasis circuit and the de-emphasis circuit.
  • FIG. 2 is a block diagram of the receiving device 20 corresponding to waveform measurement.
  • the receiving device 20 receives the differential signal from the transmitting device 10 at the differential input pins INP and INN.
  • the receiving circuit 22 includes a fully differential amplifier (buffer) and receives a differential serial signal input to the differential input pins INP and INN.
  • the latch circuit 24 converts the internal differential signals INTP and INTN output from the reception circuit into single-ended reception signals and latches them in synchronization with the clock signal.
  • a received signal is latched using a multiphase clock MCLK, and an optimal one is selected from the received signals latched in each phase, and is parallelized by a serial parallel converter 26 in the subsequent stage. Converted to data.
  • the receiving device 20 is provided with monitor pins MONP and MONN for measuring the waveform.
  • the waveform measuring device 4 is connected to the monitor pins MONP and MONN.
  • the fully differential output buffer 28 receives the internal differential signals INTP and INTN and outputs them to the waveform measuring instrument 4 via the monitor pins MONP and MONN.
  • the present invention has been made in such a situation, and one of exemplary purposes of an aspect thereof is to provide a receiver circuit capable of easily evaluating a waveform.
  • An aspect of the present invention relates to a receiving device.
  • the receiving device includes an input pin connected to the transmission line, a receiver circuit that receives an input signal input to the input pin, a latch circuit that latches an internal signal output from the receiver circuit, a sample of the internal signal, An evaluation circuit for generating evaluation data related to the waveform, and configured to be able to provide the evaluation data to the outside.
  • waveform evaluation can be easily performed.
  • FIG. 1 is a block diagram of a differential transmission system including a receiver circuit according to an embodiment. It is a figure which shows an example of an eye pattern.
  • 5A and 5B are diagrams for explaining an example of the evaluation data D EVAL .
  • D EVAL is a circuit diagram which shows the structural example of an evaluation circuit.
  • 7A to 7C are time charts for explaining first to third operation examples of the evaluation circuit.
  • the receiving device includes an input pin connected to the transmission line, a receiver circuit that receives an input signal input to the input pin, a latch circuit that latches an internal signal output from the receiver circuit, a sample of the internal signal, An evaluation circuit for generating evaluation data related to the waveform, and configured to be able to provide the evaluation data to the outside.
  • the evaluation data may indicate an eye pattern (eye diagram) of the internal signal.
  • eye pattern eye diagram
  • the eye pattern may display a plot through which the internal signal passes as a first value and a plot through which the internal signal does not pass as a second value. Thereby, the size of the evaluation data can be compressed.
  • the receiving device may further include a PLL (Phase Locked Loop) circuit that generates a strobe signal that indicates sampling timing by the evaluation circuit.
  • PLL Phase Locked Loop
  • the receiving device may be configured so that the reference clock of the PLL circuit can be input from the outside.
  • the reference clock of the PLL circuit may be embedded in the input signal.
  • the evaluation circuit may include an A / D converter.
  • the state in which the member A is connected to the member B means that the member A and the member B are physically directly connected, or the member A and the member B are electrically connected to each other. Including the case of being indirectly connected through other members that do not substantially affect the state of connection, or do not impair the functions and effects achieved by the combination thereof.
  • the state in which the member C is provided between the member A and the member B refers to the case where the member A and the member C or the member B and the member C are directly connected, as well as their electric It includes cases where the connection is indirectly made through other members that do not substantially affect the general connection state, or that do not impair the functions and effects achieved by their combination.
  • FIG. 3 is a block diagram of the differential transmission system 1 including the receiver circuit 600 according to the embodiment.
  • the differential transmission system 1 includes a transmission device 10, a reception device 600, and a differential transmission path 2.
  • the transmitting device 10 transmits differential serial data to the receiving device 600 via the differential transmission path 2.
  • the receiving device 600 includes a differential input pin INP / INN, a receiver circuit 602, a latch circuit 604, a serial / parallel converter 606, and an internal circuit 608 in connection with reception of serial data.
  • the differential input pins INP / INN are connected to the differential transmission path 2.
  • the receiver circuit 602 receives a differential input signal input to the differential input pins INP / INN and generates an internal differential signal INTP / INTN.
  • the receiver circuit 602 may be a differential buffer or a differential equalizer circuit.
  • the latch circuit 604 is a differential input latch type comparator, receives the internal differential signal INTP / INTN, binarizes the difference (INTP ⁇ INTN) between high (1) and low (0), and generates a serial clock. Latched in synchronization with CKs and converted to serial data Ds.
  • the serial clock CKs may be supplied from the transmission device 10 together with the differential input signal. Alternatively, the serial clock CKs may be embedded in the differential input signal INP / INN (CDR system). In this case, the receiving device 600 is provided with a CDR circuit.
  • the serial / parallel converter 606 converts the serial data Ds into parallel data Dp and supplies the parallel data Dp to the internal circuit 608 of the receiving device 600.
  • the receiving device 600 includes an evaluation circuit 610, a memory 620, and an interface circuit 622 in connection with waveform evaluation.
  • the evaluation circuit 610 samples the internal differential signal INTP / INTN output from the receiver circuit 602, and generates evaluation data D EVAL regarding the waveform of the internal differential signal INTP / INTN.
  • the receiving device 600 is configured to be able to provide the evaluation data D EVAL to the outside.
  • the memory 620 is a register that stores evaluation data D EVAL .
  • the memory 620 is connected to the interface circuit 622 and can be accessed from the external circuit 6.
  • an I 2 C (Inter IC) interface, an SPI (Serial Peripheral Interface), or the like can be used as the interface circuit 622.
  • the external circuit 6 may be connected only at the design stage of the differential transmission system 1.
  • the above is the configuration of the receiving device 600. Next, the operation will be described.
  • the evaluation circuit 610 is disabled (disabled), the internal differential signal INTP / INTN that is the output of the receiver circuit 602 is input to the latch circuit 604, and the parallel data Dp is supplied to the internal circuit 608.
  • the evaluation circuit 610 is enabled (enabled).
  • a test pattern of differential serial data is transmitted from the transmitting device 10 to the receiving device 600.
  • the test pattern is generated to include various transition patterns. For example, a pseudo random signal (PRBS) can be used.
  • PRBS pseudo random signal
  • the evaluation circuit 610 generates evaluation data D EVAL regarding the waveform of the test pattern and stores it in the memory 620. After the test is completed, the external circuit 6 accesses the memory 620 and reads the evaluation data D EVAL .
  • the receiving device 600 waveform evaluation can be easily performed by mounting a part of hardware necessary for waveform evaluation on the receiving device. That is, an expensive measuring instrument 4 as shown in FIG.
  • the monitor pin MONP / MONN for waveform output is not required as compared with the receiving device 20 of FIG. 2, and the chip area or the package area can be reduced.
  • many receiving devices 600 have an I 2 C interface. By diverting them, the interface circuit 622 and its associated pins (SDA, SCL) in FIG. 3 do not increase the circuit area.
  • the evaluation data D EVAL indicates an eye pattern of the internal differential signal INT.
  • FIG. 4 is a diagram illustrating an example of an eye pattern. The eye pattern is obtained by sampling a large number of waveform transitions of the internal differential signal INTP / INTN and overlaying them. In the example of FIG. 4, the waveforms of two consecutive data symbols are superimposed.
  • FIG. 5A and 5B are diagrams for explaining an example of the evaluation data D EVAL .
  • the eye pattern in FIG. 5A includes a plurality of waveforms corresponding to a plurality of transitions.
  • Each waveform is quantized with N bits (2 N gradations) in the amplitude direction.
  • an M ⁇ 2 N (8 ⁇ 8 in this example) matrix with the time axis direction as columns and the amplitude direction as rows can be considered.
  • the evaluation circuit 610 marks a first value (for example, value 1) in an element through which a waveform passes in the matrix, and marks a second value (for example, value 0) in an element through which no waveform passes.
  • Evaluation data D EVAL can be obtained by marking all the waveforms.
  • the resolution M (sampling frequency) in the time axis direction may be about 4 to 32 times the frequency fs of the serial data, and the resolution N in the amplitude direction may be about 3 to 8 bits.
  • the data amount of the evaluation data D EVAL may be M ⁇ 2 N bits, there is an advantage that the size of the memory 620 can be reduced.
  • FIG. 6 is a circuit diagram illustrating a configuration example of the evaluation circuit 610.
  • the evaluation circuit 610 includes an A / D converter 612, a timing generator 614, and a mapping circuit 616.
  • the A / D converter 612 has a differential input, and converts the internal differential signal INTP / INTN into a digital value at a timing according to the strobe signal STRB.
  • the timing generator 614 generates a strobe signal STRB instructing the sampling timing by the A / D converter 612.
  • the timing generator 614 may include a PLL circuit that multiplies a reference clock CK REF supplied from the outside of the receiving device 600 and generates a strobe signal STRB.
  • the timing generator 614 may extract a clock embedded in the differential input signal (serial data) input to the differential input pins INP / INN and multiply the clock to generate the strobe signal STRB.
  • FIG. 7A is a time chart for explaining a first operation example of the evaluation circuit 610.
  • FIG. 7B is a time chart for explaining a second operation example of the evaluation circuit 610.
  • the phase of the strobe signal STRB t 1, t 2, by ⁇ ⁇ ⁇ t M and the shift can be generated evaluation data D EVAL.
  • FIG. 7C is a time chart illustrating a third operation example of the evaluation circuit 610.
  • FIG. 8 is a circuit diagram showing another configuration example of the evaluation circuit 610.
  • the timing generator 632 generates a strobe signal STRB whose phase can be controlled.
  • the timing generator 632 may be configured with a PLL circuit or a CDR circuit.
  • the timing generator 632 may generate a multiphase clock and output the phase selected by the multiplexer as the strobe signal STRB.
  • Latch circuit 630 is latched comparator differential input, the timing of the strobe signal STRB, latches the state of the internal differential signal INTP / INTN, it generates the serial data D S.
  • the latch circuit 630 may be used as the latch circuit 604 or may be provided separately from the latch circuit 604.
  • the pattern generator 636 generates an expected value pattern including the expected value D EXP of the serial signal received by the receiving device 600.
  • Digital comparator 634 the expected value data D EXP and latched serial data D S compared for each bit by the latch circuit 630, generates the decision data D J indicating paths fail.
  • the data processing unit 638 may output the relationship between the timing of the strobe signal STRB and the fail rate (or pass rate) as evaluation data D EVAL .
  • the evaluation data D EVAL indicates an aperture ratio in the time axis direction, that is, a timing margin.
  • the D / A converter 646 generates a threshold voltage V TH according to the control code CODE.
  • Comparators 640 and 642 compare internal differential signals INTP and INTN with threshold voltage V TH at the timing indicated by strobe signal STRB. For example, the aperture ratio in the amplitude direction can be detected by fixing the timing of the strobe signal STRB to the center of the symbol (t 4 or t 5 ) and changing the control code CODE, that is, the threshold voltage V TH. . This aperture ratio may be used as the evaluation data D EVAL .
  • evaluation data D EVAL shown in FIG. 5B can be generated by changing the timing of threshold voltage V TH and strobe signal STRB in a matrix.
  • FIG. 9 is a block diagram of the bidirectional transmission system 100.
  • the bidirectional transmission system 100 includes a first circuit 200 and a second circuit 300 that are connected via a differential transmission path 102.
  • the first circuit 200 is coupled to a corresponding one end of the differential transmission path 102 via a capacitor C1P / C1N
  • the second circuit 300 is coupled to a corresponding one end of the differential transmission path 102 and a capacitor C2P / C2N.
  • the first circuit 200 and the second circuit 300 are capable of serial transmission in both directions.
  • the transmission rate from the first circuit 200 to the second circuit 300, the transmission rate from the second circuit 300 to the first circuit 200, and , May be different.
  • large-capacity data such as image data is transmitted at several Gbps from the first circuit 200 to the second circuit 300, and the first circuit 200 or the first circuit 200 is connected from the second circuit 300 to the first circuit 200.
  • Data for controlling other circuits to be transmitted is transmitted at several tens of Mbps.
  • the first circuit 200 includes a first driver 202, a first receiver 204, a controller 206, a parallel / serial converter 210, and a serial / parallel converter 212.
  • first parallel data D1P TX to be transmitted to the second circuit 300 is generated.
  • the content of the first parallel data D1P TX is not particularly limited, and may include image data, audio data, or other data.
  • the parallel-serial converter 210 converts the first parallel data D1P TX into the first serial data D1S TX .
  • the first driver 202 is AC-coupled via one end of the differential transmission path 102 and a capacitor, and drives the differential transmission path 102 according to the first serial data D1S TX .
  • the first serial data D1S is transmitted from the first circuit 200 to the second circuit 300.
  • the second serial data D2S is transmitted from the second circuit 300 to the first circuit 200.
  • the first receiver 204 is coupled to one end of the differential transmission path 102 and receives the second serial data D2S transmitted from the second circuit 300.
  • the controller 206 controls the state of the first circuit 200 or an external circuit connected to the first circuit 200 based on the control signal CTRL included in the second serial data D2S.
  • the received second serial data D2S RX may be converted into second parallel data D2P RX by the serial / parallel converter 212, and the control signal CTRL1 may be extracted from the second parallel data D2P RX .
  • the above is the configuration of the first circuit 200.
  • the second circuit 300 includes a second driver 306 and a parallel-serial converter 312 in addition to the receiving device 600 described above.
  • the receiving device 600 is coupled to the other end of the differential transmission path 102 and receives the first serial data D1S transmitted from the first circuit 200.
  • the serial / parallel converter 606 converts the first serial data D1S RX latched by the latch circuit 604 into first parallel data D1P RX .
  • the first parallel data D1P RX is supplied to the internal circuit 608.
  • the parallel-serial converter 312 receives the control signal CTRL to be transmitted to the first circuit 200 and converts it into second serial data D2S TX including the control signal CTRL.
  • the second driver 306 is coupled to the other end of the differential transmission path 102 and drives the differential transmission path 102 according to the second serial data D2S TX including the control signal CTRL. The above is the configuration of the second circuit 300.
  • FIG. 10 is a block diagram of an image processing system 400 including the bidirectional transmission system 100 of FIG.
  • the image processing system 400 includes a plurality of cameras 402 and an SOC (System on Chip) 404.
  • the SOC 404 performs predetermined image processing on the image data IMG obtained from the plurality of cameras 402.
  • the SOC 404 supplies a signal (camera control signal) for controlling the cameras 402 to the plurality of cameras 402.
  • the imaging timings of the plurality of cameras 402 are synchronized based on a synchronization signal SYNC which is one of camera control signals.
  • SYNC synchronization signal
  • the above-described bidirectional transmission system 100 can be suitably used.
  • the bidirectional transmission system 406 is provided between the camera 402 and the SOC 404 and is configured using the architecture of the bidirectional transmission system 100 of FIG.
  • the bidirectional transmission system 406 transmits the image data IMG of the camera 402 to the SOC 404 as the first serial data D1S.
  • the bidirectional transmission system 100 transmits the second serial data D2S including the synchronization signal SYNC to the camera 402.
  • the bidirectional transmission system 406 includes a serializer circuit 410, a deserializer circuit 420, and a differential transmission path 430.
  • the serializer circuit 410 corresponds to the first circuit 200
  • the deserializer circuit 420 corresponds to the second circuit 300
  • the differential transmission path 430 corresponds to the differential transmission path 102.
  • the serializer circuit 410 receives the image data IMG from the camera 402, converts it into first serial data D1S, and transmits it to the deserializer circuit 420.
  • the deserializer circuit 420 receives the first serial data D1S and supplies the image data IMG to the SOC 404.
  • the deserializer circuit 420 receives the camera control signal (synchronization signal SYNC) from the SOC 404, converts it into the second serial data D2S, and transmits it to the serializer circuit 410.
  • the camera control signal synchronization signal SYNC
  • the waveform of the internal differential signal INTP / INTN of the deserializer circuit 420 is measured.
  • the external circuit 6 in FIG. 3 may be the SOC 404 in FIG. 10 or another circuit connected in place of the SOC 404.
  • FIG. 11 is a diagram showing an automobile provided with the image processing system 400 of FIG.
  • the automobile 500 includes a plurality of cameras 402.
  • Each camera 402 is connected to the SOC 404 via a bidirectional transmission system 406.
  • the SOC 404 processes the plurality of cameras 402 according to the traveling state of the automobile 500.
  • the SOC 404 displays an image of the rear camera 402B on the in-vehicle display 502 during back travel.
  • the SOC 404 combines the images of the plurality of cameras 402 and displays the combined image on the in-vehicle display 502.
  • the eye pattern is expressed in the form of a binary matrix.
  • the evaluation data D EVAL may include a plurality of transition waveform data itself included in the eye pattern.
  • the eye pattern includes K transition waveforms.
  • the data amount of the evaluation data D EVAL is K ⁇ 2 N ⁇ M bits. It becomes.
  • the evaluation data D EVAL may represent the internal waveform signal INTP / INTN as a histogram with the amplitude as a class for each of the times t 1 to t M.
  • the evaluation data D EVAL may represent the internal differential signal INTP / INTN in a format other than the eye pattern.
  • the comparator 640 when the evaluation in the amplitude direction is unnecessary, the comparator 640, the comparator 642, and the D / A converter 646 may be omitted.
  • the latch circuit 630, the digital comparator 634, and the pattern generator 636 when the evaluation in the time axis direction is unnecessary, the latch circuit 630, the digital comparator 634, and the pattern generator 636 may be omitted.
  • the input signal INP / INN and the internal signal INTP / INTN are both differential signals.
  • the present invention is not limited to this, and the present invention can also be applied to a system that transmits a single-ended input signal.
  • the evaluation circuit 610 is configured using an A / D converter.
  • the evaluation circuit 610 is not limited to this.
  • a combination of comparators that compare the threshold voltage V TH with an internal signal may be used.
  • the minimum value and the maximum value of the eye opening can be detected by changing the threshold voltage V TH stepwise at a certain strobe timing ti . By repeated while shifting the strobe timing t j This measurement can acquire the shape of the eye opening.
  • the present invention relates to data transmission technology.

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Abstract

差動入力ピンＩＮＰ／ＩＮＮは、差動伝送路２と接続される。レシーバ回路６０２は、差動入力ピンＩＮＰ／ＩＮＮに入力される差動入力信号を受ける。ラッチ回路６０４は、レシーバ回路６０２が出力する内部差動信号ＩＮＴＰ／ＩＮＴＮをラッチする。評価回路６１０は、内部差動信号ＩＮＴＰ／ＩＮＴＮをサンプリングし、内部差動信号ＩＮＴＰ／ＩＮＴＮの波形に関する評価データＤＥＶＡＬを生成する。受信デバイス６００は、評価データＤＥＶＡＬを外部に提供可能に構成される。

Description

受信デバイス、伝送システム、自動車
　本発明は、データ伝送技術に関する。
　複数の半導体デバイス間で、データを高速伝送するために、差動シリアルインタフェースが広く用いられる。特に、ＣＤＲ（Clock Data Recovery）方式を採用するクロックレス伝送では、シリアルデータにクロックを埋め込んで伝送することにより、単一の差動ラインを利用して、データを高速伝送可能である。
　このような差動シリアルインタフェースの用途は広がりを見せており、たとえば自動車における車載機器間のデータ伝送にも、差動シリアルインタフェースが用いられる。特許文献１には、１本の伝送路で、双方向伝送可能なＡＣ結合のインタフェースが開示される。
　図１は、差動伝送システムの基本構成を示す図である。差動伝送システム１Ｒは、送信デバイス１０、受信デバイス２０および差動伝送路２を備える。差動伝送路２の長さが長くなると、差動伝送路２の寄生抵抗や寄生容量が形成するローパスフィルタの影響が無視できなくなり、伝送されるシリアル信号の高周波成分が減衰する。そのため、受信側において観測される波形の歪みが顕著となる。
国際公開ＷＯ２００８／０９９５２３号
　設計段階において差動伝送システム１Ｒの設計者は、十分な回線品質を担保するために、受信デバイス２０側における受信波形を測定したい場合がある。たとえば伝送路における波形歪みの問題を解決するために、トランスミッタ側にプリエンファシス回路やデエンファシス回路が導入される。プリエンファシス回路は、伝送路において減衰する高周波成分を、トランスミッタ側で予め強調するものであり、デエンファシス回路は、伝送路において相対的に減衰しにくい低調波成分を、トランスミッタ側で予め減衰させる。プリエンファシス回路やデエンファシス回路のパラメータの最適化に、レシーバ回路における波形測定は有効である。
　図２は、波形測定に対応した受信デバイス２０のブロック図である。受信デバイス２０は、差動入力ピンＩＮＰ，ＩＮＮに、送信デバイス１０からの差動信号を受ける。受信回路２２は、完全差動型のアンプ（バッファ）を含み、差動入力ピンＩＮＰ，ＩＮＮに入力される差動シリアル信号を受信する。ラッチ回路２４は、受信回路が出力信号する内部差動信号ＩＮＴＰ，ＩＮＴＮをシングルエンドの受信信号に変換し、クロック信号と同期してラッチする。
　ＣＤＲ（Clock Data Recovery）方式では、多相クロックＭＣＬＫを用いて受信信号をラッチし、各相でラッチされた受信信号の中から、最適なひとつが選択され、後段のシリアルパラレル変換器２６によりパラレルデータに変換される。
　受信波形の測定に関連して、受信デバイス２０には、波形測定用のモニタピンＭＯＮＰ，ＭＯＮＮが設けられる。モニタピンＭＯＮＰ，ＭＯＮＮには、波形測定器４が接続される。完全差動形の出力バッファ２８は、内部差動信号ＩＮＴＰ，ＩＮＴＮを受け、モニタピンＭＯＮＰ，ＭＯＮＮを介して波形測定器４に出力する。
　図２の受信デバイス２０を用いることにより、設計者は、波形測定器４を利用して、アイパターン（波形）や、その開口率を評価することが可能となる。しかしながら、受信デバイス２０のピン数が増加するという問題がある。また波形評価時に、高価な波形測定器４が必要となる。
　本発明は係る状況においてなされたものであり、そのある態様の例示的な目的のひとつは、簡易に波形評価が可能なレシーバ回路の提供にある。
　本発明のある態様は、受信デバイスに関する。受信デバイスは、伝送路と接続される入力ピンと、入力ピンに入力される入力信号を受けるレシーバ回路と、レシーバ回路が出力する内部信号をラッチするラッチ回路と、内部信号をサンプリングし、内部信号の波形に関する評価データを生成する評価回路と、を備え、評価データを外部に提供可能に構成される。
　なお、以上の構成要素を任意に組み合わせたもの、あるいは本発明の表現を、方法、装置などの間で変換したものもまた、本発明の態様として有効である。
　本発明のある態様によれば、簡易に波形評価が可能となる。
差動伝送システムの基本構成を示す図である。 波形測定に対応した受信デバイスのブロック図である。 実施の形態に係るレシーバ回路を備える差動伝送システムのブロック図である。 アイパターンの一例を示す図である。 図５（ａ）、（ｂ）は、評価データＤＥＶＡＬの一例を説明する図である。 評価回路の構成例を示す回路図である。 図７（ａ）～（ｃ）は、評価回路の第１～第３動作例を説明するタイムチャートである。 評価回路の別の構成例を示す回路図である。 双方向伝送システムのブロック図である。 図９の双方向伝送システムを備える画像処理システムのブロック図である。 図１０の画像処理システムを備える自動車を示す図である。
（実施の形態の概要）
　本明細書に開示される一実施の形態は、受信デバイスに関する。受信デバイスは、伝送路と接続される入力ピンと、入力ピンに入力される入力信号を受けるレシーバ回路と、レシーバ回路が出力する内部信号をラッチするラッチ回路と、内部信号をサンプリングし、内部信号の波形に関する評価データを生成する評価回路と、を備え、評価データを外部に提供可能に構成される。波形の評価に必要なハードウェアの一部を受信デバイスに実装することにより、簡易に波形評価が可能となる。
　評価データは、内部信号のアイパターン（アイダイアグラム）を示してもよい。アイパターンを生成することで、その目の開口率や幅から伝送路における歪、帯域幅、ノイズの影響を評価することができる。
　アイパターンは、内部信号が通過するプロットを第１値、通過しないプロットを第２値として表示してもよい。これにより評価データのサイズを圧縮できる。
　受信デバイスは、評価回路によるサンプリングタイミングを指示するストローブ信号を生成するＰＬＬ（Phase Locked Loop）回路をさらに備えてもよい。
　受信デバイスは、ＰＬＬ回路の基準クロックを外部から入力可能に構成されてもよい。
　ＰＬＬ回路の基準クロックは、入力信号に埋め込まれていてもよい。
　評価回路は、Ａ／Ｄコンバータを含んでもよい。
（実施の形態）
　以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
　本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合や、部材Ａと部材Ｂが、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。
　同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。
　図３は、実施の形態に係るレシーバ回路６００を備える差動伝送システム１のブロック図である。差動伝送システム１は、送信デバイス１０、受信デバイス６００および差動伝送路２を備える。
　送信デバイス１０は、差動伝送路２を介して受信デバイス６００に差動シリアルデータを送信する。
　受信デバイス６００は、シリアルデータの受信に関連して、差動入力ピンＩＮＰ／ＩＮＮ、レシーバ回路６０２、ラッチ回路６０４、シリアルパラレル変換器６０６、内部回路６０８を備える。差動入力ピンＩＮＰ／ＩＮＮは、差動伝送路２と接続される。
　レシーバ回路６０２は、差動入力ピンＩＮＰ／ＩＮＮに入力される差動入力信号を受け、内部差動信号ＩＮＴＰ／ＩＮＴＮを生成する。レシーバ回路６０２は差動バッファであってもよいし、差動イコライザ回路であってもよい。
　ラッチ回路６０４は、差動入力のラッチ型コンパレータであり、内部差動信号ＩＮＴＰ／ＩＮＴＮを受け、それらの差分（ＩＮＴＰ－ＩＮＴＮ）をハイ（１）／ロー（０）の２値化し、シリアルクロックＣＫｓと同期してラッチし、シリアルデータＤｓに変換する。シリアルクロックＣＫｓは、差動入力信号とともに送信デバイス１０から供給されてもよい。あるいはシリアルクロックＣＫｓは、差動入力信号ＩＮＰ／ＩＮＮに埋め込まれてもよく（ＣＤＲ方式）、この場合、受信デバイス６００にはＣＤＲ回路が設けられる。シリアルパラレル変換器６０６はシリアルデータＤｓをパラレルデータＤｐに変換し、受信デバイス６００の内部回路６０８に供給する。
　受信デバイス６００は、波形評価に関連して、評価回路６１０、メモリ６２０、インタフェース回路６２２を備える。評価回路６１０は、レシーバ回路６０２から出力される内部差動信号ＩＮＴＰ／ＩＮＴＮをサンプリングし、内部差動信号ＩＮＴＰ／ＩＮＴＮの波形に関する評価データＤＥＶＡＬを生成する。受信デバイス６００は、評価データＤＥＶＡＬを外部に提供可能に構成される。
　メモリ６２０は、評価データＤＥＶＡＬを格納するレジスタである。メモリ６２０は、インタフェース回路６２２と接続されており、外部回路６からアクセス可能となっている。インタフェース回路６２２には、Ｉ２Ｃ（Inter IC）インタフェースやＳＰＩ（Serial Peripheral Interface）などを用いることができる。なお外部回路６は、差動伝送システム１の設計段階においてのみ接続してもよい。
　以上が受信デバイス６００の構成である。続いてその動作を説明する。
　＜通常の動作時＞
　評価回路６１０は無効化され（ディセーブル）、レシーバ回路６０２の出力である内部差動信号ＩＮＴＰ／ＩＮＴＮは、ラッチ回路６０４に入力され、パラレルデータＤｐが内部回路６０８に供給される。
　＜差動伝送システム１の評価＞
　差動伝送システム１の設計評価時において、評価回路６１０が有効化される（イネーブル）。送信デバイス１０から受信デバイス６００には、差動シリアルデータのテストパターンが伝送される。テストパターンはさまざまな遷移のパターンを含むよう生成され、たとえば擬似ランダム信号（ＰＲＢＳ：Pseudo Random Binary Sequence）を用いることができる。
　評価回路６１０は、テストパターンの波形に関する評価データＤＥＶＡＬを生成し、メモリ６２０に格納する。テストが終了後、外部回路６はメモリ６２０にアクセスし、評価データＤＥＶＡＬを読み出す。
　以上が受信デバイス６００の動作である。この受信デバイス６００によれば、波形の評価に必要なハードウェアの一部を受信デバイスに実装することにより、簡易に波形評価が可能となる。すなわち図２のように高価な測定器４が不要となる。
　また図３の受信デバイス６００によれば、図２の受信デバイス２０と比べて波形出力用のモニタピンＭＯＮＰ／ＭＯＮＮは不要となり、チップ面積あるいはパッケージ面積を削減できる。一方、多くの受信デバイス６００はＩ２Ｃインタフェースを備えており、それらを流用することで、図３のインタフェース回路６２２およびそれに付随するピン（ＳＤＡ、ＳＣＬ）は、回路面積を増加させない。
　続いて、評価データについて説明する。
　好ましくは評価データＤＥＶＡＬは、内部差動信号ＩＮＴのアイパターンを示す。図４は、アイパターンの一例を示す図である。アイパターンは、内部差動信号ＩＮＴＰ／ＩＮＴＮの波形の遷移を多数サンプリングし、重ね合わせたものである。図４の例では、連続する２個のデータシンボルの波形を重ねている。
　図５（ａ）、（ｂ）は、評価データＤＥＶＡＬの一例を説明する図である。図５（ａ）のアイパターンには、複数の遷移に対応する複数の波形が含まれる。評価回路６１０は、複数の波形それぞれを時間軸方向のＭ個（ここではＭ＝８）の異なるタイミングｔ１～ｔ８でサンプリングし、デジタイズしてもよい。各波形は、振幅方向にはＮビット（２Ｎ階調）で量子化される。このとき、図５（ｂ）に示すように、時間軸方向を列、振幅方向を行とするＭ×２Ｎ（この例では８×８）のマトリクスを考えることができる。評価回路６１０は、マトリクスのうち、波形が通過した要素に第１値（たとえば値１）をマークし、いずれの波形も通過しない要素に第２値（たとえば値０）をマークする。すべての波形についてマークすることにより、評価データＤＥＶＡＬを得ることができる。
　時間軸方向の分解能Ｍ（サンプリング周波数）は、シリアルデータの周波数ｆｓの４倍～３２倍程度であってもよいまた振幅方向の分解能Ｎは３～８ビット程度であってもよい。
　この評価データＤＥＶＡＬのデータ量は、Ｍ×２Ｎビットでよいため、メモリ６２０のサイズを小さくできるという利点がある。
　図６は、評価回路６１０の構成例を示す回路図である。評価回路６１０は、Ａ／Ｄコンバータ６１２、タイミング発生器６１４、マッピング回路６１６を含む。Ａ／Ｄコンバータ６１２は、差動入力を有し、ストローブ信号ＳＴＲＢに応じたタイミングで内部差動信号ＩＮＴＰ／ＩＮＴＮをデジタル値に変換する。タイミング発生器６１４は、Ａ／Ｄコンバータ６１２によるサンプリングタイミングを指示するストローブ信号ＳＴＲＢを生成する。タイミング発生器６１４は、受信デバイス６００の外部から与えられる基準クロックＣＫＲＥＦを逓倍し、ストローブ信号ＳＴＲＢを生成するＰＬＬ回路を含んでもよい。あるいはタイミング発生器６１４は、差動入力ピンＩＮＰ／ＩＮＮに入力される差動入力信号（シリアルデータ）に埋め込まれるクロックを抽出し、当該クロックを逓倍してストローブ信号ＳＴＲＢを生成してもよい。
　マッピング回路６１６は、Ａ／Ｄコンバータ６１２が生成するデジタル値にもとづいて、メモリ６２０に格納される図５（ｂ）の評価データＤＥＶＡＬのマトリクスＭＴＲＸの要素をマーキングする。たとえばマトリクスの要素の初期値をゼロとする。サンプリングタイミングｔｉ（ｉ＝１，２，…Ｍ）において、デジタル値がＸ（Ｘ＝１，…，２Ｎ）であるとき、要素（ｉ，Ｘ）に１をマークする。これを繰り返すことにより、評価データＤＥＶＡＬが生成される。
　図７（ａ）は、評価回路６１０の第１動作例を説明するタイムチャートである。Ａ／Ｄコンバータ６１２の最大動作周波数が、内部差動信号ＩＮＴＰ／ＩＮＴＮの周波数より十分に高い場合、ストローブ信号ＳＴＲＢの周波数をｆｓ×Ｍ（図７（ａ）ではＭ＝４）としてもよい。
　図７（ｂ）は、評価回路６１０の第２動作例を説明するタイムチャートである。Ａ／Ｄコンバータ６１２の最大動作周波数が、内部差動信号ＩＮＴＰ／ＩＮＴＮの周波数と同程度の場合、ストローブ信号ＳＴＲＢの周波数をｆｓ（図７（ｂ）ではＭ＝８）としてもよい。このストローブ信号ＳＴＲＢの位相をｔ１，ｔ２，・・・ｔＭとシフトさせることにより、評価データＤＥＶＡＬを生成できる。
　図７（ｃ）は、評価回路６１０の第３動作例を説明するタイムチャートである。評価回路６１０は、並列に動作する複数（ここでは２個）のＡ／Ｄコンバータを備えてもよい。この場合、第１のＡ／Ｄコンバータによって、時刻ｔｉ（ｉ＝１，２，…）の波形を、第２のＡ／Ｄコンバータによって、時刻ｔｊ（ｊ＝１，２，…、ただしｊ≠ｉ）の波形をサンプリングする動作を繰り返してもよい。この動作を、ｉ，ｊをシフトさせながら繰り返すことにより、評価データＤＥＶＡＬを生成できる。
　図８は、評価回路６１０の別の構成例を示す回路図である。タイミング発生器６３２は、位相が制御可能なストローブ信号ＳＴＲＢを生成する。タイミング発生器６３２は、ＰＬＬ回路で構成してもよいし、ＣＤＲ回路であってもよい。たとえばタイミング発生器６３２は、多相クロックを生成し、マルチプレクサによって選択した相を、ストローブ信号ＳＴＲＢとして出力してもよい。
　ラッチ回路６３０は、差動入力のラッチ型コンパレータであり、ストローブ信号ＳＴＲＢのタイミングで、内部差動信号ＩＮＴＰ／ＩＮＴＮの状態をラッチし、シリアルデータＤＳを生成する。ラッチ回路６３０は、ラッチ回路６０４と兼用されてもよいし、ラッチ回路６０４とは別個に設けられてもよい。
　パターン発生器６３６は、受信デバイス６００が受信するシリアル信号の期待値ＤＥＸＰを含む期待値パターンを生成する。デジタルコンパレータ６３４は、ラッチ回路６３０によりラッチされたシリアルデータＤＳと期待値データＤＥＸＰをビット毎に比較し、パス、フェイルを示す判定データＤＪを生成する。タイミング発生器６３２が生成するストローブ信号ＳＴＲＢのタイミングを、図５（ａ）に示すように時間軸方向にｔ１，ｔ２，…，ｔ８とシフトさせていくと、アイ開口のセンターから外れるに従い、フェイルの割合が増大していく。データ処理部６３８は、ストローブ信号ＳＴＲＢのタイミングと、フェイルの割合（あるいはパスの割合）の関係を評価データＤＥＶＡＬとして出力してもよい。この評価データＤＥＶＡＬは、時間軸方向の開口率すなわちタイミングマージンを示す。
　Ｄ／Ａコンバータ６４６は、制御コードＣＯＤＥに応じたしきい値電圧ＶＴＨを生成する。コンパレータ６４０、６４２はそれぞれ、内部差動信号ＩＮＴＰ，ＩＮＴＮを、ストローブ信号ＳＴＲＢが示すタイミングで、しきい値電圧ＶＴＨと比較する。たとえばストローブ信号ＳＴＲＢのタイミングを、シンボルのセンター（ｔ４あるいはｔ５）に固定して、制御コードＣＯＤＥすなわちしきい値電圧ＶＴＨを変化させることにより、振幅方向の開口率を検出することができる。この開口率を、評価データＤＥＶＡＬとしてもよい。
　あるいは、しきい値電圧ＶＴＨとストローブ信号ＳＴＲＢのタイミングをマトリクス的に変化させれば、図５（ｂ）に示す評価データＤＥＶＡＬを生成することができる。
　続いて受信デバイス６００の用途を説明する。
　＜双方向伝送システム１００の構成＞
　図９は、双方向伝送システム１００のブロック図である。双方向伝送システム１００は、差動伝送路１０２を介して接続される第１回路２００および第２回路３００を備える。第１回路２００は、差動伝送路１０２の対応する一端と、キャパシタＣ１Ｐ／Ｃ１Ｎを介して結合され、第２回路３００は、差動伝送路１０２の対応する一端と、キャパシタＣ２Ｐ／Ｃ２Ｎを介して結合される。
　第１回路２００と第２回路３００は、双方向にシリアル伝送可能であるが、第１回路２００から第２回路３００への伝送レートと、第２回路３００から第１回路２００への伝送レートと、は異なっていてよい。たとえば第１回路２００から第２回路３００へは、画像データなどの大容量データを数Ｇｂｐｓで伝送し、第２回路３００から第１回路２００へは、第１回路２００あるいは第１回路２００に接続される他の回路を制御するためのデータが、数十Ｍｂｐｓで伝送される。
　＜第１回路２００の構成＞
　第１回路２００は、第１ドライバ２０２、第１レシーバ２０４、コントローラ２０６、パラレルシリアル変換器２１０、シリアルパラレル変換器２１２を備える。
　第１回路２００の内部（あるいは外部）において、第２回路３００に送信すべき第１パラレルデータＤ１ＰＴＸが生成される。第１パラレルデータＤ１ＰＴＸの内容は特に限定されず、画像データやオーディオデータ、あるいはその他のデータを含みうる。パラレルシリアル変換器２１０は、第１パラレルデータＤ１ＰＴＸを第１シリアルデータＤ１ＳＴＸに変換する。第１ドライバ２０２は、差動伝送路１０２の一端とキャパシタを介してＡＣカップリングされ、第１シリアルデータＤ１ＳＴＸに応じて差動伝送路１０２を駆動する。かくして第１シリアルデータＤ１Ｓが、第１回路２００から第２回路３００に送信される。
　また、第２回路３００から第１回路２００へは、第２シリアルデータＤ２Ｓが送信される。第１レシーバ２０４は、差動伝送路１０２の一端とカップリングされ、第２回路３００から送信された第２シリアルデータＤ２Ｓを受信する。
　コントローラ２０６は、第２シリアルデータＤ２Ｓに含まれる制御信号ＣＴＲＬにもとづいて、第１回路２００の状態、あるいは第１回路２００に接続される外部の回路を制御する。具体的には、受信した第２シリアルデータＤ２ＳＲＸは、シリアルパラレル変換器２１２によって第２パラレルデータＤ２ＰＲＸに変換され、第２パラレルデータＤ２ＰＲＸから制御信号ＣＴＲＬ１が抽出してもよい。以上が第１回路２００の構成である。
　＜第２回路３００の構成＞
　続いて第２回路３００の構成を説明する。第２回路３００は、上述の受信デバイス６００に加えて、第２ドライバ３０６およびパラレルシリアル変換器３１２を含む。
　受信デバイス６００は差動伝送路１０２の他端とカップリングされ、第１回路２００から送信された第１シリアルデータＤ１Ｓを受信する。シリアルパラレル変換器６０６は、ラッチ回路６０４がラッチした第１シリアルデータＤ１ＳＲＸを第１パラレルデータＤ１ＰＲＸに変換する。第１パラレルデータＤ１ＰＲＸは、内部回路６０８へと供給される。
　パラレルシリアル変換器３１２は、第１回路２００に送信すべき制御信号ＣＴＲＬを受け、それを含む第２シリアルデータＤ２ＳＴＸに変換する。第２ドライバ３０６は、差動伝送路１０２の他端とカップリングされ、制御信号ＣＴＲＬを含む第２シリアルデータＤ２ＳＴＸに応じて差動伝送路１０２を駆動する。以上が第２回路３００の構成である。
　図１０は、図９の双方向伝送システム１００を備える画像処理システム４００のブロック図である。
　画像処理システム４００は、複数のカメラ４０２と、ＳＯＣ（System on Chip）４０４とを備える。ＳＯＣ４０４は、複数のカメラ４０２から得られた画像データＩＭＧに対して、所定の画像処理を施す。またＳＯＣ４０４は、複数のカメラ４０２に対して、それらを制御するための信号（カメラ制御信号）を供給する。たとえば複数のカメラ４０２の撮像タイミングは、カメラ制御信号のひとつである同期信号ＳＹＮＣにもとづいて同期がとられる。図６には２個のカメラを示すが、より多くのカメラ４０２が設けられてもよいし、カメラは１個でもよい。
　カメラ４０２とＳＯＣ４０４の距離が遠い場合、カメラ４０２が内蔵するインタフェース回路では、ＳＯＣ４０４に対して画像データＩＭＧを正確に送信することが難しい。反対に、ＳＯＣ４０４が内蔵するインタフェース回路では、カメラ４０２に対してカメラ制御信号を正確に伝送することが難しい。このような用途において、上述の双方向伝送システム１００が好適に利用できる。
　双方向伝送システム４０６は、カメラ４０２とＳＯＣ４０４の間に設けられ、図９の双方向伝送システム１００のアーキテクチャを用いて構成されている。双方向伝送システム４０６は、カメラ４０２の画像データＩＭＧを、第１シリアルデータＤ１ＳとしてＳＯＣ４０４に伝送する。また双方向伝送システム１００は、同期信号ＳＹＮＣを含む第２シリアルデータＤ２Ｓをカメラ４０２に送信する。
　双方向伝送システム４０６は、シリアライザ回路４１０、デシリアライザ回路４２０、差動伝送路４３０を備える。シリアライザ回路４１０は、第１回路２００に相当し、デシリアライザ回路４２０は第２回路３００に相当し、差動伝送路４３０は差動伝送路１０２に相当する。
　通常の動作モードにおいてシリアライザ回路４１０は、カメラ４０２からの画像データＩＭＧを受け、第１シリアルデータＤ１Ｓに変換して、デシリアライザ回路４２０に送信する。デシリアライザ回路４２０は、第１シリアルデータＤ１Ｓを受信し、画像データＩＭＧをＳＯＣ４０４に供給する。
　また通常の動作モードにおいてデシリアライザ回路４２０は、ＳＯＣ４０４からのカメラ制御信号（同期信号ＳＹＮＣ）を受け、それを第２シリアルデータＤ２Ｓに変換して、シリアライザ回路４１０に送信する。
　画像処理システム４００の設計段階において、デシリアライザ回路４２０の内部差動信号ＩＮＴＰ／ＩＮＴＮの波形測定が行われる。図３の外部回路６は、図１０のＳＯＣ４０４であってもよいし、ＳＯＣ４０４の代わりに接続される別の回路であってもよい。
　図１１は、図１０の画像処理システム４００を備える自動車を示す図である。自動車５００は、複数のカメラ４０２を備える。各カメラ４０２は、双方向伝送システム４０６を介してＳＯＣ４０４と接続される。たとえばＳＯＣ４０４は、自動車５００の走行状態に応じて、複数のカメラ４０２を処理する。たとえばＳＯＣ４０４は、バック走行時には、後方のカメラ４０２Ｂの画像を、車載ディスプレイ５０２に表示する。駐車する際にアラウンドビューモードが選択されると、またＳＯＣ４０４は、複数のカメラ４０２の画像を合成し、合成後の画像を車載ディスプレイ５０２に表示する。
　以上、本発明について、実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、こうした変形例について説明する。
＜変形例＞
　実施の形態では、アイパターンを２値のマトリクスの形式で表現したがその限りでない。たとえば、評価データＤＥＶＡＬは、アイパターンに含まれる複数の遷移波形データそのものを含んでもよい。アイパターンにＫ個の遷移波形が含まれ、各波形を振幅方向に２Ｎビット、時間軸方向にＭ点で量子化するとき、評価データＤＥＶＡＬのデータ量は、Ｋ×２Ｎ×Ｍビットとなる。あるいは、評価データＤＥＶＡＬは、時刻ｔ１～ｔＭそれぞれについて、振幅を階級とするヒストグラムとして内部波形信号ＩＮＴＰ／ＩＮＴＮを表現してもよい。
　また評価データＤＥＶＡＬは、アイパターン以外の形式で、内部差動信号ＩＮＴＰ／ＩＮＴＮを表現してもよい。
　図８の評価回路６１０において、振幅方向の評価が不要の場合には、コンパレータ６４０、コンパレータ６４２、Ｄ／Ａコンバータ６４６を省略してもよい。反対に、図８の評価回路６１０において、時間軸方向の評価が不要な場合には、ラッチ回路６３０、デジタルコンパレータ６３４、パターン発生器６３６を省略してもよい。
　実施の形態では、入力信号ＩＮＰ／ＩＮＮおよび内部信号ＩＮＴＰ／ＩＮＴＮがいずれも差動信号であったがその限りでなく、本発明はシングルエンドの入力信号を伝送するシステムにも適用可能である。
　図６では、Ａ／Ｄコンバータを用いて評価回路６１０を構成したがその限りでなく、たとえばＡ／Ｄコンバータに代えて、可変のしきい値電圧を生成する可変電圧源あるいはＤ／Ａコンバータと、しきい値電圧ＶＴＨを内部信号と比較するコンパレータの組み合わせを用いてもよい。たとえば、あるストローブタイミングｔｉにおいて、しきい値電圧ＶＴＨを段階的に変化させることにより、アイ開口の最小値、最大値を検出できる。この測定をストローブタイミングｔｊをシフトしながら繰り返すことにより、アイ開口の形状を取得できる。
　実施の形態にもとづき、具体的な語句を用いて本発明を説明したが、実施の形態は、本発明の原理、応用の一側面を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。
　本発明は、データ伝送技術に関する。
　１　差動伝送システム
　２　差動伝送路
　４　波形測定器
　６　外部回路
　１０　送信デバイス
　２０　受信デバイス
　２４　ラッチ回路
　２６　シリアルパラレル変換器
　２８　出力バッファ
　６００　受信デバイス
　６０２　レシーバ回路
　６０４　ラッチ回路
　６０６　シリアルパラレル変換器
　６０８　内部回路
　６１０　評価回路
　６１２　Ａ／Ｄコンバータ
　６１４　ＰＬＬ回路
　６１６　マッピング回路
　６２０　メモリ
　６２２　インタフェース回路
　１００　双方向伝送システム
　１０２　差動伝送路
　２００　第１回路
　２０２　第１ドライバ
　２０４　第１レシーバ
　２１０　パラレルシリアル変換器
　２１２　シリアルパラレル変換器
　３００　第２回路
　３０６　第２ドライバ
　３１２　パラレルシリアル変換器
　Ｄ１Ｐ　第１パラレルデータ
　Ｄ１Ｓ　第１シリアルデータ
　ＣＴＲＬ　制御信号
　Ｄ２Ｓ　第２シリアルデータ
　４００　画像処理システム
　４０２　カメラ
　４０４　ＳＯＣ
　４０６　双方向伝送システム
　４１０　シリアライザ回路
　４２０　デシリアライザ回路
　４３０　差動伝送路
　５００　自動車
　５０２　車載ディスプレイ

Claims (14)

  1. 　伝送路と接続される入力ピンと、
    　前記入力ピンに入力される入力信号を受けるレシーバ回路と、
    　前記レシーバ回路が出力する内部信号をラッチするラッチ回路と、
    　前記内部信号をサンプリングし、前記内部信号の波形に関する評価データを生成する評価回路と、
    　を備え、前記評価データを外部に提供可能に構成されることを特徴とする受信デバイス。
  2. 　前記評価データは、前記内部信号のアイパターンを示すことを特徴とする請求項１に記載の受信デバイス。
  3. 　前記アイパターンは、前記内部信号が通過するプロットを第１値、通過しないプロットを第２値として表示することを特徴とする請求項２に記載の受信デバイス。
  4. 　前記評価回路は、サンプリングタイミングを指示するストローブ信号を生成するＰＬＬ（Phase Locked Loop）回路を含むことを特徴とする請求項１から３のいずれかに記載の受信デバイス。
  5. 　前記ＰＬＬ回路の基準クロックを外部から入力可能に構成されることを特徴とする請求項４に記載の受信デバイス。
  6. 　前記ＰＬＬ回路の基準クロックは、前記入力信号に埋め込まれていることを特徴とする請求項４に記載の受信デバイス。
  7. 　前記評価回路は、前記ストローブ信号の位相を変化させながら、前記ラッチ回路の出力の合否を判定することを特徴とする請求項１から６のいずれかに記載の受信デバイス。
  8. 　前記評価回路は、
    　制御コードに応じたしきい値電圧を生成するＤ／Ａコンバータと、
    　前記内部信号を前記しきい値電圧と比較するコンパレータと、
    　を含むことを特徴とする請求項１から７のいずれかに記載の受信デバイス。
  9. 　前記評価回路は、Ａ／Ｄコンバータを含むことを特徴とする請求項１から８のいずれかに記載の受信デバイス。
  10. 　前記評価データを格納するメモリと、
    　前記メモリと接続されるインタフェース回路と、
    　をさらに備えることを特徴とする請求項１から９のいずれかに記載の受信デバイス。
  11. 　前記入力ピンを介して前記伝送路とカップリングされ、制御信号を含むシリアルデータに応じて前記伝送路を駆動するドライバをさらに備えることを特徴とする請求項１から１０のいずれかに記載の受信デバイス。
  12. 　前記入力信号および前記内部信号は、差動信号であることを特徴とする請求項１から１１のいずれかに記載の受信デバイス。
  13. 　送信デバイスと、
    　前記送信デバイスと伝送路を介してカップリングされる請求項１から１１のいずれかに記載の受信デバイスと、
    　を備えることを特徴とする伝送システム。
  14. 　少なくともひとつのカメラと、
    　前記カメラからの画像を伝送する請求項１３に記載の伝送システムと、
    　を備えることを特徴とする自動車。
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