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WO2019022277A1 - 웨이퍼 다이싱 방법 및 웨이퍼를 다이싱하기 위한 시스템 - Google Patents

웨이퍼 다이싱 방법 및 웨이퍼를 다이싱하기 위한 시스템 Download PDF

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WO2019022277A1
WO2019022277A1 PCT/KR2017/008214 KR2017008214W WO2019022277A1 WO 2019022277 A1 WO2019022277 A1 WO 2019022277A1 KR 2017008214 W KR2017008214 W KR 2017008214W WO 2019022277 A1 WO2019022277 A1 WO 2019022277A1
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WO
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wafer
dicing
transfer substrate
forming
layer
Prior art date
Application number
PCT/KR2017/008214
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English (en)
French (fr)
Inventor
최용섭
오정근
정현영
이진석
Original Assignee
(주) 예스티
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Filing date
Publication date
Application filed by (주) 예스티 filed Critical (주) 예스티
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    • H01L21/78Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices

Definitions

  • the following embodiments are directed to a wafer dicing method and a system for dicing a wafer.
  • ICs are formed on a substrate (also referred to as a wafer) typically comprised of silicon or other semiconductor material.
  • a substrate also referred to as a wafer
  • thin film layers of various materials that are semi-conductive, conductive, or insulative are utilized to form ICs.
  • these materials are doped, deposited, and etched using various well known processes do.
  • the substrate is mounted on a support member, such as an adhesive film stretched over the film frame, and the individual devices or " die " The substrate is diced.
  • a support member such as an adhesive film stretched over the film frame
  • a dicing process refers to a process of cutting a plurality of semiconductor chips included in a wafer.
  • the wafer is divided into a semiconductor package such as a lead frame or a printed circuit board
  • the semiconductor chip is separated into individual semiconductor chips so that the semiconductor chip can be mounted on the base frame.
  • a blade, a laser or a first plasma etching may be used for the dicing process.
  • low-k materials as inter-metal insulating materials is gradually increasing.
  • Such a low-dielectric material generally refers to a material having a lower dielectric constant than the dielectric constant of silicon oxide.
  • Korean Patent No. 2008-0015771 discloses a method of manufacturing a semiconductor device.
  • An object of the present invention is to provide a non-contact type wafer dicing method and a system for dicing a wafer in order to increase the speed of the semiconductor driving device, reduce the power consumption, integrate the wafer,
  • An object of the present invention is to provide a non-contact wafer dicing method and a system for dicing a wafer for improving chip strength by wafer stress removal and improving yield by impurity collection inside and outside the wafer.
  • a wafer dicing method includes forming a pattern between a plurality of semiconductor elements formed on one side of a wafer and etching the other side of the wafer by irradiating a first plasma, And a dicing step of dividing the semiconductor chip into a plurality of individual semiconductor chips, wherein the step of forming the pattern can form a groove up to a certain depth of the wafer.
  • the dicing step of dividing the wafer into a plurality of semiconductor chips includes the steps of removing a damaged layer formed in the step of grinding the other surface of the wafer, etching the other surface of the wafer to form a thin film, and forming a pattern on the wafer And removing the damage of the patterned surface of the wafer generated in the wafer.
  • the wafer dicing method may further include forming a gettering layer by irradiating a second plasma to the other surface of the wafer after the dicing step of dividing the wafer into a plurality of semiconductor chips .
  • the wafer dicing method may further include a step of attaching a protective film to one surface of the wafer on which the semiconductor element is formed and a step of grinding the other surface of the wafer having the semiconductor element on one surface thereof before the step of forming the pattern on one surface of the wafer .
  • the protective film is provided on one side of the wafer on which the semiconductor element is formed and on the other side of the adhesive layer, and is provided with protection for protecting one side of the wafer against mechanical strength generated in the step of grinding the wafer Layer.
  • the wafer dicing method may further include peeling off the protective layer of the protective film before forming the pattern on one side of the wafer.
  • the wafer dicing method may include a step of forming a pattern on one side of the wafer, a step of attaching the transfer substrate to the other side of the adhesive layer, and a step of positioning the other side of the wafer by the transfer substrate And may further include an inversion step.
  • the wafer dicing method may include irradiating UV light from the lower side of the transfer substrate toward the transfer substrate after the step of forming a gettering layer, And separating and packaging the plurality of divided semiconductor chips from the adhesive layer and the transfer substrate.
  • the wafer dicing method comprising the steps of: taping the other side of the wafer onto a dicing sheet after forming a gettering layer; placing one side of the wafer facing up Removing the transfer substrate and the adhesive layer, and disassembling and packaging the plurality of divided semiconductor chips from the dicing sheet.
  • the step of forming a pattern on one side of the wafer may form a pattern on one side of the wafer using a blade saw, laser or plasma.
  • the step of forming a pattern on one surface of the wafer may form a groove having a depth corresponding to 40% to 60% of the thickness of the wafer on the wafer.
  • a system for dicing a wafer includes a patterning module for forming a pattern between a plurality of semiconductor elements formed on one side of a wafer and a patterning module for irradiating a first plasma on the other side of the wafer, And a dicing module for dividing the semiconductor chip into a plurality of semiconductor chips individually including an element, wherein the patterning module can form a groove to a certain depth of the wafer.
  • a system for dicing a wafer may include an attaching module for attaching a protective film to one surface of a wafer on which a semiconductor element is formed before a pattern is formed on one surface of the wafer, and an attaching module for attaching the protective film to the wafer,
  • the grinding module may further include a grinding module.
  • a process damage layer formed in the step of grinding the other surface of the wafer is removed using the first plasma, and the other surface of the wafer is thinned by using the first plasma to divide the wafer into a plurality of semiconductor chips
  • the damage of the patterning surface of the wafer generated in the step of forming the pattern on the wafer by using the first plasma can be eliminated.
  • the system for dicing the wafer further includes a deriving layer forming module for dividing the wafer into a plurality of semiconductor chips and irradiating a second plasma to the other surface of the wafer to form a gettering layer .
  • the protective film may include an adhesive layer on one side of which the semiconductor element is formed and a protective layer on the other side of the adhesive layer to protect one side of the wafer against mechanical stress generated during grinding of the wafer, . ≪ / RTI >
  • the system for dicing a wafer may further include a transfer substrate attached to the other surface of the adhesive layer in a state in which the protective layer is peeled to transfer the wafer from the patterning module to the dicing module.
  • a system for dicing the wafer may include forming a gettering layer on the other side of the wafer, and then irradiating UV light toward the transfer substrate from below the transfer substrate, And a packaging module for weakening the adhesion between the layer and the wafer and for separating and packaging the plurality of divided semiconductor chips from the adhesive layer and the transfer substrate.
  • a system for dicing the wafer may include forming a gettering layer on the other surface of the wafer, then taping the dicing sheet on the other surface of the wafer, And a packaging module that removes the transfer substrate and the adhesive layer, removes the divided semiconductor chips from the dicing sheet, and packages the packaging module.
  • the source of the first plasma may be sulfur hexafluoride (SF6) or nitrogen trifluoride (NF3), or may be a mixture of tetrafluoromethane (CF4) and oxygen (O2).
  • the source of the second plasma may be argon (Ar) or helium (He).
  • the noncontact type wafer dicing method and the system for dicing a wafer according to an embodiment can realize wafer integration and ultra-thin film due to higher speed of semiconductor drive elements, lower power consumption, and the like.
  • the non-contact wafer dicing method and the system for dicing a wafer according to an embodiment can improve the chip strength by removing the stress of the wafer and improve the yield by trapping impurities on the inside and the outside of the wafer.
  • Figure 1 shows a flow diagram of a wafer dicing method according to one embodiment.
  • FIGS. 2A through 2F show a process diagram at atmospheric pressure of the wafer dicing method according to one embodiment.
  • FIGS. 3A and 3B show process steps in a vacuum state of the wafer dicing method according to one embodiment.
  • Figure 4 shows a flow diagram of a packaging step according to one embodiment when the transport substrate is transparent.
  • FIGS. 5A and 5B illustrate process steps of a packaging step according to one embodiment when the transport substrate is transparent.
  • Figure 6 shows a flow diagram of the packaging step according to one embodiment when the transport substrate is opaque.
  • Figures 7A-7D illustrate process steps of a packaging step according to one embodiment when the transport substrate is opaque.
  • FIG. 1 shows a flow diagram of a wafer dicing method according to one embodiment, wherein FIGS. 2A-2F show a process diagram at atmospheric pressure of a wafer dicing method according to one embodiment, and FIGS. In the vacuum state of the wafer dicing method.
  • Figure 4 shows a flow diagram of a packaging step according to one embodiment when the transport substrate is transparent
  • Figures 5A and 5B show a flow diagram of a packaging step according to one embodiment when the transport substrate is transparent
  • FIG. 6 shows a flow diagram of a packaging step according to one embodiment when the transfer substrate is opaque
  • FIGS. 7A-7D show a flow diagram of a packaging step according to an embodiment when the transfer substrate is opaque.
  • a wafer dicing method S10 includes a step S100 of attaching a protective film to one surface of a wafer on which a semiconductor device is formed, (S200) of grinding the other surface of a wafer on which a semiconductor element is formed on one side, an adhesive layer on one side of the wafer on which the semiconductor element is formed and a mechanical strength generated on the other side of the adhesive layer, (S400) of forming a pattern between a plurality of semiconductor elements formed on one side of a wafer (S400), a step of forming a pattern on the protective film (S500) of attaching the wafer to the other side of the layer (S600), and inverting the wafer with the other side of the wafer facing up by the transfer substrate (S600).
  • the wafer dicing method (S10) may further include dividing the wafer into a plurality of semiconductor chips individually including respective semiconductor elements by irradiating the other surface of the wafer by irradiating the first plasma A dicing step S700 and a step S800 of forming a gettering layer by irradiating a second plasma to the other surface of the wafer.
  • the wafer W may be made of Si, SiAl, GaAs, Ge, SiGe, AlN, GaN, AlGaN, SiC, ZnO, or AlSiC.
  • the semiconductor element S may include at least one of a semiconductor layer, an insulating layer, and a metal layer.
  • the protective film 100 is composed of an adhesive layer 110 and a protective layer 120, and has a function of protecting a semiconductor element S formed on one surface of the wafer. That is, in the wafer thinning step of the subsequent process, the other surface of the wafer is ground while supporting the wafer on one surface of the wafer on which the semiconductor element is formed, so that one surface of the wafer must withstand the load at the time of grinding. Therefore, unlike a simple resist film or the like, the protective film has a thickness enough to cover a semiconductor element formed on one side of the wafer, and its pressing resistance is low so that the semiconductor element can be closely contacted so that dust, grinding water, It may be highly adhesive.
  • the protective layer 120 of the protective film 100 is made of plastic or rubber.
  • the protective film 120 include polyethylene, polypropylene, ethylene propylene copolymer, polybutene-1, poly-4-methylpentene- Vinyl copolymer, ethylene acrylic acid copolymer, ionomer and the like - homopolymers or copolymers of olefins, polyethylene terephthalate, polyethylene naphthalate, polyphenylene sulfide, polyetherimide, polyimide, polycarbonate, polymethylmethacrylate, polyurethane, styrene-ethylene butene or pentene- Or a mixture of two or more of them.
  • the resin composition may be composed of a resin composition containing other resins, fillers, additives, and the like, and may be arbitrarily selected depending on the required properties. Further, the protective layer can be easily peeled off from the adhesive layer.
  • the adhesive layer 110 does not damage the semiconductor element S or the like when the semiconductor element S is bonded to one side of the wafer W and does not cause breakage of the semiconductor element S or the like or residual adhesive on the surface when the semiconductor element S is removed .
  • the adhesive layer 110 may be a non-curable adhesive having such properties. Further, the adhesive layer is three-dimensionally meshed by radiation or ultraviolet curing, so that the adhesive force is lowered, and the residue of the adhesive or the like on the surface after peeling is not generated well.
  • a radiation-curable adhesive such as an ultraviolet curing type or an ionizing radiation curable type such as an electron beam can be used.
  • step S200 of grinding the other surface of the wafer on which the semiconductor element is formed the protective film is fixed downward and the other surface of the wafer is ground by a grinding head (not shown) .
  • the process of grinding can be continued until the thickness of the wafer becomes about 400 to 500 mu m.
  • the thickness of the remaining wafer due to grinding is not necessarily limited thereto.
  • the thickness control of the wafer can be achieved not only by mechanical grinding but also by etching with high etching rate plasma.
  • a step S400 of forming a pattern between a plurality of semiconductor elements formed on one surface of a wafer may include forming a pattern on one surface of the wafer using a blade saw, a laser, or a plasma And a groove can be formed to a certain depth of the wafer. That is, a plurality of grooves can be formed on the wafer.
  • the step of forming the pattern (S400) does not completely separate the wafer into a plurality of wafers by completely cutting the wafers, but removes only a part of the wafers.
  • the depth L of the groove may correspond to about 30% to about 70% of the thickness of the wafer W.
  • the depth L of the grooves may correspond to about 40% to about 60% of the thickness of the wafer. More preferably, the depth L of the groove may correspond to about 50% of the thickness of the wafer W.
  • the depth L of the groove may be about 5 ⁇ ⁇ to about 500 ⁇ ⁇ .
  • the depth L of the groove may be about 70 mu m.
  • the depth L of the groove is not necessarily limited to this.
  • the width B of the groove may be several tens of ⁇ , for example, about 10 ⁇ to 90 ⁇ .
  • step S100 of attaching a protective film to one side of a wafer on which a semiconductor device is formed a pattern is formed between a plurality of semiconductor devices formed on one side of the wafer (S400)
  • the step up to step S600 of reversing the other side of the wafer by the transfer substrate may be performed at atmospheric pressure.
  • a wafer is divided into a plurality of semiconductor chips each including individual semiconductor elements by irradiating a first plasma, which is a subsequent process, on the other surface of the wafer (S700 And forming a gettering layer (S800) by irradiating a second plasma to the other surface of the wafer may be performed in a vacuum state.
  • the present invention is not limited thereto, and the step of forming the dicing step and the gathering layer may be selectively performed at atmospheric pressure.
  • a dicing step S700 of dividing a wafer into a plurality of semiconductor chips is performed by irradiating a plasma of a fluorine gas onto the other surface of the wafer W, The other surface can be removed by the chemical action of the fluorine radical and the physical action of the accelerated ions. Accordingly, by forming grooves that penetrate the thickness of the wafer W, the wafer W can be divided into a plurality of semiconductor chips each including respective semiconductor elements.
  • the dicing step S700 of dividing the wafer into a plurality of semiconductor chips may include removing the damaged layer formed in the step of grinding the other surface of the wafer by using the first plasma S710, (S720) of etching the other surface of the wafer to form a thin film (S720) and removing the damage to the patterned surface of the wafer generated in the step of forming a pattern on the wafer using the first plasma (S730) .
  • step S710 The step of removing the damaged layer (S710) may be referred to as a stress relief step.
  • step S720 of thinning the other surface of the wafer by etching may be referred to as a fine grinding step.
  • the stress relief step S710, the fine grinding step S720, and the step S730 of removing the damage on the patterning surface of the wafer may be performed by plasma etching using a fluorine gas
  • the source of the first plasma 310 may be sulfur hexafluoride (SF6) or nitrogen trifluoride (NF3), or may be a mixture of tetrafluoromethane (CF4) and oxygen (O2).
  • the damaged layer on the patterned surface of the wafer generated in the step of forming the pattern on the damaged layer and the wafer W formed on the other side of the wafer W in the grinding step can be removed, It is possible to prevent the warpage of the wafer W from being warped.
  • a second plasma 320 may be applied to the other surface of the wafer divided into a plurality of semiconductor chips to form a gettering layer.
  • the back surface of the plurality of semiconductor chips can be roughly formed.
  • gettering refers to a technique for removing transition metal impurities such as iron (Fe), nickel (Ni), copper (Cu), and silver (Au)
  • the formation of the gettering layer is to form a nano-unit polycrystalline silicon layer on the backside of the wafer to form a layer that absorbs defects and impurities in the wafer and prevents external contamination.
  • the source of the second plasma may be argon (Ar) or helium (He).
  • S800 gettering layer
  • UV light (ultraviolet light) can be irradiated from the lower side of the transfer substrate 200 to one side of the transfer substrate and the wafer in a state where the other side of the wafer divided by the plurality of semiconductor chips is placed face up
  • the adhesive force between the wafer W and the adhesive layer can be reduced.
  • each of the divided semiconductor chips may be detached from the adhesive layer 110 and the transfer substrate 200 and packaged.
  • step S920 of packaging a plurality of semiconductor chips when the transfer substrate 200 is opaque after the step of forming a gettering layer (S800) (S921) taping the other surface of the wafer to the dicing sheet (S921), inverting the wafer (S922) so that one side of the wafer faces upward, removing the transfer substrate and the adhesive layer (S923) (S924) of removing and packaging from the Xing sheet.
  • a gettering layer S800
  • the dicing sheet 400 is tapped on the other surface of the wafer W with one side of the wafer W facing downward .
  • the transfer substrate 200 and the adhesive layer 110 may be removed as shown in FIG. 7C after one side of the transfer substrate and the wafer are turned upside down.
  • the adhesion between the adhesive layer 110 and the transfer substrate 200 is stronger than the adhesion force between the adhesive layer 110 and the wafer W,
  • the adhesive layer 110 may be detached from the wafer W while being adhered to the transfer substrate 200.
  • UV light (ultraviolet light) is irradiated on the lower side of the dicing sheet 400 to weaken the adhesive force between the dicing sheet 400 and the wafer W, Can be detached from the dicing sheet (400) and packaged.
  • a system for dicing a wafer includes an attachment module for attaching a protective film 100 to one surface of a wafer W on which a semiconductor element S is formed, a grinding module for grinding the other surface of the wafer W, And a patterning module for forming a pattern between a plurality of semiconductor elements formed on one surface of the wafer W.
  • the protective film 100 is provided on the other surface of the adhesive layer 110 and the adhesive layer 110, which are adhered to one surface of the wafer W having a semiconductor element formed on one surface thereof, And a protective layer 120 for protecting one side of the wafer W against the generated mechanical strength.
  • the system for dicing a wafer includes a transfer substrate (not shown) attached to the other surface of the adhesive layer 110 in a state where the protective layer 120 is peeled off to transfer the wafer W from the patterning module to the dicing module And a dicing module for irradiating a first plasma 310 to the other surface of the wafer W to divide the wafer W into a plurality of semiconductor chips each including a respective semiconductor element, Grooves can be formed up to a certain depth L of the wafer W.
  • the dicing module performs stress relief using the first plasma 310 before dividing the wafer W into a plurality of semiconductor chips, thereby grinding the other surface of the wafer W
  • the formed damaged layer may be removed and the other surface of the wafer W may be finely grinded using the first plasma 310.
  • the dicing module may be formed by dividing the wafer W into a plurality of semiconductor chips and then forming a pattern on the wafer W by using the first plasma 310. [ Can be removed.
  • system for dicing the wafer may further include a deriving layer forming module for forming a gettering layer by irradiating the second plasma 320 to the other surface of the wafer W
  • the source of the first plasma 310 may be sulfur hexafluoride (SF6) or nitrogen trifluoride (NF3), or may be a mixture of tetrafluoromethane (CF4) and oxygen (O2).
  • the source of the second plasma 320 may be argon (Ar) or helium (He).
  • a system for dicing the wafer may include a method of forming a gettering layer on the other surface of the wafer W, and then irradiating the substrate W from the lower side of the transfer substrate 200 to the transfer substrate, (Ultraviolet light) to weaken the adhesive force between the adhesive layer 110 and the wafer W, to separate the plurality of divided semiconductor chips from the adhesive layer 110 and the transfer substrate 200, As shown in FIG.
  • a system for dicing the wafer W may be configured such that a gettering layer is formed on the other surface of the wafer W, The transfer sheet 200 and the adhesive layer 110 are removed and the plurality of divided semiconductor chips are separated from the dicing sheet 400 And may further include a packaging module for desorbing and packaging.
  • the wafer dicing method and the system for dicing a wafer according to the above-described embodiment can realize wafer integration and ultra thin film due to higher speed of semiconductor drive elements, lower power consumption, and the like.
  • the wafer dicing method and the system for dicing a wafer according to an embodiment can improve the chip strength by eliminating the wafer stress, and improve the yield by trapping impurities on the inside and the outside of the wafer.

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Abstract

일 실시예에 따른 웨이퍼 다이싱 방법은, 웨이퍼의 일면에 형성된 복수 개의 반도체 소자들 사이에 패턴을 형성하는 단계 및 제1 플라즈마를 조사하여 상기 웨이퍼의 타면을 에칭함으로써 상기 웨이퍼를 복수 개의 반도체 칩으로 분할하는 다이싱 단계를 포함하고, 상기 패턴을 형성하는 단계는 상기 웨이퍼의 일정 깊이까지 홈을 형성할 수 있다.

Description

웨이퍼 다이싱 방법 및 웨이퍼를 다이싱하기 위한 시스템
아래의 실시예들은 웨이퍼 다이싱 방법 및 웨이퍼를 다이싱하기 위한 시스템에 관한 것이다.
반도체 기판 프로세싱에서, 전형적으로 실리콘 또는 다른 반도체 재료로 구성된 기판(또한, 웨이퍼라고 지칭됨) 상에 IC들이 형성된다. 일반적으로, IC들을 형성하기 위해, 반전도성, 전도성, 또는 절연성인 다양한 재료들의 얇은 필름 층들이 활용된다. 동일한 기판 상에, 병행하여, 메모리 디바이스들, 로직 디바이스들, 광발전 (photovoltaic) 디바이스들 등과 같은 복수의 IC들을 동시에 형성하기 위해, 다양한 잘 알려진 프로세스들을 사용하여 이들 재료들이 도핑, 증착, 및 에칭된다.
디바이스 형성 후에, 필름 프레임에 걸쳐 신장된(stretched) 접착성(adhesive) 필름과 같은 지지 부재 상에 기판이 탑재되고, 패키징 등을 위하여 각각의 개별적인 디바이스 또는 "다이(die)"를 서로로부터 분리시키기 위해 기판이 다이싱 된다.
반도체 패키지 조립(assembly) 공정에 있어서, 다이싱 공정(dicing process)이란, 웨이퍼에 포함된 복수 개의 반도체 칩을 절단하는 공정을 지칭하며, 다른 의미로 웨이퍼를 리드 프레임 혹은 인쇄 회로 기판 등과 같은 반도체 패키지용 기본 프레임 위에 탑재할 수 있도록 개별 반도체 칩으로 분리하는 공정을 말한다.
다이싱 공정에는 블레이드(blade), 레이저(laser) 또는 제1 플라즈마 식각 등이 사용될 수 있다. 최근, 웨이퍼 제조 공정에서 반도체 소자의 고용량화, 고속화, 미세화 공정이 발달됨에 따라, 금속간 절연 재료로 저유전 물질(Low K material)의 사용이 점차 증가하고 있는 추세이다. 이러한 저유전 물질이란 일반적으로 실리콘 산화물의 유전 상수보다 유전율이 낮은 물질을 통칭한다.
한국 특허 2008-0015771호에는 반도체 장치의 제조 방법에 관하여 개시되어 있다.
일 실시예에 따른 목적은 반도체 구동소자의 고속화, 저소비 전력화에 따른 웨이퍼 집적화, 초박막화를 위해 비접촉식 웨이퍼 다이싱 방법 및 웨이퍼를 다이싱하기 위한 시스템를 제공하기 위한 것이다.
일 실시예에 따른 목적은 웨이퍼 스트레스 제거에 의한 칩강도 향상 및 웨이퍼 내외의 불순물 포집에 의한 수율 향상을 위한 비접촉식 웨이퍼 다이싱 방법 및 웨이퍼를 다이싱하기 위한 시스템를 제공하기 위한 것이다.
일 실시예에 따른 웨이퍼 다이싱 방법은, 웨이퍼의 일면에 형성된 복수 개의 반도체 소자들 사이에 패턴을 형성하는 단계 및 제1 플라즈마를 조사하여 상기 웨이퍼의 타면을 에칭함으로써 상기 웨이퍼를 각각의 반도체 소자를 개별적으로 포함하는 복수 개의 반도체 칩으로 분할하는 다이싱 단계를 포함하고, 상기 패턴을 형성하는 단계는 상기 웨이퍼의 일정 깊이까지 홈을 형성할 수 있다.
상기 웨이퍼를 복수 개의 반도체 칩으로 분할하는 다이싱 단계는, 웨이퍼의 타면을 연삭하는 단계에서 형성된 가공 손상층을 제거하는 단계, 상기 웨이퍼의 타면을 에칭하여 박막화하는 단계 및 웨이퍼에 패턴을 형성하는 단계에서 생성된 상기 웨이퍼의 패터닝 면의 손상을 제거하는 단계를 포함할 수 있다.
상기 웨이퍼 다이싱 방법은, 상기 웨이퍼를 복수 개의 반도체 칩으로 분할하는 다이싱 단계 이후에, 상기 웨이퍼의 타면에 제2 플라즈마를 조사하여 게더링 레이어(Gettering layer)를 형성하는 단계를 더 포함할 수 있다.
또한, 상기 웨이퍼 다이싱 방법은, 웨이퍼의 일면에 패턴을 형성하는 단계 이전에, 반도체 소자가 형성된 웨이퍼의 일면에 보호필름을 부착하는 단계 및 일면에 반도체 소자가 형성된 웨이퍼의 타면을 연삭하는 단계를 더 포함할 수 있다.
상기 보호필름은, 일면이 반도체 소자가 형성된 상기 웨이퍼의 일면에 접착되는 접착제층 및 상기 접착체층의 타면에 구비되고, 웨이퍼를 연삭하는 단계에서 발생되는 기계적 강도에 대하여 상기 웨이퍼의 일면을 보호하는 보호층을 포함할 수 있다.
상기 웨이퍼 다이싱 방법은, 상기 웨이퍼의 일면에 패턴을 형성하는 단계 이전에, 상기 보호필름의 상기 보호층을 박리하는 단계를 더 포함할 수 있다.
이 때, 상기 웨이퍼 다이싱 방법은, 상기 웨이퍼의 일면에 패턴을 형성하는 단계 이후에, 이송기판이 상기 접착제층의 타면에 부착되는 단계 및 상기 이송기판에 의하여 상기 웨이퍼의 타면이 위를 향하도록 뒤집는 단계를 더 포함할 수 있다.
상기 이송기판이 투명한 경우, 상기 웨이퍼 다이싱 방법은, 게더링 레이어(Gettering layer)를 형성하는 단계 이후에, 상기 이송기판의 하측에서 상기 이송기판을 향하여 UV광을 조사함으로써, 상기 접착제층과 상기 웨이퍼 사이의 접착력을 약화시키는 단계 및 분할된 상기 복수 개의 반도체 칩을 상기 접착제층 및 상기 이송기판으로부터 탈착하여 패키징하는 단계를 더 포함할 수 있다.
상기 이송기판이 불투명한 경우, 상기 웨이퍼 다이싱 방법은, 게더링 레이어(Gettering layer)를 형성하는 단계 이후에, 상기 웨이퍼의 타면을 다이싱 시트에 테이핑하는 단계, 상기 웨이퍼의 일면이 위를 향하도록 뒤집는 단계, 상기 이송기판 및 상기 접착제층을 제거하는 단계 및 분할된 상기 복수 개의 반도체 칩을 상기 다이싱 시트로부터 탈착하여 패키징하는 단계를 더 포함할 수 있다.
상기 웨이퍼의 일면에 패턴을 형성하는 단계는, 블레이드 톱(blade saw), 레이저 또는 플라즈마를 사용하여 상기 웨이퍼의 일면에 패턴을 형성할 수 있다.
상기 웨이퍼의 일면에 패턴을 형성하는 단계는, 상기 웨이퍼에 상기 웨이퍼의 두께의 40% 내지 60%에 해당하는 깊이의 홈을 형성할 수 있다.
일 실시예에 따른 웨이퍼를 다이싱하기 위한 시스템은, 웨이퍼의 일면에 형성된 복수 개의 반도체 소자들 사이에 패턴을 형성하는 패터닝 모듈 및 상기 웨이퍼의 타면에 제1 플라즈마를 조사하여 상기 웨이퍼를 각각의 반도체 소자를 개별적으로 포함하는 복수 개의 반도체 칩으로 분할하는 다이싱 모듈을 포함하고, 상기 패터닝 모듈은 상기 웨이퍼의 일정 깊이까지 홈을 형성할 수 있다.
또한, 웨이퍼를 다이싱하기 위한 시스템은, 상기 웨이퍼의 일면에 패턴을 형성하기 전에 반도체 소자가 형성된 웨이퍼의 일면에 보호필름을 부착하는 부착 모듈 및 상기 보호필름을 부착한 후에 상기 웨이퍼의 타면을 연삭하는 연삭 모듈을 더 포함할 수 있다.
상기 다이싱 모듈은, 상기 웨이퍼를 복수 개의 반도체 칩으로 분할하기 전에
웨이퍼의 타면을 연삭하는 단계에서 형성된 가공 손상층을 상기 제1 플라즈마를 이용하여 제거하고 상기 제1 플라즈마를 이용하여 상기 웨이퍼의 타면을 에칭하여 박막화하며, 상기 웨이퍼를 복수 개의 반도체 칩으로 분할한 후에 상기 제1 플라즈마를 이용하여 웨이퍼에 패턴을 형성하는 단계에서 생성된 상기 웨이퍼의 패터닝 면의 손상을 제거할 수 있다.
상기 웨이퍼를 다이싱하기 위한 시스템은, 상기 웨이퍼를 복수 개의 반도체 칩으로 분할한 후에, 상기 웨이퍼의 타면에 제2 플라즈마를 조사하여 게더링 레이어(Gettering layer)를 형성하는 게더링 레이어 형성 모듈을 더 포함할 수 있다.
상기 보호필름은, 일면이 반도체 소자가 형성된 상기 웨이퍼의 일면에 접착되는 접착제층 및 상기 접착체층의 타면에 구비되고, 웨이퍼를 연삭하는 동안 발생되는 기계적 강도에 대하여 상기 웨이퍼의 일면을 보호하는 보호층을 포함할 수 있다.
상기 웨이퍼를 다이싱하기 위한 시스템은, 상기 패터닝 모듈로부터 상기 다이싱 모듈로 상기 웨이퍼를 이송시키기 위해 상기 보호층이 박리된 상태에서 상기 접착제층의 타면에 부착되는 이송기판을 더 포함할 수 있다.
상기 이송기판이 투명한 경우, 상기 웨이퍼를 다이싱하기 위한 시스템은, 상기 웨이퍼의 타면에 게더링 레이어(Gettering layer)를 형성한 후에 상기 이송기판의 하측에서 상기 이송기판을 향하여 UV광을 조사함으로써 상기 접착제층와 상기 웨이퍼 사이의 접착력을 약화시키고, 분할된 상기 복수 개의 반도체 칩을 상기 접착제층 및 상기 이송기판으로부터 탈착하여 패키징하는 패키징 모듈을 더 포함할 수 있다.
상기 이송기판이 불투명한 경우, 상기 웨이퍼를 다이싱하기 위한 시스템은, 상기 웨이퍼의 타면에 게더링 레이어(Gettering layer)를 형성한 후에 상기 웨이퍼의 타면에 다이싱 시트를 테이핑하고, 상기 웨이퍼의 일면이 위를 향하도록 뒤집고, 상기 이송기판 및 상기 접착제층을 제거하고 분할된 상기 복수 개의 반도체 칩을 상기 다이싱 시트로부터 탈착하여 패키징하는 패키징 모듈을 더 포함할 수 있다.
이 때, 상기 제1 플라즈마의 소스는, 육불화황(SF6) 또는 삼불화질소(NF3) 일 수 있으며, 테트라플루오르메탄(CF4)와 산소(O2)를 혼합한 것일 수도 있다. 제2 플라즈마의 소스는 아르곤(Ar) 또는 헬륨(He) 일 수 있다.
일 실시예에 따른 비접촉식 웨이퍼 다이싱 방법 및 웨이퍼를 다이싱하기 위한 시스템은 반도체 구동소자의 고속화, 저소비 전력화에 따른 웨이퍼 집적화, 초박막화을 구현할 수 있다.
일 실시예에 따른 비접촉식 웨이퍼 다이싱 방법 및 웨이퍼를 다이싱하기 위한 시스템은 웨이퍼 스트레스 제거에 의해 칩강도를 향상시킬 수 있으며, 웨이퍼 내외의 불순물 포집에 의한 수율 향상을 도모할 수 있다.
도1은 일 실시예에 따른 웨이퍼 다이싱 방법의 순서도를 나타낸다.
도2a 내지 도2f는 일 실시예에 따른 웨이퍼 다이싱 방법의 대기압에서의 공정도를 나타낸다.
도3a 및 도3b는 일 실시예에 따른 웨이퍼 다이싱 방법의 진공 상태에서의 공정도를 나타낸다.
도4는 이송기판이 투명한 경우 일 실시예에 따른 패키징 단계의 순서도를 나타낸다.
도5a 및 도5b는 이송기판이 투명한 경우 일 실시예에 따른 패키징 단계의 공정도를 나타낸다.
도6은 이송기판이 불투명한 경우 일 실시예에 따른 패키징 단계의 순서도를 나타낸다.
도7a 내지 도7d는 이송기판이 불투명한 경우 일 실시예에 따른 패키징 단계의 공정도를 나타낸다.
이하, 실시예들을 첨부된 도면을 참조하여 상세하게 설명한다. 이하의 설명은 실시예들의 여러 태양(aspects) 중 하나이며, 하기의 기술(description)은 실시예에 대한 상세한 기술(detailed description)의 일부를 이룬다.
다만, 일 실시예를 설명함에 있어서, 공지된 기능 혹은 구성에 관한 구체적인 설명은 본 발명의 요지를 명료하게 하기 위하여 생략하기로 한다.
또한, 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이거나 사전적인 의미로 해석되어서는 아니 되며, 발명자는 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여, 일 실시예에 따른 웨이퍼 다이싱 방법 및 웨이퍼를 다이싱하기 위한 시스템의 기술적 사상에 부합하는 의미와 개념으로 해석되어야만 한다.
따라서, 본 명세서에 기재된 실시예와 도면에 도시된 구성은 일 실시예에 따른 웨이퍼 다이싱 방법 및 웨이퍼를 다이싱하기 위한 시스템의 가장 바람직한 일 실시예에 불과할 뿐이고, 일 실시예에 따른 웨이퍼 다이싱 방법 및 웨이퍼를 다이싱하기 위한 시스템의 기술적 사상을 모두 대변하는 것은 아니므로, 본 출원시점에 있어서 이들을 대체할 수 있는 다양한 균등물과 변형 예들이 있을 수 있음을 이해하여야 한다.
도1은 일 실시예에 따른 웨이퍼 다이싱 방법의 순서도를 나타내며, 도2a 내지 도2f는 일 실시예에 따른 웨이퍼 다이싱 방법의 대기압에서의 공정도를 나타내고, 도3a 및 도3b는 일 실시예에 따른 웨이퍼 다이싱 방법의 진공 상태에서의 공정도를 나타낸다. 도4는 이송기판이 투명한 경우 일 실시예에 따른 패키징 단계의 순서도를 나타내며, 도5a 및 도5b는 이송기판이 투명한 경우 일 실시예에 따른 패키징 단계의 공정도를 나타낸다. 도6은 이송기판이 불투명한 경우 일 실시예에 따른 패키징 단계의 순서도를 나타내며, 도7a 내지 도7d는 이송기판이 불투명한 경우 일 실시예에 따른 패키징 단계의 공정도를 나타낸다.
도1, 도2a 내지 도2f 및 도3a 및 도3b을 참조하면, 일 실시예에 따른 웨이퍼 다이싱 방법(S10)은, 반도체 소자가 형성된 웨이퍼의 일면에 보호필름을 부착하는 단계(S100), 일면에 반도체 소자가 형성된 웨이퍼의 타면을 연삭하는 단계(S200), 일면이 반도체 소자가 형성된 웨이퍼의 일면에 접착되는 접착제층 및 접착체층의 타면에 구비되고 웨이퍼를 연삭하는 단계에서 발생되는 기계적 강도에 대하여 웨이퍼의 일면을 보호하는 보호층으로 구성된 보호필름에서 상기 보호층을 박리시키는 단계(S300), 웨이퍼의 일면에 형성된 복수 개의 반도체 소자들 사이에 패턴을 형성하는 단계(S400), 이송기판이 접착제층의 타면에 부착되는 단계(S500), 이송기판에 의하여 웨이퍼의 타면이 위를 향하도록 뒤집는 단계(S600)를 포함할 수 있다.
또한, 일 실시예에 따른 웨이퍼 다이싱 방법(S10)은, 상기 과정 후에, 제1 플라즈마를 조사하여 웨이퍼의 타면을 에칭함으로써 웨이퍼를 각각의 반도체 소자를 개별적으로 포함하는 복수 개의 반도체 칩으로 분할하는 다이싱 단계(S700) 및 웨이퍼의 타면에 제2 플라즈마를 조사하여 게더링 레이어(Gettering layer)를 형성하는 단계(S800)를 더 포함할 수 있다.
각각의 단계 및 구성에 대해서는 이하에서 상세하게 설명한다.
이 때, 도2a를 참조하면, 웨이퍼(W)는 Si, SiAl, GaAs, Ge, SiGe, AlN, GaN, AlGaN, SiC, ZnO 또는 AlSiC 등으로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 또한, 반도체 소자(S)는 반도체층, 절연층 및 금속층 중에서 적어도 하나를 포함할 수 있다.
도2b를 참조하면, 보호필름(100)은 접착제층(110) 및 보호층(120)으로 구성되며, 웨이퍼의 일면에 형성된 반도체 소자(S)를 보호하는 기능을 가진다. 즉, 후공정의 웨이퍼 박막화 공정에서는 반도체 소자가 형성된 웨이퍼의 일면에서 웨이퍼를 지지하면서, 웨이퍼의 타면이 연삭되기 위해, 웨이퍼의 일면이 연삭 시의 부하에 견딜 필요가 있다. 따라서, 보호필름은 단순한 레지스트막 등과는 달리 웨이퍼 일면에 형성된 반도체 소자를 피복할 만한 두께가 있고, 그 가압 저항은, 낮고 연삭 시의 더스트나 연삭수 등의 침입이 일어나지 않도록 반도체 소자를 밀착 가능하도록 밀착성이 높은 것일 수 있다.
보호필름(100) 중 보호층(120)은 플라스틱이나 고무 등으로 구성되며, 예를 들면 폴리에틸렌, 폴리프로필렌, 에틸렌 프로필렌 공중합체, 폴리부텐-1, 폴리-4-메틸펜텐- 1, 에틸렌-초산비닐 공중합체, 에틸렌 아크릴산 공중합체, 이오노머 등의
Figure PCTKR2017008214-appb-I000001
-올레핀의 단독 중합체 또는 공중합체, 폴리에틸렌 테레프탈레이트, 폴리에틸렌 나프탈레이트, 폴리페닐렌설파이드, 폴리에테르이미드, 폴리이미드, 폴리카보네이트, 폴리메틸 메타크릴레이트, 폴리우레탄, 스티렌-에틸렌부텐 또는 펜텐계 공중합체 중 어느 하나로 형성되거나 이들 중 둘 이상을 혼합시킨 것일 수 있다. 또한, 이들 이외의 수지나 충전재, 첨가제 등이 배합된 수지 조성물로 조성될 수 있고, 요구 특성에 따라 임의로 선택될 수 있다. 또한, 보호층은 접착제층으로부터 용이하게 박리될 수 있다.
접착제층(110)은, 웨이퍼(W)의 일면으로 접착 시 반도체 소자(S) 등을 손상시키는 것이 아니며 또한 그 제거 시에 반도체 소자(S) 등의 파손이나 표면으로의 점착제 잔류를 일으키지 않는 것이다.
따라서, 접착제층(110)은 이와 같은 성질을 지니는 비경화성 접착제일 수 있다. 또한, 방사선 또는 자외선 경화에 의해 접착제층이 삼차원 망형화되면서 점착력이 저하됨과 동시에 박리한 후의 표면에 점착제 등의 잔류물이 잘 발생하지 않는다. 뿐만 아니라, 자외선 경화형이나 전자선과 같은 전리성 방사선 경화형 등의 방사선 중합형 접착제가 이용될 수 있다.
도2c를 참조하면, 일면에 반도체 소자가 형성된 웨이퍼의 타면을 연삭하는 단계(S200)는, 보호필름이 아래를 향하도록 고정시키고 웨이퍼의 타면을 연삭 헤드(미도시)에 의하여 연삭함으로써 웨이퍼를 박화하는 공정이다. 바람직하게는 웨이퍼의 두께가 약 400~500㎛가 될 때까지 연삭하는 공정이 지속될 수 있다. 다만, 연삭으로 인하여 잔존하는 웨이퍼의 두께가 반드시 이에 한정되는 것은 아니다. 뿐만 아니라, 웨이퍼의 두께 조절은, 기계적 연삭 뿐만 아니라 식각률이 높은 플라즈마에 의한 에칭에 의하여도 가능할 것이다.
도2e를 참조하면, 웨이퍼의 일면에 형성된 복수 개의 반도체 소자들 사이에 패턴을 형성하는 단계(S400)는, 블레이드 톱(blade saw), 레이저 또는 플라즈마를 사용하여 웨이퍼의 일면에 패턴을 형성할 수 있으며, 웨이퍼의 일정 깊이까지 홈을 형성할 수 있다. 즉, 웨이퍼에 복수 개의 홈을 형성할 수 있다. 다만, 상기 패턴을 형성하는 단계(S400)는, 웨이퍼를 완전히 절단하여 하나의 웨이퍼를 복수 개의 웨이퍼로 분리하는 것은 아니며, 웨이퍼의 일부만을 제거하는 것이다.
또한, 웨이퍼의 일면에 패턴을 형성하는 단계(S400)에서, 홈의 깊이(L)는 웨이퍼(W)의 두께의 약 30% 내지 약 70%에 해당할 수 있다. 바람직하게는, 홈의 깊이(L)는 웨이퍼의 두께의 약 40% 내지 약 60%에 해당할 수 있다. 또한, 더 바람직하게는, 홈의 깊이(L)는 웨이퍼(W)의 두께의 약 50%에 해당할 수 있다. 예를 들어, 웨이퍼(W)의 두께가 약 10㎛ 내지 약 1000㎛인 경우, 홈의 깊이(L)는 약 5㎛ 내지 약 500㎛ 정도일 수 있다. 예를 들어, 웨이퍼(W)의 두께가 약 140㎛인 경우, 홈의 깊이(L)는 약 70㎛ 정도일 수 있다. 다만, 반드시 홈의 깊이(L)가 이에 한정되는 것은 아니다.
한편, 홈의 너비(B)는 수십 ㎛일 수 있으며, 예를 들어, 약 10㎛ 내지 90㎛일 수 있다. 홈의 너비(B) 즉, 복수 개의 반도체 소자(S) 사이의 간격이 작을수록, 한정된 넓이의 웨이퍼(W) 상에 더 많은 개수의 반도체 소자(S)를 형성할 수 있다.
도2a 내지 도2f를 참조하면, 반도체 소자가 형성된 웨이퍼의 일면에 보호필름을 부착하는 단계(S100)부터 웨이퍼의 일면에 형성된 복수 개의 반도체 소자들 사이에 패턴을 형성하는 단계(S400)를 거친 후 이송기판에 의하여 웨이퍼의 타면이 위를 향하도록 뒤집는 단계(S600)까지는 대기압의 상태에서 이루어질 수 있다.
다만, 도3a 및 도3b을 참조하면, 그 후의 과정인 제1 플라즈마를 조사하여 웨이퍼의 타면을 에칭함으로써 웨이퍼를 각각의 반도체 소자를 개별적으로 포함하는 복수 개의 반도체 칩으로 분할하는 다이싱 단계(S700) 및 웨이퍼의 타면에 제2 플라즈마를 조사하여 게더링 레이어(Gettering layer)를 형성하는 단계(S800)는 진공의 상태에서 이루어 질 수 있다. 다만, 이에 반드시 한정되는 것은 아니며, 상기 다이싱 단계 및 게더링 레이어를 형성하는 단계 또한 선택적으로 대기압의 상태에서 이루어질 수도 있을 것이다.
도3a를 참조하면, 웨이퍼를 복수 개의 반도체 칩으로 분할하는 다이싱 단계(S700)는, 불소계 가스의 플라즈마를 웨이퍼(W)의 타면 측에 조사함으로써, 홈이 노출될 때까지 웨이퍼(W)의 타면을 불소 래디컬의 화학 작용과 가속된 이온의 물리 작용에 의해 제거할 수 있다. 그에 따라, 웨이퍼(W)의 두께를 관통하는 홈을 형성함으로써 웨이퍼(W)를 각각의 반도체 소자를 개별적으로 포함하는 복수 개의 반도체 칩으로 분할할 수 있다.
또한, 웨이퍼를 복수 개의 반도체 칩으로 분할하는 다이싱 단계(S700)는, 웨이퍼의 타면을 연삭하는 단계에서 형성된 가공 손상층을 제1 플라즈마를 이용하여 제거하는 단계(S710), 제1 플라즈마를 이용하여 상기 웨이퍼의 타면을 에칭하여 박막화하는 단계(S720) 및 제1 플라즈마를 이용하여 웨이퍼에 패턴을 형성하는 단계에서 생성된 상기 웨이퍼의 패터닝 면의 손상을 제거하는 단계(S730)를 포함할 수 있다.
가공 손상층을 제거하는 단계(S710)는 스트레스 릴리프(Stress Relief) 단계라고 불릴 수도 있다. 또한, 웨이퍼의 타면을 에칭하여 박막화하는 단계(S720)는 파인 그라인딩(fine grinding) 단계라고 불릴 수도 있다.
상기 스트레스 릴리프(Stress Relief) 단계(S710), 파인 그라인딩(fine grinding)하는 단계(S720) 및 웨이퍼의 패터닝 면의 손상을 제거하는 단계(S730)는 불소계 가스에 의한 플라즈마 에칭에 의하여 이루어질 수 있으며, 일 실시예로써, 제1 플라즈마(310)의 소스는, 육불화황(SF6) 또는 삼불화질소(NF3) 일 수 있으며, 테트라플루오르메탄(CF4)와 산소(O2)를 혼합한 것일 수도 있다.
이와 같은 단계를 통하여, 연삭 단계에서 웨이퍼(W)의 타면 측에 형성된 가공 변질층 및 웨이퍼(W)에 패턴을 형성하는 단계에서 생성된 웨이퍼의 패터닝 면의 손상층이 제거될 수 있으며, 이로써 웨이퍼(W)의 휘는 현상(Warpage)을 방지할 수 있다.
도3b를 참조하면, 복수 개의 반도체 칩으로 분할된 웨이퍼의 타면에 제2 플라즈마(320)를 조사하여 게더링 레이어(Gettering layer)를 형성할 수 있다. 그리하여, 복수 개의 반도체 칩들의 뒷면을 거칠게 형성할 수 있다.
보다 상세하게, 게터링(Gettering)은 소자 작동 영역으로부터 철(Fe), 니켈(Ni), 구리(Cu), 및 은(Au) 등과 같은 천이 금속 불순물을 제거하는 기술을 의미하는 한다. 또한, 게더링 레이어를 형성한다는 것은, 웨이퍼의 백사이드에 나노 단위의 다결정 실리콘층을 형성하여, 웨이퍼 내부결함(Defect)과 불순물을 흡수 포집하고 외부 오염을 방지하는 레이어를 형성하는 것이다. 이 때, 제2 플라즈마의 소스는 아르곤(Ar) 또는 헬륨(He) 일 수 있다.
도4, 도5a 및 도5b를 참조하면, 게더링 레이어(Gettering layer)를 형성하는 단계(S800) 이후에, 이송기판(200)이 투명한 경우 복수 개의 반도체 칩을 패키징 하는 단계(S910)은, 이송기판(200)의 하측에서 이송기판을 향하여 UV광을 조사함으로써 접착제층(110)과 웨이퍼(W) 사이의 접착력을 약화시키는 단계(S911) 및 분할된 복수 개의 반도체 칩을 접착제층(110) 및 이송기판(200)으로부터 탈착하여 패키징하는 단계(S912)를 더 포함할 수 있다.
도5a를 참조하면, 복수 개의 반도체 칩으로 분할된 웨이퍼의 타면이 위를 향하게 놓인 상태에서, 이송기판(200)의 하측에서 이송기판 및 웨이퍼의 일면을 향해 UV광(자외선광)을 조사할 수 있고, 접착제층의 접착력을 약화시킴으로써 웨이퍼(W)와 접착제층 사이의 접착력을 감소시킬 수 있다.
그 후, 도5b와 같이, 분할된 각각의 반도체 칩을 접착제층(110) 및 이송기판(200)으로부터 탈착하여 패키징할 수 있다.
도6 및 도7a 내지 도7d을 참조하면, 게더링 레이어(Gettering layer)를 형성하는 단계(S800) 이후에, 이송기판(200)이 불투명한 경우 복수 개의 반도체 칩을 패키징 하는 단계(S920)은, 웨이퍼의 타면을 다이싱 시트에 테이핑하는 단계(S921), 웨이퍼의 일면이 위를 향하도록 뒤집는 단계(S922), 이송기판 및 접착제층을 제거하는 단계(S923) 및 분할된 복수 개의 반도체 칩을 다이싱 시트로부터 탈착하여 패키징하는 단계(S924)를 더 포함할 수 있다.
도7a를 참조하면, 게더링 레이어(Gettering layer)를 형성하는 단계(S800) 이후에 웨이퍼(W)의 일면이 아래를 향하고 있는 상태에서 웨이퍼(W)의 타면에 다이싱 시트(400)를 테이핑할 수 있다.
그 후, 도7b와 같이, 이송기판 및 웨이퍼의 일면이 위를 향하도록 뒤집은 뒤, 도7c와 같이 이송기판(200) 및 접착제층(110)을 제거할 수 있다. 이 때, 접착제층은 감압 접착형으로 형성될 수 있고, 접착제층(110)과 이송기판(200) 사이의 접착력이 접착제층(110)과 웨이퍼(W)사이의 접착력보다 강하여, 이송기판(200) 탈착하는 경우, 접착제층(110)은 이송기판(200)에 접착된 상태에서 웨이퍼(W)로부터 떨어질 수 있다.
도7d을 참조하면, 다이싱 시트(400)의 하측에서 UV광(자외선광)을 조사하여 다이싱 시트(400)와 웨이퍼(W) 사이의 접착력을 약화시킬 수 있고, 분할된 각각의 반도체 칩을 다이싱 시트(400)로부터 탈착하여 패키징할 수 있다.
일 실시예에 따른 웨이퍼를 다이싱하기 위한 시스템은, 반도체 소자(S)가 형성된 웨이퍼(W)의 일면에 보호필름(100)을 부착하는 부착 모듈, 웨이퍼(W)의 타면을 연삭하는 연삭 모듈, 웨이퍼(W)의 일면에 형성된 복수 개의 반도체 소자들 사이에 패턴을 형성하는 패터닝 모듈을 포함할 수 있다.
이 때, 상기 보호필름(100)은, 일면이 반도체 소자가 형성된 웨이퍼(W)의 일면에 접착되는 접착제층(110) 및 접착체층(110)의 타면에 구비되고 웨이퍼(W)를 연삭하는 동안 발생되는 기계적 강도에 대하여 웨이퍼(W)의 일면을 보호하는 보호층(120)을 포함할 수 있다.
또한, 웨이퍼를 다이싱하기 위한 시스템은, 패터닝 모듈로부터 다이싱 모듈로 웨이퍼(W)를 이송시키기 위해 보호층(120)이 박리된 상태에서 상기 접착제층(110)의 타면에 부착되는 이송기판(200), 웨이퍼(W)의 타면에 제1 플라즈마(310)를 조사하여 웨이퍼(W)를 각각의 반도체 소자를 개별적으로 포함하는 복수 개의 반도체 칩으로 분할하는 다이싱 모듈을 포함하고, 패터닝 모듈은 웨이퍼(W)의 일정 깊이(L)까지 홈을 형성할 수 있다.
이 때, 상기 다이싱 모듈은, 웨이퍼(W)를 복수 개의 반도체 칩으로 분할하기 전에 제1 플라즈마(310)를 이용하여 스트레스 릴리프(Stress Relief) 실시함으로써 웨이퍼(W)의 타면을 연삭하는 단계에서 형성된 가공 변질층을 제거할 수 있으며 제1 플라즈마(310)를 이용하여 웨이퍼(W)의 타면을 파인 그라인딩(fine grinding)할 수 있다. 또한, 상기 다이싱 모듈은, 웨이퍼(W)를 복수 개의 반도체 칩으로 분할한 후에 제1 플라즈마(310)를 이용하여 웨이퍼(W)에 패턴을 형성하는 단계에서 생성된 웨이퍼(W)의 패터닝 면의 손상을 제거할 수 있다.
뿐만 아니라, 웨이퍼를 다이싱하기 위한 시스템은, 웨이퍼(W)의 타면에 제2 플라즈마(320)를 조사하여 게더링 레이어(Gettering layer)를 형성하는 게더링 레이어 형성 모듈을 더 포함할 수 있다
이 때, 제1 플라즈마(310)의 소스는, 육불화황(SF6) 또는 삼불화질소(NF3) 일 수 있으며, 테트라플루오르메탄(CF4)와 산소(O2)를 혼합한 것일 수도 있다. 제2 플라즈마(320)의 소스는 아르곤(Ar) 또는 헬륨(He) 일 수 있다.
상기 이송기판(200)이 투명한 경우, 웨이퍼를 다이싱하기 위한 시스템은, 웨이퍼(W)의 타면에 게더링 레이어(Gettering layer)를 형성한 후에 이송기판(200)의 하측에서 이송기판을 향하여 UV광(자외선광)을 조사함으로써 접착제층(110)와 웨이퍼(W) 사이의 접착력을 약화시키고, 분할된 상기 복수 개의 반도체 칩을 접착제층(110) 및 이송기판(200)으로부터 탈착하여 패키징하는 패키징 모듈을 더 포함할 수 있다.
이와 달리, 이송기판(200)이 불투명한 경우, 웨이퍼(W)를 다이싱하기 위한 시스템은, 웨이퍼(W)의 타면에 게더링 레이어(Gettering layer)를 형성한 후에 웨이퍼(W)의 타면에 다이싱 시트(400)를 테이핑하고, 웨이퍼(W)의 일면이 위를 향하도록 뒤집고, 이송기판(200) 및 접착제층(110)을 제거하고 분할된 복수 개의 반도체 칩을 다이싱 시트(400)로부터 탈착하여 패키징하는 패키징 모듈을 더 포함할 수 있다.
상기에서 설명한 일 실시예에 따른 웨이퍼 다이싱 방법 및 웨이퍼를 다이싱하기 위한 시스템은, 반도체 구동소자의 고속화, 저소비 전력화에 따른 웨이퍼 집적화, 초박막화을 구현할 수 있다.
또한, 일 실시예에 따른 웨이퍼 다이싱 방법 및 웨이퍼를 다이싱하기 위한 시스템은, 웨이퍼 스트레스 제거에 의해 칩강도를 향상시킬 수 있으며, 웨이퍼 내외의 불순물 포집에 의한 수율 향상을 도모할 수 있다.
이상과 같이 실시예에서는 구체적인 구성 요소 등과 같은 특정 사항들과 한정된 실시예 및 도면에 의해 실시예가 설명되었으나 이는 전반적인 이해를 돕기 위해서 제공된 것이다. 또한, 본 발명이 상술한 실시예들에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상적인 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다. 그러므로, 본 발명의 사상은 상술한 실시예에 국한되어 정해져서는 아니 되며, 후술하는 특허청구범위뿐 아니라 특허청구범위와 균등하거나 등가적 변형이 있는 모든 것들은 본 발명 사상의 범주에 속한다고 할 것이다.

Claims (15)

  1. 웨이퍼의 일면에 형성된 복수 개의 반도체 소자들 사이에 패턴을 형성하는 단계; 및
    제1 플라즈마를 조사하여 상기 웨이퍼의 타면을 에칭함으로써, 상기 웨이퍼를 복수 개의 반도체 칩으로 분할하는 다이싱 단계;
    를 포함하고,
    상기 패턴을 형성하는 단계는 상기 웨이퍼의 일정 깊이까지 홈을 형성하는, 웨이퍼 다이싱 방법.
  2. 제1항에 있어서,
    상기 웨이퍼를 복수 개의 반도체 칩으로 분할하는 다이싱 단계는,
    웨이퍼의 타면을 연삭하는 단계에서 형성된 가공 손상층을 제거하는 단계;
    상기 웨이퍼의 타면을 에칭하여 박막화하는 단계; 및
    웨이퍼에 패턴을 형성하는 단계에서 생성된 상기 웨이퍼의 패터닝 면의 손상을 제거하는 단계;
    를 포함하는, 웨이퍼 다이싱 방법.
  3. 제2항에 있어서,
    상기 웨이퍼를 복수 개의 반도체 칩으로 분할하는 다이싱 단계 이후에,
    상기 웨이퍼의 타면에 제2 플라즈마를 조사하여 게더링 레이어(Gettering layer)를 형성하는 단계;
    를 더 포함하는, 웨이퍼 다이싱 방법.
  4. 제3항에 있어서,
    상기 웨이퍼의 일면에 패턴을 형성하는 단계 이전에,
    반도체 소자가 형성된 웨이퍼의 일면에 보호필름을 부착하는 단계; 및
    상기 웨이퍼의 타면을 연삭하는 단계;
    를 더 포함하는, 웨이퍼 다이싱 방법.
  5. 제4항에 있어서,
    상기 보호필름은,
    일면이 반도체 소자가 형성된 상기 웨이퍼의 일면에 접착되는 접착제층; 및
    상기 접착체층의 타면에 구비되고, 웨이퍼를 연삭하는 단계에서 발생되는 기계적 강도에 대하여 상기 웨이퍼의 일면을 보호하는 보호층;
    을 포함하는, 웨이퍼 다이싱 방법.
  6. 제5항에 있어서,
    상기 웨이퍼의 일면에 패턴을 형성하는 단계 이전에,
    상기 보호필름의 상기 보호층을 박리하는 단계;
    를 더 포함하는, 웨이퍼 다이싱 방법.
  7. 제6항에 있어서,
    상기 웨이퍼의 일면에 패턴을 형성하는 단계 이후에,
    이송기판이 상기 접착제층의 타면에 부착되는 단계; 및
    상기 이송기판에 의하여 상기 웨이퍼의 타면이 위를 향하도록 뒤집는 단계;
    를 더 포함하는, 웨이퍼 다이싱 방법.
  8. 제7항에 있어서,
    상기 이송기판이 투명한 경우,
    게더링 레이어(Gettering layer)를 형성하는 단계 이후에,
    상기 이송기판의 하측에서 상기 이송기판을 향하여 UV광을 조사함으로써, 상기 접착제층과 상기 웨이퍼 사이의 접착력을 약화시키는 단계; 및
    분할된 상기 복수 개의 반도체 칩을 상기 접착제층 및 상기 이송기판으로부터 탈착하여 패키징하는 단계;
    를 더 포함하는, 웨이퍼 다이싱 방법.
  9. 제7항에 있어서,
    상기 이송기판이 불투명한 경우,
    게더링 레이어(Gettering layer)를 형성하는 단계 이후에,
    상기 웨이퍼의 타면을 다이싱 시트에 테이핑하는 단계;
    상기 웨이퍼의 일면이 위를 향하도록 뒤집는 단계;
    상기 이송기판 및 상기 접착제층을 제거하는 단계; 및
    분할된 상기 복수 개의 반도체 칩을 상기 다이싱 시트로부터 탈착하여 패키징하는 단계;
    를 더 포함하는, 웨이퍼 다이싱 방법.
  10. 웨이퍼의 일면에 형성된 복수 개의 반도체 소자들 사이에 패턴을 형성하는 패터닝 모듈; 및
    상기 웨이퍼의 타면에 제1 플라즈마를 조사하여 상기 웨이퍼를 복수 개의 반도체 칩으로 분할하는 다이싱 모듈;
    을 포함하고,
    상기 패터닝 모듈은 상기 웨이퍼의 일정 깊이까지 홈을 형성하는, 웨이퍼를 다이싱하기 위한 시스템.
  11. 제10항에 있어서,
    상기 웨이퍼의 일면에 패턴을 형성하기 전에, 반도체 소자가 형성된 웨이퍼의 일면에 보호필름을 부착하는 부착 모듈; 및
    상기 보호필름을 부착한 후에, 상기 웨이퍼의 타면을 연삭하는 연삭 모듈;
    을 더 포함하는, 웨이퍼를 다이싱하기 위한 시스템.
  12. 제11항에 있어서,
    상기 웨이퍼를 복수 개의 반도체 칩으로 분할한 후에, 상기 웨이퍼의 타면에 제2 플라즈마를 조사하여 게더링 레이어(Gettering layer)를 형성하는 게더링 레이어 형성 모듈;
    을 더 포함하는, 웨이퍼를 다이싱하기 위한 시스템.
  13. 제12항에 있어서,
    상기 보호필름은,
    일면이 상기 웨이퍼의 일면에 접착되는 접착제층; 및
    상기 접착체층의 타면에 구비되고, 웨이퍼를 연삭하는 동안 발생되는 기계적 강도에 대하여 상기 웨이퍼의 일면을 보호하는 보호층;
    을 포함하고,
    상기 웨이퍼를 다이싱하기 위한 시스템은,
    상기 패터닝 모듈로부터 상기 다이싱 모듈로 상기 웨이퍼를 이송시키기 위해, 상기 보호층이 박리된 상태에서 상기 접착제층의 타면에 부착되는 이송기판;
    을 더 포함하는, 웨이퍼를 다이싱하기 위한 시스템.
  14. 제13항에 있어서,
    상기 이송기판이 투명한 경우,
    상기 웨이퍼의 타면에 게더링 레이어(Gettering layer)를 형성한 후에, 상기 이송기판의 하측에서 상기 이송기판을 향하여 UV광을 조사함으로써 상기 접착제층와 상기 웨이퍼 사이의 접착력을 약화시키고, 분할된 상기 복수 개의 반도체 칩을 상기 접착제층 및 상기 이송기판으로부터 탈착하여 패키징하는 패키징 모듈;
    을 더 포함하는, 웨이퍼를 다이싱하기 위한 시스템.
  15. 제13항에 있어서,
    상기 이송기판이 불투명한 경우,
    상기 웨이퍼의 타면에 게더링 레이어(Gettering layer)를 형성한 후에, 상기 웨이퍼의 타면에 다이싱 시트를 테이핑하고, 상기 웨이퍼의 일면이 위를 향하도록 뒤집고, 상기 이송기판 및 상기 접착제층을 제거하고 분할된 상기 복수 개의 반도체 칩을 상기 다이싱 시트로부터 탈착하여 패키징하는 패키징 모듈;
    을 더 포함하는, 웨이퍼를 다이싱하기 위한 시스템.
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