WO2018235130A1 - 表示装置およびその駆動方法 - Google Patents
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Definitions
- the present disclosure relates to a display device and a method of driving the same, and more particularly, to a display device including a display element driven by current such as an organic EL display device and a method of driving the same.
- organic EL Electro Luminescence
- a pixel circuit including an organic EL element also referred to as “organic light emitting diode” which is a self-emission display element driven by current and a driving transistor is provided. It is arranged in a matrix.
- FIG. 22 is a circuit diagram showing a connection relationship between a pixel circuit and various wirings in the organic EL display device adopting the SSD method disclosed in Patent Document 1.
- an organic EL display device (hereinafter referred to as “conventional example”) adopting this SSD method, color display with RGB three primary colors is performed.
- m ⁇ k ⁇ n pixel circuits are provided corresponding to the intersections of m ⁇ k (m, k is an integer of 2 or more) data lines and n (n is an integer of 2 or more) scan lines. It is done.
- the pixel circuit shown in FIG. 22 is configured by a pixel circuit 11r corresponding to R (red), a pixel circuit 11g corresponding to G (green), and a pixel circuit 11b corresponding to B (blue).
- the m output lines di (i 1 to m) connected to the output terminals of the data driver (not shown) respectively correspond to the m demultiplexers 41i.
- An output line di corresponding to each demultiplexer 41i is connected to three data lines Dri, Dgi, Dbi via the three selection transistors Mr, Mg, Mb included in the demultiplexer 41i.
- the selection transistors Mr, Mg, Mb are all P-channel type.
- the selection transistor Mr is turned on in response to the data selection signal ASr when the data signal corresponding to R (hereinafter referred to as “R data signal”) is to be supplied to the data line Dri.
- the selection transistor Mg is turned on in response to the data selection signal ASg when a data signal corresponding to G (hereinafter referred to as “G data signal”) is to be supplied to the data line Dgi.
- the selection transistor Mb is turned on in response to the data selection signal ASb when the data signal corresponding to B (hereinafter referred to as "B data signal”) is to be supplied to the data line Dbi.
- the data line Dri, the data line Dgi, and the data line Dbi are also referred to as voltage of data signal (hereinafter also referred to as "data voltage").
- Data capacitors Cdri, Cdgi and Cdbi for holding the data are connected respectively.
- Each pixel circuit includes one organic EL element OLED, six transistors M1 to M6, and two capacitors C1 and C2.
- the transistors M1 to M6 are all P-channel type.
- the transistor M1 is a driving transistor for controlling the current to be supplied to the organic EL element OLED.
- the transistor M2 is a writing transistor for writing the voltage (data voltage) of the data signal to the pixel circuit.
- the transistor M3 is a compensation transistor for compensating for the variation in threshold voltage of the drive transistor M1 which causes the uneven brightness.
- the transistor M4 is an initialization transistor for initializing the gate voltage Vg of the drive transistor M1.
- the transistor M5 is a power supply transistor for controlling the supply of the H level voltage ELVDD to the pixel circuit.
- the transistor M6 is a light emission control transistor for controlling the light emission period of the organic EL element OLED.
- the capacitors C1 and C2 are capacitors for holding the source-gate voltage Vgs of the drive transistor M1.
- FIG. 23 is a timing chart showing a method of driving the pixel circuit shown in FIG. From time t1 to time t2, the gate voltage Vg of the drive transistor M1 is initialized by turning on the initialization transistor M4. From time t2 to time t3, the data signal is supplied to the data line Dri, and the voltage of the data signal is held in the data capacitor Cdri. From time t3 to time t4, the data signal is supplied to the data line Dgi, and the voltage of the data signal is held in the data capacitor Cdgi. From time t4 to time t5, the data signal is supplied to the data line Dbi, and the voltage of the data signal is held in the data capacitor Cdbi.
- the write transistor M2 and the compensation transistor M3 are turned on in each pixel circuit, whereby the data voltage is driven through the write transistor M2, the drive transistor M1, and the compensation transistor M3. It is applied to the gate terminal of the transistor M1.
- the drive transistor M1 is in a diode connection state, and the gate voltage Vg of the drive transistor M1 is given by the following equation (1).
- Vg Vdata-
- Vdata is a data voltage
- Vth is a threshold voltage of the drive transistor M1, Vth ⁇ 0 for a P-channel transistor, and Vth> 0 for an N-channel transistor.
- the drive transistor M1 of the conventional example shown in FIG. 21 is a P-channel type.
- the write transistor M2 and the compensation transistor M3 are turned off, and the power supply transistor M5 and the light emission control transistor M6 are turned on. Therefore, the drive current I given by the following expression (2) is supplied to the organic EL element OLED, and the organic EL element OLED emits light according to the current value of the drive current I.
- I ( ⁇ / 2) ⁇ (Vgs ⁇ Vth) 2 (2)
- ⁇ is a constant
- Vgs represents the source-gate voltage of the drive transistor M1.
- the source-gate voltage Vgs of the drive transistor M1 is given by the following equation (3).
- Vgs (Vdata-
- ) -ELVDD Vdata + Vth-ELVDD (3)
- the following equation (4) is derived from the equations (2) and (3).
- I ⁇ / 2 ⁇ (Vdata ⁇ ELVDD) 2 (4)
- the term of the threshold voltage Vth is eliminated. Therefore, the variation of the threshold voltage Vth of the drive transistor M1 is compensated.
- the variation in the threshold voltage of the drive transistor M1 is compensated by the configuration in the pixel circuit.
- the variation of the threshold voltage Vth of the drive transistor M1 is a period in which the threshold voltage Vth is compensated by setting the drive transistor M1 in a diode connection state, that is, a scanning line selection period SCN in which the scanning signal is low level. It is conventionally known that the longer it is provided, the more it is suppressed.
- the R data signal, the G data signal, and the B data signal are sequentially supplied to the data line Dri, the data line Dgi, and the data line Dbi, respectively.
- the connection destination of the gate terminal of the writing transistor M2 is the scanning line Sj in any of the pixel circuit 11r, the pixel circuit 11g, and the pixel circuit 11b. Therefore, before any of the supply of the R data signal to the data line Dri, the supply of the G data signal to the data line Dgi, and the supply of the B data signal to the data line Dbi is started, the scanning line Sj is activated. In the selected state, there are cases where the data line Dri, the data line Dgi, and the data voltage held by the data line Dbi can not be written to the capacitor C1.
- the preceding scanning line Sj-1 (The voltage of the R data signal supplied to the data line Dri at the time of selection of “pre-scanning line Sj ⁇ 1” (hereinafter referred to as “R data voltage at the time of immediately preceding scan”) is transmitted to the capacitor C1 via the driving transistor M1. Will be written.
- the data line Dri is electrically connected to the capacitor C1 via the drive transistor M1 in the diode connection state.
- R data voltage at the current scan when the voltage of the R data signal supplied to the data line Dr when the scanning line Sj is in the selected state (hereinafter referred to as “R data voltage at the current scan”) is lower than the R data voltage at the previous scan Can not write the R data voltage at the time of the current scan into the capacitor C1.
- the R data voltage at the time of the previous scan is a voltage corresponding to a luminance close to the lowest luminance (black display)
- the selection transistor Mr in the demultiplexer 41 is selected after the scanning line Sj is selected as shown in FIG.
- the voltage corresponding to the luminance close to the lowest luminance that is, the voltage close to the maximum value during the period until it is turned on (between the change of the signal of the scanning line Sj to the L level and the change of the data selection signal ASr to the L level).
- the data is written to the capacitor C1 in the pixel circuit 11r. For this reason, when a relatively high luminance voltage, that is, a voltage Vd2 sufficiently smaller than the maximum value Vd1 is applied to the pixel circuit 11r as an R data voltage at the current scan time, the drive transistor M1 of the pixel circuit 11r is turned off.
- the voltage of the capacitor C1 (gate voltage Vg of the drive transistor M1) maintains a voltage close to the maximum value.
- the R, G, B data signals are sequentially written to the data lines Dri, Dgi, Dbi based on the SSD method, and then the scanning line Sj is selected. By providing them, they are written to the corresponding pixel circuits 11r, 11g and 11b respectively. That is, in the organic EL display device of the SSD system that performs internal compensation using diode connection as in this conventional example, data signals to one set of data signal line groups such as data lines Dri, Dgi, Dbi are sequentially It is not possible to write the gradation data (data voltage) indicated by these data signals to the pixel circuits 11r, 11g and 11b, respectively, only after the completion of the write operation.
- the data voltage can not be sufficiently charged to the capacitor C1 for data retention in the pixel circuit. If the horizontal period is shortened along with the high definition of the display image in recent years, the data writing period to the data signal line in each horizontal period and the selection period of the scanning line also become short. It becomes. In addition, when the selection period of the scanning line becomes short, it is not possible to sufficiently suppress the uneven brightness by compensating for the variation of the threshold voltage of the driving transistor in each pixel circuit.
- an SSD type display device and a driving method thereof that can sufficiently perform charging with data voltages in the pixel circuit and internal compensation even if the definition of the display image is advanced.
- a plurality of data lines for transmitting a plurality of data signals representing an image to be displayed, a plurality of scan lines intersecting the plurality of data lines, the plurality of data lines and the plurality of scan lines And a plurality of pixel circuits arranged in a matrix along the A plurality of output terminals respectively corresponding to a plurality of sets of data line groups obtained by grouping the plurality of data lines into a set of two or more predetermined number of data lines as one set, and the outputs from the respective output terminals
- a data line drive circuit that outputs a predetermined number of data signals to be transmitted by a predetermined number of data lines of a set corresponding to a terminal in a time division manner;
- a selection output circuit having a plurality of demultiplexers respectively connected to the plurality of output terminals of the data line drive circuit and corresponding to the plurality of sets of data line groups;
- a scanning line driving circuit for selectively driving the plurality of scanning lines,
- Each of the plurality of pixel circuits
- Another aspect is a plurality of data lines for transmitting a plurality of data signals representing an image to be displayed, a plurality of scan lines intersecting the plurality of data lines, the plurality of data lines and the plurality of scans
- a method of driving a display device comprising: a plurality of pixel circuits arranged in a matrix along a line, The display device is A plurality of output terminals respectively corresponding to a plurality of sets of data line groups obtained by grouping the plurality of data lines into a set of two or more predetermined number of data lines as one set, and the outputs from the respective output terminals
- a data line drive circuit that outputs a predetermined number of data signals to be transmitted by a predetermined number of data lines of a set corresponding to a terminal in a time division manner;
- a selection output circuit having a plurality of demultiplexers respectively connected to the plurality of output terminals of the data line drive circuit and corresponding to the plurality of sets of data line groups;
- a scanning line driving circuit for
- the drive transistor is diode-connected when the corresponding scan line is in the selected state, and the voltage of the corresponding data line is applied to the storage capacitor through the drive transistor.
- the driving method is From the time when the supply of the data signal output at the end of each horizontal period among the predetermined number of data signals is started and is before the time when the supply of the data signal is ended Setting a predetermined one of the two periods as a delay period; Selecting the predetermined number of data signals output in each of the horizontal periods sequentially in the horizontal period and supplying them to each of the predetermined number of data lines; Starting the selection of the scanning line corresponding to the pixel circuit which has supplied the predetermined number of data signals each time the delay period of each horizontal period ends.
- a predetermined number of data signals are sequentially selected and supplied to each of the predetermined number of data lines in each horizontal period, and a predetermined number of data signals are also provided.
- a predetermined number of data signals are also provided.
- FIG. 6 is a circuit diagram showing a connection between two pixel circuits connected to a demultiplexer and various wirings. It is a timing chart which shows the method of driving two pixel circuits in the first basic study. It is a timing chart which shows the method of driving two pixel circuits in the 2nd basic study.
- FIG. 1 is a block diagram showing an entire configuration of an organic EL display device according to a first embodiment. It is a circuit diagram which shows the structure of the demultiplexer contained in the selection output circuit of the organic electroluminescence display shown in FIG.
- FIG. 6 is a timing chart showing a method of driving two pixel circuits in the organic EL display device shown in FIG.
- FIG. 5 It is a figure which shows the relationship between the delay period calculated
- FIG. It is a figure which shows the simulation result of the 2nd basics examination performed based on the timing chart shown in FIG. More specifically, (A) shows a simulation result when the data signal changes from high level to low level, and (B) shows a simulation result when the data signal changes from low level to high level.
- FIG. It is a figure which shows the simulation result of this embodiment performed based on the timing chart shown in FIG. More specifically, (A) shows a simulation result when the data signal changes from high level to low level, and (B) shows a simulation result when the data signal changes from low level to high level.
- FIG. It is a timing chart which shows the timing which switches ON / OFF of the selection transistor of the organic EL display concerning a 1st modification of a 1st embodiment.
- FIG. 1 It is a figure which shows the relationship of the timing which switches on / off of the selection transistor of the organic electroluminescence display which concerns on the 2nd modification of 1st Embodiment, and a delay period. More specifically, (A) is a diagram showing the length of the delay period in the case of writing the data signal to the data line connected to the pixel circuit arranged closest to the demultiplexer, and (C) is a demultiplexer FIG.
- FIG. 17B is a view showing the length of the delay period in the case of writing the data signal to the data line connected to the pixel circuit disposed farthest from the pixel, and (B) is located between (A) and (C) It is a figure which shows the length of the delay period in the case of writing a data signal to the data line connected to the pixel circuit.
- FIG. 16 is a circuit diagram showing another configuration of the selection output circuit of the organic EL display device according to the third modified example of the first embodiment. More specifically, (A) is a diagram showing the length of the delay period in the case of writing the data signal to the data line connected to the pixel circuit arranged closest to the demultiplexer, and (C) is a demultiplexer FIG.
- FIG. 17B is a view showing the length of the delay period in the case of writing the data signal to the data line connected to the pixel circuit disposed farthest from the pixel, and (B) is located between (A) and (C) It is a figure which shows the length of the delay period in the case of writing a data signal to the data line connected to the pixel circuit.
- FIG. 16 is a circuit diagram showing another configuration of the selection output circuit of the organic EL display device according to the fourth modified example of the first embodiment. It is a block diagram which shows the whole structure of the organic electroluminescence display which concerns on 2nd Embodiment.
- FIG. 19 is a diagram showing a connection relationship between each selection transistor included in the selection output circuit of the organic EL display device shown in FIG. 18 and a pixel circuit.
- FIG. 19 is a circuit diagram showing a connection relationship between a pixel circuit and various wirings in the organic EL display device shown in FIG. 18.
- 20 is a timing chart showing a method of driving the three pixel circuits shown in FIG. It is a circuit diagram which shows the connection relation of the pixel circuit and various wiring in a prior art example.
- 23 is a timing chart showing a method of driving the pixel circuit shown in FIG. It is a signal waveform diagram for demonstrating the subject in the conventional organic electroluminescence display.
- the organic EL display device adopting the SSD method which includes a pixel circuit including a driving transistor or the like that is diode-connected according to a scanning signal. Since the length of a data period which is a signal supply period, the length of a scanning line selection period which is a period during which a scanning signal supplied to a scanning line is active, and the start time of those periods are studied. The result is explained as a basic study. Therefore, first, each configuration of the pixel circuit and the multiplexer will be described, and next, the driving method of the pixel circuit will be divided into the driving method of the first basic examination and the driving method of the second basic examination. Although the basic study includes the first basic study and the second basic study with different driving methods, in each basic study, the same pixel circuit and multiplexer of the organic EL display device were used.
- the transistors described below are P-channel transistors unless otherwise specified, but are not limited to P-channel transistors, and may be N-channel transistors.
- the transistor is, for example, a thin film transistor (TFT), but is not limited to the TFT.
- TFT thin film transistor
- the P-channel transistor is turned on when a low level potential is applied to the gate terminal, and is turned off when a high level potential is applied.
- FIG. 1 is a diagram showing a connection relationship between the demultiplexer 411 and two pixel circuits 11a and 11b.
- the demultiplexer includes two select transistors Ms1 and Ms2. The gate terminal of the selection transistor Ms1 is connected to the data control line ASW1, and the gate terminal of the selection transistor Ms2 is connected to the data control line ASW2.
- a data signal V is generated by time-dividing the data signal to be written to the pixel circuit 11a and the data signal to be written to the pixel circuit 11b from the data line driver (not shown) through the output line d1.
- ⁇ 1> is input to the demultiplexer 411.
- data selection signal AS1 applied to data control line ASW1 changes from H level to L level.
- the L level data selection signal AS1 is applied to the gate terminal of the selection transistor Ms1, the selection transistor Ms1 is turned on, and the data signal to be written to the pixel circuit 11a is included in the data signal V ⁇ 1>. It selects and outputs to the data line D1.
- a signal that takes either a high level or a low level such as a scanning signal and a data selection signal
- the high level is described as “H level” and the low level is “L Write “Level”.
- a low level voltage is called “low level” and a high level voltage is called “high level”.
- a pixel circuit mainly composed of a P-channel transistor is described.
- the maximum gray level is 255 gray levels or a gray level close to that (an image with a white or a gray level close to white)
- the level of the data voltage is referred to as "low level”
- the level of the data voltage of the minimum gradation 0 or a gradation close to that (black or an image having a gradation value close to black) is referred to as "high level”.
- the level of the data voltage of the minimum gradation 0 or a gradation close to that is The level of the data voltage of the maximum gray level 255 gray level or a gray level close to that (white or a gray level image close to white) is called a "high level”.
- data selection signal AS1 changes from L level to H level
- data selection signal AS2 applied to data control line ASW2 changes from H level to L level.
- the L level data selection signal AS2 is applied to the gate terminal of the selection transistor Ms2, the selection transistor Ms2 is turned on, and is a data signal to be written to the pixel circuit 11b, which is included in the data signal V ⁇ 1>.
- the scanning signal SCAN applied to the scanning line changes from H level to L level
- each data signal supplied to each data line D1, D2 is a pixel circuit 11a connected to the data line D1, D2, respectively.
- the demultiplexer 411 shown in FIG. 1 includes two select transistors Ms1 and Ms2, but may include three or more select transistors.
- FIG. 2 is a circuit diagram showing a connection relationship between two pixel circuits 11a and 11b connected to the demultiplexer and various wirings. As shown in FIG. 2, the drain terminal of the select transistor Ms1 is connected to the pixel circuit 11a via the data line D1, and the drain terminal of the select transistor Ms2 is connected to the pixel circuit 11b via the data line D2. . Since the pixel circuit 11a and the pixel circuit 11b have the same configuration, the pixel circuit 11a will be described below unless otherwise specified.
- the pixel circuit 11a includes one organic EL element OLED, seven transistors M1 to M7, and one storage capacitor Cst. More specifically, the pixel circuit 11a includes an organic EL element OLED, a drive transistor M1, a write transistor M2, a compensation transistor M3, a first initialization transistor M4, a power supply transistor M5, a light emission control transistor M6, A second initialization transistor M7 is included.
- the drive transistor M1 has a gate terminal, a first conduction terminal, and a second conduction terminal.
- the first conduction terminal of the drive transistor M1 is a conduction terminal connected to the H level power supply line ELVDD via the power supply transistor M5, and the second conduction terminal is an organic EL element OLED via the light emission control transistor M6. It is a conduction terminal connected to In the drive transistor M1, the first conduction terminal and the second conduction terminal become a source terminal and a drain terminal, respectively, or become a drain terminal and a source terminal according to the flow of carriers.
- the first conduction terminal becomes the source terminal and the second conduction terminal becomes the drain terminal.
- the scan line Sj On the substrate on which the pixel circuits 11a and 11b are formed, the scan line Sj, the previous scan line Sj-1 (also referred to as "discharge line"), the emission line Ej, the data line Di, the H level power supply line ELVDD, and the L level power supply line ELVSS and an initialization line Vini are provided.
- the gate terminal of the writing transistor M2 is connected to the scanning line Sj, the source terminal is connected to the data line Di, and the data signal supplied to the data line Di is selected as the driving transistor M1 according to the selection of the scanning line Sj.
- the first conduction terminal of the drive transistor M1 is connected to the drain terminal of the write transistor M2, and the gate terminal is connected to the node N1.
- the node N1 is a node at which the second conduction terminal of the compensation transistor M3 described later and the first terminal of the storage capacitor Cst are connected, and the voltage of the data signal (data voltage) applied to the node N1 causes the storage capacitor Cst to Is charged.
- the drive transistor M1 supplies a drive current I, which is determined in accordance with the data voltage for charging the storage capacitor Cst, to the organic EL element OLED.
- the compensation transistor M3 is provided between the gate terminal of the drive transistor M1 and the second conduction terminal.
- the gate terminal of the compensation transistor M3 is connected to the scanning line Sj.
- the compensation transistor M3 becomes conductive when the scanning line Sj becomes active, and diode-connects the drive transistor M1.
- Vn1 of the node N1 is lower than the data voltage by the absolute value
- the potential Vn1 of the node N1 is applied to the gate terminal of the drive transistor M1 as the gate voltage Vg.
- Vn1 Vdata-
- Vdata is a data voltage
- Vth is a threshold voltage of the drive transistor M1
- Vth ⁇ 0 for a P-channel transistor
- Vth> 0 for an N-channel transistor
- a P-channel transistor is used as the drive transistor M1.
- the gate terminal of the first initialization transistor M4 is connected to the previous scan line Sj-1, and is provided between the gate terminal of the drive transistor M1 and the initialization line Vini.
- the first initializing transistor M4 is turned on when the pre-scanning line Sj-1 becomes active, and the initialization potential Vini is applied to the node N to initialize the potential of the node N1.
- the initialization potential Vini is applied to the gate terminal of the drive transistor M1.
- the gate terminal of the power supply transistor M5 is connected to the emission line Ej, and is provided between the H level power supply line ELVDD and the first conduction terminal of the drive transistor M1.
- the power supply transistor M5 supplies the H level voltage ELVDD to the first conduction terminal of the drive transistor M1 according to the selection of the emission line Ej.
- the light emission control transistor M6 has a gate terminal connected to the emission line Ej, and is provided between the drive transistor M1 and the second initialization transistor M7.
- the light emission control transistor M6 electrically connects the second conduction terminal of the drive transistor M1 to the organic EL element OLED according to the selection of the emission line Ej. Thereby, a drive current whose current value is controlled by the drive transistor M1 flows from the drive transistor M1 to the organic EL element OLED.
- the gate terminal of the second initializing transistor M7 is connected to the scanning line Sj, and is provided between the anode of the organic EL element OLED and the initializing line Vini.
- the second initializing transistor M7 applies an initializing signal DIS to the anode of the organic EL element OLED to initialize the potential of the anode.
- the first terminal of storage capacitor Cst is connected to node N1, and the second terminal is connected to H level power supply line ELVDD.
- the storage capacitor Cst holds the potential of the node N1 when the compensation transistor M3 and the first initialization transistor M4 are off.
- the anode (one end of the organic EL element OLED) is connected to the second conduction terminal of the drive transistor M1 via the light emission control transistor M6, and the cathode (the other end of the organic EL element OLED) is an L level power supply It is connected to the line ELVSS, and when the drive current supplied from the drive transistor M1 flows, it emits light with a luminance according to the current value.
- the operation of the pixel circuit 11b is also the same as the operation of the pixel circuit 11a, and thus the description thereof is omitted.
- FIG. 3 is a timing chart showing a method of driving the pixel circuit 11a and the pixel circuit 11b in the first basic study.
- first data period DT1 a period during which a data signal is supplied to the data line D1 connected to the pixel circuit 11a in the circuit diagram shown in FIG. 2
- second data period DT2 a scanning line selection period SCN for writing the data signal supplied to the data line D2 to the pixel circuit 11b is set.
- the initialization period PSCN provided in the previous horizontal period (referred to as "first horizontal period 1Ha") of the two one horizontal periods (1H) described in the timing chart shown in FIG.
- second horizontal period 1Hb it is a period for initializing the potential of the node of the pixel circuit to which the data signal is to be written, and also a scanning line selection period for writing the data signal in the previous scanning.
- the initialization signal DIS (also referred to as a "discharge signal”) supplied to the previous scan line Sj-1 of the pixel circuit 11a and the pixel circuit 11b changes from H level to L level. . Therefore, the first initialization transistor M4 is turned on, and the initialization signal DIS is supplied from the initialization line Vini to the node N1 via the first initialization transistor M4 and is supplied to the gate terminal of the drive transistor M1.
- the potential of the node N1 of the pixel circuit 11a is initialized, and the data voltage written in the scanning line selection period of the previous scan is lowered to the initializing potential Vini lower than the low level.
- the potential of the node N2 of the pixel circuit 11b also drops from the data voltage written in the previous scan to the initializing potential Vini lower than the low level.
- the initialization signal DIS supplied to the previous scanning line Sj-1 is a scanning signal supplied to the scanning line at the time of the last scanning.
- the initialization signal DIS changes from the L level to the H level, and the first initialization transistor M4 is turned off.
- the scanning signal SCAN supplied to the scanning line Sj changes from H level to L level, and maintains L level until time t7.
- the write transistor M2 and the compensation transistor M3 are turned on from time t3 to time t7.
- the data selection signal AS1 supplied to the data control line ASW1 changes from H level to L level, the selection transistor Ms1 is turned on, and a data signal to be written to the pixel circuit 11a is supplied to the data line D1.
- the data signal supplied to the data line D1 is the writing transistor M2, the driving transistor M1, and the compensating transistor.
- the node N1 is provided via M3.
- the potential of the node N1 of the pixel circuit 11a rises from the initialization potential Vini to the potential Vn1 represented by the above equation (5) in a period from time t3 to time t7 when the scanning line selection period SCN ends.
- the data line D2 of the pixel circuit 11b holds the data signal written at the time of the previous scanning.
- the data signal held in the data line D2 is written to the node N2 of the initialized pixel circuit 11b.
- the data selection signal AS1 supplied to the data control line ASW1 changes from L level to H level, and the selection transistor Ms1 is turned off.
- a data signal to be written to the pixel circuit 11b is applied from the data line driver to the demultiplexer 411. Further, the data selection signal AS2 supplied to the data control line ASW2 changes from the H level to the L level, the selection transistor Ms2 is turned on, and the data signal to be written to the pixel circuit 11b is from time t5 to time t6. During the second data period DT2, the output line d1 is supplied to the data line D2 via the selection transistor Ms2.
- the scanning signal SCAN maintains the L level continuously from time t3
- the writing transistor M2 and the compensating transistor M3 of the pixel circuit 11b are still in the on state.
- the potential of the node N2 of the pixel circuit 11b rises from the initialization potential Vini. Therefore, when the potential of the data signal to be written to the pixel circuit 11b is higher than the potential already written, the data signal is written to the node N2 by the difference in the period from time t5 to time t6. If the potential is lower than the potential being written, the data signal is not written to node N2, as described later.
- the data selection signal AS2 changes from the L level to the H level, and the selection transistor Ms2 is turned off.
- the second data period DT2 ends.
- the scanning signal SCAN changes from the L level to the H level, and the second horizontal period 1Hb ends.
- the data signals supplied to the data line D1 and the data line D2 are held in the data line D1 and the data line D2 respectively until a new data signal to be written in the next scan is supplied.
- the data signal held in the data line D2 is a high level (a level at which an image of black or a gradation close to black is displayed)
- the high level data signal is written to the node N2.
- the voltage of the gate terminal of the drive transistor M1 becomes high level, and the drive transistor M1 is turned off.
- the data signal supplied to the data line D2 in the second data period DT2 from the time t5 to the time t6 which is the remaining period of the scanning line selection period SCN is a low level data signal (white or a gradation close to white
- the write transistor M2 is turned on and the low level data signal is supplied from the data line D2 to the first conductive terminal of the drive transistor M1
- the write transistor M2 is turned on. Since the voltage at the gate terminal remains high, the drive transistor M1 remains off.
- the low level data signal supplied to the data line D2 can not be written to the node N2, an image according to the data signal can not be displayed.
- the data signal is written from the data line D1 to the pixel circuit 11a at the same time as the scan signal SCAN changes from H level to L level, and the threshold voltage of the drive transistor M1 is compensated.
- the write & threshold compensation period (hereinafter also referred to as "compensation period") also starts at time t3.
- the compensation period of the pixel circuit 11b starts at time t5.
- the scan signal SCAN maintains the L level until time t7. Therefore, the compensation period of the pixel circuit 11a is a period from time t3 to time t7, and is longer than the period from time t5 to time t7, which is the compensation period of the pixel circuit 11b. As a result, the data voltage written to the node N1 of the pixel circuit 11a may reach a predetermined level, but the data voltage written to the node N2 of the pixel circuit 11b may not reach a predetermined level. In this case, since the current values of the drive current of the pixel circuit 11a and the drive current of the pixel circuit 11b are different, uneven brightness occurs between the adjacent pixel circuits.
- FIG. 4 is a timing chart showing a method of driving the pixel circuit 11a and the pixel circuit 11b in the second basic study. Since the timing chart shown in FIG. 4 has many parts in common with the timing chart shown in FIG. 3, the description of the common parts will be omitted, and different parts will be described.
- the scanning signal SCAN supplied to the scanning line changes from the H level to the L level, and the L level is maintained until the time t7. Therefore, the scanning signal SCAN maintains the L level from time t3 when the first data period DT1 starts to time t7 later than time t6 when the second data period DT2 ends.
- the scanning line selection period SCN when the scanning signal SCAN changes from H level to L level at time t7, the writing transistor M2 and the compensating transistor M3 of the pixel circuit 11a are turned on.
- the data signal held in the data line D1 is written to the node N1 via the write transistor M2, the drive transistor M1, and the compensation transistor M3.
- the potential of the node N1 starts to rise from the initialization potential Vini at time t7 and rises until time t8.
- the data signal held in the data line D2 is written to the node N2 via the write transistor M2, the drive transistor M1, and the compensation transistor M3.
- the potential of the node N2 starts to rise from the initialization potential Vini at time t7, and rises until time t8.
- the data signal to be written to the pixel circuit 11a is written from the data line D1 to the node N1 of the pixel circuit 11a and is simultaneously written to the pixel circuit 11b.
- a to-be-data signal is written from the data line D2 to the node N2 of the pixel circuit 11b.
- the driving method described in the second basic study has the following problems.
- a first data period DT1 for supplying a data signal to be written to the pixel circuit 11a to the data line D1 a second data period DT2 for supplying a data signal to be written to the pixel circuit 11b to the data line D2
- the scanning line selection periods SCN for writing data signals from the data line D1 and the data line D2 to the pixel circuit 11a and the pixel circuit 11b are set so as not to overlap each other.
- the length of the second horizontal period 1Hb is determined by the resolution (the number of scanning lines) of the display device.
- the first data period DT1, the second data period DT2, and the scanning line selection period SCN Subject to the restriction that it must be within 1 Hb. Therefore, when the scanning line selection period SCN is lengthened, the first and second data periods DT1 and DT2 become short.
- the first and second data periods DT1 and DT2 may end before the voltage of the data lines D1 and D2 reaches a desired data voltage to be originally written. In this case, since charging of the data lines D1 and D2 is insufficient, data voltages having a voltage value lower than the data voltage to be originally written are written to the nodes N1 and N2 of the pixel circuits 11a and 11b, respectively.
- the scanning line selection period SCN is shortened, the first and second data periods DT1 and DT2 can be lengthened, so that insufficient charging of the data lines D1 and D2 is resolved.
- the scanning line selection period SCN in which the data signals supplied to the data lines D1 and D2 are respectively written to the nodes N1 and N2 of the pixel circuit 11a and the pixel circuit 11b is shortened. Therefore, a data voltage having a voltage value lower than that of the data voltage to be originally written is written to each of the nodes N1 and N2.
- the scanning line selection period SCN is also a compensation period for compensating for variations in the threshold voltage Vth of the drive transistor M1, if the scanning line selection period SCN becomes short, the compensation period can not be sufficiently secured. Control is inadequate.
- the driving methods examined in the first basic examination and the second basic examination respectively have problems. Therefore, embodiments that can solve these problems will be described below.
- FIG. 5 is a block diagram showing the entire configuration of the organic EL display device according to the first embodiment.
- the organic EL display device is an active matrix display device capable of color display with three primary colors of RGB.
- the organic EL display device includes a display unit 10, a display control circuit 20, a data line driver 30, a selection output circuit 40, a scanning line driver 50, and an emission line driver 60.
- the organic EL display device is a display device adopting an SSD method of supplying data signals from the data line driver 30 to each data line through the selection output circuit 40.
- the data line driver 30 realizes a data line drive circuit
- the scan line driver 50 realizes a scanning line drive circuit.
- m ⁇ 2 (m is an integer of 2 or more) data lines are arranged. More specifically, data lines Dr1 to Dr (2m / 3), data lines Dg1 to Dg (2m / 3), and data lines Db1 to Db (2m / 3) are arranged, and are orthogonal to these data lines. n scan lines S1 to Sn are arranged.
- pixel circuits 11r, 11g, and 11b are provided at each intersection of each data line and each scanning line. More specifically, (2/3) m ⁇ n pixel circuits corresponding to the intersections of (2 m / 3) data lines Dr1 to Dr (2 m / 3) and n scanning lines S1 to Sn.
- the display unit 10 is provided with a total of 2 ⁇ m ⁇ n pixel circuits.
- emission lines E1 to En as n control lines are disposed in parallel with the n scanning lines S1 to Sn.
- the data lines Dr1 to Dr (2m / 3), Dg1 to Dg (2m / 3), and Db1 to Db (2m / 3) are connected to the selection output circuit 40.
- the n scanning lines S1 to Sn are connected to the scanning line driver 50.
- the n emission lines E1 to En are connected to the emission line driver 60.
- a power supply line common to the pixel circuits 11r, 11g, and 11b is disposed. More specifically, a power supply line (hereinafter referred to as "H level power supply line” for supplying an H level voltage ELVDD for driving an organic EL element described later (also referred to as “display element driven by current”)
- the power supply line which supplies the L level voltage ELVSS for driving the organic EL elements as well as the voltage (hereinafter referred to as “L level power supply line” and the same expression ELVSS as the L level voltage) supplies the L level voltage ELVSS for driving the organic EL element. It is arranged.
- an initialization line (represented by a symbol Vini similar to the initialization potential) for supplying an initialization potential Vini for the later-described initialization operation is disposed. These potentials are supplied from a power supply circuit (not shown).
- the first power supply line is realized by the H level power supply line ELVDD
- the second power supply line is realized by the L level power supply line ELVSS.
- the 2m / 3 data capacitors Cdr1 to Cdr (2m / 3) are connected to the 2m / 3 data lines Dr1 to Dr (2m / 3), respectively.
- the 2m / 3 data capacitors Cdg1 to Cdg (2m / 3) are connected to the 2m / 3 data lines Dg1 to Dg (2m / 3), respectively.
- the 2m / 3 data capacitors Cdb1 to Cdb (2m / 3) are connected to the 2m / 3 data lines Db1 to Db (2m / 3), respectively.
- one end (the side to which the data line is not connected) of each data capacitor is grounded, for example, the present invention is not limited to this.
- the data capacitors Cdr1 to Cdr (2m / 3), the data capacitors Cdg1 to Cdg (2m / 3), and the data capacitors Cdb1 to Cdb (2m / 3) may be collectively referred to as data capacity elements. Although one end (the side to which the data line is not connected) of each data capacitor is grounded, for example, the present invention is not limited to this. Also, the data capacitor may be configured by the data capacitor and the parasitic capacitance of the data line, or may be configured by only the parasitic capacitance of the data line. Thus, the data capacitive element herein includes at least parasitic capacitance.
- the display control circuit 20 outputs various control signals to the data line driver 30, the selection output circuit 40, the scanning line driver 50, and the emission line driver 60. More specifically, the display control circuit 20 outputs the data start pulse DSP, the data clock DCK, the display data DA, and the latch pulse LP to the data line driver 30.
- the display data DA includes R data, G data, and B data.
- the display control circuit 20 also outputs data selection signals AS 1 and AS 2 to the selection output circuit 40.
- the display control circuit 20 also outputs a scan start pulse SSP and a scan clock SCK to the scan line driver 50.
- the display control circuit 20 further outputs an emission start pulse ESP and an emission clock ECK to the emission line driver 60.
- the data line driver 30 includes an m-bit shift register, a sampling circuit, a latch circuit, m D / A converters, etc. (not shown).
- the shift register has m bistable circuits connected to one another in series, transfers the data start pulse DSP supplied to the first stage in synchronization with the data clock DCK, and outputs sampling pulses from each stage.
- Display data DA is supplied to the sampling circuit in synchronization with the output timing of the sampling pulse.
- the sampling circuit stores the display data DA in accordance with the sampling pulse.
- the display control circuit 20 outputs a latch pulse LP to the latch circuit.
- the latch circuit holds the display data DA stored in the sampling circuit.
- the D / A converter is provided corresponding to m output lines d1 to dm connected to m output terminals (not shown) of data line driver 30, and the display data held by the latch circuit
- the DA is converted into a data signal which is an analog voltage signal, and the obtained data signal is supplied to the output lines d1 to dm.
- the display device performs color display with the three primary colors of RGB and adopts the SSD method. Therefore, the R data signal, the G data signal, and the B data signal are time-shared and output to each output line. It is output.
- the selection output circuit 40 includes m demultiplexers 411 to 41m.
- the input end of the demultiplexer 411 is connected to one output line d1.
- the demultiplexer 411 has two outputs, and each output is connected to the data line Dr1 and the data line Dg1, respectively.
- the operation of the demultiplexer 411 is controlled by the data selection signal AS1 and the data selection signal AS2, and the R data signal and the G data signal supplied in a time division manner are transmitted from the two output terminals to the data line Dr1 and the data line Dg1. Each will be supplied.
- the demultiplexer 412 is controlled by the data selection signal AS1 and the data selection signal AS2, and the B data signal and R data signal supplied in a time division manner are supplied from the two output terminals to the data line Db1 and the data line Dr2. Are supplied separately.
- the number of output lines connected to the data line driver 30 can be reduced as compared with the case where it is not adopted. For example, in the above case, the number of output lines is 2 m It can be reduced from books to m.
- the scanning line driver 50 drives n scanning lines S1 to Sn. More specifically, the scan line driver 50 includes shift registers and buffers not shown. The shift register sequentially transfers the scan start pulse SSP in synchronization with the scan clock SCK. The scanning signals which are the outputs from the respective stages of the shift register are sequentially supplied to the corresponding scanning lines S1 to Sn via the buffer. Pixels formed of 2m pixel circuits connected to the scanning line Sj are collectively selected by the active (L level in this embodiment) scanning signal.
- the emission line driver 60 drives n emission lines E1 to En. More specifically, the emission line driver 60 includes shift registers and buffers not shown. The shift register sequentially transfers the emission start pulse ESP in synchronization with the emission clock ECK. The emission signal output from each stage of the shift register is supplied to the corresponding emission line Ej via the buffer.
- the scanning line driver 50 is disposed on one end side (the left side of the display unit 10 shown in FIG. 5) of the display unit 10, and the emission line driver 60 is on the other end side of the display unit 10 (FIG. 5)
- the organic EL display device disposed on the right side of the display unit 10 shown is shown.
- the present invention is not limited to this.
- a both-side input structure in which the scanning line driver 50 and the emission line driver 60 are disposed on both sides of the display unit 10 may be employed.
- the “predetermined number of data lines” refers to two data lines selected from the RGB data lines Dr, Dg, Db
- the “predetermined number of data signals” refers to each of RGB It refers to two data signals selected from data signals.
- FIG. 6 is a circuit diagram showing a configuration of part of demultiplexers 411 to 413 included in the selection output circuit 40 of the organic EL display device shown in FIG.
- the demultiplexers 411 to 413 are provided between the output lines d1 to d3 extending from the data line driver 30 and the data lines Dr1 to Db2.
- data signal V ⁇ 1> including time-divided data signal R ⁇ 1> and data signal G ⁇ 1> from data line driver (not shown) is applied to demultiplexer 411 and time-divided data signal
- Data signal V ⁇ 2> including B ⁇ 1> and data signal R ⁇ 2> is applied to demultiplexer 412, and data signal V ⁇ 2> including time-divided data signal G ⁇ 2> and data signal B ⁇ 2>.
- 3> is given to the multiplexer will be described.
- the demultiplexer 411 includes a selection transistor Mr1 and a selection transistor Mg1
- the demultiplexer 412 includes a selection transistor Mb1 and a selection transistor Mr2
- the demultiplexer 413 includes a selection transistor Mg2 and a selection transistor.
- Mb2 select transistor Mr1 selects data signal R ⁇ 1> from data signal V ⁇ 1>.
- Select transistor Mb1 selects data signal B ⁇ 1> from data signal V ⁇ 2> and outputs it to data line Db1, and select transistor Mg2 selects data signal V ⁇ 3> from data signal V ⁇ 3>.
- the signal G ⁇ 2> is selected and output to the data line Dg2.
- the selection transistor Mg1 receives the data signal G ⁇ 1 from the data signal V ⁇ 1>. Is selected and output to the data line Dg1, and the selection transistor Mr2 selects the data signal R ⁇ 2> from the data signal V ⁇ 2> and is output to the data line Dr2.
- the selection transistor Mb2 outputs the data signal V ⁇ Data signal B ⁇ 2> is selected from 3> and output to data line Db2.
- the demultiplexer 411 outputs the data signal R ⁇ 1> to the data line Dr1 and outputs the data signal G ⁇ 1> to the data line Dg1.
- the demultiplexer 412 outputs the data signal B ⁇ 1> to the data line Db1, and outputs the data signal R ⁇ 2> to the data line Dr2.
- the demultiplexer 413 outputs the data signal G ⁇ 2> to the data line Dg2, and outputs the data signal B ⁇ 2> to the data line Db2.
- the configuration of the pixel circuits 11r, 11g, and 11b connected to the demultiplexers 411 to 413, respectively, is the same as the configuration of the pixel circuits 11a and 11b shown in FIG.
- FIG. 7 is a timing chart showing a method of driving the pixel circuit 11a and the pixel circuit 11b shown in FIG.
- the start time of the scanning line selection period SCN is at least partially overlapped with the second data period DT2 and is later than the start time of the second data period DT2.
- the first horizontal period 1Ha including the initialization period PSCN shown in FIG. 7 is the same as the first horizontal period 1Ha shown in FIG.
- the data selection signal AS1 supplied to the data control line ASW1 changes from H level to L level at time t3.
- the first data period DT1 starts, and a data signal to be written to the pixel circuit 11a is supplied to the data line D1.
- the data selection signal AS1 supplied to the data control line ASW1 changes from L level to H level, the selection transistor Ms1 is turned off, and the first data period DT1 ends.
- the potential of the data line D1 becomes a level corresponding to the supplied data signal.
- the data signal supplied to the data line D1 is held until a new data signal is supplied to the data line D1 in the next scan.
- the data selection signal AS2 supplied to the data control line ASW2 changes from H level to L level.
- the second data period DT2 starts, and a data signal to be written to the pixel circuit 11b is supplied to the data line D2.
- the scanning signal SCAN changes from the H level to the L level
- the scanning line selection period SCN starts, and the data writing to write the data signal written to the data line D1 to the node N1 of the pixel circuit 11a is started.
- Data writing is started to write the data signal written to the data line D2 to the node N2 of the pixel circuit 11b.
- a period DL (hereinafter referred to as “delay period DL”) from the start time t5 of the second data period DT2 to the start time t6 of the scanning line selection period SCN will be described later.
- the data selection signal AS2 changes from the L level to the H level, and the selection transistor Ms2 is turned off.
- the second data period DT2 ends.
- the potential of the data line D2 is a potential corresponding to the supplied data signal.
- the data signal supplied to the data line D2 is held on the data line D2 until a new data signal is supplied to the data line D2 at the time of the next scan.
- the scanning signal SCAN changes from H level to L level at time t8, and the scanning line selection period SCN ends.
- the potentials of the node N1 of the pixel circuit 11a and the node N2 of the pixel circuit 11b become the potentials represented by the above equation (5), respectively.
- storage capacitors Cst of the pixel circuit 11a and the pixel circuit 11b Are respectively charged and applied to the gate terminal of each drive transistor M1.
- the power supply transistor M5 is turned on, an H level voltage is applied from the H level power supply line ELVDD to the source terminals of the drive transistors M1 of the pixel circuits 11a and 11b, and the drive transistor M1 is turned on.
- the drive transistor M1 supplies a drive current corresponding to the data voltage to the organic EL element OLED.
- each of the pixel circuits 11a and 11b emits light at a luminance corresponding to the data signal.
- the data signal written to the data line D1 in the first data period DT1 is referred to as a "first data signal”
- the data signal written to the data line D2 in the second data period DT2 is referred to as a "second data signal”.
- first data signal the data signal written to the data line D1 in the first data period DT1
- second data signal the data signal written to the data line D2 in the second data period DT2
- the time when the scanning line selection period SCN ends may end simultaneously with the time t6 when the second data period DT2 ends, or may end earlier than the time t6.
- the data voltage supplied to the data line D2 is not lower than the data voltage to be originally written when the second data period DT2 ends simultaneously with or earlier than time t6 when the second data period DT2 ends. There is a need to.
- each of the first and second data periods DT1 and DT2 shown in FIG. 7 is 1.93 to 2.75 ⁇ s, and the first and second data periods DT1 and DT2 in the case of the first basic study (for example, , Slightly shorter than 2.94 ⁇ s). However, it is considerably longer than the first and second data periods DT1 and DT2 (for example, 1.44 ⁇ s) in the second basic study.
- the first to third adjustment periods are provided as the periods until the waveform blunting of the signals is resolved when each signal changes from H level to L level or L level to H level, In FIG. 7, for example, it is set to 0.4 to 1.5 ⁇ s.
- the first problem of the first basic study described above in the diode-connected pixel circuit, the driving transistor is not turned on when the data voltage changes from high level to low level
- the same problem as the problem that desired data can not be written may occur. Therefore, when the data voltage changes from the high level to the low level, the delay period DL required for the potential of the node N2 of the pixel circuit 11b to reach a desired potential is determined.
- FIG. 8 is a diagram showing the relationship between the delay period DL obtained by simulation and the data voltage written to the node N2 of the pixel circuit 11b. In the simulation, 10 node potentials were obtained by changing the delay period from ⁇ 0.6 ⁇ s to 1.4 ⁇ s by 0.2 ⁇ s, but in FIG. The potentials were noted.
- a high level data voltage (about 1.8 V) is written to the data line in the scanning line selection period immediately before, and the potential of the node of the pixel circuit is initialized in the initialization period. It drops to a level lower than the level (about -1.8 V). After that, the data voltage starts to change from high level to low level.
- the scan signal SCAN changes from the H level to the L level after the delay period DL has elapsed, a low level data signal is written to the node of the pixel circuit, and the potential of the node rises.
- the scan signal SCAN changes from low level to high level
- the data voltage is not written from the data line, but the potential of the node further rises without convergence, and further converges to a constant potential after a predetermined time has elapsed. Do. Therefore, using the time when the potential of the node converges to a constant potential as an evaluation reference point, the potential at that time is determined for each delay period DL.
- the delay period DL is too short, the potential of the node does not fall to the desired low level potential, while the longer the delay period DL, the potential of the node decreases, and the delay period DL becomes about 0.4 ⁇ s or less. For example, it was found that the potential of the node was about 0.5 V or less, which is the target value.
- the simulation results show that the delay period DL needs to be at least about 0.4 ⁇ s or more.
- FIG. 9 is a diagram showing the relationship between the potential of the node N2 and the delay period DL at the evaluation reference point of FIG.
- the line connecting the converged potentials of the node N2 is a straight line.
- the slope of this straight line changes rapidly around delay time DL of 0.4 ⁇ s, and the slope of the delay period DL longer than about 0.4 ⁇ s is slower than the slope of a period shorter than about 0.4 ⁇ s. become. From this, while the delay period DL is shorter than about 0.4 ⁇ s, the potential of the node N2 does not decrease to the target value, but setting the potential to at least about 0.4 ⁇ s or more reduces the potential of the node N2 to almost the target value. It turned out that it was possible.
- each pixel circuit can emit light with luminance according to the data signal.
- the delay period DL is equal to or more than the lower limit value represented by the following expression (6) from the timing chart of FIG. 1H-SCN-A1-A2-TVD (max) ⁇ DL (6)
- TVD is a video settling time that represents the time from the change of the input data signal to reaching the target tolerance, and in equation (6), it corresponds to the data signal.
- the video settling time TVD must be at a maximum value in order to reliably write the data voltage to each pixel circuit.
- the video settling time TVD is determined from a time constant (CR) represented by the resistance component R and the capacitance component C of the data line, and more specifically, is determined by, for example, the following equation (7).
- TVD 4.6 CR ... (7) Since the first data period DT1 needs to be at least the same period as TVD (max) which is the maximum value of the video settling time TVD, in the present specification, it is assumed that DT1 TV TVD (max).
- the panel is an FHD panel and the driving method is a method (2De-Mux method) in which each data signal generated by the data line driver is demultiplexed and supplied to two data lines
- the range of TVD determined by) is as follows. 1.93 ⁇ s ⁇ TVD ⁇ 2.75 ⁇ s
- the delay period DL is expressed by the following equation (9) from the equation (6).
- the upper limit value of the delay period DL is obtained by the following equation (10). 1H-SCN (min) -A1-A2-TVD (max) DL DL (10)
- the scanning line selection period SCN may be a period in which a data voltage can be written to at least each pixel circuit 11a connected to the data line D1 and a data voltage can be written to each pixel circuit 11b connected to the data line D2. Therefore, since the scanning line selection period SCN can be shortened to the shortest period necessary to write the data voltage to each pixel circuit, the upper limit value of the delay period is the lower limit value of the scanning line selection period SCN (SCAN It depends on (min)).
- equation (12) representing the upper limit value of the delay period DL considering the waveform blunting period TVDscan (max) is as in the following equation (11).
- equation (12) representing the upper limit value of the delay period is given by the following equation (12).
- the waveform blunting period TVDscan (max) may be included in the delay period DL.
- the upper limit value and the lower limit value of the delay period are expressed by Equations (6) and (10), respectively.
- the waveform blunting period TVDscan (max) is represented as being included in the delay period DL.
- the conditions assumed in performing the simulation are as follows.
- the display panel is assumed to be an FHD panel.
- Each demultiplexer includes two selection transistors (2DeMux), and the low level data voltage is 3.5 V and the high level data voltage is 6.5 V.
- FIG. 10 is a plan view showing the configuration of the organic EL display device including the display unit 10.
- a display unit 10 a plurality of data lines disposed in the display unit 10, a selection output circuit 40, and a data line driver 30 are described, and in the display unit 10, pixels for which simulation is performed The position of the circuit is shown.
- point A is the position of the center lower end of the display unit 10 closest to the selection output circuit 40
- point B is a corner of the display unit 10 farthest from the selection output circuit 40 (in FIG. Corner).
- pixel circuit Pa1 and pixel circuit Pa2 two pixel circuits adjacent at point A are denoted as pixel circuit Pa1 and pixel circuit Pa2, respectively, and two pixel circuits adjacent at point B are pixel circuit Pb1 and pixel circuit Pb2, respectively. It represents.
- the simulation writes a high level data signal to the data line D1 in the first data period DT1 and writes a low level data signal to the data line D2 in the second data period DT2, and the data line D1 in the first data period DT1.
- the case where the high-level data signal is written to the data line D2 in the second data period DT2 is performed in combination.
- the evaluation by simulation is performed on the degree of uneven brightness due to the current value of the drive current flowing through the organic EL element OLED of each pixel circuit, the variation of the current value in the plane of the display unit 10, and the variation of the current value of the adjacent pixel circuit.
- FIG. 11 is a diagram showing a simulation result of the first basic study performed based on the timing chart shown in FIG. More specifically, FIG. 11A is a diagram showing a simulation result when the data signal changes from high level to low level in the pixel circuits Pa1 and Pb1 and the pixel circuits Pa2 and Pb2 in the first basic study.
- FIG. 11B is a diagram showing a simulation result in the case where the data signal changes from low level to high level in the pixel circuits Pa1 and Pb1 and the pixel circuits Pa2 and Pb2 in the first basic study.
- the data selection signal AS1 changes from the H level to the L level, and the data voltage DATA1 of the data line Da1 decreases from the high level toward the desired low level.
- the desired low level data voltage DATA1 is supplied to the data lines Da1 and Db1.
- the data selection signal AS1 changes from L level to H level, and the selection transistor Ms1 is turned off, and thereafter the desired low level data voltage DATA1 is held on the data lines Da1 and Db1.
- the node of the pixel circuit Pa1 has a desired low level data voltage DATA1 written to the data line Da1 connected to the pixel circuit Pa1 in a period from time t3 to time t7 when the scanning signal SCAN becomes L level.
- the storage capacitor Cst connected to N1 is charged and applied to the gate terminal of the drive transistor M1 of the pixel circuit Pa1. Thereafter, when a high level voltage is applied from the H level power supply line ELVDD to the first conductive terminal of the drive transistor M1 via the power supply transistor M5, the drive transistor M1 is turned on, and the desired low level data voltage DATA1 is obtained. A current corresponding to the current flows to the organic EL element OLED.
- a current corresponding to the desired low level data voltage DATA1 flows from the drive transistor M1 to the organic EL element OLED.
- the pixel circuits Pa1 and Pb1 emit light at luminances corresponding to the data voltages DATA1 and DATA2, respectively.
- the data voltage DATA2 of high level is supplied to the data line Da2 connected to the pixel circuit Pa2 in the second data period before the second data period DT2.
- the selection transistor Ms2 is turned on, and the data voltage DATA2 of the data line Da2 decreases from the high level toward the desired low level.
- scan signal SCAN is at L level from time t3 to time t7, node N2 of pixel circuit Pa2 is at data voltage DATA2 of high level held on data line Da2 in the period from time t3 to time t5.
- Each storage capacitor Cst connected to each is charged and applied to the gate terminal of each drive transistor M1. Even if a high level voltage is applied from the H level power supply line ELVDD to the first conductive terminal of the drive transistor M1 via the power supply transistor M5, a higher level voltage is applied to the gate terminal.
- the drive transistor M1 of the circuit Pa2 is turned off. Furthermore, at time t5, even if data selection signal AS2 changes from the H level to the L level and data voltage DATA2 supplied to data line Da2 decreases from the high level toward the desired low level, drive transistor M1 continues to operate. The off state is continued, and the potential of the node N2 maintains the high level.
- each storage capacitor Cst of the pixel circuit Pa2 can not be charged with the desired low level data voltage DATA2.
- the potential of each node N2 maintains the high level, the current according to the desired data voltage DATA2 does not flow to the organic EL element OLED, and the pixel circuit Pa2 does not emit light.
- each storage capacitor Cst of the pixel circuit Pb2 can not be charged with the desired low level data voltage DATA2.
- the potential of each node N2 maintains the high level, the current according to the desired data voltage DATA2 does not flow to the organic EL element OLED, and the pixel circuit Pb2 also does not emit light.
- the simulation result of FIG. 11A is also a result reflecting the problem in the operation described above, and in the pixel circuits Pa1 and Pb1, a drive current according to the data voltage DATA1 flows, but the pixel circuits Pa2 and Pb2 Indicates that no drive current is flowing.
- the node of the pixel circuit Pa1 has a desired high level data voltage DATA1 written to the data line Da1 connected to the pixel circuit Pa1 during a period from time t3 to time t7 when the scanning signal SCAN goes L level.
- the storage capacitor Cst connected to N1 is charged and applied to the gate terminal of the drive transistor M1 of the pixel circuit Pa1.
- the drive transistor M1 is turned on, and the desired high level data voltage DATA1 is obtained.
- a current corresponding to the current flows to the organic EL element OLED.
- a current according to the desired high level data voltage DATA1 flows from the drive transistor M1 to the organic EL element OLED.
- each of the pixel circuits Pa1 and Pb1 emits light at a desired luminance.
- the data line Da2 has a low level data signal connected to the pixel circuit Pa2 in the second data period before the second data period DT2, and the data line Db2 connected to the pixel circuit Pb2. It is supplied to At time t5, the data selection signal AS2 changes from the H level to the L level, and the data voltage DATA2 rises from the low level to the desired high level. Thereby, the desired high level data voltage DATA2 is supplied to the data lines Da2 and Db2. At time t6, the data selection signal AS2 changes from the L level to the H level, and the selection transistor Ms2 is turned off, and thereafter the desired high level data voltage DATA2 is held on the data lines Da2 and Db2.
- the node of the pixel circuit Pa2 has a desired high level data voltage DATA2 written to the data line Da2 connected to the pixel circuit Pa2 during a period from time t3 to time t7 when the scanning signal SCAN goes L level.
- the storage capacitor Cst connected to N2 is charged and applied to the gate terminal of the drive transistor M1 of the pixel circuit Pb2. Thereafter, when a high level voltage is applied from the H level power supply line ELVDD to the first conductive terminal of the drive transistor M1 through the power supply transistor M5, the drive transistor M1 is turned on, and the desired high level data voltage DATA2 is obtained. A current corresponding to the current flows to the organic EL element OLED.
- a current according to the desired high level data voltage DATA2 flows from the drive transistor M1 to the organic EL element OLED.
- each of the pixel circuits Pa2 and Pb2 emits light at a desired luminance.
- the simulation result of FIG. 11B is also a result reflecting the problem of the above operation, and a drive current according to the data voltage DATA1 flows in the pixel circuits Pa1 and Pb1, and a data voltage is generated in the pixel circuits Pa2 and Pb2.
- a drive current according to DATA2 flows.
- the compensation period of pixel circuits Pa1 and Pb1 is a period from time t3 to time t7 and is longer than the compensation period of pixel circuits Pa2 and Pb2 which is a period from time t5 to time t7, the potential of node N1 is increased. A desired potential can be approached more than the potential of the node N2.
- FIG. 12 is a diagram showing a simulation result of the second basic study performed based on the timing chart shown in FIG. More specifically, FIG. 12A is a diagram showing a simulation result in the case where the data signal changes from high level to low level in the pixel circuits Pa1 and Pb1 and the pixel circuits Pa2 and Pb2 in the second basic study.
- FIG. 12B is a diagram showing simulation results in the case where the data signal changes from low level to high level in the pixel circuits Pa1 and Pb1 and the pixel circuits Pa2 and Pb2 in the second basic study.
- a high level data signal is connected to the pixel circuit Pa1 in the first data period immediately before the first data period DT1. It is supplied.
- the data selection signal AS1 changes from the H level to the L level, and the data voltage DATA1 of the data line Da1 decreases from the high level toward the desired low level.
- the desired low level data voltage DATA1 is supplied to the data lines Da1 and Db1.
- the data selection signal AS1 changes from the L level to the H level, and the selection transistor Ms1 is turned off, and thereafter the data voltage DATA1 of the desired level is held on the data lines Da1 and Db1.
- the scanning line selection period SCN is at the L level from time t7 to time t8 after the later-described second data period ends.
- the storage capacitor Cst connected to the node N1 of the pixel circuit Pa1 is charged with the desired data voltage DATA1 written to the data line Da1 in the period from time t7 to time t8, and the gate terminal of the drive transistor M1 Applied to the Thereafter, when a high level voltage is applied from the H level power supply line ELVDD to the first conductive terminal of the drive transistor M1 via the power supply transistor M5, the drive transistor M1 is turned on, and the desired high level data voltage DATA1 is obtained. A current corresponding to the current flows to the organic EL element OLED. As a result, each of the pixel circuits Pa1 and Pb1 emits light at a desired luminance.
- the data line Da2 has a high level data signal connected to the pixel circuit Pa2 in the second data period before the second data period DT2, and the data line Db2 connected to the pixel circuit Pb2. It is supplied to At time t5, the data selection signal AS2 changes from H level to L level, and the data voltage DATA2 decreases from high level to low level. As a result, a desired low level data voltage DATA2 is supplied to the data lines Da2 and Db2. At time t6, the data selection signal AS2 changes from the L level to the H level, and the selection transistor Ms2 is turned off. Thereafter, the desired low level data voltage DATA2 is held on the data lines Da2 and Db2.
- scanning line selection period SCN is at L level from time t7 to time t8 after the end of the second data period.
- the storage capacitor Cst connected to the node N2 of the pixel circuit Pa2 is charged with the desired low level data voltage DATA2 written to the data line Da2, and the driving transistor M1 Applied to the gate terminal of Thereafter, when a high level voltage is applied from the H level power supply line ELVDD to the first conductive terminal of the drive transistor M1 through the power supply transistor M5, the drive transistor M1 is turned on, and the desired low level data voltage DATA2 is generated.
- a current corresponding to the current flows to the organic EL element OLED.
- a current corresponding to the desired low level data voltage DATA2 flows to the organic EL element OLED also in the drive transistor M1 of the pixel circuit Pb2.
- each of the pixel circuits Pa2 and Pb2 emits light at a desired luminance.
- the scanning line selection period during which data signals are written from data line D1 to nodes N1 of pixel circuits Pa1 and Pb1 is the same as the scanning line selection period during which node N2 data signals from pixel circuits Pa2 and Pb2 from data line D2 are written. Uneven luminance occurring between the adjacent pixel circuit Pa1 and pixel circuit Pa2 or between the pixel circuit Pb1 and pixel circuit Pb2 is suppressed.
- the current value of the drive current flowing to the pixel circuits Pb1 and Pb2 at the point B is smaller than the current value of the drive current flowing to the pixel circuits Pa1 and Pa2 at the point A, and the uneven brightness in the surface of the display unit 10 Occur. This can be understood also from the simulation result of FIG. 12 (A).
- the data line Da1 connected to the pixel circuit Pa1 and the data line Db1 connected to the pixel circuit Pb1 have a low level data signal connected to the pixel circuit Pa1 in the first data period immediately before the first data period DT1. It is supplied.
- the data selection signal AS1 changes from the H level to the L level, and the data voltage DATA1 of the data line Da1 rises from the low level toward the desired high level.
- the desired high level data voltage DATA1 is supplied to the data lines Da1 and Db1.
- the data selection signal AS1 changes from the L level to the H level, and the selection transistor Ms1 is turned off.
- the scanning line selection period SCN is at the L level from time t7 to time t8 after the later-described second data period ends.
- the data line Da2 has a low level data signal connected to the pixel circuit Pa2 in the second data period before the second data period DT2, and the data line Db2 connected to the pixel circuit Pb2. It is supplied to At time t5, the data selection signal AS2 changes from the H level to the L level, and the data voltage DATA2 rises from the low level to the high level. Thereby, the desired high level data voltage DATA2 is supplied to the data lines Da2 and Db2. At time t6, the data selection signal AS2 changes from the L level to the H level, and the selection transistor Ms2 is turned off, and thereafter the desired high level data voltage DATA2 is held on the data lines Da2 and Db2.
- scanning line selection period SCN is at L level from time t7 to time t8 after the end of the second data period.
- the storage capacitor Cst connected to the node N2 of the pixel circuit Pa2 is charged with the desired high level data voltage DATA2 written to the data line Da2 in the period from time t7 to time t8, and the drive transistor M1 Applied to the gate terminal of Thereafter, when a high level voltage is applied from the H level power supply line ELVDD to the first conductive terminal of the drive transistor M1 through the power supply transistor M5, the drive transistor M1 is turned on, and the desired high level data voltage DATA2 is obtained. A current corresponding to the current flows to the organic EL element OLED.
- a current corresponding to the desired high level data voltage DATA2 flows to the organic EL element OLED also in the drive transistor M1 of the pixel circuit Pb2.
- each of the pixel circuits Pa2 and Pb2 emits light at a desired luminance.
- the data periods DT1 and DT2 for supplying data signals to the data lines D1 and D2, respectively, and the scanning line selection periods SCN for writing the data signals supplied to the data lines D1 and D2 to the corresponding pixel circuits do not overlap. Therefore, the problem that the drive current does not flow in the pixel circuit Pa2 and the pixel circuit Pb2 does not occur when the data signal changes from the high level to the low level, which becomes a problem in the first basic study. Further, in the scanning line selection period SCN, a data signal is written from the data line D1 to the node N1 of the pixel circuits Pa1 and Pb1, and a node N2 data signal of the pixel circuits Pa2 and Pb2 is written from the data line D2. As described above, the period in which the data signal is written is the same in the adjacent pixel circuits Pa1 and Pa2 or in the pixel circuits Pb1 and Pb2, so that uneven brightness between adjacent pixel circuits is suppressed. Ru.
- the current value of the drive current of the pixel circuit Pb1 and Pb2 at the point B is larger than the current value of the drive current of the pixel circuit Pa1 and Pa2 at the point A, and uneven brightness occurs in the surface of the display unit 10. Do. The appearance of this uneven brightness can also be understood from the simulation result of FIG. 12 (B).
- FIG. 13 is a diagram showing the simulation result of the present embodiment performed based on the timing chart shown in FIG. More specifically, FIG. 13A is a diagram showing a simulation result in the case where the data signal changes from high level to low level in the pixel circuits Pa1 and Pb1 and the pixel circuits Pa2 and Pb2 in this embodiment.
- FIG. 13B is a diagram showing simulation results in the case where the data signal changes from low level to high level in the pixel circuits Pa1 and Pb1 and the pixel circuits Pa2 and Pb2 in the present embodiment.
- a high level data signal is connected to the pixel circuit Pa1 in the first data period immediately before the first data period DT1. It is supplied.
- the data selection signal AS1 changes from the H level to the L level, and the data voltage DATA1 of the data line Da1 decreases from the high level toward the desired low level.
- the desired low level data voltage DATA1 is supplied to the data lines Da1 and Db1.
- the data selection signal AS1 changes from L level to H level, and the selection transistor Ms1 is turned off, and thereafter the desired low level data voltage DATA1 is held on the data lines Da1 and Db1.
- the scanning line selection period SCN is at the L level from time t6 to time t8 which is later by a predetermined delay period DL than time t5 when the first data period ends and the second data period described later starts.
- the data line Da2 has a high level data signal connected to the pixel circuit Pa2 in the second data period before the second data period DT2, and the data line Db2 connected to the pixel circuit Pb2. It is supplied to At time t5, the data selection signal AS2 changes from the H level to the L level, and the data voltage DATA2 decreases from the high level toward the desired low level. As a result, a desired low level data voltage DATA2 is supplied to the data lines Da2 and Db2.
- the scanning line selection period SCN becomes L level from time t6 to time t8 which is later than the time t5 when the second data period starts by a predetermined delay period DL.
- the storage capacitor Cst connected to the node N2 of the pixel circuit Pa2 is charged with the desired low level data voltage DATA2 written to the data line Da2 in the period from time t6 to time t8, and the drive transistor M1 Applied to the gate terminal of Thereafter, when a high level voltage is applied from the H level power supply line ELVDD to the first conductive terminal of the drive transistor M1 through the power supply transistor M5, the drive transistor M1 is turned on, and the desired low level data voltage DATA2 is generated. A current corresponding to the current flows to the organic EL element OLED. As a result, each of the pixel circuits Pa2 and Pb2 emits light at a desired luminance.
- the start time t6 of the scanning line selection period SCN is a time later than the start time t5 of the second data period DT2 by the delay period DL. For this reason, as in the first basic study, the high level data signal is not written before the low level data signal to be originally written in the second data period DT2, and the drive transistor M1 is turned off. It will never be. As a result, regardless of the level of the data signal, the low level data signal can be written to the pixel circuit Pa2 and the pixel circuit Pb2.
- the scanning line selection period SCN serving as the compensation period is provided after the end of the first data period DT1 and the second data period DT2, the data signal is written from the data line D1 to the node N1 of the pixel circuits Pa1 and Pb1.
- the period and the period for writing the node N2 data signal of the pixel circuits Pa2 and Pb2 from the data line D2 are the same. For this reason, luminance unevenness generated between the adjacent pixel circuit Pa1 and pixel circuit Pa2, or between the pixel circuit Pb1 and pixel circuit Pb2 is suppressed.
- the first data period DT1 and the second data period DT2 can be respectively extended as compared with the case of the second basic study, it is possible to secure a sufficient time for supplying data signals to each data line. .
- the current value of the drive current is higher when the written data signal is at a low level (a level at which a white or a near white image is displayed) than in the second basic study, and is at a high level (black or When displaying an image close to black, it becomes smaller than in the second basic study.
- it is improved as compared to the case of the second basic study.
- the data line Da1 connected to the pixel circuit Pa1 and the data line Db1 connected to the pixel circuit Pb1 have a low level data signal connected to the pixel circuit Pa1 in the first data period immediately before the first data period DT1. It is supplied.
- the data selection signal AS1 changes from the H level to the L level, and the data voltage DATA1 of the data line Da1 rises from the low level toward the desired high level.
- a desired high level data voltage DATA1 is supplied to the data lines Da1 and Db1.
- the data selection signal AS1 changes from the L level to the H level, and the selection transistor Ms1 is turned off.
- the scanning line selection period SCN is at the L level from time t6 to time t8 when the predetermined delay period DL has elapsed from time t5 when the first data period ends and the second data period described later starts.
- the data line Da2 has a low level data signal connected to the pixel circuit Pa2 in the second data period before the second data period DT2, and the data line Db2 connected to the pixel circuit Pb2. It is supplied to At time t5, the data selection signal AS2 changes from the H level to the L level, and the data voltage DATA2 rises from the low level to the desired high level. Thereby, the desired high level data voltage DATA2 is supplied to the data lines Da2 and Db2.
- the scanning line selection period SCN is started from the time t6 later by a predetermined delay period DL than the time t5 when the second data period starts, and becomes L level until the time t8.
- the storage capacitor Cst connected to the node N2 of the pixel circuit Pa2 is charged with the desired high level data voltage DATA2 written to the data line Da2 in the period from time t6 to time t8, and the drive transistor M1 Applied to the gate terminal of Thereafter, when a high level voltage is applied from the H level power supply line ELVDD to the first conductive terminal of the drive transistor M1 through the power supply transistor M5, the drive transistor M1 is turned on, and the desired high level data voltage DATA2 is obtained.
- a current corresponding to the current flows to the organic EL element OLED.
- a current corresponding to the desired high level data voltage DATA2 flows to the organic EL element OLED also in the drive transistor M1 of the pixel circuit Pb2.
- each of the pixel circuits Pa2 and Pb2 emits light at a desired luminance.
- the start time of the scanning line selection period SCN is later than the start time of the second data period DT2 by the delay period DL as compared to the case of the second basic study, so the second data period DT2 is
- the drive transistor M1 is never turned off before the data signal is written regardless of the level of the data signal to be originally written.
- the data signal can be written to the pixel circuit Pa2 and the pixel circuit Pb2 regardless of the level of the data signal.
- the scanning line selection period SCN serving as the compensation period is provided after the end of the first data period DT1 and the second data period DT2, the adjacent pixel circuit Pa1 and pixel circuit Pa2, and the pixel circuit Pb1 and pixel The compensation periods of the circuit Pb2 are the same. For this reason, generation
- the first data period DT1 and the second data period DT2 can be respectively extended as compared with the case of the second basic study, sufficient time for supplying data signals to the data lines D1 and D2 can be secured. Can.
- the drive current increases when the written data signal is at low level, the brightness of the image is improved, and the drive is performed when the supplied data signal is at high level. The current is reduced and black can be expressed more sunk. Since the drive current is increased, the contrast ratio of the image is further improved, and when the data signal is at the high level, the drive current is sufficiently reduced, so that it is possible to express darker black.
- FIG. 14 is a timing chart showing the timing of switching on / off of the selection transistor of the organic EL display device according to the first modification of the present embodiment.
- the timing chart shown in FIG. 14 corresponds to the first period (first horizontal period or first vertical period) to the third period (third horizontal period) for the scanning signal SCAN and data selection signals AS1 and AS2 in the timing chart shown in FIG. Or the timing until the third vertical period).
- the first cycle first horizontal period or first vertical period
- the data selection signal AS1 supplied to the data control line ASW1 changes from H level to L level. Accordingly, the selection transistor Ms1 is turned on, and a first data period in which a data signal to be written to the pixel circuit 11a is supplied to the data line D1 starts.
- the data selection signal AS1 supplied to the data control line ASW1 changes from L level to H level, the selection transistor Ms1 is turned off, and the first data period DT1 ends. At this time, the potential of the data line D1 becomes a level corresponding to the supplied data signal.
- data selection signal AS2 supplied to data control line ASW2 changes from H level to L level at time t5.
- the selection transistor Ms2 is turned on, and a second data period DT2 is started in which a data signal to be written to the pixel circuit 11b is supplied to the data line D2.
- the scanning signal SCAN changes from H level to L level
- the scanning line selection period SCN starts, and the pixel shown in FIG. 2 shows the data signal written to the data line D1.
- Data writing to be written to the node N1 of the circuit 11a and data writing to write the data signal being written to the data line D2 to the node N2 of the pixel circuit 11b are started.
- the data selection signal AS2 changes from the L level to the H level, and the selection transistor Ms2 is turned off.
- the second data period DT2 ends.
- the potential of the data line D2 is a potential corresponding to the supplied data signal.
- the scanning signal SCAN changes from H level to L level, and the scanning line selection period SCN ends.
- the storage capacitors Cst of the pixel circuit 11a and the pixel circuit 11b are charged by the data signals respectively written to the data lines D1 and D2, and are supplied to the gate terminals of the respective drive transistors M1.
- the drive transistor M1 of the pixel circuit 11a and the pixel circuit 11b supplies a drive current corresponding to the data voltage to the organic EL element OLED, and each pixel circuit 11a and 11b emits light with a luminance corresponding to the data signal.
- the data selection signal AS2 supplied to the data control line ASW2 changes from H level to L level.
- the selection transistor Ms2 is turned on, and a second data period DT2 is started in which a data signal to be written to the pixel circuit 11a is supplied to the data line D2.
- the data selection signal AS2 supplied to the data control line ASW2 changes from L level to H level, the selection transistor Ms1 is turned off, and the second data period DT2 ends.
- the potential of the data line D2 becomes a level corresponding to the supplied data signal.
- data selection signal AS1 supplied to data control line ASW1 changes from H level to L level at time t5.
- the selection transistor Ms1 is turned on, and a first data period DT1 in which a data signal to be written to the pixel circuit 11b is supplied to the data line D1 starts.
- the scan signal SCAN changes from H level to L level
- the scan line selection period SCN starts, and the data signal written to the data line D2 becomes the node of the pixel circuit 11b.
- Data writing to be written to N2 and data writing to write a data signal being written to the data line D1 to the node N1 of the pixel circuit 11a are started.
- the data selection signal AS1 changes from the L level to the H level, and the selection transistor Ms2 is turned off.
- the first data period DT1 ends.
- the potential of the data line D1 is a potential corresponding to the supplied data signal.
- the scanning signal SCAN changes from H level to L level, and the scanning line selection period SCN ends.
- the storage capacitors Cst of the pixel circuit 11a and the pixel circuit 11b are charged by the data signals respectively written to the data lines D1 and D2, and are supplied to the gate terminals of the respective drive transistors M1.
- the drive transistor M1 of the pixel circuit 11a and the pixel circuit 11b supplies a drive current corresponding to the data voltage to the organic EL element OLED, and each pixel circuit 11a and 11b emits light with a luminance corresponding to the data signal.
- the selection transistor Ms1 is turned on, and the data line D1 is turned on.
- the data signal is written, and then the selection transistor Ms2 is turned on to write the data signal to the data line D2.
- the selection transistor Ms2 is turned on in the fourth period (the fourth horizontal period or the fourth vertical period), as in the case of the second period (the second horizontal period or the second vertical period), first, the selection transistor Ms2 is turned on Thus, the data signal is written to the data line D2, and then the selection transistor Ms1 is turned on, and the data signal is written to the data line D1.
- the order of data signal supply is changed every cycle (every horizontal period or every vertical period). According to such a driving method, variations in luminance become less noticeable.
- the order of supply of data signals may be changed not only in each horizontal period or in each vertical period, but also in each horizontal period and vertical period. According to this driving method, variations in luminance become even less noticeable.
- the start time of the scanning line selection period SCN is after the delay period DL has further elapsed from the start time of the second data period, and the delay period DL is the same in any of the scanning lines S1 to Sn.
- the period was set. However, as shown in FIG. 2, for example, the distance from the demultiplexer 41i is different between the scanning line S1 and the scanning line Sn.
- the waveform blunting of the scanning signal SCAN becomes larger than the waveform blunting of the data signal, and the delay of the scanning signal SCAN is a data signal It may be greater than the delay of In this case, the write time of the data signal to the node N1 runs short.
- FIG. 15 is a diagram showing the relationship between the timing of switching on / off of the selection transistor of the organic EL display device according to the second modified example of the present embodiment and the delay period. More specifically, FIG. 15A shows a delay period DL to be provided in the scanning line selection period SCN when a data signal is written to a data line connected to a pixel circuit arranged at a position closest to the demultiplexer 41i.
- FIG. 15C is a diagram showing the length, and FIG. 15C is to be provided in the scanning line selection period SCN in the case of writing the data signal to the data line connected to the pixel circuit arranged farthest from the demultiplexer 41i.
- FIG. 15B is a diagram showing the length of the delay period DL, and FIG.
- FIG. 15B shows a case where a data signal is written to a data line connected to a pixel circuit located in the middle between FIG. 15A and FIG. 6 is a diagram illustrating the length of the delay period DL to be provided in the scanning line selection period SCN. As shown in FIG. 15, the longer the distance from the demultiplexer 41i, the shorter the length of the delay period DL.
- the data selection signal AS2 supplied to the data control line ASW2 changes from the H level to the L level.
- the selection transistor Ms2 is turned on, and a second data period DT2 is started in which a data signal to be written to the pixel circuit 11b is supplied to the data line D2.
- the scanning signal SCAN changes from H level to L level
- the scanning line selection period SCN starts, and the pixel shown in FIG. 2 shows the data signal written to the data line D1.
- Data writing to be written to the node N1 of the circuit 11a and data writing to write the data signal being written to the data line D2 to the node N2 of the pixel circuit 11b are started.
- the delay periods are DL1, DL2, DL3 in order to lengthen the scan line selection period SCN.
- the scanning line selection period SCN can be made longer as the pixel circuit is disposed at a position farther from the demultiplexer 41i. Also in the pixel circuit arranged at a position away from 41i, it becomes possible to eliminate the shortage of writing of the data signal to the node N1.
- the distance from the demultiplexer 41i is different between the scanning line S1 and the scanning line Sn.
- the waveform blunting may be larger than the waveform blunting of the scanning signal, and the delay of the data signal may be larger than the delay of the scanning signal SCAN. In this case, charging of the data signal to the data line is insufficient. Therefore, it is necessary to increase the video settling time TVD (max) which represents the maximum time until the input data signal reaches the target charging potential.
- FIG. 16 is a diagram showing the relationship between the timing of switching on / off of the selection transistor of the organic EL display device according to the third modification of the embodiment, and the delay period. More specifically, FIG. 16A shows a delay period DL to be provided in the scanning line selection period SCN when a data signal is written to the data line connected to the pixel circuit arranged closest to the demultiplexer 41i.
- FIG. 16C is a diagram showing the length, and FIG. 16C is to be provided in the scanning line selection period SCN in the case of writing the data signal to the data line connected to the pixel circuit arranged farthest from the demultiplexer 41i.
- FIG. 16B is a diagram showing the length of the delay period DL, and FIG.
- FIG. 16B shows a case where a data signal is written to a data line connected to a pixel circuit located in the middle between FIG. 15A and FIG. 6 is a diagram illustrating the length of the delay period DL to be provided in the scanning line selection period SCN.
- the demultiplexer 41i As the distance between the scanning line connected to the pixel circuit to which the data signal is to be written and the demultiplexer 41i is increased, the waveform blunting of the data signal to be written to the pixel circuit 11b is increased, and the data signal to the data line is Insufficient charging may occur. Therefore, as shown in FIG. 16, as the distance between the scanning line and the demultiplexer 41i becomes longer, the lengths of the delay periods are also lengthened in the order of DL1, DL2, and DL3. As described above, when the delay of the data signal becomes larger than the delay of the scanning signal SCAN, the video settling time TVD (max) can be lengthened by the lengthened delay period DL, so it is separated from the demultiplexer 41i. Also in the pixel circuit arranged at the position, it is possible to eliminate the insufficient charge of the data signal to the data line.
- FIG. 17 is a circuit diagram showing another configuration of the selection output circuit of the organic EL display device according to the fourth modified example of the present embodiment.
- Demultiplexers 421 to 423 included in the selection output circuit shown in FIG. 17 each include a selection transistor Ms1 and a selection transistor Ms2.
- the selection transistor Ms1 of the demultiplexer 421 receives the data input from the output line d1 when the data control signal AS1 of L level is supplied from the data control line ASW1 to the gate terminal.
- Data signal R1 ⁇ 1> is selected from signal V ⁇ 1> and output to data line Drg1.
- the selection transistor Ms2 When the selection transistor Ms2 receives the data selection signal AS2 of L level from the data control line ASW2 at its gate terminal, the selection transistor Ms2 selects the data signal B1 ⁇ 1> from the data signal V1 input from the output line d1 to the data line Db1. Output.
- select transistor Ms1 of demultiplexer 422 selects data signal G1 ⁇ 2> from data signal V ⁇ 2> and outputs it to data line Drg2, and select transistor Ms2 selects data signal B1 ⁇ 2>. And output to the data line Db2.
- the selection transistor Ms1 of the demultiplexer 423 selects the data signal R1 ⁇ 3> from the data signal V ⁇ 3> and outputs it to the data line Drg3.
- the selection transistor Ms2 selects the data signal B1 ⁇ 3> and outputs the data line Output to Db3.
- the selection transistor Ms1 of the demultiplexer 421 selects the data signal G2 ⁇ 1> from the data signal V ⁇ 1> and outputs it to the data line Drg1.
- Ms2 selects data signal B2 ⁇ 1> and outputs it to data line Db1.
- the selection transistor Ms1 of the demultiplexer 422 selects the data signal R2 ⁇ 2> from the data signal V ⁇ 2> and outputs it to the data line Drg2, and the selection transistor Ms2 selects the data signal B2 ⁇ 2> and outputs the data line Output to Db2.
- the selection transistor Ms1 of the demultiplexer 423 selects the data signal G2 ⁇ 3> from the data signal V ⁇ 3> and outputs it to the data line Drg3.
- the selection transistor Ms2 selects the data signal B2 ⁇ 3> and outputs the data line Output to Db3.
- the data signal R1 ⁇ 1> is output to the data line Drg1, and the data signal B1 ⁇ 1> is output to the data line Db1.
- the output data signals R1 ⁇ 1> and B1 ⁇ 1> are written to the pixel circuit in the first row and the first column and the corresponding R pixel circuit and B pixel circuit in the first row and the second column, respectively.
- data signal G1 ⁇ 2> is output to data line Drg2, and data signal B1 ⁇ 2> is output to data line Db2.
- the output data signals G1 ⁇ 2> and B1 ⁇ 2> are written to the G pixel circuit in the first row and the third column and the corresponding B pixel circuit in the first row and the fourth column, respectively.
- the R pixel circuit, the G pixel circuit, and the B pixel circuit are respectively defined as sub-pixel circuits, and it is defined that two adjacent sub-pixel circuits constitute one pixel circuit. That is, when the R pixel circuit in the first row and the first column and the B pixel circuit in the first row and the second column are adjacent to each other, one pixel circuit (RB pixel circuit) is formed by these two subpixel circuits. When the G pixel circuit in the first row and the third column and the B pixel circuit in the first row and the fourth column are adjacent to each other, one pixel circuit (GB pixel circuit) is formed by these two sub pixel circuits.
- One pixel circuit originally functions as a unit for displaying an image according to one of R, G, and B data signals.
- the sub-pixel circuit of the adjacent pixel circuit is lit and borrowed to display a color image consisting of RGB.
- the G sub-pixel circuit is simultaneously lighted in order to borrow the G sub-pixel circuit from the adjacent GB pixel circuit.
- the R sub-pixel circuit is simultaneously lighted in order to borrow the R sub-pixel circuit from the adjacent RB pixel circuit.
- SPR sub-pixel rendering
- a unit of a plurality of pixel circuits required to represent an RGB color image is defined as a pixel set.
- a pixel set is configured by one RB pixel circuit and one GB pixel circuit.
- the blue organic EL element has problems such as low luminance and short lifetime as compared with organic EL elements of other colors.
- the pixel set including the RB pixel circuit including the B sub-pixel circuit and the GB pixel circuit has been described.
- the pixel set is not limited to this, and for example, a pixel set consisting of one RG pixel circuit and one BG pixel circuit may be used.
- FIG. 18 is a block diagram showing the entire configuration of the organic EL display device according to the second embodiment.
- the organic EL display device according to the present embodiment is an active matrix display device capable of performing color display with three primary colors of RGB as in the organic EL display device shown in FIG.
- each of the demultiplexers 431 to 43m includes three selection transistors (3De-Mux).
- the other configuration is the same as the configuration of the organic EL display device shown in FIG. 5, and thus the description thereof is omitted.
- FIG. 19 is a diagram showing a connection relationship between the selection transistors Mr to Mb included in the selection output circuit of the organic EL display device shown in FIG. 18 and the pixel circuits 11r, 11g, and 11b.
- the demultiplexer 431 is provided between the output line d1 extending from the data line driver 30 and each of the data lines Dr1 to Db1.
- the demultiplexer 431 includes a selection transistor Mr, a selection transistor Mg, and a selection transistor Mb.
- the gate terminal of the selection transistor Mr is connected to the data control line ASWr
- the gate terminal of the selection transistor Mg is connected to the data control line ASWg
- the gate terminal of the selection transistor Mb is connected to the data control line ASWb.
- the selection transistor Mr selects the data signal R ⁇ 1> from the data signal V ⁇ 1> to the data line Dr. Output.
- select transistor Mg outputs data signal G ⁇ 1> to data line Dg
- select transistor Mb outputs data signal B ⁇ 1> to data line Db.
- the data signal R ⁇ 1> is written to the pixel circuit 11r
- the data signal G ⁇ 1> is written to the pixel circuit 11g
- the data signal B ⁇ 1> is written to the pixel circuit 11b.
- FIG. 20 is a circuit diagram showing the connection between the three pixel circuits 11r, 11g and 11b connected to the demultiplexer 431 and various wirings.
- the configurations of these pixel circuits 11r, 11g, and 11b are the same as in the case shown in FIG. In FIG. 20, unlike the case shown in FIG. 2, three data control lines ASWr, ASWg, ASWb are disposed on the substrate corresponding to the pixel circuits 11r, 11g, 11b.
- an H level data selection signal ASr is applied to the data control line ASWr, the selection transistor Mr is turned on, and the data line Dr of the pixel circuit 11r is connected to the output line d1 through the selection transistor Mr.
- predetermined number of data lines refers to three data lines consisting of RGB data lines Dr, Dg, Db, and “predetermined number of data signals” refers to RGB data signals.
- FIG. 21 is a timing chart showing a method of driving the pixel circuit 11r, the pixel circuit 11g and the pixel circuit 11b shown in FIG.
- the demultiplexer 431 includes three select transistors Mr, Mg and Mb, and the drain terminals of the respective select transistors Mr, Mg and Mb are connected to each other.
- the data lines Dr, Dg, Db are connected to the Dr, Dg, Db, and are connected to the pixel circuits 11r, 11g, 11b, respectively.
- a driving method for writing data signals to the pixel circuits 11r, 11g, and 11b by controlling the on / off states of the selection transistors Mr, Mg, and Mb will be described.
- the first horizontal period 1Ha is the same as the first horizontal period 1Ha shown in FIG.
- the data selection signal ASr changes from H level to L level at time t3.
- the selection transistor Mr is turned on, and the supply of the data signal to be written to the pixel circuit 11 r is started to the data line Dr.
- the data selection signal ASr becomes H level at time t4
- the selection transistor Mr is turned off, and the first data period DT1 ends. Therefore, the selection transistor Mr is turned off, and the first data period DT1 ends.
- the data signal is held on the data line Dr even after time t4.
- the data selection signal ASg changes from H level to L level at time t5.
- the selection transistor Mg is turned on, and the supply of the data signal to be written to the pixel circuit 11 g is started to the data line Dg.
- data select signal ASg attains H level at time t6. Therefore, the selection transistor Mg is turned off, and the second data period DT2 ends.
- the data signal is held on the data line Dg even after time t6.
- the scanning line selection period SCN is not started within the second data period DT2. Therefore, the delay period DL is not provided in the second data period DT2.
- the data selection signal ASb changes from H level to L level at time t7.
- the selection transistor Mb is turned on, and the supply of the data signal to be written to the pixel circuit 11b is started to the data line Db.
- data select signal ASb attains H level at time t9. Therefore, the selection transistor Mb is turned off, and the third data period DT3 ends.
- the scanning signal SCAN changes from H level to L level, and the scanning line selection period SCN starts.
- the third data period DT3 ends, but the data signal to be written to the pixel circuit 11b is held on the data line Db also after time t9.
- the scanning line selection period SCN started at time t8 continues until time t10 after the end time t9 of the third data period DT3, during which each data signal held in the data lines Dg to Db is a pixel.
- the data is written to the circuits 11r, 11g and 11b.
- the R data signal held in the data line D1 is supplied to the node N1 of the pixel circuit 11r, and the data voltage is supplied to the gate terminal of the drive transistor M1.
- the drive transistor M1 When the H level voltage ELVDD is supplied to the first conduction terminal of the drive transistor M1 through the power supply transistor M5, the drive transistor M1 is turned on. Thus, the drive transistor M1 supplies a drive current corresponding to the data signal to the organic EL element OLED, and the organic EL element OLED emits light. Similarly, the G data signal and the B data signal held by the data line Dg and the data line Db are also supplied to the node N2 of the pixel circuit 11g and the node N3 of the pixel circuit 11b, respectively. The organic EL element OLED also emits light.
- the data signal (R data signal) written to the data line D1 in the first data period DT1 is referred to as "first data signal”
- the G data signal may be referred to as a "second data signal”
- the data signal (B data signal) written to the data line D3 in the third data period DT3 may be referred to as a "third data signal”.
- the upper limit value of the delay period DL is also calculated by the following equation (14), as in the above equation (10). 1H-SCN (min)-A1-2 x A2-2 x TVD (max) DL DL (14)
- nDe-Mux n is an integer of 2 or more
- each data signal generated by the data line driver is demultiplexed and supplied to n data lines.
- the lower limit value and the upper limit value of the delay period DL can be obtained by the following equations (17) and (18), respectively.
- the lower limit value and the upper limit value of the delay period DL in consideration of the waveform blunting period TVDscan (max) are determined by the following equations (19) and (20), respectively.
- DL DL 20
- the adjustment period A1 and the plurality of adjustment periods A2 can be collectively referred to as “adjustment period A”.
- the display of the present embodiment is not limited to the display panel having the organic EL element OLED, and the display device having the display element driven by the current has the display element whose luminance and transmittance are controlled by the current. It may be a display.
- An EL display such as an organic EL display provided with an organic light emitting diode (Organic Light Emission Diode: OLED), an inorganic EL display provided with an inorganic light emitting diode, a quantum emission, etc.
- OLED Organic Light Emission Diode
- QLED display equipped with a dot diode Quantum dot Light Emission Diode
- the display device includes a plurality of data lines for transmitting a plurality of data signals representing an image to be displayed, a plurality of scan lines intersecting the plurality of data lines, the plurality of data lines, And a plurality of pixel circuits arranged in a matrix along the plurality of scan lines, A plurality of output terminals respectively corresponding to a plurality of sets of data line groups obtained by grouping the plurality of data lines into a set of two or more predetermined number of data lines as one set, and the outputs from the respective output terminals A data line drive circuit that outputs a predetermined number of data signals to be transmitted by a predetermined number of data lines of a set corresponding to a terminal in a time division manner; A selection output circuit having a plurality of demultiplexers respectively connected to the plurality of output terminals of the data line drive circuit and corresponding to the plurality of sets of data line groups; And a scanning line driving circuit for selectively driving the plurality of scanning lines,
- the drive transistor is diode-connected when the corresponding scan line is in the selected state, and the voltage of the corresponding data line is applied to the storage capacitor through the drive transistor.
- Is configured to Delay a predetermined period from the time when the supply of the data signal output at the end of each horizontal period of the predetermined number of data signals is started to the time before the time when the supply of the data signal is ended Set in advance as a period, Each demultiplexer demultiplexes the predetermined number of data signals output in each horizontal period in the horizontal period and supplies the demultiplexed data signal to each of the predetermined number of data lines.
- the scanning line drive circuit starts selection of a scanning line corresponding to a pixel circuit that supplies the predetermined number of data signals at the end of the delay period of each horizontal period.
- the display according to appendix 2 is the display according to appendix 1. It is preferable that the time when the selection of the scanning line ends is a time later than the time when the supply of the data signal ends.
- the scanning line selection period for writing the data signal to each pixel circuit is the same, and the scanning line selection period is long. Therefore, the position in the adjacent pixel circuit and the display surface Regardless, variations and variations in the drive current flowing are reduced. As a result, uneven brightness due to positions between adjacent pixel circuits and in the display surface is reduced.
- the display according to appendix 3 is the display according to appendix 1.
- the delay period preferably has a value satisfying the following equation. DL 1 1H-SCN-A-(n-1) x TVD (max)
- DL is a delay period
- 1H is one horizontal period
- SCN is a scanning line inversion period
- n is the number of multiplexed data signals
- TVD (max) is the maximum video settling time
- A is the total period of each adjustment period. .
- each pixel circuit can emit light with luminance according to the data signal.
- the display according to appendix 4 is the display according to appendix 3.
- the delay period is preferably at least 0.4 ⁇ s or more.
- the display device is the display device according to Supplementary Note 1
- the delay period preferably has a value satisfying the following equation.
- DL is a delay period
- 1H is one horizontal period
- SCN (min) is the shortest scanning line inversion period necessary to write a data signal applied in one horizontal period to the corresponding pixel circuit
- n is multiplexed.
- the number of data signals, TVD (max) represents the maximum video settling time
- A represents the total period of each adjustment period.
- the multiplexed data signal can be written in each corresponding pixel circuit in one horizontal period.
- the display according to appendix 6 corresponds to the display according to appendix 1.
- the predetermined number of data signals includes a first data signal and a second data signal
- the demultiplexer selects a first data signal from the predetermined number of data signals output in each of the horizontal periods, and supplies the first data signal to a first data line, and the second data signal.
- select a second select transistor to supply to a second data line
- the first select transistor supplies the first data signal to the first data line
- the second select transistor transmits the second data signal after the first data signal is supplied to the first data line.
- a signal is provided to the second data line.
- the delay period is scanned from the time when the supply of the second data signal to the second data line is started. It is a period until the time to start selection of the line. As a result, even when the predetermined number is “2”, the same effect as in the case of Appendix 1 is obtained.
- the display according to appendix 7 is the display according to appendix 6.
- the predetermined number of data signals further includes a third data signal
- the demultiplexer further includes a third selection transistor for selecting the third data signal and supplying the third data signal to the third data line every horizontal period.
- the third selection transistor may preferably supply the third data signal to the third data line after the second data signal is supplied to the second data line.
- the delay period is scanned from the time when the supply of the third data signal to the third data line is started. It is a period until the time to start selection of the line. As a result, even when the predetermined number is “3”, the same effect as in the case of Appendix 1 is obtained.
- the display according to appendix 8 is the display according to appendix 6 or 7
- the demultiplexer changes the order of data signals selected from the predetermined number of data signals every horizontal period.
- the display according to appendix 9 is the display according to appendix 6 or 7,
- the demultiplexer preferably changes the order of data signals selected from the predetermined number of data signals every vertical period.
- the display according to appendix 10 is the display according to appendix 6 or 7,
- the demultiplexer preferably changes the order of data signals selected from the predetermined number of data signals for each of the horizontal period and the vertical period.
- the display according to appendix 11 is the display according to appendix 6.
- the first data signal is composed of two data signals respectively representing images of two different colors
- the second data signal is a data signal representing an image of a different color from the first data signal
- the first selection transistor alternately supplies the two data signals included in the first data signal to the first data line every horizontal period
- the second selection transistor performs the horizontal period every horizontal period.
- the second data signal is supplied to the second data line.
- the display device described in the above-mentioned Supplementary Note 11 by adopting sub-pixel rendering, the number of sub-pixel circuits in the whole panel can be reduced to 2/3 of that in the case of real RGB, so the definition is pseudo Can be enhanced.
- the display device according to appendix 12 is the display device according to appendix 1.
- the delay period becomes shorter as the distance from the demultiplexer to the scanning line to which the pixel circuit to which the predetermined number of data signals are to be written is connected is longer. It is preferable to set as follows.
- the delay of the scanning signal is larger than the delay of the data signal, the distance from the demultiplexer to the scanning line to which the pixel circuit to which the predetermined number of data signals are to be written is connected is long.
- the delay period is set shorter. This is because the waveform of the scan signal is blunted as the distance from the demultiplexer is increased, and therefore, it is necessary to increase the time for writing the data signal to the node N1.
- by shortening the delay period it is possible to extend the data writing period of the pixel circuit and to solve the insufficient writing of the data signal to the node N1.
- the display according to appendix 13 is the display according to appendix 1.
- the delay period becomes longer as the distance from the demultiplexer to the scanning line to which the pixel circuit to which the predetermined number of data signals are to be written is connected is longer. It is preferable to set as follows.
- the delay period is set to be longer. This is because the waveform of the data signal becomes duller as the distance from the demultiplexer becomes longer, so it is necessary to increase the charging time of the data signal to the data line. Therefore, by prolonging the delay period, it is possible to extend the charging period of the data signal to the data line and to solve the insufficient charging of the data signal.
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Abstract
本願は、表示画像の高精細化が進んでも画素回路におけるデータ電圧での充電および内部補償を十分に行うことが可能なSSD方式の表示装置およびその駆動方法を開示する。 k本のデータ信号線を1組とするm組のデータ信号線群にそれぞれ対応するm個のデマルチプレクサが設けられる。各デマルチプレクサは、m個のデータ信号のうち各水平期間の最後に出力されたデータ信号の供給を開始する時刻よりも後の時刻であって、かつ当該データ信号の供給を終了する時刻よりも前の時刻までの期間のうち所定の期間を遅延期間として予め設定し、走査線駆動回路は、各水平期間の遅延期間の終了時に、所定数のデータ信号を供給した画素回路に対応する走査線の選択を開始する。
Description
本開示は、表示装置およびその駆動方法に関し、より詳しくは、有機EL表示装置などの電流により駆動される表示素子を備えた表示装置およびその駆動方法に関する。
近年、薄型、高表示品位、低消費電力などの特徴を備えた表示装置として、有機EL(Electro Luminescence)表示装置が注目され、その開発が活発に進められている。有機EL表示装置の表示部には、電流により駆動される自発光型表示素子である有機EL素子(「有機発光ダイオード(Organic Light Emitting Diode)」ともいう)および駆動用トランジスタなどからなる画素回路がマトリクス状に配列されている。有機EL表示装置を含む各種表示装置では、駆動方式の1つとしてデータ線ドライバで生成された各データ信号を逆多重化し、2本以上であって所定本数のデータ線に供給する駆動方式(以下「SSD(Source Shared Driving)方式」または「デマルチプレクサ(Demultiplexer)方式」と呼ぶ)が知られている。そこで、以下の説明では、SSD方式を採用した表示装置として、有機EL表示装置を例に挙げて説明する。
図22は、特許文献1に開示された、SSD方式を採用した有機EL表示装置における画素回路と各種配線との接続関係を示す回路図である。このSSD方式を採用した有機EL表示装置(以下「従来例」と呼ぶ)では、RGB3原色によるカラー表示が行われる。m×k(m,kは2以上の整数)本のデータ線とn(nは2以上の整数)本の走査線との交差点に対応して、m×k×n個の画素回路が設けられている。なお、図22に示す画素回路は、R(赤)に対応する画素回路11r、G(緑)に対応する画素回路11g、B(青)に対応する画素回路11bによって構成されている。
図示しないデータドライバの出力端子に接続されたm本の出力線di(i=1~m)は、m個のデマルチプレクサ41iにそれぞれ対応している。各デマルチプレクサ41iに対応する出力線diは、当該デマルチプレクサ41iに含まれる3個の選択トランジスタMr,Mg,Mbを介して、3本のデータ線Dri,Dgi,Dbiにそれぞれ接続されている。選択トランジスタMr,Mg,MbはすべてPチャネル型である。選択トランジスタMrは、Rに対応するデータ信号(以下、「Rデータ信号」と呼ぶ)をデータ線Driに供給すべきときにデータ選択信号ASrに応じてオン状態になる。選択トランジスタMgは、Gに対応するデータ信号(以下、「Gデータ信号」と呼ぶ)をデータ線Dgiに供給すべきときにデータ選択信号ASgに応じてオン状態になる。選択トランジスタMbは、Bに対応するデータ信号(以下、「Bデータ信号」と呼ぶ)をデータ線Dbiに供給すべきときにデータ選択信号ASbに応じてオン状態になる。その結果、出力線diにRデータ信号、Gデータ信号、Bデータ信号が時分割的に供給されれば、デマルチプレクサ41iによって、Rデータ信号はデータ線Driに、Gデータ信号はデータ線Dgiに、Bデータ信号はデータ線Dbiにそれぞれ供給される。このようなSSD方式を採用することにより、データドライバの回路規模を縮小することができる。
従来例(特許文献1に開示された有機EL表示装置)では、図22に示すように、データ線Dri、データ線Dgi、およびデータ線Dbiに、データ信号の電圧(以下「データ電圧」とも呼ぶ)を保持するためのデータキャパシタCdri,Cdgi,Cdbiがそれぞれ接続されている。各画素回路は、1個の有機EL素子OLED、6個のトランジスタM1~M6、2個のキャパシタC1、C2を含んでいる。トランジスタM1~M6はすべてPチャネル型である。トランジスタM1は、有機EL素子OLEDに供給すべき電流を制御するための駆動用トランジスタである。トランジスタM2は、データ信号の電圧(データ電圧)を画素回路に書き込むための書込用トランジスタである。トランジスタM3は、輝度ムラの原因となる駆動トランジスタM1のしきい値電圧のばらつきを補償するための補償用トランジスタである。トランジスタM4は、駆動トランジスタM1のゲート電圧Vgを初期化するための初期化用トランジスタである。トランジスタM5は、画素回路へのHレベル電圧ELVDDの供給を制御するための電源供給用トランジスタである。トランジスタM6は、有機EL素子OLEDの発光期間を制御するための発光制御用トランジスタである。キャパシタC1、C2は、駆動トランジスタM1のソース-ゲート間電圧Vgsを保持するためのキャパシタである。画素回路11r、11g、11bの書込用トランジスタM2のゲート端子はいずれも走査線Sj(j=1~n)に接続されている。
図23は、図22に示す画素回路の駆動方法を示すタイミングチャートである。時刻t1から時刻t2では、初期化用トランジスタM4がオン状態になることにより駆動トランジスタM1のゲート電圧Vgが初期化される。時刻t2から時刻t3では、データ線Driにデータ信号が供給され、データキャパシタCdriに当該データ信号の電圧が保持される。時刻t3から時刻t4では、データ線Dgiにデータ信号が供給され、データキャパシタCdgiに当該データ信号の電圧が保持される。時刻t4から時刻t5では、データ線Dbiにデータ信号が供給され、データキャパシタCdbiに当該データ信号の電圧が保持される。時刻t5になると、各画素回路において書込用トランジスタM2および補償用トランジスタM3がオン状態になることにより、書込用トランジスタM2、駆動トランジスタM1、および補償用トランジスタM3を介して、データ電圧が駆動トランジスタM1のゲート端子に与えられる。このとき、駆動トランジスタM1はダイオード接続状態となり、駆動トランジスタM1のゲート電圧Vgは、次式(1)で与えられる。
Vg=Vdata-|Vth| …(1)
ここで、Vdataはデータ電圧であり、Vthは駆動トランジスタM1のしきい値電圧であり、Pチャネル型トランジスタではVth<0であり、Nチャネル型トランジスタではVth>0である。なお、図21に示す従来例の駆動トランジスタM1はPチャネル型である。
Vg=Vdata-|Vth| …(1)
ここで、Vdataはデータ電圧であり、Vthは駆動トランジスタM1のしきい値電圧であり、Pチャネル型トランジスタではVth<0であり、Nチャネル型トランジスタではVth>0である。なお、図21に示す従来例の駆動トランジスタM1はPチャネル型である。
時刻t6になると、書込用トランジスタM2および補償用トランジスタM3がオフ状態になり、電源供給用トランジスタM5および発光制御用トランジスタM6がオン状態になる。このため、次式(2)で与えられる駆動電流Iが有機EL素子OLEDに供給され、駆動電流Iの電流値に応じて有機EL素子OLEDが発光する。
I=(β/2)・(Vgs-Vth)2 …(2)
ここで、βは定数、Vgsは駆動トランジスタM1のソース-ゲート間電圧を表す。駆動トランジスタM1のソース-ゲート間電圧Vgsは、次式(3)で与えられる。
Vgs=(Vdata-|Vth|)-ELVDD
=Vdata+Vth-ELVDD …(3)
I=(β/2)・(Vgs-Vth)2 …(2)
ここで、βは定数、Vgsは駆動トランジスタM1のソース-ゲート間電圧を表す。駆動トランジスタM1のソース-ゲート間電圧Vgsは、次式(3)で与えられる。
Vgs=(Vdata-|Vth|)-ELVDD
=Vdata+Vth-ELVDD …(3)
式(2)および式(3)から、次式(4)が導かれる。
I=β/2・(Vdata-ELVDD)2 …(4)
式(4)では、しきい値電圧Vthの項がなくなっている。このため、駆動トランジスタM1のしきい値電圧Vthのばらつきが補償される。このようにして従来例では、画素回路内の構成によって駆動トランジスタM1のしきい値電圧のばらつきが補償される。なお、駆動トランジスタM1のしきい値電圧Vthのばらつきは、駆動トランジスタM1をダイオード接続状態とすることによりしきい値電圧Vthの補償を行う期間すなわち走査信号がローレベルになる走査線選択期間SCNを長く設けるほど抑制されることが従来から知られている。
I=β/2・(Vdata-ELVDD)2 …(4)
式(4)では、しきい値電圧Vthの項がなくなっている。このため、駆動トランジスタM1のしきい値電圧Vthのばらつきが補償される。このようにして従来例では、画素回路内の構成によって駆動トランジスタM1のしきい値電圧のばらつきが補償される。なお、駆動トランジスタM1のしきい値電圧Vthのばらつきは、駆動トランジスタM1をダイオード接続状態とすることによりしきい値電圧Vthの補償を行う期間すなわち走査信号がローレベルになる走査線選択期間SCNを長く設けるほど抑制されることが従来から知られている。
上記従来例(特許文献1に開示された有機EL表示装置)では、Rデータ信号、Gデータ信号、およびBデータ信号を順にデータ線Dri、データ線Dgi、およびデータ線Dbiにそれぞれ供給している。また、図22に示すように、書込用トランジスタM2のゲート端子の接続先は、画素回路11r、画素回路11g、および画素回路11bのいずれにおいても走査線Sjとなっている。このため、データ線DriへのRデータ信号の供給、データ線DgiへのGデータ信号の供給、および、データ線DbiへのBデータ信号の供給のいずれかが開始される前に走査線Sjが選択状態なると、データ線Dri、データ線Dgi、および、データ線Dbiに保持されたデータ電圧のいずれかを、キャパシタC1に書き込めないことがある。
例えば図24に示すように、データ線DriへのRデータ信号の供給が開始される前に走査線Sjが選択状態になると(走査信号がローレベルになると)、先行の走査線Sj-1(「前走査線Sj-1」と呼ぶ)の選択時にデータ線Driに供給されたRデータ信号の電圧(以下「直前走査時のRデータ電圧」と呼ぶ)が駆動トランジスタM1を介してキャパシタC1に書き込まれる。図22からわかるように、走査線Sjが選択状態のときには、データ線Driは、ダイオード接続状態の駆動トランジスタM1を介してキャパシタC1に電気的に接続されている。このため、走査線Sjが選択状態のときにデータ線Drに供給されるRデータ信号の電圧(以下「現走査時のRデータ電圧」と呼ぶ)が直前走査時のRデータ電圧よりも低い場合には、現走査時のRデータ電圧をキャパシタC1に書き込むことができない。例えば、直前走査時のRデータ電圧が最低輝度(黒表示)に近い輝度に相当する電圧である場合、図24に示すように、走査線Sjが選択されてからデマルチプレクサ41における選択トランジスタMrがオンするまでの間(走査線Sjの信号がLレベルに変化してからデータ選択信号ASrがLレベルに変化するまでの間)に最低輝度に近い輝度に相当する電圧すなわち最大値に近い電圧が画素回路11r内のキャパシタC1に書き込まれる。このため、比較的高い輝度の電圧すなわち最大値Vd1よりも十分に小さい電圧Vd2が現走査時のRデータ電圧として画素回路11rに与えられると、当該画素回路11rの駆動トランジスタM1はオフ状態となり、そのキャパシタC1の電圧(駆動トランジスタM1のゲート電圧Vg)は最大値に近い電圧を維持する。
このようなダイオード接続に起因するデータ書込不良を回避すべく、上記従来例は、図23に示すように、R、G、Bデータ信号がデータ線Dri,Dgi,Dbi(i=1~m)にそれぞれ供給されている期間であるデータ期間DTでは走査線Sjは非選択状態であり、このデータ期間DTの経過後に走査線Sjが選択状態(図23の例ではLレベル)となるように構成されている。
このようにして上記従来例では、R、G、Bデータ信号は、SSD方式に基づきデータ線Dri,Dgi,Dbiに順次書き込まれた後に走査線Sjが選択状態とされる走査線選択期間SCNを設けることにより対応する画素回路11r、11g、11bにそれぞれ書き込まれる。すなわち、この従来例のようにダイオード接続を利用して内部補償を行うSSD方式の有機EL表示装置では、データ線Dri,Dgi,Dbiのような1組のデータ信号線群へのデータ信号の順次的な書込みが完了した後でなければ、それらデータ信号の示す階調データ(データ電圧)を画素回路11r、11g、11bにそれぞれ書き込むことができない。このため、画素回路内のデータ保持用のキャパシタC1へのデータ電圧の充電を十分に行えないおそれがある。近年における表示画像の高精細化に伴って水平期間が短くなると、各水平期間におけるデータ信号線へのデータ書込期間や走査線の選択期間も短くなることから、このような充電不足は特に問題となる。また、走査線の選択期間が短くなると、各画素回路内の駆動用トランジスタのしきい値電圧のばらつきの補償による輝度ムラの抑制も十分に行えない。
そこで、表示画像の高精細化が進んでも画素回路におけるデータ電圧での充電および内部補償を十分に行うことが可能なSSD方式の表示装置およびその駆動方法を提供することが望まれている。
ある局面は、表示すべき画像を表す複数のデータ信号を伝達するための複数のデータ線と、前記複数のデータ線と交差する複数の走査線と、前記複数のデータ線および前記複数の走査線に沿ってマトリクス状に配置された複数の画素回路とを有する表示装置であって、
2以上の所定数のデータ線を1組として前記複数のデータ線をグループ化することにより得られる複数組のデータ線群にそれぞれ対応する複数の出力端子を有し、各出力端子から、当該出力端子に対応する組の所定数のデータ線によりそれぞれ伝達すべき所定数のデータ信号を時分割的に出力するデータ線駆動回路と、
前記データ線駆動回路の前記複数の出力端子にそれぞれ接続され、前記複数組のデータ線群にそれぞれ対応する複数のデマルチプレクサを有する選択出力回路と、
前記複数の走査線を選択的に駆動する走査線駆動回路とを備え、
前記複数の画素回路のそれぞれは、前記複数のデータ線のいずれか1つに対応するとともに前記複数の走査線のいずれか1つに対応し、
前記所定数のデータ信号のうち各水平期間の最後に出力されたデータ信号の供給を開始する時刻よりも後の時刻であって、かつ当該データ信号の供給を終了する時刻よりも前の時刻までの期間のうちの所定の期間を遅延期間として予め設定し、
各デマルチプレクサは、前記各水平期間のそれぞれに出力された前記所定数のデータ信号を当該水平期間内に逆多重化して前記所定数のデータ線のそれぞれに供給し、
前記走査線駆動回路は、前記各水平期間の前記遅延期間の終了時に、前記所定数のデータ信号を供給した画素回路に対応する走査線の選択を開始する。
2以上の所定数のデータ線を1組として前記複数のデータ線をグループ化することにより得られる複数組のデータ線群にそれぞれ対応する複数の出力端子を有し、各出力端子から、当該出力端子に対応する組の所定数のデータ線によりそれぞれ伝達すべき所定数のデータ信号を時分割的に出力するデータ線駆動回路と、
前記データ線駆動回路の前記複数の出力端子にそれぞれ接続され、前記複数組のデータ線群にそれぞれ対応する複数のデマルチプレクサを有する選択出力回路と、
前記複数の走査線を選択的に駆動する走査線駆動回路とを備え、
前記複数の画素回路のそれぞれは、前記複数のデータ線のいずれか1つに対応するとともに前記複数の走査線のいずれか1つに対応し、
前記所定数のデータ信号のうち各水平期間の最後に出力されたデータ信号の供給を開始する時刻よりも後の時刻であって、かつ当該データ信号の供給を終了する時刻よりも前の時刻までの期間のうちの所定の期間を遅延期間として予め設定し、
各デマルチプレクサは、前記各水平期間のそれぞれに出力された前記所定数のデータ信号を当該水平期間内に逆多重化して前記所定数のデータ線のそれぞれに供給し、
前記走査線駆動回路は、前記各水平期間の前記遅延期間の終了時に、前記所定数のデータ信号を供給した画素回路に対応する走査線の選択を開始する。
他の局面は、表示すべき画像を表す複数のデータ信号を伝達するための複数のデータ線と、前記複数のデータ線に交差する複数の走査線と、前記複数のデータ線および前記複数の走査線に沿ってマトリクス状に配置された複数の画素回路とを有する表示装置の駆動方法であって、
前記表示装置は、
2以上の所定数のデータ線を1組として前記複数のデータ線をグループ化することにより得られる複数組のデータ線群にそれぞれ対応する複数の出力端子を有し、各出力端子から、当該出力端子に対応する組の所定数のデータ線によりそれぞれ伝達すべき所定数のデータ信号を時分割的に出力するデータ線駆動回路と、
前記データ線駆動回路の前記複数の出力端子にそれぞれ接続され、前記複数組のデータ線群にそれぞれ対応する複数のデマルチプレクサを有する選択出力回路と、
前記複数の走査線を選択的に駆動する走査線駆動回路とを備え、
前記複数の画素回路のそれぞれは、前記複数のデータ線のいずれか1つに対応するとともに前記複数の走査線のいずれか1つに対応し、
各画素回路は、電流によって駆動される表示素子と、前記表示素子の駆動電流を制御する電圧を保持するための保持容量と、前記保持容量に保持された電圧に応じた駆動電流を前記表示素子に与えるための駆動トランジスタとを含み、対応する走査線が選択状態のときに前記駆動トランジスタがダイオード接続状態となって対応するデータ線の電圧が前記駆動トランジスタを介して前記保持容量に与えられるように構成されており、
前記駆動方法は、
前記所定数のデータ信号のうち各水平期間の最後に出力されたデータ信号の供給を開始する時刻よりも後の時刻であって、かつ当該データ信号の供給を終了する時刻よりも前の時刻までの期間のうちの所定の期間を遅延期間として予め設定するステップと、
前記各水平期間のそれぞれに出力された前記所定数のデータ信号を当該水平期間内に順次選択して前記所定数のデータ線のそれぞれに供給するステップと、
前記各水平期間の前記遅延期間の終了時毎に、前記所定数のデータ信号を供給した画素回路に対応する走査線の選択を開始するステップとを備える。
前記表示装置は、
2以上の所定数のデータ線を1組として前記複数のデータ線をグループ化することにより得られる複数組のデータ線群にそれぞれ対応する複数の出力端子を有し、各出力端子から、当該出力端子に対応する組の所定数のデータ線によりそれぞれ伝達すべき所定数のデータ信号を時分割的に出力するデータ線駆動回路と、
前記データ線駆動回路の前記複数の出力端子にそれぞれ接続され、前記複数組のデータ線群にそれぞれ対応する複数のデマルチプレクサを有する選択出力回路と、
前記複数の走査線を選択的に駆動する走査線駆動回路とを備え、
前記複数の画素回路のそれぞれは、前記複数のデータ線のいずれか1つに対応するとともに前記複数の走査線のいずれか1つに対応し、
各画素回路は、電流によって駆動される表示素子と、前記表示素子の駆動電流を制御する電圧を保持するための保持容量と、前記保持容量に保持された電圧に応じた駆動電流を前記表示素子に与えるための駆動トランジスタとを含み、対応する走査線が選択状態のときに前記駆動トランジスタがダイオード接続状態となって対応するデータ線の電圧が前記駆動トランジスタを介して前記保持容量に与えられるように構成されており、
前記駆動方法は、
前記所定数のデータ信号のうち各水平期間の最後に出力されたデータ信号の供給を開始する時刻よりも後の時刻であって、かつ当該データ信号の供給を終了する時刻よりも前の時刻までの期間のうちの所定の期間を遅延期間として予め設定するステップと、
前記各水平期間のそれぞれに出力された前記所定数のデータ信号を当該水平期間内に順次選択して前記所定数のデータ線のそれぞれに供給するステップと、
前記各水平期間の前記遅延期間の終了時毎に、前記所定数のデータ信号を供給した画素回路に対応する走査線の選択を開始するステップとを備える。
ある局面によれば、SSD方式が採用された表示装置において、1水平期間毎に、所定数のデータ信号を順次選択して前記所定数のデータ線のそれぞれに供給するとともに、所定数のデータ信号のうち最後に供給されたデータ信号を対応するデータ線に供給を開始する時刻よりも遅い時刻であって、かつ最後に供給されたデータ信号の供給を終了する時刻よりも早い時刻に、対応する走査線の選択を開始する。これにより、画素回路内のダイオード接続に起因するデータ書込不良の問題を回避することができるので、書き込むべき画像信号のレベルによらず、当該画像信号を画素回路に書き込むことができる。また、データ期間と走査線選択期間とを重複させることにより、データ線にデータ信号を供給する時間を十分確保することができる。このため、供給されたデータ信号がローレベルのときには、駆動電流が大きくなり、画像の輝度が向上し、供給されたデータ信号がハイレベルのときには、駆動電流が低下し、より沈んだ黒を表現することができる。さらに、隣接する画素において補償期間となる走査線選択期間が同じになるので、隣接する画素間の輝度ムラの発生を抑制できる。
他の局面によれば、第1の局面と同一の効果を奏する。
<1.基礎検討>
本実施形態に係る有機EL表示装置について説明する前に、走査信号に応じてダイオード接続される駆動用トランジスタなどからなる画素回路を含み、SSD方式を採用した有機EL表示装置において、データ線にデータ信号を供給する期間であるデータ期間の長さ、走査線に供給される走査信号がアクティブな期間である走査線選択期間の長さ、およびそれらの期間の開始時刻の前後関係について検討したので、その結果を基礎検討として説明する。そこで、まず画素回路およびマルチプレクサの各構成について説明し、次に画素回路の駆動方法を第1の基礎検討の駆動方法と第2の基礎検討の駆動方法とに分けて説明する。なお、基礎検討には、駆動方法が異なる第1の基礎検討と第2の基礎検討とが含まれるが、各基礎検討では、有機EL表示装置の画素回路およびマルチプレクサは同じものを使用した。
本実施形態に係る有機EL表示装置について説明する前に、走査信号に応じてダイオード接続される駆動用トランジスタなどからなる画素回路を含み、SSD方式を採用した有機EL表示装置において、データ線にデータ信号を供給する期間であるデータ期間の長さ、走査線に供給される走査信号がアクティブな期間である走査線選択期間の長さ、およびそれらの期間の開始時刻の前後関係について検討したので、その結果を基礎検討として説明する。そこで、まず画素回路およびマルチプレクサの各構成について説明し、次に画素回路の駆動方法を第1の基礎検討の駆動方法と第2の基礎検討の駆動方法とに分けて説明する。なお、基礎検討には、駆動方法が異なる第1の基礎検討と第2の基礎検討とが含まれるが、各基礎検討では、有機EL表示装置の画素回路およびマルチプレクサは同じものを使用した。
以下で説明するトランジスタは、特に断らない限りPチャネル型であるが、Pチャネル型に限定されず、Nチャネル型であっても良い。また、トランジスタは例えば薄膜トランジスタ(Thin Film Transistor:TFT)であるが、TFTに限定されるものではない。Pチャネル型のトランジスタは、ゲート端子にローレベルの電位が与えられたときにオン状態になり、ハイレベルの電位が与えられたときにオフ状態になる。
<1.1 デマルチプレクサ部の回路構成>
SSD方式を実現するデマルチプレクサの構成および動作について説明する。有機EL表示装置は、通常複数個のデマルチプレクサを備えているが、ここではそのうちの1個のマルチプレクサを例に挙げて説明する。図1はデマルチプレクサ411と2つの画素回路11a、11bとの接続関係を示す図である。図1に示すように、デマルチプレクサには2個の選択トランジスタMs1、Ms2が含まれている。選択トランジスタMs1のゲート端子はデータ制御線ASW1に接続され、選択トランジスタMs2のゲート端子はデータ制御線ASW2に接続されている。初期化期間の終了後に、データ線ドライバ(不図示)から出力線d1を介して、画素回路11aに書き込むべきデータ信号と画素回路11bに書き込むべきデータ信号とが時分割されて含まれるデータ信号V<1>がデマルチプレクサ411に入力される。このとき、データ制御線ASW1に与えられるデータ選択信号AS1はHレベルからLレベルに変化する。これにより、Lレベルのデータ選択信号AS1が選択トランジスタMs1のゲート端子に与えられ、選択トランジスタMs1はオン状態になり、データ信号V<1>に含まれ、画素回路11aに書き込まれるべきデータ信号を選択してデータ線D1に出力する。
SSD方式を実現するデマルチプレクサの構成および動作について説明する。有機EL表示装置は、通常複数個のデマルチプレクサを備えているが、ここではそのうちの1個のマルチプレクサを例に挙げて説明する。図1はデマルチプレクサ411と2つの画素回路11a、11bとの接続関係を示す図である。図1に示すように、デマルチプレクサには2個の選択トランジスタMs1、Ms2が含まれている。選択トランジスタMs1のゲート端子はデータ制御線ASW1に接続され、選択トランジスタMs2のゲート端子はデータ制御線ASW2に接続されている。初期化期間の終了後に、データ線ドライバ(不図示)から出力線d1を介して、画素回路11aに書き込むべきデータ信号と画素回路11bに書き込むべきデータ信号とが時分割されて含まれるデータ信号V<1>がデマルチプレクサ411に入力される。このとき、データ制御線ASW1に与えられるデータ選択信号AS1はHレベルからLレベルに変化する。これにより、Lレベルのデータ選択信号AS1が選択トランジスタMs1のゲート端子に与えられ、選択トランジスタMs1はオン状態になり、データ信号V<1>に含まれ、画素回路11aに書き込まれるべきデータ信号を選択してデータ線D1に出力する。
なお、本明細書では、走査信号,データ選択信号などのように、ハイレベルまたはローレベルの2値のいずれかをとる信号では、ハイレベルを「Hレベル」と記載し、ローレベルを「Lレベル」と記載する。画像を表示するデータ信号またはデータ電圧でも同様に、低いレベルの電圧を「ローレベル」、高いレベルの電圧を「ハイレベル」と呼ぶ。本明細書では、主にPチャネル型トランジスタによって構成された画素回路について説明しているので、最大階調である255階調またはそれに近い階調(白または白に近い階調値の画像)のデータ電圧のレベルを「ローレベル」と呼び、最小階調である0階調またはそれに近い階調(黒または黒に近い階調値の画像)のデータ電圧のレベルを「ハイレベル」と呼ぶ。一方、Nチャネル型トランジスタによって構成された画素回路の場合は、最小階調である0階調またはそれに近い階調(黒または黒に近い階調値の画像)のデータ電圧のレベルを「ローレベル」と呼び、最大階調である255階調またはそれに近い階調(白または白に近い階調値の画像)のデータ電圧のレベルを「ハイレベル」と呼ぶ。
次に、データ選択信号AS1がLレベルからHレベルに変化し、データ制御線ASW2に与えられるデータ選択信号AS2がHレベルからLレベルに変化する。これにより、Lレベルのデータ選択信号AS2が選択トランジスタMs2のゲート端子に与えられると、選択トランジスタMs2はオン状態になり、データ信号V<1>に含まれ、画素回路11bに書き込まれるべきデータ信号を選択してデータ線D2に供給する。次に、走査線に与えられる走査信号SCANがHレベルからLレベルに変化すると、各データ線D1、D2に供給された各データ信号は、データ線D1、D2にそれぞれ接続された画素回路11a、11bに書き込まれる。なお、図1に示すデマルチプレクサ411は2個の選択トランジスタMs1、Ms2を含むが、3個以上の選択トランジスタを含んでいても良い。
<1.2 画素回路の構成>
次に、画素回路11aおよび画素回路11bの構成について説明する。図2は、デマルチプレクサに接続された2つの画素回路11a、11bと各種配線との接続関係を示す回路図である。図2に示すように、選択トランジスタMs1のドレイン端子は、データ線D1を介して画素回路11aに接続され、選択トランジスタMs2のドレイン端子は、データ線D2を介して画素回路11bに接続されている。画素回路11aと画素回路11bは同じ構成であるので、以下では特に断らない限り画素回路11aについて説明する。
次に、画素回路11aおよび画素回路11bの構成について説明する。図2は、デマルチプレクサに接続された2つの画素回路11a、11bと各種配線との接続関係を示す回路図である。図2に示すように、選択トランジスタMs1のドレイン端子は、データ線D1を介して画素回路11aに接続され、選択トランジスタMs2のドレイン端子は、データ線D2を介して画素回路11bに接続されている。画素回路11aと画素回路11bは同じ構成であるので、以下では特に断らない限り画素回路11aについて説明する。
画素回路11aは、1個の有機EL素子OLED、7個のトランジスタM1~M7、および1個のストレージキャパシタCstを含んでいる。より詳細には、画素回路11aは、有機EL素子OLED、駆動トランジスタM1、書込用トランジスタM2、補償用トランジスタM3、第1初期化用トランジスタM4、電源供給用トランジスタM5、発光制御用トランジスタM6、第2初期化用トランジスタM7を含む。
駆動トランジスタM1は、ゲート端子、第1導通端子、および第2導通端子を有している。駆動トランジスタM1の第1導通端子は、電源供給用トランジスタM5を介してHレベル電源線ELVDDに接続される導通端子であり、第2導通端子は、発光制御用トランジスタM6を介して有機EL素子OLEDに接続される導通端子である。駆動トランジスタM1では、キャリアの流れに応じて、第1導通端子および第2導通端子がそれぞれソース端子およびドレイン端子となったり、ドレイン端子およびソース端子となったりする。以下の説明では、Pチャネル型トランジスタのキャリアであるホールが第1導通端子から第2導通端子に流れるので、第1導通端子がソース端子になり、第2導通端子がドレイン端子になる。
画素回路11a、11bが形成された基板には、走査線Sj、前走査線Sj-1(「ディスチャージ線」とも呼ぶ)、エミッション線Ej、データ線Di、Hレベル電源線ELVDD、Lレベル電源線ELVSS、および初期化線Viniが配設されている。書込用トランジスタM2は、走査線Sjにゲート端子が接続され、データ線Diにソース端子が接続されており、走査線Sjの選択に応じてデータ線Diに供給されたデータ信号を駆動トランジスタM1の第1導通端子に供給する。
駆動トランジスタM1の第1導通端子は、書込用トランジスタM2のドレイン端子に接続され、ゲート端子はノードN1に接続されている。ノードN1は、後述する補償用トランジスタM3の第2導通端子と、ストレージキャパシタCstの第1端子とが接続された節点であり、ノードN1に与えられるデータ信号の電圧(データ電圧)でストレージキャパシタCstが充電される。駆動トランジスタM1は、ストレージキャパシタCstを充電するデータ電圧に応じて決まる駆動電流Iを有機EL素子OLEDに供給する。
補償用トランジスタM3は、駆動トランジスタM1のゲート端子と第2導通端子との間に設けられている。補償用トランジスタM3のゲート端子は走査線Sjに接続されている。補償用トランジスタM3は、走査線Sjがアクティブになれば導通し、駆動トランジスタM1をダイオード接続する。これにより、ノードN1の電位Vn1は、次式(5)で表されるように、データ電圧よりも駆動トランジスタM1のしきい値電圧の絶対値|Vth|だけ低くなる。このノードN1の電位Vn1は、ゲート電圧Vgとして駆動トランジスタM1のゲート端子に与えられる。
Vn1=Vdata-|Vth| … (5)
ここで、Vdataはデータ電圧であり、Vthは駆動トランジスタM1のしきい値電圧であり、Pチャネル型トランジスタではVth<0であり、Nチャネル型トランジスタではVth>0である。なお、本実施形態では、駆動トランジスタM1にはPチャネル型トランジスタが用いられている。
Vn1=Vdata-|Vth| … (5)
ここで、Vdataはデータ電圧であり、Vthは駆動トランジスタM1のしきい値電圧であり、Pチャネル型トランジスタではVth<0であり、Nチャネル型トランジスタではVth>0である。なお、本実施形態では、駆動トランジスタM1にはPチャネル型トランジスタが用いられている。
第1初期化用トランジスタM4は、前走査線Sj-1にゲート端子が接続され、駆動トランジスタM1のゲート端子と初期化線Viniとの間に設けられている。第1初期化用トランジスタM4は、前走査線Sj-1がアクティブになれば導通し、ノードNに初期化電位Vini与えることによってノードN1の電位を初期化する。これにより、駆動トランジスタM1のゲート端子に初期化電位Viniが与えられる。
電源供給用トランジスタM5は、ゲート端子がエミッション線Ejに接続され、Hレベル電源線ELVDDと駆動トランジスタM1の第1導通端子との間に設けられている。電源供給用トランジスタM5は、エミッション線Ejの選択に応じてHレベル電圧ELVDDを駆動トランジスタM1の第1導通端子に供給する。
発光制御用トランジスタM6は、エミッション線Ejにゲート端子が接続され、駆動トランジスタM1と第2初期化用トランジスタM7との間に設けられている。発光制御用トランジスタM6は、エミッション線Ejの選択に応じて駆動トランジスタM1の第2導通端子と有機EL素子OLEDとを導通させる。これにより、駆動トランジスタM1によって電流値を制御された駆動電流が駆動トランジスタM1から有機EL素子OLEDに流れる。
第2初期化用トランジスタM7は、走査線Sjにゲート端子が接続され、有機EL素子OLEDのアノードと初期化線Viniとの間に設けられている。第2初期化用トランジスタM7は、走査線Sjが選択されたときに初期化信号DISを有機EL素子OLEDのアノードに与え、アノードの電位を初期化する。
ストレージキャパシタCstの第1端子はノードN1に接続され、第2端子はHレベル電源線ELVDDに接続されている。ストレージキャパシタCstは、補償用トランジスタM3および第1初期化用トランジスタM4がオフ状態のときのノードN1の電位を保持する。
有機EL素子OLEDは、アノード(有機EL素子OLEDの一端)が発光制御用トランジスタM6を介して駆動トランジスタM1の第2導通端子に接続され、カソード(有機EL素子OLEDの他端)がLレベル電源線ELVSSに接続されており、駆動トランジスタM1から供給される駆動電流が流れるとその電流値に応じた輝度で発光する。なお、画素回路11bの動作も上記画素回路11aの動作と同じであるので、その説明を省略する。
<1.3 第1の基礎検討の駆動方法>
図3は、第1の基礎検討において、画素回路11aおよび画素回路11bを駆動する方法を示すタイミングチャートである。第1の基礎検討では、図3に示すように、図2に示す回路図の画素回路11aに接続されたデータ線D1にデータ信号を供給する期間(「第1データ期間DT1」と呼ぶ)、および画素回路11bに接続されたデータ線D2にデータ信号を供給する期間(「第2データ期間DT2」と呼ぶ)と重なるように、データ線D1に供給されたデータ信号を画素回路11aに書き込み、データ線D2に供給されたデータ信号を画素回路11bに書き込むための走査線選択期間SCNが設定されている。
図3は、第1の基礎検討において、画素回路11aおよび画素回路11bを駆動する方法を示すタイミングチャートである。第1の基礎検討では、図3に示すように、図2に示す回路図の画素回路11aに接続されたデータ線D1にデータ信号を供給する期間(「第1データ期間DT1」と呼ぶ)、および画素回路11bに接続されたデータ線D2にデータ信号を供給する期間(「第2データ期間DT2」と呼ぶ)と重なるように、データ線D1に供給されたデータ信号を画素回路11aに書き込み、データ線D2に供給されたデータ信号を画素回路11bに書き込むための走査線選択期間SCNが設定されている。
図3に示すタイミングチャートに記載された2つの1水平期間(1H)のうち先の水平期間(「第1水平期間1Ha」と呼ぶ)に設けられた初期化期間PSCNは、後の水平期間(「第2水平期間1Hb」と呼ぶ)においてデータ信号を書き込むべき画素回路のノードの電位を初期化する期間であるとともに、直前走査時にデータ信号を書き込む走査線選択期間でもある。
まず第1水平期間1Haの時刻t1において、画素回路11aおよび画素回路11bの前走査線Sj-1に供給される初期化信号DIS(「ディスチャージ信号」とも呼ぶ)がHレベルからLレベルに変化する。このため、第1初期化用トランジスタM4がオン状態になり、初期化線Viniから初期化信号DISが第1初期化用トランジスタM4を介してノードN1に供給され、駆動トランジスタM1のゲート端子に与えられる。これにより、画素回路11aのノードN1の電位が初期化され、直前走査時の走査線選択期間に書き込まれたデータ電圧から、ローレベルよりもさらに低い初期化電位Viniに低下する。同様に、画素回路11bのノードN2の電位も、直前走査時に書き込まれたデータ電圧から、ローレベルよりもさらに低い初期化電位Viniに低下する。このとき、前走査線Sj-1に供給される初期化信号DISは、直前走査時に走査線に与えられる走査信号である。
第1水平期間1Haから第2水平期間1Hbに移行する時刻t2において、初期化信号DISはLレベルからHレベルに変化し、第1初期化用トランジスタM4はオフ状態になる。時刻t3において、走査線Sjに供給される走査信号SCANはHレベルからLレベルに変化し、時刻t7までLレベルを維持する。これにより、時刻t3から時刻t7まで、書込用トランジスタM2および補償用トランジスタM3がオン状態になる。同時にデータ制御線ASW1に供給されるデータ選択信号AS1がHレベルからLレベルに変化して選択トランジスタMs1がオン状態になり、画素回路11aに書き込まれるべきデータ信号がデータ線D1に供給される。
このとき、画素回路11aの書込用トランジスタM2および補償用トランジスタM3がオン状態になっているので、データ線D1に供給されたデータ信号は、書込用トランジスタM2、駆動トランジスタM1、補償用トランジスタM3を介してノードN1に与えられる。これにより、画素回路11aのノードN1の電位は、時刻t3から走査線選択期間SCNが終了する時刻t7までの期間に、初期化電位Viniから上式(5)で表される電位Vn1まで上昇する。一方、時刻t3から時刻t5まで、画素回路11bのデータ線D2には直前走査時に書き込まれたデータ信号が保持されている。このため、走査線選択期間SCNのうちの時刻t3から時刻t5までの期間に、データ線D2に保持されていたデータ信号が初期化された画素回路11bのノードN2に書き込まれる。時刻t4において、データ制御線ASW1に供給されるデータ選択信号AS1がLレベルからHレベルに変化し、選択トランジスタMs1がオフ状態になる。
時刻t5において、画素回路11bに書き込まれるべきデータ信号がデータ線ドライバからデマルチプレクサ411に与えられる。また、データ制御線ASW2に供給されるデータ選択信号AS2がHレベルからLレベルに変化して選択トランジスタMs2がオン状態になり、画素回路11bに書き込まれるべきデータ信号が、時刻t5から時刻t6までの第2データ期間DT2の間、出力線d1から選択トランジスタMs2を介してデータ線D2に供給される。
このとき、走査信号SCANは時刻t3から連続してLレベルを維持しているので、画素回路11bの書込用トランジスタM2および補償用トランジスタM3は引き続きオン状態になっている。しかし、上述のように、走査線選択期間SCNのうちの時刻t3から時刻t5までの期間に、画素回路11bのノードN2の電位は初期化電位Viniから上昇している。このため、画素回路11bに書き込まれるべきデータ信号の電位がすでに書き込まれている電位よりも高い場合には、時刻t5から時刻t6までの期間にその差分だけデータ信号がノードN2に書き込まれ、すでに書き込まれている電位よりも低い場合には、後述するようにデータ信号はノードN2に書き込まれない。
時刻t6において、データ選択信号AS2がLレベルからHレベルに変化し、選択トランジスタMs2がオフ状態になる。これにより、第2データ期間DT2が終了する。さらに、時刻t7において走査信号SCANがLレベルからHレベルに変化し、第2水平期間1Hbが終了する。なお、データ線D1およびデータ線D2に供給されたデータ信号は、次の走査時に書き込むべき新たなデータ信号が供給されるまでデータ線D1およびデータ線D2にそれぞれ保持される。
<1.4 第1の基礎検討の場合の課題>
第1の基礎検討において説明した駆動方法には、次の2つの課題がある。まず、第1の課題について説明する。図3に示すタイミングチャートにおいて、画素回路11bに注目すると、時刻t3において走査信号SCANがHレベルからLレベルに変化したとき、データ線D2には、直前走査時に書き込まれたデータ信号が残っている。このため、時刻t3から時刻t4までの期間に、画素回路11aのノードN1にデータ信号が書き込まれると同時に、直前走査時に書き込まれ、データ線D2に残っていたデータ信号が画素回路11bのノードN2に書き込まれる。このとき、データ線D2に保持されていたデータ信号がハイレベル(黒または黒に近い階調の画像を表示するレベル)のデータ信号であれば、当該ハイレベルのデータ信号がノードN2に書き込まれる。これにより、駆動トランジスタM1のゲート端子の電圧はハイレベルになり、駆動トランジスタM1はオフ状態になる。
第1の基礎検討において説明した駆動方法には、次の2つの課題がある。まず、第1の課題について説明する。図3に示すタイミングチャートにおいて、画素回路11bに注目すると、時刻t3において走査信号SCANがHレベルからLレベルに変化したとき、データ線D2には、直前走査時に書き込まれたデータ信号が残っている。このため、時刻t3から時刻t4までの期間に、画素回路11aのノードN1にデータ信号が書き込まれると同時に、直前走査時に書き込まれ、データ線D2に残っていたデータ信号が画素回路11bのノードN2に書き込まれる。このとき、データ線D2に保持されていたデータ信号がハイレベル(黒または黒に近い階調の画像を表示するレベル)のデータ信号であれば、当該ハイレベルのデータ信号がノードN2に書き込まれる。これにより、駆動トランジスタM1のゲート端子の電圧はハイレベルになり、駆動トランジスタM1はオフ状態になる。
さらに、走査線選択期間SCNの残りの期間である時刻t5から時刻t6までの第2データ期間DT2にデータ線D2に供給されたデータ信号がローレベルのデータ信号(白または白に近い階調の画像を表示するレベル)である場合、書込用トランジスタM2がオン状態になって当該ローレベルのデータ信号がデータ線D2から駆動トランジスタM1の第1導通端子に与えられても、駆動トランジスタM1のゲート端子の電圧はハイレベルのままであるため、駆動トランジスタM1はオフ状態を維持する。その結果、データ線D2に供給されたローレベルのデータ信号をノードN2に書き込むことができないので、当該データ信号に応じた画像を表示することはできない。
なお、図3では、走査信号SCANがHレベルからLレベルに変化する時刻t3において、画素回路11aにデータ信号を書き込むので、画素回路11aでは上記のような課題は生じない。しかし、走査信号SCANがHレベルからLレベルに変化する時刻が、画素回路11aにデータ信号を書き込む時刻よりも早い場合には、画素回路11aでも同様の課題が発生する。
次に第2の課題について説明する。図3に示す時刻t3において、走査信号SCANがHレベルからLレベルに変化すると同時に、データ線D1から画素回路11aにデータ信号が書き込まれるとともに、駆動トランジスタM1のしきい値電圧を補償する「データ書込&しきい値補償期間」(以下「補償期間」とも呼ぶ)も時刻t3から開始する。これに対し、データ線D2から画素回路11bに書き込むべきデータ信号が書き込まれるのは時刻t5からであるので、画素回路11bの補償期間は時刻t5から開始する。
走査信号SCANがLレベルを維持するのは時刻t7までである。このため、画素回路11aの補償期間は、時刻t3から時刻t7までの期間であり、画素回路11bの補償期間である時刻t5から時刻t7までの期間に比べて長くなる。その結果、画素回路11aのノードN1に書き込まれるデータ電圧は所定のレベルに到達するが、画素回路11bのノードN2に書き込まれたデータ電圧は所定のレベルまで到達しきれない場合がある。この場合、画素回路11aの駆動電流と画素回路11bの駆動電流の電流値が異なるので、隣接する画素回路間で輝度ムラが発生する。
<1.5 第2の基礎検討における駆動方法>
第1の基礎検討において説明した課題は、走査線選択期間が第1データ期間および第2データ期間のいずれとも重なるように設定されたために生じた。そこで、第2の基礎検討では、第1データ期間、第2データ期間、および走査線選択期間が互いに重ならないようにそれらを設定する。
第1の基礎検討において説明した課題は、走査線選択期間が第1データ期間および第2データ期間のいずれとも重なるように設定されたために生じた。そこで、第2の基礎検討では、第1データ期間、第2データ期間、および走査線選択期間が互いに重ならないようにそれらを設定する。
図4は、第2の基礎検討において、画素回路11aおよび画素回路11bを駆動する方法を示すタイミングチャートである。図4に示すタイミングチャートは、図3に示すタイミングチャートと共通する部分が多いので、共通する部分の説明を省略し、異なる部分について説明する。図3では、時刻t3において、走査線に供給される走査信号SCANがHレベルからLレベルに変化し、時刻t7までLレベルを維持していた。このため、走査信号SCANは、第1データ期間DT1が開始する時刻t3から、第2データ期間DT2が終了する時刻t6よりも遅い時刻t7までLレベルを維持していた。
これに対し、図4に示すタイミングチャートでは、画素回路11aの第1データ期間DT1となる時刻t3から時刻t4までの期間、および画素回路11bの第2データ期間DT2となる時刻t5から時刻t6までの期間では、走査信号SCANはHレベルを維持している。
走査線選択期間SCNでは、時刻t7において、走査信号SCANがHレベルからLレベルに変化すると、画素回路11aの書込用トランジスタM2および補償用トランジスタM3がオン状態になる。これにより、画素回路11aでは、データ線D1に保持されているデータ信号が書込用トランジスタM2、駆動トランジスタM1、および補償用トランジスタM3を介してノードN1に書き込まれる。その結果、ノードN1の電位は、時刻t7において初期化電位Viniから上昇し始め、時刻t8まで上昇する。
画素回路11bでも、データ線D2に保持されているデータ信号が書込用トランジスタM2、駆動トランジスタM1、および補償用トランジスタM3を介してノードN2に書き込まれる。これにより、ノードN2の電位は、時刻t7において初期化電位Viniから上昇し始め、時刻t8まで上昇する。このようにして、時刻t7から時刻t8までの走査線選択期間SCNに、画素回路11aに書き込まれるべきデータ信号がデータ線D1から画素回路11aのノードN1に書き込まれ、同時に画素回路11bに書き込まれるべきデータ信号がデータ線D2から画素回路11bのノードN2に書き込まれる。
<1.6 第2の基礎検討の課題>
第2の基礎検討において説明した駆動方法には、次のような課題がある。第2の基礎検討では、画素回路11aに書き込むべきデータ信号をデータ線D1に供給する第1データ期間DT1、画素回路11bに書き込むべきデータ信号をデータ線D2に供給する第2データ期間DT2、およびデータ信号をデータ線D1およびデータ線D2から画素回路11aおよび画素回路11bにそれぞれ書き込む走査線選択期間SCNを互いに重ならないように設定する。
第2の基礎検討において説明した駆動方法には、次のような課題がある。第2の基礎検討では、画素回路11aに書き込むべきデータ信号をデータ線D1に供給する第1データ期間DT1、画素回路11bに書き込むべきデータ信号をデータ線D2に供給する第2データ期間DT2、およびデータ信号をデータ線D1およびデータ線D2から画素回路11aおよび画素回路11bにそれぞれ書き込む走査線選択期間SCNを互いに重ならないように設定する。
しかし、第2水平期間1Hbの長さは表示装置の解像度(走査線の本数)によって決まる。特に近年では、表示画像の高精細化に伴って1水平期間が短くなっているが、その場合でも、第1データ期間DT1、第2データ期間DT2、および走査線選択期間SCNを第2水平期間1Hb内に収めなければならないという制約を受ける。このため、走査線選択期間SCNを長くすると、第1および第2データ期間DT1、DT2が短くなる。その結果、データ線D1、D2の電圧が本来書き込みたい所望のデータ電圧に到達する前に、第1および第2データ期間DT1、DT2が終了してしまう場合がある。この場合、データ線D1、D2の充電が不足するので、本来書き込まれるべきデータ電圧よりも低い電圧値のデータ電圧が画素回路11aおよび画素回路11bのノードN1、N2にそれぞれ書き込まれてしまう。
一方、走査線選択期間SCNを短くすると、第1および第2データ期間DT1、DT2を長くすることができるので、データ線D1、D2の充電不足は解消される。しかし、データ線D1、D2にそれぞれ供給されたデータ信号を画素回路11aおよび画素回路11bのノードN1、N2にそれぞれ書き込む走査線選択期間SCNが短くなる。このため、各ノードN1、N2には、本来書き込まれるべきデータ電圧よりも低い電圧値のデータ電圧が書き込まれてしまう。また、走査線選択期間SCNは駆動トランジスタM1のしきい値電圧Vthのばらつきを補償する補償期間でもあるので、走査線選択期間SCNが短くなれば補償期間を十分確保することができなくなり、輝度ムラの抑制が不十分になる。
このように、第1の基礎検討および第2の基礎検討において検討した駆動方法は、それぞれ課題がある。そこで、これらの課題の解決することが可能な実施形態について以下に説明する。
<2.第1の実施形態>
<2.1 全体構成>
図5は、第1の実施形態に係る有機EL表示装置の全体構成を示すブロック図である。有機EL表示装置は、RGBからなる3原色によるカラー表示が可能なアクティブマトリクス型表示装置である。図5に示すように、有機EL表示装置は、表示部10、表示制御回路20、データ線ドライバ30、選択出力回路40、走査線ドライバ50、およびエミッション線ドライバ60を備えている。有機EL表示装置は、選択出力回路40を介して、データ線ドライバ30から各データ線にデータ信号を供給するSSD方式を採用した表示装置である。本実施形態では、データ線ドライバ30によりデータ線駆動回路が実現され、走査線ドライバ50により走査線駆動回路が実現される。
<2.1 全体構成>
図5は、第1の実施形態に係る有機EL表示装置の全体構成を示すブロック図である。有機EL表示装置は、RGBからなる3原色によるカラー表示が可能なアクティブマトリクス型表示装置である。図5に示すように、有機EL表示装置は、表示部10、表示制御回路20、データ線ドライバ30、選択出力回路40、走査線ドライバ50、およびエミッション線ドライバ60を備えている。有機EL表示装置は、選択出力回路40を介して、データ線ドライバ30から各データ線にデータ信号を供給するSSD方式を採用した表示装置である。本実施形態では、データ線ドライバ30によりデータ線駆動回路が実現され、走査線ドライバ50により走査線駆動回路が実現される。
表示部10には、m×2(mは2以上の整数)本のデータ線が配置されている。より詳細には、データ線Dr1~Dr(2m/3)、データ線Dg1~Dg(2m/3)、およびデータ線Db1~Db(2m/3)が配置され、さらにこれらのデータ線と直交するn本の走査線S1~Snとが配置されている。また、表示部10は、各データ線と各走査線との交差点毎に画素回路11r、11g、11bが設けられている。より詳細には、(2m/3)本のデータ線Dr1~Dr(2m/3)とn本の走査線S1~Snとの交差点に対応して(2/3)m×n個の画素回路11rが設けられ、(2m/3)本のデータ線Dg1~Dg(2m/3)とn本の走査線S1~Snとの交差点に対応して(2/3)m×n個の画素回路11gが設けられ、(2m/3)本のデータ線Db1~Db(2m/3)とn本の走査線S1~Snとの交差点に対応して(2/3)m×n個の画素回路11bが設けられている。このため、表示部10には、全部で2×m×n個の画素回路が設けられている。
表示部10には、n本の走査線S1~Snと平行に、n本の制御線としてのエミッション線E1~Enが配置されている。データ線Dr1~Dr(2m/3)、Dg1~Dg(2m/3)、Db1~Db(2m/3)は選択出力回路40に接続されている。n本の走査線S1~Snは走査線ドライバ50に接続されている。n本のエミッション線E1~Enはエミッション線ドライバ60に接続されている。
また、表示部10には、画素回路11r、11g、11bに共通の電源線が配置されている。より詳細には、後述の有機EL素子(「電流により駆動される表示素子」とも呼ぶ)を駆動するためのHレベル電圧ELVDDを供給する電源線(以下「Hレベル電源線」と呼び、Hレベル電圧と同じく符号ELVDDで表す。)および有機EL素子を駆動するためのLレベル電圧ELVSSを供給する電源線(以下「Lレベル電源線」と呼び、Lレベル電圧と同じく符号ELVSSで表す。)が配置されている。さらに、後述の初期化動作のための初期化電位Viniを供給する初期化線(初期化電位と同じく符号Viniで表す。)が配置されている。これらの電位は、電源回路(不図示)から供給される。本実施形態では、Hレベル電源線ELVDDにより第1電源線が実現され、Lレベル電源線ELVSSにより第2電源線が実現されている。
2m/3本のデータ線Dr1~Dr(2m/3)には、2m/3個のデータキャパシタCdr1~Cdr(2m/3)がそれぞれ接続されている。2m/3本のデータ線Dg1~Dg(2m/3)には、2m/3個のデータキャパシタCdg1~Cdg(2m/3)がそれぞれ接続されている。2m/3本のデータ線Db1~Db(2m/3)には、2m/3個のデータキャパシタCdb1~Cdb(2m/3)がそれぞれ接続されている。なお、各データキャパシタの一端(データ線が接続されていない側)は例えば接地されているが、本発明はこれに限定されるものではない。また、データキャパシタCdr1~Cdr(2m/3)、データキャパシタCdg1~Cdg(2m/3)、データキャパシタCdb1~Cdb(2m/3)をまとめてデータ容量素子と呼ぶことがある。なお、各データキャパシタの一端(データ線が接続されていない側)は例えば接地されているが、これに限定されるものではない。また、データキャパシタは、上記データキャパシタと、データ線の寄生容量とによって構成されていても良く、あるいは、データ線の寄生容量だけで構成されていても良い。このように、本明細書におけるデータ容量素子は少なくとも寄生容量を含む。
表示制御回路20は、データ線ドライバ30、選択出力回路40、走査線ドライバ50、およびエミッション線ドライバ60に各種制御信号を出力する。より詳細には、表示制御回路20は、データ線ドライバ30にデータスタートパルスDSP、データクロックDCK、表示データDA、およびラッチパルスLPを出力する。表示データDAには、Rデータ、Gデータ、およびBデータが含まれる。表示制御回路20はまた、選択出力回路40にデータ選択信号AS1、AS2を出力する。表示制御回路20はまた、走査線ドライバ50に走査スタートパルスSSPおよび走査クロックSCKを出力する。表示制御回路20はさらに、エミッション線ドライバ60にエミッションスタートパルスESPおよびエミッションクロックECKを出力する。
データ線ドライバ30は、図示しないmビットのシフトレジスタ、サンプリング回路、ラッチ回路、およびm個のD/Aコンバータなどを含んでいる。シフトレジスタは、互いに縦続接続されたm個の双安定回路を有し、初段に供給されたデータスタートパルスDSPをデータクロックDCKに同期して転送し、各段からサンプリングパルスを出力する。サンプリングパルスの出力タイミングに合わせて、サンプリング回路には表示データDAが供給される。サンプリング回路は、サンプリングパルスに従って表示データDAを記憶する。サンプリング回路に1行分の表示データDAが記憶されると、表示制御回路20はラッチ回路に対してラッチパルスLPを出力する。ラッチ回路は、ラッチパルスLPを受け取ると、サンプリング回路に記憶された表示データDAを保持する。D/Aコンバータは、データ線ドライバ30のm個の出力端子(不図示)にそれぞれ接続されたm本の出力線d1~dmに対応して設けられており、ラッチ回路に保持された表示データDAをアナログ電圧信号であるデータ信号に変換し、得られたデータ信号を出力線d1~dmに供給する。本実施形態に係る表示装置はRGBからなる3原色によるカラー表示を行い、かつSSD方式を採用しているので、Rデータ信号、Gデータ信号、およびBデータ信号が時分割されて各出力線に出力される。
選択出力回路40は、m個のデマルチプレクサ411~41mを含んでいる。例えばデマルチプレクサ411の入力端は1本の出力線d1に接続されている。デマルチプレクサ411は2個の出力端を有し、各出力端はそれぞれデータ線Dr1およびデータ線Dg1に接続されている。デマルチプレクサ411の動作は、データ選択信号AS1およびデータ選択信号AS2により制御され、時分割的に供給されるRデータ信号およびGデータ信号は、2個の出力端からデータ線Dr1およびデータ線Dg1にそれぞれ供給される。
同様に、デマルチプレクサ412は、データ選択信号AS1およびデータ選択信号AS2により制御され、時分割的に供給されるBデータ信号およびRデータ信号は、2個の出力端からデータ線Db1およびデータ線Dr2にそれぞれ供給される。このように、SSD方式を採用した表示装置では、採用しない場合に比べて、データ線ドライバ30に接続される出力線の本数を減らすことができ、例えば上記の場合には出力線の本数を2m本からm本に減らすことができる。
走査線ドライバ50は、n本の走査線S1~Snを駆動する。より詳細には、走査線ドライバ50は、図示しないシフトレジスタおよびバッファなどを含んでいる。シフトレジスタは、走査クロックSCKに同期して走査スタートパルスSSPを順に転送する。シフトレジスタの各段からの出力である走査信号は、バッファを経由して対応する走査線S1~Snに順次供給される。アクティブな(本実施形態ではLレベルの)走査信号により、走査線Sjに接続された2m個の画素回路からなる画素が一括して選択される。
エミッション線ドライバ60は、n本のエミッション線E1~Enを駆動する。より詳細には、エミッション線ドライバ60は、図示しないシフトレジスタおよびバッファなどを含んでいる。シフトレジスタは、エミッションクロックECKに同期してエミッションスタートパルスESPを順に転送する。シフトレジスタの各段からの出力であるエミッション信号は、バッファを経由して対応するエミッション線Ejに供給される。
図5には、一例として、走査線ドライバ50を表示部10の一端側(図5に示す表示部10の左側)に配置し、エミッション線ドライバ60を表示部10の他端側(図5に示す表示部10の右側)に配置した有機EL表示装置が示されている。しかし、これに限定されず、例えば、走査線ドライバ50およびエミッション線ドライバ60を表示部10の両側に配置した両側入力構造であっても良い。なお、本実施形態において、「所定数のデータ線」とはRGBの各データ線Dr、Dg、Dbから選択された2本のデータ線をいい、「所定数のデータ信号」とはRGBの各データ信号から選択された2つのデータ信号をいう。
<2.2 デマルチプレクサの構成>
図6は、図5に示す有機EL表示装置の選択出力回路40に含まれる一部のデマルチプレクサ411~413の構成を示す回路図である。デマルチプレクサ411~413は、データ線ドライバ30から延びる出力線d1~d3と、各データ線Dr1~Db2との間に設けられている。
図6は、図5に示す有機EL表示装置の選択出力回路40に含まれる一部のデマルチプレクサ411~413の構成を示す回路図である。デマルチプレクサ411~413は、データ線ドライバ30から延びる出力線d1~d3と、各データ線Dr1~Db2との間に設けられている。
例えば、データ線ドライバ(不図示)から、時分割されたデータ信号R<1>とデータ信号G<1>を含むデータ信号V<1>がデマルチプレクサ411に与えられ、時分割されたデータ信号B<1>とデータ信号R<2>を含むデータ信号V<2>がデマルチプレクサ412に与えられ、時分割されたデータ信号G<2>とデータ信号B<2>を含むデータ信号V<3>がマルチプレクサに与えられた場合について説明する。
図6に示すように、デマルチプレクサ411は、選択トランジスタMr1と選択トランジスタMg1とを含み、デマルチプレクサ412は、選択トランジスタMb1と選択トランジスタMr2とを含み、デマルチプレクサ413は、選択トランジスタMg2と選択トランジスタMb2とを含む。選択トランジスタMr1、Mb1、Mg2の各ゲート端子にデータ制御線ASW1からLレベルのデータ選択信号AS1が与えられると、選択トランジスタMr1は、データ信号V<1>からデータ信号R<1>を選択してデータ線Dr1に出力し、選択トランジスタMb1は、データ信号V<2>からデータ信号B<1>を選択してデータ線Db1に出力し、選択トランジスタMg2は、データ信号V<3>からデータ信号G<2>を選択してデータ線Dg2に出力する。同様にして、選択トランジスタMg1、Mr2、Mb2の各ゲート端子にデータ制御線ASW2からLレベルのデータ選択信号AS2が与えられると、選択トランジスタMg1は、データ信号V<1>からデータ信号G<1>を選択してデータ線Dg1に出力し、選択トランジスタMr2は、データ信号V<2>からデータ信号R<2>を選択してデータ線Dr2に出力し、選択トランジスタMb2は、データ信号V<3>からデータ信号B<2>を選択してデータ線Db2に出力する。このようにして、デマルチプレクサ411は、データ線Dr1にデータ信号R<1>を出力し、データ線Dg1にデータ信号G<1>を出力する。デマルチプレクサ412は、データ線Db1にデータ信号B<1>を出力し、データ線Dr2にデータ信号R<2>を出力する。デマルチプレクサ413は、データ線Dg2にデータ信号G<2>を出力し、データ線Db2にデータ信号B<2>を出力する。なお、各デマルチプレクサ411~413にそれぞれ接続された画素回路11r、11g、11bの構成は、図2に示す画素回路11a、11bの構成と同じであるので、それらの説明を省略する。
<2.3 駆動方法>
以下では、図5に示す各デマルチプレクサ411~41mの代わりに、図2に示す画素回路11a、11bに、デマルチプレクサ411を用いてデータ信号を書き込む駆動方法を説明する。図2に示すデマルチプレクサ411は2個の選択トランジスタMs1、Ms2を含み、各選択トランジスタに接続されたデータ線D1、D2は、画素回路11a、11bにそれぞれ接続されている。各選択トランジスタMs1、Ms2のドレイン端子はそれぞれデータ線D1、D2に接続され、データ線D1、D2はそれぞれ画素回路11a、11bに接続されている。図7は、図2に示す画素回路11aおよび画素回路11bを駆動する方法を示すタイミングチャートである。
以下では、図5に示す各デマルチプレクサ411~41mの代わりに、図2に示す画素回路11a、11bに、デマルチプレクサ411を用いてデータ信号を書き込む駆動方法を説明する。図2に示すデマルチプレクサ411は2個の選択トランジスタMs1、Ms2を含み、各選択トランジスタに接続されたデータ線D1、D2は、画素回路11a、11bにそれぞれ接続されている。各選択トランジスタMs1、Ms2のドレイン端子はそれぞれデータ線D1、D2に接続され、データ線D1、D2はそれぞれ画素回路11a、11bに接続されている。図7は、図2に示す画素回路11aおよび画素回路11bを駆動する方法を示すタイミングチャートである。
本実施形態では、走査線選択期間SCNの開始時刻を、第2データ期間DT2と少なくとも一部が重複し、かつ第2データ期間DT2の開始時刻よりも遅い時刻とする。図7に示す初期化期間PSCNを含む第1水平期間1Haは、図4に示す第1水平期間1Haと同じであるので、その説明を省略する。
第2水平期間1Hbにおいて、時刻t2から時刻t3までの第1調整期間A1の経過後、時刻t3において、データ制御線ASW1に供給されるデータ選択信号AS1がHレベルからLレベルに変化する。これにより、第1データ期間DT1が開始し、画素回路11aに書き込まれるべきデータ信号がデータ線D1に供給される。時刻t4において、データ制御線ASW1に供給されるデータ選択信号AS1はLレベルからHレベルに変化し、選択トランジスタMs1はオフ状態になり、第1データ期間DT1が終了する。このとき、データ線D1の電位は、供給されたデータ信号に応じたレベルになる。データ線D1に供給されたデータ信号は、次の走査時においてデータ線D1に新たなデータ信号が供給されるまで保持される。
時刻t4から時刻t5までの第2調整期間A2の経過後、時刻t5において、データ制御線ASW2に供給されるデータ選択信号AS2がHレベルからLレベルに変化する。これにより、第2データ期間DT2が開始し、画素回路11bに書き込まれるべきデータ信号がデータ線D2に供給される。時刻t6において、走査信号SCANがHレベルからLレベルに変化し、走査線選択期間SCNが開始し、データ線D1に書き込まれたデータ信号を画素回路11aのノードN1に書き込むデータ書込みが開始され、データ線D2に書き込まれたデータ信号を画素回路11bのノードN2に書き込むデータ書込みが開始される。なお、第2データ期間DT2の開始時刻t5から走査線選択期間SCNの開始時刻t6までの期間DL(以下「遅延期間DL」と呼ぶ)については後述する。
時刻t7において、データ選択信号AS2はLレベルからHレベルに変化し、選択トランジスタMs2はオフ状態になる。これにより、第2データ期間DT2が終了する。このとき、データ線D2の電位は、供給されたデータ信号に応じた電位になっている。データ線D2に供給されたデータ信号は、次の走査時においてデータ線D2に新たなデータ信号が供給されるまでデータ線D2に保持される。
時刻t7から時刻t8までの第3調整期間A3の経過後、時刻t8において走査信号SCANがHレベルからLレベルに変化し、走査線選択期間SCNが終了する。これにより、画素回路11aのノードN1および画素回路11bのノードN2の電位は、それぞれ上式(5)で表される電位になり、これらの電位で、画素回路11aおよび画素回路11bのストレージキャパシタCstがそれぞれ充電され、各駆動トランジスタM1のゲート端子に与えられる。電源供給用トランジスタM5がオン状態になったときに、画素回路11aおよび画素回路11bの駆動トランジスタM1のソース端子にHレベル電源線ELVDDからHレベルの電圧が与えられ、駆動トランジスタM1がオン状態になる。このため、駆動トランジスタM1は、データ電圧に応じた駆動電流を有機EL素子OLEDに供給する。その結果、各画素回路11a、11bはデータ信号に応じた輝度で発光する。
なお、上記説明において、第1データ期間DT1においてデータ線D1に書き込まれるデータ信号を「第1データ信号」と呼び、第2データ期間DT2においてデータ線D2に書き込まれるデータ信号を「第2データ信号」と呼ぶ場合がある。また、上記説明では、走査線選択期間SCNが終了する時刻は、第2データ期間DT2が終了する時刻t7よりも遅い時刻t8であるとした。しかし、走査線選択期間SCNが終了する時刻は、第2データ期間DT2が終了する時刻t6と同時に終了し、または時刻t6よりも早く終了するようにしても良い。ただし、第2データ期間DT2が終了する時刻t6と同時、またそれよりも早く終了する場合には、データ線D2に供給されるデータ電圧が本来書き込まれるべきデータ電圧に比べて低くならないように注意する必要がある。
FHD(Full High Definition)のパネル(画面解像度が1920×1080×RGBピクセル)の場合、例えば1水平期間の長さは8.18μs程度になる。この場合、図7に示す第1および第2データ期間DT1、DT2はいずれも1.93~2.75μsであり、第1の基礎検討の場合の第1および第2データ期間DT1、DT2(例えば、2.94μs)よりも少し短くなっている。しかし、第2の基礎検討の場合の第1および第2データ期間DT1、DT2(例えば、1.44μs)に比べてかなり長くなっている。
なお、第1~第3調整期間は、各信号がHレベルからLレベル、またはLレベルからHレベルに変化するときに、当該信号の波形鈍りが解消されるまでの期間として設けられており、図7では、例えば0.4~1.5μsに設定されている。
<2.4 遅延期間の検討>
本実施形態においても、先に説明した第1の基礎検討の第1の課題(ダイオード接続型の画素回路において、データ電圧がハイレベルからローレベルに変化したときに駆動用トランジスタがオンしないことにより所望のデータが書き込めないという課題)と同様の課題が発生する場合がある。そこで、データ電圧がハイレベルからローレベルに変化したときに、画素回路11bのノードN2の電位が所望の電位に到達するのに必要な遅延期間DLを求めた。具体的には、第2データ期間DT2の開始時刻t5から走査線選択期間SCNの開始時刻t6までの期間(遅延期間DL)をパラメータとして、第2データ期間DT2にデータ線D2に供給されたデータ信号を画素回路11bのノードN2に書き込んだときのノードN2の電位を計算機シミュレーション(以下、「シミュレーション」と略す)により求めた。図8は、シミュレーションによって求めた遅延期間DLと画素回路11bのノードN2に書き込まれたデータ電圧との関係を示す図である。なお、シミュレーションでは、遅延期間を-0.6μsから1.4μsまで0.2μsずつ変化させて10個のノード電位を求めたが、図8では、見やすさを考慮してそのうちの5個のノード電位を記載した。
本実施形態においても、先に説明した第1の基礎検討の第1の課題(ダイオード接続型の画素回路において、データ電圧がハイレベルからローレベルに変化したときに駆動用トランジスタがオンしないことにより所望のデータが書き込めないという課題)と同様の課題が発生する場合がある。そこで、データ電圧がハイレベルからローレベルに変化したときに、画素回路11bのノードN2の電位が所望の電位に到達するのに必要な遅延期間DLを求めた。具体的には、第2データ期間DT2の開始時刻t5から走査線選択期間SCNの開始時刻t6までの期間(遅延期間DL)をパラメータとして、第2データ期間DT2にデータ線D2に供給されたデータ信号を画素回路11bのノードN2に書き込んだときのノードN2の電位を計算機シミュレーション(以下、「シミュレーション」と略す)により求めた。図8は、シミュレーションによって求めた遅延期間DLと画素回路11bのノードN2に書き込まれたデータ電圧との関係を示す図である。なお、シミュレーションでは、遅延期間を-0.6μsから1.4μsまで0.2μsずつ変化させて10個のノード電位を求めたが、図8では、見やすさを考慮してそのうちの5個のノード電位を記載した。
図8に示すように、直前の走査線選択期間に、データ線にハイレベルのデータ電圧(約1.8V)が書き込まれ、さらに初期化期間において画素回路のノードの電位が初期化され、ローレベルよりも低いレベル(約-1.8V)まで低下する。その後、データ電圧がハイレベルからローレベルに向かって変化し始める。遅延期間DLの経過後に、走査信号SCANがHレベルからLレベルに変化すると、ローレベルのデータ信号が画素回路のノードに書き込まれ、ノードの電位が上昇する。走査信号SCANがローレベルからハイレベルに変化すると、データ線からデータ電圧が書き込まれなくなるが、ノードの電位は収束することなくさらに上昇し、さらに所定の時間が経過した後にそれぞれ一定の電位に収束する。そこで、ノードの電位が一定の電位に収束した時刻を評価基準点として、当該時刻における電位を遅延期間DL毎に求めた。その結果、遅延期間DLが短すぎると、ノードの電位は所望のローレベルの電位まで下がりきらず、一方遅延期間DLが長くなるほどノードの電位は低下し、遅延期間DLが約0.4μs以下になれば、ノードの電位は目標値である約0.5V以下になることがわかった。このシミュレーション結果から、遅延期間DLは少なくとも約0.4μs以上とする必要があることがわかる。
図9は、図8の評価基準点におけるノードN2の電位と遅延期間DLとの関係を示す図である。図9に示すように、収束したノードN2の電位を結ぶ線は直線になる。この直線の傾きは、遅延期間DLが0.4μs付近において急激に変化し、遅延期間DLが約0.4μsよりも長い期間の傾きは、約0.4μsよりも短い期間の傾きに比べて緩やかになる。このことから、遅延期間DLが約0.4μsよりも短い期間ではノードN2の電位は目標値まで低下しないが、少なくとも約0.4μs以上にすれば、ノードN2の電位をほぼ目標値まで低下させることが可能であるとわかった。一方、図9から、遅延期間DLを約0.4μsよりも長くしても、長くした割にはノードN2の電位を低下させる効果が小さいことがわかった。このことから、約0.4μSは、ノードの電位を目標値まで低下させることが可能な遅延期間DLの下限値であると同時に、最も効率的にノードの電位を低下させることが可能な期間でもあることがわかった。
以上のことから、遅延期間は約0.4μs以上とすれば、直前の水平期間にデータ線D2にハイレベルのデータ電圧が書き込まれていても、次の水平期間の走査線選択期間SCNにデータ線D2に接続された画素回路11bにローレベルのデータ電圧を書き込むことができる。これにより、データ信号のレベルにかかわらず、データ信号に応じた輝度で各画素回路を発光させることができる。
また、遅延期間DLは、図7のタイミングチャートから、次式(6)で表される下限値以上であることが好ましい。
1H-SCN-A1-A2-TVD(max)≦ DL …(6)
ここで、TVDは、入力されたデータ信号が変化してから目標とする許容範囲に到達するまでの時間を表すビデオセトリングタイム(video settling time)であり、式(6)において、データ信号に応じたデータ電圧を各画素回路に確実に書き込むためには、ビデオセトリングタイムTVDは最大値でなければならない。ビデオセトリングタイムTVDは、データ線の抵抗成分Rと容量成分Cによって表される時定数(CR)から求められ、具体的には例えば次式(7)などによって求められる。
TVD=4.6CR … (7)
第1データ期間DT1は、少なくともビデオセトリングタイムTVDの最大値であるTVD(max)と同じ期間にする必要があるので、本明細書ではDT1≒TVD(max)とする。
1H-SCN-A1-A2-TVD(max)≦ DL …(6)
ここで、TVDは、入力されたデータ信号が変化してから目標とする許容範囲に到達するまでの時間を表すビデオセトリングタイム(video settling time)であり、式(6)において、データ信号に応じたデータ電圧を各画素回路に確実に書き込むためには、ビデオセトリングタイムTVDは最大値でなければならない。ビデオセトリングタイムTVDは、データ線の抵抗成分Rと容量成分Cによって表される時定数(CR)から求められ、具体的には例えば次式(7)などによって求められる。
TVD=4.6CR … (7)
第1データ期間DT1は、少なくともビデオセトリングタイムTVDの最大値であるTVD(max)と同じ期間にする必要があるので、本明細書ではDT1≒TVD(max)とする。
例えば、パネルがFHDパネルであり、その駆動方式がデータ線ドライバで生成された各データ信号を逆多重化して2本のデータ線に供給する方式(2De-Mux方式)の場合、上式(7)によって求めたTVDの範囲は以下のようになる。
1.93μs≦TVD≦2.75μs … (8)
ビデオセトリングタイムTVD(max)が2.75μsの場合、式(6)から遅延期間DLは次式(9)によって表される。
0.53μs≦DL … (9)
この結果から、遅延期間DLを0.53μs以上とすることで、直前の水平期間にデータ線D2にハイレベルのデータ電圧が書き込まれていても、次の水平期間の走査線選択期間SCNにデータ線D2に接続された画素回路11bにローレベルのデータ電圧を書き込むことができる。
1.93μs≦TVD≦2.75μs … (8)
ビデオセトリングタイムTVD(max)が2.75μsの場合、式(6)から遅延期間DLは次式(9)によって表される。
0.53μs≦DL … (9)
この結果から、遅延期間DLを0.53μs以上とすることで、直前の水平期間にデータ線D2にハイレベルのデータ電圧が書き込まれていても、次の水平期間の走査線選択期間SCNにデータ線D2に接続された画素回路11bにローレベルのデータ電圧を書き込むことができる。
次に、遅延期間DLの上限値について説明する。遅延期間DLの上限値は次式(10)によって求められる。
1H-SCN(min)-A1-A2-TVD(max)
≧DL …(10)
走査線選択期間SCNは、少なくともデータ線D1に接続された各画素回路11aにデータ電圧を書き込み、データ線D2に接続された各画素回路11bにデータ電圧を書き込むことができる期間であれば良い。このため、走査線選択期間SCNは、データ電圧を各画素回路に書き込むために必要な最短期間まで短縮することが可能になるので、遅延期間の上限値は走査線選択期間SCNの下限値(SCAN(min))によって決まる。
1H-SCN(min)-A1-A2-TVD(max)
≧DL …(10)
走査線選択期間SCNは、少なくともデータ線D1に接続された各画素回路11aにデータ電圧を書き込み、データ線D2に接続された各画素回路11bにデータ電圧を書き込むことができる期間であれば良い。このため、走査線選択期間SCNは、データ電圧を各画素回路に書き込むために必要な最短期間まで短縮することが可能になるので、遅延期間の上限値は走査線選択期間SCNの下限値(SCAN(min))によって決まる。
なお、図7には明示していないが、走査信号SCANがHレベルからLレベルに変化する際に、走査信号SCANはHレベルからLレベルに急に立ち下がるのではなく、信号波形が鈍りながら下がる。そこで、波形鈍り期間の上限値をTVDscan(max)とすると、波形鈍り期間TVDscan(max)を考慮した遅延期間DLの下限値を表す式(6)は次式(11)のようになる。
1H-SCN-A1-A2-TVD(max)
-TVDscan(max)≦DL …(11)
同様に、遅延期間の上限値を表す式(10)は次式(12)のようになる。
1H-SCN(min)-A1-A2-TVD(max)
-TVDscan(max)≧DL …(12)
このような遅延期間は、各データ線に供給する複数のデータ信号のうち最後に与えられたデータ信号をデータ線に供給開始する時刻またはそれよりも遅い時刻から、当該データ信号の供給を終了する時刻よりも早い時刻までの期間内に設定される。
1H-SCN-A1-A2-TVD(max)
-TVDscan(max)≦DL …(11)
同様に、遅延期間の上限値を表す式(10)は次式(12)のようになる。
1H-SCN(min)-A1-A2-TVD(max)
-TVDscan(max)≧DL …(12)
このような遅延期間は、各データ線に供給する複数のデータ信号のうち最後に与えられたデータ信号をデータ線に供給開始する時刻またはそれよりも遅い時刻から、当該データ信号の供給を終了する時刻よりも早い時刻までの期間内に設定される。
また、波形鈍り期間TVDscan(max)は、遅延期間DLに含まれているとすることもできる。この場合、遅延期間の上限値および下限値は、それぞれ式(6)および式(10)によって表される。なお、図7のタイミングチャートでは、波形鈍り期間TVDscan(max)は遅延期間DLに含まれているとして表されている。
<2.5 シミュレーションによる効果の確認>
上記第1および第2の基礎検討において検討した駆動方法はそれぞれ課題を有していることを説明した。そこで、シミュレーションにより、上記第1および第2の基礎検討において説明した課題を再現し、さらにその課題が本実施形態によって解決されたことを説明する。
上記第1および第2の基礎検討において検討した駆動方法はそれぞれ課題を有していることを説明した。そこで、シミュレーションにより、上記第1および第2の基礎検討において説明した課題を再現し、さらにその課題が本実施形態によって解決されたことを説明する。
シミュレーションを行うにあたり、前提とした条件は以下の通りである。表示パネルは、FHDパネルであるとする。各デマルチプレクサは選択トランジスタを2個ずつ含み(2DeMux)、ローレベルのデータ電圧を3.5V、ハイレベルのデータ電圧を6.5Vとする。
次に、シミュレーションを行った画素回路の位置を説明する。図10は、表示部10を含む有機EL表示装置の構成を示す平面図である。図10には、表示部10、表示部10に配設された複数本のデータ線、選択出力回路40、およびデータ線ドライバ30が記載されており、さらに表示部10にはシミュレーションを行った画素回路の位置が示されている。図10に示すように、A点は選択出力回路40に最も近い表示部10の中央下端の位置であり、B点は選択出力回路40から最も遠い表示部10の角部(図10では左上の角部)の位置である。そこで、シミュレーションによって検討する画素回路のうち、A点において隣接する2つの画素回路をそれぞれ画素回路Pa1および画素回路Pa2と表し、B点において隣接する2つの画素回路をそれぞれ画素回路Pb1および画素回路Pb2と表す。
シミュレーションは、第1データ期間DT1においてデータ線D1にハイレベルのデータ信号を書き込み、第2データ期間DT2においてデータ線D2にローレベルのデータ信号を書き込む場合と、第1データ期間DT1においてデータ線D1にローレベルのデータ信号を書き込み、第2データ期間DT2においてデータ線D2にハイレベルのデータ信号を書き込む場合とを組みあわせて行った。
シミュレーションによる評価は、各画素回路の有機EL素子OLEDを流れる駆動電流の電流値、表示部10の面内における電流値のばらつき、および隣接する画素回路の電流値のばらつきによる輝度ムラの程度について行った。
<2.6 第1の基礎検討のシミュレーション結果>
第1の基礎検討におけるシミュレーション結果について説明する。図11は、図3に示すタイミングチャートに基づいて行った第1の基礎検討のシミュレーション結果を示す図である。より詳しくは、図11(A)は、第1の基礎検討における画素回路Pa1、Pb1、および画素回路Pa2、Pb2において、データ信号がハイレベルからローレベルに変化した場合のシミュレーション結果を示す図であり、図11(B)は、第1の基礎検討における画素回路Pa1、Pb1、および画素回路Pa2、Pb2において、データ信号がローレベルからハイレベルに変化した場合のシミュレーション結果を示す図である。
第1の基礎検討におけるシミュレーション結果について説明する。図11は、図3に示すタイミングチャートに基づいて行った第1の基礎検討のシミュレーション結果を示す図である。より詳しくは、図11(A)は、第1の基礎検討における画素回路Pa1、Pb1、および画素回路Pa2、Pb2において、データ信号がハイレベルからローレベルに変化した場合のシミュレーション結果を示す図であり、図11(B)は、第1の基礎検討における画素回路Pa1、Pb1、および画素回路Pa2、Pb2において、データ信号がローレベルからハイレベルに変化した場合のシミュレーション結果を示す図である。
図11(A)について説明する前に、図3を参照して、画素回路Pa1、Pb1、および画素回路Pa2、Pb2が駆動される様子を説明する。まず、図3を参照して、画素回路Pa1、Pb1、および画素回路Pa2、Pb2において、データ信号がハイレベルから所望のローレベルに向かって変化した場合(図3の実線で表したデータ電圧DATA1、DATA2の場合)について説明する。
画素回路Pa1、Pb1では、第1データ期間DT1よりも前の第1データ期間にハイレベルのデータ信号が画素回路Pa1に接続されたデータ線Da1、および画素回路Pb1に接続されたデータ線Db1に供給されている。時刻t3において、データ選択信号AS1がHレベルからLレベルに変化し、データ線Da1のデータ電圧DATA1がハイレベルから所望のローレベルに向かって低下する。これにより、所望のローレベルのデータ電圧DATA1がデータ線Da1、Db1に供給される。時刻t4においてデータ選択信号AS1がLレベルからHレベルに変化し、選択トランジスタMs1はオフ状態になるが、その後も所望のローレベルのデータ電圧DATA1がデータ線Da1、Db1に保持される。このため、走査信号SCANがLレベルになる時刻t3から時刻t7までの期間に、画素回路Pa1に接続されたデータ線Da1に書き込まれた所望のローレベルのデータ電圧DATA1で、画素回路Pa1のノードN1に接続されたストレージキャパシタCstは充電され、画素回路Pa1の駆動トランジスタM1のゲート端子に印加される。その後、Hレベル電源線ELVDDから電源供給用トランジスタM5を介して駆動トランジスタM1の第1導通端子にハイレベルの電圧が与えられれば、駆動トランジスタM1はオン状態となり、所望のローレベルのデータ電圧DATA1に応じた電流が有機EL素子OLEDに流れる。同様にして、所望のローレベルのデータ電圧DATA1に応じた電流が駆動トランジスタM1から有機EL素子OLEDに流れる。その結果、画素回路Pa1、Pb1はそれぞれデータ電圧DATA1、DATA2に応じた輝度で発光する。
一方、画素回路Pa2、Pb2においては、第2データ期間DT2よりも前の第2データ期間にハイレベルのデータ電圧DATA2が画素回路Pa2に接続されたデータ線Da2に供給されている。時刻t5において、データ選択信号AS2がHレベルからLレベルに変化すると、選択トランジスタMs2はオン状態になり、データ線Da2のデータ電圧DATA2がハイレベルから所望のローレベルに向かって低下する。一方、走査信号SCANは時刻t3から時刻t7までLレベルであるので、時刻t3から時刻t5までの期間に、データ線Da2に保持されているハイレベルのデータ電圧DATA2で、画素回路Pa2のノードN2に接続された各ストレージキャパシタCstがそれぞれ充電され、各駆動トランジスタM1のゲート端子に印加される。Hレベル電源線ELVDDから電源供給用トランジスタM5を介して駆動トランジスタM1の第1導通端子にハイレベルの電圧が与えられても、ゲート端子にはよりハイレベルの電圧が与えられているので、画素回路Pa2の駆動トランジスタM1はオフ状態になる。さらに、時刻t5において、データ選択信号AS2がHレベルからLレベルに変化し、データ線Da2に供給されるデータ電圧DATA2がハイレベルから所望のローレベルに向かって低下しても、駆動トランジスタM1はオフ状態を継続し、ノードN2の電位はハイレベルを維持する。このため、画素回路Pa2の各ストレージキャパシタCstを所望のローレベルのデータ電圧DATA2で充電することができない。その結果、各ノードN2の電位はハイレベルを維持するので、所望のデータ電圧DATA2に応じた電流は有機EL素子OLEDに流れず、画素回路Pa2は発光しない。同様にして、画素回路Pb2の各ストレージキャパシタCstを所望のローレベルのデータ電圧DATA2で充電することができない。その結果、各ノードN2の電位はハイレベルを維持するので、所望のデータ電圧DATA2に応じた電流は有機EL素子OLEDに流れず、画素回路Pb2も発光しない。
図11(A)のシミュレーション結果も、上記動作上の課題を反映した結果になっており、画素回路Pa1、Pb1では、データ電圧DATA1に応じた駆動電流が流れているが、画素回路Pa2、Pb2には駆動電流が流れていないことを示している。
次に、図3を参照して、画素回路Pa1、Pb1、および画素回路Pa2、Pb2において、データ信号がローレベルからハイレベルに変化した場合(図3の点線で表したデータ電圧DATA1、DATA2の場合)について説明する。
画素回路Pa1、Pb1においては、第1データ期間DT1よりも前の第1データ期間にローレベルのデータ信号が画素回路Pa1に接続されたデータ線Da1、および画素回路Pb1に接続されたデータ線Db1に供給されている。時刻t3において、データ選択信号AS1がHレベルからLレベルに変化し、データ線Da1のデータ電圧DATA1がローレベルから所望のハイレベルに向かって上昇する。これにより、所望のハイレベルのデータ電圧DATA1がデータ線Da1、Db1に供給される。時刻t4においてデータ選択信号AS1がLレベルからHレベルに変化し、選択トランジスタMs1はオフ状態になるが、その後も所望のハイレベルのデータ電圧DATA1がデータ線Da1、Db1に保持される。このため、走査信号SCANがLレベルになる時刻t3から時刻t7までの期間に、画素回路Pa1に接続されたデータ線Da1に書き込まれた所望のハイレベルのデータ電圧DATA1で、画素回路Pa1のノードN1に接続されたストレージキャパシタCstは充電され、画素回路Pa1の駆動トランジスタM1のゲート端子に印加される。その後、Hレベル電源線ELVDDから電源供給用トランジスタM5を介して駆動トランジスタM1の第1導通端子にハイレベルの電圧が与えられれば、駆動トランジスタM1はオン状態となり、所望のハイレベルのデータ電圧DATA1に応じた電流が有機EL素子OLEDに流れる。同様にして、画素回路Pb2でも、所望のハイレベルのデータ電圧DATA1に応じた電流が駆動トランジスタM1から有機EL素子OLEDに流れる。その結果、画素回路Pa1、Pb1はそれぞれ所望の輝度で発光する。
画素回路Pa2、Pb2においては、第2データ期間DT2よりも前の第2データ期間にローレベルのデータ信号が画素回路Pa2に接続されたデータ線Da2、および画素回路Pb2に接続されたデータ線Db2に供給されている。時刻t5において、データ選択信号AS2がHレベルからLレベルに変化し、データ電圧DATA2がローレベルから所望のハイレベルに向かって上昇する。これにより、所望のハイレベルのデータ電圧DATA2がデータ線Da2、Db2に供給される。時刻t6においてデータ選択信号AS2がLレベルからHレベルに変化し、選択トランジスタMs2はオフ状態になるが、その後も所望のハイレベルのデータ電圧DATA2がデータ線Da2、Db2に保持される。このため、走査信号SCANがLレベルになる時刻t3から時刻t7までの期間に、画素回路Pa2に接続されたデータ線Da2に書き込まれた所望のハイレベルのデータ電圧DATA2で、画素回路Pa2のノードN2に接続されたストレージキャパシタCstが充電され、画素回路Pb2の駆動トランジスタM1のゲート端子に印加される。その後、Hレベル電源線ELVDDから電源供給用トランジスタM5を介して駆動トランジスタM1の第1導通端子にハイレベルの電圧が与えられれば、駆動トランジスタM1はオン状態となり、所望のハイレベルのデータ電圧DATA2に応じた電流が有機EL素子OLEDに流れる。同様にして、画素回路Pb2でも、所望のハイレベルのデータ電圧DATA2に応じた電流が駆動トランジスタM1から有機EL素子OLEDに流れる。その結果、画素回路Pa2、Pb2はそれぞれ所望の輝度で発光する。
図11(B)のシミュレーション結果も上記動作上の課題を反映した結果になっており、画素回路Pa1、Pb1にはデータ電圧DATA1に応じた駆動電流が流れ、画素回路Pa2、Pb2にはデータ電圧DATA2に応じた駆動電流が流れる。しかし、画素回路Pa1、Pb1の補償期間は時刻t3から時刻t7までの期間となり、時刻t5から時刻t7までの期間である画素回路Pa2、Pb2の補償期間に比べて長いので、ノードN1の電位をノードN2の電位よりも、より所望の電位に近づくことができる。その結果、画素回路Pa1、Pb1では、データ電圧が高いところでの駆動電流が小さくなるので、より沈んだ黒色を表現できる。このように、隣接する画素回路Pa1と画素回路Pa2、または、画素回路Pb1と画素回路Pb2に同じデータ電圧を与えても、隣接する画素回路間で補償期間が異なるので、隣接する画素に流れる駆動電流の電流値が異なる。このため、例えば画素回路Pa1と画素回路Pa2、または、画素回路Pb1と画素回路Pb2のように、隣接する画素回路間で輝度ムラが発生する。
<2.7 第2の基礎検討のシミュレーション結果>
次に、第2の基礎検討におけるシミュレーション結果について説明する。図12は、図4に示すタイミングチャートに基づいて行った第2の基礎検討のシミュレーション結果を示す図である。より詳しくは、図12(A)は、第2の基礎検討における画素回路Pa1、Pb1、および画素回路Pa2、Pb2において、データ信号がハイレベルからローレベルに変化した場合のシミュレーション結果を示す図であり、図12(B)は、第2の基礎検討における画素回路Pa1、Pb1、および画素回路Pa2、Pb2において、データ信号がローレベルからハイレベルに変化した場合のシミュレーション結果を示す図である。
次に、第2の基礎検討におけるシミュレーション結果について説明する。図12は、図4に示すタイミングチャートに基づいて行った第2の基礎検討のシミュレーション結果を示す図である。より詳しくは、図12(A)は、第2の基礎検討における画素回路Pa1、Pb1、および画素回路Pa2、Pb2において、データ信号がハイレベルからローレベルに変化した場合のシミュレーション結果を示す図であり、図12(B)は、第2の基礎検討における画素回路Pa1、Pb1、および画素回路Pa2、Pb2において、データ信号がローレベルからハイレベルに変化した場合のシミュレーション結果を示す図である。
図12(A)について説明する前に、図4を参照して、画素回路Pa1、Pb1、および画素回路Pa2、Pb2が駆動される様子を説明する。図4を参照して、画素回路Pa1、Pb1、および画素回路Pa2、Pb2において、データ信号がハイレベルから所望のローレベルに向かって変化した場合(図4の実線で表したデータ電圧DATA1、DATA2の場合)について説明する。
画素回路Pa1、Pb1においては、第1データ期間DT1の直前の第1データ期間にハイレベルのデータ信号が画素回路Pa1に接続されたデータ線Da1、および画素回路Pb1に接続されたデータ線Db1に供給されている。時刻t3において、データ選択信号AS1がHレベルからLレベルに変化し、データ線Da1のデータ電圧DATA1がハイレベルから所望のローレベルに向かって低下する。これにより、所望のローレベルのデータ電圧DATA1がデータ線Da1、Db1に供給される。時刻t4においてデータ選択信号AS1がLレベルからHレベルに変化し、選択トランジスタMs1はオフ状態になるが、その後も所望のレベルのデータ電圧DATA1がデータ線Da1、Db1に保持される。一方、走査線選択期間SCNは、後述の第2データ期間が終了した後の時刻t7から時刻t8までLレベルになる。これにより、時刻t7から時刻t8までの期間に、データ線Da1に書き込まれた所望のデータ電圧DATA1で、画素回路Pa1のノードN1に接続されたストレージキャパシタCstが充電され、駆動トランジスタM1のゲート端子に印加される。その後、Hレベル電源線ELVDDから電源供給用トランジスタM5を介して駆動トランジスタM1の第1導通端子にハイレベルの電圧が与えられれば、駆動トランジスタM1はオン状態となり、所望のハイレベルのデータ電圧DATA1に応じた電流が有機EL素子OLEDに流れる。その結果、画素回路Pa1、Pb1はそれぞれ所望の輝度で発光する。
画素回路Pa2、Pb2においては、第2データ期間DT2よりも前の第2データ期間にハイレベルのデータ信号が画素回路Pa2に接続されたデータ線Da2、および画素回路Pb2に接続されたデータ線Db2に供給されている。時刻t5において、データ選択信号AS2がHレベルからLレベルに変化し、データ電圧DATA2がハイレベルからローレベルに向かって低下する。これにより、所望のローレベルのデータ電圧DATA2がデータ線Da2、Db2に供給される。時刻t6においてデータ選択信号AS2がLレベルからHレベルに変化し、選択トランジスタMs2はオフ状態になるが、その後も所望のローレベルのデータ電圧DATA2がデータ線Da2、Db2に保持される。一方、走査線選択期間SCNは、第2データ期間が終了した後の時刻t7から時刻t8までLレベルになる。これにより、時刻t7から時刻t8までの期間に、データ線Da2に書き込まれた所望のローレベルのデータ電圧DATA2で、画素回路Pa2のノードN2に接続されたストレージキャパシタCstが充電され、駆動トランジスタM1のゲート端子に印加される。その後、Hレベル電源線ELVDDから電源供給用トランジスタM5を介して駆動トランジスタM1の第1導通端子にハイレベルの電圧が与えられれば、駆動トランジスタM1はオン状態となり、所望のローレベルのデータ電圧DATA2に応じた電流が有機EL素子OLEDに流れる。同様にして、画素回路Pb2の駆動トランジスタM1にも、所望のローレベルのデータ電圧DATA2に応じた電流が有機EL素子OLEDに流れる。その結果、画素回路Pa2、Pb2はそれぞれ所望の輝度で発光する。
このように、データ信号をデータ線D1、D2に供給するデータ期間と、データ線D1、D2に供給されたデータ信号をそれぞれ対応する画素回路に書き込む走査線選択期間とは重複しないので、第1の基礎検討で問題となった、データ信号がハイレベルからローレベルに変化したときに、画素回路Pa2および画素回路Pb2に駆動電流が流れないという問題は生じない。また、データ線D1から画素回路Pa1、Pb1のノードN1にデータ信号を書き込む走査線選択期間と、データ線D2から画素回路Pa2、Pb2のノードN2データ信号を書き込む走査線選択期間は同じであるので、隣接する画素回路Pa1と画素回路Pa2、または、画素回路Pb1と画素回路Pb2との間で発生する輝度ムラが抑制される。
しかし、データ線D1、D2にデータ信号を供給する期間が短くなるので、データ線D1、D2にデータ信号を十分供給することができず、データ信号が所定のレベルに達するまでに第1および第2データ期間DT1、DT2が終了する。その結果、走査線選択期間SCNに各画素回路に書き込まれるローレベルのデータ電圧は本来到達すべき電圧値よりも高くなるので、本来流れるべき駆動電流よりも少ない駆動電流しか流れない。また、第1および第2データ期間DT1、DT2が短いので、負荷がより大きいB点では、A点に比べてデータ線の充電不足が一層顕著になり、B点のノードの電位は本来到達すべき電位よりも高くなる。このため、B点の画素回路Pb1、Pb2に流れる駆動電流の電流値はA点の画素回路Pa1、Pa2に流れる駆動電流の電流値に比べて小さくなり、表示部10の面内で輝度ムラが発生する。このことは、図12(A)のシミュレーション結果からもわかる。
次に、図4を参照して、画素回路Pa1、Pb1、および画素回路Pa2、Pb2において、データ信号がローレベルからハイレベルに変化した場合(図4の点線で表したデータ電圧DATA1、DATA2の場合)について説明する。
画素回路Pa1、Pb1においては、第1データ期間DT1の直前の第1データ期間にローレベルのデータ信号が画素回路Pa1に接続されたデータ線Da1、および画素回路Pb1に接続されたデータ線Db1に供給されている。時刻t3において、データ選択信号AS1がHレベルからLレベルに変化し、データ線Da1のデータ電圧DATA1がローレベルから所望のハイレベルに向かって上昇する。これにより、所望のハイレベルレベルのデータ電圧DATA1がデータ線Da1、Db1に供給される。時刻t4においてデータ選択信号AS1がLレベルからHレベルに変化し、選択トランジスタMs1はオフ状態になるが、その後も所望のハイレベルのデータ電圧DATA1がデータ線Da1、Db1に保持される。一方、走査線選択期間SCNは、後述の第2データ期間が終了した後の時刻t7から時刻t8までLレベルになる。これにより、時刻t7から時刻t8までの期間に、画素回路Pa1に接続されたデータ線Da1に書き込まれた所望のローレベルのデータ電圧DATA1で、画素回路Pa1のノードN1に接続されたストレージキャパシタCstが充電され、駆動トランジスタM1のゲート端子に印加される。その後、Hレベル電源線ELVDDから電源供給用トランジスタM5を介して駆動トランジスタM1の第1導通端子にハイレベルの電圧が与えられれば、駆動トランジスタM1はオン状態となり、所望のハイレベルのデータ電圧DATA1に応じた電流が有機EL素子OLEDに流れる。同様にして、画素回路Pb1の駆動トランジスタM1にも、所望のハイレベルのデータ電圧DATA1に応じた電流が有機EL素子OLEDに流れる。その結果、画素回路Pa1、Pb1はそれぞれ所望の輝度で発光する。
画素回路Pa2、Pb2においては、第2データ期間DT2よりも前の第2データ期間にローレベルのデータ信号が画素回路Pa2に接続されたデータ線Da2、および画素回路Pb2に接続されたデータ線Db2に供給されている。時刻t5において、データ選択信号AS2がHレベルからLレベルに変化し、データ電圧DATA2がローレベルからハイレベルに向かって上昇する。これにより、所望のハイレベルのデータ電圧DATA2がデータ線Da2、Db2に供給される。時刻t6においてデータ選択信号AS2がLレベルからHレベルに変化し、選択トランジスタMs2はオフ状態になるが、その後も所望のハイレベルのデータ電圧DATA2がデータ線Da2、Db2に保持される。一方、走査線選択期間SCNは、第2データ期間が終了した後の時刻t7から時刻t8までLレベルになる。これにより、時刻t7から時刻t8までの期間に、データ線Da2に書き込まれた所望のハイレベルのデータ電圧DATA2で、画素回路Pa2のノードN2に接続されたストレージキャパシタCstが充電され、駆動トランジスタM1のゲート端子に印加される。その後、Hレベル電源線ELVDDから電源供給用トランジスタM5を介して駆動トランジスタM1の第1導通端子にハイレベルの電圧が与えられれば、駆動トランジスタM1はオン状態となり、所望のハイレベルのデータ電圧DATA2に応じた電流が有機EL素子OLEDに流れる。同様にして、画素回路Pb2の駆動トランジスタM1にも、所望のハイレベルのデータ電圧DATA2に応じた電流が有機EL素子OLEDに流れる。その結果、画素回路Pa2、Pb2はそれぞれ所望の輝度で発光する。
この場合も、データ信号をデータ線D1、D2にそれぞれ供給するデータ期間DT1、DT2と、データ線D1、D2に供給されたデータ信号を対応する画素回路にそれぞれ書き込む走査線選択期間SCNは重複しないので、第1の基礎検討で問題となった、データ信号がハイレベルからローレベルに変化したときに、画素回路Pa2および画素回路Pb2に駆動電流が流れないという問題は生じない。また、走査線選択期間SCNにおいて、データ線D1から画素回路Pa1、Pb1のノードN1にデータ信号が書き込まれ、データ線D2から画素回路Pa2、Pb2のノードN2データ信号が書き込まれる。このように、データ信号が書き込まれる期間が、隣接する画素回路Pa1と画素回路Pa2、または、画素回路Pb1と画素回路Pb2において同じになるので、隣接する画素回路間で発生する輝度ムラが抑制される。
しかし、図12(A)の場合と同様に、データ線D1、D2にデータ信号をそれぞれ供給するデータ期間が短くなるので、データ線D1、D2に対応する画素回路にデータ信号をそれぞれ書き込む走査線選択期間SCNを十分確保することができず、データ信号が所定のレベルに達するまでに第1および第2データ期間DT1、DT2が終了する。このため、走査線選択期間SCNに各画素回路に書き込まれるハイレベルのデータ電圧は本来到達すべき電圧値よりも低くなる。その結果、いずれの画素回路においても、本来流れるべき駆動電流よりも多くの駆動電流が流れ、沈んだ黒色を表現できない黒浮きの原因になる。また、より負荷が大きいB点では、A点に比べてデータ信号の供給不足がより一層顕著になり、B点のノードの電位が本来到達すべき電位よりも低くなる。その結果、B点の画素回路Pb1、Pb2の駆動電流の電流値は、A点の画素回路Pa1、Pa2の駆動電流の電流値に比べて大きくなり、表示部10の面内で輝度ムラが発生する。この輝度ムラが発生する様子は、図12(B)のシミュレーション結果からもわかる。
<2.8 本実施形態のシミュレーション結果>
本実施形態のシミュレーション結果について説明する。図13は、図7に示すタイミングチャートに基づいて行った本実施形態のシミュレーション結果を示す図である。より詳しくは、図13(A)は、本実施形態において、画素回路Pa1、Pb1、および、画素回路Pa2、Pb2において、データ信号がハイレベルからローレベルに変化した場合のシミュレーション結果を示す図であり、図13(B)は、本実施形態において、画素回路Pa1、Pb1、および画素回路Pa2、Pb2において、データ信号がローレベルからハイレベルに変化した場合のシミュレーション結果を示す図である。
本実施形態のシミュレーション結果について説明する。図13は、図7に示すタイミングチャートに基づいて行った本実施形態のシミュレーション結果を示す図である。より詳しくは、図13(A)は、本実施形態において、画素回路Pa1、Pb1、および、画素回路Pa2、Pb2において、データ信号がハイレベルからローレベルに変化した場合のシミュレーション結果を示す図であり、図13(B)は、本実施形態において、画素回路Pa1、Pb1、および画素回路Pa2、Pb2において、データ信号がローレベルからハイレベルに変化した場合のシミュレーション結果を示す図である。
図13(A)について説明する前に、図7を参照して、画素回路Pa1、Pb1、および画素回路Pa2、Pb2が駆動される様子を説明する。図7を参照して、画素回路Pa1、Pb1、および画素回路Pa2、Pb2において、データ信号がハイレベルから所望のローレベルに向かって変化した場合(図7の実線で表したデータ電圧DATA1、DATA2の場合)について説明する。
画素回路Pa1、Pb1においては、第1データ期間DT1の直前の第1データ期間にハイレベルのデータ信号が画素回路Pa1に接続されたデータ線Da1、および画素回路Pb1に接続されたデータ線Db1に供給されている。時刻t3において、データ選択信号AS1がHレベルからLレベルに変化し、データ線Da1のデータ電圧DATA1がハイレベルから所望のローレベルに向かって低下する。これにより、所望のローレベルのデータ電圧DATA1がデータ線Da1、Db1に供給される。時刻t4においてデータ選択信号AS1がLレベルからHレベルに変化し、選択トランジスタMs1はオフ状態になるが、その後も所望のローレベルのデータ電圧DATA1がデータ線Da1、Db1に保持される。一方、走査線選択期間SCNは、第1データ期間が終了し、さらに後述の第2データ期間が開始する時刻t5よりも所定の遅延期間DLだけ遅い時刻t6から時刻t8までLレベルになる。これにより、時刻t6から時刻t8までの期間に、画素回路Pa1に接続されたデータ線Da1に書き込まれた所望のローレベルのデータ電圧DATA1で、画素回路Pa1のノードN1に接続されたストレージキャパシタCstが充電され、駆動トランジスタM1のゲート端子に印加される。その後、Hレベル電源線ELVDDから電源供給用トランジスタM5を介して駆動トランジスタM1の第1導通端子にハイレベルの電圧が与えられれば、駆動トランジスタM1はオン状態となり、所望のローレベルのデータ電圧DATA1に応じた電流が有機EL素子OLEDに流れる。同様にして、画素回路Pb1の駆動トランジスタM1にも、所望のローレベルのデータ電圧DATA1に応じた電流が有機EL素子OLEDに流れる。その結果、画素回路Pa1、Pb1はそれぞれ所望の輝度で発光する。
画素回路Pa2、Pb2においては、第2データ期間DT2よりも前の第2データ期間にハイレベルのデータ信号が画素回路Pa2に接続されたデータ線Da2、および画素回路Pb2に接続されたデータ線Db2に供給されている。時刻t5において、データ選択信号AS2がHレベルからLレベルに変化し、データ電圧DATA2がハイレベルから所望のローレベルに向かって低下する。これにより、所望のローレベルのデータ電圧DATA2がデータ線Da2、Db2に供給される。一方、走査線選択期間SCNは、第2データ期間が開始する時刻t5よりも所定の遅延期間DLだけ遅い時刻t6から時刻t8までLレベルになる。これにより、時刻t6から時刻t8までの期間に、データ線Da2に書き込まれた所望のローレベルのデータ電圧DATA2で、画素回路Pa2のノードN2に接続されたストレージキャパシタCstが充電され、駆動トランジスタM1のゲート端子に印加される。その後、Hレベル電源線ELVDDから電源供給用トランジスタM5を介して駆動トランジスタM1の第1導通端子にハイレベルの電圧が与えられれば、駆動トランジスタM1はオン状態となり、所望のローレベルのデータ電圧DATA2に応じた電流が有機EL素子OLEDに流れる。その結果、画素回路Pa2、Pb2はそれぞれ所望の輝度で発光する。
このように、本実施形態では、走査線選択期間SCNの開始時刻t6は、第2データ期間DT2の開始時刻t5よりも遅延期間DLだけ遅い時刻である。このため、第1の基礎検討のように、第2データ期間DT2において本来書き込まれるべきローレベルのデータ信号を書き込む前に、ハイレベルのデータ信号が書き込まれることはなく、駆動トランジスタM1がオフ状態になることはない。その結果、データ信号のレベルによらず、ローレベルのデータ信号を画素回路Pa2および画素回路Pb2にそれぞれ書き込むことができる。
また、第1データ期間DT1および第2データ期間DT2の終了後に、補償期間となる走査線選択期間SCNが設けられているので、データ線D1から画素回路Pa1、Pb1のノードN1にデータ信号を書き込む期間と、データ線D2から画素回路Pa2、Pb2のノードN2データ信号を書き込む期間が同じになる。このため、隣接する画素回路Pa1と画素回路Pa2、または、画素回路Pb1と画素回路Pb2との間で発生する輝度ムラが抑制される。
また、第2の基礎検討の場合に比べて、第1データ期間DT1および第2データ期間DT2をそれぞれ長くすることができるので、各データ線にデータ信号を供給する時間が十分確保することができる。これにより、駆動電流の電流値は、書き込まれたデータ信号がローレベル(白または白に近い画像を表示するレベル)のときには、第2の基礎検討の場合よりも大きくなり、ハイレベル(黒または黒に近い画像を表示するレベル)のときに第2の基礎検討の場合よりも小さくなる。このように、いずれの場合も第2の基礎検討の場合に比べて改善される。
次に、図7および図13(B)を参照して、画素回路Pa1、Pb1、および画素回路Pa2、Pb2において、データ電圧がローレベルから所望のハイレベルに変化した場合(図7の点線で表すデータ電圧DATA1、DATA2の場合)について説明する。
画素回路Pa1、Pb1においては、第1データ期間DT1の直前の第1データ期間にローレベルのデータ信号が画素回路Pa1に接続されたデータ線Da1、および画素回路Pb1に接続されたデータ線Db1に供給されている。時刻t3において、データ選択信号AS1がHレベルからLレベルに変化し、データ線Da1のデータ電圧DATA1がローレベルから所望のハイレベルに向かって上昇する。これにより、所望のハイレベルのデータ電圧DATA1がデータ線Da1、Db1に供給される。時刻t4においてデータ選択信号AS1がLレベルからHレベルに変化し、選択トランジスタMs1はオフ状態になるが、その後も所望のハイレベルのデータ電圧DATA1がデータ線Da1、Db1に保持される。一方、走査線選択期間SCNは、第1データ期間が終了し、さらに後述の第2データ期間が開始する時刻t5から所定の遅延期間DLが経過した時刻t6から時刻t8までLレベルになる。これにより、時刻t6から時刻t8までの期間に、画素回路Pa1に接続されたデータ線Da1に書き込まれた所望のハイレベルのデータ電圧DATA1で、画素回路Pa1のノードN1に接続されたストレージキャパシタCstが充電され、駆動トランジスタM1のゲート端子に印加される。その後、Hレベル電源線ELVDDから電源供給用トランジスタM5を介して駆動トランジスタM1の第1導通端子にハイレベルの電圧が与えられれば、駆動トランジスタM1はオン状態となり、所望のハイレベルのデータ電圧DATA1に応じた電流が有機EL素子OLEDに流れる。同様にして、画素回路Pb1の駆動トランジスタM1にも、所望のハイレベルのデータ電圧DATA1に応じた電流が有機EL素子OLEDに流れる。その結果、画素回路Pa1、Pb1はそれぞれ所望の輝度で発光する。
画素回路Pa2、Pb2においては、第2データ期間DT2よりも前の第2データ期間にローレベルのデータ信号が画素回路Pa2に接続されたデータ線Da2、および画素回路Pb2に接続されたデータ線Db2に供給されている。時刻t5において、データ選択信号AS2がHレベルからLレベルに変化し、データ電圧DATA2がローレベルから所望のハイレベルに向かって上昇する。これにより、所望のハイレベルのデータ電圧DATA2がデータ線Da2、Db2に供給される。一方、走査線選択期間SCNは、第2データ期間が開始する時刻t5よりも所定の遅延期間DLだけ遅い時刻t6から開始され、時刻t8までLレベルになる。これにより、時刻t6から時刻t8までの期間に、データ線Da2に書き込まれた所望のハイレベルのデータ電圧DATA2で、画素回路Pa2のノードN2に接続されたストレージキャパシタCstが充電され、駆動トランジスタM1のゲート端子に印加される。その後、Hレベル電源線ELVDDから電源供給用トランジスタM5を介して駆動トランジスタM1の第1導通端子にハイレベルの電圧が与えられれば、駆動トランジスタM1はオン状態となり、所望のハイレベルのデータ電圧DATA2に応じた電流が有機EL素子OLEDに流れる。同様にして、画素回路Pb2の駆動トランジスタM1にも、所望のハイレベルのデータ電圧DATA2に応じた電流が有機EL素子OLEDに流れる。その結果、画素回路Pa2、Pb2はそれぞれ所望の輝度で発光する。
この場合、第1の基礎検討において、データ電圧がハイレベルからローレベルに変化したときに、ローレベルのデータ電圧が書き込めないという問題は生じない。また、隣接する画素回路Pa1と画素回路Pa2、あるいは、画素回路Pb1と画素回路Pb2との間で発生する輝度ムラが抑制されたり、駆動電流の電流値が第2の基礎検討の場合に比べて改善されたりすることは、データ電圧DATA1、DATA2がハイレベルからローレベルに変化する場合において説明したことと同じであるので、それらの説明は省略する。
<2.9 効果>
本実施形態によれば、第2の基礎検討の場合と比べて、走査線選択期間SCNの開始時刻は、第2データ期間DT2の開始時刻よりも遅延期間DLだけ遅いので、第2データ期間DT2において本来書き込まれるべきデータ信号のレベルによらず、当該データ信号を書き込む前に駆動トランジスタM1がオフすることはない。このように、データ信号のレベルによらず、当該データ信号を画素回路Pa2および画素回路Pb2にそれぞれ書き込むことができる。
本実施形態によれば、第2の基礎検討の場合と比べて、走査線選択期間SCNの開始時刻は、第2データ期間DT2の開始時刻よりも遅延期間DLだけ遅いので、第2データ期間DT2において本来書き込まれるべきデータ信号のレベルによらず、当該データ信号を書き込む前に駆動トランジスタM1がオフすることはない。このように、データ信号のレベルによらず、当該データ信号を画素回路Pa2および画素回路Pb2にそれぞれ書き込むことができる。
また、第1データ期間DT1および第2データ期間DT2の終了後に、補償期間となる走査線選択期間SCNが設けられているので、隣接する画素回路Pa1と画素回路Pa2、および、画素回路Pb1と画素回路Pb2の補償期間はそれぞれ同じ期間になる。このため、第1の基礎検討において問題となった隣接する画素回路間の輝度ムラの発生が抑制される。
また、第2の基礎検討の場合と比べて、第1データ期間DT1および第2データ期間DT2をそれぞれ長くすることができるので、データ線D1、D2にデータ信号を供給する時間が十分確保することができる。これにより、第2の基礎検討の場合と比べて、書き込まれたデータ信号がローレベルのときには、駆動電流が大きくなり、画像の輝度が向上し、供給されたデータ信号がハイレベルのときには、駆動電流が低下し、より沈んだ黒を表現することができる。駆動電流が大きくなるので、画像のコントラスト比がより向上し、データ信号がハイレベルのときには、駆動電流が十分低下するので、より沈んだ黒を表現することができる。
<2.10 変形例>
<2.10.1 第1の変形例>
第1の実施形態では、デマルチプレクサ411からデータ線D1、D2にデータ信号を供給する場合、まず選択トランジスタMs1をオンしてデータ線D1にデータ信号を供給し、次に選択トランジスタMs2をオンしてデータ線D2にデータ信号を供給する。供給されるデータ信号は、いずれの周期においてもまずデータ線D1にデータ信号を供給し、次にデータ線D2にデータ信号を供給する。しかし、このような駆動方法によれば、輝度のばらつきが目立ちやすい。そこで、周期毎に供給するデータ信号の順序を入れ替えるために、以下のような駆動方法によって駆動する。なお、本明細書における周期は、「1水平期間」であっても良く、あるいは「1垂直期間」であっても良い。
<2.10.1 第1の変形例>
第1の実施形態では、デマルチプレクサ411からデータ線D1、D2にデータ信号を供給する場合、まず選択トランジスタMs1をオンしてデータ線D1にデータ信号を供給し、次に選択トランジスタMs2をオンしてデータ線D2にデータ信号を供給する。供給されるデータ信号は、いずれの周期においてもまずデータ線D1にデータ信号を供給し、次にデータ線D2にデータ信号を供給する。しかし、このような駆動方法によれば、輝度のばらつきが目立ちやすい。そこで、周期毎に供給するデータ信号の順序を入れ替えるために、以下のような駆動方法によって駆動する。なお、本明細書における周期は、「1水平期間」であっても良く、あるいは「1垂直期間」であっても良い。
図14は、本実施形態の第1の変形例に係る有機EL表示装置の選択トランジスタのオン/オフを切り替えるタイミングを示すタイミング図である。図14に示すタイミング図は、図7に示すタイミングチャートの走査信号SCANおよびデータ選択信号AS1、AS2について、第1周期(第1水平期間または第1垂直期間)から第3周期(第3水平期間または第3垂直期間)までのタイミングを示している。第1周期(第1水平期間または第1垂直期間)では、時刻t3において、データ制御線ASW1に供給されるデータ選択信号AS1がHレベルからLレベルに変化する。これにより、選択トランジスタMs1がオン状態になり、画素回路11aに書き込まれるべきデータ信号がデータ線D1に供給される第1データ期間が開始する。時刻t4において、データ制御線ASW1に供給されるデータ選択信号AS1はLレベルからHレベルに変化し、選択トランジスタMs1はオフ状態になり、第1データ期間DT1が終了する。このとき、データ線D1の電位は、供給されたデータ信号に応じたレベルになる。
時刻t4から時刻t5までの調整期間の経過後、時刻t5において、データ制御線ASW2に供給されるデータ選択信号AS2がHレベルからLレベルに変化する。これにより、選択トランジスタMs2がオン状態になり、画素回路11bに書き込まれるべきデータ信号がデータ線D2に供給される第2データ期間DT2が開始する。時刻t5から遅延期間DLが経過した時刻t6において、走査信号SCANがHレベルからLレベルに変化し、走査線選択期間SCNが開始し、データ線D1に書き込まれたデータ信号を図2に示す画素回路11aのノードN1に書き込むデータ書込みと、データ線D2に書き込み中のデータ信号を画素回路11bのノードN2に書き込むデータ書込みとが開始される。
時刻t7において、データ選択信号AS2はLレベルからHレベルに変化し、選択トランジスタMs2はオフ状態になる。これにより、第2データ期間DT2が終了する。このとき、データ線D2の電位は、供給されたデータ信号に応じた電位になっている。時刻t7から時刻t8までの調整期間の経過後、時刻t8において走査信号SCANがHレベルからLレベルに変化し、走査線選択期間SCNが終了する。これにより、データ線D1、D2にそれぞれ書き込まれたデータ信号によって、画素回路11aおよび画素回路11bのストレージキャパシタCstがそれぞれ充電され、各駆動トランジスタM1のゲート端子に与えられる。このため、画素回路11aおよび画素回路11bの駆動トランジスタM1は、データ電圧に応じた駆動電流を有機EL素子OLEDに供給し、各画素回路11a、11bはデータ信号に応じた輝度で発光する。
次に、第2周期(第2水平期間または第2垂直期間)では、時刻t3において、データ制御線ASW2に供給されるデータ選択信号AS2がHレベルからLレベルに変化する。これにより、選択トランジスタMs2がオン状態になり、画素回路11aに書き込まれるべきデータ信号がデータ線D2に供給される第2データ期間DT2が開始する。時刻t4において、データ制御線ASW2に供給されるデータ選択信号AS2はLレベルからHレベルに変化し、選択トランジスタMs1はオフ状態になり、第2データ期間DT2が終了する。このとき、データ線D2の電位は、供給されたデータ信号に応じたレベルになる。
時刻t4から時刻t5までの調整期間の経過後、時刻t5において、データ制御線ASW1に供給されるデータ選択信号AS1がHレベルからLレベルに変化する。これにより、選択トランジスタMs1がオン状態になり、画素回路11bに書き込まれるべきデータ信号がデータ線D1に供給される第1データ期間DT1が開始する。時刻t5から遅延期間DLが経過した時刻t6において、走査信号SCANがHレベルからLレベルに変化し、走査線選択期間SCNが開始し、データ線D2に書き込まれたデータ信号を画素回路11bのノードN2に書き込むデータ書込みと、データ線D1に書き込み中のデータ信号を画素回路11aのノードN1に書き込むデータ書込みとが開始される。
時刻t7において、データ選択信号AS1はLレベルからHレベルに変化し、選択トランジスタMs2はオフ状態になる。これにより、第1データ期間DT1が終了する。このとき、データ線D1の電位は、供給されたデータ信号に応じた電位になっている。時刻t7から時刻t8までの調整期間の経過後、時刻t8において走査信号SCANがHレベルからLレベルに変化し、走査線選択期間SCNが終了する。これにより、データ線D1、D2にそれぞれ書き込まれたデータ信号によって、画素回路11aおよび画素回路11bのストレージキャパシタCstがそれぞれ充電され、各駆動トランジスタM1のゲート端子に与えられる。このため、画素回路11aおよび画素回路11bの駆動トランジスタM1は、データ電圧に応じた駆動電流を有機EL素子OLEDに供給し、各画素回路11a、11bはデータ信号に応じた輝度で発光する。
第3周期(第3水平期間または第3垂直期間)では、第1周期(第1水平期間または第1垂直期間)の場合と同様に、まず選択トランジスタMs1がオン状態になり、データ線D1にデータ信号が書き込まれ、次に選択トランジスタMs2がオン状態になり、データ線D2にデータ信号が書き込まれる。図示していないが、第4周期(第4水平期間または第4垂直期間)では、第2周期(第2水平期間または第2垂直期間)の場合と同様に、まず選択トランジスタMs2がオン状態になり、データ線D2にデータ信号が書き込まれ、次に選択トランジスタMs1がオン状態になり、データ線D1にデータ信号が書き込まれる。以下同様にして、周期毎(水平期間毎、または垂直期間毎)にデータ信号の供給の順序を入れ替える。このような駆動方法によれば、輝度のばらつきが目立ちにくくなる。
なお、データ信号の供給の順序を水平期間毎に入れ替えたり、垂直期間毎に入れ替えたりする場合だけでなく、水平期間および垂直期間毎に入れ替えても良い。この駆動方法によれば、輝度のばらつきがより一層目立ちにくくなる。
<2.10.2 第2の変形例>
第1の実施形態では、走査線選択期間SCNの開始時刻は、第2データ期間の開始時刻からさらに遅延期間DLが経過した後であり、遅延期間DLは走査線S1~Snのいずれにおいても同じ期間に設定されていた。しかし、図2に示すように、例えば走査線S1と走査線Snとでは、デマルチプレクサ41iからの距離が異なる。これにより、デマルチプレクサ41iからの距離が離れている走査線Snに接続されている画素回路において、走査信号SCANの波形鈍りがデータ信号の波形鈍りよりも大きくなり、走査信号SCANの遅延がデータ信号の遅延よりも大きくなる場合がある。この場合、ノードN1へのデータ信号の書込み時間が不足する。
第1の実施形態では、走査線選択期間SCNの開始時刻は、第2データ期間の開始時刻からさらに遅延期間DLが経過した後であり、遅延期間DLは走査線S1~Snのいずれにおいても同じ期間に設定されていた。しかし、図2に示すように、例えば走査線S1と走査線Snとでは、デマルチプレクサ41iからの距離が異なる。これにより、デマルチプレクサ41iからの距離が離れている走査線Snに接続されている画素回路において、走査信号SCANの波形鈍りがデータ信号の波形鈍りよりも大きくなり、走査信号SCANの遅延がデータ信号の遅延よりも大きくなる場合がある。この場合、ノードN1へのデータ信号の書込み時間が不足する。
図15は、本実施形態の第2の変形例に係る有機EL表示装置の選択トランジスタのオン/オフを切り替えるタイミングと、遅延期間との関係を示す図である。より詳しくは、図15(A)は、デマルチプレクサ41iに最も近い位置に配置された画素回路に接続されたデータ線にデータ信号を書き込む場合に、走査線選択期間SCNに設けるべき遅延期間DLの長さを示す図であり、図15(C)は、デマルチプレクサ41iから最も遠い位置に配置された画素回路に接続されたデータ線にデータ信号を書き込む場合に、走査線選択期間SCNに設けるべき遅延期間DLの長さを示す図であり、図15(B)は、図15(A)と図15(C)の中間に位置する画素回路に接続されたデータ線にデータ信号を書き込む場合に、走査線選択期間SCNに設けるべき遅延期間DLの長さを示す図である。図15に示すように、デマルチプレクサ41iからの距離が遠くなるほど、遅延期間DLの長さが短くなる。
図15に示すように、いずれの場合も、時刻t5において、データ制御線ASW2に供給されるデータ選択信号AS2がHレベルからLレベルに変化する。これにより、選択トランジスタMs2がオン状態になり、画素回路11bに書き込まれるべきデータ信号がデータ線D2に供給される第2データ期間DT2が開始する。時刻t5から遅延期間DLが経過した時刻t6において、走査信号SCANがHレベルからLレベルに変化し、走査線選択期間SCNが開始し、データ線D1に書き込まれたデータ信号を図2に示す画素回路11aのノードN1に書き込むデータ書込みと、データ線D2に書き込み中のデータ信号を画素回路11bのノードN2に書き込むデータ書込みとが開始される。このとき、データ信号を書き込むべき画素回路に接続された走査線とデマルチプレクサ41iとの距離が長くなるのに伴って、走査線選択期間SCNを長くするために、遅延期間をDL1、DL2、DL3の順に短くなるように設定する。このように、走査信号SCANの遅延がデータ信号の遅延よりも大きくなる場合に、デマルチプレクサ41iから離れた位置に配置された画素回路ほど走査線選択期間SCNを長くすることができるので、デマルチプレクサ41iから離れた位置に配置された画素回路においても、ノードN1へのデータ信号の書き込み不足を解消することが可能になる。
<2.10.3 第3の変形例>
また、走査線S1と走査線Snとでは、デマルチプレクサ41iからの距離が異なる。これにより、デマルチプレクサ41iからの距離が離れている走査線Snに接続されている画素回路では、デマルチプレクサ41iに近い走査線S1に接続されている画素回路に比べて、データ線のデータ信号の波形鈍りが走査信号の波形鈍りよりも大きくなり、データ信号の遅延が走査信号SCANの遅延よりも大きくなる場合がある。この場合、データ線へのデータ信号の充電が不足する。そこで、入力されたデータ信号が目標とする充電電位に到達するまでの最大時間を表すビデオセトリングタイムTVD(max)を長くする必要がある。
また、走査線S1と走査線Snとでは、デマルチプレクサ41iからの距離が異なる。これにより、デマルチプレクサ41iからの距離が離れている走査線Snに接続されている画素回路では、デマルチプレクサ41iに近い走査線S1に接続されている画素回路に比べて、データ線のデータ信号の波形鈍りが走査信号の波形鈍りよりも大きくなり、データ信号の遅延が走査信号SCANの遅延よりも大きくなる場合がある。この場合、データ線へのデータ信号の充電が不足する。そこで、入力されたデータ信号が目標とする充電電位に到達するまでの最大時間を表すビデオセトリングタイムTVD(max)を長くする必要がある。
図16は、本実施形態の第3の変形例に係る有機EL表示装置の選択トランジスタのオン/オフを切り替えるタイミングと、遅延期間との関係を示す図である。より詳しくは、図16(A)は、デマルチプレクサ41iに最も近い位置に配置された画素回路に接続されたデータ線にデータ信号を書き込む場合に、走査線選択期間SCNに設けるべき遅延期間DLの長さを示す図であり、図16(C)は、デマルチプレクサ41iから最も遠い位置に配置された画素回路に接続されたデータ線にデータ信号を書き込む場合に、走査線選択期間SCNに設けるべき遅延期間DLの長さを示す図であり、図16(B)は、図15(A)と図15(C)の中間に位置する画素回路に接続されたデータ線にデータ信号を書き込む場合に、走査線選択期間SCNに設けるべき遅延期間DLの長さを示す図である。
データ信号を書き込むべき画素回路に接続された走査線とデマルチプレクサ41iとの距離が長くなるのに伴って、画素回路11bに書き込まれるデータ信号の波形鈍りが大きくなり、データ線へのデータ信号の充電不足が生じる場合がある。そこで、図16に示すように、走査線とデマルチプレクサ41iとの距離が長くなるのに伴って、遅延期間の長さもDL1、DL2、DL3の順に長くする。このように、データ信号の遅延が走査信号SCANの遅延よりも大きくなる場合に、遅延期間DLを長くした分だけビデオセトリングタイムTVD(max)を長くすることができるので、デマルチプレクサ41iから離れた位置に配置された画素回路においても、データ線へのデータ信号の充電不足を解消することが可能になる。
<2.10.4 第4の変形例>
図17は、本実施形態の第4の変形例に係る有機EL表示装置の選択出力回路の他の構成を示す回路図である。図17に示す選択出力回路に含まれる各デマルチプレクサ421~423は、それぞれ選択トランジスタMs1と選択トランジスタMs2とを含む。1行目の走査線が選択されたときに、デマルチプレクサ421の選択トランジスタMs1は、ゲート端子にデータ制御線ASW1からLレベルのデータ選択信号AS1を与えられると、出力線d1から入力されたデータ信号V<1>からデータ信号R1<1>を選択してデータ線Drg1に出力する。選択トランジスタMs2は、ゲート端子にデータ制御線ASW2からLレベルのデータ選択信号AS2を与えられると、出力線d1から入力されたデータ信号V1からデータ信号B1<1>を選択してデータ線Db1に出力する。
図17は、本実施形態の第4の変形例に係る有機EL表示装置の選択出力回路の他の構成を示す回路図である。図17に示す選択出力回路に含まれる各デマルチプレクサ421~423は、それぞれ選択トランジスタMs1と選択トランジスタMs2とを含む。1行目の走査線が選択されたときに、デマルチプレクサ421の選択トランジスタMs1は、ゲート端子にデータ制御線ASW1からLレベルのデータ選択信号AS1を与えられると、出力線d1から入力されたデータ信号V<1>からデータ信号R1<1>を選択してデータ線Drg1に出力する。選択トランジスタMs2は、ゲート端子にデータ制御線ASW2からLレベルのデータ選択信号AS2を与えられると、出力線d1から入力されたデータ信号V1からデータ信号B1<1>を選択してデータ線Db1に出力する。
同様にして、デマルチプレクサ422の選択トランジスタMs1は、データ信号V<2>からデータ信号G1<2>を選択してデータ線Drg2に出力し、選択トランジスタMs2は、データ信号B1<2>を選択してデータ線Db2に出力する。デマルチプレクサ423の選択トランジスタMs1は、データ信号V<3>からデータ信号R1<3>を選択してデータ線Drg3に出力し、選択トランジスタMs2は、データ信号B1<3>を選択してデータ線Db3に出力する。
次に、2行目の走査線が選択されると、デマルチプレクサ421の選択トランジスタMs1は、データ信号V<1>からデータ信号G2<1>を選択してデータ線Drg1に出力し、選択トランジスタMs2は、データ信号B2<1>を選択してデータ線Db1に出力する。デマルチプレクサ422の選択トランジスタMs1は、データ信号V<2>からデータ信号R2<2>を選択してデータ線Drg2に出力し、選択トランジスタMs2は、データ信号B2<2>を選択してデータ線Db2に出力する。デマルチプレクサ423の選択トランジスタMs1は、データ信号V<3>からデータ信号G2<3>を選択してデータ線Drg3に出力し、選択トランジスタMs2は、データ信号B2<3>を選択してデータ線Db3に出力する。
この場合、データ線Drg1にデータ信号R1<1>が出力され、データ線Db1にデータ信号B1<1>がそれぞれ出力される。出力されたデータ信号R1<1>、B1<1>は、それぞれ1行1列目の画素回路および1行2列目の対応するR画素回路およびB画素回路に書き込まれる。さらに、データ線Drg2にデータ信号G1<2>が出力され、データ線Db2にデータ信号B1<2>が出力される。出力されたデータ信号G1<2>、B1<2>は、それぞれ1行3列目のG画素回路および1行4列目の対応するB画素回路に書き込まれる。これらのR画素回路、G画素回路、B画素回路をそれぞれサブ画素回路と定義し、隣接する2サブ画素回路で1つの画素回路を構成すると定義する。すなわち、1行1列目のR画素回路と1行2列目のB画素回路を隣接するサブ画素回路としたとき、これら2サブ画素回路によって1つの画素回路(RB画素回路)が構成され、1行3列目のG画素回路と1行4列目のB画素回路を隣接するサブ画素回路としたとき、これら2サブ画素回路によって1つの画素回路(GB画素回路)が構成される。
1つの画素回路は本来R、G、Bデータ信号のいずれかに応じた画像を表示させる単位として機能する。しかし、本変形例では、自画素回路にないサブ画素回路の色については隣接画素回路のサブ画素回路を点灯させて借用することにより、RGBからなるカラー画像を表示する。具体的には、RB画素回路はGサブ画素回路を持たないので、隣のGB画素回路からGサブ画素回路を借用するためにGサブ画素回路を同時に点灯させる。また、GB画素回路はRサブ画素回路を持たないので、隣のRB画素回路からRサブ画素回路を借用するためにRサブ画素回路を同時に点灯させる。このようにして、RGBからなるカラー画像を表示する。このような手法をサブピクセルレンダリング(Sub pixel Rendering : SPR)と呼び、RGBのカラー画像を表現するために必要な複数の画素回路の単位をピクセルセットと定義する。
本変形例では、1つのRB画素回路と1つのGB画素回路とによってピクセルセットが構成される。サブピクセルレンダリングを採用することにより、パネル全体のサブ画素回路数を、リアルRGB(1つの画素回路内にRGBの各サブ画素回路をストライプ状に並べる方式)の場合の2/3に減らすことが可能になり、擬似的に精細度を高めることができる。
また、青色有機EL素子は、他の色の有機EL素子に比べて輝度が低い、寿命が短いなどの問題点を有する。上記説明ではそのような問題点を補うために、Bサブ画素回路を含むRB画素回路とGB画素回路とからなるピクセルセットについて説明した。しかし、ピクセルセットはこれに限定されず、例えば1つのRG画素回路と1つのBG画素回路とからなるピクセルセットを用いても良い。
<3.第2の実施形態>
<3.1 全体構成>
図18は、第2の実施形態に係る有機EL表示装置の全体構成を示すブロック図である。本実施形態に係る有機EL表示装置は、図5に示す有機EL表示装置と同様に、RGBからなる3原色によるカラー表示が可能なアクティブマトリクス型表示装置である。しかし、図5に示す有機EL表示装置と異なり、各デマルチプレクサ431~43mは選択トランジスタを3個ずつ含んでいる(3De-Mux)。その他の構成は、図5に示す有機EL表示装置の構成と同じであるため、その説明を省略する。
<3.1 全体構成>
図18は、第2の実施形態に係る有機EL表示装置の全体構成を示すブロック図である。本実施形態に係る有機EL表示装置は、図5に示す有機EL表示装置と同様に、RGBからなる3原色によるカラー表示が可能なアクティブマトリクス型表示装置である。しかし、図5に示す有機EL表示装置と異なり、各デマルチプレクサ431~43mは選択トランジスタを3個ずつ含んでいる(3De-Mux)。その他の構成は、図5に示す有機EL表示装置の構成と同じであるため、その説明を省略する。
<3.2 デマルチプレクサの構成>
図19は、図18に示す有機EL表示装置の選択出力回路に含まれる各選択トランジスタMr~Mbと画素回路11r、11g、11bとの接続関係を示す図である。デマルチプレクサ431は、データ線ドライバ30から延びる出力線d1と、各データ線Dr1~Db1との間に設けられている。
図19は、図18に示す有機EL表示装置の選択出力回路に含まれる各選択トランジスタMr~Mbと画素回路11r、11g、11bとの接続関係を示す図である。デマルチプレクサ431は、データ線ドライバ30から延びる出力線d1と、各データ線Dr1~Db1との間に設けられている。
例えば、データ線ドライバ30から、時分割されたデータ信号R1とデータ信号G1とデータ信号B1とを含むデータ信号V<1>がデマルチプレクサ431に与えられた場合について説明する。図19に示すように、デマルチプレクサ431は、選択トランジスタMrと、選択トランジスタMgと、選択トランジスタMbとを含む。選択トランジスタMrのゲート端子はデータ制御線ASWrに接続され、選択トランジスタMgのゲート端子はデータ制御線ASWgに接続され、選択トランジスタMbのゲート端子はデータ制御線ASWbに接続されている。選択トランジスタMrのゲート端子にデータ制御線ASWrからLレベルのデータ選択信号ASrが与えられると、選択トランジスタMrは、データ信号V<1>からデータ信号R<1>を選択してデータ線Drに出力する。同様して、選択トランジスタMgは、データ線Dgにデータ信号G<1>を出力し、選択トランジスタMbは、データ線Dbにデータ信号B<1>を出力する。これにより、画素回路11rにデータ信号R<1>が書き込まれ、画素回路11gにデータ信号G<1>が書き込まれ、画素回路11bにデータ信号B<1>が書き込まれる。
図20は、デマルチプレクサ431に接続された3個の画素回路11r、11g、11bと各種配線との接続関係を示す回路図である。これらの画素回路11r、11g、11bの構成は、図2に示す場合と同じであるので、それらの説明を省略する。なお、図20では図2に示す場合と異なり、画素回路11r、11g、11bに対応して3本のデータ制御線ASWr、ASWg、ASWbが基板上に配設されている。データ制御線ASWrにHレベルのデータ選択信号ASrが与えられると、選択トランジスタMrがオン状態になり、画素回路11rのデータ線Drは選択トランジスタMrを介して出力線d1に接続される。データ制御線ASWgにHレベルのデータ選択信号ASgが与えられると、選択トランジスタMgがオン状態になり、画素回路11gのデータ線Dgは選択トランジスタMgを介して出力線d1に接続される。データ制御線ASWbにHレベルのデータ選択信号ASbが与えられると、選択トランジスタMbがオン状態になり、画素回路11bのデータ線Dbは選択トランジスタMbを介して出力線d1に接続される。なお、本実施形態において、「所定数のデータ線」とはRGBの各データ線Dr、Dg、Dbからなる3本のデータ線をいい、「所定数のデータ信号」とはRGBの各データ信号からなる3つのデータ信号をいう。
<3.3 駆動方法>
図21は、図19に示す画素回路11r、画素回路11gおよび画素回路11bの駆動方法を示すタイミングチャートである。以下の駆動方法の説明では、図19に示すように、デマルチプレクサ431は3個の選択トランジスタMr、Mg、Mbを含み、各選択トランジスタMr、Mg、Mbのドレイン端子はそれぞれ接続されるデータ線Dr、Dg、Dbに接続され、データ線Dr、Dg、Dbはそれぞれ画素回路11r、11g、11bに接続されている。この場合、各選択トランジスタMr、Mg、Mbのオン/オフ状態を制御することによって画素回路11r、11g、11bにデータ信号をそれぞれ書き込むための駆動方法を説明する。
図21は、図19に示す画素回路11r、画素回路11gおよび画素回路11bの駆動方法を示すタイミングチャートである。以下の駆動方法の説明では、図19に示すように、デマルチプレクサ431は3個の選択トランジスタMr、Mg、Mbを含み、各選択トランジスタMr、Mg、Mbのドレイン端子はそれぞれ接続されるデータ線Dr、Dg、Dbに接続され、データ線Dr、Dg、Dbはそれぞれ画素回路11r、11g、11bに接続されている。この場合、各選択トランジスタMr、Mg、Mbのオン/オフ状態を制御することによって画素回路11r、11g、11bにデータ信号をそれぞれ書き込むための駆動方法を説明する。
第1水平期間1Haは、図7に示す第1水平期間1Haと同じであるので、その説明を省略する。時刻t2から時刻t3までの第1調整期間A1の経過後、時刻t3においてデータ選択信号ASrがHレベルからLレベルになる。これにより、選択トランジスタMrがオン状態になり、データ線Drに、画素回路11rに書き込まれるべきデータ信号の供給が開始される。その後、時刻t4においてデータ選択信号ASrがHレベルになると、選択トランジスタMrがオフ状態になり、第1データ期間DT1が終了する。このため、選択トランジスタMrがオフ状態になり、第1データ期間DT1が終了する。しかし、時刻t4以後もデータ信号がデータ線Drに保持される。
時刻t4から時刻t5までの第2調整期間A2の経過後、時刻t5においてデータ選択信号ASgがHレベルからLレベルに変化する。これにより、選択トランジスタMgがオン状態になり、データ線Dgに、画素回路11gに書き込まれるべきデータ信号の供給が開始される。その後、時刻t6においてデータ選択信号ASgがHレベルになる。このため、選択トランジスタMgがオフ状態になり、第2データ期間DT2が終了する。しかし、時刻t6以後もデータ信号がデータ線Dgに保持される。なお、本実施形態では、さらに画素回路11bに書き込むべきデータ信号をデータ線Dbに供給する必要があるので、第2データ期間DT2内に走査線選択期間SCNは開始されない。このため、第2データ期間DT2には、遅延期間DLは設けられていない。
時刻t6から時刻t7までの第3調整期間A3(第2調整期間A2と同じ期間)の経過後、時刻t7においてデータ選択信号ASbがHレベルからLレベルに変化する。これにより、選択トランジスタMbがオン状態になり、データ線Dbに、画素回路11bに書き込まれるべきデータ信号の供給が開始される。その後、時刻t9においてデータ選択信号ASbがHレベルになる。このため、選択トランジスタMbがオフ状態になり、第3データ期間DT3が終了する。第3データ期間DT3では、その開始時刻t7から遅延期間DLだけ遅れた時刻t8において、走査信号SCANがHレベルからLレベルに変化し、走査線選択期間SCNが開始する。
その後、時刻t9において、第3データ期間DT3が終了するが、画素回路11bに書き込まれるべきデータ信号は時刻t9以後もデータ線Dbに保持される。時刻t8において開始した走査線選択期間SCNは、第3データ期間DT3の終了時刻t9よりも後の時刻t10まで継続し、その間に、データ線Dg~Dbに保持されている各データ信号がそれぞれ画素回路11r、11g、11bに書き込まれる。例えば、データ線D1に保持されていたRデータ信号は画素回路11rのノードN1に供給され、データ電圧が駆動トランジスタM1のゲート端子に与えられる。電源供給用トランジスタM5を介して駆動トランジスタM1の第1導通端子にHレベル電圧ELVDDが供給されれば、駆動トランジスタM1はオン状態になる。これにより、駆動トランジスタM1はデータ信号に応じた駆動電流を有機EL素子OLEDに供給し、有機EL素子OLEDが発光する。同様に、データ線Dgおよびデータ線Dbに保持されているGデータ信号およびBデータ信号も、画素回路11gのノードN2および画素回路11bのノードN3にそれぞれ供給され、画素回路11gおよび画素回路11bの有機EL素子OLEDも発光する。なお、上記説明において、第1データ期間DT1においてデータ線D1に書き込まれるデータ信号(Rデータ信号)を「第1データ信号」と呼び、第2データ期間DT2においてデータ線D2に書き込まれるデータ信号(Gデータ信号)を「第2データ信号」と呼び、第3データ期間DT3においてデータ線D3に書き込まれるデータ信号(Bデータ信号)を「第3データ信号」と呼ぶ場合がある。
また、本実施形態(3De-Mux)においても、遅延期間DLの下限値は、第1の実施形態において説明した式(6)と同様に求められる。すなわち、図21に示すタイミングチャートから、第1の実施形態の場合と同様に、DT1=DT2≒TVD(max)であり、またA2=A3であるので、
1H-SCN-A1-A2-A3-DT1-DT2
=1H-SCN-A1-2×A2-2×TVD(max)
≦DL …(13)
遅延期間DLの上限値についても、上式(10)と同様に、次式(14)によって求められる。
1H-SCN(min)-A1-2×A2-2×TVD(max)
≧DL…(14)
1H-SCN-A1-A2-A3-DT1-DT2
=1H-SCN-A1-2×A2-2×TVD(max)
≦DL …(13)
遅延期間DLの上限値についても、上式(10)と同様に、次式(14)によって求められる。
1H-SCN(min)-A1-2×A2-2×TVD(max)
≧DL…(14)
波形鈍り期間TVDscan(max)を考慮すると、式(13)および式(14)はそれぞれ次式(15)および次式(16)になる。
1H-SCN-A1-2×A2-2×TVD(max)
-TVDscan(max)≦DL …(15)
1H-SCN(min)-A1-2×A2-2×TVD(max)
-TVDscan(max)≧DL …(16)
1H-SCN-A1-2×A2-2×TVD(max)
-TVDscan(max)≦DL …(15)
1H-SCN(min)-A1-2×A2-2×TVD(max)
-TVDscan(max)≧DL …(16)
さらに一般化した、データ線ドライバで生成された各データ信号を逆多重化してn本のデータ線に供給する駆動方式(nDe-Mux:nは2以上の整数)の場合、第1および第2実施形態の結果から、遅延期間DLの下限値および上限値はそれぞれ次式(17)および式(18)によって求められる。
1H-SCN-A1-(n-1)×A2
-(n-1)×TVD(max)≦DL …(17)
1H-SCN(min)-A1-(n-1)×A2
-(n-1)×TVD(max)≧DL…(18)
1H-SCN-A1-(n-1)×A2
-(n-1)×TVD(max)≦DL …(17)
1H-SCN(min)-A1-(n-1)×A2
-(n-1)×TVD(max)≧DL…(18)
また、波形鈍り期間TVDscan(max)を考慮した遅延期間DLの下限値および上限値はそれぞれ次式(19)および式(20)によって求められる。
1H-SCN-A1-(n-1)×A2-
(n-1)×TVD(max)-TVDscan(max)
≦ DL …(19)
1H-SCN(min)-A1-(n-1)×A2
-(n-1)×TVD(max)-TVDscan(max)
≧ DL …(20)
1H-SCN-A1-(n-1)×A2-
(n-1)×TVD(max)-TVDscan(max)
≦ DL …(19)
1H-SCN(min)-A1-(n-1)×A2
-(n-1)×TVD(max)-TVDscan(max)
≧ DL …(20)
なお、第2の実施形態の効果は、第1の実施形態の効果と実質的に同じであるので、その説明を省略する。また、上式(13)~式(20)において、調整期間A1と複数の調整期間A2をまとめて、「調整期間A」とすることができる。
<5.その他>
本実施形態のディスプレイは、有機EL素子OLEDを備えた表示パネルに限定されることなく、電流により駆動する表示素子を有する表示装置は、電流によって輝度や透過率が制御される表示素子を備えたディスプレイであればよい。このような電流制御の電気光学素子を備えたディスプレイには、有機発光ダイオード(Organic Light Emission Diode:OLED)を備えた有機ELディスプレイ、無機発光ダイオードを備えた無機ELディスプレイなどのELディスプレイ、量子発光ドットダイオード(Quantum dot Light Emission Diode)を備えたQLEDディスプレイなどがある。
本実施形態のディスプレイは、有機EL素子OLEDを備えた表示パネルに限定されることなく、電流により駆動する表示素子を有する表示装置は、電流によって輝度や透過率が制御される表示素子を備えたディスプレイであればよい。このような電流制御の電気光学素子を備えたディスプレイには、有機発光ダイオード(Organic Light Emission Diode:OLED)を備えた有機ELディスプレイ、無機発光ダイオードを備えた無機ELディスプレイなどのELディスプレイ、量子発光ドットダイオード(Quantum dot Light Emission Diode)を備えたQLEDディスプレイなどがある。
<4.付記>
付記1に記載の表示装置は、表示すべき画像を表す複数のデータ信号を伝達するための複数のデータ線と、前記複数のデータ線と交差する複数の走査線と、前記複数のデータ線および前記複数の走査線に沿ってマトリクス状に配置された複数の画素回路とを有する表示装置であって、
2以上の所定数のデータ線を1組として前記複数のデータ線をグループ化することにより得られる複数組のデータ線群にそれぞれ対応する複数の出力端子を有し、各出力端子から、当該出力端子に対応する組の所定数のデータ線によりそれぞれ伝達すべき所定数のデータ信号を時分割的に出力するデータ線駆動回路と、
前記データ線駆動回路の前記複数の出力端子にそれぞれ接続され、前記複数組のデータ線群にそれぞれ対応する複数のデマルチプレクサを有する選択出力回路と、
前記複数の走査線を選択的に駆動する走査線駆動回路とを備え、
前記複数の画素回路のそれぞれは、前記複数のデータ線のいずれか1つに対応するとともに前記複数の走査線のいずれか1つに対応し、
各画素回路は、電流によって駆動される表示素子と、前記表示素子の駆動電流を制御する電圧を保持するための保持容量と、前記保持容量に保持された電圧に応じた駆動電流を前記表示素子に与えるための駆動トランジスタとを含み、対応する走査線が選択状態のときに前記駆動トランジスタがダイオード接続状態となって対応するデータ線の電圧が前記駆動トランジスタを介して前記保持容量に与えられるように構成されており、
前記所定数のデータ信号のうち各水平期間の最後に出力されたデータ信号の供給を開始した時刻から、当該データ信号の供給を終了する時刻よりも前の時刻までの期間のうち所定期間を遅延期間として予め設定し、
各デマルチプレクサは、前記各水平期間のそれぞれに出力された前記所定数のデータ信号を当該水平期間内に逆多重化して前記所定数のデータ線のそれぞれに供給し、
前記走査線駆動回路は、前記各水平期間の前記遅延期間の終了時に、前記所定数のデータ信号を供給する画素回路に対応する走査線の選択を開始する。
付記1に記載の表示装置は、表示すべき画像を表す複数のデータ信号を伝達するための複数のデータ線と、前記複数のデータ線と交差する複数の走査線と、前記複数のデータ線および前記複数の走査線に沿ってマトリクス状に配置された複数の画素回路とを有する表示装置であって、
2以上の所定数のデータ線を1組として前記複数のデータ線をグループ化することにより得られる複数組のデータ線群にそれぞれ対応する複数の出力端子を有し、各出力端子から、当該出力端子に対応する組の所定数のデータ線によりそれぞれ伝達すべき所定数のデータ信号を時分割的に出力するデータ線駆動回路と、
前記データ線駆動回路の前記複数の出力端子にそれぞれ接続され、前記複数組のデータ線群にそれぞれ対応する複数のデマルチプレクサを有する選択出力回路と、
前記複数の走査線を選択的に駆動する走査線駆動回路とを備え、
前記複数の画素回路のそれぞれは、前記複数のデータ線のいずれか1つに対応するとともに前記複数の走査線のいずれか1つに対応し、
各画素回路は、電流によって駆動される表示素子と、前記表示素子の駆動電流を制御する電圧を保持するための保持容量と、前記保持容量に保持された電圧に応じた駆動電流を前記表示素子に与えるための駆動トランジスタとを含み、対応する走査線が選択状態のときに前記駆動トランジスタがダイオード接続状態となって対応するデータ線の電圧が前記駆動トランジスタを介して前記保持容量に与えられるように構成されており、
前記所定数のデータ信号のうち各水平期間の最後に出力されたデータ信号の供給を開始した時刻から、当該データ信号の供給を終了する時刻よりも前の時刻までの期間のうち所定期間を遅延期間として予め設定し、
各デマルチプレクサは、前記各水平期間のそれぞれに出力された前記所定数のデータ信号を当該水平期間内に逆多重化して前記所定数のデータ線のそれぞれに供給し、
前記走査線駆動回路は、前記各水平期間の前記遅延期間の終了時に、前記所定数のデータ信号を供給する画素回路に対応する走査線の選択を開始する。
付記2に記載の表示装置は、付記1に記載の表示装置において、
前記走査線の選択が終了する時刻は、前記データ信号の供給を終了する時刻よりも後の時刻であることが好ましい。
前記走査線の選択が終了する時刻は、前記データ信号の供給を終了する時刻よりも後の時刻であることが好ましい。
上記付記2に記載の表示装置によれば、各画素回路にデータ信号をそれぞれ書き込む走査線選択期間が同じになり、しかも走査線選択期間が長くなるので、隣接する画素回路および表示面内の位置によらず、流れる駆動電流のばらつきおよびが低減される。これにより、隣接する画素回路間および表示面内の位置による輝度ムラが低減される。
付記3に記載の表示装置は、付記1に記載の表示装置において、
前記遅延期間は次式を満たす値であることが好ましい。
DL≧1H-SCN-A-(n-1)×TVD(max)
但し、DLは遅延期間、1Hは1水平期間、SCNは走査線反転期間、nは多重化されたデータ信号数、TVD(max)は最大ビデオセトリングタイム、Aは各調整期間の合計期間を表す。
前記遅延期間は次式を満たす値であることが好ましい。
DL≧1H-SCN-A-(n-1)×TVD(max)
但し、DLは遅延期間、1Hは1水平期間、SCNは走査線反転期間、nは多重化されたデータ信号数、TVD(max)は最大ビデオセトリングタイム、Aは各調整期間の合計期間を表す。
上記付記3に記載の表示装置によれば、直前の水平期間にデータ線にハイレベルのデータ電圧が書き込まれていても、次の水平期間の走査線選択期間SCNに当該データ線に接続された画素回路にローレベルのデータ電圧を書き込むことができる。これにより、データ信号のレベルにかかわらず、データ信号に応じた輝度で各画素回路を発光させることができる。
付記4に記載の表示装置は、付記3に記載の表示装置において、
前記遅延期間は少なくとも0.4μs以上であることが好ましい。
前記遅延期間は少なくとも0.4μs以上であることが好ましい。
上記付記4に記載の表示装置によれば、遅延期間を少なくとも0.4μs以上とすることにより、データ信号のレベルによらず、目標とする電圧値のデータ信号を画素回路に書き込むことができる。
付記5に記載の表示装置は、付記1に記載の表示装置において、
前記遅延期間は次式を満たす値であることが好ましい。
DL≦1H-SCN(min)-A-(n-1)×TVD(max)
但し、DLは遅延期間、1Hは1水平期間、SCN(min)は1水平期間に与えられたデータ信号を対応する画素回路に書き込むために必要な最短の走査線反転期間、nは多重化されたデータ信号数、TVD(max)は最大ビデオセトリングタイム、Aは各調整期間の合計期間を表す。
前記遅延期間は次式を満たす値であることが好ましい。
DL≦1H-SCN(min)-A-(n-1)×TVD(max)
但し、DLは遅延期間、1Hは1水平期間、SCN(min)は1水平期間に与えられたデータ信号を対応する画素回路に書き込むために必要な最短の走査線反転期間、nは多重化されたデータ信号数、TVD(max)は最大ビデオセトリングタイム、Aは各調整期間の合計期間を表す。
上記付記5に記載の表示装置によれば、1水平期間に、多重化されたデータ信号を対応する各画素回路にそれぞれ書き込むことができる。
付記6に記載の表示装置は、付記1に記載の表示装置において、
前記所定数のデータ信号は、第1データ信号と第2データ信号とを含み、
前記デマルチプレクサは、前記各水平期間のそれぞれに出力された前記所定数のデータ信号から前記第1データ信号を選択して第1データ線に供給する第1選択トランジスタと、前記第2データ信号を選択して第2データ線に供給する第2選択トランジスタとを含み、
前記第1選択トランジスタは、前記第1データ信号を前記第1データ線に供給し、前記第2選択トランジスタは、前記第1データ信号が前記第1データ線に供給された後に、前記第2データ信号を前記第2データ線に供給することが好ましい。
前記所定数のデータ信号は、第1データ信号と第2データ信号とを含み、
前記デマルチプレクサは、前記各水平期間のそれぞれに出力された前記所定数のデータ信号から前記第1データ信号を選択して第1データ線に供給する第1選択トランジスタと、前記第2データ信号を選択して第2データ線に供給する第2選択トランジスタとを含み、
前記第1選択トランジスタは、前記第1データ信号を前記第1データ線に供給し、前記第2選択トランジスタは、前記第1データ信号が前記第1データ線に供給された後に、前記第2データ信号を前記第2データ線に供給することが好ましい。
上記付記6に記載の表示装置によれば、上記付記1において、所定数が「2」の場合には、遅延期間は、第2データ線に第2データ信号の供給を開始する時刻から、走査線の選択を開始する時刻までの期間とする。これにより、所定数が「2」の場合も、付記1の場合と同様の効果を奏する。
付記7に記載の表示装置は、付記6に記載の表示装置において、
前記所定数のデータ信号は、第3データ信号をさらに含み、
前記デマルチプレクサは、前記水平期間毎に、前記第3データ信号を選択して第3データ線に供給する第3選択トランジスタをさらに含み、
前記第3選択トランジスタは、前記第2データ信号が前記第2データ線に供給された後に、前記第3データ信号を前記第3データ線に供給することが好ましい。
前記所定数のデータ信号は、第3データ信号をさらに含み、
前記デマルチプレクサは、前記水平期間毎に、前記第3データ信号を選択して第3データ線に供給する第3選択トランジスタをさらに含み、
前記第3選択トランジスタは、前記第2データ信号が前記第2データ線に供給された後に、前記第3データ信号を前記第3データ線に供給することが好ましい。
上記付記7に記載の表示装置によれば、上記付記1において、所定数が「3」の場合に
は、遅延期間は、第3データ線に第3データ信号の供給を開始する時刻から、走査線の選
択を開始する時刻までの期間とする。これにより、所定数が「3」の場合も、付記1の場合と同様の効果を奏する。
は、遅延期間は、第3データ線に第3データ信号の供給を開始する時刻から、走査線の選
択を開始する時刻までの期間とする。これにより、所定数が「3」の場合も、付記1の場合と同様の効果を奏する。
付記8に記載の表示装置は、付記6または7に記載の表示装置において、
前記デマルチプレクサは、前記所定数のデータ信号から選択するデータ信号の順序を前記水平期間毎に変更することが好ましい。
前記デマルチプレクサは、前記所定数のデータ信号から選択するデータ信号の順序を前記水平期間毎に変更することが好ましい。
上記付記8に記載の表示装置によれば、周期毎に供給するデータ信号の順序を入れ替えるので、輝度のばらつきが目立ちにくくなる。
付記9に記載の表示装置は、付記6または7に記載の表示装置において、
前記デマルチプレクサは、前記所定数のデータ信号から選択するデータ信号の順序を垂直期間毎に変更することが好ましい。
前記デマルチプレクサは、前記所定数のデータ信号から選択するデータ信号の順序を垂直期間毎に変更することが好ましい。
上記付記9に記載の表示装置によれば、周期毎に供給するデータ信号の順序を入れ替えるので、付記8に記載の表示装置の場合と同様に、輝度のばらつきが目立ちにくくなる。
付記10に記載の表示装置は、付記6または7に記載の表示装置において、
前記デマルチプレクサは、前記所定数のデータ信号から選択するデータ信号の順序を前記水平期間および垂直期間毎に変更することが好ましい。
前記デマルチプレクサは、前記所定数のデータ信号から選択するデータ信号の順序を前記水平期間および垂直期間毎に変更することが好ましい。
上記付記10に記載の表示装置によれば、周期毎に供給するデータ信号の順序を入れ替えるので、輝度のばらつきがより一層目立ちにくくなる。
付記11に記載の表示装置は、付記6に記載の表示装置において、
前記第1データ信号は2種類の色の画像をそれぞれ表す2種類のデータ信号からなり、前記第2データ信号は前記第1データ信号とは異なる色の画像を表すデータ信号であり、
前記第1選択トランジスタは、前記水平期間毎に前記第1データ信号に含まれる前記2種類のデータ信号を交互に前記第1データ線に供給し、前記第2選択トランジスタは、前記水平期間毎に前記第2データ信号を前記第2データ線に供給することが好ましい。
前記第1データ信号は2種類の色の画像をそれぞれ表す2種類のデータ信号からなり、前記第2データ信号は前記第1データ信号とは異なる色の画像を表すデータ信号であり、
前記第1選択トランジスタは、前記水平期間毎に前記第1データ信号に含まれる前記2種類のデータ信号を交互に前記第1データ線に供給し、前記第2選択トランジスタは、前記水平期間毎に前記第2データ信号を前記第2データ線に供給することが好ましい。
上記付記11に記載の表示装置によれば、サブピクセルレンダリングを採用することにより、パネル全体のサブ画素回路数を、リアルRGBの場合の2/3に減らすことができるので、擬似的に精細度を高めることができる。
付記12に記載の表示装置は、付記1に記載の表示装置において、
走査信号の遅延が前記データ信号の遅延よりも大きい場合、前記遅延期間は、前記デマルチプレクサから前記所定数のデータ信号を書き込むべき前記画素回路が接続された走査線までの距離が長いほど短くなるように設定されることが好ましい。
走査信号の遅延が前記データ信号の遅延よりも大きい場合、前記遅延期間は、前記デマルチプレクサから前記所定数のデータ信号を書き込むべき前記画素回路が接続された走査線までの距離が長いほど短くなるように設定されることが好ましい。
上記付記12に記載の表示装置によれば、走査信号の遅延がデータ信号の遅延よりも大きい場合、デマルチプレクサから所定数のデータ信号を書き込むべき画素回路が接続された走査線までの距離が長いほど、遅延期間を短く設定する。これは、デマルチプレクサからの距離が長くなるほど走査信号の波形が鈍るので、ノードN1へのデータ信号の書込時間を長くする必要があるからである。このように、遅延期間を短くすることによって画素回路のデータ書込期間を長くし、ノードN1へのデータ信号の書込み不足を解消することが可能になる。
付記13に記載の表示装置は、付記1に記載の表示装置において、
前記データ信号の遅延が走査信号の遅延よりも大きい場合、前記遅延期間は、前記デマルチプレクサから前記所定数のデータ信号を書き込むべき前記画素回路が接続された走査線までの距離が長いほど長くなるように設定されることが好ましい。
前記データ信号の遅延が走査信号の遅延よりも大きい場合、前記遅延期間は、前記デマルチプレクサから前記所定数のデータ信号を書き込むべき前記画素回路が接続された走査線までの距離が長いほど長くなるように設定されることが好ましい。
上記付記13に記載の表示装置によれば、データ信号の遅延が走査信号の遅延よりも大きい場合、デマルチプレクサから所定数のデータ信号を書き込むべき画素回路が接続された走査線までの距離が長いほど、遅延期間が長くなるように設定する。これは、デマルチプレクサからの距離が長くなるほどデータ信号の波形が鈍るので、データ線へのデータ信号の充電時間を長くする必要があるからである。そこで、遅延期間を長くすることによってデータ線へのデータ信号の充電期間を長くし、データ信号の充電不足を解消することが可能になる。
10…表示部
11x…画素回路(x=a,bまたはx=r,g,b)
Pa1,Pa2,Pb1、Pb2…画素回路
20…表示制御回路
30…データ線ドライバ(データ線駆動回路)
40…選択出力回路
411~41m、421~423、431~43m…デマルチプレクサ
50…走査線ドライバ(走査線駆動回路)
60…エミッション線ドライバ
di…出力線(i=1~m)
Dx…データ線(x=1,2,3またはx=r,g,b)
Sj…走査線(j=1~n)
Ej…エミッション線(制御線)(j=1~n)
M1~M7…トランジスタ
Cst…ストレージキャパシタ(保持容量素子)
Cdri,Cdgi,Cdbi…データキャパシタ(i=1~m)
11a、11b…画素回路
11r、11g、11b…画素回路
Ms1、Ms2、Mr、Mg、Mb…選択トランジスタ
M1…駆動トランジスタ
M2…書込用トランジスタ
M3…補償用トランジスタ
M4,M7…初期化用トランジスタ
M5…電源供給用トランジスタ
M6…発光制御用トランジスタ
DT1、DT2、DT3…データ期間
SCN…走査線選択期間
DL…遅延期間
PSCN…初期化期間
Vini…初期化線および初期化電圧
ASWx…データ制御線(x=1,2またはx=r,g,b)
ASx…データ選択信号(x=1,2またはr,g,b)
11x…画素回路(x=a,bまたはx=r,g,b)
Pa1,Pa2,Pb1、Pb2…画素回路
20…表示制御回路
30…データ線ドライバ(データ線駆動回路)
40…選択出力回路
411~41m、421~423、431~43m…デマルチプレクサ
50…走査線ドライバ(走査線駆動回路)
60…エミッション線ドライバ
di…出力線(i=1~m)
Dx…データ線(x=1,2,3またはx=r,g,b)
Sj…走査線(j=1~n)
Ej…エミッション線(制御線)(j=1~n)
M1~M7…トランジスタ
Cst…ストレージキャパシタ(保持容量素子)
Cdri,Cdgi,Cdbi…データキャパシタ(i=1~m)
11a、11b…画素回路
11r、11g、11b…画素回路
Ms1、Ms2、Mr、Mg、Mb…選択トランジスタ
M1…駆動トランジスタ
M2…書込用トランジスタ
M3…補償用トランジスタ
M4,M7…初期化用トランジスタ
M5…電源供給用トランジスタ
M6…発光制御用トランジスタ
DT1、DT2、DT3…データ期間
SCN…走査線選択期間
DL…遅延期間
PSCN…初期化期間
Vini…初期化線および初期化電圧
ASWx…データ制御線(x=1,2またはx=r,g,b)
ASx…データ選択信号(x=1,2またはr,g,b)
Claims (14)
- 表示すべき画像を表す複数のデータ信号を伝達するための複数のデータ線と、前記複数のデータ線と交差する複数の走査線と、前記複数のデータ線および前記複数の走査線に沿ってマトリクス状に配置された複数の画素回路とを有する表示装置であって、
2以上の所定数のデータ線を1組として前記複数のデータ線をグループ化することにより得られる複数組のデータ線群にそれぞれ対応する複数の出力端子を有し、各出力端子から、当該出力端子に対応する組の所定数のデータ線によりそれぞれ伝達すべき所定数のデータ信号を時分割的に出力するデータ線駆動回路と、
前記データ線駆動回路の前記複数の出力端子にそれぞれ接続され、前記複数組のデータ線群にそれぞれ対応する複数のデマルチプレクサを有する選択出力回路と、
前記複数の走査線を選択的に駆動する走査線駆動回路とを備え、
前記複数の画素回路のそれぞれは、前記複数のデータ線のいずれか1つに対応するとともに前記複数の走査線のいずれか1つに対応し、
各画素回路は、電流によって駆動される表示素子と、前記表示素子の駆動電流を制御する電圧を保持するための保持容量と、前記保持容量に保持された電圧に応じた駆動電流を前記表示素子に与えるための駆動トランジスタとを含み、対応する走査線が選択状態のときに前記駆動トランジスタがダイオード接続状態となって対応するデータ線の電圧が前記駆動トランジスタを介して前記保持容量に与えられるように構成されており、
前記所定数のデータ信号のうち各水平期間の最後に出力されたデータ信号の供給を開始する時刻またはそれよりも後の時刻であって、かつ当該データ信号の供給を終了する時刻よりも前の時刻までの期間に含まれる期間を遅延期間として予め設定し、
各デマルチプレクサは、前記各水平期間のそれぞれに出力された前記所定数のデータ信号を当該水平期間内に逆多重化して前記所定数のデータ線のそれぞれに供給し、
前記走査線駆動回路は、前記各水平期間の前記遅延期間の終了時に、前記所定数のデータ信号を供給した画素回路に対応する走査線の選択を開始する、表示装置。 - 前記走査線の選択が終了する時刻は、前記データ信号の供給を終了する時刻よりも後の時刻である、請求項1に記載の表示装置。
- 前記遅延期間は次式を満たす値である、請求項1に記載の表示装置。
DL≧1H-SCN-A-(n-1)×TVD(max)
但し、DLは遅延期間、1Hは1水平期間、SCNは走査線反転期間、nは多重化されたデータ信号数、TVD(max)は最大ビデオセトリングタイム、Aは各信号間の調整期間の合計期間を表す。 - 前記遅延期間は少なくとも0.4μs以上である、請求項3に記載の表示装置。
- 前記遅延期間は次式を満たす値である、請求項1に記載の表示装置。
DL≦1H-SCN(min)-A
-(n-1)×TVD(max)
但し、DLは遅延期間、1Hは1水平期間、SCN(min)は1水平期間に与えられたデータ信号を対応する画素回路に書き込むために必要な最短の走査線反転期間、nは多重化されたデータ信号数、TVD(max)は最大ビデオセトリングタイム、Aは各信号間の調整期間の合計期間を表す。 - 前記所定数のデータ信号は、第1データ信号と第2データ信号とを含み、
前記デマルチプレクサは、前記各水平期間のそれぞれに出力された前記所定数のデータ信号から前記第1データ信号を選択して第1データ線に供給する第1選択トランジスタと、前記第2データ信号を選択して第2データ線に供給する第2選択トランジスタとを含み、
前記第1選択トランジスタは、前記第1データ信号を前記第1データ線に供給し、前記第2選択トランジスタは、前記第1データ信号が前記第1データ線に供給された後に、前記第2データ信号を前記第2データ線に供給する、請求項1に記載の表示装置。 - 前記所定数のデータ信号は、第3データ信号をさらに含み、
前記デマルチプレクサは、前記水平期間毎に、前記第3データ信号を選択して第3データ線に供給する第3選択トランジスタをさらに含み、
前記第3選択トランジスタは、前記第2データ信号が前記第2データ線に供給された後に、前記第3データ信号を前記第3データ線に供給する、請求項6に記載の表示装置。 - 前記デマルチプレクサは、前記所定数のデータ信号から選択するデータ信号の順序を前記水平期間毎に変更する、請求項6または7に記載の表示装置。
- 前記デマルチプレクサは、前記所定数のデータ信号から選択するデータ信号の順序を垂直期間毎に変更する、請求項6または7に記載の表示装置。
- 前記デマルチプレクサは、前記所定数のデータ信号から選択するデータ信号の順序を前記水平期間および垂直期間毎に変更する、請求項6または7に記載の表示装置。
- 前記第1データ信号は2種類の色の画像をそれぞれ表す2種類のデータ信号からなり、前記第2データ信号は前記第1データ信号とは異なる色の画像を表すデータ信号であり、
前記第1選択トランジスタは、前記水平期間毎に前記第1データ信号に含まれる前記2種類のデータ信号を交互に前記第1データ線に供給し、前記第2選択トランジスタは、前記水平期間毎に前記第2データ信号を前記第2データ線に供給する、請求項6に記載の表示装置。 - 走査信号の遅延が前記データ信号の遅延よりも大きい場合、前記遅延期間は、前記デマルチプレクサから前記所定数のデータ信号を書き込むべき前記画素回路が接続された走査線までの距離が長いほど短くなるように設定される、請求項1に記載の表示装置。
- 前記データ信号の遅延が走査信号の遅延よりも大きい場合、前記遅延期間は、前記デマルチプレクサから前記所定数のデータ信号を書き込むべき前記画素回路が接続された走査線までの距離が長いほど長くなるように設定される、請求項1に記載の表示装置。
- 表示すべき画像を表す複数のデータ信号を伝達するための複数のデータ線と、前記複数のデータ線に交差する複数の走査線と、前記複数のデータ線および前記複数の走査線に沿ってマトリクス状に配置された複数の画素回路とを有する表示装置の駆動方法であって、
前記表示装置は、
2以上の所定数のデータ線を1組として前記複数のデータ線をグループ化することにより得られる複数組のデータ線群にそれぞれ対応する複数の出力端子を有し、各出力端子から、当該出力端子に対応する組の所定数のデータ線によりそれぞれ伝達すべき所定数のデータ信号を時分割的に出力するデータ線駆動回路と、
前記データ線駆動回路の前記複数の出力端子にそれぞれ接続され、前記複数組のデータ線群にそれぞれ対応する複数のデマルチプレクサを有する選択出力回路と、
前記複数の走査線を選択的に駆動する走査線駆動回路とを備え、
前記複数の画素回路のそれぞれは、前記複数のデータ線のいずれか1つに対応するとともに前記複数の走査線のいずれか1つに対応し、
各画素回路は、電流によって駆動される表示素子と、前記表示素子の駆動電流を制御する電圧を保持するための保持容量と、前記保持容量に保持された電圧に応じた駆動電流を前記表示素子に与えるための駆動トランジスタとを含み、対応する走査線が選択状態のときに前記駆動トランジスタがダイオード接続状態となって対応するデータ線の電圧が前記駆動トランジスタを介して前記保持容量に与えられるように構成されており、
前記駆動方法は、
前記所定数のデータ信号のうち各水平期間の最後に出力されたデータ信号の供給を開始する時刻またはそれよりも後の時刻であって、かつ当該データ信号の供給を終了する時刻よりも前の時刻までの期間に含まれる期間を遅延期間として予め設定するステップと、
前記各水平期間のそれぞれに出力された前記所定数のデータ信号を当該水平期間内に順次選択して前記所定数のデータ線のそれぞれに供給するステップと、
前記各水平期間の前記遅延期間の終了時毎に、前記所定数のデータ信号を供給した画素回路に対応する走査線の選択を開始するステップとを備える、表示装置の駆動方法。
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2022105310A (ja) * | 2020-12-31 | 2022-07-13 | エルジー ディスプレイ カンパニー リミテッド | マルチプレクサを含む表示装置 |
CN115298726A (zh) * | 2022-06-30 | 2022-11-04 | 京东方科技集团股份有限公司 | 栅极驱动电路和显示面板 |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN107492353B (zh) * | 2017-07-21 | 2019-06-11 | 惠科股份有限公司 | 显示面板的驱动方法及驱动装置 |
CN109872678B (zh) * | 2019-04-23 | 2021-10-12 | 昆山国显光电有限公司 | 一种显示面板的驱动方法和显示装置 |
CN110047418A (zh) * | 2019-04-29 | 2019-07-23 | 武汉华星光电技术有限公司 | 显示器驱动装置 |
KR20210027688A (ko) * | 2019-09-02 | 2021-03-11 | 삼성디스플레이 주식회사 | 표시 장치 |
CN114999396B (zh) * | 2020-08-28 | 2024-07-02 | 武汉天马微电子有限公司 | 显示面板及其驱动方法及显示装置 |
CN114170949B (zh) * | 2021-12-17 | 2023-09-05 | 合肥维信诺科技有限公司 | 显示模组及其驱动方法、显示装置 |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005157331A (ja) * | 2003-11-27 | 2005-06-16 | Samsung Sdi Co Ltd | 逆多重化装置及びこれを用いたディスプレイ装置 |
JP2006146158A (ja) * | 2004-11-17 | 2006-06-08 | Samsung Sdi Co Ltd | 発光表示装置及びその駆動方法 |
JP2016091003A (ja) * | 2014-10-29 | 2016-05-23 | 三星ディスプレイ株式會社Samsung Display Co.,Ltd. | 有機発光表示装置およびそれの駆動方法 |
JP2016148710A (ja) * | 2015-02-10 | 2016-08-18 | セイコーエプソン株式会社 | ドライバー、電気光学装置及び電子機器 |
US20170154562A1 (en) * | 2015-06-08 | 2017-06-01 | Shenzhen China Star Optoelectronics Technology Co., Ltd. | Demultiplexer and amoled display device |
Family Cites Families (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8199079B2 (en) * | 2004-08-25 | 2012-06-12 | Samsung Mobile Display Co., Ltd. | Demultiplexing circuit, light emitting display using the same, and driving method thereof |
KR100583138B1 (ko) * | 2004-10-08 | 2006-05-23 | 삼성에스디아이 주식회사 | 발광 표시장치 |
JP4887657B2 (ja) * | 2005-04-27 | 2012-02-29 | 日本電気株式会社 | アクティブマトリクス型表示装置及びその駆動方法 |
KR100666640B1 (ko) | 2005-09-15 | 2007-01-09 | 삼성에스디아이 주식회사 | 유기 전계발광 표시장치 |
KR20070091851A (ko) * | 2006-03-07 | 2007-09-12 | 엘지전자 주식회사 | 전계발광소자의 구동방법 |
KR100784014B1 (ko) | 2006-04-17 | 2007-12-07 | 삼성에스디아이 주식회사 | 유기전계발광 표시장치 및 그의 구동방법 |
KR100824852B1 (ko) | 2006-12-20 | 2008-04-23 | 삼성에스디아이 주식회사 | 유기 전계 발광 표시 장치 |
KR101469033B1 (ko) * | 2008-01-08 | 2014-12-04 | 삼성디스플레이 주식회사 | 액정표시장치 및 그 제어방법 |
KR101777265B1 (ko) * | 2010-12-23 | 2017-09-12 | 삼성디스플레이 주식회사 | 표시 패널의 구동 방법 및 이를 수행하기 위한 표시 장치 |
TWI473061B (zh) * | 2012-10-22 | 2015-02-11 | Au Optronics Corp | 電致發光顯示面板及其驅動方法 |
CN105118430B (zh) * | 2015-08-31 | 2018-05-25 | 上海和辉光电有限公司 | 像素驱动电路及其驱动方法和显示装置 |
CN105469765B (zh) * | 2016-01-04 | 2018-03-30 | 武汉华星光电技术有限公司 | 多路复用型显示驱动电路 |
-
2017
- 2017-06-19 US US16/477,560 patent/US10657893B2/en active Active
- 2017-06-19 CN CN201880040421.3A patent/CN110839347B/zh active Active
- 2017-06-19 WO PCT/JP2017/022532 patent/WO2018235130A1/ja active Application Filing
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005157331A (ja) * | 2003-11-27 | 2005-06-16 | Samsung Sdi Co Ltd | 逆多重化装置及びこれを用いたディスプレイ装置 |
JP2006146158A (ja) * | 2004-11-17 | 2006-06-08 | Samsung Sdi Co Ltd | 発光表示装置及びその駆動方法 |
JP2016091003A (ja) * | 2014-10-29 | 2016-05-23 | 三星ディスプレイ株式會社Samsung Display Co.,Ltd. | 有機発光表示装置およびそれの駆動方法 |
JP2016148710A (ja) * | 2015-02-10 | 2016-08-18 | セイコーエプソン株式会社 | ドライバー、電気光学装置及び電子機器 |
US20170154562A1 (en) * | 2015-06-08 | 2017-06-01 | Shenzhen China Star Optoelectronics Technology Co., Ltd. | Demultiplexer and amoled display device |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2022105310A (ja) * | 2020-12-31 | 2022-07-13 | エルジー ディスプレイ カンパニー リミテッド | マルチプレクサを含む表示装置 |
JP7300496B2 (ja) | 2020-12-31 | 2023-06-29 | エルジー ディスプレイ カンパニー リミテッド | マルチプレクサを含む表示装置 |
US11741907B2 (en) | 2020-12-31 | 2023-08-29 | Lg Display Co., Ltd. | Display device including multiplexers with different turn-on periods |
CN115298726A (zh) * | 2022-06-30 | 2022-11-04 | 京东方科技集团股份有限公司 | 栅极驱动电路和显示面板 |
CN115298726B (zh) * | 2022-06-30 | 2023-06-09 | 京东方科技集团股份有限公司 | 栅极驱动电路和显示面板 |
Also Published As
Publication number | Publication date |
---|---|
US20190371240A1 (en) | 2019-12-05 |
CN110839347A (zh) | 2020-02-25 |
US10657893B2 (en) | 2020-05-19 |
CN110839347B (zh) | 2022-02-01 |
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